KR20210111394A - 전자 장치 및 이의 제조 방법 - Google Patents

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히로츠구 키시모토
황현빈
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Abstract

본 발명의 일 실시 예에 따른 전자 장치는 윈도우, 상기 윈도우 하측에 배치된 표시 패널, 및 상기 표시 패널 하측에 배치된 디지타이저를 포함하고, 상기 디지타이저는 제1 감광성 수지층, 상기 제1 감광성 수지층의 일면에 배치되는 제1 감지코일, 상기 제1 감광성 수지층과 이격된 제2 감광성 수지층, 및 상기 제1 감광성 수지층 및 상기 제2 감광성 수지층 사이에 배치되고, 상기 제1 감광성 수지층 및 상기 제2 감광성 수지층을 접착하는 제1 접착층을 포함한다. 이에 따라, 디지타이저의 강성 및 표면 거칠기가 감소되어 폴딩 특성 및 시인성 특성이 향상된 전자 장치를 제공할 수 있고, 보다 간단한 공정으로 제조 가능한 전자 장치 제조 방법을 제공할 수 있다.

Description

전자 장치 및 이의 제조 방법 {ELECTRONIC APPARATUS AND MANUFACTURING METHOD OF THE SAME}
본 발명은 전자 장치 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 신뢰성이 향상된 전자 장치 및 이의 제조 방법에 관한 것이다.
정보화 사회에서 전자 장치는 시각정보 전달매체로서 그 중요성이 대두되고 있다. 현재 알려져 있는 전자 장치에 포함된 전자 장치는, 액정 전자 장치(liquid crystal display: LCD), 플라즈마 전자 장치(plasma display panel: PDP), 유기 전계 발광 전자 장치(organic light emitting display: OLED), 전계 효과 전자 장치(field effect display: FED), 전기 영동 전자 장치(eletrophoretic display: EPD) 등이 있다.
전자 장치는 전기적 신호를 인가 받아 활성화된다. 전자 장치는 영상을 표시하는 표시 패널 외부로부터 인가되는 입력을 감지하는 감지 센서를 포함한다.
전자 장치는 전기적 신호에 의해 활성화 되도록 다양한 전극 패턴들을 포함할 수 있다. 전극 패턴들이 활성화된 영역은 정보가 표시되거나 외부로부터 인가되는 신호에 반응한다.
본 발명은 시인성 및 폴딩 특성이 개선된 전자 장치를 제공하는 것을 목적으로 한다.
또한, 본 발명은 시인성 및 폴딩 특성이 개선된 전자 장치를 간단한 공정을 통해 제조할 수 있는 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 전자 장치는 윈도우, 상기 윈도우 하측에 배치된 표시 패널, 및 상기 표시 패널 하측에 배치된 디지타이저를 포함하고, 상기 디지타이저는 제1 감광성 수지층, 상기 제1 감광성 수지층의 일면에 배치되는 제1 감지코일, 상기 제1 감광성 수지층과 이격된 제2 감광성 수지층, 및 상기 제1 감광성 수지층 및 상기 제2 감광성 수지층 사이에 배치되고, 상기 제1 감광성 수지층 및 상기 제2 감광성 수지층을 접착하는 제1 접착층을 포함한다.
상기 디지타이저는 상기 제2 감광성 수지층의 적어도 일부를 사이에 두고 상기 제1 접착층과 이격되어 배치되는 제2 감지코일을 더 포함할 수 있다.
상기 디지타이저는 상기 제2 감광성 수지층 상에 상기 제2 감지 코일을 커버하도록 배치되는 제2 접착층, 및 상기 제2 접착층을 사이에 두고 상기 제2 감광성 수지층과 이격되어 배치되는 제3 감광성 수지층을 더 포함할 수 있다.
상기 제2 감광성 수지층은 상기 제2 감지코일이 배치되는 기준면을 제공하는 제1 서브 감광성 수지층, 및 상기 제1 서브 감광성 수지층 상에 배치되어 상기 제2 감지코일을 커버하는 제2 서브 감광성 수지층을 포함하고, 상기 제1 서브 감광성 수지층 및 상기 제2 서브 감광성 수지층은 일체의 형상을 가질 수 있다.
상기 제1 감광성 수지층 및 상기 제2 감광성 수지층은 감광성 폴리 이미드(Photosensitive Polyimide)를 포함할 수 있다.
상기 제1 감광성 수지층 및 상기 제2 감광성 수지층은 0.5 GPa 이상 2 GPa 이하의 저장탄성율(Storage Modulus)을 가질 수 있다.
상기 제1 접착층은 상기 제1 감지코일의 상부를 전면적으로 커버할 수 있다.
상기 디지타이저는 상기 제2 감광성 수지층의 하부에 배치되는 차폐층을 더 포함할 수 있다. 상기 차폐층은 자성 금속 분말(MMP, magnetic metal powder)을 포함할 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 상기 표시 패널 하측에 배치되는 하부 필름 및 보호 부재 중 적어도 어느 하나를 더 포함할 수 있다.
상기 디지타이저는 상기 표시 패널과 상기 하부 필름과 상기 보호 부재 중 가장 하부에 배치된 구성의 하부, 상기 표시 패널과 상기 하부 필름 사이, 상기 하부 필름과 상기 보호 부재 사이, 상기 표시 패널과 상기 보호 부재 사이 중 어느 하나에 배치될 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 일 방향으로 연장된 가상의 폴딩 축을 기준으로 폴딩되는 폴딩 영역, 상기 폴딩 영역의 일 측으로 연장된 제1 비폴딩 영역, 및 상기 폴딩 영역의 타측으로 연장된 제2 비폴딩 영역을 포함할 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 상기 윈도우 및 상기 표시 패널 사이에 배치되는 감지 센서, 및 광학 부재 중 적어도 어느 하나를 더 포함할 수 있다.
상기 디지타이저는 상기 표시 패널에 인접한 제1 면 및 상기 제1 면과 대향하는 제2 면을 포함하고, 상기 제1 면의 표면 거칠기는 상기 제2 면의 표면 거칠기보다 작을 수 있다.
상기 제1 면의 표면 거칠기는 1um 이상 내지 10um 이하일 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 윈도우, 상기 윈도우 하측에 배치된 표시 패널, 및 상기 표시 패널 하측에 배치된 디지타이저를 포함하고, 상기 디지타이저는 제1 감광성 수지층, 상기 제1 감광성 수지층의 일면에 배치되는 제1 감지코일, 및 상기 제1 감지코일을 커버하도록 배치되는 제1 접착층을 포함하고, 상기 제1 감광성 수지층은 0.5 GPa 이상 2 GPa 이하의 저장탄성율(Storage Modulus)을 가질 수 있다.
상기 제1 감광성 수지층은 감광성 폴리 이미드(Photosensitive Polyimide)를 포함할 수 있다.
본 발명의 일 실시예에 따른 전자 장치의 제조 방법은 윈도우 하측에 표시 패널을 배치하는 단계, 및 상기 표시 패널 하측에 디지타이저를 배치하는 단계를 포함하고, 상기 디지타이저를 제조하는 단계는 제1 감광성 수지층 상에 제1 감지코일을 형성하여 제1 층을 준비하는 단계, 제2 감광성 수지층을 포함하는 제2 층을 준비하는 단계, 및 상기 제1 감지코일을 커버하도록 제1 접착층을 제공하여, 상기 제1 층과 상기 제2 층을 접착하는 단계를 포함한다.
본 발명의 실시 예에 따르면, 폴딩되는 전자 장치에 디지타이저를 적용가능하여 펜 등을 통한 입력 감지가 가능하면서도, 간단한 공정을 통해 디지타이저를 제조할 수 있어 전자 장치의 양산성 및 신뢰성이 향상될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 전자 장치의 펼쳐진 상태의 사시도이다.
도 1b는 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 1c는 본 발명의 일 실시예에 따른 전자 장치의 폴딩된 상태의 평면도이다.
도 1d는 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 2a는 본 발명의 일 실시예에 따른 전자 장치의 단면도이다.
도 2b는 본 발명의 일 실시예에 따른 전자 장치의 단면도이다.
도 2c는 본 발명의 일 실시예에 따른 전자 장치의 단면도이다.
도 3a는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 3b는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 4는 본 발명의 일 실시예에 따른 감지 센서의 평면도이다.
도 5는 본 발명의 일 실시예에 따른 디지타이저의 평면도이다.
도 6은 본 발명의 일 실시예에 따른 전자 장치의 일 부분의 평면도이다.
도 7은 본 발명의 일 실시예에 따른 디지타이저의 평면도이다.
도 8은 본 발명의 일 실시예에 따른 디지타이저의 평면도이다.
도 9는 본 발명의 일 실시예에 따른 디지타이저의 평면도이다.
도 10a 내지 도 10d는 본 발명의 일 실시예에 따른 디지타이저 제조 방법을 순차적으로 나타낸 단면도들이다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다. 본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합 된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 명세서에서 "B의 구성이 A의 구성 상에 직접 배치된다"는 것은 A의 구성과 B의 구성 사이에 별도의 접착층 및 접착부재가 배치되지 않는 것을 의미한다.
이하, 도면을 참조하여 본 발명의 일 실시예에 따른 전자 장치에 대해 설명한다.
도 1a는 본 발명의 일 실시예에 따른 전자 장치의 펼쳐진 상태의 사시도이다. 도 1b는 본 발명의 일 실시예에 따른 전자 장치의 사시도이다. 도 1c는 본 발명의 일 실시예에 따른 전자 장치의 폴딩된 상태의 평면도이다. 도 1d는 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 1a를 참조하면, 전자 장치(EA)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 전자 장치(EA)는 다양한 실시예들을 포함할 수 있다. 예를 들어, 전자 장치(EA)는 태블릿, 노트북, 컴퓨터, 스마트 텔레비전 등을 포함할 수 있다. 일 실시예에서, 전자 장치(EA)는 스마트 폰으로 예시적으로 도시되었다.
전자 장치(EA)는 제1 방향(DR1) 및 제2 방향(DR2) 각각에 평행한 제1 표시면(FS)으로 제3 방향(DR3)을 향해 영상(IM)을 표시할 수 있다. 영상(IM)이 표시되는 제1 표시면(FS)은 전자 장치(EA)의 전면(front surface)과 대응될 수 있다. 영상(IM)은 동적인 영상은 물론 정지 영상을 포함할 수 있다. 도 1a에서 영상(IM)의 일 예로 인터넷 검색창, 날씨 표시 및 아이콘 등이 도시되었다
일 실시예에서는 영상(IM)이 표시되는 방향을 기준으로 각 부재들의 전면(또는 상면)과 배면(또는 하면)이 정의된다. 전면과 배면은 제3 방향(DR3)에서 서로 대향(opposing)되고, 전면과 배면 각각의 법선 방향은 제3 방향(DR3)과 평행할 수 있다.
제3 방향(DR3)에서의 전면과 배면 사이의 이격 거리는, 전자 장치(EA)의 제3 방향(D3)에서의 두께/높이와 대응될 수 있다. 한편, 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향으로 동일한 도면 부호를 참조한다.
전자 장치(EA)는 외부에서 인가되는 외부 입력을 감지할 수 있다. 외부 입력은 전자 장치(EA)의 외부에서 제공되는 다양한 형태의 입력들을 포함할 수 있다.
예를 들어, 외부 입력은 사용자의 손 등 신체의 일부에 의한 접촉은 물론 전자 장치(EA)와 근접하거나, 소정의 거리로 인접하여 인가되는 외부 입력(예를 들어, 호버링)을 포함할 수 있다. 또한, 힘, 압력, 온도, 광 등 다양한 형태를 가질 수 있다.
도 1a는 사용자의 손에 의한 입력과, 펜(SP)을 통한 외부 입력을 예시적으로 도시하였다. 도시되지 않았으나, 펜(SP)은 전자 장치(EA)에 장착 및 탈착 될 수 있으며, 전자 장치(EA)는 펜(SP)의 장착 및 탈착에 대응되는 신호를 제공하고 수신 받을 수 있다.
일 실시예에 따른 전자 장치(EA)는 제1 표시면(FS) 및 제2 표시면(RS)을 포함한다. 제1 표시면(FS)은 제1 액티브 영역(F-AA), 제1 주변 영역(F-NAA), 및 전자 모듈 영역(EMA)을 포함할 수 있다. 제2 표시면(RS)는 제1 표시면(FS)과 대향하는 면으로 정의될 수 있다.
제1 액티브 영역(F-AA)은 전기적 신호에 따라 활성화되는 영역일 수 있다. 제1 액티브 영역(F-AA)은 영상이 표시되고, 다양한 형태의 외부 입력을 감지할 수 있는 영역이다. 제1 주변 영역(F-NAA)은 제1 액티브 영역(F-AA)에 인접한다. 제1 주변 영역(F-NAA)은 소정의 컬러를 가질 수 있다. 제1 주변 영역(F-NAA)은 제1 액티브 영역(F-AA)을 에워쌀 수 있다. 이에 따라, 제1 액티브 영역(F-AA)의 형상은 실질적으로 제1 주변 영역(F-NAA)에 의해 정의될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 제1 주변 영역(F-NAA)은 제1 액티브 영역(F-AA)의 일 측에만 인접하여 배치될 수도 있고, 생략될 수도 있다. 본 발명의 일 실시예에 따른 전자 장치는 다양한 실시예들을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
전자 모듈 영역(EMA)에는 다양한 전자 모듈들이 배치될 수 있다. 예를 들어, 전자 모듈은 카메라, 스피커, 광 감지 센서, 및 열 감지 센서 중 적어도 어느 하나를 포함할 수 있다. 전자 모듈 영역(EMA)은 표시면들(FS, RS)을 통해 수신되는 외부 피사체를 감지하거나 표시면들(FS, RS)을 통해 음성 등의 소리 신호를 외부에 제공할 수 있다. 전자 모듈은 복수의 구성들을 포함할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
전자 모듈 영역(EMA)은 제1 액티브 영역(F-AA) 및 제1 주변 영역(F-NAA) 중 어느 하나에 에워 싸일 수 있다. 다만, 이에 한정되는 것은 아니며, 전자 모듈 영역(EMA)은 제1 액티브 영역(F-AA) 내에 배치될 수도 있다.
일 실시예에 따른 전자 장치(EA)는 적어도 하나의 폴딩 영역(FA) 및 폴딩 영역(FA)으로부터 연장된 복수의 비폴딩 영역들(NFA1, NFA2)을 포함할 수 있다.
도 1b를 참조하면, 일 실시예에 따른 전자 장치(EA)는 제2 방향(DR2)으로 연장된 가상의 제1 폴딩 축(AX1)을 포함한다. 제1 폴딩 축(AX1)은 제1 표시면(FS) 상에서 제2 방향(DR2)을 따라 연장될 수 있다. 일 실시예에서 비폴딩 영역들(NFA1, NFA2)은 폴딩 영역(FA)을 사이에 두고 폴딩 영역(FA)으로부터 연장될 수 있다. 예를 들어, 제1 비폴딩 영역(NFA1)은 제1 방향(DR1)을 따라 폴딩 영역(FA)의 일 측으로을 따라 연장되고, 제2 비폴딩 영역(NFA2)은 제1 방향(DR1)을 따라 폴딩 영역(FA)의 타 측으로을 따라 연장될 수 있다.
전자 장치(EA)는 제1 폴딩 축(AX1)을 기준으로 폴딩되어 제1 표시면(FS) 중 제1 비폴딩 영역(NFA1)과 중첩하는 일 영역 및 제2 비폴딩 영역(NFA2)과 중첩하는 타 영역이 마주하는 인 폴딩(in-folding) 상태로 변형될 수 있다.
도 1c를 참조하면, 일 실시예에 따른 전자 장치(EA)는 인 폴딩 된 상태에서 제2 표시면(RS)이 사용자에게 시인될 수 있다. 이때, 제2 표시면(RS)는 영상을 표시하는 제2 액티브 영역(R-AA)을 포함할 수 있다. 제2 액티브 영역(R-AA)은 전기적 신호에 따라 활성화되는 영역일 수 있다. 제2 액티브 영역(R-AA)은 영상이 표시되고, 다양한 형태의 외부 입력을 감지할 수 있는 영역이다.
제2 주변 영역(R-NAA)은 제2 액티브 영역(R-AA)에 인접한다. 제2 주변 영역(R-NAA)은 소정의 컬러를 가질 수 있다. 제2 주변 영역(R-NAA)은 제2 액티브 영역(R-AA)을 에워쌀 수 있다. 또한, 도시되지 않았으나, 제2 표시면(RS)에도 다양한 구성들을 포함하는 전자 모듈이 배치되는 전자 모듈 영역을 더 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 1d를 참조하면, 일 실시예에 따른 전자 장치(EA)는 제2 방향(DR2)으로 연장된 가상의 제2 폴딩 축(AX2)을 포함한다. 제2 폴딩 축(AX2)은 제2 표시면(RS) 상에서 제2 방향(DR2)을 따라 연장될 수 있다.
전자 장치(EA)는 제2 폴딩 축(AX2)을 기준으로 폴딩되어 제2 표시면(RS) 중 제1 비폴딩 영역(NFA1)과 중첩하는 일 영역 및 제2 비폴딩 영역(NFA2)과 중첩하는 타 영역이 마주하는 아웃 폴딩(out-folding) 상태로 변형될 수 있다.
다만, 이에 한정되는 것은 아니며, 복수개의 폴딩 축들을 기준으로 폴딩되어 제1 표시면(FS) 및 제2 표시면(RS) 각각의 일부가 마주되도록 폴딩될 수 있으며, 폴딩 축의 개수 및 이에 따른 비폴딩 영역의 개수는 어느 하나에 한정되지 않는다.
도 2a는 본 발명의 일 실시예에 따른 전자 장치의 단면도이다. 도 2b는 본 발명의 일 실시예에 따른 전자 장치의 단면도이다. 도 2b는 본 발명의 일 실시예에 따른 전자 장치의 단면도이다. 도 3a는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다. 도 3b는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다. 도 4는 본 발명의 일 실시예에 따른 감지 센서의 평면도이다. 도 1a 내지 도 1d와 동일한 구성에 대해 동일한 참조 부호를 사용하며, 중복된 설명은 생략한다. 도 2a 내지 도 2c는 일 실시예에 따른 전자 장치의 단면도를 간략하게 도시하였다.
도 2a를 참조하면, 일 실시예에 따른 전자 장치(EA)는 윈도우(WM), 광학 부재(OM), 표시 모듈(DM), 하부 필름(FM), 보호 부재(PM), 및 디지타이저(ZM)을 포함할 수 있다.
윈도우(WM)는 표시 모듈(DM)의 상에 배치된다. 윈도우(WM)는 전자 장치(EA)의 표시면들(FS, RS)을 제공하고, 표시 모듈(DM)을 보호한다. 윈도우(WM)는 광 투과율이 높은 물질을 포함할 수 있다. 예를 들어, 윈도우(WM)는 유리 기판, 사파이어 기판, 또는 플라스틱 필름을 포함할 수 있다. 윈도우(WM)는 다층 또는 단층구조를 가질 수 있다. 예를 들어, 윈도우(WM)는 접착제로 결합된 복수 개의 플라스틱 필름의 적층 구조를 가지거나, 접착제로 결합된 유리 기판과 플라스틱 필름의 적층 구조를 가질 수도 있다.
윈도우(WM) 중 표시 모듈(DM)로부터 생성된 광이 투과되는 일 영역은 제1 표시면(FS)의 제1 액티브 영역(F-AA)으로 정의될 수 있으며, 윈도우(WM)의 베젤 영역은 제1 주변 영역(F-NAA)으로 정의될 수 있다. 또한, 윈도우(WM) 중 표시 모듈(DM)로부터 생성된 광이 투과되는 타 영역은 제2 표시면(RS)의 제2 액티브 영역(R-AA)으로 정의될 수 있으며, 윈도우(WM)의 베젤 영역은 제2 주변 영역(R-NAA)으로 정의될 수 있다.
광학 부재(OM)는 윈도우(WM)의 하부에 배치된다. 광학 부재(OM)는 표시 모듈(DM)에 입사되는 광에 대한 표시 모듈(DM)의 외광 반사율을 감소시킬 수 있다. 예를 들어, 광학 부재(OM)는 반사 방지 필름, 편광 필름, 컬러 필터, 및 그레이 필터 중 적어도 어느 하나를 포함할 수 있다.
표시 모듈(DM)은 출력 장치로의 기능을 할 수 있다. 예를 들어, 표시 모듈(DM)은 액티브 영역들(F-AA, R-AA)에 영상(image)을 표시하고 사용자는 영상을 통해 정보를 습득할 수 있다. 또한, 표시 모듈(DM)은 액티브 영역들(F-AA, R-AA)에 인가되는 외부 입력을 감지하는 입력 장치로서 기능할 수 있다.
일 실시예에 따른 표시 모듈(DM)은 표시 패널(DP) 및 감지 센서(ISL)를 포함할 수 있다.
도 3a를 참조하면, 표시 패널(DP)은 복수의 화소들(PX), 복수의 신호 라인들(GL, DL, PL, ECL), 및 복수의 표시 패드들(PDD)을 포함할 수 있다.
표시 패널(DP)의 표시 영역(DA)은 영상이 표시되는 영역이고, 비표시 영역(NDA)은 구동 회로나 구동 라인 등이 배치된 영역일 수 있다. 표시 영역(DA)은 전자 장치(EA)의 액티브 영역들(F-AA, R-AA)의 적어도 일부와 중첩할 수 있다. 또한, 비표시 영역(NDA)은 전자 장치(EA)의 주변 영역들(F-NAA, R-NAA)과 중첩할 수 있다.
복수의 신호 라인들(GL, DL, PL, ECL)은 화소들(PX)에 연결되어 화소들(PX)에 전기적 신호들을 전달한다. 표시 패널(DP)에 포함되는 신호 라인들 중 스캔 라인(GL), 데이터 라인(DL), 전원 라인(PL), 및 발광제어 라인(ECL)을 예시적으로 도시하였다. 다만, 이는 예시적으로 도시한 것이고, 신호 라인들(GL, DL, PL, ECL)은 초기화 전압 라인을 더 포함할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다. 화소들(PX)은 제1 방향(DR1) 및 제2 방향(DR2)을 따라 서로 이격되어 배열되어 평면상에서 매트릭스(matrix) 형상을 가질 수 있다.
도 3b를 참조하면, 복수의 화소들 중 하나의 화소(PX)의 신호 회로도를 확대하여 예시적으로 도시하였다. 도 3b에는 i번째 스캔 라인(GLi) 및 i번째 발광제어 라인(ECLi)에 연결된 화소(PX)를 예시적으로 도시하였다.
화소(PX)는 발광 소자(EE) 및 화소 회로(CC)를 포함할 수 있다. 화소 회로(CC)는 복수의 트랜지스터들(T1-T7) 및 커패시터(CP)를 포함할 수 있다. 복수의 트랜지스터들(T1-T7)은 LTPS(Low Temperature Polycrystalline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성될 수 있다.
화소 회로(CC)는 데이터 신호에 대응하여 발광 소자(EE)에 흐르는 전류량을 제어한다. 발광 소자(EE)는 화소 회로(CC)로부터 제공되는 전류량에 대응하여 소정의 휘도로 발광할 수 있다. 이를 위하여, 제1 전원(ELVDD)의 레벨은 제2 전원(ELVSS)의 레벨보다 높게 설정될 수 있다. 발광 소자(EE)는 유기발광소자 또는 양자점 발광소자를 포함할 수 있다.
복수의 트랜지스터들(T1-T7) 각각은 입력 전극(또는, 소스 전극), 출력 전극(또는, 드레인 전극), 및 제어 전극(또는, 게이트 전극)을 포함할 수 있다. 본 명세서 내에서 편의상 입력 전극 및 출력 전극 중 어느 하나는 제1 전극으로 지칭되고, 다른 하나는 제2 전극으로 지칭될 수 있다.
제1 트랜지스터(T1)의 제1 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원(ELVDD)에 접속되고, 제1 트랜지스터(T1)의 제2 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(EE)의 애노드 전극에 접속된다. 제1 트랜지스터(T1)는 본 명세서 내에서 구동 트랜지스터로 지칭될 수 있다.
제1 트랜지스터(T1)는 제1 트랜지스터(T1)의 제어 전극에 인가되는 전압에 대응하여 발광 소자(EE)에 흐르는 전류량을 제어한다.
제2 트랜지스터(T2)는 데이터 라인(DL)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 제어 전극은 i번째 스캔 라인(GLi)에 접속된다. 제2 트랜지스터(T2)는 i번째 스캔 라인(GLi)으로 i번째 스캔 신호가 제공될 때 턴-온되어 데이터 라인(DL)과 제1 트랜지스터(T1)의 제1 전극을 전기적으로 접속시킨다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 전극과 제1 트랜지스터(T1)의 제어 전극 사이에 접속된다. 제3 트랜지스터(T3)의 제어 전극은 i번째 스캔 라인(GLi)에 접속된다. 제3 트랜지스터(T3)는 i번째 스캔 라인(GLi)으로 i번째 스캔 신호가 제공될 때 턴-온되어 제1 트랜지스터(T1)의 제2 전극과 제1 트랜지스터(T1)의 제어 전극을 전기적으로 접속시킨다. 따라서, 제3 트랜지스터(T3)가 턴-온될 때 제1 트랜지스터(T1)는 다이오드 형태로 접속된다.
제4 트랜지스터(T4)는 노드(ND)와 초기화 전원생성부(미도시) 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 제어 전극은 i-1번째 스캔 라인(GLi-1)에 접속된다. 제4 트랜지스터(T4)는 i-1번째 스캔 라인(GLi-1)으로 i-1번째 스캔 신호가 제공될 때 턴-온되어 노드(ND)로 초기화전압(Vint)을 제공한다.
제5 트랜지스터(T5)는 전원 라인(PL)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속된다. 제5 트랜지스터(T5)의 제어 전극은 i번째 발광제어 라인(ECLi)에 접속된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제2 전극과 발광 소자(EE)의 애노드전극 사이에 접속된다. 그리고, 제6 트랜지스터(T6)의 제어 전극은 i번째 발광제어 라인(ECLi)에 접속된다.
제7 트랜지스터(T7)는 초기화 전원생성부(미도시)와 발광 소자(EE)의 애노드전극 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 제어 전극은 i+1번째 스캔 라인(GLi+1)에 접속된다. 이와 같은 제7 트랜지스터(T7)는 i+1번째 스캔 라인(GLi+1)으로 i+1번째 스캔 신호가 제공될 때 턴-온되어 초기화전압(Vint)을 발광 소자(EE)의 애노드전극으로 제공한다.
제7 트랜지스터(T7)는 화소(PX)의 블랙 표현 능력을 향상시킬 수 있다. 구체적으로, 제7 트랜지스터(T7)가 턴-온되면 발광 소자(EE)의 기생 커패시터(미도시)가 방전된다. 그러면, 블랙 휘도 구현 시 제1 트랜지스터(T1)로부터의 누설전류에 의하여 발광 소자(EE)가 발광하지 않게 되고, 이에 따라 블랙 표현 능력이 향상될 수 있다.
추가적으로, 도 3b에서는 제7 트랜지스터(T7)의 제어 전극이 i+1번째 스캔 라인(GLi+1)에 접속되는 것으로 도시되었지만, 본 발명이 이에 한정되지는 않는다. 본 발명의 다른 실시예에서, 제7 트랜지스터(T7)의 제어 전극은 i번째 스캔 라인(GLi) 또는 i-1번째 스캔 라인(GLi-1)에 접속될 수 있다.
커패시터(CP)는 전원 라인(PL)과 노드(ND) 사이에 배치된다. 커패시터(CP)는 데이터 신호에 대응되는 전압을 저장한다. 커패시터(CP)에 저장된 전압에 따라 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-온 될 때 제1 트랜지스터(T1)에 흐르는 전류량이 결정될 수 있다.
본 발명에서 화소(PX)의 등가 회로는 도 3b에 도시된 등가 회로로 한정되지 않는다. 본 발명의 다른 실시예에서 화소(PX)는 발광 소자(EE)를 발광시키기 위한 다양한 형태로 구현될 수 있다. 도 3b에서는 PMOS를 기준으로 도시하였으나, 이에 제한되지 않는다. 본 발명의 다른 실시예에서 화소 회로(CC)는 NMOS로 구성될 수 있다. 본 발명의 또 다른 실시예에서 화소 회로(CC)는 NMOS와 PMOS의 조합에 의해 구성될 수 있다.
다시 도 3a를 참조하면, 전원 패턴(VDD)은 비표시 영역(NDA)에 배치된다. 일 실시예에서, 전원 패턴(VDD)은 복수의 전원 라인들(PL)과 접속된다. 이에 따라, 표시 패널(DP) 은 전원 패턴(VDD)을 포함함으로써, 복수의 화소들(PX)에 동일한 제1 전원 신호를 제공할 수 있다.
표시 패드들(PDD)은 제1 패드(D1) 및 제2 패드(D2)를 포함할 수 있다. 제1 패드(D1)는 복수로 구비되어 데이터 라인들(DL)에 각각 연결될 수 있다. 제2 패드(D2)는 전원 패턴(VDD)에 연결되어 전원 라인(PL)과 전기적으로 연결될 수 있다. 표시 패널(DP)은 표시 패드들(PDD)을 통해 외부로부터 제공된 전기적 신호들을 화소들(PX)에 제공할 수 있다. 한편, 표시 패드들(PDD)은 제1 패드(D1) 및 제2 패드(D2) 외에 다른 전기적 신호들을 수신하기 위한 패드들을 더 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 4를 참조하면, 감지 센서(ISL)는 표시 패널(DP) 상에 배치될 수 있다. 감지 센서(ISL)는 별도의 접착층을 통해 표시 패널(DP)와 결합될 수 있다. 또한, 감지 센서(ISL)는 연속 공정에 의해 표시 패널(DP) 상에 직접 형성될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
감지 센서(ISL)는 제1 감지 전극(TE1), 제2 감지 전극(TE2), 복수의 감지 라인들(TL1, TL2, TL3), 복수의 감지 패드들(TP1, TP2, TP3)을 포함할 수 있다. 감지 센서(ISL)는 감지 영역(SA) 및 비감지 영역(NSA)이 정의될 수 있다. 비감지 영역(NSA)은 감지 영역(SA)을 에워쌀 수 있다. 감지 영역(SA)은 외부에서 인가되는 입력을 감지하는 센싱 영역(sensing area)일 수 있다. 감지 영역(SA)은 표시 패널(DP)의 표시 영역(DA)과 중첩할 수 있다.
감지 센서(ISL)는 자기 정전 용량식(self-capacitance type) 및 상호 정전 용량식(mutual capacitance type) 중 어느 한 방식에 의해 외부 입력을 감지할 수 있다. 제1 감지 전극(TE1), 제2 감지 전극(TE2)은 방식에 부합하게 다양하게 변형되어 배치 및 연결될 수 있다.
제1 감지 전극(TE1)은 제1 감지 패턴들(SP1) 및 제1 연결 패턴들(BP1)을 포함할 수 있다. 제1 감지 전극(TE1)은 제1 방향(DR1)을 따라 연장되고, 제2 방향(DR2)을 따라 배열될 수 있다. 제1 감지 패턴들(SP1)은 제1 방향(DR1)을 따라 이격되어 배열될 수 있다. 적어도 하나의 제1 연결 패턴(BP1)은 서로 인접한 두 개의 제1 감지 패턴들(SP1)에 연결될 수 있다.
제2 감지 전극(TE2)은 제2 감지 패턴들(SP2) 및 제2 연결 패턴들(BP2)을 포함할 수 있다. 제2 감지 전극(TE2)은 제2 방향(DR2)을 따라 연장되고, 제1 방향(DR1)을 따라 배열될 수 있다. 제2 감지 패턴들(SP2)은 제2 방향(DR2)을 따라 이격되어 배열될 수 있다. 적어도 하나의 제2 연결 패턴(BP2)은 서로 인접한 두 개의 제2 감지 패턴들(SP2)에 연결될 수 있다.
감지 라인들(TL1, TL2, TL3)은 비감지 영역(NSA)에 배치된다. 감지 라인들(TL1, TL2, TL3)은 제1 감지 라인(TL1), 제2 감지 라인(TL2), 및 제3 감지 라인(TL3)을 포함할 수 있다.
제1 감지 라인(TL1)은 제1 감지 전극(TE1)에 연결된다. 제2 감지 라인(TL2)은 제2 감지 전극(TE2)의 일 단에 연결된다. 제3 감지 라인(TL3)은 제2 감지 전극(TE2)의 타 단에 각각 연결된다. 제2 감지 전극(TE2)의 타 단은 제2 감지 전극(TE2)의 일 단과 대향된 부분일 수 있다.
본 발명에 따르면, 제2 감지 전극(TE2)은 제2 감지 라인(TL2) 및 제3 감지 라인(TL3)에 연결될 수 있다. 이에 따라, 제1 감지 전극(TE1)에 비해 상대적으로 긴 길이를 가진 제2 감지 전극(TE2)에 대하여 영역에 따른 감도를 균일하게 유지시킬 수 있다. 한편, 이는 예시적으로 도시한 것이고, 제3 감지 라인(TL3)은 생략될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
감지 패드들(TP1, TP2, TP3)은 비감지 영역(NSA)에 배치된다. 감지 패드들(TP1, TP2, TP3)은 제1 감지 패드(TP1), 제2 감지 패드(TP2), 및 제3 감지 패드(TP3)를 포함할 수 있다. 제1 감지 패드(TP1)는 제1 감지 라인(TL1)에 연결되어 제1 감지 전극(TE1)과 전기적으로 연결된다. 제2 감지 패드(TP2)는 제2 감지 라인(TL2)에 연결되고, 제3 감지 패드(TP3)는 제3 감지 라인(TL3)에 연결된다. 따라서, 제2 감지 패드(TP2) 및 제3 감지 패드(TP3)는 제2 감지 전극(TE2)과 전기적으로 연결된다.
다시, 도 2a를 참조하면, 하부 필름(FM)은 표시 모듈(DM)의 하부에 배치된다. 하부 필름(FM)은 전자 장치(EA)가 폴딩 될 때, 표시 모듈(DM)에 가해지는 스트레스를 저감시킬 수 있다. 또한, 하부 필름(FM)은 외부의 습기가 표시 모듈(DM)에 침투하는 것을 방지하고, 외부 충격을 흡수할 수 있다.
하부 필름(FM)은 플라스틱 필름을 기저층으로써 포함할 수 있다. 하부 필름(FM)은 폴리에테르술폰(PES, polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(PEI, polyetherimide), 폴리에틸렌나프탈레이트(PEN, polyethylenenaphthalate), 폴리에틸렌테레프탈레이트(PET, polyethyleneterephthalate), 폴리페닐렌설파이드(PPS, polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(PI, polyimide), 폴리카보네이트(PC, polycarbonate), 폴리아릴렌에테르술폰(poly(arylene ethersulfone)) 및 이들의 조합으로 이루어진 그룹에서 선택된 어느 하나를 포함하는 플라스틱 필름을 포함할 수 있다.
하부 필름(FM)을 구성하는 물질은 플라스틱 수지들에 제한되지 않고, 유/무기 복합재료를 포함할 수 있다. 하부 필름(FM)은 다공성 유기층 및 유기층의 기공들에 충전된 무기물을 포함할 수 있다.
하부 필름(FM)은 플라스틱 필름에 형성된 기능층을 더 포함할 수 있다. 상기 기능층은 수지층을 포함할 수 있다. 상기 기능층은 코팅 방식에 의해 형성될 수 있다.
보호 부재(PM)는 하부 필름(FM) 하부에 배치된다. 보호 부재(PM)는 표시 모듈(DM)을 보호하는 적어도 하나의 기능층들을 포함할 수 있다. 예를 들어, 보호 부재(PM)은 차광층, 방열층, 쿠션층, 및 복수의 접착층들을 포함할 수 있다.
차광층은 액티브 영역들(F-AA, R-AA)을 통해 표시 모듈(DD)에 배치되는 구성들이 윈도우(WM)로 비치는 문제를 개선하는 역할을 할 수 있다. 도시되지 않았으나, 차광층은 바인더 및 이에 분산된 복수의 안료 입자들을 포함할 수 있다. 안료 입자들은 카본 블랙 등을 포함할 수 있다. 일 실시예에 따른 전자 장치(EA)는 차광층을 포함하는 보호 부재(PM)을 포함함으로써, 광 차폐성 향상 효과를 가질 수 있다.
방열층은 표시 모듈(DM)에서 발생하는 열을 효과적으로 방열할 수 있다. 방열층은 방열 특성이 좋은 흑연(graphite), 구리(Cu), 및 알루미늄(Al) 중 적어도 어느 하나를 포함할 수 있으며, 이에 한정되는 것은 아니다. 방열층은 방열 특성을 향상시킬 뿐만 아니라, 전자파 차폐 또는 전자파흡수 특성을 가질 수 있다.
쿠션층은 합성수지 발포 폼(form)일 수 있다. 쿠션층은 매트릭스 및 복수의 공극들을 포함할 수 있다. 쿠션층은 탄성을 가지며 다공성 구조를 가질 수 있다.
매트릭스는 유연한 물질을 포함할 수 있다. 매트릭스는 합성 수지를 포함한다. 예를 들어, 매트릭스는 아크릴로나이트릴 부타디엔 스티렌 공중합체(Acrylonitrile butadiene styrene copolymer, ABS), 폴리우레탄(Polyurethane, PU), 폴리에틸렌(Polyethylene, PE), 에틸렌 비닐 아세테이트(Ethylene Vinyl Acetate, EVA), 및 폴리염화비닐(Polyvinyl chloride, PVC) 중 적어도 어느 하나를 포함할 수 있다.
복수의 공극들은 쿠션층에 인가되는 충격을 용이하게 흡수한다. 복수의 공극들은 쿠션층이 다공성 구조를 가짐에 따라 정의될 수 있다.
다만, 이에 한정되는 것은 아니며, 차광층, 방열층, 및 쿠션층 중 적어도 어느 하나는 생략될 수도 있고, 복수의 층들이 단일의 층으로 제공될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
디지타이저(ZM)는 표시 모듈(DM)의 하부에 배치된다. 디지타이저(ZM)는 외부 입력 중 펜(SP, 도 1a 참조)에 의해 전달된 신호를 감지할 수 있다. 디지타이저(ZM)는 전자기 공명(EMR, ElectroMagnetic Resonance)방식으로 외부 입력을 감지할 수 있다. 전자기 공명(EMR) 방식은, 펜(SP) 내부에 구성된 공진회로에서 자계를 발생시키고, 진동하는 자계는 디지타이저(ZM)에 포함된 복수의 코일들에 신호를 유도하고, 코일들에 유도된 신호를 통해 펜(SP)의 위치를 검출할 수 있다. 디지타이저(ZM)에 관한 설명은 후술한다.
일 실시예에서, 전자 장치(EA)는 디지타이저(ZM), 보호 부재(PM), 하부 필름(FM), 표시 모듈(DM), 및 광학 부재(OM)는 제3 방향(DR3)을 따라 순차적으로 배치될 수 있다. 따라서, 일 실시예에서 디지타이저(ZM)는 표시 모듈(DM), 하부 필름(FM), 보호 부재(PM) 중 가장 하부에 배치된 보호 부재(PM)의 하부에 배치될 수 있다.
도시되지 않았으나, 도 2a 내지 도 2c에 도시된 각 구성들 간의 결합은, 구성들 사이에 배치된 접착층에 의해 결합될 수 있다. 이하, 본 발명에서 설명될 접착층은 광학투명접착필름(OCA, Optically Clear Adhesive film), 광학투명접착수지(OCR, Optically Clear Resin) 또는 감압접착필름(PSA, Pressure Sensitive Adhesive film)일 수 있다. 또한, 접착층은 광경화 접착물질 또는 열경화 접착물질을 포함하고, 그 재료는 특별히 제한되지 않는다.
도 2b를 참조하면, 일 실시예에 따른 전자 장치(EA-1)는 윈도우(WM-1), 광학 부재(OM-1), 표시 모듈(DM-1), 하부 필름(FM-1), 보호 부재(PM-1), 및 디지타이저(ZM-1)를 포함할 수 있다.
일 실시예에서, 전자 장치(EA-1)는 보호 부재(PM-1), 디지타이저(ZM-1), 하부 필름(FM-1), 표시 모듈(DM-1), 및 광학 부재(OM-1)는 제3 방향(DR3)을 따라 순차적으로 배치될 수 있다. 따라서, 일 실시예에서 디지타이저(ZM-1)는 하부 필름(FM-1) 및 보호 부재(PM-1) 사이에 배치될 수 있다.
도 2c를 참조하면, 일 실시예에 따른 전자 장치(EA-2)는 윈도우(WM-2), 광학 부재(OM-2), 표시 모듈(DM-2), 하부 필름(FM-2), 보호 부재(PM-2), 및 디지타이저(ZM-2)를 포함할 수 있다.
일 실시예에서, 전자 장치(EA-2)는 보호 부재(PM-2), 하부 필름(FM-2), 디지타이저(ZM-2), 표시 모듈(DM-2), 및 광학 부재(OM-2)는 제3 방향(DR3)을 따라 순차적으로 배치될 수 있다. 따라서, 일 실시예에서 디지타이저(ZM-2)는 표시 모듈(DM-2) 및 하부 필름(FM-2) 사이에 배치될 수 있다.
도시되지 않았으나, 전자 장치는 제3 방향을 따라 순자적으로 적층된 하부 필름, 보호 부재, 디지타이저, 표시 모듈, 및 광학 부재를 포함할 수 있으며, 이때, 디지타이저는 표시 모듈 및 보호 부재 사이에 배치될 수 있다. 또한, 디지타이저는 표시 모듈 상에 배치될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 5는 본 발명의 일 실시예에 따른 디지타이저의 평면도이다. 도 6은 본 발명의 일 실시예에 따른 전자 장치의 일 부분의 평면도이다. 도 7은 본 발명의 일 실시예에 따른 디지타이저의 평면도이다. 이하, 도 5 내지 도 7을 참조하여 본 발명의 일 실시예에 따른 디지타이저를 설명함에 있어서, 도 1a 내지 도 4와 동일한 구성에 대해 동일한 참조 부호를 사용하며, 중복된 설명은 생략한다.
본 발명에 따른 디지타이저(ZM)는 전자기 공명(EMR, ElectroMagnetic Resonance)방식으로 외부 입력을 감지할 수 있다.
디지타이저(ZM)는 감광성 수지층(PS1, PS2, PS3), 디지타이저 센서들(RF1, RF2, CF1, CF2), 및 복수의 디지타이저 패드들(TC1, TC2)을 포함할 수 있다. 또한, 디지타이저(ZM)는 제1 면(ZM-U) 및 제1 면(ZM-U)과 대향하는 제2 면(ZM-B)을 포함할 수 있다.
감광성 수지층(PS1, PS2, PS3)은 디지타이저 센서들(RF1, RF2, CF1, CF2)이 배치되는 기저층일 수 있다. 감광성 수지층(PS1, PS2, PS3)은 유기물을 포함할 수 있다. 감광성 수지층(PS1, PS2, PS3)은 고분자 수지에 감광 기능을 부여한 감광성 수지를 포함할 수 있다. 예를 들어, 감광성 수지층(PI)은 감광성 폴리이미드(Photosensitive Polyimide)를 포함할 수 있다. 감광성 폴리이미드는 폴리이미드에 감광성 작용기가 결합하여 형성된 것일 수 있다.
감광성 수지층(PS1, PS2, PS3) 각각의 일면에는 복수의 디지타이저 센서들(RF1, RF2, CF1, CF2)이 배치되어, 디지타이저(ZM) 내측에 디지타이저 센서들(RF1, RF2, CF1, CF2)이 배치될 수 있다.
제1 디지타이저 센서들(RF1, RF2) 각각은 복수의 제1 감지 코일들(RF1-1, RF1-2, RF1-3, RF2-1, RF2-2, RF2-3)을 포함하고, 제2 디지타이저 센서들(CF1, CF2) 각각은 복수의 제2 감지 코일들(CF1-1, CF1-2, CF1-3, CF2-1, CF2-2, CF2-3)을 포함한다. 복수의 제1 감지 코일들(RF1-1, RF1-2, RF1-3, RF2-1, RF2-2, RF2-3) 및 복수의 제2 감지 코일들(CF1-1, CF1-2, CF1-3, CF2-1, CF2-2, CF2-3) 각각은 금속을 포함할 수 있다. 일 실시예에서, 복수의 제1 감지 코일들(RF1-1, RF1-2, RF1-3, RF2-1, RF2-2, RF2-3) 및 복수의 제2 감지 코일들(CF1-1, CF1-2, CF1-3, CF2-1, CF2-2, CF2-3) 각각은 구리(Cu)를 포함할 수 있다.
제1 디지타이저 센서들(RF1, RF2)은 전자기 공명 방식의 디지타이저(ZM)의 입력 코일들에 대응하고, 제2 디지타이저 센서들(CF1, CF2)은 전자기 공명 방식의 디지타이저(ZM)의 출력 코일들에 대응된다.
제1 감지 코일들(RF1-1, RF1-2, RF1-3, RF2-1, RF2-2, RF2-3) 및 제2 감지 코일들(CF1-1, CF1-2, CF1-3, CF2-1, CF2-2, CF2-3)은 감광성 수지층(PI) 내에서 서로 절연되어 배치될 수 있다. 제1 감지 코일들(RF1-1, RF1-2, RF1-3, RF2-1, RF2-2, RF2-3) 각각은 대응하는 제1 디지타이저 패드들(TC1)에 연결되고, 제2 감지 코일들(CF1-1, CF1-2, CF1-3, CF2-1, CF2-2, CF2-3) 각각은 대응하는 제2 디지타이저 패드들(TC2)에 연결된다.
제1 감지 코일들(RF1-1, RF1-2, RF1-3, RF2-1, RF2-2, RF2-3) 각각은, 서로 다른 구간에서 활성화되는 스캔 신호들을 수신한다. 제1 감지 코일들(RF1-1, RF1-2, RF1-3, RF2-1, RF2-2, RF2-3) 각각은 대응하는 스캔 신호에 응답하여 자기장을 발생시킨다.
펜(SP, 도 1a 참조)이 제1 감지 코일들(RF1-1, RF1-2, RF1-3, RF2-1, RF2-2, RF2-3)에 인접하면, 제1 감지 코일들(RF1-1, RF1-2, RF1-3, RF2-1, RF2-2, RF2-3)로부터 유도된 자기장이 펜(SP)의 공진회로와 공진한다. 펜(SP)은 공진 주파수를 발생시킨다. 여기서, 펜(SP)은 인덕터와 커패시터를 포함하는 LC 공진회로를 구비한 펜(SP)일 수 있다.
제2 감지 코일들(CF1-1, CF1-2, CF1-3, CF2-1, CF2-2, CF2-3)은 입력수단의 공진 주파수에 따른 감지 신호들을 제2 디지타이저 패드들(TC2)로 출력한다.
제1 감지 코일들(RF1-1, RF1-2, RF1-3, RF2-1, RF2-2, RF2-3) 중 제2 코일(RF2-2)과, 제2 감지 코일들(CF1-1, CF1-2, CF1-3, CF2-1, CF2-2, CF2-3) 중 제2 코일(CF2-2)이 교차하는 영역 중 중심부를 입력지점(PP)으로 가정한다.
제1 감지 코일들(RF1-1, RF1-2, RF1-3, RF2-1, RF2-2, RF2-3) 중 제2 코일(RF2-2)로부터 출력된 감지 신호는 나머지 제1 감지 코일들(RF1-1, RF1-2, RF1-3, RF2-1, RF2-3)로부터 출력된 감지 신호들보다 높은 레벨을 갖는다.
제2 감지 코일들(CF1-1, CF1-2, CF1-3, CF2-1, CF2-2, CF2-3) 중 제2 코일(CF2-2)로부터 출력된 감지 신호는 나머지 제2 감지 코일들(CF1-1, CF1-2, CF1-3, CF2-1, CF2-3)로부터 출력된 감지 신호들 보다 높은 레벨을 갖는다.
제2 감지 코일들(CF1-1, CF1-2, CF1-3, CF2-1, CF2-2, CF2-3) 중 제1 코일(CF2-1) 및 제3 코일(CF2-3)으로부터 출력된 감지 신호들은, 제2 코일(CF2-2)로부터 출력된 감지 신호보다 낮고, 제2 감지 코일들(CF1-1, CF1-2, CF1-3, CF2-1, CF2-2, CF2-3) 중 제1 코일(CF2-1) 및 제3 코일(CF2-3)으로부터 출력된 감지 신호들은, 나머지 제2 감지 코일들(CF1-1, CF1-2, CF1-3)로부터 출력된 감지 신호들 보다 높은 레벨을 갖는다.
레벨이 높은 제2 코일(CF2-2)로부터 출력된 감지 신호가 검출된 시간 및 상기 제2 코일(CF2-2)의 제2 감지 코일들(CF1-1, CF1-2, CF1-3, CF2-1, CF2-3) 에 대한 상대적 위치에 근거하여, 펜(SP)에 의한 입력지점(PP)의 2차원 좌표 정보를 산출할 수 있다.
도 6 및 도 7을 참조하면, 일 실시예에 따른 디지타이저(ZM)는 제1 면(ZM-U, 전면) 및 제2 면(ZM-B, 배면)을 포함할 수 있다. 제1 면(ZM-U)은 제2 면(ZM-B)에 비해 상대적으로 표시 모듈(DM)과 인접하게 배치될 수 있다.
일 실시예에서, 제1 면(ZM-U)은 제2 면(ZM-B)에 비해 상대적으로 평탄할 수 있다. 제1 면(ZM-U)과 제2 면(ZM-B)은 서로 다른 표면 거칠기를 가질 수 있다. 일 실시예에서 제1 면(ZM-U)의 표면 거칠기는 제2 면(ZM-B)보다 작을 수 있다. 예를 들어, 제1 면(ZM-U)의 표면 거칠기는 1um 이상 내지 10um 이하일 수 있고, 제2 면(ZM-B)의 표면 거칠기는 5um 이상 내지 15um 이하일 수 있다. 한편, 본 명세서에서, 거칠기(이하, 설명되는 표면 거칠기 포함)는 소정의 설비를 통해 측정될 수 있다. 예를 들어, 본 명세서에서 한정한 거칠기의 범위는 “Keyence 社”의 “VK-X200 Laser Scanning Microscope” 설비를 통해 측정한 값일 수 있다.
일 실시예에 따른 디지타이저(ZM)는 단면상에서 순차적으로 적층된 제1 감광성 수지층(PS1), 제1 감지코일(RF1), 제1 접착층(AD1), 및 제2 감광성 수지층(PS2)을 포함한다. 제2 감광성 수지층(PS2) 상에는 제2 감지코일(CF1), 제2 접착층(AD2), 및 제3 감광성 수지층(PS3)이 순차적으로 더 적층될 수 있다.
제1 내지 제3 감광성 수지층(PS1, PS2, PS3) 각각은 감광성 수지를 포함할 수 있다. 제1 내지 제3 감광성 수지층(PS1, PS2, PS3) 각각은 감광성 폴리이미드(Photosensitive Polyimide)를 포함할 수 있다. 제1 내지 제3 감광성 수지층(PS1, PS2, PS3) 각각은 감광성이 부여되지 않은 수지에 비해 저장탄성율(Storage Modulus)이 낮은 감광성 수지를 포함할 수 있다. 일 실시예에서, 제1 내지 제3 감광성 수지층(PS1, PS2, PS3) 각각은 0.5 GPa 이상 2 GPa 이하의 저장탄성율(Storage Modulus)을 가질 수 있다.
제1 감광성 수지층(PS1) 상에는 제1 감지코일(RF1)이 배치되고, 제2 감광성 수지층(PS2) 상에는 제2 감지코일(CF1)이 배치될 수 있다. 제1 감광성 수지층(PS1) 및 제2 감광성 수지층(PS2) 사이에는 제1 접착층(AD1)이 게재되어, 제1 감광성 수지층(PS1) 및 제2 감광성 수지층(PS2)을 접착할 수 있다. 제2 감광성 수지층(PS2) 및 제3 감광성 수지층(PS3) 사이에는 제2 접착층(AD2)이 게재되어, 제2 감광성 수지층(PS2) 및 제3 감광성 수지층(PS3)을 접착할 수 있다.
제1 접착층(AD1)은 제1 감광성 수지층(PS1) 상에 배치된 제1 감지코일(RF1)의 상부를 전면적으로 커버할 수 있다. 제2 접착층(AD2)은 제2 감광성 수지층(PS2) 상에 배치된 제2 감지코일(CF1)의 상부를 전면적으로 커버할 수 있다. 제1 접착층(AD1) 및 제2 접착층(AD2)은 광학투명접착필름(OCA, Optically Clear Adhesive film), 또는 감압접착필름(PSA, Pressure Sensitive Adhesive film)일 수 있다. 제1 접착층(AD1) 및 제2 접착층(AD2) 각각의 두께는 10 μm 이상 15μm 이하일 수 있다. 제1 접착층(AD1) 및 제2 접착층(AD2)의 두께가 상기 범위를 만족함에 따라, 감광성 수지층(PS1, PS2, PS3) 각각을 접착하기 위한 접착력을 확보할 수 있고, 제1 감지코일(RF1) 및 제2 감지코일(CF1) 사이에 크로스토크(crosstalk) 등의 전기적 간섭이 발생하는 것을 방지할 수 있으며, 디지타이저(ZM)의 전체 두께를 조절하여 디지타이저(ZM)가 폴딩되는 전자 장치에 적용되더라도 적합한 강성을 가지도록 할 수 있다.
일 실시예에 따른 디지타이저(ZM)는 0.5 GPa 이상 2 GPa 이하의 낮은 저장 탄성율을 가지는 감광성 수지층을 감지 코일들이 배치되는 베이스층으로 포함한다. 이를 통해, 디지타이저(ZM)의 강성이 감소되어 폴딩되는 전자 장치에 일 실시예에 따른 디지타이저(ZM)가 적용될 수 있으며, 디지타이저(ZM)의 표면 거칠기가 감소되어 보다 얇은 전자 장치에 일 실시예에 따른 디지타이저(ZM)가 적용될 수 있다. 또한, 감지 코일들이 배치되는 감광성 수지층들 각각이 접착층을 통해 서로 접착되어 있는 구조를 가지므로, 베이스층 형성, 감지 코일 형성, 접착층 형성 및 접착 공정을 포함하는 간단한 공정을 통해 폴딩되는 전자 장치에 적용되는 디지타이저(ZM)를 제조할 수 있다.
도 8 및 도 9는 본 발명의 다른 실시예에 따른 디지타이저의 평면도들이다. 이하, 도 8 및 도 9를 참조하여 본 발명의 일 실시예에 따른 디지타이저들(ZM-1, ZM-2)을 설명함에 있어, 앞서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 상세한 설명은 생략한다.
도 8을 참조하면, 일 실시예에 따른 디지타이저(ZM-1)는 제1 감광성 수지층(PS1), 제1 감지코일(RF1), 제1 접착층(AD1), 및 제2 감광성 수지층(PS2')을 포함하고, 제2 감광성 수지층(PS2') 내측에 제2 감지코일(CF1)이 배치될 수 있다. 일 실시예에서, 제2 감지코일(CF1)은 제2 감광성 수지층(PS2') 내에 함침된(embedded) 것일 수 있다.
제2 감광성 수지층(PS2')은 제2 감지코일(CF1)이 배치되는 베이스면을 제공하는 제1 서브 감광성 수지층(PS2-1) 및 제2 감지코일(CF1)의 상부를 커버하는 제2 서브 감광성 수지층(PS2-2)을 포함할 수 있다. 제1 서브 감광성 수지층(PS2-1) 및 제2 서브 감광성 수지층(PS2-2)은 일체의 형상을 가질 수 있다. 제1 서브 감광성 수지층(PS2-1) 및 제2 서브 감광성 수지층(PS2-2)은 동일한 물질로 형성될 수 있다. 일 실시예에서, 제1 서브 감광성 수지층(PS2-1) 및 제2 서브 감광성 수지층(PS2-2)은 0.5 GPa 이상 2 GPa 이하의 저장탄성율을 가지는 감광성 폴리이미드를 포함할 수 있다. 제2 감광성 수지층(PS2')은 감광성 폴리이미드로 제1 서브 감광성 수지층(PS2-1)을 형성하고, 제1 서브 감광성 수지층(PS2-1) 상에 제2 감지코일(CF1)을 형성한 후, 제2 감지코일(CF1)을 커버하도록 감광성 폴리이미드를 코팅하여 제2 서브 감광성 수지층(PS2-2)을 형성함으로써 형성될 수 있다.
도 9를 참조하면, 일 실시예에 따른 디지타이저(ZM-2)는 제3 감광성 수지층(PS3) 상에 배치되는 차폐층(MP)을 더 포함할 수 있다. 감광성 수지층(PI-B)과 차폐층(MP)은 추가 접착층(AL)에 의해 접합될 수 있다. 도 9에서는 도 7에 도시된 디지타이저(ZM) 상에 차폐층(MP)이 더 배치된 것을 예시적으로 도시하였으나, 이에 한정되지 않고 차폐층(MP)은 도 8에 도시된 디지타이저(ZM-1) 상에 추가적으로 배치될 수도 있다.
도 6 및 도 9를 함께 참조하면, 차폐층(MP)은 디지타이저(ZM-2)의 면들 중 상대적으로 불균일한 면 상에 배치될 수 있다. 예를 들어, 차폐층(MP)은 제2 면(ZM-B) 상에 배치될 수 있다. 차폐층(MP)은 표시 모듈(DM)과 인접한 제1 면(ZM-U)과 대향하는 제2 면(ZM-B) 상에 배치될 수 있다. 일 실시예에서 차폐층(MP)은 금속을 포함할 수 있다. 예를 들어, 차폐층(MP)은 자성 금속 분말(MMP, magnetic metal powder)을 포함하는 층일 수 있다. 차폐층(MP)은 디지타이저(ZM-2)의 하부에 배치된 구성들과 디지타이저(ZM-2)간의 전기적 간섭을 방지할 수 있다. 이에 따라, 신뢰성이 향상된 전자 장치를 제공할 수 있다.
이하, 구체적인 실시예 및 비교예의 디지타이저를 전자 장치에 적용한 경우의 특성값을 통해 본 발명을 보다 구체적으로 설명한다. 하기 실시예는 본 발명의 이해를 돕기 위한 예시에 불과하며, 본 발명의 범위가 이에 한정되는 것은 아니다.
[전자 장치 특성 비교]
하기 표 1에서는 실시예 및 비교예의 디지타이저를 전자 장치에 적용한 경우 표면 거칠기, 강성, 폴딩 특성 및 시인성 특성을 측정하여 나타내었다. 실시예 1에서는 도 7에 도시된 구조에서, 감광성 폴리이미드를 통해 감지코일이 배치되는 베이스층을 형성한 디지타이저를 적용하여 전자 장치를 제조하였다. 실시예 2에서는 도 8에 도시된 구조에서, 감광성 폴리이미드를 통해 감지코일이 배치되는 베이스층을 형성한 디지타이저를 적용하여 전자 장치를 제조하였다. 비교예 1에서는 실시예 1의 전자 장치에서, 베이스층을 형성할 때에 감광성 폴리이미드 대신 폴리이미드를 적용한 것을 제외하고는 동일하게 전자 장치를 제조하였다. 실시예 1 및 실시예 2에서는 저장탄성율이 1 GPa 인 감광성 폴리이미드를 통해 베이스층을 형성하였으며, 비교예 1에서는 저장탄성율이 4 GPa 인 폴리이미드를 통해 베이스층을 형성하였다.
구분 표면 거칠기(μm) 강성(mN) 폴딩 특성 시인성 특성
실시예 1 2 13 200K 이상 폴딩 후 OK 배선 비침 X
실시예 2 2 11 200K 이상 폴딩 후 OK 배선 비침 X
비교예 1 26 70 1K 이하 폴딩시 N.G. 배선 비침 O
상기 표 1의 결과를 참조하면, 일 실시예에 따른 전자 장치는 저장탄성율이 낮은 감광성 폴리이미드를 통해 베이스층을 형성한 디지타이저를 적용함에 따라, 표면 거칠기 및 강성이 낮고 폴딩 특성 및 시인성 특성이 개선된 전자 장치를 제공할 수 있다. 이하, 도면을 참조하여 본 발명의 일 실시예에 따른 전자 장치의 제조 방법 중 디지타이저의 제조방법에 대해 설명한다. 일 실시예에 따른 전자 장치 제조 방법은 윈도우 하측에 표시 패널을 배치하는 단계, 및 표시 패널 하측에 디지타이저를 배치하는 단계를 포함한다.
도 10a 내지 도 10d는 본 발명의 일 실시예에 따른 디지타이저 제조 방법을 순차적으로 나타낸 단면도들이다. 도 10a 내지 도 10d에서는
도 10a 내지 도 10d를 참조하면, 일 실시예에 따른 디지타이저를 제조하는 단계는 제1 감광성 수지층(PS1) 상에 제1 감지코일(RF1)을 형성하여 제1 층(ZML1)을 준비하는 단계, 제2 감광성 수지층(PS2)을 포함하는 제2 층(ZML2)을 준비하는 단계, 및 제1 감지코일(RF1)을 커버하도록 제1 접착층(AD1)을 제공하여, 제1 층(ZML1)과 제2 층(ZML2)을 접착하는 단계를 포함한다. 일 실시예에 따른 디지타이저 제조 방법에서, 제1 층(ZML1)과 제2 층(ZML2)을 접착하는 제1 접착층(AD1)은 제1 감지코일(RF1)을 커버하도록 제1 감광성 수지층(PS1) 상에 먼저 형성된 후, 제2 층(ZML2)을 접착하는 것일 수 있다. 또는, 제2 감광성 수지층(PS2)의 하면에 제1 접착층(AD1)이 먼저 형성된 후, 제1 층(ZML1)과 접착하는 단계에서 제1 감지코일(RF1)이 제1 접착층(AD1)에 의해 커버되는 것일 수도 있다.
일 실시예에 따른 디지타이저를 제조하는 단계에서, 제2 층(ZML2)을 준비하는 단계는 제2 감광성 수지층(PS2) 상에 제2 감지코일(CF1)을 형성하는 단계를 포함할 수 있다. 제1 층(ZML1)과 제2 층(ZML2)이 제1 접착층(AD1)을 통해 접착된 후, 제2 감광성 수지층(PS2) 상에 제2 접착층(AD2)을 통해 제3 감광성 수지층(PS3)이 부착될 수 있다.
일 실시예에 따른 디지타이저 제조방법에서는 저장탄성율이 작은 감광성 수지를 통해 감지코일이 배치되는 베이스층을 형성하여, 표면 거칠기 및 강성이 감소되어 폴딩되는 전자 장치 제조에 적용될 수 있다. 또한, 베이스층에 감지코일이 형성된 각 층들이 접착층을 통해 서로 접착되어, 별도의 공정 없이 폴딩되는 전자 장치에 적용가능한 디지타이저를 제조할 수 있어, 폴더블 표시장치의 제조 공정이 간소화되고 비용이 절감될 수 있다.
이상에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 청구범위에 의해 정하여져야만 할 것이다.
EA: 전자 장치 ZM: 디지타이저
PS1: 제1 감광성 수지층 PS2: 제2 감광성 수지층
RF1: 제1 감지코일 AD1: 제1 접착층

Claims (20)

  1. 윈도우;
    상기 윈도우 하측에 배치된 표시 패널; 및
    상기 표시 패널 하측에 배치된 디지타이저를 포함하고,
    상기 디지타이저는,
    제1 감광성 수지층;
    상기 제1 감광성 수지층의 일면에 배치되는 제1 감지코일;
    상기 제1 감광성 수지층과 이격된 제2 감광성 수지층; 및
    상기 제1 감광성 수지층 및 상기 제2 감광성 수지층 사이에 배치되고, 상기 제1 감광성 수지층 및 상기 제2 감광성 수지층을 접착하는 제1 접착층을 포함하는 전자 장치.
  2. 제1항에 있어서,
    상기 디지타이저는
    상기 제2 감광성 수지층의 적어도 일부를 사이에 두고 상기 제1 접착층과 이격되어 배치되는 제2 감지코일을 더 포함하는 전자 장치.
  3. 제2항에 있어서,
    상기 디지타이저는
    상기 제2 감광성 수지층 상에 상기 제2 감지 코일을 커버하도록 배치되는 제2 접착층; 및
    상기 제2 접착층을 사이에 두고 상기 제2 감광성 수지층과 이격되어 배치되는 제3 감광성 수지층을 더 포함하는 전자 장치.
  4. 제2항에 있어서,
    상기 제2 감광성 수지층은
    상기 제2 감지코일이 배치되는 기준면을 제공하는 제1 서브 감광성 수지층, 및
    상기 제1 서브 감광성 수지층 상에 배치되어 상기 제2 감지코일을 커버하는 제2 서브 감광성 수지층을 포함하고,
    상기 제1 서브 감광성 수지층 및 상기 제2 서브 감광성 수지층은 일체의 형상을 가지는 전자 장치.
  5. 제1항에 있어서,
    상기 제1 감광성 수지층 및 상기 제2 감광성 수지층은 감광성 폴리 이미드(Photosensitive Polyimide)를 포함하는 전자 장치.
  6. 제1항에 있어서,
    상기 제1 감광성 수지층 및 상기 제2 감광성 수지층은 0.5 GPa 이상 2 GPa 이하의 저장탄성율(Storage Modulus)을 가지는 전자 장치.
  7. 제1항에 있어서,
    상기 제1 접착층은 상기 제1 감지코일의 상부를 전면적으로 커버하는 전자 장치.
  8. 제1항에 있어서,
    상기 디지타이저는
    상기 제2 감광성 수지층의 하부에 배치되는 차폐층을 더 포함하고,
    상기 차폐층은 자성 금속 분말(MMP, magnetic metal powder)을 포함하는 전자 장치.
  9. 제1항에 있어서,
    상기 표시 패널 하측에 배치되는 하부 필름 및 보호 부재 중 적어도 어느 하나를 더 포함하는 전자 장치.
  10. 제9항에 있어서,
    상기 디지타이저는
    상기 표시 패널과 상기 하부 필름과 상기 보호 부재 중 가장 하부에 배치된 구성의 하부, 상기 표시 패널과 상기 하부 필름 사이, 상기 하부 필름과 상기 보호 부재 사이, 상기 표시 패널과 상기 보호 부재 사이 중 어느 하나에 배치되는 전자 장치.
  11. 제1항에 있어서,
    일 방향으로 연장된 가상의 폴딩 축을 기준으로 폴딩되는 폴딩 영역, 상기 폴딩 영역의 일 측으로 연장된 제1 비폴딩 영역, 및 상기 폴딩 영역의 타측으로 연장된 제2 비폴딩 영역을 포함하는 전자 장치.
  12. 제1항에 있어서,
    상기 윈도우 및 상기 표시 패널 사이에 배치되는 감지 센서, 및 광학 부재 중 적어도 어느 하나를 더 포함하는 전자 장치.
  13. 제1항에 있어서,
    상기 디지타이저는 상기 표시 패널에 인접한 제1 면 및 상기 제1 면과 대향하는 제2 면을 포함하고,
    상기 제1 면의 표면 거칠기는 상기 제2 면의 표면 거칠기보다 작은 전자 장치.
  14. 제13항에 있어서,
    상기 제1 면의 표면 거칠기는 1um 이상 내지 10um 이하인 전자 장치.
  15. 윈도우;
    상기 윈도우 하측에 배치된 표시 패널; 및
    상기 표시 패널 하측에 배치된 디지타이저를 포함하고,
    상기 디지타이저는,
    제1 감광성 수지층;
    상기 제1 감광성 수지층의 일면에 배치되는 제1 감지코일; 및
    상기 제1 감지코일을 커버하도록 배치되는 제1 접착층을 포함하고,
    상기 제1 감광성 수지층은 0.5 GPa 이상 2 GPa 이하의 저장탄성율(Storage Modulus)을 가지는 전자 장치.
  16. 제15항에 있어서,
    상기 제1 감광성 수지층은 감광성 폴리 이미드(Photosensitive Polyimide)를 포함하는 전자 장치.
  17. 제15항에 있어서,
    상기 디지타이저는 상기 표시 패널에 인접한 제1 면을 포함하고,
    상기 제1 면의 표면 거칠기는 1um 이상 내지 10um 이하인 전자 장치.
  18. 제15항에 있어서,
    상기 디지타이저는
    상기 제1 접착층을 사이에 두고 상기 제1 감광성 수지층과 이격된 제2 감광성 수지층, 및
    상기 제2 감광성 수지층의 적어도 일부를 사이에 두고 상기 제1 접착층과 이격되어 배치되는 제2 감지코일을 더 포함하는 전자 장치.
  19. 제18항에 있어서,
    상기 디지타이저는 상기 제2 감광성 수지층 상에 배치되는 제3 감광성 수지층을 더 포함하는 전자 장치.
  20. 윈도우 하측에 표시 패널을 배치하는 단계, 및 상기 표시 패널 하측에 디지타이저를 배치하는 단계를 포함하는 전자 장치의 제조 방법에 있어서,
    상기 디지타이저를 제조하는 단계는
    제1 감광성 수지층 상에 제1 감지코일을 형성하여 제1 층을 준비하는 단계;
    제2 감광성 수지층을 포함하는 제2 층을 준비하는 단계; 및
    상기 제1 감지코일을 커버하도록 제1 접착층을 제공하여, 상기 제1 층과 상기 제2 층을 접착하는 단계를 포함하는 전자 장치의 제조방법.
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