KR20210103309A - 전원 공급 회로를 포함하는 스토리지 장치 및 이의 동작 방법 - Google Patents

전원 공급 회로를 포함하는 스토리지 장치 및 이의 동작 방법 Download PDF

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KR20210103309A
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Abstract

전력 공급 회로를 포함하는 스토리지 장치가 개시된다. 스토리지 장치는, 데이터를 저장하는 비휘발성 메모리, 비휘발성 메모리를 제어하는 스토리지 컨트롤러, 및 호스트 장치로부터 수신된 파워 디스에이블 신호에 응답하여 스토리지 컨트롤러로 동작 전압을 제공하는 전원 공급 회로를 포함하고, 스토리지 컨트롤러는 데이터의 복구 동작을 수행하는 제1 프로세서 및 호스트 장치와 통신을 수행하는 호스트 인터페이스를 포함하고, 파워 디스에이블 신호가 활성화되면 전원 공급 회로는, 기준 시간 동안 스토리지 컨트롤러로 제공되는 동작 전압을 차단하고, 기준 시간 이후에는 제1 프로세서로 동작 전압을 제공한다.

Description

전원 공급 회로를 포함하는 스토리지 장치 및 이의 동작 방법{Storage Device Including Power Supply Circuit and Operating Method Of The Same}
본 개시의 기술적 사상은 스토리지 장치 및 이의 동작방법에 관한 것으로서, 상세하게는 전원 공급 회로를 포함하는 스토리지 장치 및 이의 동작 방법에 관한 것이다.
비휘발성 메모리는 전원이 차단되어도 저장하고 있는 데이터를 유지할 수 있다. 최근 eMMC(embedded Multi-Media Card), UFS(Universal Flash Storage), SSD(Solid State Drive), 및 메모리 카드 등의 플래시 기반의 비휘발성 메모리를 포함하는 스토리지 장치가 널리 사용되고 있으며, 스토리지 장치는 많은 양의 데이터를 저장하거나 이동시키는데 유용하게 사용되고 있다.
그러나, 스토리지 장치는 파워-오프 상태가 지속되어, 호스트 장치에 의해 자주 액세스되지 않는 메모리 셀들에 저장된 데이터는 리텐션 시간의 증가에 따라 문턱 전압의 변화량이 커질 수 있다. 이에 따라, 독출 오류가 발생할 수 있다.
본 개시의 기술적 사상이 해결하고자 하는 과제는 데이터 리텐션 특성이 향상된 스토리지 장치 및 이의 동작방법을 제공하는 데에 있다.
본 개시의 기술적 사상에 따른 스토리지 장치는, 데이터를 저장하는 비휘발성 메모리, 비휘발성 메모리를 제어하는 스토리지 컨트롤러, 및 호스트 장치로부터 수신된 파워 디스에이블 신호에 응답하여 스토리지 컨트롤러로 동작 전압을 제공하는 전원 공급 회로를 포함하고, 스토리지 컨트롤러는 데이터의 복구 동작을 수행하는 제1 프로세서 및 호스트 장치와 통신을 수행하는 호스트 인터페이스를 포함하고, 파워 디스에이블 신호가 활성화되면 전원 공급 회로는, 기준 시간 동안 스토리지 컨트롤러로 제공되는 동작 전압을 차단하고, 기준 시간 이후에는 제1 프로세서로 동작 전압을 제공한다.
본 개시의 기술적 사상에 따른 비휘발성 메모리 및 비휘발성 메모리의 동작을 제어하는 스토리지 컨트롤러를 포함하는 스토리지 장치의 동작방법은, 호스트 장치로부터 활성화된 파워 디스에이블 신호를 수신하는 단계, 스토리지 컨트롤러를 파워-오프시키는 단계, 스토리지 컨트롤러가 파워-오프된 후 경과된 시간이 기준 시간을 초과하면 스토리지 컨트롤러의 프로세서를 파워-온시키고 호스트 인터페이스는 파워-오프시키는 단계, 비휘발성 메모리에 저장된 데이터를 복구하는 단계, 및 데이터를 복구하는 동작이 완료되면 프로세서를 파워-오프시키는 단계를 포함할 수 있다.
본 개시의 기술적 사상에 따른 비휘발성 메모리 및 비휘발성 메모리의 동작을 제어하는 스토리지 컨트롤러를 포함하는 스토리지 장치의 동작방법은, 호스트 장치로부터 파워 디스에이블 신호를 수신하는 단계, 파워 디스에이블 신호가 활성화되면 파워 디스에이블 기능 활성화 모드로 동작하는 단계, 및 파워 디스에이블 신호가 비활성화되면 파워 디스에이블 기능 비활성화 모드로 동작하는 단계를 포함하고, 파워 디스에이블 기능 활성화 모드로 동작하는 단계는 스토리지 컨트롤러를 파워-오프시키는 단계, 스토리지 컨트롤러가 파워-오프된 후 경과된 시간이 기준 시간을 초과하면 스토리지 컨트롤러의 프로세서를 파워-온시키는 단계, 비휘발성 메모리에 저장된 데이터를 복구하는 단계, 및 데이터를 복구하는 동작이 완료되면 프로세서를 파워-오프시키는 단계를 포함할 수 있다.
본 개시의 기술적 사상에 따르면, 스토리지 장치는 전원 공급 회로를 포함하고, 전원 공급 회로는 호스트 장치로부터 활성화된 파워 디스에이블 신호를 수신한 경우에도 기준 시간 경과 후 프로세서를 파워-온시킴으로써 메모리에 기입된 데이터에 대한 데이터 복구 동작을 수행할 수 있다. 따라서, 스토리지 장치는 파워-오프 상태가 지속됨에 따라 발생할 수 있는 리텐션 에러에 의한 독출 오류가 감소될 수 있고, 스토리지 장치의 수명이 증가할 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 스토리지 시스템을 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시 예에 따른 스토리지 장치의 스토리지 컨트롤러를 나타내는 블록도이다.
도 3은 본 개시의 예시적 실시 예에 따른 스토리지 장치의 비휘발성 메모리에 포함된 메모리 장치를 나타내는 블록도이다.
도 4는 본 개시의 예시적 실시 예에 따른 스토리지 장치의 동작방법을 나타내는 순서도이다.
도 5는 본 개시의 예시적 실시 예에 따른 스토리지 장치의 전원 공급 회로를 나타내는 블록도이다.
도 6a 및 도 6b는 도 5의 전원 공급 컨트롤러의 예시적인 실시 예를 나타내는 블록도이다.
도 7은 본 개시의 예시적인 실시 예에 따른 스토리지 장치의 동작 방법을 나타내는 흐름도이다.
도 8은 본 개시의 예시적 실시 예에 따른 스토리지 시스템 나타내는 블록도이다.
도 9는 본 개시의 예시적 실시 예에 따른 스토리지 장치의 스토리지 컨트롤러를 나타내는 블록도이다.
도 10은 본 개시의 예시적 실시 예에 따른 스토리지 장치의 동작방법을 나타내는 순서도이다.
도 11은 본 개시의 예시적 실시 예에 따른 스토리지 장치의 전원 공급 회로를 나타내는 블록도이다.
도 12는 본 개시의 예시적인 실시 예에 따른 스토리지 장치의 동작 방법을 나타내는 흐름도이다.
도 1은 본 개시의 예시적 실시 예에 따른 스토리지 시스템(1000)을 나타내는 블록도이다.
도 1을 참조하면, 스토리지 시스템(1000)은 스토리지 장치(10) 및 호스트 장치(20)를 포함할 수 있다. 도 1에서는 스토리지 장치(10)가 솔리드 스테이트 드라이브(Solid State Drive, SSD) 장치인 것으로 도시되나, 본 개시는 이에 한정되지 않으며, 스토리지 장치(10)는 데이터를 저장할 수 있는 임의의 종류의 저장 장치일 수 있다. 예시적인 실시 예에서, 호스트 장치(20)는 AP(Application Processor) 또는 SoC(System-On-a-Chip, SoC)로 구현될 수 있다. 호스트 장치(20)는 호스트 인터페이스(120)를 통하여 스토리지 장치(10)와 통신할 수 있다.
스토리지 장치(10)는 스토리지 컨트롤러(100), 전원 공급 회로(300) 및 비휘발성 메모리(200)를 포함할 수 있다. 스토리지 컨트롤러(100)는 전원 공급 회로(300)의 동작을 제어할 수 있고, 비휘발성 메모리(200)의 동작을 제어할 수 있다.
스토리지 컨트롤러(100)는 독출 요청 및 기입 요청 등을 포함하는 요청(REQ)을 호스트 장치(20)로부터 수신할 수 있고, 호스트 장치(20)와 데이터(DATA)를 송수신할 수 있다. 스토리지 컨트롤러(100)는 독출 요청에 응답하여 비휘발성 메모리(200)에 저장된 데이터(DATA)를 독출하여 호스트 장치(20)로 제공하거나, 또는 호스트 장치(20)로부터의 기입 요청에 응답하여 비휘발성 메모리(200)에 데이터(DATA)를 기입하도록 비휘발성 메모리(200)를 제어할 수 있다.
전원 공급 회로(300)는 호스트 장치(20)로부터 외부 전원 라인을 통해 외부 전압(EV)을 수신할 수 있다. 도 1에서는 하나의 외부 전압(EV)이 도시되었으나, 본 개시는 이에 한정되지 않으며, 전원 공급 회로(300)는 복수의 외부 전원 라인들을 통해 복수의 외부 전압들을 수신할 수도 있다. 예를 들어, 전원 공급 회로(300)는 제1 및 제2 외부 전원 라인들을 통해 제1 및 제2 외부 전압을 수신할 수도 있다.
전원 공급 회로(300)는 외부 전압(EV)을 이용하여, 스토리지 컨트롤러(100) 및 비휘발성 메모리(200) 각각의 동작에 필요한 내부 전압들을 생성할 수 있다. 예를 들어, 전원 공급 회로(300)는, 제1 전원 라인(PL1)을 통해 스토리지 컨트롤러(100)의 프로세서(110)에 제1 내부 전압을 제공할 수 있고, 제2 전원 라인(PL2)을 통해 스토리지 컨트롤러(100)의 호스트 인터페이스(120)에 제2 내부 전압을 제공할 수 있다.
전원 공급 회로(300)는 호스트 장치(20)로부터 파워 디스에이블 신호(PWDIS)를 수신할 수 있고, 파워 디스에이블 신호(PWDIS)에 응답하여 파워 디스에이블 기능을 선택적으로 활성화시킬 수 있다. 예를 들어, 전원 공급 회로(300)는 제3 외부 전원 라인을 통해 파워 디스에이블 신호(PWDIS)를 수신할 수 있다.
전원 공급 회로(300)는 파워 디스에이블 신호(PWDIS)가 비활성화되면 파워 디스에이블 기능 비활성화 모드로 동작할 수 있다. 파워 디스에이블 기능 비활성화 모드에서, 전원 공급 회로(300)는 스토리지 컨트롤러(100) 및 비휘발성 메모리(200) 각각에 내부 전압들을 제공함으로써, 파워-온(Power-on)시킬 수 있다. 예를 들어, 전원 공급 회로(300)는 로우 레벨의 파워 디스에이블 신호(PWDIS)가 수신되면, 스토리지 컨트롤러(100) 및 비휘발성 메모리(200) 각각에 내부 전압들을 제공함으로써, 파워-온(Power-on)시킬 수 있다.
반면, 전원 공급 회로(300)는 파워 디스에이블 신호(PWDIS)가 활성화되면 파워 디스에이블 기능 활성화 모드로 동작할 수 있다. 파워 디스에이블 기능 활성화 모드에서 전원 공급 회로(300)는 스토리지 컨트롤러(100) 및 비휘발성 메모리(200) 각각에 내부 전압들을 제공하지 않음으로써, 스토리지 컨트롤러(100) 및 비휘발성 메모리(200)를 파워-오프(Power-off)시킬 수 있다. 예를 들어, 전원 공급 회로(300)는 하이 레벨의 파워 디스에이블 신호(PWDIS)가 수신되면, 스토리지 컨트롤러(100) 및 비휘발성 메모리(200)를 파워-오프시킬 수 있다.
파워 디스에이블 기능 활성화 모드에서 전원 공급 회로(300)는 프로세서(110)에 주기적으로 전원을 제공할 수 있다. 즉, 전원 공급 회로(300)는 제1 내부 전압 라인을 통해 프로세서(110)에 제1 내부 전압을 주기적으로 제공할 수 있다. 예를 들어, 전원 공급 회로(300)는 타이머를 포함할 수 있고, 스토리지 컨트롤러(100) 및 비휘발성 메모리(200)를 파워-오프시킨 시점으로부터 기준 시간 경과되면 프로세서(110)를 다시 파워-온시킬 수 있다.
다만, 전원 공급 회로(300)는 파워 디스에이블 기능 활성화 모드에서는 호스트 인터페이스(120)에 제공되는 제2 내부 전압을 차단함으로써, 호스트 인터페이스(120)에는 파워를 제공하지 않을 수 있다. 따라서, 호스트 장치(20)는 스토리지 장치(10)의 파워 디스에이블 기능이 활성화된 것으로 인식할 수 있다.
본 개시에 따른 스토리지 장치(10)는 파워 디스에이블 기능이 활성화되어도 주기적으로 프로세서(110)에 제1 내부 전압을 제공함으로써, 프로세서(110)에 의해 비휘발성 메모리(200)에 대한 데이터 복구 동작을 주기적으로 수행할 수 있다. 스토리지 장치(10)는 파워-오프 상태가 지속됨에 따라 발생할 수 있는 리텐션 에러에 의한 독출 오류가 감소될 수 있고, 스토리지 장치(10)의 수명이 증가할 수 있다.
비휘발성 메모리(200)는 스토리지 장치(10)의 저장 매체로서 사용될 수 있다. 비휘발성 메모리(200)는 복수의 채널을 통하여 스토리지 컨트롤러(100)와 연결될 수 있다. 비휘발성 메모리(200)는 복수의 메모리 장치들(200_1)을 포함할 수 있다. 복수의 메모리 장치들(200_1)은 플래시 메모리 장치 또는 수직형 낸드 메모리 장치를 포함할 수 있다.
비휘발성 메모리(200)가 플래시 메모리를 포함할 때, 상기 플래시 메모리는 2D NAND 메모리 어레이나 3D(또는 수직형, Vertical) NAND(VNAND) 메모리 어레이를 포함할 수 있다. 상기 3D 메모리 어레이는 실리콘 기판 위에 배치되는 활성 영역을 가지는 메모리 셀들의 어레이들, 또는 상기 메모리 셀들의 동작과 관련된 회로로서 상기 기판상에 또는 상기 기판 내에 형성된 회로의 적어도 하나의 물리적 레벨에 모놀리식으로 형성될 수 있다. 상기 용어 “모놀리식”은 상기 어레이를 구성하는 각 레벨의 층들이 상기 어레이 중 각 하부 레벨의 층들의 바로 위에 적층되어 있음을 의미할 수 있다.
예시적인 실시 예에서, 상기 3D 메모리 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치된 Vertical NAND 스트링들을 포함한다. 상기 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다.
예시적인 실시 예에서, 비휘발성 메모리(200)는 다른 다양한 종류의 비휘발성 메모리들을 포함할 수도 있다. 예를 들어, 비휘발성 메모리(200)는 비휘발성 메모리를 포함할 수 있으며, 비휘발성 메모리는 MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torgue MRAM), Conductive bridging RAM(CBRAM), FeRAM(Ferroelectric RAM), PRAM(Phase RAM), 저항 메모리(Resistive RAM), 나노튜브 RAM(Nanottube RAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리(holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory) 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory) 등 다양한 종류의 메모리가 적용될 수 있다.
예시적인 실시 예에서, 비휘발성 메모리(200)는 1 비트 데이터를 저장하는 싱글 레벨 셀(single level cell, SLC) 및 2 비트 이상의 데이터를 저장하는 멀티 레벨 셀(multi level cell, MLC) 중 적어도 하나를 포함할 수 있다. 예를 들어, 비휘발성 메모리(200)는 싱글 레벨 셀(SLC), 2 비트 데이터를 저장하는 멀티 레벨 셀(MLC), 3 비트 데이터를 저장하는 트리플 레벨 셀(triple level cell, TLC), 및 4 비트 데이터를 저장하는 쿼드 레벨 셀(quad level cell, QLC) 중 적어도 하나를 포함할 수 있다.
복수의 메모리 장치들(200_1)은 싱글 레벨 셀을 포함하는 메모리 장치, 2 비트 데이터를 저장하는 멀티 레벨 셀을 포함하는 메모리 장치, 트리플 레벨 셀을 포함하는 메모리 장치 및 쿼드 레벨 셀을 포함하는 메모리 장치 중 적어도 하나의 메모리 장치를 포함할 수 있다. 예시적인 실시 예에서, 스토리지 장치(10)에서 파워 디스에이블 기능이 활성화되면, 복수의 메모리 장치들(200_1) 각각에 대해 독립적으로 데이터 복구 동작이 수행될 수 있다. 예를 들어, 복수의 메모리 장치들(200_1)이 싱글 레벨 셀을 포함하는 메모리 장치, 2 비트 데이터를 저장하는 멀티 레벨 셀을 포함하는 메모리 장치, 트리플 레벨 셀을 포함하는 메모리 장치 및 쿼드 레벨 셀을 포함하는 메모리 장치를 포함하는 경우, 저장되는 비트 수가 많은 셀을 포함하는 메모리 장치일수록 파워 디스에이블 기능 모드에서 데이터 복구 동작이 수행되는 주기가 짧을 수 있다.
도 2는 본 개시의 예시적 실시 예에 따른 스토리지 장치의 스토리지 컨트롤러(100)를 나타내는 블록도이다.
도 2를 참조하면, 스토리지 컨트롤러(100)는 프로세서(110), 호스트 인터페이스(120), RAM(130) 및 메모리 인터페이스(140)를 포함할 수 있다. 프로세서(110), 호스트 인터페이스(120), RAM(130) 및 메모리 인터페이스(140)는 버스(150)를 통해 서로 통신할 수 있고, 스토리지 컨트롤러(100)는 이외에도, 다른 주변 장치(peripheral device)들을 더 포함할 수 있다.
프로세서(110)는 스토리지 컨트롤러(100)의 전반적인 동작을 제어할 수 있다. 프로세서(110)는 중앙 처리 장치(central processing unit, CPU)나 마이크로 프로세서 등을 포함할 수 있다. 프로세서(110)는 스토리지 컨트롤러(100)를 구동하기 위한 펌웨어(firmware)를 구동할 수 있다. 펌웨어는 RAM(130)에 로딩되어 프로세서(110)에 의해 구동될 수 있다. 예를 들어, 프로세서(110)는 스토리지 컨트롤러(100)를 구동하기 위한 펌웨어를 구동함으로써, 비휘발성 메모리(예를 들어, 도 1의 200)를 관리하기 위한 데이터 복구 동작, 가비지 컬렉션, 주소 맵핑, 웨어 레벨링 등을 수행하기 위한 플래시 변환 계층(flash translation layer, FTL)을 실행할 수 있다.
호스트 인터페이스(120)는 호스트 장치(예를 들어, 도 1의 20)와의 통신을 수행할 수 있다. 예를 들어, 호스트 인터페이스(120)는 호스트 장치(20)와 스토리지 장치(10)와의 물리적 연결을 제공할 수 있다.
호스트 인터페이스(120)는 호스트 장치(20)의 버스 포맷(Bus format)에 대응하여 스토리지 장치(10)와 교환되는 데이터의 크기를 조절하거나 교환되는 명령어의 포맷을 변환할 수 있다. 예를 들어, 호스트 인터페이스(120)는 물리 계층 인터페이스인, 파이(PHY) 인터페이스로서 기능할 수 있다. 호스트 장치(20)의 버스 포맷은 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI(Peripheral Component Interconnect) express, ATA(Advanced Technology Attachment), PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 중 적어도 하나로 구성될 수 있다. 예시적인 실시 예에서, 호스트 인터페이스(120)는 PCI express 방식으로 데이터를 교환하는 호스트 장치(20)에 장착되는 NVMe(Non-volatile memory express) 프로토콜이 적용된 것일 수 있다.
프로세서(110)는 전원 공급 회로(예를 들어, 도 1의 300)로부터 제1 내부 전원 라인(PL1)을 통해 제1 내부 전압(IV1)을 공급받을 수 있고, 호스트 인터페이스(120)는 전원 공급 회로(300)로부터 제2 내부 전원 라인(PL2)을 통해 제2 내부 전압(IV2)을 공급받을 수 있다. 예시적인 실시 예에서, 제1 내부 전압(IV1) 및 제2 내부 전압(IV2)은 서로 동일한 전압 레벨을 가질 수 있다. 다만, 본 개시는 이에 한정되지 않으며, 제1 내부 전압(IV1) 및 제2 내부 전압(IV2)이 서로 다른 전압 레벨을 가질 수도 있다.
파워 디스에이블 기능이 활성화되면, 프로세서(110) 및 호스트 인터페이스(120)로 공급되는 제1 내부 전압(IV1) 및 제2 내부 전압(IV2)이 차단될 수 있다. 예시적인 실시 예에서, 파워 디스에이블 기능이 활성화된 후 기준 시간이 경과되면, 프로세서(110)로 일시적으로 제1 내부 전압(IV1)이 공급될 수 있고, 프로세서(110)가 펌웨어를 구동함으로써, 데이터 복구 동작이 수행될 수 있다. 반면, 파워 디스에이블 기능이 활성화되면, 호스트 인터페이스(120)로 공급되는 제2 내부 전압(IV2)은 지속적으로 차단될 수 있다. 따라서, 호스트 장치(20)는 스토리지 장치(10)가 파워 디스에이블 기능이 활성화된 것으로 인식하는 동시에, 스토리지 장치(10) 내부에서는 데이터 복구 동작이 주기적으로 수행될 수 있다. 스토리지 장치(10) 가 파워-오프 상태가 됨으로써 발생할 수 있는 비휘발성 메모리(200)의 리텐션 시간 증가에 따른 특성 저하를 방지할 수 있다.
RAM(130)은 프로세서(110)의 제어에 따라 동작할 수 있다. RAM(130)은 프로세서(110)의 동작 메모리, 캐시 메모리, 또는 버퍼 메모리로 이용될 수 있다. RAM(130)에는 스토리지 컨트롤러(100)를 제어하기 위한 소프트웨어 및 펌웨어가 로딩될 수 있다. RAM(130)은 DRAM(dynamic random access memory) 또는 SRAM(static random access memory) 등의 휘발성 메모리로 구현될 수 있다. 또는 RAM(130)은 RRAM, PRAM 또는 MRAM과 같은 저항형 메모리로 구현될 수도 있다.
예시적인 실시 예에서, RAM(130)은 동작 메모리로 이동될 수 있고, 플래시 변환 계층 및 매핑 테이블 등이 로딩될 수 있다. 플래시 변환 계층은 다양한 기능들의 수행을 위한 모듈들을 포함할 수 있다. 예를 들어, 플래시 변환 계층은 호스트 장치(20)로부터 수신된 논리적 어드레스를 비휘발성 메모리(200)의 저장 위치를 나타내는 물리적 어드레스로 변환하는 어드레스 변환 모듈을 포함할 수 있다. 또한, 플래시 변환 계층은 비휘발성 메모리(200)에 대한 각종 백그라운드 기능을 수행하기 위한 모듈들로서, 데이터 복구 동작을 수행하기 위한 모듈 및 가비지 컬렉션을 수행하기 위한 모듈 등을 포함할 수 있다. 매핑 테이블은 플래시 변환 계층에 의해 운용될 수 있고, 매핑 테이블에는 논리적 어드레스와 이에 대응되는 물리적 어드레스가 매핑되어 저장될 수 있다.
예시적인 실시 예에서, RAM(130)은 버퍼 메모리로 이용될 수 있고, 데이터가 일시적으로 저장될 수 있다. 예를 들어, RAM(130)에 일시적으로 저장된 데이터는 비휘발성 메모리(200)에 기입될 수 있고, 또는 호스트 장치(20)로 전송될 수 있다.
메모리 인터페이스(140)는 비휘발성 메모리(200)와 데이터를 교환할 수 있다. 메모리 인터페이스(140)는 스토리지 컨트롤러(100)가 데이터 복구 동작을 수행함에 따라 복구된 데이터를 채널을 경유하여 비휘발성 메모리(200)에 기입할 수 있다.
예시적인 실시 예에서, 메모리 컨트롤러(100)는 ECC 블록(error correction code) 및 RAID 리커버리 블록을 더 포함할 수 있다. ECC 블록은 비휘발성 메모리(200)로부터 읽혀진 데이터에 포함된 에러를 검출하고 정정할 수 있다. RAID 리커버리 블록은 RAID 스트라이프를 구성하는 데이터 및 RAID 패리티를 독출하고, 독출된 데이터 및 RAID 패리티를 이용한 RAID 리커버리 동작을 수행할 수 있다.
도 3은 본 개시의 예시적 실시 예에 따른 스토리지 장치의 비휘발성 메모리에 포함된 메모리 장치(200_1)를 나타내는 블록도이다. 비휘발성 메모리(200)는 복수의 메모리 장치들을 포함할 수 있다. 도 3의 메모리 장치(200_1)는 비휘발성 메모리(200)에 포함된 복수의 메모리 장치들(200_1) 중 하나의 메모리 장치일 수 있고, 다른 메모리 장치에도 이하의 설명이 적용될 수 있다.
도 3을 참조하면, 메모리 장치(200_1)는 메모리 셀 어레이(210), 어드레스 디코더(220), 제어 로직 블록(230), 페이지 버퍼부(240), 입출력 회로부(250) 그리고 전압 생성부(260)를 포함할 수 있다. 도시되지는 않았으나, 메모리 장치(200_1)는 입출력 인터페이스를 더 포함할 수 있다.
메모리 셀 어레이(210)는 워드 라인들(WL), 스트링 선택 라인들(SSL), 그라운드 선택 라인들(GSL) 및 비트 라인들(BL)에 연결될 수 있다. 메모리 셀 어레이(210)는 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 그라운드 선택 라인들(GSL)을 통해 어드레스 디코더(220)에 연결되고, 비트 라인들(BL)을 통해 페이지 버퍼부(240)에 연결될 수 있다. 메모리 셀 어레이(210)는 복수의 메모리 블록들(BLK1~BLKn)을 포함할 수 있다.
각 메모리 블록(BLK1~BLKn)은 복수의 메모리 셀들 및 복수의 선택 트랜지스터들을 포함할 수 있다. 메모리 셀들은 워드 라인들(WL)에 연결되고, 선택 트랜지스터들은 스트링 선택 라인들(SSL) 또는 그라운드 선택 라인들(GSL)에 연결될 수 있다. 각 메모리 블록(BLK1~BLKn)의 메모리 셀들은 싱글 레벨 셀들 또는 2 이상의 비트 데이터를 저장하는 멀티 레벨 셀들을 포함할 수 있다. 예를 들어, 각 메모리 블록(BLK1~BLKn)의 메모리 셀들은 싱글 레벨 셀, 2 비트 데이터를 저장하는 멀티 레벨 셀, 트리플 레벨 셀, 및 쿼드 레벨 셀 중 적어도 하나를 포함할 수 있다.
예시적인 실시 예에서, 각 메모리 블록(BLK1~BLKn)은 복수의 페이지들을 포함할 수 있다. 예를 들어, 메모리 블록은 소거의 단위이고, 페이지는 기입 및 독출의 단위일 수 있다.
어드레스 디코더(220)는 메모리 셀 어레이(210)의 복수의 메모리 블록들(BLK1~BLKn) 중 하나를 선택할 수 있고, 선택된 메모리 블록의 워드 라인들(WL) 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인들(SSL) 중 하나를 선택할 수 있다.
제어 로직 블록(230)은 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(210)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 각종 제어 신호를 출력할 수 있다. 제어 로직 블록(230)은 어드레스 디코더(220)에 로우 어드레스(X-ADDR)를 제공할 수 있고, 페이지 버퍼부(240)에 칼럼 어드레스(Y-ADDR)를 제공할 수 있고, 전압 생성부(260)에 전압 제어 신호(CTRL_Vol)를 제공할 수 있다.
제어 로직 블록(230)은, 스토리지 컨트롤러(예를 들어, 도 1의 100)로부터 제공되는 커맨드(CMD)에 응답하여, 데이터 복구 동작을 수행할 수 있다. 예를 들어, 제어 로직 블록(230)은 특정 블록의 특정 페이지로부터 데이터를 독출하여 스토리지 컨트롤러(100)로 제공할 수 있고, 에러가 정정된 데이터를 다시 수신하여, 새로운 프리 메모리 블록에 기입할 수 있다. 스토리지 장치의 데이터 복구 동작에 대해서는 도 7에서 후술하겠다.
제어 로직 블록(230)은, 스토리지 컨트롤러(100)로부터 제공되는 커맨드(CMD)에 응답하여, 가비지 컬렉션을 수행할 수도 있다. 예를 들어, 메모리 블록들(BLK1~BLKn) 중에서 선택된 희생 블록의 유효 페이지에 기입된 데이터를 타겟 블록으로 복사하고, 희생 블록을 소거함으로써, 가비지 컬렉션을 수행할 수 있다.
페이지 버퍼부(240)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 독출 동작시, 페이지 버퍼부(240)는 제어 로직 블록(230)의 제어에 따라 선택된 메모리 셀의 비트 라인들(BL)을 센싱할 수 있다. 센싱된 데이터는 페이지 버퍼부(240) 내부에 구비되는 래치들에 저장될 수 있다. 페이지 버퍼부(240)는 제어 로직 블록(230)의 제어에 따라 래치들에 저장된 데이터를 입출력 회로부(250)로 덤핑할 수 있다.
입출력 회로부(250)는 메모리 장치(200_1)의 외부로부터 입출력 라인(I/O)을 통해서 제공되는 커맨드(CMD), 어드레스(ADDR), 제어 신호(CTRL) 및 데이터(DATA)를 일시 저장할 수 있다. 입출력 회로부(250)는 메모리 장치(200_1)의 읽기 데이터를 일시 저장하고, 지정된 시점에 입출력 라인(I/O)을 통해서 외부로 출력할 수 있다.
전압 생성부(260)는 전압 제어 신호(CTRL_Vol)를 기초로 하여 메모리 셀 어레이(210)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 전압 생성부(260)는 워드 라인 전압(VWL), 예를 들어, 프로그램 전압, 독출 전압, 패스 전압, 소거 검증 전압 또는 프로그램 검증 전압 등을 생성할 수 있다. 또한, 전압 생성부(260)는 전압 제어 신호(CTRL_Vol)를 기초로 하여 스트링 선택 라인 전압 및 그라운드 선택 라인 전압을 생성할 수 있다. 또한, 전압 생성부(260)는 메모리 셀 어레이(210)에 제공할 소거 전압을 생성할 수 있다.
도 4는 본 개시의 예시적 실시 예에 따른 스토리지 장치의 동작방법을 나타내는 순서도이다. S20 단계 내지 S50 단계는 파워 디스에이블 기능 활성화 모드에서의 스토리지 장치의 동작방법일 수 있다.
도 1 및 도 4를 참조하면, S10 단계에서, 파워 디스에이블 신호(PWDIS)가 활성화될 수 있다. 예를 들어, 스토리지 장치(10)는 파워 디스에이블 신호(PWDIS)가 로우 레벨에서 하이 레벨로 변하면 활성화된 것으로 판단할 수 있다.
S20 단계에서, 스토리지 장치(10)는 스토리지 컨트롤러(100)를 파워-오프시킬 수 있다. 즉, 전원 공급 회로(300)는 스토리지 컨트롤러(100)에 제공하는 내부 전압을 차단할 수 있고, 비휘발성 메모리(200)로 제공하는 내부 전압을 차단할 수 있다.
S30 단계에서, 스토리지 장치(10)는 파워 디스에이블 신호(PWDIS)가 활성화되어 스토리지 컨트롤러(100)가 파워-오프된 시점으로부터의 경과 시간이 기준 시간을 초과하는지 확인할 수 있다. 전원 공급 회로(300)는 기준 시간을 경과하지 않는 경우에는 스토리지 컨트롤러(100)를 파워-오프 상태로 유지할 수 있다.
예시적인 실시 예에서, 기준 시간은 데이터가 저장된 메모리 셀의 특성에 따라 달라질 수 있다. 메모리 셀에 저장되는 비트 수가 증가될수록 메모리 셀에 대응하는 기준 시간이 감소될 수 있다. 예시적인 실시 예에서, 기준 시간은 사용자의 스토리지 장치(10)의 사용 기간이 경과함에 따라 감소될 수 있다.
스토리지 컨트롤러(100)가 파워-오프된 시점으로부터의 경과 시간이 기준 시간을 초과하면, S40 단계에서, 스토리지 장치(10)는 스토리지 컨트롤러(100)의 호스트 인터페이스(120)를 파워-오프 상태로 유지시키는 반면, 프로세서(110)를 파워-온시킬 수 있다. 예를 들어, 전원 공급 회로(300)는 제1 내부 전원 라인(PL1)을 통해 제1 내부 전압(IV1)을 프로세서(110)로 제공할 수 있고, 호스트 인터페이스(120)로는 제2 내부 전압(IV2)을 제공하지 않을 수 있다.
S40 단계에서, 스토리지 장치(10)는 호스트 인터페이스(120)를 제외한 구성 요소에 대해 파워-온시킬 수 있다. 예를 들어, 스토리지 장치(10)는 S50 단계에서 데이터 복구 동작을 수행하는 구성 요소들을 파워-온시킬 수 있다. 반면, 호스트 인터페이스(120)는 파워-오프 상태를 유지하므로, 호스트 장치(20)는 스토리지 장치(10)가 파워 인에이블 기능이 활성화된 것으로 판단할 수 있다.
S50 단계에서, 스토리지 장치(10)는 메모리(200)에 기입된 데이터에 대한 데이터 복구 동작을 수행할 수 있다. S40 단계에서 프로세서(110)가 파워-온됨에 따라, 프로세서(110)에 의해 데이터 복구 동작이 수행될 수 있다.
스토리지 장치(10)는 기준 시간에 대응하는 메모리 장치에 대한 데이터 복구 동작을 수행할 수 있다. 예를 들어, 싱글 레벨 셀을 포함하는 메모리 장치에 대응하는 기준 시간은 멀티 레벨 셀을 포함하는 메모리 장치에 대응하는 기준 시간보다 길 수 있고, 따라서, 싱글 레벨 셀을 포함하는 메모리 장치에 대한 데이터 복구 동작보다 멀티 레벨 셀을 포함하는 메모리 장치에 대한 데이터 복구 동작이 자주 수행될 수 있다. 데이터 복구 동작에 대해서는 도 7에서 후술하겠다.
스토리지 장치(10)는 S50 단계에서, 가비지 콜렉션(garbage collection) 동작을 수행할 수도 있다. 스토리지 장치(10)의 가비지 컬렉션 동작은, 복수의 메모리 블록들(예를 들어, 도 3의 BLK1~BLKn) 중에서 희생 블록을 선택하고, 희생 블록의 유효 페이지(valid page)를 프리 메모리 블록에 복사한 후, 마지막으로 희생 블록을 소거하는 것을 포함할 수 있다. 소거된 희생 블록은 이후에 프리 메모리 블록으로 재사용될 수 있다.
S60 단계에서, 스토리지 장치(10)는 파워 디스에이블 신호(PWDIS)가 비활성화되었는지 확인할 수 있고, 파워 디스에이블 신호(PWDIS)가 활성화된 상태인 경우 다시 S20 단계를 수행할 수 있다. 따라서, 스토리지 장치(10)는 파워 디스에이블 기능 활성화 모드에서 호스트 장치(20)의 개입이 없이도, 주기적으로 프로세서(110)를 파워-온시킴으로써 데이터 복구 동작을 수행할 수 있다.
파워 디스에이블 신호(PWDIS)가 비활성화되면, S70 단계에서, 스토리지 장치(10)는 스토리지 컨트롤러(100)를 파워-온시킬 수 있다. 예를 들어, 스토리지 장치(10)는 파워 디스에이블 신호(PWDIS)가 하이 레벨에서 로우 레벨로 변하면 비활성화된 것으로 판단할 수 있다. S70 단계에서 전원 공급 회로(300)는, 제1 내부 전원 라인(PL1)을 통해 프로세서(110)로 제1 내부 전압(IV1)을 제공할 수 있고, 제2 내부 전원 라인(PL2)을 통해 호스트 인터페이스(120)로 제2 내부 전압(IV2)을 제공할 수 있다.
도 5는 본 개시의 예시적 실시 예에 따른 스토리지 장치의 전원 공급 회로(300)를 나타내는 블록도이다.
도 5를 참조하면, 전원 공급 회로(300)는 전원 공급 컨트롤러(310), 전압 레귤레이터(320) 및 스위칭 회로(330)를 포함할 수 있다. 전원 공급 컨트롤러(310)는 타이머(315)를 포함할 수 있다.
전원 공급 컨트롤러(310)는 파워 디스에이블 신호(PWDIS)를 수신할 수 있다. 예시적인 실시 예에서, 전원 공급 컨트롤러(310)는 제1 외부 전원 라인 및 제2 외부 전원 라인 중 적어도 하나의 외부 전원 라인을 통해 외부 전압(EV)을 수신할 수 있고, 제3 외부 전원 라인을 통해 파워 디스에이블 신호(PWDIS)를 수신할 수 있다. 다만, 본 개시에 따른 전원 공급 컨트롤러(310)는 호스트 장치(예를 들어, 도 1의 20)로부터 외부 전압(EV)을 수신하지 않고, 전압 레귤레이터(320)로부터 동작 전압을 수신할 수도 있다.
전원 공급 컨트롤러(310)는 파워 디스에이블 신호(PWDIS)에 응답하여, 제1 제어 신호(CS1) 및 제2 제어 신호(CS2)를 생성할 수 있다. 전원 공급 컨트롤러(310)는 파워 디스에이블 신호(PWDIS)가 비활성화되면, 전압 레귤레이터(320)가 제1 내부 전압(IV1) 및 제2 내부 전압(IV2)을 생성하도록 전압 레귤레이터(320)로 제1 제어 신호(CS1)를 제공할 수 있고, 스위칭 회로(330)가 제2 내부 전압(IV2)을 제2 내부 전원 라인(PL2)으로 전달하도록 스위칭 회로(330)로 제2 제어 신호(CS2)를 제공할 수 있다.
전원 공급 컨트롤러(310)는 파워 디스에이블 신호(PWDIS)가 활성화되면, 전압 레귤레이터(320)가 제1 내부 전압(IV1) 및 제2 내부 전압(IV2)을 생성하지 않도록 전압 레귤레이터(320)로 제1 제어 신호(CS1)를 제공할 수 있다. 전원 공급 컨트롤러(310)는 파워 디스에이블 신호(PWDIS)가 활성화된 후 기준 시간(Tr)이 경과되면, 다시 전압 레귤레이터(320)가 제1 내부 전압(IV1) 및 제2 내부 전압(IV2)을 생성하도록 제1 제어 신호(CS1)를 생성할 수 있다. 이 때, 전원 공급 컨트롤러(310)는 스위칭 회로(330)가 제2 내부 전압(IV2)을 제2 내부 전원 라인(PL2)으로 전달하지 않고 차단하도록 제2 제어 신호(CS2)를 제공할 수 있다. 따라서, 디스에이블 신호(PWDIS)가 활성화된 후 기준 시간(Tr)이 경과되면, 프로세서(예를 들어, 도 1의 110)에는 제1 내부 전압(IV1)이 제공되고, 호스트 인터페이스(예를 들어, 도 1의 120)에는 제2 내부 전압(IV2)이 제공되지 않고 차단될 수 있다.
전원 공급 컨트롤러(310)의 타이머(315)는 스토리지 컨트롤러(예를 들어, 도 1의 100)가 파워-오프된 시각으로부터의 경과 시간을 카운트할 수 있다. 예를 들어, 타이머(315)는 파워 디스에이블 신호(PWDIS)가 활성화된 시각으로부터의 경과 시간을 카운트할 수 있다. 또는, 타이머(315)는 파워 디스에이블 기능 활성화 모드에서 데이터 복구 동작을 수행이 완료된 시각으로부터의 경과 시간을 카운트할 수 있다. 파워 디스에이블 기능 활성화 모드에서, 데이터 복구 동작이 완료된 후, 스토리지 컨트롤러(100)가 파워-오프되면, 타이머(315)는 리셋될 수 있다. 전원 공급 컨트롤러(310)는 미리 설정된 기준 시간(Tr)과 타이머(315)에서 카운트된 경과 시간을 비교한 결과에 기초하여, 제1 제어 신호(CS1) 및 제2 제어 신호(CS2)를 생성할 수 있다.
전원 공급 컨트롤러(310)는 시간 설정 신호(CTS)를 수신할 수 있고, 시간 설정 신호(CTS)에 응답하여 기준 시간(Tr)을 설정할 수 있다. 예시적인 실시 예에서, 전원 공급 컨트롤러(310)는 시간 설정 신호(CTS)를 스토리지 컨트롤러(100)로부터 수신할 수 있다. 예를 들어, RAM(예를 들어, 도 2의 130)에 기준 시간(Tr)에 대한 정보가 저장될 수 있고, 프로세서(110)는 펌웨어를 구동함으로써, RAM(130)에 저장된 기준 시간(Tr)에 대한 정보에 기초하여 시간 설정 신호(CTS)를 생성하고 전원 공급 컨트롤러(310)로 시간 설정 신호(CTS)를 전송할 수 있다. 또는 예를 들어, 스토리지 컨트롤러(100)는 호스트 장치(20)로부터 기준 시간(Tr)에 대한 정보를 포함하는 신호를 수신할 수 있고, 프로세서(110)는 펌웨어를 구동함으로써, 전원 공급 컨트롤러(310)로 시간 설정 신호(CTS)를 전송할 수 있다.
또는, 예시적인 실시 예에서, 전원 공급 컨트롤러(310)는 시간 설정 신호(CTS)를 호스트 장치(20)로부터 직접 수신할 수도 있다. 예를 들어, 시간 설정 신호(CTS)는 파워 디스에이블 신호(PWDIS)에 포함될 수 있다. 예를 들어, 파워 디스에이블 신호(PWDIS)가 특정 패턴을 가지면, 전원 공급 컨트롤러(310)는 특정 패턴에 대응되는 기준 시간을 설정할 수 있다. 즉, 전원 공급 컨트롤러(310)는 파워 디스에이블 신호(PWDIS) 및 시간 설정 신호(CTS)를 동일한 외부 전원 라인(제3 외부 전원 라인)을 통해 호스트 장치로부터 수신할 수 있다.
예시적인 실시 예에서, 전원 공급 컨트롤러(310)는 시간 설정 신호(CTS)에 응답하여 기준 시간(Tr)에 대한 정보를 포함하는 룩업 테이블(예를 들어, 도 6a의 LUT 또는 도 6b의 LUTa)을 저장함으로써, 기준 신호가 설정될 수 있다.
다만, 본 개시에 따른 전원 공급 컨트롤러(310)는 시간 설정 신호(CTS)를 수신하는 것에 한정되지 않는다. 전원 공급 컨트롤러(310)는 내부에 미리 기준 시간(Tr)이 설정되어 있을 수 있고, 전원 공급 컨트롤러(310) 미리 설정된 기준 시간(Tr)에 기초하여, 제1 제어 신호(CS1) 및 제2 제어 신호(CS2)를 생성할 수도 있다.
전원 공급 컨트롤러(310)는 스토리지 장치(10)의 데이터 신뢰도 변화에 기초하여, 적응적으로 기준 시간(Tr)을 변경할 수도 있다. 예를 들어, 전원 공급 컨트롤러(310)는 파워 디스에이블 기능 활성화 모드에서 불필요하게 자주 데이터 복구 동작이 수행되는 것으로 판단되면 기준 시간(Tr)을 늘릴 수 있다. 반면, 전원 공급 컨트롤러(310)는 리텐션 시간 증가로 인한 독출 오류의 발생이 증가되면 기준 시간(Tr)을 감소시킴으로써, 파워 디스에이블 기능 활성화 모드에서 데이터 복구 동작의 빈도수를 증가시킬 수 있다.
파워 디스에이블 신호(PWDIS)가 활성화된 상태에서 프로세서(110)에 제1 내부 전압(IV1)이 제공되면, 프로세서(110)는 데이터 복구 동작을 수행할 수 있다. 데이터 복구 동작이 완료되면, 다시 전원 공급 컨트롤러(310)는 전압 레귤레이터(320)가 제1 내부 전압(IV1) 및 제2 내부 전압(IV2)을 생성하지 않도록 제1 제어 신호(CS1)를 제공할 수 있다.
전압 레귤레이터(320)는 제1 제어 신호(CS1)에 응답하여 선택적으로 활성화될 수 있다. 전압 레귤레이터(320)는 외부 전압(EV)을 수신하여 제1 내부 전압(IV1) 및 제2 내부 전압(IV2)을 생성할 수 있다. 제1 내부 전압(IV1)은 프로세서(110)의 동작 전압일 수 있고, 제2 내부 전압(IV2)은 호스트 인터페이스(120)의 동작 전압일 수 있다. 전압 레귤레이터(320)는 제1 내부 전원 라인(PL1)으로 제1 내부 전압(IV1)을 제공할 수 있고, 스위칭 회로(330)로 제2 내부 전압(IV2)을 제공할 수 있다. 예시적인 실시 예에서, 제1 내부 전압(IV1) 및 제2 내부 전압(IV2)은 서로 동일한 전압 레벨을 가질 수 있다. 다만, 본 개시는 이에 한정되지 않으며, 제1 내부 전압(IV1) 및 제2 내부 전압(IV2)이 서로 다른 전압 레벨을 가질 수도 있다.
스위칭 회로(330)는 전압 레귤레이터(320)로부터 제2 내부 전압(IV2)을 수신할 수 있고, 제2 제어 신호(CS2)에 응답하여 제2 내부 전압(IV2)을 제2 내부 전원 라인(PL2)으로 제공할 수 있다. 예시적인 실시 예에서, 스위칭 회로(330)는 멀티 플렉서(Multiplexer)를 포함할 수 있다.
도 6a 및 도 6b는 도 5의 전원 공급 컨트롤러의 예시적인 실시 예(310, 310a)를 나타내는 블록도이다.
도 6a를 참조하면, 예시적인 실시 예에서, 전원 공급 컨트롤러(310)에는 서로 다른 값을 갖는 복수의 기준 시간들이 저장될 수 있다. 예를 들어, 전원 공급 컨트롤러(310)에는 메모리 셀 특성에 대응되는 기준 시간에 대한 정보를 포함하는 룩업 테이블(LUT)이 저장될 수 있다. 다만, 본 개시는 전원 공급 컨트롤러(310)가 룩업 테이블(LUT)을 저장하는 데에 한정되지 않고, 전원 공급 컨트롤러(310)는 다양한 방식으로 메모리 셀 특성에 대응되는 기준 시간에 대한 정보를 저장할 수 있다.
예시적인 실시 예에서, 비휘발성 메모리(예를 들어, 도 1의 200)는 싱글 레벨 셀을 포함하는 메모리 장치, 멀티 레벨 셀을 포함하는 메모리 장치, 트리플 레벨 셀을 포함하는 메모리 장치, 및 쿼드 레벨 셀을 포함하는 메모리 장치를 포함할 수 있다. 전원 공급 컨트롤러(310)의 룩업 테이블(LUT)에는 싱글 레벨 셀(SLC)에 대응하는 제1 기준 시간(Tr_SLC)이 설정될 수 있고, 2비트의 데이터가 저장되는 멀티 레벨 셀(MLC)에 대응하는 제2 기준 시간(Tr_MLC)이 설정될 수 있고, 트리플 레벨 셀(TLC)에 대응하는 제3 기준 시간(Tr_TLC)이 설정될 수 있고, 쿼드 레벨 셀(QLC)에 대응하는 제4 기준 시간(Tr_QLC)이 설정될 수 있다.
제1 기준 시간(Tr_SLC)은 제2 기준 시간(Tr_MLC)보다 길 수 있고, 제2 기준 시간(Tr_MLC)은 제3 기준 시간(Tr_TLC)보다 길 수 있고, 제3 기준 시간(Tr_TLC)은 제4 기준 시간(Tr_QLC)보다 길 수 있다. 즉, 메모리 셀에 저장되는 비트 수가 증가될수록 메모리 셀에 대응하는 기준 시간이 짧아질 수 있다. 하나의 메모리 셀에 저장되는 비트 수가 증가될수록 메모리 셀에 저장된 전하의 누설에 의한 독출 오류가 발생하기 쉬울 수 있다. 따라서, 메모리 셀에 저장되는 비트 수가 증가될수록 메모리 셀에 대응하는 기준 시간이 짧아지도록 설정함으로써, 메모리 셀을 포함하는 메모리 장치에 대한 데이터 복구 동작이 수행되는 주기가 짧아질 수 있고, 메모리 셀에 저장된 전하의 누설에 의한 독출 오류를 방지할 수 있다.
타이머(예를 들어, 도 5의 315)는 제1 내지 제4 기준 시간(Tr_SLC, Tr_MLC, Tr_TLC, Tr_QLC) 각각에 대응하는 경과 시간들을 각각 카운트할 수 있다. 예를 들어, 타이머는 싱글 레벨 셀(SLC)을 포함하는 메모리 장치에 대응하는 제1 타이머 및 멀티 레벨 셀(MLC)을 포함하는 메모리 장치에 대응하는 제2 타이머를 포함할 수 있고, 파워 디스에이블 기능 활성화 모드에서 싱글 레벨 셀(SLC)을 포함하는 메모리 장치에 대한 데이터 복구 동작이 완료되면 제1 타이머가 리셋될 수 있고, 멀티 레벨 셀(MLC)을 포함하는 메모리 장치에 대한 데이터 복구 동작이 완료되면 제2 타이머가 리셋될 수 있다. 즉, 스토리지 장치는 도 4의 S10 단계 내지 S70 단계를 수행함에 있어서, 싱글 레벨 셀(SLC)을 포함하는 메모리 장치, 멀티 레벨 셀(MLC)을 포함하는 메모리 장치, 트리플 레벨 셀(TLC)을 포함하는 메모리 장치 및 쿼드 레벨 셀(QLC)을 포함하는 메모리 장치 각각에 대해 독립적으로 동작을 수행할 수 있다.
다만, 이는 설명의 편의를 위한 것이며, 본 개시에 따른 스토리지 장치는 이에 한정되지 않는다. 비휘발성 메모리(200)는 싱글 레벨 셀(SLC)을 포함하는 메모리 장치, 멀티 레벨 셀(MLC)을 포함하는 메모리 장치, 트리플 레벨 셀(TLC)을 포함하는 메모리 장치, 및 쿼드 레벨 셀(QLC)을 포함하는 메모리 장치 중 적어도 1개의 메모리 장치를 포함할 수 있고, 도 6에 도시된 바와 달리, 전원 공급 컨트롤러(310)에는 비휘발성 메모리(200)에 포함된 적어도 하나의 메모리 장치에 대응하는 기준 시간이 저장될 수도 있다.
도 6b를 참조하면, 예시적인 실시 예에서, 전원 공급 컨트롤러(310a)에는 서로 다른 값을 갖는 복수의 기준 시간들이 저장될 수 있다. 예를 들어, 전원 공급 컨트롤러(310a)에는 스토리지 장치의 사용 기간에 대응되는 기준 시간에 대한 정보를 포함하는 룩업 테이블(LUTa)이 저장될 수 있다.
예시적인 실시 예에서, 룩업 테이블(LUTa)에 저장된 기준 시간은 스토리지 장치의 사용 기간이 증가될수록 크기가 감소되도록 저장될 수 있다. 예를 들어, 스토리지 장치를 사용자가 사용한 기간이 제1 기간(T1) 이하에서는 기준 시간은 제1 값(Tr1)을 가질 수 있고, 제k 기간(Tk) 이하에서는 기준 시간은 제k 값(Trk)을 가질 수 있다. 이 때, k는 2 이상의 자연수일 수 있다. 제k 값(Trk)은 제1 값(Tr1)보다 작을 수 있다.
스토리지 장치의 사용 기간이 증가될수록 메모리 셀에 저장된 전하의 누설에 의한 독출 오류가 발생하기 쉬울 수 있다. 따라서, 사용 기간이 증가될수록 기준 시간이 짧아지도록 설정함으로써, 복구 동작을 상대적으로 자주 수행할 수 있고, 메모리 셀에 저장된 전하의 누설에 의한 독출 오류를 방지할 수 있다.
다만, 본 개시는 전원 공급 컨트롤러(310)가 룩업 테이블(LUTa)을 저장하는 데에 한정되지 않고, 전원 공급 컨트롤러(310a)는 다양한 방식으로 사용 기간에 대응되는 기준 시간에 대한 정보를 저장할 수 있다. 예를 들어, 전원 공급 컨트롤러(310a)에 사용 기간에 따른 기준 시간의 변화의 관계가 저장될 수 있고, 전원 공급 컨트롤러(310a)는 상기 관계를 이용하여 사용 기간에 대응하는 기준 시간을 계산할 수도 있다.
도 7은 본 개시의 예시적인 실시 예에 따른 스토리지 장치의 동작 방법을 나타내는 흐름도로서, 도 4의 S50 단계의 실시 예를 나타내는 흐름도이다. 도 7의 S50 단계의 타겟 메모리 블록에 대한 데이터 복구 동작은 S51 단계 내지 S55 단계를 포함할 수 있다.
도 7을 참조하면, S51 단계에서, 스토리지 장치(예를 들어, 도 1의 10)는 타겟 메모리 블록을 페이지 단위로 에러를 정정할 수 있다. 예를 들어, 스토리지 장치(10)는 타겟 메모리 블록의 페이지로부터 유저 데이터 및 이에 대응하는 ECC(Error Correction Code) 패리티를 독출할 수 있고, ECC 패리티를 이용한 에러 정정 동작을 수행할 수 있다.
스토리지 장치(10)는 데이터의 에러를 정정 가능한지 판단할 수 있다. 예를 들어, 데이터에서 검출된 페일 비트의 수가 에러 정정 능력을 초과하는 페이지에 대해 데이터의 에러 정정이 불가능한 것으로 판단할 수 있다.
예시적인 실시 예에서, 스토리지 장치(10)는 데이터의 에러 정정이 불가능한 경우, RAID 리커버리 동작을 더 수행할 수도 있다. 스토리지 장치(10)는 에러 정정이 불가능한 것으로 판단된 페이지가 포함된 셀 영역 이외의 다른 셀 영역들로부터 RAID 스트라이프를 구성하는 데이터 및 RAID 패리티를 독출하고, 독출된 데이터 및 RAID 패리티를 이용한 RAID 리커버리 동작을 수행할 수도 있다. 이에 따라, RAID 리커버리 동작을 통해 복구된 데이터가 출력될 수 있다.
S53 단계에서, 스토리지 장치(10)는 타겟 메모리 블록에 저장되어 있던 데이터 중 유효 데이터를 프리 메모리 블록에 기입할 수 있다. 예를 들어, 스토리지 장치(10)는 S51 단계에서 에러 정정이 불가능한 데이터는 유효하지 않은 데이터로 판단할 수 있고, S51 단계에서 에러 정정된 데이터는 유효한 데이터로 판단할 수 있다. 예시적인 실시 예에서, 에러 정정이 불가능하더라도, RAID 리커버리 동작을 통해 복구된 데이터는 유효 데이터일 수 있다.
유효 데이터가 프리 메모리 블록에 기입됨에 따라, 유효 데이터에 대응하는 매핑 테이블에서 타겟 메모리 블록은 프리 메모리 블록으로 변경될 수 있다. 타겟 메모리 블록 내의 유효 데이터가 기입된 유효 페이지의 개수에 따라 페이지 주소도 변경될 수 있다.
S55 단계에서, 스토리지 장치(10)는 타겟 메모리 블록의 데이터를 소거할 수 있다. 스토리지 장치(10)는 S53 단계에서, 타겟 메모리 블록에 저장되어 있던 데이터 중 유효 데이터가 모두 프리 메모리 블록에 기입되면, S55 단계를 수행할 수 있다. 타겟 메모리 블록은 데이터가 소거됨에 따라 재사용이 가능한 새로운 프리 메모리 블록이 될 수 있다.
도 8은 본 개시의 예시적 실시 예에 따른 스토리지 시스템(1000a)을 나타내는 블록도이다. 도 9는 본 개시의 예시적 실시 예에 따른 스토리지 장치의 스토리지 컨트롤러(100a)를 나타내는 블록도이다. 도 8 및 도 9에 대한 설명에서는 도 1 및 도 2에서와 동일한 부호에 대해 중복 설명을 생략하겠다.
도 8을 참조하면, 스토리지 시스템(1000a)은 스토리지 장치(10a) 및 호스트 장치(20)를 포함할 수 있다. 호스트 장치(20)는 호스트 인터페이스(120)를 통하여 스토리지 장치(10a)와 통신할 수 있다.
전원 공급 회로(300a)는 외부 전압(EV)을 이용하여, 스토리지 컨트롤러(100a) 및 비휘발성 메모리(200) 각각의 동작에 필요한 내부 전압들을 생성할 수 있다. 예를 들어, 전원 공급 회로(300a)는, 제1 전원 라인(PL1)을 통해 제1 프로세서(110_1)에 제1 내부 전압을 제공할 수 있고, 제2 전원 라인(PL2)을 통해 호스트 인터페이스(120)에 제2 내부 전압을 제공할 수 있고, 제2 프로세서(110_2)에 제3 전원 라인(PL3)을 통해 제3 내부 전압을 제공할 수 있다.
전원 공급 회로(300a)는 파워 디스에이블 신호(PWDIS)가 활성화되면 스토리지 컨트롤러(100a) 및 비휘발성 메모리(200) 각각에 내부 전압들을 제공하지 않음으로써, 스토리지 컨트롤러(100a) 및 비휘발성 메모리(200)를 파워-오프시킬 수 있다. 예를 들어, 전원 공급 회로(300a)는 하이 레벨의 파워 디스에이블 신호(PWDIS)가 수신되면, 스토리지 컨트롤러(100a) 및 비휘발성 메모리(200)를 파워-오프시킬 수 있다. 반면, 전원 공급 회로(300a)는 로우 레벨의 파워 디스에이블 신호(PWDIS)가 수신되면, 스토리지 컨트롤러(100a) 및 비휘발성 메모리(200) 각각에 내부 전압들을 제공함으로써, 파워-온시킬 수 있다.
본 개시에 따른 스토리지 장치(10a)의 전원 공급 회로(300a)는 활성화된 파워 디스에이블 신호(PWDIS)에 응답하여 스토리지 컨트롤러(100a) 및 비휘발성 메모리(200)를 파워-오프시킨 후, 기준 시간 경과되면 제1 프로세서(110_1)를 일시적으로 파워-온시킬 수 있다. 예를 들어, 전원 공급 회로(300a)는 활성화된 파워 디스에이블 신호(PWDIS)를 수신하면 스토리지 컨트롤러(100a) 및 비휘발성 메모리(200)에 기준 시간 동안 내부 전압을 제공하지 않을 수 있고, 기준 시간이 경과되면 제1 전원 라인(PL1)을 통해 제1 프로세서(110_1)에 제1 내부 전압을 제공할 수 있다. 따라서, 스토리지 장치(10a)는 파워 디스에이블 기능이 활성화되어도 주기적으로 제1 프로세서(110_1)에 제1 내부 전압을 제공함으로써, 제1 프로세서(110_1)에 제1 내부 전압이 제공되는 동안 제1 프로세서(110_1)에 의해 비휘발성 메모리(200)에 대한 데이터 복구 동작을 수행할 수 있다. 스토리지 장치(10a)는 파워-오프 상태가 지속됨에 따라 발생할 수 있는 리텐션 에러에 의한 독출 오류가 감소될 수 있고, 스토리지 장치(10a)의 수명이 증가할 수 있다.
도 9를 참조하면, 스토리지 컨트롤러(100a)는 제1 프로세서(110_1), 제2 프로세서(110_2), 호스트 인터페이스(120), RAM(130) 및 메모리 인터페이스(140)를 포함할 수 있다. 제1 프로세서(110_1), 제2 프로세서(110_2), 호스트 인터페이스(120), RAM(130) 및 메모리 인터페이스(140)는 버스(150)를 통해 서로 통신할 수 있다. 도 8에서는 제1 프로세서(110_1) 및 제2 프로세서(110_2)가 별도의 구성으로 도시되었으나, 본 개시에 따른 스토리지 컨트롤러(100a)는 이에 한정되지 않으며, 제1 프로세서(110_1) 및 제2 프로세서(110_2)는 하나의 프로세서를 구성할 수 있고, 내부에서 각각 서로 다른 동작을 수행할 수도 있다.
제1 프로세서(110_1)는 스토리지 컨트롤러(100a)가 파워 디스에이블 기능이 활성화될 때 데이터 복구 동작을 수행하기 위한 별도의 코어 프로세서일 수 있다. 예를 들어, 제1 프로세서(110_1)는 PLD(Programmable Logic Device)일 수 있다. 예시적인 실시 예에서, 제1 프로세서(110_1)는 제2 프로세서(110_2)보다 전력 소모가 작을 수 있다.
제2 프로세서(110_2)는 스토리지 컨트롤러(100a)의 전반적인 동작을 제어하기 위한 프로세서일 수 있다. 제2 프로세서(110_2)는 중앙 처리 장치나 마이크로 프로세서 등을 포함할 수 있다. 제2 프로세서(110_2)는 스토리지 컨트롤러(100a)를 구동하기 위한 펌웨어를 구동할 수 있다. 펌웨어는 RAM(130)에 로딩되어 구동될 수 있다. 따라서, 파워 디스에이블 기능이 비활성화되면, 제2 프로세서(110_2)가 RAM(130)에 로딩된 펌웨어를 구동함으로써 데이터 복구 동작을 수행할 수 있다.
제1 프로세서(110_1)는 전원 공급 회로(예를 들어, 도 9의 300a)로부터 제1 내부 전원 라인(PL1)을 통해 제1 내부 전압(IV1)을 공급받을 수 있고, 제2 프로세서(110_2)는 전원 공급 회로(300a)로부터 제3 내부 전원 라인(PL3)을 통해 제3 내부 전압(IV3)을 공급받을 수 있다. 호스트 인터페이스(120)는 전원 공급 회로(300a)로부터 제2 내부 전원 라인(PL2)을 통해 제2 내부 전압(IV2)을 공급받을 수 있다. 예시적인 실시 예에서, 제1 내부 전압(IV1) 및 제3 내부 전압(IV3)은 서로 동일한 전압 레벨을 가질 수 있다. 다만, 본 개시는 이에 한정되지 않으며, 제1 내부 전압(IV1) 및 제3 내부 전압(IV3)이 서로 다른 전압 레벨을 가질 수도 있다.
파워 디스에이블 기능이 활성화되면, 제1 프로세서(110_1), 제2 프로세서(110_2) 및 호스트 인터페이스(120)로 공급되는 제1 내지 제3 내부 전압(IV1, IV2, IV3)이 차단될 수 있다. 예시적인 실시 예에서, 파워 디스에이블 기능이 활성화된 후 기준 시간이 경과되면, 제1 프로세서(110_1)로 일시적으로 제1 내부 전압(IV1)이 공급될 수 있고, 호스트 인터페이스(120) 및 제2 프로세서(110_2)로 공급되는 제2 내부 전압(IV2) 및 제3 내부 전압(IV3)은 지속적으로 차단될 수 있다. 따라서, 호스트 장치(20)는 스토리지 장치(10)가 파워 디스에이블 기능이 활성화된 것으로 인식하는 동시에, 스토리지 장치(10) 내부에서는 데이터 복구 동작을 주기적으로 수행할 수 있다. 스토리지 장치(10)가 파워-오프 상태가 됨으로써 발생할 수 있는 비휘발성 메모리(200)의 리텐션 시간 증가에 따른 특성 저하를 방지할 수 있다.
RAM(130)은 제1 프로세서(110_1) 및 제2 프로세서(110_2)의 제어에 따라 동작할 수 있다. 예시적인 실시 예에서, RAM(130)은 버퍼 메모리로 이용될 수 있고, 데이터가 일시적으로 저장될 수 있다. 예를 들어, RAM(130)에 일시적으로 저장된 데이터는 비휘발성 메모리(200)에 기입될 수 있고, 또는 호스트 장치(20)로 전송될 수 있다. 제1 프로세서(110_1)는 파워 디스에이블 기능 활성화 모드에서, 타겟 메모리 블록의 데이터를 복구한 후 RAM(130)에 일시적으로 저장할 수 있고, 다시 타겟 메모리 블록에 재기입할 수 있다. 다만, 본 개시는 이에 한정되지 않으며, 제1 프로세서(110_1)는 버스(150)를 통해 통신하지 않고 직접 연결되는 버퍼 메모리를 더 포함할 수도 있고, 직접 연결된 버퍼 메모리를 이용하여 파워 디스에이블 기능 활성화 모드에서 데이터 복구 동작을 수행할 수도 있다.
도 10은 본 개시의 예시적 실시 예에 따른 스토리지 장치의 동작방법을 나타내는 순서도이다. S20 단계 내지 S50a 단계는 파워 디스에이블 기능 활성화 모드에서의 스토리지 장치의 동작방법일 수 있다.
도 8 및 도 10을 참조하면, S10 단계에서, 파워 디스에이블 신호(PWDIS)가 활성화될 수 있다. S20 단계에서, 스토리지 장치(10a)는 스토리지 컨트롤러(100a)를 파워-오프시킬 수 있다. S30 단계에서, 스토리지 장치(10a)는 스토리지 컨트롤러(100a)가 파워-오프된 후의 경과 시간이 기준 시간을 초과하는지 확인할 수 있다. 예를 들어, 파워 디스에이블 신호(PWDIS)가 활성화된 후의 경과 시간이 기준 시간을 초과하였는지 확인할 수 있다.
스토리지 컨트롤러(100a)가 파워-오프된 시점으로부터 경과된 시간이 기준 시간을 초과하면, S40a 단계에서, 스토리지 장치(10a)는 제1 프로세서(110a)를 파워-온시킬 수 있다. 즉, 전원 공급 회로(300a)는 제1 내부 전원 라인(PL1)을 통해 제1 내부 전압(IV1)을 제1 프로세서(110_1)로 일시적으로 제공할 수 있다.
또한, 스토리지 컨트롤러(100a)가 파워-오프된 시점으로부터 경과된 시간이 기준 시간을 초과하면, S40a 단계에서, 스토리지 장치(10a)는 제2 프로세서(110_2) 및 호스트 인터페이스(120)를 파워-오프 상태로 유지시킬 수 있다. 즉, 전원 공급 회로(300a)는 호스트 인터페이스(120) 및 제2 프로세서(110_2) 각각으로는 제2 내부 전압(IV2) 및 제3 내부 전압(IV3)을 제공하지 않을 수 있다. 호스트 인터페이스(120)는 파워-오프 상태를 유지하므로, 호스트 장치(20)는 스토리지 장치(10a)가 파워 인에이블 기능이 활성화된 것으로 판단할 수 있다. 또한, S40a 단계 이후에 수행되는 S50a 단계에서, 데이터 복구 동작을 수행하지 않는 제2 프로세서(110_2)를 파워-오프시킴으로써, 소모 전력을 감소시킬 수 있다.
S50a 단계에서, 스토리지 장치(10a)는 메모리(200)에 기입된 데이터에 대한 데이터 복구 동작을 수행할 수 있다. S40a 단계에서 제1 프로세서(110_1)가 파워-온됨에 따라, 제1 프로세서(110_1)에 의해 데이터 복구 동작이 수행될 수 있다. 예를 들어, 제1 프로세서(110_1)에 의해 수행되는 데이터 복구 동작에 따른 소모 전력은 제2 프로세서(110_2)에 의해 수행되는 데이터 복구 동작에 따른 소모 전력보다 높을 수 있다. 따라서, 본 개시에 따른 스토리지 장치(10a)는 파워 디스에이블 기능 활성화 모드에서 내부적으로 데이터 복구 동작을 수행하는 별도의 제1 프로세서(110_1)를 포함함으로써, 데이터 복구 동작에 따른 소모 전력이 상대적으로 감소될 수 있다.
S60 단계에서, 스토리지 장치(10a)는 파워 디스에이블 신호(PWDIS)가 비활성화되었는지 확인할 수 있고, 파워 디스에이블 신호(PWDIS)가 활성화된 상태인 경우 다시 S20 단계를 수행할 수 있다. 파워 디스에이블 신호(PWDIS)가 비활성화되면, S70 단계에서, 스토리지 장치(10a)는 스토리지 컨트롤러(100a)를 파워-온시킬 수 있다.
도 11은 본 개시의 예시적 실시 예에 따른 스토리지 장치의 전원 공급 회로(300a)를 나타내는 블록도이다. 도 11에 대한 설명에서는 도 5에서와 동일한 부호에 대해 중복 설명을 생략하겠다.
도 11을 참조하면, 전원 공급 회로(300a)는 전원 공급 컨트롤러(310a), 전압 레귤레이터(320a), 제1 스위칭 회로(330_1) 및 제2 스위칭 회로(330_2)를 포함할 수 있다. 전원 공급 컨트롤러(310a)는 타이머(315)를 포함할 수 있다.
전원 공급 컨트롤러(310a)는 파워 디스에이블 신호(PWDIS)에 응답하여, 제1 내지 제3 제어 신호(CS1~CS3)를 생성할 수 있다. 예시적인 실시 예에서, 전원 공급 컨트롤러(310a)는 미리 설정된 기준 시간(Tr)과 타이머(315)에서 카운트된 경과 시간을 비교한 결과에 기초하여, 제1 내지 제3 제어 신호(CS1~CS3)를 생성할 수 있다.
예시적인 실시 예에서, 전원 공급 컨트롤러(310a)에는 도 6a의 룩업 테이블(LUT) 및 도 6b의 룩업 테이블(LUTa) 중 적어도 하나의 룩업 테이블이 저장될 수 있다. 즉, 전원 공급 컨트롤러(310a)는 메모리 셀 특성에 대응되는 기준 시간에 대한 정보를 저장할 수 있고, 스토리지 장치의 사용 기간에 대응되는 기준 시간에 대한 정보를 저장할 수 있다.
전원 공급 컨트롤러(310a)는 파워 디스에이블 신호(PWDIS)가 비활성화되면, 전압 레귤레이터(320a)가 제1 내지 제3 내부 전압(IV1~IV3)을 생성하도록 전압 레귤레이터(320a)로 제1 제어 신호(CS1)를 제공할 수 있다. 전원 공급 컨트롤러(310a)는 파워 디스에이블 신호(PWDIS)가 비활성화되면, 제1 스위칭 회로(330_1)가 제2 내부 전압(IV2)을 제2 내부 전원 라인(PL2)으로 전달하도록 제1 스위칭 회로(330_1)로 제2 제어 신호(CS2)를 제공할 수 있다. 또한, 전원 공급 컨트롤러(310a)는 파워 디스에이블 신호(PWDIS)가 비활성화되면, 제2 스위칭 회로(330_2)가 제3 내부 전압(IV3)을 제3 내부 전원 라인(PL3)으로 전달하도록 제2 스위칭 회로(330_2)로 제3 제어 신호(CS3)를 제공할 수 있다.
전원 공급 컨트롤러(310a)는 파워 디스에이블 신호(PWDIS)가 활성화되면, 전압 레귤레이터(320a)가 제1 내지 제3 내부 전압(IV1~IV3)을 생성하지 않도록 전압 레귤레이터(320a)로 제1 제어 신호(CS1)를 제공할 수 있다. 전원 공급 컨트롤러(310a)는 파워 디스에이블 신호(PWDIS)가 활성화된 후 기준 시간(Tr)이 경과되면, 다시 전압 레귤레이터(320a)가 제1 내지 제3 내부 전압(IV1~IV3)을 생성하도록 제1 제어 신호(CS1)를 생성할 수 있다. 이 때, 전원 공급 컨트롤러(310a)는 제1 스위칭 회로(330_1)가 제2 내부 전압(IV2)을 제2 내부 전원 라인(PL2)으로 전달하지 않고 차단하도록 제1 스위칭 회로(330_1)로 제2 제어 신호(CS2)를 제공할 수 있고, 제3 내부 전압(IV3)을 제3 내부 전원 라인(PL3)으로 전달하지 않고 차단하도록 제2 스위칭 회로(330_2)로 제3 제어 신호(CS3)를 제공할 수 있다. 따라서, 디스에이블 신호(PWDIS)가 활성화된 후 기준 시간(Tr)이 경과되면, 제1 프로세서(예를 들어, 도 8의 110_1)에는 제1 내부 전압(IV1)이 제공되고, 호스트 인터페이스(예를 들어, 도 8의 120)에는 제2 내부 전압(IV2)이 제공되지 않고 차단될 수 있으며, 제2 프로세서(예를 들어, 도 8의 110_3)에는 제3 내부 전압(IV3)이 제공되지 않고 차단될 수 있다.
파워 디스에이블 신호(PWDIS)가 활성화된 상태에서 제1 프로세서(110_1)에 제1 내부 전압(IV1)이 제공되면, 제1 프로세서(110_1)는 데이터 복구 동작을 수행할 수 있다. 데이터 복구 동작이 완료되면, 다시 전원 공급 컨트롤러(310a)는 전압 레귤레이터(320a)가 제1 내지 제3 내부 전압(IV1~IV3)을 생성하지 않도록 전압 레귤레이터(320a)로 제1 제어 신호(CS1)를 제공할 수 있다. 본 개시에 따른 스토리지 장치는 파워 디스에이블 신호(PWDIS)가 활성화된 상태에서 제1 프로세서(110_1)에 전원이 제공되고, 제2 프로세서(110_2)는 전원이 차단되므로, 상대적으로 작은 전력을 소모하는 제1 프로세서(110_1)를 이용하여 데이터 복구 동작이 가능해질 수 있다.
전압 레귤레이터(320a)는 제1 제어 신호(CS1)에 응답하여 선택적으로 활성화될 수 있다. 전압 레귤레이터(320a)는 외부 전압(EV)을 수신하여 제1 내지 제3 내부 전압(IV1~IV3)을 생성할 수 있다. 제1 내부 전압(IV1)은 제1 프로세서(110_1)의 동작 전압일 수 있고, 제2 내부 전압(IV2)은 호스트 인터페이스(120)의 동작 전압일 수 있고, 제3 내부 전압(IV3)은 제2 프로세서(110_2)의 동작 전압일 수 있다.
제1 스위칭 회로(330_1)는 전압 레귤레이터(320a)로부터 제2 내부 전압(IV2)을 수신할 수 있고, 제2 제어 신호(CS2)에 응답하여 제2 내부 전압(IV2)을 제2 내부 전원 라인(PL2)으로 제공할 수 있다. 제2 스위칭 회로(330_2)는 전압 레귤레이터(320a)로부터 제3 내부 전압(IV3)을 수신할 수 있고, 제3 제어 신호(CS3)에 응답하여 제3 내부 전압(IV3)을 제3 내부 전원 라인(PL3)으로 제공할 수 있다. 예시적인 실시 예에서, 제1 스위칭 회로(330_1) 및 제2 스위칭 회로(330_2)는 멀티 플렉서를 포함할 수 있다.
도 12는 본 개시의 예시적인 실시 예에 따른 스토리지 장치의 동작 방법을 나타내는 흐름도로서, 도 10의 S50a 단계의 실시 예를 나타내는 흐름도이다. S50a 단계의 데이터 복구 동작은 S51a 단계 내지 S57a 단계를 포함할 수 있다.
도 12를 참조하면, S51a 단계에서, 스토리지 장치(예를 들어, 도 8의 10a)는 타겟 메모리 블록을 페이지 단위로 에러를 정정할 수 있다. 예를 들어, 스토리지 장치(10a)는 타겟 메모리 블록의 페이지로부터 유저 데이터 및 이에 대응하는 ECC 패리티를 독출할 수 있고, ECC 패리티를 이용한 에러 정정 동작을 수행할 수 있다.
S53a 단계에서, 스토리지 장치(10a)는 타겟 메모리 블록에 저장되어 있던 데이터 중 유효 데이터를 버퍼 메모리에 저장할 수 있다. 예를 들어, 스토리지 장치(10a)는 유효 페이지에 저장된 유효 데이터를 도 9의 RAM(130)에 저장할 수 있다. 다만, 본 개시에 따른 스토리지 장치(10a)는 이에 한정되지 않으며, 제1 프로세서(110_1)에 직접 연결되는 버퍼 메모리를 더 포함할 수 있고, 유효 데이터는 상기 버퍼 메모리에 저장될 수도 있다.
예시적인 실시 예에서, 스토리지 장치(10a)는 에러 정정이 불가능한 데이터는 유효하지 않은 데이터로 판단할 수 있다. UECC(Uncorrectable ECC) 에러가 발생된 데이터는 유효 하지 않은 데이터로 판단될 수 있다.
S55a 단계에서, 스토리지 장치(10a)는 타겟 메모리 블록의 데이터를 소거할 수 있다. 스토리지 장치(10a)는 S53a 단계에서, 타겟 메모리 블록에 저장되어 있던 데이터 중 유효 데이터가 모두 버퍼 메모리에 저장되면, S55a 단계를 수행할 수 있다.
S57a 단계에서, 스토리지 장치(10a)는 버퍼 메모리에 저장된 유효 데이터를 타겟 메모리 블록에 재기입할 수 있다. 데이터가 다시 타겟 메모리 블록에 재기입됨에 따라 매핑 테이블에서 메모리 블록 주소는 변경되지 않을 수 있다.
도 12의 S50a 단계는 스토리지 장치(10a)가 파워 디스에이블 기능이 활성화될 때, 제1 프로세서(110_1)에 의해 수행되는 타겟 메모리 블록에 대한 데이터 복구 동작을 의미할 수 있다. 스토리지 장치(10a)는 파워 디스에이블 기능이 비활성화될 때에는, 제2 프로세서(110_2)에 의해 도 7의 S50 단계의 데이터 복구 동작이 수행될 수 있다.

Claims (20)

  1. 데이터를 저장하는 비휘발성 메모리;
    상기 비휘발성 메모리를 제어하는 스토리지 컨트롤러; 및
    호스트 장치로부터 수신된 파워 디스에이블 신호에 응답하여 상기 스토리지 컨트롤러로 동작 전압을 제공하는 전원 공급 회로를 포함하고,
    상기 스토리지 컨트롤러는 상기 데이터의 복구 동작을 수행하는 제1 프로세서 및 상기 호스트 장치와 통신을 수행하는 호스트 인터페이스를 포함하고,
    상기 파워 디스에이블 신호가 활성화되면 상기 전원 공급 회로는,
    기준 시간 동안 상기 스토리지 컨트롤러로 제공되는 동작 전압을 차단하고, 기준 시간 이후에는 상기 제1 프로세서로 동작 전압을 제공하는 것을 특징으로 하는 스토리지 장치.
  2. 제1 항에 있어서,
    상기 파워 디스에이블 신호가 활성화되면 상기 전원 공급 회로는,
    상기 호스트 인터페이스로 제공되는 동작 전압을 차단하도록 구성되는 것을 특징으로 하는 스토리지 장치.
  3. 제1 항에 있어서,
    상기 전원 공급 회로는,
    상기 스토리지 컨트롤러로부터 수신되는 시간 설정 신호에 응답하여 상기 기준 시간을 설정하도록 구성되는 것을 특징으로 하는 스토리지 장치.
  4. 제1 항에 있어서,
    상기 전원 공급 회로는,
    상기 호스트 장치로부터 수신되는 시간 설정 신호에 응답하여 상기 기준 시간을 설정하도록 구성되는 것을 특징으로 하는 스토리지 장치.
  5. 제4 항에 있어서,
    상기 전원 공급 회로는,
    상기 호스트 장치로부터 동일한 외부 전원 라인을 통해 상기 파워 디스에이블 신호 및 상기 시간 설정 신호를 수신하는 것을 특징으로 하는 스토리지 장치.
  6. 제1 항에 있어서,
    상기 전원 공급 회로는,
    상기 파워 디스에이블 신호에 응답하여, 제1 제어 신호 및 제2 제어 신호를 생성하는 전원 공급 컨트롤러;
    상기 제1 제어 신호에 응답하여, 상기 프로세서로 제공되는 동작 전압 및 상기 호스트 인터페이스로 제공되는 동작 전압을 생성하는 전압 레귤레이터; 및
    상기 제2 제어 신호에 응답하여, 상기 호스트 인터페이스로 제공되는 동작 전압을 차단하는 스위칭 회로;를 포함하는 스토리지 장치.
  7. 제6 항에 있어서,
    상기 전원 공급 컨트롤러는,
    상기 파워 디스에이블 신호가 활성화되어 상기 스토리지 컨트롤러로 제공되는 동작 전압이 차단된 시점으로부터의 경과 시간을 카운트하는 타이머를 포함하고,
    상기 경과 시간 및 상기 기준 시간을 비교하여, 상기 제1 제어 신호 및 상기 제2 제어 신호를 생성하는 것을 특징으로 하는 스토리지 장치.
  8. 제6 항에 있어서,
    상기 전원 공급 컨트롤러는, 시간에 따른 기준 시간의 변화에 대한 정보를 저장하는 것을 특징으로 하는 스토리지 장치.
  9. 제1 항에 있어서,
    상기 스토리지 컨트롤러는 상기 데이터의 복구 동작을 수행하는 제2 프로세서를 더 포함하고,
    상기 제1 프로세서는 상기 파워 디스에이블 신호가 활성화되면 상기 데이터의 복구 동작을 수행하고, 상기 제2 프로세서는 상기 파워 디스에이블 신호가 비활성화되면 상기 데이터의 복구 동작을 수행하고,
    상기 제1 프로세서에 의한 상기 데이터의 복구 동작에 따른 전력 소모는 상기 제2 프로세서에 의한 상기 데이터의 복구 동작에 따른 전력 소모보다 낮은 것을 특징으로 하는 스토리지 장치.
  10. 제9 항에 있어서,
    상기 파워 디스에이블 신호가 활성화되면 상기 전원 공급 회로는,
    상기 제2 프로세서로 제공되는 동작 전압을 차단하도록 구성되는 것을 특징으로 하는 스토리지 장치.
  11. 비휘발성 메모리 및 상기 비휘발성 메모리의 동작을 제어하는 스토리지 컨트롤러를 포함하는 스토리지 장치의 동작방법으로서,
    호스트 장치로부터 활성화된 파워 디스에이블 신호를 수신하는 단계;
    상기 스토리지 컨트롤러를 파워-오프시키는 단계;
    상기 스토리지 컨트롤러가 파워-오프된 후 경과된 시간이 기준 시간을 초과하면, 상기 스토리지 컨트롤러의 프로세서를 파워-온시키고, 호스트 인터페이스는 파워-오프시키는 단계;
    상기 비휘발성 메모리에 저장된 데이터를 복구하는 단계: 및
    상기 데이터를 복구하는 동작이 완료되면, 상기 프로세서를 파워-오프시키는 단계;를 포함하는 것을 특징으로 하는 스토리지 장치의 동작방법.
  12. 제11 항에 있어서,
    상기 데이터를 복구하는 단계는,
    상기 비휘발성 메모리의 타겟 메모리 블록을 페이지 단위로 에러를 정정하는 단계;
    상기 타겟 메모리 블록에 기입된 데이터 중 유효 데이터를 상기 비휘발성 메모리의 프리 메모리 블록에 기입하는 단계; 및
    상기 타겟 메모리 블록을 소거하여 프리 메모리 블록을 생성하는 단계;를 포함하는 것을 특징으로 하는 스토리지 장치의 동작방법.
  13. 제11 항에 있어서,
    상기 데이터를 복구하는 단계는,
    상기 비휘발성 메모리의 타겟 메모리 블록을 페이지 단위로 에러를 정정하는 단계;
    상기 타겟 메모리 블록에 기입된 데이터 중 유효 데이터를 상기 스토리지 컨트롤러의 버퍼 메모리에 저장하는 단계;
    상기 타겟 메모리 블록을 소거하는 단계; 및
    상기 버퍼 메모리에 저장된 유효 데이터를 상기 타겟 메모리 블록에 재기입하는 단계;를 포함하는 것을 특징으로 하는 스토리지 장치의 동작방법.
  14. 제11 항에 있어서,
    상기 호스트 장치로부터 시간 설정 신호를 수신하는 단계; 및
    상기 시간 설정 신호에 따라 상기 기준 시간을 설정하는 단계;를 더 포함하는 것을 특징으로 하는 스토리지 장치의 동작방법.
  15. 제14 항에 있어서,
    상기 호스트 장치로부터 시간 설정 신호를 수신하는 단계는, 상기 파워 디스에이블 신호에 포함되는 시간 설정 신호를 수신하는 단계를 포함하는 것을 특징으로 하는 스토리지 장치의 동작방법.
  16. 비휘발성 메모리 및 상기 비휘발성 메모리의 동작을 제어하는 스토리지 컨트롤러를 포함하는 스토리지 장치의 동작방법으로서,
    호스트 장치로부터 파워 디스에이블 신호를 수신하는 단계;
    상기 파워 디스에이블 신호가 활성화되면 파워 디스에이블 기능 활성화 모드로 동작하는 단계; 및
    상기 파워 디스에이블 신호가 비활성화되면 파워 디스에이블 기능 비활성화 모드로 동작하는 단계;를 포함하고,
    상기 파워 디스에이블 기능 활성화 모드로 동작하는 단계는,
    상기 스토리지 컨트롤러를 파워-오프시키는 단계;
    상기 스토리지 컨트롤러가 파워-오프된 후 경과된 시간이 기준 시간을 초과하면, 상기 스토리지 컨트롤러의 프로세서를 파워-온시키는 단계;
    상기 비휘발성 메모리에 저장된 데이터를 복구하는 단계: 및
    상기 데이터를 복구하는 동작이 완료되면, 상기 프로세서를 파워-오프시키는 단계를 포함하는 것을 특징으로 하는 스토리지 장치의 동작방법.
  17. 제16 항에 있어서,
    상기 데이터를 복구하는 단계는,
    상기 비휘발성 메모리의 타겟 메모리 블록을 페이지 단위로 에러를 정정하는 단계;
    상기 타겟 메모리 블록에 기입된 데이터 중 유효 데이터를 상기 비휘발성 메모리의 프리 메모리 블록에 기입하는 단계; 및
    상기 타겟 메모리 블록을 소거하여 프리 메모리 블록을 생성하는 단계를 포함하는 것을 특징으로 하는 스토리지 장치의 동작방법.
  18. 제16 항에 있어서,
    상기 데이터를 복구하는 단계는,
    상기 비휘발성 메모리의 타겟 메모리 블록을 페이지 단위로 에러를 정정하는 단계;
    상기 타겟 메모리 블록에 기입된 데이터 중 유효 데이터를 상기 스토리지 컨트롤러의 버퍼 메모리에 저장하는 단계;
    상기 타겟 메모리 블록을 소거하는 단계; 및
    상기 버퍼 메모리에 저장된 유효 데이터를 상기 타겟 메모리 블록에 재기입하는 단계를 포함하는 것을 특징으로 하는 스토리지 장치의 동작방법.
  19. 제16 항에 있어서,
    상기 파워 디스에이블 기능 비활성화 모드로 동작하는 단계는, 상기 비휘발성 메모리에 저장된 데이터를 복구하는 단계를 더 포함하고,
    상기 파워 디스에이블 기능 비활성화 모드에서 상기 데이터를 복구하는 단계는,
    상기 비휘발성 메모리의 타겟 메모리 블록을 페이지 단위로 에러를 정정하는 단계;
    상기 타겟 메모리 블록에 기입된 데이터 중 유효 데이터를 상기 비휘발성 메모리의 프리 메모리 블록에 기입하는 단계; 및
    상기 타겟 메모리 블록을 소거하여 프리 메모리 블록을 생성하는 단계를 포함하는 것을 특징으로 하는 스토리지 장치의 동작방법.
  20. 제16 항에 있어서,
    상기 파워 디스에이블 기능 활성화 모드로 동작하는 단계는,
    상기 호스트 장치로부터 시간 설정 신호를 수신하는 단계; 및
    상기 시간 설정 신호에 따라 상기 기준 시간을 설정하는 단계를 더 포함하는 것을 특징으로 하는 스토리지 장치의 동작방법.
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