KR20210088318A - 플라즈마를 이용하는 박막 형성 장치 및 박막 형성 방법 - Google Patents

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KR20210088318A
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layer
semiconductor layer
substrate
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KR1020200001607A
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이준영
박민규
이인선
김범석
김영석
이근택
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Abstract

박막 형성 장치는 챔버 내에 배치된 받침대를 포함한다. 상기 받침대에 인접한 가열 장치가 배치된다. 상기 챔버에 연통되고 상기 챔버의 내부에 환원 가스 및 불활성 가스를 공급하는 가스 주입구가 배치된다. 상기 챔버 내에 배치되고 상기 받침대와 공간적으로 분리된 타겟(Target)이 제공된다. 상기 타겟에 인접한 착화 원(Ignition Source)이 배치된다. 상기 환원 가스는 수소(H2), 중수소(D2), 또는 이들의 조합을 포함한다. 상기 착화 원은 마이크로웨이브 플라즈마(Microwave Plasma)장치를 포함한다.

Description

플라즈마를 이용하는 박막 형성 장치 및 박막 형성 방법 {THIN FILM MANUFACTURING APPARATUS USING PLASMA AND METHOD OF FORMING A THIN FILM}
플라즈마를 이용하는 박막 형성 장치 및 박막 형성 방법에 관한 것이다.
반도체 소자는 다수의 반도체 층을 필요로 한다. 기판 상의 자연 산화 층은 반도체 층의 형성을 방해한다. 상기 자연 산화 층을 제거하기 위한 전처리 공정은 비용 및 양산 효율 측면에서 불리하다. 상기 기판의 고온 공정 노출은 상기 반도체 소자의 전기적 특성을 나쁘게 한다.
본 개시의 실시예들에 따른 과제는 양산 효율을 높이고, 우수한 전기적 특성을 갖는 반도체 소자를 구현할 수 있는 박막 형성 장치 및 박막 형성 방법을 제공하는데 있다.
본 발명 기술적 사상의 실시예들에 따른 박막 형성 장치는 챔버 내에 배치된 받침대를 포함한다. 상기 받침대에 인접한 가열 장치가 배치된다. 상기 챔버에 연통되고 상기 챔버의 내부에 환원 가스 및 불활성 가스를 공급하는 가스 주입구가 배치된다. 상기 챔버 내에 배치되고 상기 받침대와 공간적으로 분리된 타겟(Target)이 제공된다. 상기 타겟에 인접한 착화 원(Ignition Source)이 배치된다. 상기 환원 가스는 수소(H2), 중수소(D2), 또는 이들의 조합을 포함한다. 상기 착화 원은 마이크로웨이브 플라즈마(Microwave Plasma)장치를 포함한다.
본 발명 기술적 사상의 실시예들에 따른 박막 형성 방법은 상기 받침대 상에 박막을 갖는 기판을 로딩하는 것을 포함한다. 상기 가스 주입구를 통하여 상기 챔버의 내부에 상기 환원 가스 및 상기 불활성 가스를 공급한다. 상기 착화 원을 사용하여 상기 챔버 내에 플라즈마를 점화한다. 상기 기판 상에 환원 반도체 층 및 반도체 층을 형성한다.
본 발명 기술적 사상의 실시예들에 따른 박막 형성 방법은 상기 받침대 상에 기판을 로딩하는 것을 포함한다. 상기 가스 주입구를 통하여 상기 챔버의 내부에 상기 환원 가스 및 상기 불활성 가스를 공급한다. 상기 착화 원을 사용하여 상기 챔버 내에 플라즈마를 점화한다. 상기 기판 상에 반도체 층을 형성한다.
본 발명 기술적 사상의 실시예들에 따른 박막 형성 방법은 상기 받침대 상에 박막을 갖는 기판을 로딩하는 것을 포함한다. 상기 가스 주입구를 통하여 상기 챔버의 내부에 상기 환원 가스 및 상기 불활성 가스를 공급한다. 상기 착화 원을 사용하여 상기 챔버 내에 플라즈마를 점화한다. 상기 박막 상에 환원 반도체 층 및 반도체 층을 형성한다.
본 발명 기술적 사상의 실시예들에 따르면, 마이크로웨이브 플라즈마(Microwave Plasma)장치를 이용하는 박막 형성 장치가 제공된다. 실리콘 산화물과 같은 박막을 제거하기 위한 세정 공정을 생략하여도, 기판 상에 단결정 반도체 층을 형성할 수 있다. 상기 박막 형성 장치는 100℃ 내지 500℃의 저온 공정이 적용될 수 있다. 양산 효율을 극대화 하면서, 우수한 전기적 특성을 갖는 반도체 소자를 구현할 수 있는 박막 형성 장치 및 박막 형성 방법이 제공될 수 있다.
도 1은 본 발명 기술적 사상의 실시예에 따른 박막 형성 장치를 설명하기 위한 구성도이다.
도 2는 본 발명 기술적 사상의 실시예에 따른 박막 형성 방법을 설명하기 위한 순서도이다.
도 3, 및 도 6 내지 도 10은 본 발명 기술적 사상의 실시예에 따른 박막 형성 방법을 설명하기 위한 단면도들이다.
도 4 및 도 5는 박막 형성 장치의 동작을 설명하기 위한 개략도들이다.
도 11은 본 발명 기술적 사상의 실시예에 따른 박막 형성 방법을 설명하기 위한 레이아웃이다.
도 12 내지 도 16은 본 발명 기술적 사상의 실시예에 따른 박막 형성 방법을 설명하기 위한 단면도들이다.
도 17 내지 도 19, 및 도 20은 본 발명 기술적 사상의 실시예에 따른 박막 형성 방법을 설명하기 위한 단면도들이다.
도 20은 도 19의 일부분을 보여주는 확대도이다.
도 22 및 도 23은 본 발명 기술적 사상의 실시예에 따른 박막 형성 방법을 설명하기 위한 단면도들이다.
도 24는 도 23의 일부분을 보여주는 확대도이다.
도 1은 본 발명 기술적 사상의 실시예에 따른 박막 형성 장치를 설명하기 위한 구성도이다.
도 1을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 박막 형성 장치는 챔버(11), 받침대(13), 가열 장치(15), 타겟(Target; 17), 착화원(Ignition Source; 19), 가스 주입구(21), 배기구(23), 및 바이어스 장치(25)를 포함할 수 있다. 상기 받침대(13) 상에 기판(31)이 로딩될 수 있다.
상기 가스 주입구(21)는 상기 챔버(11) 내에 연통될 수 있다. 상기 가스 주입구(21)는 적어도 하나의 유량 제어기에 접속될 수 있으나 간략한 설명을 위하여 생략하기로 한다. 상기 가스 주입구(21)는 상기 챔버(11)의 내부에 환원 가스 및 불활성 가스를 공급하는 역할을 할 수 있다. 상기 환원 가스는 수소(H2), 중수소(D2), 또는 이들의 조합을 포함할 수 있다. 상기 불활성 가스는 아르곤(Ar), 헬륨(He), 네온(Ne), 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 가스 주입구(21)를 통하여 상기 챔버(11)의 내부에 수소 가스 및 아르곤(Ar) 가스가 공급될 수 있다.
상기 배기구(23)는 상기 챔버(11) 내에 연통될 수 있다. 상기 배기구(23)는 적어도 하나의 배기 장치에 접속될 수 있으나 간략한 설명을 위하여 생략하기로 한다. 상기 챔버(11)는 진공 챔버일 수 있다. 상기 배기구(23)는 상기 챔버(11) 내부의 압력을 조절하는 역할을 할 수 있다. 예를들면, 상기 배기구(23)는 상기 챔버(11) 내부의 압력을 10mTorr 내지 1Torr 로 조절하는 역할을 할 수 있다.
상기 받침대(13)는 상기 챔버(11) 내에 배치될 수 있다. 상기 받침대(13)는 정전 척(Electrostatic Chuck), 진공 척(Vacuum Chuck), 기계적 클램프(Mechanical Clamp), 또는 이들의 조합을 포함할 수 있다. 상기 가열 장치(15)는 상기 받침대(13)에 인접하게 배치될 수 있다. 예를들면, 상기 가열 장치(15)는 상기 받침대(13) 내에 배치될 수 있다. 상기 가열 장치(15)는 상기 기판(31)의 온도를 조절하는 역할을 할 수 있다. 일 실시예에서, 상기 가열 장치(15)는 100℃ 내지 500℃의 온도 조절 능력을 가질 수 있다. 상기 가열 장치(15)는 질화알루미늄 히터(AlN Heater)를 포함할 수 있다. 상기 가열 장치(15)는 상기 기판(31)의 온도를 100℃ 내지 500℃로 가열하는 역할을 할 수 있다.
상기 타겟(17)은 상기 챔버(11) 내에 배치될 수 있다. 상기 타겟(17)은 상기 받침대(13)와 공간적으로 분리될 수 있다. 상기 타겟(17)은 상기 기판(31)과 대향하게 배치될 수 있다. 상기 타겟(17)은 반도체 물질을 포함할 수 있다. 예를들면, 상기 타겟(17)은 쿼츠(Quartz)와 같은 실리콘산화물을 포함할 수 있다.
상기 착화 원(Ignition Source; 19)은 상기 타겟(17)에 인접하게 배치될 수 있다. 상기 착화 원(19)은 마이크로웨이브 플라즈마(Microwave Plasma)장치, 축전 결합 플라즈마(Capacitively Coupled Plasma; CCP)장치, 유도 결합 플라즈마 (Inductively Coupled Plasma; ICP)장치, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 착화 원(19)은 2.45 GHz 마이크로웨이브 플라즈마(Microwave Plasma)장치를 포함할 수 있다. 상기 착화 원(19)은 500W 내지 5000W의 전원이 인가될 수 있다. 상기 착화 원(19)은 상기 챔버(11) 내에 H-radical, H2-radical, H-ion, H2-ion, 또는 이들의 조합을 생성하는 역할을 할 수 있다. 일 실시예에서, 상기 타겟(17)에 포함된 반도체 물질은 환원되어 상기 기판(31)을 향하여 이동할 수 있다. 예를들면, 상기 타겟(17)에 포함된 실리콘산화물은 SiOH로 환원되어 상기 기판(31)을 향하여 이동할 수 있다.
상기 바이어스 장치(25)는 상기 챔버(11) 내의 반응물질들의 이동방향 및 속도를 조절하는 역할을 할 수 있다. 상기 바이어스 장치(25)는 상기 기판(31)에 인접하게 배치될 수 있다. 예를들면, 상기 바이어스 장치(25)는 상기 받침대(13)에 접속될 수 있다. 일 실시예에서, 상기 바이어스 장치(25)는 생략될 수 있다. 상기 받침대(13)는 셀프바이어스될 수 있다. 상기 받침대(13)는 접지될 수 있다.
도 2는 본 발명 기술적 사상의 실시예에 따른 박막 형성 방법을 설명하기 위한 순서도이다.
도 2를 참조하면, 본 발명 기술적 사상의 실시예들에 따른 박막 형성 방법은 기판을 로딩하고(B10), 환원 가스 및 불활성 가스를 공급하고(B20), 플라즈마를 점화하고(B30), 그리고 상기 기판 상에 반도체 층을 형성하는 것(B40)을 포함할 수 있다.
도 3, 및 도 6 내지 도 10은 본 발명 기술적 사상의 실시예에 따른 박막 형성 방법을 설명하기 위한 단면도들이고, 도 4 및 도 5는 박막 형성 장치의 동작을 설명하기 위한 개략도들이다.
도 1 내지 도 3을 참조하면, 기판(31) 상에 제1 박막(32A)이 제공될 수 있다. 상기 기판(31)은 단결정 실리콘 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 상기 제1 박막(32A)은 Si, O, N, C, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 제1 박막(32A)은 자연 산화층 또는 2nm 이하의 두께를 갖는 실리콘 산화층을 포함할 수 있다. 상기 제1 박막(32A)은 0.1nm 내지 2nm 의 두께를 갖는 실리콘 산화층을 포함할 수 있다. 상기 제1 박막(32A)을 갖는 상기 기판(31)을 상기 챔버(11) 내의 상기 받침대(13) 상에 로딩할 수 있다(B10). 상기 배기구(23)를 이용하여 상기 챔버(11) 내부의 압력을 10mTorr 내지 1Torr 로 조절할 수 있다. 상기 가열 장치(15)를 이용하여 상기 기판(31) 및 주변의 온도를 100℃ 내지 500℃로 가열할 수 있다.
도 1 내지 도 5를 참조하면, 상기 가스 주입구(21)를 통하여 상기 챔버(11) 내에 환원 가스 및 불활성 가스가 공급될 수 있다(B20). 일 실시예에서, 상기 환원 가스는 수소 가스를 포함할 수 있다. 상기 불활성 가스는 아르곤(Ar) 가스를 포함할 수 있다.
상기 착화 원(Ignition Source; 19)을 이용하여 상기 챔버(11) 내에 플라즈마를 점화할 수 있다(B30). 일 실시예에서, 상기 착화 원(19)은 2.45 GHz 마이크로웨이브 플라즈마(Microwave Plasma)장치를 포함할 수 있다. 상기 착화 원(19)은 500W 내지 5000W의 전원이 인가될 수 있다.
도 4에 도시된 바와 같이, 상기 챔버(11) 내에 H-radical, H2-radical, H-ion, H2-ion, 또는 이들의 조합이 생성될 수 있다. 상기 타겟(17)에 포함된 반도체 물질은 환원되어 상기 기판(31)을 향하여 이동할 수 있다. 예를들면, 상기 타겟(17)에 포함된 실리콘산화물은 SiOH로 환원되어 상기 기판(31)을 향하여 이동할 수 있다. 상기 챔버(11) 내의 산소 농도는 상기 타겟(17)에 가까울수록 상대적으로 높을 수 있으며 상기 기판(31)에 가까울수록 상대적으로 낮을 수 있다.
도 5에 도시된 바와 같이, 소정시간(T1)의 경과에 따라 상기 기판(31)의 표면 및 상기 표면에 가까운 내부 영역에서의 산소는 실질적으로 완전히 제거될 수 있다.
도 1 내지 도 6을 참조하면, 상기 기판(31) 상에 환원 반도체 층(32) 및 반도체 층(33)이 형성될 수 있다(B40). 도 5 및 도 6에 도시된 바와 같이, 상기 제1 박막(32A)은 소정시간(T1)의 경과에 따라 산소가 실질적으로 완전히 제거되어 상기 환원 반도체 층(32)이 형성될 수 있다. 상기 제1 박막(32A)은 모두 환원되어 상기 환원 반도체 층(32)으로 변환될 수 있다. 상기 환원 반도체 층(32) 상에 상기 반도체 층(33)이 형성될 수 있다.
일 실시예에서, 상기 환원 반도체 층(32)은 상기 기판(31) 상에 연속될 수 있다. 상기 반도체 층(33)은 상기 환원 반도체 층(32) 상에 연속될 수 있다. 상기 기판(31), 상기 환원 반도체 층(32), 및 상기 반도체 층(33)은 단결정 실리콘 층과 같은 단결정 반도체 층을 포함할 수 있다. 상기 반도체 층(33)은 상기 환원 반도체 층(32)보다 두꺼울 수 있다.
본 발명 기술적 사상의 실시예들에 따르면, 상기 제1 박막(32A)을 제거하기 위한 세정 공정을 생략하여도, 상기 기판(31) 상에 상기 환원 반도체 층(32) 및 상기 반도체 층(33)과 같은 단결정 반도체 층을 형성할 수 있다.
도 7을 참조하면, 기판(31)이 제공될 수 있다. 상기 기판(31)은 단결정 실리콘 층과 같은 단결정 반도체 층을 포함할 수 있다.
도 8을 참조하면, 도 1 내지 도 6을 참조하여 설명한 것과 유사한 방법으로, 상기 기판(31) 상에 반도체 층(33)이 형성될 수 있다. 상기 반도체 층(33)은 상기 기판(31) 상에 연속될 수 있다. 상기 반도체 층(33)은 단결정 실리콘 층과 같은 단결정 반도체 층을 포함할 수 있다.
도 9를 참조하면, 기판(31) 상에 제1 박막(32A)이 형성될 수 있다. 일 실시예에서, 상기 제1 박막(32A)은 2nm 이상의 두께를 갖는 실리콘 산화층을 포함할 수 있다. 상기 제1 박막(32A)은 2nm 내지 10㎛ 두께를 갖는 실리콘 산화층을 포함할 수 있다.
도 10을 참조하면, 도 1 내지 도 6을 참조하여 설명한 것과 유사한 방법으로, 상기 기판(31) 상에 환원 반도체 층(32) 및 반도체 층(33)이 형성될 수 있다. 상기 환원 반도체 층(32)은 상기 제1 박막(32A)의 일부분이 환원되어 형성될 수 있다. 상기 환원 반도체 층(32)의 형성으로 인하여 상기 제1 박막(32A)은 두께가 감소될 수 있다. 상기 제1 박막(32A)은 상기 기판(31) 및 상기 환원 반도체 층(32) 사이에 보존될 수 있다. 상기 환원 반도체 층(32)은 상기 제1 박막(32A) 상에 연속될 수 있다. 상기 반도체 층(33)은 상기 환원 반도체 층(32) 상에 연속될 수 있다. 상기 환원 반도체 층(32) 및 상기 반도체 층(33)은 폴리실리콘 층(Polysilicon Layer)과 같은 폴리반도체 층 또는 아몰퍼스 실리콘 층(Amorphous Silicon Layer)과 같은 아몰퍼스 반도체 층을 포함할 수 있다.
도 11은 본 발명 기술적 사상의 실시예들에 따른 박막 형성 방법을 설명하기 위한 레이아웃이다. 도 12및 도 13은 상기 박막 형성 방법을 설명하기 위하여 도 11의 절단선 I-I'에 따라 취해진 단면도들이고, 도 14 내지 도 16은 상기 박막 형성 방법을 설명하기 위하여 도 11의 절단선 I-I'및 II-II'에 따라 취해진 단면도들이다. 본 발명 기술적 사상의 실시예들에 따른 박막 형성 방법은 finFET, MBC(Multi-Bridge Channel) 트랜지스터, GAA(Gate All Around) 트랜지스터, 수직 트랜지스터, 및/또는 평면 트랜지스터와 같은 다양한 종류의 반도체 소자에 적용될 수 있다.
도 11 및 도 12를 참조하면, 기판(31) 상에 다수의 희생층(132) 및 다수의 채널 층(133)이 번갈아 가며 반복적으로 적층될 수 있다. 일 실시예에서, 상기 기판(31)은 단결정 실리콘 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 상기 다수의 희생층(132)의 각각은 단결정 SiGe 층을 포함할 수 있다. 상기 다수의 채널 층(133)의 각각은 단결정 실리콘 층을 포함할 수 있다. 상기 다수의 채널 층(133)의 각각은 도 1 내지 도 8을 참조하여 설명한 것과 유사한 방법으로 형성될 수 있다.
도 11 및 도 13을 참조하면, 상기 다수의 희생층(132) 및 상기 다수의 채널 층(133)을 패터닝하여 다수의 핀(fin; 135)이 형성될 수 있다. 상기 다수의 핀(135) 사이의 상기 기판(31) 내에 소자분리층(137)이 형성될 수 있다. 상기 다수의 핀(135) 각각의 상면들 및 측면들 상에 버퍼층(139)이 형성될 수 있다. 상기 소자분리층(137)은 Si, O, N, C, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 소자분리층(137)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물(low-K dielectrics), 하이-케이 유전물(high-K dielectrics), 또는 이들의 조합을 포함할 수 있다. 상기 버퍼층(139)은 실리콘 산화물을 포함할 수 있다.
도 11 및 도 14를 참조하면, 상기 버퍼층(139) 상에 환원 반도체 층(142), 임시 게이트 전극(143), 및 마스크 패턴(145)이 형성될 수 있다. 상기 환원 반도체 층(142), 상기 임시 게이트 전극(143), 및 상기 마스크 패턴(145)의 측면들 상에 게이트 스페이서(147)가 형성될 수 있다. 상기 임시 게이트 전극(143) 양측에 인접한 다수의 드레인 트렌치(150)가 형성될 수 있다. 상기 다수의 희생층(132)의 측면들 상에 다수의 절연성 플러그(149)가 형성될 수 있다.
상기 환원 반도체 층(142) 및 상기 임시 게이트 전극(143)을 형성하는 것은 도 1 내지 도 10을 참조하여 설명한 것과 유사한 방법이 적용될 수 있다. 상기 버퍼층(139)의 표면은 부분적으로 환원되어 상기 환원 반도체 층(142)이 형성될 수 있다. 상기 바이어스 장치(도 1의 25)를 사용하여 상기 임시 게이트 전극(143)의 갭-필(gap-fill) 특성을 조절할 수 있다. 상기 임시 게이트 전극(143)은 우수한 갭-필(gap-fill) 특성을 보일 수 있다. 상기 환원 반도체 층(142) 및 상기 임시 게이트 전극(143)은 폴리실리콘 층과 같은 폴리반도체 층 또는 아몰퍼스 실리콘 층과 같은 아몰퍼스 반도체 층을 포함할 수 있다. 상기 마스크 패턴(145)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 상기 게이트 스페이서(147) 및 상기 다수의 절연성 플러그(149)의 각각은 Si, O, N, C, 또는 이들의 조합을 포함하는 절연층을 포함할 수 있다.
도 11 및 도 15를 참조하면, 상기 다수의 드레인 트렌치(150) 내에 다수의 소스/드레인 영역(153)이 형성될 수 있으며, 및 상기 마스크 패턴(145) 상에 더미 층(154)이 형성될 수 있다.
상기 다수의 소스/드레인 영역(153) 및 상기 더미 층(154)을 형성하는 것은 도 1 내지 도 10을 참조하여 설명한 것과 유사한 방법이 적용될 수 있다. 상기 다수의 소스/드레인 영역(153)은 단결정 실리콘 층과 같은 단결정 반도체 층을 포함할 수 있다. 상기 더미 층(154)은 폴리실리콘 층과 같은 폴리반도체 층 또는 아몰퍼스 실리콘 층과 같은 아몰퍼스 반도체 층을 포함할 수 있다.
도 11 및 도 16을 참조하면, 상기 다수의 소스/드레인 영역(153) 상에 층간 절연층(157)이 형성될 수 있다. 상기 더미 층(154), 상기 마스크 패턴(145), 상기 임시 게이트 전극(143), 상기 환원 반도체 층(142), 상기 버퍼층(139), 및 상기 다수의 희생층(132)을 제거하고 게이트 유전층(161) 및 게이트 전극(163)이 형성될 수 있다. 상기 게이트 유전층(161)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다. 상기 게이트 전극(163)은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 또는 이들의 조합과 같은 도전층을 포함할 수 있다.
도 17 내지 도 19, 및 도 20은 본 발명 기술적 사상의 실시예에 따른 박막 형성 방법을 설명하기 위한 단면도들이고, 도 20은 도 19의 일부분을 보여주는 확대도이다. 본 발명 기술적 사상의 실시예들에 따른 박막 형성 방법은 DRAM(Dynamic Random Access Memory)과 같은 다양한 종류의 반도체 소자에 적용될 수 있다.
도 17을 참조하면, 기판(31) 상에 소자분리층(237), 게이트 유전층(225), 게이트 전극(226), 다수의 소스/드레인 영역(227), 게이트 캐핑층(228), 제1 절연층(131), 및 콘택 홀(231H)이 형성될 수 있다. 상기 콘택 홀(231H)의 바닥에 상기 다수의 소스/드레인 영역(227)이 노출될 수 있다. 상기 다수의 소스/드레인 영역(227)은 단결정 실리콘 층과 같은 단결정 반도체 층을 포함할 수 있다.
도 18을 참조하면, 상기 콘택 홀(231H) 내에 비트 콘택 플러그(233)가 형성될 수 있으며, 상기 제1 절연층(131) 상에 더미 층(234)이 형성될 수 있다. 상기 비트 콘택 플러그(233) 및 상기 더미 층(234)을 형성하는 것은 도 1 내지 도 10을 참조하여 설명한 것과 유사한 방법이 적용될 수 있다. 상기 비트 콘택 플러그(233)는 단결정 실리콘 층과 같은 단결정 반도체 층을 포함할 수 있다. 상기 더미 층(234)은 폴리실리콘 층과 같은 폴리반도체 층 또는 아몰퍼스 실리콘 층과 같은 아몰퍼스 반도체 층을 포함할 수 있다.
도 19를 참조하면, 상기 더미 층(234)을 제거하고 상기 제1 절연층(131) 상에 비트 라인(245)이 형성될 수 있다. 상기 비트 라인(245)은 상기 비트 콘택 플러그(233)에 접촉될 수 있다. 상기 비트 라인(245)은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 또는 이들의 조합과 같은 도전층을 포함할 수 있다.
도 20을 참조하면, 상기 제1 절연층(131)은 실리콘 산화물을 포함할 수 있다. 상기 비트 콘택 플러그(233)의 측면을 둘러싸는 환원 반도체 층(232)이 형성될 수 있다. 상기 환원 반도체 층(232)은 상기 제1 절연층(131) 및 상기 비트 콘택 플러그(233) 사이에 개재될 수 있다. 상기 환원 반도체 층(232) 및 상기 비트 콘택 플러그(233)를 형성하는 것은 도 1 내지 도 10을 참조하여 설명한 것과 유사한 방법이 적용될 수 있다. 상기 환원 반도체 층(232)은 단결정 실리콘 층과 같은 단결정 반도체 층을 포함할 수 있다. 상기 비트 콘택 플러그(233) 및 상기 비트 라인(245) 사이에 금속 실리사이드 층(244)이 형성될 수 있다. 상기 비트 라인(245) 상에 비트 캐핑층(246)이 형성될 수 있다. 상기 비트 라인(245)의 측면들 상에 비트 스페이서(248)가 형성될 수 있다.
도 21을 참조하면, 상기 제1 절연층(131) 상에 상기 비트 라인(245)을 덮는 제2 절연층(247)이 형성될 수 있다. 상기 제2 절연층(247) 내에 매립 콘택 플러그(249)가 형성될 수 있다. 상기 제2 절연층(247) 및 상기 매립 콘택 플러그(249) 상에 식각 정지층(251), 제1 전극(261), 캐패시터 유전층(263), 제2 전극(265), 제1 지지대(272), 제2 지지대(274), 및 제3 절연층(277)이 형성될 수 있다.
상기 제1 전극(261)은 상기 식각 정지층(251)을 관통하여 상기 매립 콘택 플러그(249) 상에 접촉될 수 있다. 상기 제1 지지대(272) 및 상기 제2 지지대(274)는 상기 제1 전극(261)의 측면 상에 접촉될 수 있다. 상기 제1 전극(261) 상에 상기 제2 전극(265)이 형성될 수 있다. 상기 캐패시터 유전층(263)은 상기 제1 전극(261) 및 상기 제2 전극(265) 사이와, 상기 제1 지지대(272) 및 상기 제2 전극(265) 사이와, 상기 제2 지지대(274) 및 상기 제2 전극(265) 사이에 형성될 수 있다. 상기 제1 전극(261), 상기 캐패시터 유전층(263), 및 상기 제2 전극(265)은 셀 캐패시터를 구성할 수 있다. 상기 제1 전극(261)은 실린더 모양, 필라 모양, 또는 이들의 조합과 같은 다양한 종류의 3차원 형상을 포함할 수 있다.
도 22 및 도 23은 본 발명 기술적 사상의 실시예에 따른 박막 형성 방법을 설명하기 위한 단면도들이고, 도 24는 도 23의 일부분을 보여주는 확대도이다. 본 발명 기술적 사상의 실시예들에 따른 박막 형성 방법은 VNAND와 같은 다양한 종류의 비-휘발성 메모리 소자에 적용될 수 있다.
도 22를 참조하면, 기판(31)상에 소자 분리층(323), 다수의 트랜지스터(325), 제1 절연층(327), 다수의 주변 회로 배선(329), 제2 절연층(331), 제3 절연층(333), 제4 절연층(335), 수평 도전층(341), 갭-영역(345G), 지지대(347), 임시 적층 구조체(350T), 다수의 셀 채널 구조체(369), 제5 절연층(372), 다수의 분리 트렌치(375T), 및 다수의 희생 스페이서(374)가 형성될 수 있다. 상기 임시 적층 구조체(350T)는 번갈아 가며 반복적으로 적층된 다수의 절연층(351) 및 다수의 희생층(352)을 포함할 수 있다.
상기 갭-영역(345G)은 상기 수평 도전층(341) 및 상기 지지대(347) 사이에 형성될 수 있다. 상기 갭-영역(345G)은 상기 다수의 분리 트렌치(375T)에 연통될 수 있다. 상기 수평 도전층(341)은 소스 라인 또는 공통 소스 라인(Common Source Line; CSL)에 해당될 수 있다. 상기 수평 도전층(341)은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 또는 이들의 조합과 같은 도전층을 포함할 수 있다. 예를들면, 상기 수평 도전층(341)은 폴리실리콘을 포함할 수 있다.
도 23을 참조하면, 상기 갭-영역(345G) 내에 연결 도전층(345)이 형성될 수 있다. 상기 갭-영역(345G) 내에 상기 연결 도전층(345)을 형성하는 것은 도 1 내지 도 10을 참조하여 설명한 것과 유사한 방법이 적용될 수 있다. 상기 연결 도전층(345)은 폴리실리콘 층과 같은 폴리반도체 층 또는 아몰퍼스 실리콘 층과 같은 아몰퍼스 반도체 층을 포함할 수 있다.
상기 다수의 희생 스페이서(374)가 제거될 수 있다. 상기 다수의 희생층(352)을 제거하고 다수의 전극층(353)이 형성될 수 있다. 상기 다수의 절연층(351) 및 상기 다수의 전극층(353)은 적층 구조체(350)를 구성할 수 있다.
상기 다수의 분리 트렌치(375T) 내에 다수의 분리 패턴(375)이 형성될 수 있다. 상기 제5 절연층(372) 내에 다수의 비트 플러그(381)가 형성될 수 있다. 상기 제5 절연층(372) 상에 제6 절연층(379) 및 다수의 비트 라인(383)이 형성될 수 있다.
도 24를 참조하면, 상기 다수의 셀 채널 구조체(369)의 각각은 코어 패턴(361), 상기 코어 패턴(361)의 외측을 둘러싸는 채널층(362), 상기 채널 층(362)의 외측을 둘러싸는 정보 저장 패턴(366), 및 비트 패드(367)를 포함할 수 있다. 상기 정보 저장 패턴(366)은 상기 채널 층(362)의 외측을 둘러싸는 터널 절연 층(363), 상기 터널 절연 층(363)의 외측을 둘러싸는 전하 저장 층(364), 및 상기 전하 저장 층(364)의 외측을 둘러싸는 블로킹 층(365)을 포함할 수 있다.
일 실시예에서, 상기 연결 도전층(345)은 상기 정보 저장 패턴(366)의 측면을 관통하여 상기 채널 층(362)의 측면에 직접적으로 접촉될 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
11: 챔버 13: 받침대
15: 가열 장치 17: 타겟(Target)
19: 착화 원(Ignition Source) 21: 가스 주입구
23: 배기구 25: 바이어스 장치
31: 기판 32A: 제1 박막
32: 환원 반도체 층 33: 반도체 층
132: 희생층 133: 채널 층
135: 핀(fin) 137: 소자분리층
139: 버퍼층 142: 환원 반도체 층
143: 임시 게이트 전극 145: 마스크 패턴
147: 게이트 스페이서 149: 절연성 플러그
150: 드레인 트렌치 153: 소스/드레인 영역
154: 더미 층 157: 층간 절연층
161: 게이트 유전층 163: 게이트 전극

Claims (10)

  1. 챔버;
    상기 챔버 내에 배치된 받침대;
    상기 받침대에 인접한 가열 장치;
    상기 챔버에 연통되고 상기 챔버의 내부에 환원 가스 및 불활성 가스를 공급하는 가스 주입구;
    상기 챔버 내에 배치되고 상기 받침대와 공간적으로 분리된 타겟(Target); 및
    상기 타겟에 인접한 착화 원(Ignition Source)을 포함하되,
    상기 환원 가스는 수소(H2), 중수소(D2), 또는 이들의 조합을 포함하고,
    상기 착화 원은 마이크로웨이브 플라즈마(Microwave Plasma)장치를 포함하는 박막 형성 장치.
  2. 제1 항에 있어서,
    상기 가열 장치는 질화알루미늄 히터(AlN Heater)를 포함하는 박막 형성 장치.
  3. 제1 항에 있어서,
    상기 가열 장치는 100℃ 내지 500℃의 온도 조절 능력을 갖는 박막 형성 장치.
  4. 제1 항에 있어서,
    상기 착화 원은 2.45 GHz 마이크로웨이브 플라즈마 장치를 포함하는 박막 형성 장치.
  5. 제1 항에 있어서,
    상기 착화 원은 500W 내지 5000W의 전원이 인가되는 박막 형성 장치.
  6. 제1 항에 있어서,
    상기 타겟은 실리콘산화물을 포함하는 박막 형성 장치.
  7. 제1 항에 있어서,
    상기 챔버 내부의 압력은 10mTorr 내지 1Torr 인 박막 형성 장치.
  8. 제1 항의 상기 받침대 상에 박막을 갖는 기판을 로딩하고,
    상기 가스 주입구를 통하여 상기 챔버의 내부에 상기 환원 가스 및 상기 불활성 가스를 공급하고,
    상기 착화 원을 사용하여 상기 챔버 내에 플라즈마를 점화하고, 그리고
    상기 기판 상에 환원 반도체 층 및 반도체 층을 형성하는 것을 포함하는 박막 형성 방법.
  9. 제1 항의 상기 받침대 상에 기판을 로딩하고,
    상기 가스 주입구를 통하여 상기 챔버의 내부에 상기 환원 가스 및 상기 불활성 가스를 공급하고,
    상기 착화 원을 사용하여 상기 챔버 내에 플라즈마를 점화하고, 그리고
    상기 기판 상에 반도체 층을 형성하는 것을 포함하는 박막 형성 방법.
  10. 제1 항의 상기 받침대 상에 박막을 갖는 기판을 로딩하고,
    상기 가스 주입구를 통하여 상기 챔버의 내부에 상기 환원 가스 및 상기 불활성 가스를 공급하고,
    상기 착화 원을 사용하여 상기 챔버 내에 플라즈마를 점화하고, 그리고
    상기 박막 상에 환원 반도체 층 및 반도체 층을 형성하는 것을 포함하는 박막 형성 방법.
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