KR20210086028A - 표시 장치 - Google Patents

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김영호
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Abstract

본 발명의 일 실시예에 따른 표시 장치는 발광 영역 및 회로 영역을 포함하는 복수의 서브 픽셀이 정의된 기판, 회로 영역에 배치되고, 제1 커패시터 전극 및 제1 커패시터 전극 상에 배치되는 제2 커패시터 전극을 포함하는 스토리지 커패시터, 회로 영역에 배치되는 구동 트랜지스터 및 복수의 서브 픽셀 각각에 배치되는 발광 소자를 포함하고, 복수의 서브 픽셀은 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀 및 백색 서브 픽셀을 포함하고, 백색 서브 픽셀에 배치된 제1 커패시터 전극 및 제2 커패시터 전극 간의 거리는, 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀에 배치된 제1 커패시터 전극과 제2 커패시터 전극 간의 거리보다 작다. 이에, 백색 서브 픽셀의 스토리지 커패시터의 면적을 줄이고, 개구율 및 휘도를 향상시킬 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 명세서는 표시 장치에 관한 것으로서, 보다 상세하게는 스토리지 커패시터의 구조 변경을 통해 휘도를 향상시킬 수 있는 표시 장치에 관한 것이다.
컴퓨터의 모니터나 TV, 핸드폰 등에 사용되는 표시 장치에는 스스로 광을 발광하는 유기 발광 표시 장치(Organic Light Emitting Display; OLED) 등과 별도의 광원을 필요로 하는 액정 표시 장치(Liquid Crystal Display; LCD)등이 있다.
표시 장치는 컴퓨터의 모니터 및 TV 뿐만 아니라 개인 휴대 기기까지 그 적용 범위가 다양해지고 있으며, 넓은 표시 면적을 가지면서도 감소된 부피 및 무게를 갖는 표시 장치에 대한 연구가 진행되고 있다.
한편, 표시 장치는 복수의 서브 픽셀 및 복수의 서브 픽셀 간의 혼색을 저감하기 위해, 복수의 서브 픽셀 사이에 배치된 뱅크를 포함하였다. 다만, 뱅크를 형성하기 위해 추가적인 공정이 필요하였고, 유기물로 이루어진 뱅크를 통해 수분이 표시 장치 내부로 투습되는 문제점이 있었다. 이에, 공정을 간소화하고, 수분 투습을 최소화하기 위해, 뱅크를 제거한 표시 장치가 연구되고 있다.
본 발명이 해결하고자 하는 과제는 백색 서브 픽셀의 스토리지 커패시터의 구조를 변경하여 스토리지 커패시터의 면적을 감소시킬 수 있는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 백색 서브 픽셀의 개구율을 증가시키고 휘도를 향상시킬 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 표시 장치는 발광 영역 및 회로 영역을 포함하는 복수의 서브 픽셀이 정의된 기판, 회로 영역에 배치되고, 제1 커패시터 전극 및 제1 커패시터 전극 상에 배치되는 제2 커패시터 전극을 포함하는 스토리지 커패시터, 회로 영역에 배치되는 구동 트랜지스터 및 복수의 서브 픽셀 각각에 배치되는 발광 소자를 포함하고, 복수의 서브 픽셀은 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀 및 백색 서브 픽셀을 포함하고, 백색 서브 픽셀에 배치된 제1 커패시터 전극 및 제2 커패시터 전극 간의 거리는, 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀에 배치된 제1 커패시터 전극과 제2 커패시터 전극 간의 거리보다 작다.
본 발명의 일 실시예에 따른 표시 장치는 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀 및 백색 서브 픽셀을 포함하는 복수의 서브 픽셀이 정의된 기판, 복수의 서브 픽셀 각각에 배치되고, 제1 커패시터 전극 및 제1 커패시터 전극 상에 배치되는 제2 커패시터 전극을 포함하는 스토리지 커패시터, 복수의 서브 픽셀 각각에 배치되는 구동 트랜지스터 및 복수의 서브 픽셀 각각에 배치되는 발광 소자를 포함하고, 백색 서브 픽셀에 배치된 제1 커패시터 전극과 제2 커패시터 전극 사이의 절연층의 개수는 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀에 배치된 제1 커패시터 전극과 제2 커패시터 전극 사이의 절연층의 개수보다 작다.
본 발명의 일 실시예에 따른 표시 장치는 발광 영역 및 회로 영역을 포함하는 복수의 서브 픽셀이 정의된 기판, 회로 영역에 배치되고, 제1 커패시터 전극 및 제1 커패시터 전극 상에 배치되는 제2 커패시터 전극을 포함하는 스토리지 커패시터, 회로 영역에 배치되고, 제1 액티브층 및 제1 액티브층 상에 배치되는 제1 게이트 전극을 포함하는 구동 트랜지스터 및 복수의 서브 픽셀 각각에 배치되는 발광 소자를 포함하고, 복수의 서브 픽셀은 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀 및 백색 서브 픽셀을 포함하고, 백색 서브 픽셀에 배치된 제1 커패시터 전극 및 제2 커패시터 전극 중 하나는 제1 액티브층과 동일 층에 배치되고, 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀에 배치된 제1 커패시터 전극 및 제2 커패시터 전극은 모두 제1 액티브층과 다른 층에 배치된다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 백색 서브 픽셀의 제1 커패시터 전극과 제2 커패시터 전극 간의 거리를 감소시켜 스토리지 커패시터의 면적을 감소시킬 수 있다.
본 발명은 백색 서브 픽셀의 스토리지 커패시터의 면적 감소를 통해 개구율 및 휘도가 증가되고, 표시 장치의 발광 효율을 증가시킬 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 서브 픽셀의 회로도이다.
도 3은 도 1의 A 영역에 대한 확대 평면도이다.
도 4는 도 3의 IV-IV'에 따른 단면도이다.
도 5는 도 3의 V-V'에 따른 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 표시 장치의 확대 평면도이다.
도 7은 도 6의 VII-VII'에 따른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 도면을 참조하여 본 발명에 대해 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다. 도 1에서는 설명의 편의를 위해 표시 장치(100)의 다양한 구성 요소 중 기판(110) 및 복수의 서브 픽셀(SP)만을 도시하였다.
기판(110)은 표시 장치(100)의 다른 구성 요소를 지지하기 위한 지지 부재로, 절연 물질로 이루어질 수 있다. 예를 들어, 기판(110)은 유리 또는 수지 등으로 이루어질 수 있다. 또한, 기판(110)은 고분자 또는 폴리이미드(Polyimide, PI) 등과 같은 플라스틱을 포함하여 이루어질 수도 있고, 플렉서빌리티(flexibility)를 갖는 물질로 이루어질 수도 있다.
기판(110)은 표시 영역(AA) 및 비표시 영역(NA)을 포함한다.
표시 영역(AA)은 영상을 표시하는 영역이다. 표시 영역(AA)에는 영상을 표시하기 위한 복수의 서브 픽셀(SP) 및 복수의 서브 픽셀(SP)을 구동하기 위한 구동 회로가 배치될 수 있다. 구동 회로는 서브 픽셀(SP)을 구동하기 위한 다양한 박막 트랜지스터, 스토리지 커패시터 및 배선 등을 포함할 수 있다. 예를 들어, 회로는 구동 트랜지스터, 스위칭 트랜지스터, 센싱 트랜지스터, 스토리지 커패시터, 게이트 배선, 데이터 배선 등과 같은 다양한 구성 요소로 이루어질 수 있으나, 이에 제한되지 않는다.
비표시 영역(NA)은 영상이 표시되지 않는 영역으로, 표시 영역(AA)에 배치된 서브 픽셀(SP)을 구동하기 위한 다양한 배선, 구동 IC 등이 배치되는 영역이다. 예를 들어, 비표시 영역(NA)에는 게이트 드라이버 IC, 데이터 드라이버 IC와 같은 다양한 구동 IC 등이 배치될 수 있다.
한편, 도 1에서는 비표시 영역(NA)이 표시 영역(AA)을 둘러싸는 것으로 도시되어 있으나, 비표시 영역(NA)은 표시 영역(AA)의 일측에서 연장된 영역일 수도 있으며, 이에 제한되지 않는다.
기판(110)의 표시 영역(AA)에 복수의 서브 픽셀(SP)이 배치된다. 복수의 서브 픽셀(SP) 각각은 빛을 발광하는 개별 단위로, 복수의 서브 픽셀(SP) 각각에는 발광 소자 및 구동 회로가 형성된다. 예를 들어, 복수의 서브 픽셀(SP)은 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀 및 백색 서브 픽셀을 포함할 수 있으나, 이에 제한되지 않는다.
이하에서는 복수의 서브 픽셀(SP)의 구동 회로에 대한 보다 상세한 설명을 위해 도 2를 함께 참조한다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 서브 픽셀의 회로도이다.
도 2를 참조하면, 복수의 서브 픽셀(SP)의 발광 소자(160)를 구동하기 위한 구동 회로는 제1 트랜지스터(120), 제2 트랜지스터(130), 제3 트랜지스터(140), 스토리지 커패시터(150), 게이트 배선(GL), 데이터 배선(DL), 고전위 전원 배선(VDD), 센싱 배선(SL) 및 기준 배선(RL)을 포함한다.
서브 픽셀(SP)의 구동 회로에 포함된 제1 트랜지스터(120), 제2 트랜지스터(130) 및 제3 트랜지스터(140) 각각은 게이트 전극, 소스 전극 및 드레인 전극을 포함한다. 제1 트랜지스터(120), 제2 트랜지스터(130) 및 제3 트랜지스터(140)는 P 타입 박막 트랜지스터 또는 N 타입 박막 트랜지스터일 수 있다. 예를 들어, P 타입 박막 트랜지스터는 소스 전극에서 드레인 전극으로 정공(Hole)이 흐르므로, 소스 전극에서 드레인 전극으로 전류가 흐를 수 있다. N 타입 박막 트랜지스터는 소스 전극에서 드레인 전극으로 전자(Electron)가 흐르므로, 드레인 전극에서 소스 전극으로 전류가 흐를 수 있다. 이하에서는 제1 트랜지스터(120), 제2 트랜지스터(130) 및 제3 트랜지스터(140)가 드레인 전극에서 소스 전극으로 전류가 흐르는 N 타입 박막 트랜지스터인 것으로 가정하여 설명하기로 하나, 이에 제한되지 않는다.
제1 트랜지스터(120)는 제1 액티브층, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함한다. 제1 게이트 전극은 제1 노드(N1)에 연결되고, 제1 소스 전극은 발광 소자(160)의 제1 전극에 연결되며, 제1 드레인 전극은 고전위 전원 배선(VDD)에 연결된다. 제1 트랜지스터(120)는 제1 노드(N1)의 전압이 문턱 전압(Threshold voltage) 보다 높은 경우 턴 온(Turn-on)되고, 제1 노드(N1)의 전압이 문턱 전압보다 낮은 경우, 턴 오프(Turn-off)될 수 있다. 그리고 제1 트랜지스터(120)가 턴 온된 경우, 제1 트랜지스터(120)는 고전위 전원 배선(VDD)으로부터의 전원 신호를 발광 소자(160)로 전달할 수 있다. 제1 트랜지스터(120)는 구동 트랜지스터로 지칭될 수도 있다.
제2 트랜지스터(130)는 제2 액티브층, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함한다. 제2 게이트 전극은 게이트 배선(GL)에 연결되고, 제2 소스 전극은 제1 노드(N1)에 연결되며, 제2 드레인 전극은 데이터 배선(DL)에 연결된다. 제2 트랜지스터(130)는 게이트 배선(GL)으로부터의 게이트 신호에 기초하여 턴 온 또는 턴 오프될 수 있다. 제2 트랜지스터(130)가 턴 온된 경우, 데이터 배선(DL)으로부터의 데이터 신호를 제1 노드(N1)에 충전할 수 있다. 제2 트랜지스터(130)는 스위칭 트랜지스터로 지칭될 수도 있다.
제3 트랜지스터(140)는 제3 액티브층, 제3 게이트 전극, 제3 소스 전극 및 제3 드레인 전극을 포함한다. 제3 게이트 전극은 센싱 배선(SL)에 연결되고, 제3 소스 전극은 제2 노드(N2)에 연결되며, 제3 드레인 전극은 기준 배선(RL)에 연결된다. 제3 트랜지스터(140)는 센싱 배선(SL)으로부터의 센싱 신호에 기초하여 턴 온 또는 턴 오프될 수 있다. 제3 트랜지스터(140)가 턴 온된 경우, 기준 배선(RL)으로부터의 기준 전압을 스토리지 커패시터(150)로 전달할 수 있다. 제3 트랜지스터(140)는 센싱 트랜지스터로 지칭될 수도 있다. 한편, 도 2에서는 게이트 배선(GL)과 센싱 배선(SL)이 별도의 배선인 것으로 도시되었으나, 게이트 배선(GL)과 센싱 배선(SL)은 하나의 배선으로 구현될 수도 있다.
스토리지 커패시터(150)는 제1 커패시터 전극 및 제2 커패시터 전극을 포함한다. 제1 커패시터 전극은 제1 노드(N1)에 연결되고, 제2 커패시터 전극은 제2 노드(N2)에 연결된다. 스토리지 커패시터(150)는 발광 소자(160)가 발광하는 동안, 제1 트랜지스터(120)의 제1 게이트 전극과 제1 소스 전극 사이의 전위차를 유지시켜, 발광 소자(160)에 일정한 전류가 공급되도록 할 수 있다.
발광 소자(160)의 제1 전극은 제2 노드(N2)에 연결되고, 제2 전극은 저전위 전원 배선(VSS)에 연결된다. 발광 소자(160)는 제1 트랜지스터(120)로부터 전류를 공급받아 발광할 수 있다. 이때, 저전위 배선으로부터의 저전위 전원 신호는 접지 전압일 수 있다.
한편, 도 2에서는 본 발명의 일 실시예에 따른 표시 장치(100)의 서브 픽셀(SP)의 구동 회로가 3개의 트랜지스터 및 1개의 스토리지 커패시터를 포함하는 3T1C 구조인 것으로 설명하였으나, 트랜지스터 및 스토리지 커패시터의 개수 및 연결 관계는 설계에 따라 다양하게 변경될 수 있으며, 이에 제한되지 않는다.
이하에서는 복수의 서브 픽셀(SP)에 대한 보다 상세한 설명을 위해 도 3 및 도 4를 함께 참조한다.
도 3은 도 1의 A 영역에 대한 확대 평면도이다. 도 4는 도 3의 IV-IV'에 따른 단면도이다. 도 3에서는 도시의 편의를 위해 도 4의 기판(110)에서 제1 전극(161)까지의 구성만이 도시되었으며, 복수의 컬러 필터에 대한 도시는 생략하였다. 도 4는 적색 서브 픽셀(SPR)에 대한 단면도이나, 적색 서브 픽셀(SPR)에 대한 단면 구조는 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG)에 대한 단면 구조와 실질적으로 동일할 수 있다.
도 3 및 도 4를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 기판(110), 게이트 배선(GL), 데이터 배선(DL), 고전위 전원 배선(VDD), 센싱 배선(SL), 기준 배선(RL), 발광 소자(160), 제1 트랜지스터(120), 제2 트랜지스터(130), 제3 트랜지스터(140), 스토리지 커패시터(150), 컬러 필터(171, 172), 버퍼층(111), 게이트 절연층(112), 패시베이션층(113) 및 평탄화층(114)을 포함한다.
먼저, 도 3을 참조하면, 복수의 서브 픽셀(SP)은 적색 서브 픽셀(SPR), 백색 서브 픽셀(SPW), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG)을 포함하며, 각각의 서브 픽셀(SP)은 발광 영역(EA) 및 회로 영역(CA)을 포함한다.
발광 영역(EA)은 독립적으로 한가지 색상의 광을 발광할 수 있는 영역으로, 발광 소자(160)가 배치될 수 있다. 적색 서브 픽셀(SPR)의 발광 영역(EA)은 적색 광을 발광하는 적색 발광 영역이고, 백색 서브 픽셀(SPW)의 발광 영역(EA)은 백색 광을 발광하는 백색 발광 영역이며, 청색 서브 픽셀(SPB)의 발광 영역(EA)은 청색 광을 발광하는 청색 발광 영역이고, 녹색 서브 픽셀(SPG)의 발광 영역(EA)은 녹색 광을 발광하는 녹색 발광 영역일 수 있다.
회로 영역(CA)은 복수의 발광 소자(160)를 구동하기 위한 구동 회로가 배치되는 영역으로, 제1 트랜지스터(120), 제2 트랜지스터(130), 제3 트랜지스터(140) 및 스토리지 커패시터(150)가 배치될 수 있다.
적색 서브 픽셀(SPR), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG) 각각의 회로 영역(CA)은 유사한 구조를 가질 수 있다. 백색 서브 픽셀(SPW)은 적색 서브 픽셀(SPR), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG)과 상이한 구조를 가질 수 있다. 구체적으로, 적색 서브 픽셀(SPR), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG)의 제1 트랜지스터(120a) 및 스토리지 커패시터(150a)는 백색 서브 픽셀(SPW)의 제1 트랜지스터(120b) 및 스토리지 커패시터(150b)와 상이한 구조를 가질 수 있다. 이에 대해서는 도 5를 참조하여 후술하도록 한다.
도 3 및 도 4를 함께 참조하면, 기판(110) 상에서 복수의 서브 픽셀(SP) 사이에 열 방향으로 연장된 복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL) 및 기준 배선(RL)이 배치된다. 복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL) 및 기준 배선(RL)은 기판(110) 상에서 동일 층에 배치되어, 동일한 물질로 이루어질 수 있다. 예를 들어, 복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL) 및 기준 배선(RL)은 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금과 같은 도전성 물질로 구성될 수 있으나, 이에 제한되지 않는다.
복수의 고전위 전원 배선(VDD)은 복수의 서브 픽셀(SP) 각각으로 전원 신호를 전달하는 배선으로, 제1 고전위 전원 배선(VDD1) 및 제2 고전위 전원 배선(VDD2)을 포함한다. 행 방향으로 인접한 두 개의 서브 픽셀(SP)은 복수의 고전위 전원 배선(VDD) 중 하나의 고전위 전원 배선(VDD)을 공유할 수 있다. 예를 들어, 제1 고전위 전원 배선(VDD1)은 적색 서브 픽셀(SPR)의 좌측에 배치되어, 적색 서브 픽셀(SPR)의 제1 트랜지스터(120) 및 백색 서브 픽셀(SPW)의 제1 트랜지스터(120W)로 전원 신호를 전달할 수 있다. 제2 고전위 전원 배선(VDD2)은 녹색 서브 픽셀(SPG)의 우측에 배치되어, 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG)의 제1 트랜지스터(120)로 전원 신호를 전달할 수 있다.
복수의 데이터 배선(DL)은 복수의 서브 픽셀(SP) 각각으로 데이터 신호를 전달하는 배선으로, 제1 데이터 배선(DL1), 제2 데이터 배선(DL2), 제3 데이터 배선(DL3) 및 제4 데이터 배선(DL4)을 포함한다. 제1 데이터 배선(DL1)은 적색 서브 픽셀(SPR)과 백색 서브 픽셀(SPW) 사이, 즉, 적색 서브 픽셀(SPR)의 우측에 배치되어 적색 서브 픽셀(SPR)의 제2 트랜지스터(130)로 데이터 신호를 전달할 수 있다. 제2 데이터 배선(DL2)은 제1 데이터 배선(DL1)과 백색 서브 픽셀(SPW) 사이, 즉, 백색 서브 픽셀(SPW)의 좌측에 배치되어 백색 서브 픽셀(SPW)의 제2 트랜지스터(130)로 데이터 신호를 전달할 수 있다. 제3 데이터 배선(DL3)은 청색 서브 픽셀(SPB)과 녹색 서브 픽셀(SPG) 사이, 즉, 청색 서브 픽셀(SPB)의 우측에 배치되어 청색 서브 픽셀(SPB)의 제2 트랜지스터(130)로 데이터 신호를 전달할 수 있다. 제4 데이터 배선(DL4)은 제3 데이터 배선(DL3)과 녹색 서브 픽셀(SPG) 사이, 즉, 녹색 서브 픽셀(SPG)의 좌측에 배치되어 녹색 서브 픽셀(SPG)의 제2 트랜지스터(130)로 데이터 신호를 전달할 수 있다.
기준 배선(RL)은 복수의 서브 픽셀(SP) 각각으로 기준 신호를 전달하는 배선으로, 백색 서브 픽셀(SPW)과 청색 서브 픽셀(SPB) 사이에 배치될 수 있다. 하나의 픽셀을 이루는 복수의 서브 픽셀(SP)은 하나의 기준 배선(RL)을 공유할 수 있다. 기준 배선(RL)은 적색 서브 픽셀(SPR), 백색 서브 픽셀(SPW), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG)의 제3 트랜지스터(140)로 기준 신호를 전달할 수 있다.
복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL) 및 기준 배선(RL) 상에 버퍼층(111)이 배치된다. 버퍼층(111)은 기판(110)을 통한 수분 또는 불순물의 침투를 저감할 수 있다. 버퍼층(111)은 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 다만, 버퍼층(111)은 기판(110)의 종류나 박막 트랜지스터의 종류에 따라 생략될 수도 있으며, 이에 제한되지 않는다.
적색 서브 픽셀(SPR), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG) 각각의 회로 영역(CA)에 제1 트랜지스터(120a)가 배치된다. 제1 트랜지스터(120a)는 제1 게이트 전극(121a), 제1 소스 전극(122a), 제1 드레인 전극(123a) 및 제1 액티브층(124a)을 포함한다. 발광 소자(160)의 제1 전극(161)과 고전위 전원 배선(VDD)에 전기적으로 연결된 제1 트랜지스터(120a)는 구동 트랜지스터일 수 있다.
먼저, 버퍼층(111) 상에 제1 드레인 전극(123a)이 배치된다. 제1 드레인 전극(123a)은 복수의 고전위 전원 배선(VDD)과 전기적으로 연결된다. 구체적으로, 적색 서브 픽셀(SPR)의 제1 드레인 전극(123a)은 버퍼층(111)에 형성된 컨택홀을 통해 제1 고전위 전원 배선(VDD1)과 전기적으로 연결되고, 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG)의 제1 드레인 전극(123a)은 버퍼층(111)에 형성된 컨택홀을 통해 제2 고전위 전원 배선(VDD2)과 전기적으로 연결될 수 있다.
버퍼층(111) 상에 제1 액티브층(124a)이 배치된다. 제1 액티브층(124a)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘 등과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다. 예를 들어, 제1 액티브층(124a)이 산화물 반도체로 형성된 경우, 제1 액티브층(124a)은 채널 영역, 소스 영역 및 드레인 영역으로 이루어지고, 소스 영역 및 드레인 영역은 제1 액티브층(124a)이 포함하는 물질이 도체화된 영역일 수 있으나, 이에 제한되지 않는다.
한편, 적색 서브 픽셀(SPR)의 제1 드레인 전극(123a) 및 백색 서브 픽셀(SPW)의 제1 드레인 전극(123b)은 일체로 이루어질 수 있다. 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG) 각각의 제1 드레인 전극(123a)은 일체로 이루어질 수 있다. 구체적으로, 적색 서브 픽셀(SPR)에서 제1 드레인 전극(123a)과 백색 서브 픽셀(SPW)에서 제1 드레인 전극(123b)은 일체로 이루어져 하나의 제1 고전위 전원 배선(VDD1)을 공유할 수 있다. 예를 들어, 제1 고전위 전원 배선(VDD1)으로부터의 전원 신호는 적색 서브 픽셀(SPR)의 제1 드레인 전극(123a)을 통해 백색 서브 픽셀(SPW)의 제1 드레인 전극(123b)으로 전달될 수 있다. 제2 고전위 전원 배선(VDD2)으로부터의 전원 신호는 녹색 서브 픽셀(SPG)의 제1 드레인 전극(123a)을 통해 청색 서브 픽셀(SPB)의 제1 드레인 전극(123a)으로 전달될 수 있다. 다만, 이에 제한되지 않고, 적색 서브 픽셀(SPR)에서 제1 드레인 전극(123a)과 백색 서브 픽셀(SPW)에서 제1 드레인 전극(123b)은 별도로 형성될 수 있고, 청색 서브 픽셀(SPB)에서 제1 드레인 전극(123a)과 녹색 서브 픽셀(SPG)에서 제1 드레인 전극(123a)도 별도로 형성될 수 있다.
적색 서브 픽셀(SPR), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG) 각각의 제1 액티브층(124a) 및 제1 드레인 전극(123a)은 일체로 이루어질 수 있다. 예를 들어, 적색 서브 픽셀(SPR)에서 제1 게이트 전극(121a)에 전압이 인가된 경우, 제1 액티브층(124a)과 일체로 이루어지고, 제1 액티브층(124a)이 포함하는 물질이 도체화된 영역인 제1 드레인 전극(123a)은 제1 고전위 전원 배선(VDD1)으로부터의 전원 신호를 제1 액티브층(124a) 및 제1 소스 전극(122a)으로 전달할 수 있다. 다만, 제1 드레인 전극(123a)은 제1 고전위 전원 배선(VDD1)과 일체로 이루어진 것으로 정의될 수도 있으며, 이에 제한되지 않는다.
제1 액티브층(124a) 상에 게이트 절연층(112)이 배치된다. 게이트 절연층(112)은 제1 게이트 전극(121a)과 제1 액티브층(124a)을 절연시키기 위한 층일 수 있다. 게이트 절연층(112)은 제1 게이트 전극(121a) 및 제1 게이트 전극(121a)과 동일한 물질로 동일한 공정에 의하여 형성되는 도전층들과 대응되는 영역에만 배치될 수 있다. 예를 들어, 게이트 절연층(112)은 기판(110)의 전면에 배치된 후, 게이트 절연층(112) 상에 배치되는 제1 게이트 전극(121a) 및 도전층들의 패터닝 시 함께 제거될 수 있다. 게이트 절연층(112)은 절연 물질, 예를 들어, 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
적색 서브 픽셀(SPR), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG) 각각에서 제1 액티브층(124a)에 중첩하도록 게이트 절연층(112) 상에 제1 게이트 전극(121a)이 배치된다. 제1 게이트 전극(121a)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
적색 서브 픽셀(SPR), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG) 각각에서 게이트 절연층(112) 상에 제1 게이트 전극(121a)과 이격된 제1 소스 전극(122a)이 배치된다. 제1 소스 전극(122a)은 게이트 절연층(112)에 형성된 컨택홀을 통해 제1 액티브층(124a)과 전기적으로 연결될 수 있다. 제1 소스 전극(122a)은 제1 게이트 전극(121a)과 동일 층에 배치되어, 동일한 물질로 이루어질 수 있으나, 이에 제한되지 않는다. 제1 소스 전극(122a)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
복수의 서브 픽셀(SP) 각각의 회로 영역(CA)에 제2 트랜지스터(130)가 배치된다. 제2 트랜지스터(130)는 제2 게이트 전극(131), 제2 소스 전극(132), 제2 드레인 전극(133) 및 제2 액티브층(134)을 포함한다. 게이트 배선(GL)과 데이터 배선(DL), 제1 트랜지스터(120a)의 제1 게이트 전극(121a)에 전기적으로 연결된 제2 트랜지스터(130)는 스위칭 트랜지스터일 수 있다.
먼저, 복수의 서브 픽셀(SP) 각각에서 기판(110)과 버퍼층(111) 사이에 제2 드레인 전극(133)이 배치된다. 제2 드레인 전극(133)은 복수의 데이터 배선(DL) 중 하나의 데이터 배선(DL)과 전기적으로 연결된다. 제2 드레인 전극(133)은 복수의 데이터 배선(DL)과 일체로 이루어져, 복수의 데이터 배선(DL)과 동일한 물질로 형성될 수 있다. 예를 들어, 적색 서브 픽셀(SPR)의 제2 드레인 전극(133)은 제1 데이터 배선(DL1)과 일체로 이루어지고, 백색 서브 픽셀(SPW)의 제2 드레인 전극(133)은 제2 데이터 배선(DL2)과 일체로 이루어지고, 청색 서브 픽셀(SPB)의 제2 드레인 전극(133)은 제3 데이터 배선(DL3)과 일체로 이루어지며, 녹색 서브 픽셀(SPG)의 제2 드레인 전극(133)은 제4 데이터 배선(DL4)과 일체로 이루어질 수 있다. 제2 드레인 전극(133)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
복수의 서브 픽셀(SP) 각각에서 기판(110)과 버퍼층(111) 사이에 제2 드레인 전극(133)과 이격된 제2 소스 전극(132)이 배치된다. 제2 소스 전극(132)은 제2 드레인 전극(133)과 동일 층에 배치되어, 동일한 물질로 이루어질 수 있으나, 이에 제한되지 않는다. 제2 소스 전극(132)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
복수의 서브 픽셀(SP) 각각에서 버퍼층(111) 상에 제2 액티브층(134)이 배치된다. 제2 액티브층(134)은 버퍼층(111)에 형성된 컨택홀을 통해 제2 소스 전극(132) 및 제2 드레인 전극(133)과 전기적으로 연결될 수 있다. 제2 액티브층(134)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘 등과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
복수의 서브 픽셀(SP) 각각에서 제2 액티브층(134)에 중첩하도록 게이트 절연층(112) 상에 제2 게이트 전극(131)이 배치된다. 제2 게이트 전극(131)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제2 게이트 전극(131)은 게이트 배선(GL)으로부터 연장된다. 따라서, 제2 게이트 전극(131)과 게이트 배선(GL)은 동일한 물질로 형성될 수 있다. 게이트 배선(GL)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
게이트 배선(GL)은 복수의 서브 픽셀(SP) 각각으로 게이트 신호를 전달하는 배선으로, 복수의 서브 픽셀(SP)을 가로지르며 행 방향으로 연장된다. 예를 들어, 게이트 배선(GL)은 복수의 서브 픽셀(SP) 각각의 회로 영역(CA)과 발광 영역(EA) 사이에서 행 방향으로 연장 배치되어, 열 방향으로 연장된 복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL) 및 기준 배선(RL)과 교차할 수 있다.
복수의 서브 픽셀(SP) 각각의 회로 영역(CA)에 제3 트랜지스터(140)가 배치된다. 제3 트랜지스터(140)는 제3 게이트 전극(141), 제3 소스 전극(142), 제3 드레인 전극(143) 및 제3 액티브층(144)을 포함한다. 기준 배선(RL)과 센싱 배선(SL), 스토리지 커패시터(150)의 제2 커패시터 전극(152a, 152b)에 전기적으로 연결된 제3 트랜지스터(140)는 센싱 트랜지스터일 수 있다.
먼저, 복수의 서브 픽셀(SP) 각각에서 기판(110)과 버퍼층(111) 사이에 제3 소스 전극(142)이 배치된다. 제3 소스 전극(142)은 복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL) 및 기준 배선(RL)과 동일 층에 배치되어, 동일한 물질로 이루어질 수 있다. 제3 소스 전극(142)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제3 소스 전극(142)은 제1 소스 전극(122a, 122b)과 전기적으로 연결될 수 있다. 구체적으로, 제3 소스 전극(142)은 제1 소스 전극(122a, 122b)을 향해 연장되어, 제1 소스 전극(122a, 122b)과 중첩하는 제1 액티브층(124a, 124b)의 일부와 접하여 제1 소스 전극(122a, 122b)과 전기적으로 연결될 수 있다. 또한, 제3 소스 전극(142)은 스토리지 커패시터(150)를 이루는 제2 커패시터 전극(152a, 152b)과도 전기적으로 연결될 수 있으며, 이에 대하여 후술하기로 한다.
한편, 제3 소스 전극(142)은 제1 트랜지스터(120)의 제1 액티브층(124a, 124b)으로 입사되는 광을 차단하는 차광층으로 기능할 수 있다. 예를 들어, 제1 액티브층(124a, 124b)에 광이 조사되면 누설 전류가 발생하여 제1 트랜지스터(120)의 신뢰성이 저하될 수 있다. 이때, 투명하지 않은 도전성 물질로 이루어진 제3 소스 전극(142)은 제1 액티브층(124a, 124b) 및 제1 게이트 전극(121a, 121b) 하부에 배치되어 기판(110) 하부에서 제1 액티브층(124a, 124b)으로 입사하는 광을 차단할 수 있으므로, 제1 트랜지스터(120)의 신뢰성을 향상시킬 수 있다.
복수의 서브 픽셀(SP) 각각에서 버퍼층(111) 상에 제3 액티브층(144)이 배치된다. 제3 액티브층(144)은 버퍼층(111)에 형성된 컨택홀을 통해 제3 소스 전극(142)과 전기적으로 연결되고, 게이트 절연층(112)에 형성된 컨택홀을 통해 제3 드레인 전극(143)과 전기적으로 연결될 수 있다. 제3 액티브층(144)은 산화물 반도체, 비정질 실리콘 또는 폴리 실리콘 등과 같은 반도체 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
복수의 서브 픽셀(SP) 각각에서 게이트 절연층(112) 상에 제3 액티브층(144)과 중첩하도록 제3 게이트 전극(141)이 배치된다. 제3 게이트 전극(141)은 센싱 배선(SL)과 전기적으로 연결된다. 제3 게이트 전극(141)은 센싱 배선(SL)과 일체로 이루어져, 센싱 배선(SL)과 동일한 물질로 형성될 수 있다. 제3 게이트 전극(141)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
센싱 배선(SL)은 복수의 서브 픽셀(SP) 각각으로 센싱 신호를 전달하는 배선으로, 복수의 서브 픽셀(SP) 사이에서 행 방향으로 연장된다. 예를 들어, 센싱 배선(SL)은 복수의 서브 픽셀(SP) 간의 경계에서 행 방향으로 연장 배치되어, 열 방향으로 연장된 복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL) 및 기준 배선(RL)과 교차할 수 있다.
복수의 서브 픽셀(SP) 각각에서 게이트 절연층(112) 상에 제3 드레인 전극(143)이 배치된다. 제3 드레인 전극(143)은 게이트 절연층(112)에 형성된 컨택홀을 통해 제3 액티브층(144)과 전기적으로 연결될 수 있다. 제3 드레인 전극(143)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
제3 드레인 전극(143)은 보조 기준 배선(SRL)을 통해 기준 배선(RL)과 전기적으로 연결된다. 하나의 픽셀을 이루는 복수의 서브 픽셀(SP)은 하나의 기준 배선(RL)을 공유할 수 있다. 이때, 기준 배선(RL)으로부터 기준 신호를 복수의 서브 픽셀(SP) 각각으로 전달하기 위해, 기준 배선(RL)과 전기적으로 연결되어, 행 방향으로 연장된 보조 기준 배선(SRL)이 배치될 수 있다. 보조 기준 배선(SRL)은 버퍼층(111) 및 게이트 절연층(112)에 형성된 컨택홀을 통해 백색 서브 픽셀(SPW)과 청색 서브 픽셀(SPB) 사이에서 열 방향으로 연장된 기준 배선(RL)과 전기적으로 연결될 수 있다. 그리고 보조 기준 배선(SRL)은 기준 배선(RL)으로부터 행 방향으로 연장되어, 복수의 서브 픽셀(SP) 각각의 제3 드레인 전극(143)과 전기적으로 연결될 수 있다. 보조 기준 배선(SRL)은 제3 드레인 전극(143)과 일체로 이루어져, 동일한 물질로 형성될 수 있다. 보조 기준 배선(SRL)은 도전성 물질, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금으로 구성될 수 있으나, 이에 제한되지 않는다.
적색 서브 픽셀(SPR), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG) 각각의 회로 영역(CA)에 스토리지 커패시터(150a)가 배치된다. 스토리지 커패시터(150a)는 한 프레임 동안 발광 소자(160)가 계속해서 동일한 상태를 유지하도록 제1 트랜지스터(120a)의 제1 게이트 전극(121a)과 제1 소스 전극(122a) 사이의 전압을 저장할 수 있다. 스토리지 커패시터(150a)는 제1 커패시터 전극(151a) 및 제2 커패시터 전극(152a)을 포함한다.
적색 서브 픽셀(SPR), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG) 각각에서 기판(110)과 버퍼층(111) 사이에 제1 커패시터 전극(151a)이 배치된다. 제1 커패시터 전극(151a)은 기판(110) 상에 배치된 도전성 구성요소 중 기판(110)에 가장 가깝게 배치될 수 있다. 따라서, 제1 커패시터 전극(151a)과 제2 전극(165) 사이의 거리가 증가되어 제1 커패시터 전극(151a)과 제2 전극(165) 사이에 발생할 수 있는 기생 커패시턴스가 최소화될 수 있다.
제1 커패시터 전극(151a)은 제2 소스 전극(132)과 일체로 이루어져 제2 소스 전극(132)과 전기적으로 연결될 수 있다. 그리고 제1 커패시터 전극(151a)은 버퍼층(111)에 형성된 컨택홀을 통해 제1 게이트 전극(121a)과 전기적으로 연결될 수 있다. 즉, 제2 트랜지스터(130)의 제2 소스 전극(132)과 제1 트랜지스터(120a)의 제1 게이트 전극(121a)은 제1 커패시터 전극(151a)을 통해 전기적으로 연결될 수 있다. 제2 소스 전극(132)과 일체로 이루어진 제1 커패시터 전극(151a)은 제2 소스 전극(132)과 동일한 물질로 이루어질 수 있고, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금과 같은 도전성 물질로 구성될 수 있으나, 이에 제한되지 않는다.
이때, 제1 커패시터 전극(151a)은 제1 게이트 전극(121a) 및 제1 소스 전극(122a)보다 아래에 배치된다. 제1 커패시터 전극(151a)은 제1 소스 전극(122a)과 중첩하여 배치된다.
적색 서브 픽셀(SPR), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG) 각각에서 게이트 절연층(112) 상에 제2 커패시터 전극(152a)이 배치된다. 제2 커패시터 전극(152a)은 제1 커패시터 전극(151a)과 중첩하도록 제1 커패시터 전극(151a) 상에 배치될 수 있다. 이때, 제2 커패시터 전극(152a)과 제1 커패시터 전극(151a) 사이에는 2개의 절연층, 즉, 버퍼층(111) 및 게이트 절연층(112)이 배치될 수 있다.
제2 커패시터 전극(152a)은 적색 서브 픽셀(SPR), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG)의 회로 영역(CA)에서의 빛샘을 방지할 수 있다. 구체적으로, 적색 서브 픽셀(SPR), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG)의 발광 영역(EA)에는 해당 화소와 대응되는 컬러 필터(171, 172)가 배치되어 발광 소자(160)에서 발광된 백색 광이 적색, 청색 또는 녹색으로 변환될 수 있다. 적색 서브 픽셀(SPR), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG)의 회로 영역(CA)에서 의도하지 않은 광이 발광될 경우, 발광 영역(EA)에서 발광된 광과 회로 영역(CA)의 광이 혼합되어 각각의 서브 픽셀(SP)의 색좌표가 틀어질 수 있다. 이때, 제2 커패시터 전극(152a)은 투명하지 않은 도전성 물질로 이루어져 발광 소자(160)의 하부에 배치될 수 있다. 따라서, 적색 서브 픽셀(SPR), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG)의 회로부(CA)에서 의도하지 않은 광이 발광되더라도, 제2 커패시터 전극(152a)에 의하여 회로부(CA)에서 발광된 광이 기판(110)을 통과하는 것이 차단될 수 있다. 따라서, 회로부(CA)에서의 빛샘을 방지하고, 각각의 서브 픽셀(SP)에서의 색 순도를 향상시킬 수 있다.
제2 커패시터 전극(152a)은 제1 소스 전극(122a)과 일체로 이루어져 제1 소스 전극(122a)과 전기적으로 연결될 수 있다. 제1 소스 전극(122a) 중 제1 커패시터 전극(151a)과 중첩하는 일부분은 제2 커패시터 전극(152a)으로 정의될 수 있다. 제1 소스 전극(122a)과 일체로 이루어진 제2 커패시터 전극(152a)은 제1 소스 전극(122a)과 동일한 물질로 이루어질 수 있고, 예를 들어, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 니켈(Ni), 티타늄(Ti), 크롬(Cr) 또는 이에 대한 합금과 같은 도전성 물질로 구성될 수 있으나, 이에 제한되지 않는다.
정리하면, 스토리지 커패시터(150a)의 제1 커패시터 전극(151a)은 제2 소스 전극(132)과 일체로 이루어져, 제1 트랜지스터(120a)의 제1 게이트 전극(121a) 및 제2 트랜지스터(130)의 제2 소스 전극(132)과 전기적으로 연결될 수 있다. 그리고 제2 커패시터 전극(152a)은 제1 소스 전극(122a)과 일체로 이루어져, 제1 트랜지스터(120a)의 제1 소스 전극(122a) 및 제3 트랜지스터(140)의 제3 소스 전극(142)과 전기적으로 연결될 수 있다.
다음으로, 제1 트랜지스터(120), 제2 트랜지스터(130), 제3 트랜지스터(140), 스토리지 커패시터(150), 복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL), 기준 배선(RL), 게이트 배선(GL) 및 센싱 배선(SL) 상에 패시베이션층(113)이 배치된다. 패시베이션층(113)은 패시베이션층(113) 하부의 구성을 보호하기 위한 절연층이다. 예를 들어, 패시베이션층(113)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 또한, 패시베이션층(113)은 실시예에 따라 생략될 수도 있다.
패시베이션층(113) 상에 복수의 컬러 필터가 배치된다. 구체적으로, 평탄화층(114)과 패시베이션층(113) 사이에 복수의 컬러 필터가 배치될 수 있다. 복수의 컬러 필터는 제1 컬러 필터(171), 제2 컬러 필터(172) 및 제3 컬러 필터를 포함한다. 예를 들어, 제1 컬러 필터(171)는 적색 컬러 필터이고, 제2 컬러 필터(172)는 청색 컬러 필터이며, 제3 컬러 필터는 녹색 컬러 필터일 수 있다.
제1 컬러 필터(171)는 복수의 서브 픽셀(SP) 중 하나의 서브 픽셀(SP)의 발광 영역(EA)에서 기판(110)과 평탄화층(114) 사이에 배치될 수 있다. 제1 컬러 필터(171)는 복수의 서브 픽셀(SP) 중 하나의 서브 픽셀(SP)의 회로 영역(CA)에서 제1 트랜지스터(120)와 평탄화층(114) 사이에 배치될 수 있다. 예를 들어, 제1 컬러 필터(171)는 적색 컬러 필터일 수 있다. 제1 컬러 필터(171)는 적색 서브 픽셀(SPR)의 발광 영역(EA)에서 기판(110)과 평탄화층(114) 사이에 배치되고, 적색 서브 픽셀(SPR)의 회로 영역(CA)에서 평탄화층(114)과 제1 트랜지스터(120a) 사이에 배치될 수 있다. 제1 컬러 필터(171)는 적색 서브 픽셀(SPR) 외에도 백색 서브 픽셀(SPW), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG) 각각의 회로 영역(CA)에서 기판(110)과 평탄화층(114) 사이에 배치될 수 있다. 따라서, 복수의 서브 픽셀(SP) 중 적색 서브 픽셀(SPR)의 발광 영역(EA)과 복수의 서브 픽셀(SP) 각각의 회로 영역(CA)에 배치되는 제1 컬러 필터(171)는 메쉬 형상으로 이루어질 수 있다.
제2 컬러 필터(172)는 복수의 서브 픽셀(SP) 중 다른 하나의 서브 픽셀(SP)의 발광 영역(EA)에서 기판(110)과 평탄화층(114) 사이에 배치될 수 있다. 제2 컬러 필터(172)는 복수의 서브 픽셀(SP) 중 다른 하나의 서브 픽셀(SP)의 회로 영역(CA)에서 제1 트랜지스터(120a)와 평탄화층(114) 사이에 배치되며, 하나의 서브 픽셀(SP)의 회로 영역(CA)에서 제1 컬러 필터(171)와 평탄화층(114) 사이에 배치된다. 예를 들어, 제2 컬러 필터(172)는 청색 컬러 필터이며, 제2 컬러 필터(172)는 청색 서브 픽셀(SPB)의 발광 영역(EA)에서 기판(110)과 평탄화층(114) 사이에 배치되고, 청색 서브 픽셀(SPB)의 회로 영역(CA)에서 평탄화층(114)과 제1 트랜지스터(120a) 사이에 배치되며, 적색 서브 픽셀(SPR)의 회로 영역(CA)에서 제1 컬러 필터(171)와 평탄화층(114a) 사이에 배치될 수 있다. 제2 컬러 필터(172)는 청색 서브 픽셀(SPB) 및 적색 서브 픽셀(SPR)의 회로 영역(CA) 외에도 백색 서브 픽셀(SPW) 및 녹색 서브 픽셀(SPG) 각각의 회로 영역(CA)에서 기판(110)과 평탄화층(114) 사이에 배치될 수 있다. 따라서, 복수의 서브 픽셀(SP) 중 청색 서브 픽셀(SPB)의 발광 영역(EA)과 복수의 서브 픽셀(SP) 각각의 회로 영역(CA)에 배치되는 제2 컬러 필터(172)는 메쉬 형상으로 이루어질 수 있다.
또한, 복수의 서브 픽셀(SP) 각각의 회로 영역(CA)에 배치되는 제1 컬러 필터(171)와 제2 컬러 필터(172)는 일부가 서로 중첩할 수 있다. 복수의 서브 픽셀(SP) 각각의 회로 영역(CA)에서 기판(110)과 평탄화층(114) 사이에 제1 컬러 필터(171)가 배치되고, 제1 컬러 필터(171)와 평탄화층(114) 사이에 제2 컬러 필터(172)가 배치될 수 있다. 그러므로, 복수의 서브 픽셀(SP) 각각의 회로 영역(CA)에서 제1 컬러 필터(171)와 제2 컬러 필터(172)는 서로 중첩하여 배치될 수 있다.
한편, 복수의 서브 픽셀(SP) 각각의 회로 영역(CA)에서 제1 컬러 필터(171)와 제2 컬러 필터(172)가 중첩하여 배치되는 것으로 설명하였으나, 이는 공정 순서에 따른 배치일 뿐, 회로 영역(CA)에 적층되는 복수의 컬러 필터의 종류는 이에 제한되지 않는다. 예를 들어, 제3 컬러 필터 및 제1 컬러 필터(171)를 순차적으로 패시베이션층(113) 상에 형성하는 경우, 복수의 서브 픽셀(SP) 각각의 회로 영역(CA) 전체에 제3 컬러 필터 및 제1 컬러 필터(171)가 적층되어 배치될 수도 있다.
제3 컬러 필터는 복수의 서브 픽셀(SP) 중 또 다른 하나의 서브 픽셀(SP)의 발광 영역(EA)에 배치된다. 예를 들어, 제3 컬러 필터는 녹색 컬러 필터이며, 제3 컬러 필터는 녹색 서브 픽셀(SPG)의 발광 영역(EA)에서 기판(110)과 평탄화층(114) 사이에 배치될 수 있다. 이때, 녹색 서브 픽셀(SPG)의 회로 영역(CA)에는 제3 컬러 필터 대신 제1 컬러 필터(171)와 제2 컬러 필터(172)가 배치될 수 있다. 따라서, 제3 컬러 필터는 녹색 서브 픽셀(SPG)의 발광 영역(EA)에만 배치되므로, 아일랜드 형상으로 이루어질 수 있다. 그러나, 본 발명이 이에 제한되지는 않으며, 제1 컬러 필터(171) 또는 제2 컬러 필터(172)가 발광 영역(EA)에만 배치되어 아일랜드 형상으로 이루어질 수도 있다. 이러한 경우, 복수의 서브 픽셀(SP) 각각의 회로 영역(CA)에는 제3 컬러 필터가 제1 컬러 필터(171) 또는 제2 컬러 필터(172)와 중첩하여 배치될 수 있다.
한편, 컬러 필터(171, 172)는 백색 서브 픽셀(SPW)의 발광 영역(EA)에는 배치되지 않고, 회로 영역(CA)에만 배치될 수 있다. 구체적으로, 발광 소자(160)는 백색 광을 발광하므로, 백색 서브 픽셀(SPW)에서는 발광 소자(160)로부터 발광된 광을 변환하기 위한 컬러 필터를 필요로 하지 않는다. 이에, 백색 서브 픽셀(SPW)의 발광 영역(EA)에는 별도의 컬러 필터가 배치되지 않을 수 있다.
복수의 컬러 필터 중 적어도 일부를 회로 영역(CA)에 적층함으로써, 제1 커패시터 전극(151a)과 제2 전극(165) 간의 기생 커패시턴스가 최소화될 수 있다. 구체적으로, 복수의 컬러 필터는 발광 소자(160)로부터 발광된 광을 다양한 색상으로 변환하기 위해 발광 소자(160)와 기판(110) 사이에 배치될 수 있다. 이때, 복수의 컬러 필터 각각을 발광 영역(EA)에만 배치하지 않고, 회로 영역(CA)에까지 더 배치하여, 회로 영역(CA)에서 제1 커패시터 전극(151a)과 제2 전극(165) 간의 이격 거리를 증가시킬 수 있다. 예를 들어, 제1 컬러 필터(171) 및 제2 컬러 필터(172)는 회로 영역(CA)에서 제1 커패시터 전극(151a)과 제2 전극(165) 사이에 배치될 수 있다. 따라서, 제1 커패시터 전극(151a)과 제2 전극(165) 간의 거리가 증가할 수 있고, 제1 커패시터 전극(151a)과 제2 전극(165) 간의 기생 커패시턴스로 인한 데이터 신호의 왜곡을 최소화할 수 있다.
패시베이션층(113) 및 컬러 필터(171, 172) 상에 평탄화층(114)이 배치된다. 평탄화층(114)은 제1 트랜지스터(120), 제2 트랜지스터(130), 제3 트랜지스터(140), 스토리지 커패시터(150), 복수의 고전위 전원 배선(VDD), 복수의 데이터 배선(DL), 기준 배선(RL), 게이트 배선(GL) 및 센싱 배선(SL)이 배치된 기판(110)의 상부를 평탄화하는 절연층이다. 평탄화층(114)은 유기 물질로 이루어질 수 있고, 예를 들어, 폴리이미드(Polyimide) 또는 포토아크릴(Photo Acryl)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
복수의 서브 픽셀(SP) 각각에 발광 소자(160)가 배치된다. 복수의 서브 픽셀(SP) 각각에서 평탄화층(114) 상에 발광 소자(160)가 배치된다. 발광 소자(160)는 제1 전극(161), 발광층(164) 및 제2 전극(165)을 포함한다.
발광 영역(EA)에서 평탄화층(114) 상에 제1 전극(161)이 배치된다. 제1 전극(161)은 발광층(164)에 정공을 공급하므로, 일함수가 높은 도전성 물질로 이루어지며, 애노드로 지칭될 수도 있다. 제1 전극(161)은 예를 들어, 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zin Oxide, IZO) 등과 같은 투명 도전성 물질로 형성될 수 있으나, 이에 제한되지 않는다.
한편, 본 발명의 일 실시예에 따른 표시 장치(100)가 탑 에미션(Top Emission) 방식인 경우, 발광층(164)으로부터 발광된 광이 제1 전극(161)에 반사되어 상부 방향, 즉 제2 전극(165) 측을 향하도록, 제1 전극(161)의 하부에 반사 효율이 우수한 금속 물질, 예를 들어, 알루미늄(Al) 또는 은(Ag)과 같은 물질로 이루어진 반사층이 추가될 수 있다. 반대로, 표시 장치(100)가 바텀 에미션(bottom emission) 방식인 경우, 제1 전극(161)은 투명 도전성 물질로만 이루어질 수 있다. 이하에서는 본 발명의 일 실시예에 따른 표시 장치(100)가 바텀 에미션 방식인 것으로 가정하여 설명하기로 한다.
발광 영역(EA) 및 회로 영역(CA)에서 제1 전극(161) 상에 발광층(164)이 배치된다. 발광층(164)은 복수의 서브 픽셀(SP)에 걸쳐 하나의 층으로 형성될 수 있다. 즉, 복수의 서브 픽셀(SP)의 각각의 발광층(164)은 서로 연결되어 일체로 이루어질 수 있다. 발광층(164)은 하나의 발광층(164)으로 구성될 수도 있고, 서로 다른 색의 광을 발광하는 복수의 발광층(164)이 적층된 구조일 수 있다. 발광층(164)은 정공 주입층, 정공 수송층, 전자 수송층, 전자 주입층 등의 유기층을 더 포함할 수 있다.
발광 영역(EA) 및 회로 영역(CA)에서 발광층(164) 상에 제2 전극(165)이 배치된다. 제2 전극(165)은 발광층(164)에 전자를 공급하므로, 일함수가 낮은 도전성 물질로 이루어지며, 캐소드로 지칭될 수도 있다. 제2 전극(165)은 복수의 서브 픽셀(SP)에 걸쳐 하나의 층으로 형성될 수 있다. 즉, 복수의 서브 픽셀(SP) 각각의 제2 전극(165)은 서로 연결되어 일체로 이루어질 수 있다. 제2 전극(165)은 예를 들어, 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zin Oxide, IZO) 등과 같은 투명 도전성 물질 또는 이테르븀(Yb) 합금으로 형성될 수 있고, 금속 도핑층이 더 포함될 수도 있으며, 이에 제한되지 않는다. 한편, 도 3 및 도 4에 도시되지는 않았으나, 발광 소자(160)의 제2 전극(165)은 저전위 전원 배선(VSS)과 전기적으로 연결되어, 저전위 전원 신호를 공급받을 수 있다.
발광 소자(160)는 제1 전극(161)으로부터 회로 영역(CA)을 향해 연장된 연장부(162)를 포함한다. 연장부(162)는 발광 영역(EA)의 제1 전극(161)으로부터 회로 영역(CA)의 제1 소스 전극(122a, 122b)을 향해 연장되어, 평탄화층(114) 및 패시베이션층(113)에 형성된 컨택홀을 통해 제1 소스 전극(122a, 122b)과 전기적으로 연결될 수 있다. 따라서, 발광 소자(160)의 제1 전극(161)은 연장부(162)를 통해 제1 트랜지스터(120)의 제1 소스 전극(122a, 122b)이자 스토리지 커패시터(150)의 제2 커패시터 전극(152a, 152b)과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따른 표시 장치(100)는 연장부(162)를 배치하여 발광 소자(160)의 소비 전력을 감소시키고, 색좌표 틀어짐을 최소화할 수 있다. 먼저, 발광 영역(EA) 및 회로 영역(CA) 전체에 발광층(164) 및 제2 전극(165)이 배치된다. 발광층(164)은 발광 영역(EA) 및 회로 영역(CA) 전체에 배치되지만, 발광층(164) 전체에서 광이 발광하지 않고, 제2 전극(165) 및 제1 전극(161)과 중첩하는 발광층(164)의 일부에서만 광이 발광할 수 있다. 이때, 회로 영역(CA) 전체에 제1 전극(161)이 배치되는 경우, 회로 영역(CA)에서도 광이 발광하게 되고, 발광 소자(160)의 소비 전력 및 광량이 증가할 수 있다. 그러나, 본 발명의 일 실시예에 따른 표시 장치(100)는 바텀 에미션 방식이므로, 회로 영역(CA)에서 광이 발광하더라도, 회로 영역(CA)에 배치된 복수의 트랜지스터 및 스토리지 커패시터(150) 등에 의해 가려지므로 광 추출 효율이 저하된다. 또한, 발광 영역(EA)에서 발광되는 광을 이용하여 영상을 구현할 때, 회로 영역(CA)에서 의도하지 않은 광이 발광하여, 빛샘에 의해 색좌표가 틀어질 수 있다. 따라서, 회로 영역(CA)에는 제1 전극(161)과 전기적으로 연결된 연장부(162)만을 최소한으로 배치하여, 회로 영역(CA)에서 광의 발광을 최소화할 수 있고, 발광 소자(160)의 소비 전력 및 색좌표 틀어짐을 감소시킬 수 있다.
발광 소자(160)는 제1 전극(161)으로부터 이웃한 서브 픽셀(SP)의 회로 영역(CA)을 향해 연장된 리페어부(163)를 더 포함한다. 리페어부(163)는 이웃한 서브 픽셀(SP) 중 동일한 색상의 광을 발광하는 서브 픽셀(SP)의 회로 영역(CA)을 향해 연장된다. 예를 들어, 하나의 적색 서브 픽셀(SPR)의 리페어부(163)는 하나의 적색 서브 픽셀(SPR)과 상하로 이웃한 다른 적색 서브 픽셀(SPR)의 회로 영역(CA)을 향해 연장될 수 있다. 리페어부(163)는 이웃한 서브 픽셀(SP)의 회로 영역(CA)의 제3 트랜지스터(140)의 제3 소스 전극(142)을 향해 연장될 수 있다. 리페어부(163)는 평탄화층(114) 및 패시베이션층(113)을 사이에 두고 제3 소스 전극(142)과 중첩할 수 있다.
만약, 회로 영역(CA)의 복수의 트랜지스터 및 스토리지 커패시터(150) 등에 불량이 발생하는 경우, 이웃한 서브 픽셀(SP)의 제3 소스 전극(142)을 향해 연장된 리페어부(163)에 레이저를 조사하여, 리페어부(163)와 이웃한 서브 픽셀(SP)의 제3 소스 전극(142)을 전기적으로 연결시킬 수 있다. 이때, 제3 소스 전극(142)은 제1 트랜지스터(120)의 제1 소스 전극(122a, 122b)과 발광 소자(160)의 제1 전극(161) 사이, 즉, 제1 트랜지스터(120)로부터 발광 소자(160)로 공급되는 전류가 흐르는 지점에 전기적으로 연결되어 있다. 그러므로, 구동 회로에서 불량이 발생하더라도, 이웃한 서브 픽셀(SP)의 제3 소스 전극(142)을 통해 제1 트랜지스터(120)와 리페어부(163)를 전기적으로 연결할 수 있고, 하나의 구동 회로로 두 개의 발광 소자(160)를 구동할 수 있다. 한편, 도면에서는 리페어부(163)가 제3 소스 전극(142)과 중첩하는 것으로 도시하였으나, 리페어부(163)는 제1 트랜지스터(120)에 중첩할 수도 있으며, 이에 제한되지 않는다.
리페어부(163)와 제3 소스 전극(142) 사이에 리페어 패턴(RP)이 배치된다. 리페어 패턴(RP)은 제1 게이트 전극(121a), 게이트 배선(GL) 등과 동일 층에서 동일한 물질로 이루어진다. 아일랜드 형상의 리페어 패턴(RP)은 제3 소스 전극(142)과 리페어부(163)에 중첩하도록 배치된다. 만약, 구동 회로에 불량이 발생하는 경우, 리페어부(163)에 레이저를 조사하여, 리페어부(163), 리페어 패턴(RP) 및 제3 소스 전극(142)을 서로 전기적으로 연결시킬 수 있다. 이때, 제3 소스 전극(142)과 리페어부(163) 사이에 버퍼층(111), 게이트 절연층(112), 패시베이션층(113) 및 평탄화층(114) 등과 같은 복수의 절연층이 배치되는데, 제3 소스 전극(142)과 리페어부(163) 사이에 리페어 패턴(RP)을 더 배치하여, 제3 소스 전극(142)과 리페어부(163)를 용이하게 연결시킬 수 있다. 다만, 리페어부(163) 및 리페어 패턴(RP)은 설계에 따라 생략될 수도 있으며, 이에 제한되지 않는다.
한편, 복수의 컨택홀 중 일부의 컨택홀, 고전위 전원 배선(VDD) 및 기준 배선(RL) 상에 게이트 배선(GL)과 동일한 물질로 이루어진 더미 패턴(DP)이 배치된다. 아일랜드 형상의 더미 패턴(DP)은 고전위 전원 배선(VDD), 기준 배선(RL) 또는 컨택홀에 중첩하도록 배치될 수 있다. 더미 패턴(DP)은 마스크 설계 상 형성되는 패턴으로, 더미 패턴(DP)의 배치 등은 마스크 설계에 따라 변경될 수 있으며, 이에 제한되지 않는다.
이하에서는 백색 서브 픽셀(SPW)에 대한 보다 상세한 설명을 위해 도 3 및 도 5를 함께 참조한다.
도 5는 도 3의 V-V'에 따른 단면도이다.
도 3 및 도 5를 참조하면, 백색 서브 픽셀(SPW)의 회로 영역(CA)에 제1 트랜지스터(120b), 제2 트랜지스터(130), 제3 트랜지스터(140) 및 스토리지 커패시터(150b)가 배치된다. 제2 트랜지스터(130) 및 제3 트랜지스터(140)의 구조는 상술한 적색 서브 픽셀(SPR)의 구조와 실질적으로 동일하므로, 중복 설명을 생략한다.
백색 서브 픽셀(SPW)의 제1 트랜지스터(120b)는 제1 게이트 전극(121b), 제1 소스 전극(122b), 제1 드레인 전극(123b) 및 제1 액티브층(124b)을 포함한다. 발광 소자(160)의 제1 전극(161)과 고전위 전원 배선(VDD)에 전기적으로 연결된 제1 트랜지스터(120b)는 구동 트랜지스터일 수 있다.
먼저, 버퍼층(111) 상에 제1 드레인 전극(123b)이 배치된다. 백색 서브 픽셀(SPW)의 제1 드레인 전극(123b)은 적색 서브 픽셀(SPR)의 제1 드레인 전극(123a)과 일체로 이루어질 수 있다. 즉, 백색 서브 픽셀(SPW)의 제1 드레인 전극(123b)과 적색 서브 픽셀(SPR)의 제1 드레인 전극(123a)은 일체로 이루어져 하나의 제1 고전위 전원 배선(VDD1)을 공유할 수 있다. 따라서, 제1 드레인 전극(123b)은 버퍼층(111)에 형성된 컨택홀을 통해 제1 고전위 전원 배선(VDD1)과 전기적으로 연결될 수 있다.
백색 서브 픽셀(SPW)의 제1 액티브층(124b)은 버퍼층(111) 상에 배치된다. 제1 액티브층(124b)은 제1 드레인 전극(123b)과 일체로 이루어질 수 있다. 즉, 백색 서브 픽셀(SPW)에서 제1 게이트 전극(121b)에 전압이 인가된 경우, 제1 액티브층(124b)과 일체로 이루어지고 제1 액티브층(124b)이 포함하는 물질이 도체화된 영역인 제1 드레인 전극(123b)이 제1 고전위 전원 배선(VDD1)으로부터의 전원 신호를 제1 액티브층(124b) 및 제1 소스 전극(122b)으로 전달할 수 있다. 또한, 도체화되지 않은 영역인 제1 액티브층(124b)은 제1 트랜지스터(120b)의 채널로서 기능할 수 있다.
백색 서브 픽셀(SPW)의 제1 게이트 전극(121b)은 제1 액티브층(124b)에 중첩하도록 게이트 절연층(112) 상에 배치된다. 백색 서브 픽셀(SPW)의 제1 게이트 전극(121b)은 적색 서브 픽셀(SPR), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG)의 제1 게이트 전극(121a)과 동일 층에 배치되어, 동일한 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
백색 서브 픽셀(SPW)의 제1 소스 전극(122b)은 게이트 절연층(112) 상에서 제1 게이트 전극(121b)과 이격되어 배치된다. 제1 소스 전극(122b)은 게이트 절연층(112)에 형성된 컨택홀을 통해 제1 액티브층(124b)과 전기적으로 연결될 수 있다. 제1 소스 전극(122b)은 제1 게이트 전극(121b)과 동일 층에 배치되어, 동일한 물질로 이루어질 수 있으나, 이에 제한되지 않는다. 예를 들어, 제1 소스 전극(122b)은 제1 액티브층(124b)과 일체로 이루어져 제1 액티브층(124b)과 제2 커패시터 전극(152b)을 연결할 수도 있다. 이러한 경우, 제1 소스 전극(122b)은 제1 액티브층(124b)으로부터 연장되어 제1 액티브층(124b)이 포함하는 물질이 도체화된 영역일 수 있고, 제2 커패시터 전극(152b)은 제1 소스 전극(122b)으로부터 연장되어 제1 액티브층(124b)이 포함하는 물질이 도체화된 영역일 수 있다.
백색 서브 픽셀(SPW)의 스토리지 커패시터(150b)는 한 프레임 동안 발광 소자(160)가 계속해서 동일한 상태를 유지하도록 제1 트랜지스터(120b)의 제1 게이트 전극(121b)과 제1 소스 전극(122b) 사이의 전압을 저장할 수 있다. 스토리지 커패시터(150b)는 제1 커패시터 전극(151b) 및 제2 커패시터 전극(152b)을 포함한다.
백색 서브 픽셀(SPW)의 제1 커패시터 전극(151b)은 기판(110)과 버퍼층(111) 사이에 배치된다. 백색 서브 픽셀(SPW)의 제1 커패시터 전극(151b)은 적색 서브 픽셀(SPR)의 제1 커패시터 전극(151a)과 동일 층에 배치되어, 동일한 물질로 이루어질 수 있으나, 이에 제한되지 않는다. 제1 커패시터 전극(151b)은 제1 게이트 전극(121b) 및 제1 소스 전극(122b)보다 아래에 배치된다. 특히, 제1 커패시터 전극(151b)은 기판(110) 상에 배치된 도전성 구성요소 중 기판(110)에 가장 가깝게 배치될 수 있다. 따라서, 제1 커패시터 전극(151b)과 제2 전극(165) 사이의 거리가 증가되어 제1 커패시터 전극(151b)과 제2 전극(165) 사이에 발생할 수 있는 기생 커패시턴스가 최소화될 수 있다.
제1 커패시터 전극(151b)은 제2 소스 전극(132)과 일체로 이루어져 제2 소스 전극(132)과 전기적으로 연결될 수 있다. 그리고 제1 커패시터 전극(151b)은 버퍼층(111)에 형성된 컨택홀을 통해 제1 게이트 전극(121b)과 전기적으로 연결될 수 있다. 즉, 제2 트랜지스터(130)의 제2 소스 전극(132)과 제1 트랜지스터(120b)의 제1 게이트 전극(121b)은 제1 커패시터 전극(151b)을 통해 전기적으로 연결될 수 있다.
백색 서브 픽셀(SPW)의 제2 커패시터 전극(152b)은 버퍼층(111) 상에 배치된다. 제2 커패시터 전극(152b)은 제1 액티브층(124b)과 동일 층에 배치되어, 제1 액티브층(124b)이 포함하는 물질이 도체화된 영역일 수 있다. 제2 커패시터 전극(152b)은 제1 커패시터 전극(151b)과 중첩하도록 제1 커패시터 전극(151b) 상에 배치될 수 있다. 이때, 제2 커패시터 전극(152b)과 제1 커패시터 전극(151b) 사이에는 1개의 절연층, 즉, 버퍼층(111)만이 배치될 수 있다.
제2 커패시터 전극(152b)은 게이트 절연층(112)에 형성된 컨택홀을 통해 제1 소스 전극(122b)과 전기적으로 연결될 수 있다. 또는, 제2 커패시터 전극(152b)은 제1 소스 전극(122b)과 일체로 이루어져 제1 소스 전극(122a)과 전기적으로 연결될 수도 있다. 제2 커패시터 전극(152b)과 제1 소스 전극(122b)이 일체로 이루어질 경우, 제2 커패시터 전극(152b)은 제1 소스 전극(122b) 중 제1 커패시터 전극(151b)과 중첩하는 영역으로 정의될 수 있다. 제2 커패시터 전극(152b)은 제1 소스 전극(122b)을 통해 제3 트랜지스터(140)의 제3 소스 전극(142)과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따른 표시 장치(100)에서, 백색 서브 픽셀(SPW)의 제1 커패시터 전극(151b)과 제2 커패시터 전극(152b) 사이의 절연층의 개수는 적색 서브 픽셀(SPR), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG)의 제1 커패시터 전극(151a)과 제2 커패시터 전극(152a) 사이의 절연층의 개수보다 작다. 구체적으로, 백색 서브 픽셀(SPW)의 제1 커패시터 전극(151b)과 제2 커패시터 전극(152b) 사이에는 버퍼층(111)만이 배치될 수 있다. 적색 서브 픽셀(SPR), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG)의 제1 커패시터 전극(151a)과 제2 커패시터 전극(152a) 사이에는 버퍼층(111) 및 게이트 절연층(112)이 배치될 수 있다. 즉, 백색 서브 픽셀(SPW)의 제1 커패시터 전극(151b)과 제2 커패시터 전극(152b) 사이에는 하나의 절연층이 배치되고, 적색 서브 픽셀(SPR), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG)의 제1 커패시터 전극(151a)과 제2 커패시터 전극(152a) 사이에는 두개의 절연층이 배치될 수 있다.
다시 말해서, 적색 서브 픽셀(SPR), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG)의 제1 커패시터 전극(151a)과 제2 커패시터 전극(152a) 사이에는 게이트 절연층(112)이 배치되나, 백색 서브 픽셀(SPW)의 제1 커패시터 전극(151b)과 제2 커패시터 전극(152b) 사이에는 게이트 절연층(112)이 생략될 수 있다. 따라서, 백색 서브 픽셀(SPW)의 제1 커패시터 전극(151b)과 제2 커패시터 전극(152b) 사이의 거리는 적색 서브 픽셀(SPR), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG)의 제1 커패시터 전극(151a)과 제2 커패시터 전극(152a) 사이의 거리보다 작다.
이에, 백색 서브 픽셀(SPW)의 제1 커패시터 전극(151b)과 제2 커패시터 전극(152b)의 면적을 감소시킬 수 있다. 구체적으로, 복수의 서브 픽셀(SP) 각각에는 해당 서브 픽셀(SP)에 필요한 커패시턴스가 존재할 수 있다. 이 때, 백색 서브 픽셀(SPW)의 제1 커패시터 전극(151b)과 제2 커패시터 전극(152b) 간의 거리를 감소시킴으로써, 백색 서브 픽셀(SPW)에 필요한 커패시턴스를 유지함과 동시에 제1 커패시터 전극(151b)과 제2 커패시터 전극(152b)의 면적은 감소시킬 수 있다. 따라서, 백색 서브 픽셀(SPW)의 제1 커패시터 전극(151b)과 제2 커패시터 전극(152b)의 면적은 적색 서브 픽셀(SPR), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG)의 제1 커패시터 전극(151a)과 제2 커패시터 전극(152a)의 면적보다 작아질 수 있다. 본 발명의 일 실시예에 따른 표시 장치(100)는 뱅크를 생략한 구조이므로, 제1 전극(161)이 배치된 모든 영역에서는 발광이 이루어질 수 있다. 즉, 발광 영역(EA)뿐만 아니라 회로 영역(CA) 중 연장부(162)가 배치된 영역에서도 발광이 이루어질 수 있다. 따라서, 백색 서브 픽셀(SPW)의 제1 커패시터 전극(151b)과 제2 커패시터 전극(152b)의 면적을 감소시킴으로써, 제1 커패시터 전극(151b)과 제2 커패시터 전극(152b)의 감소된 면적만큼 광이 방출되는 면적이 증가할 수 있다. 따라서, 백색 서브 픽셀(SPW)에서 광이 방출되는 개구율이 증가되므로, 휘도를 향상시킬 수 있다.
또한, 백색 서브 픽셀(SPW)의 제1 커패시터 전극(151b)은 금속 물질을 포함하고, 제2 커패시터 전극(152b)은 제1 액티브층(124b)이 포함하는 물질인 반도체 물질이 도체화된 영역일 수 있다. 반면, 적색 서브 픽셀(SPR), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG)의 제1 커패시터 전극(151a)과 제2 커패시터 전극(152a)은 모두 금속 물질을 포함할 수 있다. 즉, 백색 서브 픽셀(SPW)에서는 스토리지 커패시터(150b)와 대응되는 연장부(162) 하부에 하나의 금속층이 배치되고, 적색 서브 픽셀(SPR), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG)에서는 스토리지 커패시터(150b)와 대응되는 연장부(162) 하부에 두개의 금속층이 배치될 수 있다. 백색 서브 픽셀(SPW)의 연장부(162) 하부에 배치되는 금속층의 개수가 감소되어, 금속층에 의하여 발광된 광이 차단되는 것이 방지되고, 개구율이 보다 상승될 수 있다.
일반적인 표시 장치에서는 설계의 편의를 위해 복수의 서브 픽셀에 모두 동일한 단면 구조의 스토리지 커패시터가 적용되었다. 구체적으로, 서브 픽셀 각각에서 제1 커패시터 전극을 차광층과 동일 층에 배치하고, 제2 커패시터 전극을 게이트 전극과 동일 층에 배치하였다. 이에, 제1 커패시터 전극 및 제2 커패시터 전극을 통해 각각의 서브 픽셀의 회로부로 입사되는 광을 차단하고, 회로부에서 발생한 의도하지 않은 광에 의한 빛샘을 방지하였다. 이때, 제1 커패시터 전극은 기판과 버퍼층 사이에 배치되고, 제2 커패시터 전극은 버퍼층 상의 게이트 절연층과 패시베이션 층 사이에 배치되었다. 따라서, 제1 커패시터 전극과 제2 커패시터 전극 사이에는 2개의 절연층, 즉 버퍼층과 게이트 절연층이 배치되었다. 따라서, 스토리지 커패시터가 충분한 커패시턴스를 갖도록 하기 위해서는 제1 커패시터 전극과 제2 커패시터 전극의 면적을 일정 수준 이상으로 유지하여야 하였다.
본 발명의 일 실시예에 따른 표시 장치(100)에서는 적색 서브 픽셀(SPR), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG)의 스토리지 커패시터(150a)와 백색 서브 픽셀(SPW)의 스토리지 커패시터(150b)의 구조를 상이하게 구성하여 백색 서브 픽셀(SPW)의 개구율을 증가시키고, 휘도를 향상시킬 수 있다.
구체적으로, 발광 소자(160)가 백색 발광 소자이므로, 백색 서브 픽셀(SPW)의 회로 영역(CA)에서 빛샘이 발생하더라도 이는 백색 서브 픽셀(SPW)의 개구율 및 휘도 향상에 기여할 수 있다. 즉, 백색 서브 픽셀(SPW)은 별도의 빛샘 방지 구조를 필요로 하지 않으므로, 제2 커패시터 전극(152b)이 적색 서브 픽셀(SPR), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG)의 제2 커패시터 전극(152a)과 동일 층에서 동일한 금속층으로 이루어지지 않아도 무방하다.
이에, 백색 서브 픽셀(SPW)의 제2 커패시터 전극(152b)은 제1 액티브층(124b)과 동일 층에서 제1 액티브층(124b)이 포함하는 물질이 도체화된 영역으로 형성될 수 있다. 즉, 백색 서브 픽셀(SPW)의 제1 커패시터 전극(151b)과 제2 커패시터 전극(152b) 사이에는 게이트 절연층(112)이 생략되고, 하나의 절연층인 버퍼층(111)만이 배치될 수 있다. 따라서, 제1 커패시터 전극(151b)과 제2 커패시터 전극(152b) 사이의 거리가 감소되므로, 스토리지 커패시터(150b)의 커패시턴스를 유지함과 동시에 제1 커패시터 전극(151b)과 제2 커패시터 전극(152b) 각각의 면적을 감소시킬 수 있다. 백색 서브 픽셀(SPW)의 스토리지 커패시터(150b)의 면적이 작아지는 만큼 개구율의 증가가 가능하므로, 백색 서브 픽셀(SPW)의 휘도를 향상시킬 수 있다.
다시 말해서, 적색 서브 픽셀(SPR), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG)의 경우, 회로 영역(CA)의 빛샘 방지를 위하여 제2 커패시터 전극(152a)과 제1 게이트 전극(121a)은 동일 층에 배치될 수 있다. 따라서, 제1 커패시터 전극(151a)과 제2 커패시터 전극(152a) 사이에는 2개의 절연층이 배치될 수 있다. 반면, 백색 서브 픽셀(SPW)의 경우, 빛샘이 휘도 향상에 기여할 수 있으므로, 제2 커패시터 전극(152b)과 제1 액티브층(124b)은 동일 층에 배치될 수 있다. 따라서, 제1 커패시터 전극(151b)과 제2 커패시터 전극(152b) 사이에는 1개의 절연층이 배치되고, 이들 사이의 거리가 상대적으로 가까워질 수 있다. 이에, 백색 서브 픽셀(SPW)의 스토리지 커패시터(150b)의 면적을 감소시킬 수 있다. 또한, 백색 서브 픽셀(SPW)의 제2 커패시터 전극(152b)은 제1 액티브층(124b)이 포함하는 물질인 반도체 물질이 도체화되어 형성되므로, 스토리지 커패시터(150b)는 제1 커패시터 전극(152a)만이 금속층으로 이루어질 수 있다. 이에, 백색 서브 픽셀(SPW)의 스토리지 커패시터(150b)의 금속층에 의하여 회로 영역(CA)에서 발광된 광이 차단되는 것을 최소화할 수 있다. 따라서, 백색 서브 픽셀(SPW)의 개구율 및 휘도 향상으로 표시 장치(100)의 발광 효율이 향상될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 표시 장치의 확대 평면도이다. 도 7은 도 6의 VII-VII'에 따른 단면도이다. 도 6 및 도 7의 표시 장치(600)는 도 1 내지 도 5의 표시 장치(100)와 비교하여 백색 서브 픽셀(SPW)의 1 트랜지스터(620b), 제2 트랜지스터(630), 스토리지 커패시터(650b) 및 연장부(662)의 구조만이 상이할 뿐, 다른 구성은 실질적으로 동일하므로 중복 설명은 생략한다.
도 6 및 도 7을 참조하면, 백색 서브 픽셀(SPW)의 회로 영역(CA)에 제1 트랜지스터(620b), 제2 트랜지스터(630), 제3 트랜지스터(140), 스토리지 커패시터(650b) 및 연장부(662)가 배치된다.
백색 서브 픽셀(SPW)의 제1 트랜지스터(620b)는 제1 게이트 전극(621b), 제1 소스 전극(622b), 제1 드레인 전극(623b) 및 제1 액티브층(624b)을 포함한다. 발광 소자(160)의 제1 전극(161)과 고전위 전원 배선(VDD)에 전기적으로 연결된 제1 트랜지스터(620b)는 구동 트랜지스터일 수 있다.
먼저, 버퍼층(111) 상에 제1 드레인 전극(623b)이 배치된다. 백색 서브 픽셀(SPW)의 제1 드레인 전극(623b)은 적색 서브 픽셀(SPR)의 제1 드레인 전극(123a)과 일체로 이루어질 수 있다. 즉, 백색 서브 픽셀(SPW)의 제1 드레인 전극(623b)과 적색 서브 픽셀(SPR)의 제1 드레인 전극(123a)은 일체로 이루어져 하나의 제1 고전위 전원 배선(VDD1)을 공유할 수 있다. 따라서, 제1 드레인 전극(623b)은 버퍼층(111)에 형성된 컨택홀을 통해 제1 고전위 전원 배선(VDD1)과 전기적으로 연결될 수 있다.
백색 서브 픽셀(SPW)의 제1 액티브층(624b)은 버퍼층(111) 상에 배치된다. 제1 액티브층(624b)은 제1 드레인 전극(623b)과 일체로 이루어질 수 있다. 즉, 백색 서브 픽셀(SPW)에서 제1 게이트 전극(621b)에 전압이 인가된 경우, 제1 액티브층(624b)과 일체로 이루어지고 제1 액티브층(624b)이 포함하는 물질이 도체화된 영역인 제1 드레인 전극(623b)이 제1 고전위 전원 배선(VDD1)으로부터의 전원 신호를 제1 액티브층(624b) 및 제1 소스 전극(622b)으로 전달할 수 있다. 또한, 도체화되지 않은 영역인 제1 액티브층(624b)은 제1 트랜지스터(620b)의 채널로서 기능할 수 있다.
백색 서브 픽셀(SPW)의 제1 게이트 전극(621b)은 제1 액티브층(624b)에 중첩하도록 게이트 절연층(112) 상에 배치된다. 백색 서브 픽셀(SPW)의 제1 게이트 전극(621b)은 적색 서브 픽셀(SPR), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG)의 제1 게이트 전극(121a)과 동일 층에 배치되어, 동일한 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
백색 서브 픽셀(SPW)의 제1 소스 전극(622b)은 게이트 절연층(112) 상에서 제1 게이트 전극(621b)과 이격되어 배치된다. 제1 소스 전극(622b)은 게이트 절연층(112)에 형성된 컨택홀을 통해 제1 액티브층(624b)과 전기적으로 연결될 수 있다. 제1 소스 전극(622b)은 제1 게이트 전극(621b)과 동일 층에 배치되어, 동일한 물질로 이루어질 수 있으나, 이에 제한되지 않는다. 예를 들어, 제1 소스 전극(622b)은 제1 액티브층(624b)과 일체로 이루어질 수도 있다. 이러한 경우, 제1 소스 전극(622b)은 제1 액티브층(624b)으로부터 연장되어 제1 액티브층(624b)이 포함하는 물질이 도체화된 영역일 수 있다.
백색 서브 픽셀(SPW)의 제2 트랜지스터(630)는 제2 게이트 전극(631), 제2 소스 전극(632), 제2 드레인 전극(633) 및 제2 액티브층(634)을 포함한다. 게이트 배선(GL)과 데이터 배선(DL), 제1 트랜지스터(620a)의 제1 게이트 전극(621a)에 전기적으로 연결된 제2 트랜지스터(630)는 스위칭 트랜지스터일 수 있다.
먼저, 기판(110)과 버퍼층(111) 사이에 제2 드레인 전극(633)이 배치된다. 제2 드레인 전극(633)은 복수의 데이터 배선(DL) 중 하나의 데이터 배선(DL)과 전기적으로 연결된다. 제2 드레인 전극(633)은 복수의 데이터 배선(DL)과 일체로 이루어져, 복수의 데이터 배선(DL)과 동일한 물질로 형성될 수 있다. 예를 들어, 백색 서브 픽셀(SPW)의 제2 드레인 전극(633)은 제2 데이터 배선(DL2)과 일체로 이루어질 수 있다.
백색 서브 픽셀(SPW)의 제2 액티브층(634)은 버퍼층(111) 상에 배치된다. 제2 액티브층(634)은 버퍼층(111)에 형성된 컨택홀을 통해 제2 드레인 전극(633)과 전기적으로 연결될 수 있다. 제2 액티브층(634)은 제1 액티브층(624b)과 동일 층에 배치되어, 동일한 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
백색 서브 픽셀(SPW)의 제2 소스 전극(632)은 버퍼층(111) 상에 배치된다. 제2 소스 전극(632)은 제2 액티브층(634)과 일체로 이루어질 수 있다. 즉, 제2 소스 전극(632)은 제2 액티브층(634)으로부터 연장되어 제2 액티브층(634)이 포함하는 물질이 도체화된 영역일 수 있다. 제2 소스 전극(632)은 제2 트랜지스터(630)와 제1 트랜지스터(620a)의 제1 게이트 전극(621a)을 전기적으로 연결할 수 있다.
백색 서브 픽셀(SPW)의 제2 게이트 전극(631)은 제2 액티브층(634)에 중첩하도록 게이트 절연층(112) 상에 배치된다. 제2 게이트 전극(631)은 게이트 배선(GL)으로부터 연장된다. 따라서, 제2 게이트 전극(631)은 게이트 배선(GL)과 일체로 이루어져 게이트 배선(GL)과 동일한 물질로 형성될 수 있다.
백색 서브 픽셀(SPW)의 스토리지 커패시터(650b)는 한 프레임 동안 발광 소자(160)가 계속해서 동일한 상태를 유지하도록 제1 트랜지스터(620b)의 제1 게이트 전극(621b)과 제1 소스 전극(622b) 사이의 전압을 저장할 수 있다. 스토리지 커패시터(650b)는 제1 커패시터 전극(651b) 및 제2 커패시터 전극(652b)을 포함한다.
백색 서브 픽셀(SPW)의 제1 커패시터 전극(651b)은 버퍼층(111)과 패시베이션층(113) 사이에 배치된다. 제1 커패시터 전극(651b)은 제2 소스 전극(632)과 일체로 이루어져 제2 소스 전극(632)과 전기적으로 연결될 수 있다. 즉, 제1 커패시터 전극(651b)은 제1 액티브층(624b) 및 제2 액티브층(634)과 동일 층에 배치되어, 제1 액티브층(624b) 및 제2 액티브층(634)이 포함하는 물질이 도체화된 영역일 수 있다. 제1 커패시터 전극(651b)은 게이트 절연층(112)에 형성된 컨택홀을 통해 제1 게이트 전극(621b)과 전기적으로 연결될 수 있다. 즉, 제2 트랜지스터(630)의 제2 소스 전극(632)과 제1 트랜지스터(620b)의 제1 게이트 전극(621b)은 제1 커패시터 전극(651b)을 통해 전기적으로 연결될 수 있다.
백색 서브 픽셀(SPW)의 제2 커패시터 전극(652b)은 패시베이션층(113) 상에 배치된다. 제2 커패시터 전극(652b)은 발광 소자(160)의 제1 전극(161)으로부터 회로 영역(CA)을 향해 연장된 연장부(662)와 일체로 이루어져 연장부(662)와 전기적으로 연결될 수 있다. 이에, 제2 커패시터 전극(652b)은 제1 전극(161)과 동일한 투명 도전성 물질로 이루어질 수 있다. 이때, 제2 커패시터 전극(652b)은 연장부(662) 중 제1 커패시터 전극(651b)과 중첩하는 영역으로 정의될 수 있다.
한편, 연장부(662)의 일부 영역은 제1 전극(161)과 동일 층인 평탄화층(114) 상에 배치되나, 나머지 영역은 패시베이션층(113) 상에 배치될 수 있다. 이때, 패시베이션층(113) 상에 배치되는 연장부(662)의 나머지 영역은 제2 커패시터 전극(652b)과 대응될 수 있다. 구체적으로, 평탄화층(114)은 패시베이션층(113) 상에서 제1 커패시터 전극(651b)과 중첩되는 패시베이션층(113)의 일부를 노출시키도록 배치될 수 있다. 즉, 제1 커패시터 전극(651b)과 중첩되는 패시베이션층(113) 상에는 평탄화층(114)이 배치되지 않는다. 그리고 제2 커패시터 전극(652b)은 평탄화층(114) 상의 연장부(662)로부터 연장되어 평탄화층(114)에 의하여 노출된 패시베이션층(113) 상에 배치될 수 있다. 따라서, 제2 커패시터 전극(652b)과 제1 커패시터 전극(651b) 사이에는 1개의 절연층, 즉, 패시베이션층(113)만이 배치될 수 있다.
제2 커패시터 전극(652b)은 연장부(662)와 연결되어 평탄화층(114) 및 패시베이션층(113)에 형성된 컨택홀을 통해 제1 소스 전극(622b)과 전기적으로 연결될 수 있다. 제2 커패시터 전극(652b)은 연장부(662) 및 제1 소스 전극(622b)을 통해 제3 트랜지스터(140)의 제3 소스 전극(142)과 전기적으로 연결될 수 있다.
백색 서브 픽셀(SPW)의 연장부(662)는 백색 서브 픽셀(SPW)의 발광 영역(EA)에 배치된 제1 전극(161)으로부터 회로 영역(CA)으로 연장된다. 이때, 발광 소자(160)의 발광층(164) 및 제2 전극(165)은 발광 영역(EA) 및 회로 영역(CA) 전체에 배치된다. 이에, 연장부(662) 상에는 발광층(164) 및 제2 전극(165)이 배치될 수 있다. 따라서, 회로 영역(CA) 중 연장부(662)가 배치된 영역에서는 발광이 이루어질 수 있다.
백색 서브 픽셀(SPW)의 연장부(662)는 제1 전극(161)으로부터 제1 소스 전극(622b)을 향해 연장된다. 이때, 연장부(662)의 일부 영역은 제1 전극(161)과 동일하게 평탄화층(114) 상에 배치될 수 있다. 연장부(662)는 평탄화층(114) 및 패시베이션층(113)에 형성된 컨택홀을 통해 제1 소스 전극(622b)과 전기적으로 연결될 수 있다. 따라서, 발광 소자(160)의 제1 전극(161)은 연장부(662)를 통해 제1 트랜지스터(620b)의 제1 소스 전극(622b)과 전기적으로 연결될 수 있다.
백색 서브 픽셀(SPW)의 연장부(662)는 스토리지 커패시터(650b)의 제2 커패시터 전극(652b)과 일체로 이루어져 제2 커패시터 전극(652b)과 전기적으로 연결될 수 있다. 구체적으로, 연장부(662)의 일부 영역은 제2 커패시터 전극(652b)으로 기능할 수 있다. 이때, 제2 커패시터 전극(652b)과 대응되는 연장부(662)의 일부 영역은 패시베이션층(113) 상에 배치될 수 있다. 이에, 연장부(662) 중 제2 커패시터 전극(652b)과 대응되는 영역은 패시베이션층(113)을 사이에 두고 제1 커패시터 전극(651b)과 중첩할 수 있다.
본 발명의 다른 실시예에 따른 표시 장치(600)에서, 백색 서브 픽셀(SPW)의 제1 커패시터 전극(651b)과 제2 커패시터 전극(652b) 사이의 절연층의 개수는 적색 서브 픽셀(SPR), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG)의 제1 커패시터 전극(151a)과 제2 커패시터 전극(152a) 사이의 절연층의 개수보다 작다. 구체적으로, 백색 서브 픽셀(SPW)의 제1 커패시터 전극(651b)과 제2 커패시터 전극(652b) 사이에는 하나의 절연층인 패시베이션층(113)만이 배치될 수 있다. 적색 서브 픽셀(SPR), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG)의 제1 커패시터 전극(151a)과 제2 커패시터 전극(152a) 사이에는 두개의 절연층인 버퍼층(111) 및 게이트 절연층(112)이 배치될 수 있다. 따라서, 백색 서브 픽셀(SPW)의 제1 커패시터 전극(651b)과 제2 커패시터 전극(652b) 사이의 거리는 적색 서브 픽셀(SPR), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG)의 제1 커패시터 전극(151a)과 제2 커패시터 전극(152a) 사이의 거리보다 상대적으로 작아질 수 있다.
백색 서브 픽셀(SPW)의 제1 커패시터 전극(651b)과 제2 커패시터 전극(652b) 사이의 거리가 감소됨으로써, 백색 서브 픽셀(SPW)에 필요한 커패시턴스를 유지함과 동시에 제1 커패시터 전극(651b)의 면적은 감소시킬 수 있다. 따라서, 백색 서브 픽셀(SPW)의 제1 커패시터 전극(651b)과 제2 커패시터 전극(652b)의 면적은 적색 서브 픽셀(SPR), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG)의 제1 커패시터 전극(151a)과 제2 커패시터 전극(152a)의 면적보다 작아질 수 있다. 또한, 스토리지 커패시터(650b)의 면적이 감소된 만큼 광이 방출되는 면적이 증가하여 개구율 및 휘도를 증가시킬 수 있다.
더불어, 백색 서브 픽셀(SPW)에서는 빛샘이 개구율 및 휘도 향상에 기여할 수 있으므로, 별도의 빛샘 방지 구조를 필요로 하지 않는다. 따라서, 제1 커패시터 전극(651b) 및 제2 커패시터 전극(652b)이 적색 서브 픽셀(SPR), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG)의 제1 커패시터 전극(151a) 및 제2 커패시터 전극(152a)과 동일 층에서 동일한 금속층으로 이루어지지 않아도 무방하다. 이에, 제1 커패시터 전극(651b)은 제1 액티브층(624b)과 동일 층에 배치되어, 제1 액티브층(624b)이 포함하는 물질인 반도체 물질이 도체화된 영역으로 형성될 수 있다. 이때, 제1 커패시터 전극(651b)의 하부에는 버퍼층(111) 및 기판(110)이 배치되어 금속층이 존재하지 않을 수 있다. 또한, 제2 커패시터 전극(652b)은 제1 전극(161)과 동일 층에 배치되어, 제1 전극(161)과 동일하게 투명 도전성 물질로 형성될 수 있다. 따라서, 백색 서브 픽셀(SPW)의 회로 영역(CA)에서 발광된 광이 불투명한 금속층에 의하여 차단되는 것이 최소화되고, 개구율 및 휘도가 향상될 수 있다.
본 발명의 다른 실시예에 따른 표시 장치(600)에서는 백색 서브 픽셀(SPW)의 제2 커패시터 전극(652b)이 제1 전극(161)으로부터 연장된 연장부(662)와 일체로 이루어질 수 있다. 즉, 연장부(662)의 일부는 제2 커패시터 전극(652b)으로 기능함으로써, 연장부(662)는 제1 커패시터 전극(651b)과 완전히 중첩하는 면적을 가질 수 있다. 이에, 백색 서브 픽셀(SPW)의 연장부(662)의 면적은 적색 서브 픽셀(SPR), 청색 서브 픽셀(SPB) 및 녹색 서브 픽셀(SPG)의 연장부(162)의 면적보다 클 수 있다. 이때, 연장부(662) 상에는 발광층(164) 및 제2 전극(165)이 배치될 수 있다. 즉, 제2 커패시터 전극(652b)은 제1 커패시터 전극(651a)과 함께 스토리지 커패시터(650a)의 구성 요소로서 기능함과 동시에 발광층(164) 및 제2 전극(165)과 함께 발광 소자의 구성 요소로서 기능할 수 있다. 다시 말해서, 백색 서브 픽셀(SPW)의 스토리지 커패시터(650b)에서도 발광이 이루어질 수 있다. 따라서, 백색 서브 픽셀(SPW)의 회로 영역(CA)에서 스토리지 커패시터(650b)가 차지하는 면적만큼 광이 방출되는 면적이 증가할 수 있다. 이에, 백색 서브 픽셀(SPW)의 개구율 및 휘도가 보다 상승될 수 있고, 표시 장치(600)의 발광 효율이 향상될 수 있다.
본 발명의 실시예에 따른 표시 장치는 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 발광 영역 및 회로 영역을 포함하는 복수의 서브 픽셀이 정의된 기판, 회로 영역에 배치되고, 제1 커패시터 전극 및 제1 커패시터 전극 상에 배치되는 제2 커패시터 전극을 포함하는 스토리지 커패시터, 회로 영역에 배치되는 구동 트랜지스터 및 복수의 서브 픽셀 각각에 배치되는 발광 소자를 포함하고, 복수의 서브 픽셀은 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀 및 백색 서브 픽셀을 포함하고, 백색 서브 픽셀에 배치된 제1 커패시터 전극 및 제2 커패시터 전극 간의 거리는, 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀에 배치된 제1 커패시터 전극과 제2 커패시터 전극 간의 거리보다 작다.
본 발명의 다른 특징에 따르면, 백색 서브 픽셀에 배치된 제1 커패시터 전극 및 제2 커패시터 전극 각각의 면적은 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀에 배치된 제1 커패시터 전극 및 제2 커패시터 전극 각각의 면적보다 작을 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 서브 픽셀 각각에 배치된 제1 커패시터 전극은 서로 동일 층에 배치되고, 백색 서브 픽셀에 배치된 제2 커패시터 전극은 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀에 배치된 제2 커패시터 전극보다 하부에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 백색 서브 픽셀에 배치된 제1 커패시터 전극과 제2 커패시터 전극 사이의 절연층의 개수는 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀에 배치된 제1 커패시터 전극과 제2 커패시터 전극 사이의 절연층의 개수보다 작을 수 있다.
본 발명의 또 다른 특징에 따르면, 기판 및 제1 커패시터 전극 상에 배치되는 버퍼층 및 구동 트랜지스터의 제1 게이트 전극 하부에 배치되는 게이트 절연층을 더 포함하고, 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀에 배치된 제1 커패시터 전극과 제2 커패시터 전극 사이에는 버퍼층 및 게이트 절연층이 배치되고, 백색 서브 픽셀에 배치된 제1 커패시터 전극과 제2 커패시터 전극 사이에는 버퍼층이 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 기판 상에 배치되는 버퍼층, 구동 트랜지스터의 제1 게이트 전극 하부에 배치되는 게이트 절연층 및 제1 게이트 전극 상부에 배치되는 패시베이션층을 더 포함하고, 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀에 배치된 제1 커패시터 전극과 제2 커패시터 전극 사이에는 버퍼층 및 게이트 절연층이 배치되고, 백색 서브 픽셀에 배치된 제1 커패시터 전극과 제2 커패시터 전극 사이에는 패시베이션층이 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 발광 소자는, 발광 영역에 배치된 제1 전극 및 제1 전극으로부터 회로 영역으로 연장된 연장부를 포함하고, 백색 서브 픽셀에 배치된 연장부는 백색 서브 픽셀에 배치된 제2 커패시터 전극과 일체로 이루어질 수 있다.
본 발명의 또 다른 특징에 따르면, 백색 서브 픽셀에 배치된 연장부는 백색 서브 픽셀에 배치된 제1 커패시터 전극과 중첩하고, 백색 서브 픽셀에 배치된 연장부의 면적은 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀에 배치된 연장부의 면적보다 클 수 있다.
본 발명의 또 다른 특징에 따르면, 구동 트랜지스터와 스토리지 커패시터의 상부를 평탄화하는 평탄화층을 더 포함하고, 발광 소자는, 평탄화층 상에 배치된 제1 전극, 제1 전극 상에서, 발광 영역 및 회로 영역 전체에 배치된 발광층, 발광층 상에서, 발광 영역 및 회로 영역 전체에 배치된 제2 전극을 포함하고, 제1 전극은 복수의 서브 픽셀 각각에서 서로 이격되어 배치되고, 서로 이격된 제1 전극 사이에는 발광층이 배치될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀 및 백색 서브 픽셀을 포함하는 복수의 서브 픽셀이 정의된 기판, 복수의 서브 픽셀 각각에 배치되고, 제1 커패시터 전극 및 제1 커패시터 전극 상에 배치되는 제2 커패시터 전극을 포함하는 스토리지 커패시터, 복수의 서브 픽셀 각각에 배치되는 구동 트랜지스터 및 복수의 서브 픽셀 각각에 배치되는 발광 소자를 포함하고, 백색 서브 픽셀에 배치된 제1 커패시터 전극과 제2 커패시터 전극 사이의 절연층의 개수는 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀에 배치된 제1 커패시터 전극과 제2 커패시터 전극 사이의 절연층의 개수보다 작다.
본 발명의 다른 특징에 따르면, 백색 서브 픽셀에 배치된 제1 커패시터 전극 및 제2 커패시터 전극 간의 거리는, 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀에 배치된 제1 커패시터 전극과 제2 커패시터 전극 간의 거리보다 작을 수 있다.
본 발명의 또 다른 특징에 따르면, 백색 서브 픽셀에 배치된 제1 커패시터 전극 및 제2 커패시터 전극 각각의 면적은 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀에 배치된 제1 커패시터 전극 및 제2 커패시터 전극 각각의 면적보다 작을 수 있다.
본 발명의 또 다른 특징에 따르면, 구동 트랜지스터는, 제1 액티브층 및 제1 액티브층 상에 배치되는 제1 게이트 전극을 포함하고, 백색 서브 픽셀에 배치된 제1 커패시터 전극 또는 제2 커패시터 전극은 제1 액티브층과 동일 층에 배치되고, 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀에 배치된 제1 커패시터 전극 및 제2 커패시터 전극은 모두 제1 액티브층과 다른 층에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 복수의 서브 픽셀 각각에 배치된 제1 커패시터 전극은 서로 동일 층에 배치되고, 백색 서브 픽셀에 배치된 제2 커패시터 전극은 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀에 배치된 제2 커패시터 전극보다 하부에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 발광 소자는, 복수의 서브 픽셀 각각에 배치된 애노드 및 애노드로부터 스토리지 커패시터를 향하여 연장된 연장부를 포함하고, 백색 서브 픽셀에 배치된 연장부는 백색 서브 픽셀에 배치된 제2 커패시터 전극과 일체로 이루어질 수 있다.
본 발명의 또 다른 특징에 따르면, 구동 트랜지스터와 스토리지 커패시터의 상부를 평탄화하는 평탄화층을 더 포함하고, 발광 소자는, 복수의 서브 픽셀 각각에서 평탄화층 상에 배치된 복수의 애노드, 복수의 애노드를 덮도록 복수의 서브 픽셀 전체에 배치된 발광층 및 발광층을 덮도록 복수의 서브 픽셀 전체에 배치된 캐소드를 포함하고, 발광층 중 일부는 평탄화층 상에 배치될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 발광 영역 및 회로 영역을 포함하는 복수의 서브 픽셀이 정의된 기판, 회로 영역에 배치되고, 제1 커패시터 전극 및 제1 커패시터 전극 상에 배치되는 제2 커패시터 전극을 포함하는 스토리지 커패시터, 회로 영역에 배치되고, 제1 액티브층 및 제1 액티브층 상에 배치되는 제1 게이트 전극을 포함하는 구동 트랜지스터 및 복수의 서브 픽셀 각각에 배치되는 발광 소자를 포함하고, 복수의 서브 픽셀은 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀 및 백색 서브 픽셀을 포함하고, 백색 서브 픽셀에 배치된 제1 커패시터 전극 및 제2 커패시터 전극 중 하나는 제1 액티브층과 동일 층에 배치되고, 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀에 배치된 제1 커패시터 전극 및 제2 커패시터 전극은 모두 제1 액티브층과 다른 층에 배치된다.
본 발명의 다른 특징에 따르면, 복수의 서브 픽셀 각각에 배치된 제1 커패시터 전극은 서로 동일 층에 배치되고, 백색 서브 픽셀에 배치된 제2 커패시터 전극은 제1 액티브층과 동일 층에 배치되고, 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀에 배치된 제2 커패시터 전극은 제1 게이트 전극과 동일 층에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 게이트 전극 상에 배치되는 패시베이션층 및 패시베이션층 상에 배치되어 패시베이션층의 일부를 노출시키는 평탄화층을 더 포함하고, 백색 서브 픽셀에 배치된 제1 커패시터 전극은 제1 액티브층과 동일 층에 배치되고, 백색 서브 픽셀에 배치된 제2 커패시터 전극은 평탄화층에 의하여 노출된 패시베이션층 상에 배치되고, 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀에 배치된 제1 커패시터 전극은 제1 액티브층보다 하부에 배치되고, 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀에 배치된 제2 커패시터 전극은 제1 게이트 전극과 동일 층에 배치될 수 있다.
본 발명의 또 다른 특징에 따르면, 백색 서브 픽셀에 배치된 제1 커패시터 전극 또는 제2 커패시터 전극은 제1 액티브층이 포함하는 물질이 도체화된 물질을 포함하고, 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀에 배치된 제2 커패시터 전극은 제1 게이트 전극과 동일한 물질을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 기판과 제1 액티브층 사이에 배치된 차광층을 더 포함하고, 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀의 제1 커패시터 전극은 차광층과 동일한 물질을 포함하고, 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀의 제2 커패시터 전극은 제1 게이트 전극과 동일한 물질을 포함하며, 백색 서브 픽셀의 제1 커패시터 전극은 차광층과 동일한 물질을 포함하고, 백색 서브 픽셀의 제2 커패시터 전극은 제1 액티브층이 포함하는 물질이 도체화된 물질을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 기판과 제1 액티브층 사이에 배치된 차광층을 더 포함하고, 발광 소자는 제1 전극, 발광층 및 제2 전극을 포함하며, 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀의 제1 커패시터 전극은 차광층과 동일한 물질을 포함하고, 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀의 제2 커패시터 전극은 제1 게이트 전극과 동일한 물질을 포함하며, 백색 서브 픽셀의 제1 커패시터 전극은 제1 액티브층이 포함하는 물질이 도체화된 물질을 포함하고, 백색 서브 픽셀의 제2 커패시터 전극은 제1 전극과 동일한 물질을 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 600: 표시 장치
110: 기판
111: 버퍼층
112: 게이트 절연층
113: 패시베이션층
114: 평탄화층
120, 120a, 120b, 620b: 제1 트랜지스터
121a, 121b, 621b: 제1 게이트 전극
122a, 122b, 622b: 제1 소스 전극
123a, 123b, 623b: 제1 드레인 전극
124a, 124b, 624b: 제1 액티브층
130, 630: 제2 트랜지스터
131, 631: 제2 게이트 전극
132, 632: 제2 소스 전극
133, 633: 제2 드레인 전극
134, 634: 제2 액티브층
140: 제3 트랜지스터
141: 제3 게이트 전극
142: 제3 소스 전극
143: 제3 드레인 전극
144: 제3 액티브층
150a, 150b, 650b: 스토리지 커패시터
151a, 151b, 651b: 제1 커패시터 전극
152a, 152b, 652b: 제2 커패시터 전극
160: 발광 소자
161: 제1 전극
162, 662: 연장부
163: 리페어부
164: 발광층
165: 제2 전극
171, 172: 컬러 필터
AA: 표시 영역
NA: 비표시 영역
SP: 서브 픽셀
SPR: 적색 서브 픽셀
SPW: 백색 서브 픽셀
SPB: 청색 서브 픽셀
SPG: 녹색 서브 픽셀
EA: 발광 영역
CA: 회로 영역
GL: 게이트 배선
DL, DL1, DL2, DL3, DL4: 데이터 배선
VDD, VDD1, VDD2: 고전위 전원 배선
VSS: 저전위 전원 배선
SL: 센싱 배선
RL: 기준 배선
SRL: 보조 기준 배선
N1, N2: 노드
RP: 리페어 패턴
DP: 더미 패턴

Claims (22)

  1. 발광 영역 및 회로 영역을 포함하는 복수의 서브 픽셀이 정의된 기판;
    상기 회로 영역에 배치되고, 제1 커패시터 전극 및 상기 제1 커패시터 전극 상에 배치되는 제2 커패시터 전극을 포함하는 스토리지 커패시터;
    상기 회로 영역에 배치되는 구동 트랜지스터; 및
    상기 복수의 서브 픽셀 각각에 배치되는 발광 소자를 포함하고,
    상기 복수의 서브 픽셀은 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀 및 백색 서브 픽셀을 포함하고,
    상기 백색 서브 픽셀에 배치된 상기 제1 커패시터 전극 및 상기 제2 커패시터 전극 간의 거리는, 상기 적색 서브 픽셀, 상기 녹색 서브 픽셀 및 상기 청색 서브 픽셀에 배치된 상기 제1 커패시터 전극과 상기 제2 커패시터 전극 간의 거리보다 작은, 표시 장치.
  2. 제1항에 있어서,
    상기 백색 서브 픽셀에 배치된 상기 제1 커패시터 전극 및 상기 제2 커패시터 전극 각각의 면적은 상기 적색 서브 픽셀, 상기 녹색 서브 픽셀 및 상기 청색 서브 픽셀에 배치된 상기 제1 커패시터 전극 및 상기 제2 커패시터 전극 각각의 면적보다 작은, 표시 장치.
  3. 제1항에 있어서,
    상기 복수의 서브 픽셀 각각에 배치된 상기 제1 커패시터 전극은 서로 동일 층에 배치되고,
    상기 백색 서브 픽셀에 배치된 상기 제2 커패시터 전극은 상기 적색 서브 픽셀, 상기 녹색 서브 픽셀 및 상기 청색 서브 픽셀에 배치된 상기 제2 커패시터 전극보다 하부에 배치되는, 표시 장치.
  4. 제1항에 있어서,
    상기 백색 서브 픽셀에 배치된 상기 제1 커패시터 전극과 상기 제2 커패시터 전극 사이의 절연층의 개수는 상기 적색 서브 픽셀, 상기 녹색 서브 픽셀 및 상기 청색 서브 픽셀에 배치된 상기 제1 커패시터 전극과 상기 제2 커패시터 전극 사이의 절연층의 개수보다 작은, 표시 장치.
  5. 제4항에 있어서,
    상기 기판 및 상기 제1 커패시터 전극 상에 배치되는 버퍼층; 및
    상기 구동 트랜지스터의 제1 게이트 전극 하부에 배치되는 게이트 절연층을 더 포함하고,
    상기 적색 서브 픽셀, 상기 녹색 서브 픽셀 및 상기 청색 서브 픽셀에 배치된 상기 제1 커패시터 전극과 상기 제2 커패시터 전극 사이에는 상기 버퍼층 및 상기 게이트 절연층이 배치되고,
    상기 백색 서브 픽셀에 배치된 상기 제1 커패시터 전극과 상기 제2 커패시터 전극 사이에는 상기 버퍼층이 배치되는, 표시 장치.
  6. 제4항에 있어서,
    상기 기판 상에 배치되는 버퍼층;
    상기 구동 트랜지스터의 제1 게이트 전극 하부에 배치되는 게이트 절연층; 및
    상기 제1 게이트 전극 상부에 배치되는 패시베이션층을 더 포함하고,
    상기 적색 서브 픽셀, 상기 녹색 서브 픽셀 및 상기 청색 서브 픽셀에 배치된 상기 제1 커패시터 전극과 상기 제2 커패시터 전극 사이에는 상기 버퍼층 및 상기 게이트 절연층이 배치되고,
    상기 백색 서브 픽셀에 배치된 상기 제1 커패시터 전극과 상기 제2 커패시터 전극 사이에는 상기 패시베이션층이 배치되는, 표시 장치.
  7. 제1항에 있어서,
    상기 발광 소자는, 상기 발광 영역에 배치된 제1 전극 및 상기 제1 전극으로부터 상기 회로 영역으로 연장된 연장부를 포함하고,
    상기 백색 서브 픽셀에 배치된 상기 연장부는 상기 백색 서브 픽셀에 배치된 상기 제2 커패시터 전극과 일체로 이루어지는, 표시 장치.
  8. 제7항에 있어서,
    상기 백색 서브 픽셀에 배치된 상기 연장부는 상기 백색 서브 픽셀에 배치된 상기 제1 커패시터 전극과 중첩하고,
    상기 백색 서브 픽셀에 배치된 상기 연장부의 면적은 상기 적색 서브 픽셀, 상기 녹색 서브 픽셀 및 상기 청색 서브 픽셀에 배치된 상기 연장부의 면적보다 큰, 표시 장치.
  9. 제1항에 있어서,
    상기 구동 트랜지스터와 상기 스토리지 커패시터의 상부를 평탄화하는 평탄화층을 더 포함하고,
    상기 발광 소자는,
    상기 평탄화층 상에 배치된 제1 전극;
    상기 제1 전극 상에서, 상기 발광 영역 및 상기 회로 영역 전체에 배치된 발광층;
    상기 발광층 상에서, 상기 발광 영역 및 상기 회로 영역 전체에 배치된 제2 전극을 포함하고,
    상기 제1 전극은 상기 복수의 서브 픽셀 각각에서 서로 이격되어 배치되고,
    서로 이격된 상기 제1 전극 사이에는 상기 발광층이 배치되는, 표시 장치.
  10. 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀 및 백색 서브 픽셀을 포함하는 복수의 서브 픽셀이 정의된 기판;
    상기 복수의 서브 픽셀 각각에 배치되고, 제1 커패시터 전극 및 상기 제1 커패시터 전극 상에 배치되는 제2 커패시터 전극을 포함하는 스토리지 커패시터;
    상기 복수의 서브 픽셀 각각에 배치되는 구동 트랜지스터; 및
    상기 복수의 서브 픽셀 각각에 배치되는 발광 소자를 포함하고,
    상기 백색 서브 픽셀에 배치된 상기 제1 커패시터 전극과 상기 제2 커패시터 전극 사이의 절연층의 개수는 상기 적색 서브 픽셀, 상기 녹색 서브 픽셀 및 상기 청색 서브 픽셀에 배치된 상기 제1 커패시터 전극과 상기 제2 커패시터 전극 사이의 절연층의 개수보다 작은, 표시 장치.
  11. 제10항에 있어서,
    상기 백색 서브 픽셀에 배치된 상기 제1 커패시터 전극 및 상기 제2 커패시터 전극 간의 거리는, 상기 적색 서브 픽셀, 상기 녹색 서브 픽셀 및 상기 청색 서브 픽셀에 배치된 상기 제1 커패시터 전극과 상기 제2 커패시터 전극 간의 거리보다 작은, 표시 장치.
  12. 제10항에 있어서,
    상기 백색 서브 픽셀에 배치된 상기 제1 커패시터 전극 및 상기 제2 커패시터 전극 각각의 면적은 상기 적색 서브 픽셀, 상기 녹색 서브 픽셀 및 상기 청색 서브 픽셀에 배치된 상기 제1 커패시터 전극 및 상기 제2 커패시터 전극 각각의 면적보다 작은, 표시 장치.
  13. 제10항에 있어서,
    상기 구동 트랜지스터는, 제1 액티브층 및 상기 제1 액티브층 상에 배치되는 제1 게이트 전극을 포함하고,
    상기 백색 서브 픽셀에 배치된 상기 제1 커패시터 전극 또는 상기 제2 커패시터 전극은 상기 제1 액티브층과 동일 층에 배치되고,
    상기 적색 서브 픽셀, 상기 녹색 서브 픽셀 및 상기 청색 서브 픽셀에 배치된 상기 제1 커패시터 전극 및 상기 제2 커패시터 전극은 모두 상기 제1 액티브층과 다른 층에 배치되는, 표시 장치.
  14. 제10항에 있어서,
    상기 복수의 서브 픽셀 각각에 배치된 상기 제1 커패시터 전극은 서로 동일 층에 배치되고,
    상기 백색 서브 픽셀에 배치된 상기 제2 커패시터 전극은 상기 적색 서브 픽셀, 상기 녹색 서브 픽셀 및 상기 청색 서브 픽셀에 배치된 상기 제2 커패시터 전극보다 하부에 배치되는, 표시 장치.
  15. 제10항에 있어서,
    상기 발광 소자는, 상기 복수의 서브 픽셀 각각에 배치된 애노드 및 상기 애노드로부터 상기 스토리지 커패시터를 향하여 연장된 연장부를 포함하고,
    상기 백색 서브 픽셀에 배치된 상기 연장부는 상기 백색 서브 픽셀에 배치된 상기 제2 커패시터 전극과 일체로 이루어지는, 표시 장치.
  16. 제10항에 있어서,
    상기 구동 트랜지스터와 상기 스토리지 커패시터의 상부를 평탄화하는 평탄화층을 더 포함하고,
    상기 발광 소자는,
    상기 복수의 서브 픽셀 각각에서 상기 평탄화층 상에 배치된 복수의 애노드;
    상기 복수의 애노드를 덮도록 상기 복수의 서브 픽셀 전체에 배치된 발광층; 및
    상기 발광층을 덮도록 상기 복수의 서브 픽셀 전체에 배치된 캐소드를 포함하고,
    상기 발광층 중 일부는 상기 평탄화층 상에 배치되는, 표시 장치.
  17. 발광 영역 및 회로 영역을 포함하는 복수의 서브 픽셀이 정의된 기판;
    상기 회로 영역에 배치되고, 제1 커패시터 전극 및 상기 제1 커패시터 전극 상에 배치되는 제2 커패시터 전극을 포함하는 스토리지 커패시터;
    상기 회로 영역에 배치되고, 제1 액티브층 및 상기 제1 액티브층 상에 배치되는 제1 게이트 전극을 포함하는 구동 트랜지스터; 및
    상기 복수의 서브 픽셀 각각에 배치되는 발광 소자를 포함하고,
    상기 복수의 서브 픽셀은 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀 및 백색 서브 픽셀을 포함하고,
    상기 백색 서브 픽셀에 배치된 상기 제1 커패시터 전극 및 상기 제2 커패시터 전극 중 하나는 상기 제1 액티브층과 동일 층에 배치되고,
    상기 적색 서브 픽셀, 상기 녹색 서브 픽셀 및 상기 청색 서브 픽셀에 배치된 상기 제1 커패시터 전극 및 상기 제2 커패시터 전극은 모두 상기 제1 액티브층과 다른 층에 배치되는, 표시 장치.
  18. 제17항에 있어서,
    상기 복수의 서브 픽셀 각각에 배치된 상기 제1 커패시터 전극은 서로 동일 층에 배치되고,
    상기 백색 서브 픽셀에 배치된 상기 제2 커패시터 전극은 상기 제1 액티브층과 동일 층에 배치되고,
    상기 적색 서브 픽셀, 상기 녹색 서브 픽셀 및 상기 청색 서브 픽셀에 배치된 상기 제2 커패시터 전극은 상기 제1 게이트 전극과 동일 층에 배치되는, 표시 장치.
  19. 제17항에 있어서,
    상기 제1 게이트 전극 상에 배치되는 패시베이션층; 및
    상기 패시베이션층 상에 배치되어 상기 패시베이션층의 일부를 노출시키는 평탄화층을 더 포함하고,
    상기 백색 서브 픽셀에 배치된 상기 제1 커패시터 전극은 상기 제1 액티브층과 동일 층에 배치되고,
    상기 백색 서브 픽셀에 배치된 상기 제2 커패시터 전극은 상기 평탄화층에 의하여 노출된 상기 패시베이션층 상에 배치되고,
    상기 적색 서브 픽셀, 상기 녹색 서브 픽셀 및 상기 청색 서브 픽셀에 배치된 상기 제1 커패시터 전극은 상기 제1 액티브층보다 하부에 배치되고,
    상기 적색 서브 픽셀, 상기 녹색 서브 픽셀 및 상기 청색 서브 픽셀에 배치된 상기 제2 커패시터 전극은 상기 제1 게이트 전극과 동일 층에 배치되는, 표시 장치.
  20. 제17항에 있어서,
    상기 백색 서브 픽셀에 배치된 상기 제1 커패시터 전극 또는 상기 제2 커패시터 전극은 상기 제1 액티브층이 포함하는 물질이 도체화된 물질을 포함하고,
    상기 적색 서브 픽셀, 상기 녹색 서브 픽셀 및 상기 청색 서브 픽셀에 배치된 상기 제2 커패시터 전극은 상기 제1 게이트 전극과 동일한 물질을 포함하는, 표시 장치.
  21. 제17항에 있어서,
    상기 기판과 상기 제1 액티브층 사이에 배치된 차광층을 더 포함하고,
    상기 적색 서브 픽셀, 상기 녹색 서브 픽셀 및 상기 청색 서브 픽셀의 상기 제1 커패시터 전극은 상기 차광층과 동일한 물질을 포함하고,
    상기 적색 서브 픽셀, 상기 녹색 서브 픽셀 및 상기 청색 서브 픽셀의 상기 제2 커패시터 전극은 상기 제1 게이트 전극과 동일한 물질을 포함하며,
    상기 백색 서브 픽셀의 상기 제1 커패시터 전극은 상기 차광층과 동일한 물질을 포함하고,
    상기 백색 서브 픽셀의 상기 제2 커패시터 전극은 제1 액티브층이 포함하는 물질이 도체화된 물질을 포함하는, 표시 장치.
  22. 제17항에 있어서,
    상기 기판과 상기 제1 액티브층 사이에 배치된 차광층을 더 포함하고,
    상기 발광 소자는 제1 전극, 발광층 및 제2 전극을 포함하며,
    상기 적색 서브 픽셀, 상기 녹색 서브 픽셀 및 상기 청색 서브 픽셀의 상기 제1 커패시터 전극은 상기 차광층과 동일한 물질을 포함하고,
    상기 적색 서브 픽셀, 상기 녹색 서브 픽셀 및 상기 청색 서브 픽셀의 상기 제2 커패시터 전극은 상기 제1 게이트 전극과 동일한 물질을 포함하며,
    상기 백색 서브 픽셀의 상기 제1 커패시터 전극은 상기 제1 액티브층이 포함하는 물질이 도체화된 물질을 포함하고,
    상기 백색 서브 픽셀의 상기 제2 커패시터 전극은 상기 제1 전극과 동일한 물질을 포함하는, 표시 장치.
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