KR20210082310A - 반도체 소자 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자는 하부 전극, 상부 전극 및 상기 하부 전극과 상기 상부 전극 사이의 유전막을 포함하는 커패시터를 포함한다. 상기 하부 전극은 ABO3를 포함하고, 상기 A는 제 1 금속 원소이고 상기 B는 상기 제 1 금속 원소보다 일함수가 큰 제 2 금속 원소이다. 상기 유전막은 CDO3를 포함하고, 상기 C는 제 3 금속 원소이고 상기 D는 제 4 금속 원소이다. 상기 하부 전극은 제 1 층과 제 2 층이 교대로 반복되고, 상기 제 1 층은 상기 제 1 금속 원소와 산소를 포함하고, 상기 제 2 층은 상기 제 2 금속 원소와 산소를 포함한다. 상기 유전막과 접하는 상기 하부 전극의 제 1 접촉면은 상기 제 2 층이다.
Description
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 반도체 소자 및 그의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 전자 산업의 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 특히, 디램(DRAM)과 같은 반도체 메모리 소자의 디자인 룰 감소에 따라 커패시터 하부 전극의 산화로 인한 정전용량의 최대값과 최소값의 차이가 더욱 커지고 있다. 따라서, 정전용량 차이를 개선할 수 있는 반도체 메모리 소자의 구조 및 방법에 대한 필요성이 커지고 있다.
본 발명의 목적은 커패시터의 누설 전류를 줄일 수 있는 반도체 소자 및 그의 제조 방법을 제공함에 있다.
본 발명의 목적은 신뢰성을 향상시킬 수 있는 반도체 소자 및 그의 제조 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자는 하부 전극, 상부 전극 및 상기 하부 전극과 상기 상부 전극 사이의 유전막을 포함하는 커패시터를 포함하고, 상기 하부 전극은 ABO3를 포함하고, 상기 A는 제 1 금속 원소이고 상기 B는 상기 제 1 금속 원소보다 일함수가 큰 제 2 금속 원소이고, 상기 유전막은 CDO3를 포함하고, 상기 C는 제 3 금속 원소이고 상기 D는 제 4 금속 원소이고, 상기 하부 전극은 제 1 층과 제 2 층이 교대로 반복되고, 상기 제 1 층은 상기 제 1 금속 원소와 산소를 포함하고, 상기 제 2 층은 상기 제 2 금속 원소와 산소를 포함하고, 상기 유전막과 접하는 상기 하부 전극의 제 1 접촉면은 상기 제 2 층일 수 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자는 하부 전극, 상부 전극 및 상기 하부 전극과 상기 상부 전극 사이의 유전막을 포함하는 커패시터를 포함하고, 상기 하부 전극은 제 1 금속 원소, 제 2 금속 원소 및 산소를 포함하고, 상기 유전막은 제 3 금속 원소, 제 4 금속 원소 및 산소를 포함하고, 상기 하부 전극은 제 1 층과 제 2 층이 교대로 반복되고, 상기 제 1 층은 상기 제 1 금속 원소와 산소를 포함하고, 상기 제 2 층은 상기 제 2 금속 원소와 산소를 포함하고, 상기 제 1 금속 원소는 Sr, Ba, La 및 Ca 중 적어도 하나이고, 상기 제 2 금속 원소는 Ru, Mo, Ir, Co, 및 Ni 중 적어도 하나이고, 상기 유전막과 접하는 상기 하부 전극의 제 1 접촉면은 상기 제 2 층일 수 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자는 기판의 상부에 매립되고 제 1 방향으로 연장되는 제 1 도전 라인; 소자 분리막에 의하여 상기 기판의 상부에 정의되고 상기 제 1 도전 라인을 사이에 두고 분리된 제 1 불순물 영역 및 제 2 불순물 영역을 포함하는 활성 영역; 상기 기판 상에서 상기 제 1 방향과 교차하는 제 2 방향으로 연장되고 상기 제 1 불순물 영역과 연결되는 제 2 도전 라인; 상기 제 2 불순물 영역에 연결되는 콘택; 상기 콘택을 통하여 상기 제 2 불순물 영역에 연결되는 커패시터를 포함하고, 상기 커패시터는 하부 전극, 상부 전극 및 상기 하부 전극과 상기 상부 전극 사이의 유전막을 포함하고, 상기 하부 전극은 ABO3를 포함하고, 상기 A는 제 1 금속 원소이고 상기 B는 상기 제 1 금속 원소보다 일함수가 큰 제 2 금속 원소이고, 상기 유전막은 CDO3를 포함하고, 상기 C는 제 3 금속 원소이고 상기 D는 제 4 금속 원소이고, 상기 하부 전극은 제 1 층과 제 2 층이 교대로 반복되고, 상기 제 1 층은 상기 제 1 금속 원소와 산소를 포함하고, 상기 제 2 층은 상기 제 2 금속 원소와 산소를 포함하고, 상기 유전막과 접하는 상기 하부 전극의 제 1 접촉면은 상기 제 2 층일 수 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 기판 상에 하부 전극을 형성하는 단계; 상기 하부 전극 상에 유전막을 형성하는 단계; 및
상기 유전막 상에 상부 전극을 형성하는 단계를 포함하고, 상기 하부 전극을 형성하는 단계는 하부 전극 형성 사이클을 복수회 수행하는 것을 포함하고, 상기 하부 전극 형성 사이클은 제 1 층 증착 공정 및 제 2 층착 공정을 포함하고, 상기 제 1 층 증착 공정은: 제 1 금속 원소 소스를 공급하는 단계; 및 산소 소스를 공급하는 단계를 포함하고, 상기 제 2 층 증착 공정은: 제 2 금속 원소 소스를 공급하는 단계; 및 상기 산소 소스를 공급하는 단계를 포함하고, 상기 하부 전극을 형성하는 단계는 상기 제 2 층 증착 공정으로 종료될 수 있다.
본 발명에 의하면, 유전막과 접하는 하부 전극의 접촉면을 제어하여 반도체 소자의 누설 전류를 낮추고 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 커패시터를 도시한 단면도이다.
도 2는 도 1의 Q 영역의 확대도이다.
도 3은 제 1 층의 평면도이다.
도 4는 제 2 층의 평면도이다.
도 5는 제 3 층의 평면도이다.
도 6은 제 4 층의 평면도이다.
도 7은 본 발명의 비교예에 따른 하부 전극과 유전막 사이의 계면의 개념도이다.
도 8은 본 발명의 실시예들에 따른 커패시터 형성 방법의 공정 흐름도이다.
도 9는 본 발명의 실시예들에 따른 막들의 형성하기 위한 증착 장비의 개념도이다.
도 10는 본 발명의 실시예들에 따른 하부 전극의 형성을 위한 프로세스 가스들의 공급 사이클을 나타내는 타이밍 다이어그램이다.
도 11은 본 발명의 실시예들에 따른 유전막의 형성을 위한 프로세스 가스들의 공급 사이클을 나타내는 타이밍 다이어그램이다.
도 12는 본 발명의 실시예들에 따른 커패시터를 포함하는 반도체 메모리 소자를 도시한 평면도이다.
도 13 내지 도 19는 본 발명의 실시예들에 따른 커패시터를 포함하는 반도체 메모리 소자의 제조 방법을 설명하기 위한 도면들로 도 12의 A1-A2 및 B1-B2에 따른 단면도들이다.
도 2는 도 1의 Q 영역의 확대도이다.
도 3은 제 1 층의 평면도이다.
도 4는 제 2 층의 평면도이다.
도 5는 제 3 층의 평면도이다.
도 6은 제 4 층의 평면도이다.
도 7은 본 발명의 비교예에 따른 하부 전극과 유전막 사이의 계면의 개념도이다.
도 8은 본 발명의 실시예들에 따른 커패시터 형성 방법의 공정 흐름도이다.
도 9는 본 발명의 실시예들에 따른 막들의 형성하기 위한 증착 장비의 개념도이다.
도 10는 본 발명의 실시예들에 따른 하부 전극의 형성을 위한 프로세스 가스들의 공급 사이클을 나타내는 타이밍 다이어그램이다.
도 11은 본 발명의 실시예들에 따른 유전막의 형성을 위한 프로세스 가스들의 공급 사이클을 나타내는 타이밍 다이어그램이다.
도 12는 본 발명의 실시예들에 따른 커패시터를 포함하는 반도체 메모리 소자를 도시한 평면도이다.
도 13 내지 도 19는 본 발명의 실시예들에 따른 커패시터를 포함하는 반도체 메모리 소자의 제조 방법을 설명하기 위한 도면들로 도 12의 A1-A2 및 B1-B2에 따른 단면도들이다.
이하, 본 발명에 따른 반도체 소자 및 그의 제조 방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 커패시터를 도시한 단면도이다. 도 2는 도 1의 Q 영역의 확대도이다. 도 3은 제 1 층의 평면도이다. 도 4는 제 2 층의 평면도이다. 도 5는 제 3 층의 평면도이다. 도 6은 제 4 층의 평면도이다.
도 1 및 도 2를 참조하면, 커패시터는 하부 전극(10), 상부 전극(50) 및 이들 사이의 유전막(30)을 포함하 수 있다. 상부 전극(50)은 하부 전극(10)으로부터 Z 방향으로 이격될 수 있다. 일 예로, 커패시터는 기판 상에 제공될 수 있으며, 하부 전극(10)은 기판과 인접하고, 상부 전극(50)은 하부 전극(10)을 사이에 두고 기판과 이격될 수 있다. 즉, 기판 상에 하부 전극(10), 유전막(30) 및 상부 전극(50)이 Z 방향을 따라 차례로 적층될 수 있다.
하부 전극(10)은 제 1 금속 원소(metal element)(M1), 제 2 금속 원소(M2) 및 산소 원자(OA)를 포함하는 제 1 화합물을 포함할 수 있다. 일 예로, 하부 전극(10)은 ABO3의 화학식으로 표시되는 3원계 화합물일 수 있다. A는 제 1 금속 원소(M1)에 해당하고, B는 제 2 금속 원소(M2)에 해당할 수 있다. 상기 제 1 화합물은 페로브스카이트(perovskite) 결정 구조를 가질 수 있다. 이 경우, 제 1 금속 원소(M1)는 단위정(unit cell)의 여덟 개의 코너에 배치될 수 있고, 제 2 금속 원소(M2)는 단위정의 중심에 배치될 수 있다. 산소 원자(OA)는 단위정의 여섯개의 면의 중심에 배치될 수 있다. 단위정을 기준으로, 제 1 금속 원소(M1), 제 2 금속 원소(M2) 및 산소 원자(OA)의 비율은 1:1:3일 수 있다. 하부 전극(10)은 강자성체 특성을 가질 수 있다. 하부 전극(10)의 두께는 약 50Å 내지 약 100 Å일 수 있다.
하부 전극(10)은 Z 방향으로 교대로 반복 적층된 제 1 층(L1)과 제 2 층(L2)을 포함할 수 있다. 도 3에 도시된 것과 같이, 제 1 층(L1)은 XY평면에 평행하는 층으로, 제 1 금속 원소(M1)와 산소 원자(OA)로 구성될 수 있다. 제 1 층(L1)은 하부 전극(10)의 {100}면에 해당할 수 있다. 제 1 금속 원소(M1)는 격자점들에 배치되고, 산소 원자(OA)는 4 개의 제 1 금속 원소(M1)로 구성되는 단위정의 일 면의 중심에 배치될 수 있다. 제 1 층(L1)의 제 1 금속 원소(M1)와 산소 원자(OA)의 비율은 1:1일 수 있다.
도 4에 도시된 것과 같이, 제 2 층(L2)은 XY평면에 평행하는 층으로, 제 2 금속 원소(M2)와 산소 원자(OA)로 구성될 수 있다. 제 2 층(L2)은 하부 전극(10)의 {100}면에 해당할 수 있다. 제 2 금속 원소(M2)는 단위정의 중심에 배치될 수 있다. 산소 원자(OA)는 단위정을 구성하는 면들(평면적으로는 변들(edges))의 중심에 배치될 수 있다. 제 2 층(L2)의 제 2 금속 원소(M2)와 산소 원자(OA)의 비율은 1:2일 수 있다.
제 2 금속 원소(M2)는 제 1 금속 원소(M1) 보다 일함수가 클 수 있다. 일 예로, 제 1 금속 원소(M1)는 일함수가 4eV 보다 작을 수있다. 제 2 금속 원소(M2)는 일함수가 4.5eV 보다 크고 6eV 보다 작을 수 있다. 일 예로, 상기 제 1 금속 원소(M1)는 Sr, Ba, La 및 Ca 중 적어도 하나일 수 있다. 상기 제 2 금속 원소(M2)는 Ru, Mo, Ir, Co, 및 Ni 중 적어도 하나일 수 있다. 일 예로, 제 1 화합물은 SrRuO3 , SrCoO3, SrMoO3 , CaRuO3, BaRuO3, 또는 (Ba, Sr)RuO3일 수 있으나 이에 제한되지 않는다.
유전막(30)은 제 3 금속 원소(M3), 제 4 금속 원소(M4) 및 산소 원자(OA)를 포함하는 제 2 화합물을 포함할 수 있다. 일 예로, 유전막(30)은 CDO3의 화학식으로 표시되는 3원계 화합물일 수 있다. C는 제 3 금속 원소(M3)에 해당하고, D는 제 4 금속 원소(M4)에 해당할 수 있다. 상기 제 2 화합물은 페로브스카이트(perovskite) 결정 구조를 가질 수 있다. 이 경우, 제 3 금속 원소(M3)는 단위정(unit cell)의 여덟 개의 코너에 배치될 수 있고, 제 4 금속 원소(M4)는 단위정의 중심에 배치될 수 있다. 산소 원자는 단위정의 여섯개의 면의 중심에 배치될 수 있다. 단위정을 기준으로, 제 3 금속 원소(M3), 제 4 금속 원소(M4) 및 산소 원자의 비율은 1:1:3일 수 있다. 유전막(30)은 상유전체 또는 강유전체 특성을 가질 수 있다. 유전막(30)의 두께는 약 50Å 내지 약 100 Å일 수 있다.
유전막(30)은 Z 방향으로 교대로 반복 적층된 제 3 층(L3)과 제 4 층(L4)을 포함할 수 있다. 도 5에 도시된 것과 같이, 제 3 층(L3)은 XY평면에 평행하는 층으로, 제 3 금속 원소(M3)와 산소 원자(OA)로 구성될 수 있다. 제 3 층(L3)은 유전막(30)의 {100}면에 해당할 수 있다. 제 3 금속 원소(M3)는 격자점들에 배치되고, 산소 원자(OA)는 4 개의 제 3 금속 원소(M3)로 구성되는 단위정의 일 면의 중심에 배치될 수 있다. 제 3 층(L3)의 제 3 금속 원소(M3)와 산소 원자(OA)의 비율은 1:1일 수 있다.
도 6에 도시된 것과 같이, 제 4 층(L4)은 XY평면에 평행하는 층으로, 제 4 금속 원소(M4)와 산소 원자(OA)로 구성될 수 있다. 제 4 층(L4)은 유전막(30)의 {100}면에 해당할 수 있다. 제 4 금속 원소(M4)는 단위정의 중심에 배치될 수 있다. 산소 원자(OA)는 단위정을 구성하는 면들(평면적으로는 변들(edges))의 중심에 배치될 수 있다. 제 4 층(L4)의 제 4 금속 원소(M4)와 산소 원자(OA)의 비율은 1:2일 수 있다.
제 4 금속 원소(M4)는 제 3 금속 원소(M3) 보다 일함수가 클 수 있다. 일 예로, 제 3 금속 원소(M3)는 일함수가 4eV 보다 작을 수 있다. 제 4 금속 원소(M4)는 일함수가 4.0eV 보다 크고 4.5eV 보다 작을 수 있다. 일 예로, 상기 제 3 금속 원소(M3)는 Ba, Sr 및 Ca 중 적어도 하나일 수 있다. 상기 제 4 금속 원소(M4)는 Ti, Zr, 및 Hf 중 적어도 하나일 수 있다. 일 예로, 제 2 화합물은 BaTiO3 , (Ba,Sr)TiO3(BST), SrTiO3, (Ba, Sr)(Zr, Ti)O3(BSZTO), Sr(Zr, Ti)O3(SZTO), Ba(Zr,Ti)O3(BZTO), (Ba, Sr)ZrO3(BSZO), 또는SrZrO3, BaZrO3일 수 있으나 이에 제한되지 않는다. 이와는 달리, 제 3 금속 원소(M3)는 Pb와 같이 일함수가 4eV보다 크나 제 4 금속 원소(M4) 보다 일함수가 작은 원소로 선택될 수 있다. 이 경우, 제 2 화합물은 Pb(Zr, Ti)O3(PZT) 또는 (Pb, La)(Zr, Ti)O3(PLZT)일 수 있다.
제 4 금속 원소(M4)의 산화물층인 제 4 층(L4)의 일함수는 제 3 금속 원소(M3)의 산화물층인 제 3 층(L3)의 일함수 보다 클 수 있다. 일 예로, 제 4 층(L4)이 TiO2이고 제 3 층(L3)이 SrO인 경우, 제 4 층(L4)의 일함수(약 6.33eV)가 제 3 층(L3)의 일함수(약 3.18eV) 보다 클 수 있다. 일 예로, 제 4 층(L4)의 일함수는 약 5.0eV 내지 약 6.5eV일 수 있다.
상부 전극(50)은 Pt, Ir, Ru와 같은 귀금속 또는 Ti, W 중 선택된 하나 이상을 포함하는 금속층일 수 있다. 다른 실시예에서, 상부 전극(50)은 하부 전극(10)과 동일한 3원계 물질로 형성될 수 있다. 다른 실시예에서, 상부 전극(50)은 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다.
하부 전극(10)과 유전막(30) 사이에 계면(IF)이 존재할 수 있다. 계면(IF)은 하부 전극(10)의 상면에 해당하는 제 1 접촉면(CS1)과 유전막(30)의 하면에 해당하는 제 2 접촉면(CS2)이 접하는 영역일 수 있다. 제 1 접촉면(CS1)과 제 2 접촉면(CS2)은 격자(lattice)의 관점에서 서로 이격된 것으로 도시되었으나 매크로 스케일의 관점에서 서로 접할 수 있다.
하부 전극(10)의 제 1 접촉면(CS1)은 {100}면일 수 있다. 제 1 접촉면(CS1)은 제 1 층(L1)과 제 2 층(L2) 중 일함수가 큰 층일 수 있다. 도 2에 도시된 것과 같이, 제 1 접촉면(CS1)은 제 2 층(L2)일 수 있다. 제 2 층(L2)은 제 2 금속 원소(M2)와 산소 원자로 구성되고 BO2로 표시될 수 있다. 제 1 층(L1)은 제 1 금속 원소(M1)와 산소 원자로 구성되고 AO로 표시될 수 있다. 제 2 금속 원소(M2)의 산화물, 즉 BO2는 제 1 금속 원소(M1)의 산화물, 즉 AO 보다 일함수가 클 수 있다.
일 예로, 제 2 금속 원소(M2)의 산화물층인 제 2 층(L2)의 일함수는 제 1 금속 원소(M1)의 산화물층인 제 1 층(L1)의 일함수 보다 클 수 있다. 일 예로, 제 2 층(L2)이 RuO2이고 제 1 층(L1)이 SrO인 경우, 제 2 층(L2)의 일함수(약 5.16eV)가 제 1 층(L1)의 일함수(약 2.55eV) 보다 클 수 있다. 유전막(30)의 제 2 접촉면(CS2)은 제 3 층(L3)과 제 4 층(L4) 중 일함수가 작은 층일 수 있다. 일 예로, 제 2 접촉면(CS2)은 제 3 층(L3)일 수 있다.
도 7은 본 발명의 비교예에 따른 하부 전극과 유전막 사이의 계면의 개념도이다. 도 7을 참조하면, 하부 전극(10)의 제 1 접촉면(CS1)은 제 2 층(L2)이다.
유전막(30)을 페로브스카이트 결정 구조를 갖는 3원계 화합물로 형성하는 경우, ZrO2와 같은 2원계 화합물에 비하여 유전 상수를 높일 수 있고 그 결과 커패시터의 커패시턴스를 증가시킬 수 있다. 하부 전극(10)을 2원계 화합물로 형성하는 경우, 3원계 화합물로 형성된 유전막(30)과 격자 불합치(lattice mismatch)로 인하여 유전막(30)의 결정성이 낮아지고 그 결과 유전율의 열화가 초래될 수 있다. 3원계 화합물 유전막의 경우 2원계 화합물 유전막에 비하여 상대적으로 일함수가 작으며, 이에 따라 하부 전극과의 CBO(conduction band offset)값이 약 1.0eV 보다 작을 수 있다. 이에 따라 커패시터의 누설 전류가 증가될 수 있다. 본 발명의 실시예들에 따르면, 하부 전극(10)의 제 1 접촉면(CS1)을 제 1 층(L1) 보다 일함수가 큰 제 2 층(L2)으로 함으로써, CBO값을 약 2.0eV 이상으로 증가시킬 수 있다. 그 결과, 도 7의 비교예와 같이 제 1 접촉면(CS1)이 제 1 층(L1)인 경우 보다 누설 전류를 낮출 수 있어 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 8은 본 발명의 실시예들에 따른 커패시터 형성 방법의 공정 흐름도이다. 도 9는 본 발명의 실시예들에 따른 막들의 형성하기 위한 증착 장비의 개념도이다. 도 10는 본 발명의 실시예들에 따른 하부 전극의 형성을 위한 프로세스 가스들의 공급 사이클을 나타내는 타이밍 다이어그램이다. 도 11은 본 발명의 실시예들에 따른 유전막의 형성을 위한 프로세스 가스들의 공급 사이클을 나타내는 타이밍 다이어그램이다.
도 8 및 도 9를 참조하면, 상기 증착 장비(1000)는 증착 챔버(21)를 포함할 수 있다. 일 예로, 상기 증착 장비(1000)는 원자층 증착(ALD) 장비일 수 있다. 상기 증착 장비(1000)는 상기 증착 챔버(21) 내부에 제공되고 기판(WF)이 로딩되는 스테이지(22), 및 상기 증착 챔버(21) 내로 반응 가스들을 공급하는 샤워 헤드(23)를 포함할 수 있다. 상기 스테이지(22)는 그 내부에 히터(25)를 포함하여 상기 기판(WF)을 원하는 온도로 유지할 수 있다. 상기 샤워 헤드(23) 또는 상기 샤워 헤드(23)에 연결되는 상부 전극에는 13.56MHz 또는 27MHz의 HRF 파워(28) (및 필요에 따라 5 MHz 이하(400kHz 내지 500kHz)의 LRF 파워(29))를 인가하고 상기 스테이지(22)는 접지함으로써 상기 샤워 헤드(23)와 상기 스테이지(22) 사이에 플라즈마가 여기될 수 있다.
상기 샤워 헤드(23)를 통하여 상기 증착 챔버(21) 내에 프로세스 가스들이 공급될 수 있다. 일 예로, 상기 샤워 헤드(23)는 복수의 공급 라인들을 통하여 제 1 금속 원소 소스(11), 제 2 금속 원소 소스(12), 제 3 금속 원소 소스(13), 제 4 금속 원소 소스(14), 및 산소 소스(16)와 연결될 수 있다. 상기 샤워 헤드(23)에 캐리어 가스 공급부(15)와 연결될 수 있다. 제 1 금속 원소 소스(11), 제 2 금속 원소 소스(12), 제 3 금속 원소 소스(13), 제 4 금속 원소 소스(14), 및 산소 소스(16)는 서로 분리된 개별 공급 라인들을 통하여 상기 샤워 헤드(23)에 공급될 수도 있다. 이와는 달리, 상기 개별 공급 라인들의 적어도 일부는 서로 중첩될 수 있다. 제 1 금속 원소 소스(11), 제 2 금속 원소 소스(12), 제 3 금속 원소 소스(13), 제 4 금속 원소 소스(14)는 각각 서로 다른 원소의 소스일 수 있으나, 상술한 제 1 내지 제 4 금속 원소의 종류가 중복되는 경우, 실질적으로 동일한 원소에 대한 소스일 수 있다. 일 예로, 제 1 금속 원소(M1)와 제 3 금속 원소(M3)가 동일한 경우, 제 1 금속 원소 소스(11)와 제 3 금속 원소 소스(13)는 실질적으로 동일한 하나의 소스일 수 있다.
상기 캐리어 가스 공급부(15)로부터 공급되는 캐리어 가스는 다른 소스 및/또는 전구체를 상기 증착 챔버(21) 내로 운반할 수 있다. 상기 캐리어 가스는 상기 증착 챔버(21) 내부의 미반응 물질 또는 반응 부산물들을 진공 펌프를 이용하여 증착 챔버(21) 외부로 퍼지(purge)하는 역할을 수행할 수 있다. 상기 캐리어 가스는 헬륨(He) 또는 네온(Ne)과 같은 불활성 기체이거나 질소(N2) 또는 이산화탄소(CO2)와 같이 활성이 극히 낮은 기체일 수 있다. 그러나 본 발명이 여기에 한정되는 것은 아니다. 상기 캐리어 가스 공급부(15)의 공급 라인은 제 1 금속 원소 소스(11), 제 2 금속 원소 소스(12), 제 3 금속 원소 소스(13), 제 4 금속 원소 소스(14), 및 산소 소스(16)의 공급 라인들과 적어도 일부가 중첩될 수 있다. 이와는 달리, 상기 캐리어 가스 공급부(15)의 공급 라인은 제 1 금속 원소 소스(11), 제 2 금속 원소 소스(12), 제 3 금속 원소 소스(13), 제 4 금속 원소 소스(14), 및 산소 소스(16)의 공급 라인들과 분리될 수 있다.
상기 증착 챔버(21)의 상기 스테이지(22) 상에 기판(WF)이 로딩될 수 있다(S100). 상기 기판(WF)은 웨이퍼일 수 있다. 상기 증착 챔버(21) 내에 복수의 소스들이 공급되어 상기 기판(WF) 상에 하부 전극이 형성될 수 있다(S200). 상기 하부 전극이 목적하는 두께로 형성된 후, 상기 하부 전극의 형성 공정이 완료되고 이후 제 1 열처리 공정(S300)이 수행될 수 있다. 이하, 하부 전극의 형성 공정에 대하여 보다 상세히 설명된다.
도 1 내지 도 4, 및 도 8 내지 도 10을 참조하여, 웨이퍼 상에 하부 전극(10)이 형성될 수 있다(S200). 상기 하부 전극(10)의 형성은 도 10의 타이밍 다이어그램에 따라 수행될 수 있다. 상기 하부 전극(10)의 형성은 복수 회의 제 1 사이클(CL1)을 포함할 수 있다. 제 1 사이클(CL1)은 제 1 층(L1)의 형성 단계(이하, 제 1 단계 SC1) 및 제 2 층(L2)의 형성 단계(이하, 제 2 단계, SC2)를 포함할 수 있다.
제 1 단계(SC1)는 순차적으로 수행되는 제 1 금속 원소 소스(11)의 공급 단계(S101), 제 1 퍼지 단계(P1), 제 1 산소 소스(16) 공급 단계(S102), 및 제 2 퍼지 단계(P2)를 포함할 수 있다. 제 1 단계(SC1)를 통하여 제 1 금속 원소(M1)와 산소 원자로 구성되고 실질적으로 단층(mono layer)에 해당하는 제 1 층(L1)이 형성될 수 있다. 본 명세서에서 단층은 원자들이 2차원적으로 배치된 구조를 지칭한다. 제 2 단계(SC2)는 순차적으로 수행되는 제 2 금속 원소 소스(12)의 공급 단계(S103), 제 3 퍼지 단계(P3), 제 2 산소 소스(16) 공급 단계(S104), 및 제 4 퍼지 단계(P4)를 포함할 수 있다. 제 2 단계(SC2)를 통하여 제 2 금속 원소(M2)와 산소 원자로 구성되고 실질적으로 단층(mono layer)에 해당하는 제 2 층(L2)이 형성될 수 있다. 제 1 내지 제 4 퍼지 단계들(P1, P2, P3, P4)에 의하여 직전의 소스 가스들 중 웨이퍼와 반응하지 않은 소스 가스들이 증착 챔버(21) 외부로 배출될 수 있다. 복수 회의 제 1 사이클(CL1)이 수행되어 제 1 층(L1)과 제 2 층(L2)이 반복하여 교대로 적층된 하부 전극(10)이 형성될 수 있다.
제 1 금속 원소 소스(11)는 Sr, Ba, La 및 Ca 중 적어도 하나를 포함할 수 있다. 일 예로, 제 1 금속 원소 소스(11)는 스트론튬(Sr) 소스일 수 있다. 상기 스트론튬 소스는 싸이클로펜타(Cyclopenta) 계열의 리간드(ligand) 또는 또는 케토이민(ketoimine) 계열의 리간드를 포함할 수 있다. 제 2 금속 원소 소스(12)는 Ru, Mo, Ir, Co, 및 Ni 중 적어도 하나를 포함할 수 있다. 일 예로, 제 2 금속 원소 소스(12)는 루테늄(Ru) 소스일 수 있다. 상기 루테늄 소스는 β-디케토네이트(β-diketonate) 계열의 리간드를 포함할 수 있다. 일 예로, 산소 소스(16)는 O2 및/또는 O3를 포함할 수 있다.
제 1 단계(SC1) 및 제 2 단계(SC2) 각각에서, 제 1 금속 원소 소스(11)의 공급 단계(S101)는 t01 동안 수행될수 있다. 일 예로 t01은 약7초 내지 약 15초 일 수 있다. 제 1 단계(SC1) 및 제 2 단계(SC2) 각각에서, 제 2 금속 원소 소스(12)의 공급 단계(S103)는 t03 동안 수행될수 있다. 일 예로 t03은 약 3초 내지 7초일 수 있다. 즉, 제 1 금속 원소 소스(11)의 공급 단계(S101)는 제 2 금속 원소 소스(12)의 공급 단계(S103) 보다 길 수 있다. 제 1 내지 제 4 퍼지 단계(P1, P2, P3, P4)는 각각 약 15초 내지 약 25초 동안 수행될 수 있다. 제 1 산소 소스(16) 공급 단계(S102)는 t02 동안 수행될 수 있다. 일 예로 t02는 약 15초 내지 약 25초일 수 있다. 제 2 산소 소스(16) 공급 단계(S104)는 t04 동안 수행될 수 있다. 일 예로 t04는 약 15초 내지 약 25초일 수 있다. 상기 하부 전극(10)의 형성을 위한 제 1 사이클(CL1) 동안, 챔버 온도는 약 300℃ 내지 약 500℃로 유지될 수 있다. 상기 하부 전극(10)의 형성을 위한 제 1 사이클(CL1) 동안, 챔버 내의 압력은 약 1Torr 내지 약 3Torr일 수 있다.
상기 하부 전극(10)의 형성은 첫번째 제 1 사이클(CL1s)의 시작점(ts1)에서 시작되며, 마지막 제 1 사이클(CL1e)의 종료점(te1)에서 종료될 수 있다. 시작점(ts1)이 포함된 첫번째 제 1 사이클(CL1s)은 제 1 단계(SC1) 및 제 2 단계(SC2) 중 제 1 단계(SC1)로 시작되는 것으로 도시하였으나, 이와는 달리 제 2 단계(SC2) 부터 시작될 수 있다. 종료점(te1)이 포함되는 마지막 제 1 사이클(CL1e)에서 마지막으로 공급되는 금속 원소 소스는 제 2 금속 원소 소스(12)일 수 있다. 즉, 마지막 제 1 사이클(CL1e)은 제 1 단계(SC1) 및 제 2 단계(SC2) 중 제 2 단계(SC2)로 종료될 수 있다. 그 결과, 도 1 및 도 2를 참조하여 설명된 하부 전극(10)의 제 1 접촉면(CS1)은 제 2 층(L2)이 될 수 있다.
종료점(te1) 이후, 제 1 열처리 공정(S300)이 수행될 수 있다. 제 1 열처리 공정(S300)은 증착 챔버(21) 내에서 인-시츄(in-situ)로 수행될 수 있으나 이에 한정되지 않는다. 제 1 열처리 공정(S300) 동안은 금속 원소 소스들이 공급되지 않을 수 있다. 제 1 열처리 공정(S300)은 약 300℃ 내지 약 600℃에서 수행될 수 있다. 제 1 열처리 공정(S300)에 의하여 하부 전극(10)의 결정도(crystallinity)가 증가될 수 있다.
하부 전극(10) 상에 유전막(30)이 형성될 수 있다(S400). 유전막(30)의 형성은 도 11의 타이밍 다이어그램에 따라 수행될 수 있다. 유전막(30)의 형성은 복수 회의 제 2 사이클(CL2)을 포함할 수 있다. 제 2 사이클(CL2)은 제 3 층(L3)의 형성 단계(이하, 제 3 단계 SC3) 및 제 4 층(L4)의 형성 단계(이하, 제 4 단계, SC4)를 포함할 수 있다.
제 3 단계(SC3)는 순차적으로 수행되는 제 3 금속 원소 소스(13)의 공급 단계(S201), 제 5 퍼지 단계(P5), 제 3 산소 소스(16) 공급 단계(S202), 및 제 6 퍼지 단계(P6)를 포함할 수 있다. 제 3 단계(SC3)를 통하여 제 3 금속 원소(M3)와 산소 원자로 구성되고 실질적으로 단층에 해당하는 제 3 층(L3)이 형성될 수 있다. 제 4 단계(SC4)는 순차적으로 수행되는 제 4 금속 원소 소스(14)의 공급 단계(S203), 제 7 퍼지 단계(P7), 제 4 산소 소스(16) 공급 단계(S204), 및 제 8 퍼지 단계(P8)를 포함할 수 있다. 제 4 단계(SC4)를 통하여 제 4 금속 원소(M4)와 산소 원자로 구성되고 실질적으로 단층에 해당하는 제 4 층(L4)이 형성될 수 있다. 복수 회의 제 2 사이클(CL2)이 수행되어 제 3 층(L3)과 제 4 층(L4)이 반복하여 교대로 적층된 유전막(30)이 형성될 수 있다. 제 3 금속 원소 소스(13)는 Sr, Ba, La 및 Ca 중 적어도 하나를 포함할 수 있다. 제 4 금속 원소 소스(14)는 Ti, Zr, 및 Hf 중 적어도 하나를 포함할 수 있다. 일 예로, 제 4 금속 원소 소스(14)는 TiCl4를 포함할 수 있다.
제 3 단계(SC3) 및 제 4 단계(SC4) 각각에서, 제 3 금속 원소 소스(13)의 공급 단계(S201)는 t05 동안 수행될수 있다. 일 예로 t05은 약7초 내지 약 15초일 수 있다. 제 3 단계(SC3) 및 제 4 단계(SC4) 각각에서, 제 4 금속 원소 소스(14)의 공급 단계(S203)는 t07 동안 수행될수 있다. 일 예로 t07은 약 3초 내지 7초일 수 있다. 즉, 제 3 금속 원소 소스(13)의 공급 단계(S201)는 제 4 금속 원소 소스(14)의 공급 단계(S203) 보다 길 수 있다. 제 5 내지 제 8 퍼지 단계(P5, P6, P7, P8)는 각각 약 15초 내지 약 25초동안 수행될 수 있다. 제 3 산소 소스(16) 공급 단계(S202)는 t06 동안 수행될 수 있다. 일 예로 t06는 약 15초 내지 약 25초일 수 있다. 제 4 산소 소스(16) 공급 단계(S204)는 t08 동안 수행될 수 있다. 일 예로 t08은 약 15초 내지 약 25초일 수 있다. 유전막(30)의 형성을 위한 제 2 사이클(CL2) 동안, 챔버 온도는 약 300℃ 내지 약 500℃로 유지될 수 있다. 유전막(30)의 형성을 위한 제 2 사이클(CL2) 동안, 챔버 내의 압력은 약 1Torr 내지 약 3Torr일 수 있다.
유전막(30)의 형성은 첫번째 제 2 사이클(CL2s)의 시작점(ts2)에서 시작되며, 마지막 제 2 사이클의 종료점에서 종료될 수 있다. 시작점(ts2)이 포함된 첫번째 제 1 사이클(CL1s)은 제 3 단계(SC3) 및 제 4 단계(SC4) 중 제 3 단계(SC3)로 시작될 수 있다. 일 예로, 시작점(ts2)이 포함되는 첫번째 제 2 사이클(CL2s)에서 최초로 공급되는 금속 원소 소스는 제 3 금속 원소 소스(13)일 수 있다. 그 결과, 도 1 및 도 2를 참조하여 설명된 유전막(30)의 제 2 접촉면(CS2)은 제 3 층(L3)이 될 수 있다. 이와는 달리, 시작점(ts2)이 포함된 첫번째 제 1 사이클(CL1s)은 제 3 단계(SC3) 및 제 4 단계(SC4) 중 제 4 단계(SC4) 부터 시작될 수 있다. 그 결과, 제 2 접촉면(CS2)은 제 4 층(L4)이 될 수 있다
유전막(30)의 형성이 완료된 후, 제 2 열처리 공정(S500)이 수행될 수 있다. 제 2 열처리 공정(S500)은 증착 챔버(21) 내에서 인-시츄(in-situ)로 수행될 수 있으나 이에 한정되지 않는다. 제 2 열처리 공정(S500) 동안은 금속 원소 소스들이 공급되지 않을 수 있다. 제 2 열처리 공정(S500)은 약 300℃ 내지 약 600℃에서 수행될 수 있다. 이와는 달리, 제 2 열처리 공정(S500)은 생략될 수 있다. 이후, 상부 전극(50)의 형성 공정이 수행될 수 있다.
도 12는 본 발명의 실시예들에 따른 커패시터를 포함하는 반도체 메모리 소자를 도시한 평면도이다. 도 13 내지 도 19는 본 발명의 실시예들에 따른 커패시터를 포함하는 반도체 메모리 소자의 제조 방법을 설명하기 위한 도면들로 도 12의 A1-A2 및 B1-B2에 따른 단면도들이다.
이하 실시예들에서, 커패시터가 반도체 메모리 소자의 저장 부분으로 사용되는 것을 예로 설명되나, 이와는 달리 본 발명의 실시예들에 따른 커패시터는 반도체 메모리 소자의 저장 부분에 한정되지 않으며 디커플링 구조와 같은 비메모리 요소로 사용될 수 있다.
도 12 및 도 13을 참조하면, 도 2a 및 도 2b를 참조하면, 기판(301)에 소자분리 패턴(302)이 배치되어 활성부들(ACT)을 정의할 수 있다. 기판(301)은 반도체 기판일 수 있다. 활성부들(ACT) 각각은 고립된 형상을 가질 수 있다. 활성부들(ACT)은 각각 평면적으로 제3 방향(D3)으로 길쭉한 바(bar) 형태일 수 있다. 평면적 관점에서, 활성부들(ACT)은 소자분리 패턴(302)에 의해 둘러싸인 기판(301)의 일부분들에 해당할 수 있다.
워드라인들(WL)이 활성부들(ACT)을 가로지를 수 있다. 워드라인들(WL)은 소자분리 패턴(302) 및 활성부들(ACT)에 형성된 그루브들 내에 각각 배치될 수 있다. 워드라인들(WL)은 제3 방향(D3)과 교차하는 제1 방향(D1)에 평행할 수 있다. 워드라인들(WL)은 도전 물질을 포함할 수 있다. 게이트 유전막(307)이 워드라인(WL)과 그루브의 내면 사이에 배치될 수 있다. 게이트 유전막(307)은 열 산화물, 실리콘 질화물, 실리콘 산화질화물, 및 고유전물 중에서 적어도 하나를 포함할 수 있다.
한 쌍의 워드라인들(WL) 사이의 각 활성부(ACT) 내에 제1 불순물 영역(312a)이 배치될 수 있고, 각 활성부(ACT)의 양 가장자리 영역들에 한 쌍의 제2 불순물 영역들(312b)이 배치될 수 있다. 제1 및 제2 불순물 영역들(312a, 312b)에는 예를 들면 N형의 불순물이 도핑될 수 있다. 제1 불순물 영역(312a)은 공통 드레인 영역에 해당될 수 있고, 제2 불순물 영역들(312b)은 소오스 영역에 해당될 수 있다. 각 워드라인(WL) 및 이에 인접한 제1 및 제2 불순물 영역들(312a, 312b)은 트랜지스터를 구성할 수 있다.
워드라인들(WL)의 상부면은 활성부들(ACT)의 상부면 보다 낮을 수 있다. 워드라인 캐핑 패턴(310)이 각 워드라인(WL) 상에 배치될 수 있다. 워드라인 캐핑 패턴들(310)은 워드라인들(WL)의 길이 방향을 따라 연장된 라인 형태를 가질 수 있고, 워드라인들(WL)의 상부면을 덮을 수 있다. 워드라인 캐핑 패턴(310)은 예를 들면 실리콘 질화막을 포함할 수 있다.
기판(301) 상에 층간 절연 패턴(305)이 배치될 수 있다. 층간 절연 패턴(305)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중에서 선택되는 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다.
기판(301), 소자분리 패턴(302) 및 워드라인 캐핑 패턴(310)의 상부들이 일부 리세스되어 형성된 제1 리세스 영역(R1)이 제공될 수 있다. 비트라인들(BL)이 층간 절연 패턴(305) 상에 배치될 수 있다. 비트라인들(BL)은 워드라인 캐핑 패턴들(310) 및 워드라인들(WL)을 가로지를 수 있다. 도 12에 개시된 바와 같이, 비트라인들(BL)은 제1 및 제3 방향들(D1, D3)과 교차하는 제2 방향(D2)으로 연장할 수 있다. 비트라인들(BL)은 차례로 적층된 폴리실리콘 패턴(330), 오믹 패턴(331), 및 금속 함유 패턴(332)을 포함할 수 있다. 폴리실리콘 패턴(330)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 오믹 패턴(331)은 금속실리사이드를 포함할 수 있다. 금속 함유 패턴(332)은 금속(ex, 텅스텐, 티타늄, 탄탈륨 등) 및 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다. 비트라인들(BL) 상에는 각각 비트라인 캐핑 패턴들(337)이 배치될 수 있다. 비트라인 캐핑 패턴들(337)은 실리콘질화막과 같은 절연 물질을 포함할 수 있다.
비트라인(BL)과 교차하는 제1 리세스 영역(R1) 내에 비트라인 콘택(DC)이 배치될 수 있다. 비트라인 콘택(DC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 비트라인 콘택(DC)은 제1 불순물 영역(312a)과 전기적으로 접속될 수 있고, 제1 불순물 영역(312a)과 비트라인(BL)을 전기적으로 연결할 수 있다.
매립 절연 패턴(341)은 비트라인 콘택(DC)이 배치되지 않는 제1 리세스 영역(R1) 내에 배치될 수 있다. 매립 절연 패턴(341)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막을 포함하는 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다.
인접한 한 쌍의 비트라인들(BL) 사이에 도 12에 도시된 것처럼 스토리지 노드 콘택들(BC)이 배치될 수 있다. 복수개의 스토리지 노드 콘택들(BC)은 서로 이격될 수 있다. 스토리지 노드 콘택들(BC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다.
비트라인(BL)과 스토리지 노드 콘택(BC) 사이에는 에어 갭(AG)에 의해 서로 이격된 제1 스페이서(321)와 제2 스페이서(325)를 포함하는 비트라인 스페이서가 배치될 수 있다. 제1 스페이서(321)는 비트라인(BL)의 측벽과 비트라인 캐핑 패턴(337)의 측벽을 덮을 수 있다. 제2 스페이서(325)는 스토리지 노드 콘택(BC)에 인접할 수 있다. 제1 스페이서(321)는 연장되어 비트라인 콘택(DC)의 측벽, 그리고 제1 리세스 영역(R1)의 측벽과 바닥을 덮을 수 있다. 제1 스페이서(321)와 제2 스페이서(325)는 동일 물질을 포함할 수 있다. 예를 들면 제1 스페이서(321)와 제2 스페이서(325)는 실리콘 질화물을 포함할 수 있다. 이와는 달리, 에어 갭(AG)이 제공되지 않고, 제1 스페이서(321)과 제2 스페이서(325) 사이에 제3 스페이서가 제공될 수 있다.
스토리지 노드 콘택(BC) 상에는 스토리지 노드 오믹층(309)이 배치될 수 있다. 스토리지 노드 오믹층(309)은 금속실리사이드를 포함할 수 있다. 스토리지 노드 오믹층(309), 제1 및 제2 스페이서들(321, 325), 비트라인 캐핑 패턴(337)은 확산 방지 패턴(311a)으로 덮일 수 있다. 확산 방지 패턴(311a)은 티타늄질화물, 탄탈륨 질화물과 같은 금속 질화물을 포함할 수 있다. 확산 방지 패턴(311a) 상에는 랜딩 패드(LP)가 배치될 수 있다. 랜딩 패드(LP)는 텅스텐과 같은 금속 함유 물질을 포함할 수 있다. 랜딩 패드(LP)의 상부는 비트라인 캐핑 패턴(337)의 상면을 덮을 수 있고, 스토리지 노드 콘택(BC)보다 넓은 폭을 가질 수 있다. 랜딩 패드(LP)의 중심은 도 12에 도시된 것처럼 스토리지 노드 콘택(BC)의 중심으로부터 제1 방향(D1)으로 쉬프트(shift)될 수 있다. 비트라인 캐핑 패턴(337)의 일 상부 측벽은 랜딩 패드(LP)와 중첩될 수 있고, 제3 스페이서(327)로 덮일 수 있다. 비트라인 캐핑 패턴(337)의 다른 상부 측벽에는 제 2 리세스 영역(R2)이 형성될 수 있다.
제1 캐핑 패턴(358a)이 이웃하는 랜딩 패드들(LP) 사이에 제공될 수 있다. 제1 캐핑 패턴(358a)은 라이너 형태를 가질 수 있고, 그 내부는 제2 캐핑 패턴(360a)으로 채워질 수 있다. 제1 및 제2 캐핑 패턴들(358a, 360a)은 각각 실리콘 질화막, 실리콘 산화막, 실리콘 산화질화막 또는 다공성 막을 포함할 수 있다. 제1 캐핑 패턴(358a) 및 제2 캐핑 패턴(360a)은 제 2 리세스 영역(R2)을 채울 수 있다.
랜딩 패드들(LP), 제1 캐핑 패턴(358a) 및 제2 캐핑 패턴(360a) 상에 식각 저지막(370)을 형성할 수 있다. 식각 저지막(370) 상에 제1 몰드막(372), 지지막(374) 및 제2 몰드막(376)을 형성할 수 있다. 식각 저지막(370)과 지지막(374)은 예를 들면 실리콘 질화막으로 형성될 수 있다. 제1 몰드막(372)과 제2 몰드막(376)은 지지막(374)과 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들면, 제1 몰드막(372)과 제2 몰드막(376)은 예를 들면 실리콘 산화막으로 형성될 수 있다.
도 12 및 도 14를 참조하면, 제2 몰드막(376), 지지막(374), 제1 몰드막(372), 및 식각 저지막(370)을 차례대로 패터닝하여 랜딩 패드(LP)를 노출시키는 전극홀(EH)을 형성할 수 있다. 도전막을 적층하여 전극홀(EH)을 채우고 에치백 공정 또는 화학기계적 연마 공정을 진행하여 제2 몰드막(376) 상의 도전막을 제거하고 전극홀(EH) 안에 베이스 전극(SE)을 형성할 수 있다. 베이스 전극(SE)은 금속 질화막을 포함할 수 있다. 일 예로, 베이스 전극(SE)은 TiN, WN, TaN, HfN, ZrN, TiAlN, TaSiN, TiSiN, TaAlN, TiBN, TiON, TiAlON, TiCN, TiAlCN, 또는TiSiCN 중 적어도 하나를 포함할 수 있으며, 이들은 단일막으로 이루어지거나 또는 둘 이상이 적층된 형상을 가질 수 있다.
제2 몰드막(376) 상에 제3 마스크 패턴(378)을 형성할 수 있다. 제3 마스크 패턴(378)은 복수개의 개구부(378h)들을 가질 수 있다. 개구부(378h)에 의해 인접하는 베이스 전극들(SE)의 상면들 및 베이스 전극들(SE) 사이의 제2 몰드막(376)이 노출될 수 있다.
도 12 및 도 15를 참조하면, 제3 마스크 패턴(378)을 식각 마스크로 이용하는 이방성 식각 공정을 진행하여 개구부(378h)에 노출된 제2 몰드막(376)과 그 아래의 지지막(374)을 제거할 수 있다. 이에 따라, 지지 패턴(374a)이 형성될 수 있고, 개구부(378h) 아래의 제1 몰드막(372)이 노출될 수 있다.
도 12 및 도 16을 참조하면, 제3 마스크 패턴(378)을 제거하여 제2 몰드막(376)을 노출시킬 수 있다. 등방성 식각 공정을 진행하여 제1 몰드막(372)과 제2 몰드막(376)을 제거하여 베이스 전극(SE), 지지 패턴(374a), 및 식각 저지막(370)의 표면들을 노출시킬 수 있다.
도 2 및 도 17을 참조하면, 하부 전극들(10)이 베이스 전극들(SE)의 노출된 표면 상에 형성될 수 있다. 하부 전극들(10)은 각 베이스 전극들(SE) 상에 분리되어 형성될 수 있다. 일 예로, 하부 전극들(10)의 형성 공정은 각 베이스 전극들(SE) 사이에 증착된 부분들을 제거하여 식각 저지막(370)을 노출하는 공정을 포함할 수 있다. 하부 전극들(10)은 베이스 전극들(SE)의 측벽 및 상면을 덮을 수 있다. 하부 전극들(10)은 도 1 내지 도 12을 참조하여 설명된 하부 전극(10)과 실질적으로 동일할 수 있고, 실질적으로 동일한 방법으로 형성될 수 있다.
도 2 및 도 18을 참조하면, 하부 전극들(10)을 덮는 유전막(30)이 형성될 수 있다. 유전막(30)은 복수의 하부 전극들(10)을 공통적으로 덮을 수 있다. 유전막(30)은 도 1 내지 도 12을 참조하여 설명된 유전막(30)과 실질적으로 동일할 수 있고, 실질적으로 동일한 방법으로 형성될 수 있다.
도 2 및 도 19를 참조하면, 유전막(30) 상에 상부 전극(50)이 형성될 수 있다. 상부 전극(50)은 도 1 내지 도 12을 참조하여 설명된 상부 전극(50)과 실질적으로 동일할 수 있고, 실질적으로 동일한 방법으로 형성될 수 있다. 상부 전극(50)의 형성에 의하여, 베이스 전극(SE), 하부 전극(10), 유전막(30), 및 상부 전극(50)을 포함하는 커패시터(CAP)를 갖는 반도체 메모리 소자가 형성될 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 유전막과 접하는 하부 전극의 접촉면을 제어하여 반도체 소자의 누설 전류를 낮추고 신뢰성을 향상시킬 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 실시예들의 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
Claims (20)
- 하부 전극, 상부 전극 및 상기 하부 전극과 상기 상부 전극 사이의 유전막을 포함하는 커패시터를 포함하고,
상기 하부 전극은 ABO3를 포함하고, 상기 A는 제 1 금속 원소이고 상기 B는 상기 제 1 금속 원소보다 일함수가 큰 제 2 금속 원소이고,
상기 유전막은 CDO3를 포함하고, 상기 C는 제 3 금속 원소이고 상기 D는 제 4 금속 원소이고,
상기 하부 전극은 제 1 층과 제 2 층이 교대로 반복되고, 상기 제 1 층은 상기 제 1 금속 원소와 산소를 포함하고, 상기 제 2 층은 상기 제 2 금속 원소와 산소를 포함하고,
상기 유전막과 접하는 상기 하부 전극의 제 1 접촉면은 상기 제 2 층인 반도체 소자. - 제 1 항에 있어서,
상기 제 1 접촉면은 {100} 결정면인 반도체 소자. - 제 1 항에 있어서,
상기 하부 전극 및 상기 유전막은 각각 페로브스카이트 구조를 갖는 반도체 소자. - 제 1 항에 있어서,
상기 유전막은 제 3 층과 제 4 층이 교대로 반복되고, 상기 제 3 층은 상기 제 3 금속 원소와 산소를 포함하고, 상기 제 4 층은 상기 제 4 금속 원소와 산소를 포함하고,
상기 하부 전극과 접하는 상기 유전막의 제 2 접촉면은 상기 제 3 층인 반도체 소자. - 제 4 항에 있어서,
상기 제 4 금속 원소는 상기 제 3 금속 원소보다 일함수가 큰 반도체 소자. - 제 1 항에 있어서,
상기 제 2 금속 원소는 상기 제 4 금속 원소보다 일함수가 큰 반도체 소자. - 제 1 항에 있어서,
상기 제 2 금속 원소의 일함수는 4.5eV 보다 크고 6eV보다 작은 반도체 소자. - 제 1 항에 있어서,
상기 제 1 금속 원소는 Sr, Ba, La 및 Ca 중 적어도 하나인 반도체 소자. - 제 1 항에 있어서,
상기 제 2 금속 원소는 Ru, Mo, Ir, Co, 및 Ni 중 적어도 하나인 반도체 소자. - 제 1 항에 있어서,
상기 제 3 금속 원소는 Ba, Sr 및 Ca 중 적어도 하나인 반도체 소자. - 제 1 항에 있어서,
상기 제 4 금속 원소는 Ti, Zr, 및 Hf 중 적어도 하나인 반도체 소자. - 제 1 항에 있어서,
상기 하부 전극의 두께는 약 50Å 내지 약100Å인 반도체 소자. - 제 1 항에 있어서,
상기 커패시터는 베이스 전극을 더 포함하고,
상기 하부 전극은 상기 베이스 전극의 측벽 및 상면을 덮는 반도체 소자. - 하부 전극, 상부 전극 및 상기 하부 전극과 상기 상부 전극 사이의 유전막을 포함하는 커패시터를 포함하고,
상기 하부 전극은 제 1 금속 원소, 제 2 금속 원소 및 산소를 포함하고,
상기 유전막은 제 3 금속 원소, 제 4 금속 원소 및 산소를 포함하고,
상기 하부 전극은 제 1 층과 제 2 층이 교대로 반복되고, 상기 제 1 층은 상기 제 1 금속 원소와 산소를 포함하고, 상기 제 2 층은 상기 제 2 금속 원소와 산소를 포함하고,
상기 제 1 금속 원소는 Sr, Ba, La 및 Ca 중 적어도 하나이고, 상기 제 2 금속 원소는 Ru, Mo, Ir, Co, 및 Ni 중 적어도 하나이고,
상기 유전막과 접하는 상기 하부 전극의 제 1 접촉면은 상기 제 2 층인 반도체 소자. - 제 14 항에 있어서,
상기 유전막은 제 3 층과 제 4 층이 교대로 반복되고, 상기 제 3 층은 상기 제 3 금속 원소와 산소를 포함하고, 상기 제 4 층은 상기 제 4 금속 원소와 산소를 포함하고,
상기 하부 전극과 접하는 상기 유전막의 제 2 접촉면은 상기 제 3 층과 상기 제 4 층 중 일함수가 작은 층인 반도체 소자. - 제 14 항에 있어서,
상기 제 3 금속 원소는 Ba, Sr 및 Ca 중 적어도 하나이고,
상기 제 4 금속 원소는 Ti, Zr, 및 Hf 중 적어도 하나인 반도체 소자. - 제 14 항에 있어서,
상기 커패시터는 베이스 전극을 더 포함하고,
상기 하부 전극은 상기 베이스 전극의 측벽 및 상면을 덮는 반도체 소자. - 기판의 상부에 매립되고 제 1 방향으로 연장되는 제 1 도전 라인;
소자 분리막에 의하여 상기 기판의 상부에 정의되고 상기 제 1 도전 라인을 사이에 두고 분리된 제 1 불순물 영역 및 제 2 불순물 영역을 포함하는 활성 영역;
상기 기판 상에서 상기 제 1 방향과 교차하는 제 2 방향으로 연장되고 상기 제 1 불순물 영역과 연결되는 제 2 도전 라인;
상기 제 2 불순물 영역에 연결되는 콘택;
상기 콘택을 통하여 상기 제 2 불순물 영역에 연결되는 커패시터를 포함하고,
상기 커패시터는 하부 전극, 상부 전극 및 상기 하부 전극과 상기 상부 전극 사이의 유전막을 포함하고,
상기 하부 전극은 ABO3를 포함하고, 상기 A는 제 1 금속 원소이고 상기 B는 상기 제 1 금속 원소보다 일함수가 큰 제 2 금속 원소이고,
상기 유전막은 CDO3를 포함하고, 상기 C는 제 3 금속 원소이고 상기 D는 제 4 금속 원소이고,
상기 하부 전극은 제 1 층과 제 2 층이 교대로 반복되고, 상기 제 1 층은 상기 제 1 금속 원소와 산소를 포함하고, 상기 제 2 층은 상기 제 2 금속 원소와 산소를 포함하고,
상기 유전막과 접하는 상기 하부 전극의 제 1 접촉면은 상기 제 2 층인 반도체 소자. - 제 18 항에 있어서,
상기 유전막은 제 3 층과 제 4 층이 교대로 반복되고, 상기 제 3 층은 상기 제 3 금속 원소와 산소를 포함하고, 상기 제 4 층은 상기 제 4 금속 원소와 산소를 포함하고,
상기 제 4 금속 원소는 상기 제 3 금속 원소보다 일함수가 큰 반도체 소자. - 제 18 항에 있어서,
상기 제 1 금속 원소는 Sr, Ba, La 및 Ca 중 적어도 하나이고,
상기 제 2 금속 원소는 Ru, Mo, Ir, Co, 및 Ni 중 적어도 하나이고,
상기 제 3 금속 원소는 Ba, Sr 및 Ca 중 적어도 하나이고,
상기 제 4 금속 원소는 Ti, Zr, 및 Hf 중 적어도 하나인 반도체 소자.
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