KR20210067761A - 나노시트를 포함하는 집적 회로를 제조하기 위한 방법 및 컴퓨팅 시스템 - Google Patents

나노시트를 포함하는 집적 회로를 제조하기 위한 방법 및 컴퓨팅 시스템 Download PDF

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Abstract

나노시트를 포함하는 집적 회로를 제조하기 위한 방법이 개시된다. 본 개시의 예시적 실시예에 따른 집적 회로를 제조하기 위한 방법은, 집적 회로를 정의하는 표준 셀들을 배치 및 라우팅함으로써 집적 회로의 레이아웃 데이터를 생성하는 단계, 레이아웃 데이터를 이용하여 집적 회로의 타이밍 분석을 통해 타이밍 분석 데이터를 생성하는 단계, 및 타이밍 분석 데이터 및 배치된 표준 셀들의 나노시트 형상에 기초하여 집적 회로를 정의하는 표준 셀들을 재배치 및 재라우팅함으로써 집적 회로의 레이아웃 데이터를 재생성하는 단계를 포함한다.

Description

나노시트를 포함하는 집적 회로를 제조하기 위한 방법 및 컴퓨팅 시스템{METHOD AND COMPUTING SYSTEM FOR INTEGRATED CIRCUIT INCLUDING NANOSHEET}
본 개시의 기술적 사상은 집적 회로에 관한 것이며, 더욱 상세하게는, 나노시트를 포함하는 집적 회로를 제조하기 위한 방법 및 컴퓨팅 시스템에 관한 것이다.
집적 회로는 표준 셀들을 기반으로 설계될 수 있다. 구체적으로, 집적 회로를 정의하는 데이터에 따라 표준 셀들을 배치하고, 배치된 표준 셀들을 라우팅함으로써 집적 회로의 레이아웃을 생성할 수 있다. 최근 집적 회로의 구성이 복잡해지고, 반도체 제조 공정이 극도로 미세화됨에 따라서, 집적 회로에 많은 수의 반도체 소자가 집적되고 있다. 반도체 제조 공정이 미세화됨에 기인하여, 복수의 레이어들에 형성된 패턴들을 포함하는 표준 셀은 감소된 크기의 패턴들을 포함할 뿐만 아니라 표준 셀의 크기도 감소할 수 있다. 이에 따라, 집적 회로에 포함된 표준 셀의 인스턴스는 그 주변 구조(즉, 레이아웃)로부터 받는 영향이 커질 수 있고, 그러한 주변 레이아웃에 의한 영향은 로컬 레이아웃 효과(local layout effect, LLE) 또는 레이아웃 의존 효과(layout dependent effect, LDE)로 지칭될 수 있다.
본 개시의 기술적 사상은 나노시트를 포함하는 집적 회로를 제조하기 위한 방법 및 컴퓨팅 시스템에 관한 것으로, 인접한 주변 셀에 의한 공정 변이를 감소시킬 수 있는 집적 회로를 제조하기 위한 방법 및 컴퓨팅 시스템을 제공한다.
본 개시의 기술적 사상에 따른 나노시트를 포함하는 집적 회로를 제조하기 위한 방법은, 집적 회로를 정의하는 표준 셀들을 배치 및 라우팅함으로써 집적 회로의 레이아웃 데이터를 생성하는 단계, 레이아웃 데이터를 이용하여 집적 회로의 타이밍 분석을 통해 타이밍 분석 데이터를 생성하는 단계, 및 타이밍 분석 데이터 및 배치된 표준 셀들의 나노시트 형상에 기초하여 집적 회로를 정의하는 표준 셀들을 재배치 및 재라우팅함으로써 집적 회로의 레이아웃 데이터를 재생성하는 단계를 포함할 수 있다.
본 개시의 기술적 사상에 따른 나노시트를 포함하는 집적 회로를 제조하기 위한 방법은 집적 회로를 정의하는 표준 셀들을 배치 및 라우팅함으로써 집적 회로의 레이아웃 데이터를 생성하는 단계, 레이아웃 데이터를 이용하여 클락 패쓰에 포함된 타겟 셀을 추출하는 단계, 및 타겟 셀의 나노시트 및 타겟 셀에 인접하게 배치된 주변 셀의 나노시트의 형상에 기초하여 집적 회로를 정의하는 표준 셀들을 재배치 및 재라우팅함으로써 집적 회로의 레이아웃 데이터를 재생성하는 단계를 포함할 수 있다.
본 개시의 기술적 사상에 따른 집적 회로의 제조를 위한 컴퓨팅 시스템은 표준 셀들에 대한 정보를 포함하는 표준 셀 라이브러리 및 집적 회로를 설계하는 프로그램을 저장하는 메모리, 및 메모리에 엑세스 가능한 프로세서를 포함하고, 프로세서는 프로그램을 실행함으로써, 표준 셀 라이브러리를 참조하여 집적 회로를 정의하는 표준 셀들을 배치 및 라우팅함으로써 집적 회로의 레이아웃 데이터를 생성하고, 레이아웃 데이터를 이용하여 집적 회로의 타이밍 분석을 통해 타이밍 분석 데이터를 생성하고, 타이밍 분석 데이터 및 배치된 표준 셀들의 나노시트 형상에 기초하여 집적 회로를 정의하는 표준 셀들을 재배치 및 재라우팅함으로써 집적 회로의 레이아웃 데이터를 재생성하고, 재생성된 레이아웃 데이터를 이용하여 집적 회로의 타이밍 분석을 재수행할 수 있다.
본 개시의 기술적 사상에 따른 집적 회로을 제조하기 위한 방법은, 표준 셀들에 포함된 나노시트 형상에 기초하여 배치 및 라우팅을 재수행함으로써, 나노시트 형상에 따라 발생할 수 있는 공정 변이(variation)을 감소시킬 수 있다. 따라서, 집적 회로의 타이밍 제약 조건 위반 가능성이 감소되어 타이밍 특성이 향상될 수 있다. 또한, 본 개시에 따른 집적 회로를 제조하기 위한 방법은 타이밍 패쓰에 포함되는 타겟 셀들과 주변 셀들의 나노시트의 형상을 고려하여 타겟 셀들 각각의 딜레이를 보정하므로 보다 정확하게 타이밍 패쓰의 딜레이를 추출할 수 있다.
본 명세서에 첨부된 도면들은 도해의 편의를 위하여 스케일에 맞지 아니할 수 있고, 구성요소들을 과장하거나 축소하여 도시할 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 집적 회로를 설계하기 위한 방법을 나타내는 흐름도이다.
도 2는 본 개시의 예시적 실시 예에 따른 집적 회로를 설계하기 위한 방법을 나타내는 흐름도이다.
도 3은 본 개시의 예시적 실시 예에 따른 집적 회로에 포함된 셀들을 나타내는 평면도이다.
도 4는 도 3에서 Y1-Y2 절단면으로 자른 단면도이다.
도 5a는 본 개시의 예시적 실시 예에 따른 집적 회로에 포함된 셀들을 나타내는 평면도이다.
도 5b는 주변 셀의 나노시트 형상에 따라 타겟 셀의 타이밍 특성이 변경되는 것을 설명하기 위한 도면이다.
도 6은 본 개시의 예시적 실시 예에 따른 집적 회로에 포함된 셀들을 나타내는 평면도이다.
도 7a 및 도 7b는 본 개시의 예시적 실시 예에 따른 집적 회로에 포함된 셀들을 나타내는 평면도이다.
도 8a 및 도 8b는 본 개시의 예시적 실시 예에 따른 집적 회로에 포함된 셀들을 나타내는 평면도이다.
도 9는 본 개시의 예시적 실시 예에 따른 집적 회로를 설계하기 위한 방법을 나타내는 흐름도이다.
도 10은 본 개시의 예시적 실시 예에 따른 집적 회로를 나타내는 도면이다.
도 11a 및 도 11b는 도 9의 LLE 변이 모델의 예시적인 실시 예를 설명하기 위한 도면이다.
도 12는 본 개시의 예시적 실시 예에 따른 집적 회로를 설계하기 위한 방법을 나타내는 흐름도이다.
도 13은 본 개시의 예시적 실시 예에 따른 집적 회로를 설계하기 위한 방법을 나타내는 흐름도이다.
도 14는 본 개시의 예시적 실시 예에 따라 집적 회로를 제조하기 위한 방법을 나타내는 순서도이다.
도 15는 본 개시의 예시적 실시 예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템의 블록도를 나타낸다.
도 1은 본 개시의 예시적 실시 예에 따른 집적 회로를 설계하기 위한 방법을 나타내는 흐름도이다. 도 1의 S10 단계는 S100 단계 내지 S400 단계를 포함할 수 있다.
도 1을 참조하면, 집적 회로를 설계하기 위한 방법은 집적 회로에 대한 레이아웃을 디자인하는 단계로서, 집적 회로를 설계하기 위한 툴을 이용하여 수행될 수 있다. 이 때, 집적 회로를 설계하기 위한 툴은 프로세서(예를 들어, 도 15의 1100)에 의해 수행되는 복수의 명령어들을 포함하는 프로그램(예를 들어, 도 15의 1400_1)일 수 있다. 이에 따라, 집적 회로의 설계 방법을 집적 회로의 설계를 위한 컴퓨터 구현(computer implemented) 방법이라고 지칭할 수 있다.
S100 단계에서, 합성 동작이 수행될 수 있다. 예를 들어, 단계 S100은 합성 툴을 이용하여 프로세서에 의해 수행될 수 있다. "합성"은 집적 회로에 대한 입력 데이터를, 로직 게이트로 이루어진 하드웨어 형태로 변환함으로써 넷리스트(netlist)를 생성하는 동작으로서, "로직(logic) 합성"이라고 지칭할 수 있다. "입력 데이터"는 집적 회로의 동작(behavior)에 대한 추상적 형태, 예를 들어, RTL(Register Transfer Level)에서 정의된 데이터일 수 있다. "넷리스트"는 표준 셀 라이브러리(예를 들어, 도 14의 D20)를 이용하여 RTL 코드로부터 생성될 수 있고, 게이트 레벨의 넷리스트일 수 있다. 예시적인 실시 예에서, RTL 코드는 합성 툴에 입력 파일로써 제공될 수 있고, 넷리스트는 합성 툴에서 출력 파일로써 출력될 수 있다.
S200 단계에서, 집적 회로를 정의하는 표준 셀들이 배치 및 라우팅(Placement & Routing, 이하 "P&R")될 수 있다. 예를 들어, S200 단계는 P&R 툴을 이용하여 프로세서에 의해 수행될 수 있다. 표준 셀 라이브러리(예를 들어, 도 14의 D20)를 이용하여 넷리스트에 따라 집적회로를 정의하는 표준 셀들을 배치하고, 배치된 표준 셀들에 포함된 넷들을 라우팅함으로써, 집적 회로에 대한 레이아웃 데이터가 생성될 수 있다. 예를 들어, 레이아웃 데이터는 GDS(Graphic Design System)II 형식의 데이터일 수 있다. 예시적인 실시 예에서, 넷리스트는 P&R 툴에 입력 파일로써 제공될 수 있고, 레이아웃 데이터는 P&R 툴 에서 출력 파일로써 출력될 수 있다.
여기서, "넷(net)"은 집적 회로의 등가 회로도에서 등전위를 나타내며, 집적 회로의 레이아웃에서 하나의 상호연결(interconnection)에 대응할 수 있다. 하나의 상호연결은 서로 전기적으로 연결된 적어도 하나의 메탈 레이어 및 적어도 하나의 비아를 포함하는 배선 구조에 대응할 수 있다. 따라서 상호연결은 표준 셀의 출력 핀(pin) 및 입력 핀(pin)을 전기적으로 연결할 수 있고, 상호연결들을 생성함으로써 표준 셀들은 라우팅될 수 있다.
S300 단계에서, 집적 회로의 타이밍 분석이 수행될 수 있다. 예를 들어, S300 단계는 STA(Static Timing Analysis) 툴을 이용하여 프로세서에 의해 수행될 수 있다. 타이밍 분석 데이터(D11)는 STA 툴에서 출력 파일로써 출력될 수 있다.
"타이밍 분석"은 집적 회로에 포함된 타이밍 패쓰들(timing paths)이 타이밍 제약 조건(timing constraints)을 만족하는지 여부를 판단하고, 판단 결과에 따라 타이밍 패쓰들 중, 입력(즉, 시작 지점)에서 출력(즉, 종료 지점)까지의 전체 타이밍 딜레이가 타이밍 요구 조건을 초과하는 타이밍 패쓰 또는 집적 회로의 타이밍 크리티컬(critical) 패쓰를 선별하는 동작을 의미한다. 타이밍 제약 조건은 셋업 타이밍 제약 조건 및 홀드 타이밍 제약 조건을 포함할 수 있다.
S400 단계에서, 표준 셀들에 포함된 나노시트 형상에 기초하여, P&R이 재수행될 수 있다. P&R이 재수행됨에 따라, 집적 회로에 대한 레이아웃 데이터가 재생성될 수 있다. 예를 들어, S400 단계는 표준 셀 라이브러리(D20)를 참조하고, P&R 툴을 이용하여 프로세서에 의해 수행될 수 있다.
예시적인 실시 예에서, 타이밍 분석 데이터(D11)에 기초하여 배치된 표준 셀들 중 타이밍 크리티컬 패쓰에 포함된 표준 셀을 타겟 셀로서 추출하고, 타겟 셀의 나노시트 형상 및 타겟 셀과 인접하게 배치되는 주변 셀의 나노시트의 형상을 비교할 수 있다. 비교 결과에 따라 타겟 셀에 인접하게 배치되는 주변 셀을 다른 셀로 치환하거나, 타겟 셀과 주변 셀 사이에 필러 셀을 삽입할 수 있다. S400 단계에 대해서는 도 4 등 이하의 도면에 대한 설명에서 상술하겠다.
P&R이 재수행됨에 따라 집적 회로의 레이아웃 데이터가 재생성될 수 있고, S500 단계에서, 재생성된 레이아웃 데이터를 이용하여 집적 회로의 타이밍 분석이 재수행될 수 있다. 예를 들어, S500 단계는 STA 툴을 이용하여 프로세서에 의해 수행될 수 있다.
본 개시에 따른 집적 회로를 제조하기 위한 방법은, 표준 셀들에 포함된 나노시트 형상에 기초하여 P&R 단계를 재수행함으로써, 나노시트 형상에 따라 발생할 수 있는 공정 변이(variation)을 감소시킬 수 있다. 따라서, 집적 회로의 타이밍 제약 조건 위반 가능성이 감소되어 타이밍 특성이 향상될 수 있다.
도 2는 본 개시의 예시적 실시 예에 따른 집적 회로를 설계하기 위한 방법을 나타내는 흐름도로서, 도 1의 S400 단계의 일 예시를 설명하기 위한 도면이다. 도 2의 S400 단계는 S410 단계 내지 S460 단계를 포함할 수 있다.
도 2를 참조하면, S410 단계에서, 타이밍 분석 데이터(D11)를 이용하여, 타이밍 크리티컬 패쓰에 포함되는 타겟 셀이 추출될 수 있다. 예를 들어, 타이밍 분석 단계(예를 들어, 도 1의 S300)에서 집적 회로에 포함된 타이밍 패쓰들 중에서 기준 이하의 슬랙을 갖는 크리티컬 패쓰들이 추출될 수 있고, S410 단계에서는 추출된 크리티컬 패쓰들에 포함되는 표준 셀들 중 타겟 셀이 추출될 수 있다. 예를 들어, 클락 패쓰는 타이밍 크리티컬 패쓰에 포함될 수 있다.
S420 단계에서, 추출된 타겟 셀 및 타겟 셀에 인접하게 배치되는 주변 셀의 나노시트 폭이 동일한지 판단될 수 있다. 예를 들어, 타겟 셀에 제1 방향(예를 들어, +X방향)으로 인접하게 배치되는 제1 주변 셀의 나노시트 폭과 타겟 셀의 나노시트의 폭이 비교될 수 있고, 타겟 셀에 제1 방향의 역방향(예를 들어, -X방향)으로 인접하게 배치되는 제2 주변 셀의 나노시트 폭과 타겟 셀의 나노시트의 폭이 비교될 수 있다. 추출된 타겟 셀 및 타겟 셀에 인접하게 배치되는 주변 셀의 나노시트 폭이 동일하면 S400 단계는 종료될 수 있고, 도 1의 S10 단계를 수행함으로써 생성된 레이아웃 데이터(예를 들어, 도 14의 D30)에 따라 집적 회로의 공정 단계가 수행될 수 있다.
추출된 타겟 셀 및 타겟 셀에 인접하게 배치되는 주변 셀의 나노시트 폭이 상이하면, S430 단계에서, 타이밍 분석 데이터(D11)를 이용하여 타겟 셀의 주변 셀이 타이밍 크리티컬 패쓰에 포함되는지 확인될 수 있다. 타겟 셀의 주변 셀이 타이밍 크리티컬 패쓰에 포함되지 않으면, S440 단계에서, 주변 셀과 동일한 기능을 수행하고 인접 영역에서 타겟 셀과 나노시트 형상이 동일한 표준 셀로 주변 셀이 치환될 수 있다. 치환된 표준 셀이 타겟 셀에 인접하도록 재배치될 수 있다. 예를 들어, 타겟 셀에 +X방향으로 인접하게 배치되는 제1 주변 셀의 나노시트 폭과 타겟 셀의 나노시트의 폭이 서로 다르고, 제1 주변 셀이 타이밍 크리티컬 패쓰에 포함되지 않는 경우, 제1 주변 셀과 동일한 기능을 수행하고 인접 영역에서 타겟 셀의 나노시트의 폭과 동일한 폭을 갖는 나노시트를 포함하는 표준 셀로 제1 주변 셀이 치환될 수 있다.
타겟 셀의 주변 셀이 타이밍 크리티컬 패쓰에 포함되면, S450 단계에서, 타겟 셀과 주변 셀 사이에 필러(filler) 셀이 삽입될 수 있다. 예를 들어, 주변 셀의 나노시트 폭과 타겟 셀의 나노시트의 폭이 서로 다르고, 주변 셀이 타이밍 크리티컬 패쓰에 포함되는 경우, 타겟 셀과 주변 셀 사이에 필러 셀이 삽입될 수 있다. 이 때, 필러 셀은 타겟 셀과 인접한 영역에서는 타겟 셀의 나노시트와 동일한 형상을 갖고, 주변 셀과 인접한 영역에서는 주변 셀의 나노시트와 동일한 형상을 갖는 나노시트를 포함할 수 있다.
주변 셀이 타이밍 크리티컬 패쓰에 포함될 때 주변 셀을 다른 셀로 치환하면, 주변 셀을 포함하는 타이밍 크리티컬 패쓰의 타이밍 특성이 슬랙의 크기가 증가하는 방향으로 변경될 수 있다. 따라서, 주변 셀과 타겟 셀 사이에 필러 셀을 삽입함으로써, 주변 셀을 포함하는 타이밍 크리티컬 패쓰의 타이밍 특성이 과도하게 변경되는 것을 방지할 수 있다.
다만, 본 개시에 따른 집적 회로를 제조하기 위한 방법은 S430 단계, S440 단계 및 S450 단계를 수행하는 것에 한정되지 않는다. 본 개시에 따른 집적 회로를 제조하기 위한 방법은 타겟 셀의 주변 셀이 타이밍 크리티컬 패쓰에 포함되는지 확인하지 않고, 추출된 타겟 셀 및 주변 셀의 나노시트 폭이 서로 상이하면 타겟 셀 및 주변 셀 사이에 필러 셀을 삽입하는 단계를 포함할 수도 있다.
S460 단계에서, 변경된 표준 셀들의 배치에 따라 상호연결들이 재생성될 수 있다. 이에 따라, 레이아웃 데이터가 재생성될 수 있다.
도 3은 본 개시의 예시적 실시 예에 따른 집적 회로에 포함된 셀들(CT, CPR, CPL)을 나타내는 평면도이다. 도 4는 도 3에서 Y1-Y2 절단면으로 자른 단면도이다.
본 명세서에서 X축 및 Y축으로 이루어진 평면은 수평면으로 지칭될 수 있고, 다른 구성요소보다 상대적으로 +Z방향으로 배치된 구성요소는 다른 구성요소 위에 있는 것으로 지칭될 수 있으며, 다른 구성요소보다 상대적으로 -Z방향으로 배치된 구성요소는 다른 구성요소 아래에 있는 것으로 지칭될 수 있다. 본 명세서의 도면들에서, 도해의 편의상 일부 층들만이 도시될 수 있으며, 이해의 편의상 비아는 금속층의 패턴 아래에 위치함에도 불구하고 표시될 수 있다.
도 3 및 도 4를 참조하면, 집적 회로는 타겟 셀(CT), 제1 주변 셀(CPR) 및 제2 주변 셀(CPL)을 포함할 수 있다. 타겟 셀(CT)로부터 +X방향으로 인접하도록 제1 주변 셀(CPR)가 배치되고, -X방향으로 인접하도록 제2 주변 셀(CPL)이 배치될 수 있다. 즉, 예를 들어, 타겟 셀(CT)의 오른편에는 제1 주변 셀(CPR)이 배치되고, 타겟 셀(CT)의 왼편에는 제2 주변 셀(CPL)이 배치될 수 있다. 예시적인 실시 예에서, 타겟 셀(CT)는 타이밍 크리티컬 패쓰에 포함되는 표준 셀일 수 있다.
타겟 셀(CT), 제1 주변 셀(CPR) 및 제2 주변 셀(CPL) 사이에는 표준 셀을 정의하는 디퓨전 브레이크(diffusion break)가 형성될 수 있다. 디퓨전 브레이크 는 타겟 셀(CT), 제1 주변 셀(CPR) 및 제2 주변 셀(CPL)을 서로 전기적으로 절연시킬 수 있다. 디퓨전 브레이크는 구조에 따라 더블 디퓨전 브레이크(double diffusion break, DDB) 및 싱글 디퓨전 브레이크(single diffusion break, SDB)를 포함할 수 있다. 예시적인 실시 예에서, 집적 회로에 포함되는 디퓨전 브레이크는 싱글 디퓨전 브레이크일 수 있다.
타겟 셀(CT), 제1 주변 셀(CPR) 및 제2 주변 셀(CPL)은 기판(SUB) 상에 형성되고 X축 방향으로 연장되는 제1 나노시트(nanosheet, N1) 및 제2 나노시트(N2)를 포함할 수 있다. 예시적인 실시 예에서, 제1 나노시트(N1)은 N형 분술물로 도핑된 N웰(NW) 상에 배치될 수 있다.
제1 나노시트(N1) 및 제2 나노시트(N2)는 트랜지스터의 채널로 기능할 수 있다. 예를 들어, 제1 나노시트(N1)는 N형 불순물로 도핑될 수 있고, PMOS(P-channel Metal-Oxide-Semiconductor) 트랜지스터를 형성할 수 있다. 반면, 제2 나노시트(N2)는 P형 불순물로 도핑될 수 있고, NMOS(N-channel Metal-Oxide-Semiconductor) 트랜지스터를 형성할 수 있다. 예시적인 실시 예에서, 제1 나노시트(N1) 및 제2 나노시트(N2)는 Si, Ge, 또는 SiGe로 이루어질 수 있다. 예시적인 실시 예에서, 제1 나노시트(N1) 및 제2 나노시트(N2)는 InGaAs, InAs, GaSb, InSb, 또는 이들의 조합으로 이루어질 수 있다.
제1 나노시트(N1) 및 제2 나노시트(N2)는 각각 Z방향으로 적층되는 복수의 층들에 각각 형성되는 패턴들을 포함할 수 있다. 예를 들어, 제1 나노시트(N1) 및 제2 나노시트(N2) 각각은 도전성 채널 물질의 층들을 포함할 수 있다. 도 3에서 제1 나노시트(N1)는 기판(SUB) 상에 3개의 층에 형성되는 패턴들을 포함하는 것으로 도시되었으나, 본 개시는 이에 한정되지 않는다. 제1 나노시트(N1) 및 제2 나노시트(N2)에 포함되는 서로 다른 층에 형성되는 패턴들의 수는 다양하게 조절될 수 있다.
타겟 셀(CT)에 포함된 제1 나노시트(N1)는 Y축 방향으로 제1 폭(W1)을 갖도록 X축 방향으로 연장될 수 있고, 타겟 셀(CT)에 포함된 제2 나노시트(N2)은 Y축 방향으로 제2 폭(W2)을 갖도록 Y축 방향으로 연장될 수 있다. 예시적인 실시 예에서, 상기 제1 폭(W1)은 상기 제2 폭(W2)과 서로 동일할 수 있다.
제1 주변 셀(CPR)에 포함된 제1 나노시트(N1)는 Y축 방향으로 제1 폭(WR1)을 갖도록 X축 방향으로 연장될 수 있고, 제1 주변 셀(CPR)에 포함된 제2 나노시트(N2)은 Y축 방향으로 제2 폭(WR2)을 갖도록 Y축 방향으로 연장될 수 있다. 제2 주변 셀(CPL)에 포함된 제1 나노시트(N1)는 Y축 방향으로 제1 폭(WL1)을 갖도록 X축 방향으로 연장될 수 있고, 제2 주변 셀(CPL)에 포함된 제2 나노시트(N2)은 Y축 방향으로 제2 폭(WL2)을 갖도록 Y축 방향으로 연장될 수 있다.
예시적인 실시 예에서, 서로 인접하게 배치되는 셀들의 나노시트의 폭은 서로 동일할 수 있다. 예를 들어, 타겟 셀(CT)의 제1 나노시트(N1)의 제1 폭(W1)은 제1 주변 셀(CPR)의 제1 나노시트(N1)의 제1 폭(WR1)과 동일할 수 있고, 제2 주변 셀(CPL)의 제1 나노시트(N1)의 제1 폭(WL1)과 동일할 수 있다. 또한, 예를 들어, 타겟 셀(CT)의 제2 나노시트(N2)의 제2 폭(W2)은 제1 주변 셀(CPR)의 제2 나노시트(N2)의 제2 폭(WR2)과 동일할 수 있고, 제2 주변 셀(CPL)의 제2 나노시트(N2)의 제2 폭(WL2)과 동일할 수 있다. 예시적인 실시 예에서, 도 1의 S200 단계에서, 타겟 셀(CT), 제1 주변 셀(CPR) 및 제2 주변 셀(CPL)이 배치되고 라우팅되는 경우에는 도 2의 S430 단계 내지 S460 단계가 수행되지 않을 수 있다.
타겟 셀(CT), 제1 주변 셀(CPR) 및 제2 주변 셀(CPL)은 기판(SUB) 상에 형성되고 Y축 방향으로 연장되는 연장되는 게이트 라인(GL)을 포함할 수 있다. 예시적인 실시 예에서, 게이트 라인(GL)은 일함수 금속 함유 레이어 및 갭필 금속막을 포함할 수 있다. 예를 들면, 일함수 금속 함유 레이어는, Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er 및 Pd 중 적어도 하나의 금속을 포함할 수 있고, 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 예시적인 실시 예에서, 게이트 라인(GL)은 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있다.
게이트 라인(GL)은 제1 나노시트(N1) 및 제2 나노시트(N2)의 일부를 둘러싸도록 형성될 수 있다. 게이트 라인(GL) 및 제1 나노시트(N1) 사이에는 게이트 절연막(GI)이 형성될 수 있다. 예시적인 실시 예에서, 게이트 절연막(GI)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전율을 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 게이트 절연막(GI)은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, HfO2-Al2O3 합금, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
셀들에 전력을 공급하기 위하여, X축 방향으로 연장되는 파워 라인들이 배치될 수 있다. 예를 들어, 타겟 셀(CT), 제1 주변 셀(CPR) 및 제2 주변 셀(CPL)은 제1 파워 라인(PL1) 및 제2 파워 라인(PL2)을 공유할 수 있고, 제1 파워 라인(PL1) 및 제2 파워 라인(PL2)를 통해 전력을 제공받을 수 있다. 도 2에서 제1 파워 라인(PL1) 및 제2 파워 라인(PL2)은 M1 층의 패턴으로서 도시되고 설명되나, 본 개시의 예시적 실시 예들은 이에 제한되지 않는다. 예시적인 실시 예에서 파워 라인은 M1 층 상위의 배선 층, 예를 들어, M2 층의 패턴으로서 형성될 수도 있다. 예시적인 실시 예에서, 제1 파워 라인(PL1)에는 제1 공급 전압(VDD)이 인가될 수 있고, 제2 파워 라인(PL2)에는 제2 공급 전압(VSS)이 인가될 수 있다.
도 5a는 본 개시의 예시적 실시 예에 따른 집적 회로에 포함된 셀들(CT, CPRa, CPL)을 나타내는 평면도로서, 도 2의 S420 단계를 설명하기 위한 도면이다. 도 5b는 주변 셀의 나노시트 형상에 따라 타겟 셀의 타이밍 특성이 변경되는 것을 설명하기 위한 도면이다. 도 6은 본 개시의 예시적 실시 예에 따른 집적 회로에 포함된 셀들(CT, CPRa, CF, CPL)을 나타내는 평면도로서, 도 2의 S450 단계를 설명하기 위한 도면이다. 도 5a 및 도 6에 대한 설명에서는 도 3에서와 동일한 부호에 대해 중복 설명을 생략하겠다.
도 5a를 참조하면, P&R 단계(예를 들어, 도 1의 S200)에서 타겟 셀(CT)이 배치될 수 있고, 타겟 셀(CT)로부터 +X방향으로 인접하도록 제1 주변 셀(CPRa)이 배치되고, -X방향으로 인접하도록 제2 주변 셀(CPL)이 배치될 수 있다. 제1 주변 셀(CPRa)에 포함된 제1 나노시트(N1)는 Y축 방향으로 제1 폭(WR1a)을 갖도록 X축 방향으로 연장될 수 있고, 제1 주변 셀(CPRa)에 포함된 제2 나노시트(N2)는 Y축 방향으로 제2 폭(WR2)을 갖도록 Y축 방향으로 연장될 수 있다.
예시적인 실시 예에서, 타겟 셀(CT)의 제1 나노시트(N1)의 제1 폭(W1)은 제1 주변 셀(CPRa)의 제1 나노시트(N1)의 제1 폭(WR1a)과 상이할 수 있다. 예를 들어, 타겟 셀(CT)의 제1 나노시트(N1)의 제1 폭(W1)보다 제1 주변 셀(CPRa)의 제1 나노시트(N1)의 제1 폭(WR1a)이 작을 수 있다. 타겟 셀(CT) 및 제1 주변 셀(CPRa)이 인접한 인접 영역(A)에서 제1 나노시트(N1)는 조그(jog) 패턴이 형성될 수 있다.
다만, 본 개시는 이에 한정되지 않으며, 타겟 셀(CT)의 제1 나노시트(N1)의 제1 폭(W1)보다 제1 주변 셀(CPRa)의 제1 나노시트(N1)의 제1 폭(WR1a)이 클 수도 있다. 또는, 타겟 셀(CT)의 제2 나노시트(N2)의 제2 폭(W2)이 제1 주변 셀(CPRa)의 제2 나노시트(N2)의 제2 폭(WR2a)과 상이할 수도 있다.
비교 예에 따라 S400 단계를 수행하지 않고 조그(jog) 패턴이 형성된 타겟 셀(CT) 및 제1 주변 셀(CPRa)의 공정 단계(예를 들어, 도 14의 S40 단계)를 수행하면, 공정 변이(variation)로 인하여 공정 단계(S40)의 타겟 셀(PCT)의 제1 나노시트(N1)는 설계 단계(S10)에서의 타겟 셀(CT)의 제1 나노시트(N1)보다 인접 영역(A)에서의 폭이 감소될 수 있다. 또한, 공정 단계(S40)의 제1 주변 셀(PCPRa)의 제1 나노시트(N1)는 설계 단계(S10)에서의 제1 주변 셀(CPRa)의 제1 나노시트(N1)보다 인접 영역(A)에서의 폭이 증가될 수 있다. 즉, 인접 영역(A)에서, 타겟 셀(PCT)의 제1 나노시트(N1)는 인접 영역(A)이 아닌 영역에서의 제1 폭(W1)과 다른 제1 폭(W1')을 가질 수 있고, 제1 주변 셀(PCPRa)의 제1 나노시트(N1)는 인접 영역(A)이 아닌 영역에서의 제1 폭(WR1a)과 다른 제1 폭(WR1a')을 가질 수 있다. 따라서, 이러한 공정 변이로 인하여, 타겟 셀(PCT)을 포함하는 타이밍 패쓰, 또는 제1 주변 셀(PCPRa)을 포함하는 타이밍 패쓰를 통한 딜레이가 변경될 수 있고, 해당 타이밍 패쓰에서 타이밍 제약 조건 위반이 발생할 수 있다.
도 5a 및 도 5b를 참조하면, 예를 들어, 타겟 셀(PCT)은 인터버(CTC)로서 기능할 수 있다. 입력 신호가 입력된 후, 출력 신호가 출력되는 타겟 셀(PCT)의 딜레이(D)는 공정 변이를 고려하지 않은 타겟 셀(CT)의 딜레이(D0)에서 공정 변이에 따른 딜레이의 변화(+dD, -Dd)를 합한 값일 수 있다. 따라서, 비교 예에 따라 S400 단계를 수행하지 않는 경우에는, 타이밍 분석 단계(예를 들어, 도 1의 S300)에서 분석된 타이밍 패쓰의 타이밍 특성과 집적 회로가 제조된 후의 실제 타이밍 패쓰의 타이밍 특성이 달라질 수 있다. 특히, 타이밍 크리티컬 패쓰의 경우에 더욱 타이밍 제약 조건 위반이 발생될 가능성이 높아질 수 있다.
도 4 및 도 5a를 참조하면, P&R 단계(S200)에서 배치된 표준 셀들 중 타이밍 크리티컬 패쓰에 포함되는 타겟 셀(CT)은 인접하게 배치된 제1 주변 셀(CPRa)로 인하여 공정 변이가 발생할 수 있다. 따라서, 본 개시에 따른 집적 회로를 제조하기 위한 방법은, 타겟 셀(CT), 제1 주변 셀(CPRa) 및 제2 주변 셀(CPL)에 포함된 제1 나노시트(N1) 및 제2 나노시트(N2)의 형상에 기초하여, P&R을 재수행(S400)할 수 있다. 제1 주변 셀(CPRa)이 타이밍 크리티컬 패쓰에 포함되지 않는 경우, 제1 주변 셀(CPRa)이 도 3의 제1 주변 셀(CPR)로 치환(S440)될 수 있다. 도 5a의 제1 주변 셀(CPRa)을 도 3의 제1 주변 셀(CPR)로 치환함으로써, 타겟 셀(CT)의 제1 나노시트(N1)의 제1 폭(W1)과 인접하게 배치되는 제1 주변 셀(CPR)의 제1 나노시트(N1)의 제1 폭(WR1)이 서로 동일해질 수 있고, 공정 변이에 따른 타겟 셀(CT)의 딜레이의 변화가 감소될 수 있다.
다만, 본 개시는 이에 한정되지 않으며, 타겟 셀(CT) 및 제1 주변 셀(CPRa)이 인접한 인접 영역에서 제2 나노시트(N2)에 조그 패턴이 형성되고 제1 주변 셀(CPRa)이 타이밍 크리티컬 패쓰에 포함되지 않는 경우에도, 도 5a의 제1 주변 셀(CPRa)을 도 3의 제1 주변 셀(CPR)로 치환할 수 있다. 이로써 타겟 셀(CT)의 제2 나노시트(N2)의 제2 폭(W2)과 인접하게 배치되는 제1 주변 셀(CPR)의 제2 나노시트(N2)의 제2 폭(WR2)이 서로 동일해질 수 있다.
도 4, 도 5a 및 도 6을 참조하면, 제1 주변 셀(CPRa)의 제1 나노시트(N1)의 제1 폭(WR1a)이 타겟 셀(CT)의 제1 나노시트(N1)의 제1 폭(W1)과 상이하고 제1 주변 셀(CPRa)이 타이밍 크리티컬 패쓰에 포함되는 경우에는, 타겟 셀(CT) 및 제1 주변 셀(CPRa) 사이에 필러 셀(CF)이 삽입(S450)될 수 있다.
필러 셀(CF)은, 타겟 셀(CT)과 인접한 영역에서는 타겟 셀(CT)의 제1 나노시트(N1)의 제1 폭(W1)과 동일한 폭을 갖고, 제1 주변 셀(CPRa)과 인접한 영역에서는 제1 주변 셀(CPRa)의 제1 나노시트(N1)의 제1 폭(WR1a)과 동일한 폭을 갖는 제1 나노시트(N1)를 포함할 수 있다. 또한, 필러 셀(CF)은, 타겟 셀(CT)과 인접한 영역에서는 타겟 셀(CT)의 제2 나노시트(N2)의 제2 폭(W2)과 동일한 폭을 갖고, 제1 주변 셀(CPRa)과 인접한 영역에서는 제1 주변 셀(CPRa)의 제2 나노시트(N2)의 제2 폭(WR2)과 동일한 폭을 갖는 제2 나노시트(N2)를 포함할 수 있다. 즉, 필러 셀(CF) 내부에서 제1 나노시트(N1)는 조그 패턴이 형성될 수 있다.
다만, 본 개시는 이에 한정되지 않으며, 제1 주변 셀(CPRa)의 제2 나노시트(N2)의 제2 폭(WR2)이 타겟 셀(CT)의 제2 나노시트(N2)의 제2 폭(W2)과 상이하고 제1 주변 셀(CPRa)이 타이밍 크리티컬 패쓰에 포함되는 경우에도, 타겟 셀(CT) 및 제1 주변 셀(CPRa) 사이에 필러 셀을 삽입할 수도 있다. 이 때의 필러 셀은, 타겟 셀(CT)과 인접한 영역에서는 타겟 셀(CT)의 제2 나노시트(N2)의 제2 폭(W2)과 동일한 폭을 갖고, 제1 주변 셀(CPRa)과 인접한 영역에서는 제1 주변 셀(CPRa)의 제2 나노시트(N2)의 제2 폭(WR2)과 동일한 폭을 갖는 제2 나노시트(N2)를 포함할 수 있다. 즉, 필러 셀 내부에서 제2 나노시트(N2)는 조그 패턴이 형성될 수 있다.
따라서, 본 개시에 따른 집적 회로를 제조하기 위한 방법은, 집적 회로의 공정 단계에서 타겟 셀(CT)을 제조함으로써 발생할 수 있는 공정 변이를 감소시킬 수 있고, 타겟 셀(CT)을 포함하는 크리티컬 타이밍 패스의 타이밍 제약 조건 위반 가능성을 감소시킬 수 있다.
도 7a는 본 개시의 예시적 실시 예에 따른 집적 회로에 포함된 셀들(CT, CPRb, CPL)을 나타내는 평면도로서, 도 2의 S420 단계를 설명하기 위한 도면이다. 도 7b는 본 개시의 예시적 실시 예에 따른 집적 회로에 포함된 셀들(CT, CPRb, CFb, CPL)을 나타내는 평면도로서, 도 2의 S450 단계를 설명하기 위한 도면이다. 도 7a 및 도 7b에 대한 설명에서는 도 3에서와 동일한 부호에 대해 중복 설명을 생략하겠다.
도 7a를 참조하면, P&R 단계(예를 들어, 도 1의 S200)에서 타겟 셀(CT)이 배치될 수 있고, 타겟 셀(CT)로부터 +X방향으로 인접하도록 제1 주변 셀(CPRb)이 배치되고, -X방향으로 인접하도록 제2 주변 셀(CPL)이 배치될 수 있다. 제1 주변 셀(CPRb)에 포함된 제1 나노시트(N1)는 Y축 방향으로 제1 폭(WR1a)을 갖도록 X축 방향으로 연장될 수 있고, 제1 주변 셀(CPRb)에 포함된 제2 나노시트(N2)는 Y축 방향으로 제2 폭(WR2a)을 갖도록 Y축 방향으로 연장될 수 있다.
예시적인 실시 예에서, 타겟 셀(CT)의 제1 나노시트(N1)의 제1 폭(W1)은 제1 주변 셀(CPRb)의 제1 나노시트(N1)의 제1 폭(WR1a)과 상이할 수 있다. 예를 들어, 타겟 셀(CT)의 제1 나노시트(N1)의 제1 폭(W1)보다 제1 주변 셀(CPRb)의 제1 나노시트(N1)의 제1 폭(WR1a)이 작을 수 있다. 예시적인 실시 예에서, 타겟 셀(CT)의 제2 나노시트(N2)의 제2 폭(W2)은 제1 주변 셀(CPRb)의 제2 나노시트(N2)의 제2 폭(WR2a)과 상이할 수 있다. 예를 들어, 타겟 셀(CT)의 제2 나노시트(N2)의 제2 폭(W2)보다 제1 주변 셀(CPRb)의 제2 나노시트(N2)의 제2 폭(WR2a)이 작을 수 있다. 다만, 본 개시는 이에 한정되지 않으며, 타겟 셀(CT)의 제1 나노시트(N1)의 제1 폭(W1)보다 제1 주변 셀(CPRb)의 제1 나노시트(N1)의 제1 폭(WR1a)이 클 수도 있고, 타겟 셀(CT)의 제2 나노시트(N2)의 제2 폭(W2)보다 제1 주변 셀(CPRb)의 제2 나노시트(N2)의 제2 폭(WR2a)이 클 수도 있다. 따라서, 타겟 셀(CT) 및 제1 주변 셀(CPRb)이 인접한 인접 영역에서 제1 나노시트(N1) 및 제2 나노시트(N2) 각각에 조그 패턴이 형성될 수 있다.
도 4 및 도 7a를 참조하면, P&R 단계(S200)에서 배치된 표준 셀들 중 타이밍 크리티컬 패쓰에 포함되는 타겟 셀(CT)은 인접하게 배치된 제1 주변 셀(CPRb)로 인하여 공정 변이가 발생할 수 있다. 따라서, 본 개시에 따른 집적 회로를 제조하기 위한 방법은, 타겟 셀(CT), 제1 주변 셀(CPRb) 및 제2 주변 셀(CPL)에 포함된 제1 나노시트(N1) 및 제2 나노시트(N2)의 형상에 기초하여, P&R을 재수행(S400)할 수 있다. 제1 주변 셀(CPRb)이 타이밍 크리티컬 패쓰에 포함되지 않는 경우, 제1 주변 셀(CPRb)이 도 3의 제1 주변 셀(CPR)로 치환(S440)될 수 있다. 도 7a의 제1 주변 셀(CPRb)을 도 3의 제1 주변 셀(CPR)로 치환함으로써, 타겟 셀(CT)의 제1 나노시트(N1)의 제1 폭(W1)과 제1 주변 셀(CPR)의 제1 나노시트(N1)의 제1 폭(WR1)이 서로 동일해질 수 있고, 타겟 셀(CT)의 제2 나노시트(N2)의 제2 폭(W2)과 제1 주변 셀(CPR)의 제2 나노시트(N2)의 제2 폭(WR2)이 서로 동일해질 수 있다. 따라서, 타겟 셀(CT)의 공정 변이에 따른 딜레이의 변화를 감소시킬 수 있다.
도 4, 도 7a 및 도 7b를 참조하면, 제1 주변 셀(CPRb)의 나노시트들(N1, N2)의 형상 및 타겟 셀(CT)이 나노시트들(N1, N2)의 형상이 서로 다르고, 제1 주변 셀(CPRb)이 타이밍 크리티컬 패쓰에 포함되는 경우에는, 타겟 셀(CT) 및 제1 주변 셀(CPRb) 사이에 필러 셀(CFb)이 삽입(S450)될 수 있다.
필러 셀(CFb)은, 타겟 셀(CT)과 인접한 영역에서는 타겟 셀(CT)의 제1 나노시트(N1)의 제1 폭(W1)과 동일한 폭을 갖고, 제1 주변 셀(CPRb)과 인접한 영역에서는 제1 주변 셀(CPRb)의 제1 나노시트(N1)의 제1 폭(WR1a)과 동일한 폭을 갖는 제1 나노시트(N1)를 포함할 수 있다. 또한, 필러 셀(CFb)은, 타겟 셀(CT)과 인접한 영역에서는 타겟 셀(CT)의 제2 나노시트(N2)의 제2 폭(W2)과 동일한 폭을 갖고, 제1 주변 셀(CPRb)과 인접한 영역에서는 제1 주변 셀(CPRb)의 제2 나노시트(N2)의 제2 폭(WR2a)과 동일한 폭을 갖는 제2 나노시트(N2)를 포함할 수 있다. 즉, 필러 셀(CFb) 내부에서 제1 나노시트(N1) 및 제2 나노시트(N2)는 조그 패턴이 형성될 수 있다.
도 8a는 본 개시의 예시적 실시 예에 따른 집적 회로에 포함된 셀들(CT, CPRa, CPLa)을 나타내는 평면도로서, 도 2의 S420 단계를 설명하기 위한 도면이다. 도 8b는 본 개시의 예시적 실시 예에 따른 집적 회로에 포함된 셀들(CT, CPRa, CFR, CFL, CPLa)을 나타내는 평면도로서, 도 2의 S450 단계를 설명하기 위한 도면이다. 도 8a 및 도 8b에 대한 설명에서는 도 3에서와 동일한 부호에 대해 중복 설명을 생략하겠다.
도 8a를 참조하면, P&R 단계(예를 들어, 도 1의 S200)에서 타겟 셀(CT)이 배치될 수 있고, 타겟 셀(CT)로부터 +X방향으로 인접하도록 제1 주변 셀(CPRa)이 배치되고, -X방향으로 인접하도록 제2 주변 셀(CPLa)이 배치될 수 있다. 제1 주변 셀(CPRa)에 포함된 제1 나노시트(N1)는 Y축 방향으로 제1 폭(WR1a)을 갖도록 X축 방향으로 연장될 수 있고, 제2 주변 셀(CPLa)에 포함된 제1 나노시트(N1)는 Y축 방향으로 제1 폭(WR1a)을 갖도록 Y축 방향으로 연장될 수 있다.
예시적인 실시 예에서, 타겟 셀(CT)의 제1 나노시트(N1)의 제1 폭(W1)은 제1 주변 셀(CPRa)의 제1 나노시트(N1)의 제1 폭(WR1a)과 상이할 수 있다. 예시적인 실시 예에서, 타겟 셀(CT)의 제1 나노시트(N1)의 제1 폭(W1)은 제2 주변 셀(CPLa)의 제1 나노시트(N1)의 제1 폭(WL1a)과 상이할 수 있다. 예를 들어, 제1 주변 셀(CPRa)의 제1 나노시트(N1)의 제1 폭(WR1a) 및 제2 주변 셀(CPLa)의 제1 나노시트(N1)의 제1 폭(WL1a)은 타겟 셀(CT)의 제2 나노시트(N2)의 제2 폭(W2)보다 작을 수 있다. 타겟 셀(CT) 및 제1 주변 셀(CPRa)이 인접한 인접 영역 및 타겟 셀(CT) 및 제2 주변 셀(CPLa)이 인접한 인접 영역에서 제1 나노시트(N1)에는 조그 패턴이 형성될 수 있다. 다만, 본 개시는 이에 한정되지 않으며, 타겟 셀(CT)의 제1 나노시트(N1)의 제1 폭(W1)보다 제1 주변 셀(CPRa)의 제1 나노시트(N1)의 제1 폭(WR1a)이 클 수도 있고, 타겟 셀(CT)의 제1 나노시트(N1)의 제1 폭(W1)보다 제2 주변 셀(CPLa)의 제1 나노시트(N1)의 제1 폭(WL1a)이 클 수도 있다.
도 4 및 도 8a를 참조하면, P&R 단계(S200)에서 배치된 표준 셀들 중 타이밍 크리티컬 패쓰에 포함되는 타겟 셀(CT)은 인접하게 배치된 제1 주변 셀(CPRa) 및 제2 주변 셀(CPLa)로 인하여 공정 변이가 발생할 수 있다. 따라서, 본 개시에 따른 집적 회로를 제조하기 위한 방법은, 타겟 셀(CT), 제1 주변 셀(CPRa) 및 제2 주변 셀(CPLa)에 포함된 제1 나노시트(N1) 및 제2 나노시트(N2)의 형상에 기초하여, P&R 재수행(S400)할 수 있다. 예를 들어, 제1 주변 셀(CPRa)이 타이밍 크리티컬 패쓰에 포함되지 않는 경우, 제1 주변 셀(CPRa)이 도 3의 제1 주변 셀(CPR)로 치환(S440)될 수 있다. 또한, 제2 주변 셀(CPLa)이 타이밍 크리티컬 패쓰에 포함되지 않는 경우, 제2 주변 셀(CPLa)이 도 3의 제2 주변 셀(CPL)로 치환(S440)될 수 있다.
도 8a의 제1 주변 셀(CPRa) 및 제2 주변 셀(CPLa)을 도 3의 제1 주변 셀(CPR) 및 제2 주변 셀(CPL)로 치환함으로써, 타겟 셀(CT)의 제1 나노시트(N1)의 제1 폭(W1)과 제1 주변 셀(CPR)의 제1 나노시트(N1)의 제1 폭(WR1)이 서로 동일해질 수 있고, 타겟 셀(CT)의 제1 나노시트(N1)의 제1 폭(W1)과 제2 주변 셀(CPL)의 제1 나노시트(N1)의 제1 폭(WL1)이 서로 동일해질 수 있다. 따라서, 타겟 셀(CT)의 공정 변이에 따른 딜레이의 변화를 감소시킬 수 있다.
본 개시는 이에 한정되지 않으며, 타겟 셀(CT)의 제2 나노시트(N2)의 제2 폭(W2)이 제1 주변 셀(CPRa)의 제2 나노시트(N2)의 제2 폭(WR2)과 상이하고, 제1 주변 셀(CPRa)이 타이밍 크리티컬 패쓰에 포함되지 않는 경우에는 도 8a의 제1 주변 셀(CPRa)을 도 3의 제1 주변 셀(CPR)로 치환(S440)될 수 있다. 또한, 타겟 셀(CT)의 제2 나노시트(N2)의 제2 폭(W2)이 제2 주변 셀(CPLa)의 제2 나노시트(N2)의 제2 폭(WL2)과 상이하고, 제2 주변 셀(CPLa)이 타이밍 크리티컬 패쓰에 포함되지 않는 경우에는 도 8a의 제2 주변 셀(CPLa)이 도 3의 제2 주변 셀(CPL)로 치환(S440)될 수도 있다.
도 4, 도 8a 및 도 8b를 참조하면, 제1 주변 셀(CPRa)의 나노시트들(N1, N2)의 형상 및 타겟 셀(CT)이 나노시트들(N1, N2)의 형상이 서로 다르고, 제1 주변 셀(CPRa)이 타이밍 크리티컬 패쓰에 포함되는 경우에는, 타겟 셀(CT) 및 제1 주변 셀(CPRa) 사이에 제1 필러 셀(CFR)이 삽입(S450)될 수 있다. 또한, 제2 주변 셀(CPLa)의 나노시트들(N1, N2)의 형상 및 타겟 셀(CT)이 나노시트들(N1, N2)의 형상이 서로 다르고, 제2 주변 셀(CPLa)이 타이밍 크리티컬 패쓰에 포함되는 경우에는, 타겟 셀(CT) 및 제2 주변 셀(CPLa) 사이에 제2 필러 셀(CFL)이 삽입(S450)될 수 있다.
제1 필러 셀(CFR)은, 타겟 셀(CT)과 인접한 영역에서는 타겟 셀(CT)의 제1 나노시트(N1)의 제1 폭(W1)과 동일한 폭을 갖고, 제1 주변 셀(CPRa)과 인접한 영역에서는 제1 주변 셀(CPRa)의 제1 나노시트(N1)의 제1 폭(WR1a)과 동일한 폭을 갖는 제1 나노시트(N1)를 포함할 수 있다. 제2 필러 셀(CFL)은, 타겟 셀(CT)과 인접한 영역에서는 타겟 셀(CT)의 제1 나노시트(N1)의 제1 폭(W1)과 동일한 폭을 갖고, 제2 주변 셀(CPLa)과 인접한 영역에서는 제2 주변 셀(CPLa)의 제1 나노시트(N1)의 제1 폭(WL1a)과 동일한 폭을 갖는 제1 나노시트(N1)를 포함할 수 있다. 즉, 제1 필러 셀(CFR) 및 제2 필러 셀(CFL) 내부에서 제1 나노시트(N1)는 조그 패턴이 형성될 수 있다.
본 개시는 이에 한정되지 않으며, 타겟 셀(CT)의 제2 나노시트(N2)의 제2 폭(W2)이 제1 주변 셀(CPRa)의 제2 나노시트(N2)의 제2 폭(WR2)과 상이하고, 제1 주변 셀(CPRa)이 타이밍 크리티컬 패쓰에 포함되는 경우에는 타겟 셀(CT) 및 제1 주변 셀(CPRa) 사이에 제1 필러 셀이 삽입(S450)될 수 있다. 이 때의 제1 필러 셀은 조그 패턴에 형성된 제2 나노시트(N2)를 포함할 수 있다. 또한, 타겟 셀(CT)의 제2 나노시트(N2)의 제2 폭(W2)이 제2 주변 셀(CPLa)의 제2 나노시트(N2)의 제2 폭(WL2)과 상이하고, 제2 주변 셀(CPLa)이 타이밍 크리티컬 패쓰에 포함되는 경우에는 타겟 셀(CT) 제2 주변 셀(CPLa) 사이에 제2 필러 셀이 삽입(S450)될 수 있다. 이 때의 제2 필러 셀은 조그 패턴에 형성된 제2 나노시트(N2)를 포함할 수 있다.
도 9는 본 개시의 예시적 실시 예에 따른 집적 회로를 설계하기 위한 방법을 나타내는 흐름도로서, 도 1의 S500 단계의 일 예시를 설명하기 위한 도면이다. 도 10은 본 개시의 예시적 실시 예에 따른 집적 회로를 나타내는 도면으로서, 도 9의 S500 단계를 설명하기 위한 도면이다. 도 9의 S500 단계는 S501 단계 내지 S507 단계를 포함할 수 있다. 예를 들어, S500 단계는 STA 툴을 이용하여 프로세서에 의해 수행될 수 있다.
도 9 및 도 10을 참조하면, S501 단계에서, 배치된 복수의 표준 셀들 중에서 타이밍 패쓰가 추출될 수 있다. 예를 들어, 복수의 타이밍 패쓰들은 데이터 패쓰(Data Path, DP), 및 클럭 패쓰(Clock Path) 등을 포함할 수 있고, S501 단계에서, 데이터 패쓰(DP)를 선택할 수 있다. 다만, 이는 설명의 편의를 위한 것이며, 클럭 패쓰(Clock Path)에 대해서도 이하의 설명이 동일하게 적용될 수 있다.
예를 들어, 집적 회로는 제1 내지 제5 셀(C1~C5)을 포함할 수 있고, 데이터 패쓰(DP)는 론치 플립플롭인 제1 셀(C1)의 클럭 핀에서 캡쳐 플립플롭인 제5 셀(C5)의 데이터 입력 핀까지의 타이밍 패쓰로 정의될 수 있다. 도 10에서는 제2 내지 제4 셀(C2~C4)을 각각 인버터로 도시하였으나, 이는 설명의 편의를 위한 것으로 제2 내지 제4 셀(C2~C4)은 다양한 논리 게이트로 구현될 수 있다. 또한, 도 10에서는 데이터 패쓰(DP)에 4개의 셀, 제1 내지 제4 셀(C1~C4)이 포함되는 것으로 도시하였으나, 본 개시는 이에 한정되지 않으며, 데이터 패쓰(DP)에 포함되는 셀의 수는 다양하게 변경될 수 있다.
S503 단계에서, 타이밍 모델(D12)을 이용하여 타이밍 패쓰에 포함되는 타겟 셀들 각각의 셀 딜레이들이 추출될 수 있다. 예를 들어, 데이터 패쓰(DP)에 포함되는 제1 내지 제4 셀(C1~C4) 각각의 딜레이들, 즉, 제1 딜레이(D1), 제2 딜레이(D2), 제3 딜레이(D3) 및 제4 딜레이(D4)가 추출될 수 있다.
예시적인 실시 예에서, 타이밍 모델(D12)은 표준 셀들 각각의 타이밍 특성 정보를 포함할 수 있고, 표준 셀들 각각과 인접하게 배치되는 주변 셀들에 의한 LLE를 반영한 타이밍 특성 정보를 포함할 수 있다. 예를 들어, 타이밍 모델(D12)은 표준 셀의 레이아웃으로부터 스파이스 넷리스트(spice netlist)를 추출하고, 시뮬레이션 툴을 이용하여 표준 셀의 타이밍 특성(예를 들어, 딜레이 특성, 입/출력의 커패시턴스 등)을 추출함으로써, 생성될 수 있다. 구체적으로 타이밍 모델(D12)은, 표준 셀 및 표준 셀의 주변의 더미 배선 구조(예를 들어, BEOL(back-end-of-line), FEOL(front-end-of-line))를 포함하는 레이아웃으로부터 생성될 수 있고, 따라서, 타이밍 모델(D12)은 더미 배선 구조에 의한 표준 셀의 LLE가 반영될 수 있다.
S505 단계에서, LLE 변이 모델(D13)을 이용하여, 타겟 셀들의 주변 셀들의 나노시트 형상을 기초로 타겟 셀들 각각의 셀 딜레이들이 보정될 수 있다. 예시적인 실시 예에서, LLE 변이 모델(D13)은 표준 셀과 인접하게 배치되는 주변 셀의 나노시트 형상에 따른 표준 셀의 셀 딜레이의 보정 계수(예를 들어, 감소 계수(derating factor))를 포함할 수 있다. S505 단계에서는, LLE 변이 모델(D13)로부터 타겟 셀들 각각에 대응되는 보정 계수가 획득될 수 있고, 획득된 보정 계수를 이용하여 타겟 셀들 각각의 셀 딜레이들이 보정될 수 있다. 예를 들어, LLE 변이 모델(D13)을 이용하여 데이터 패쓰(DP)에 포함되는 제1 내지 제4 셀(C1~C4) 각각에 대응하는 제1 내지 제4 보정 계수(a1~a4)가 획득될 수 있다. 제1 내지 제4 보정 계수(a1~a4)를 이용하여 데이터 패쓰(DP)에 포함되는 제1 내지 제4 셀(C1~C4) 각각의 딜레이들이 보정될 수 있고, 보정된 제1 딜레이(a1
Figure pat00001
D1), 보정된 제2 딜레이(a2
Figure pat00002
D2), 보정된 제3 딜레이(a3
Figure pat00003
D3) 및 보정된 제4 딜레이(a4
Figure pat00004
D4)가 추출될 수 있다.
예시적인 실시 예에서, 표준 셀의 나노시트의 폭과 주변 셀의 나노시트의 폭이 동일하면 보정 계수가 1일 수 있고, 표준 셀의 나노시트의 폭과 주변 셀의 나노시트의 폭의 차이가 커질수록 보정 계수가 작아질 수 있고, 1에서 멀어질 수 있다. 타겟 셀 및 타겟 셀과 인접하게 배치되는 주변 셀의 나노시트의 형상이 서로 상이한 경우에는 공정 변이로 인해 타겟 셀의 셀 딜레이가 S503 단계에서 추출된 셀 딜레이와 달라질 수 있다. 따라서, LLE 변이 모델(D13)을 이용하여, 타겟 셀들 및 주변 셀들의 나노시트 형상을 기초로 타겟 셀들 각각의 셀 딜레이들을 보정할 수 있다.
S507 단계에서, 타겟 셀들 각각의 보정된 셀 딜레이들을 이용하여 타이밍 패쓰의 딜레이를 계산할 수 있다. 예시적인 실시 예에서, 타겟 셀들 각각의 보정된 셀 딜레이들을 합산함으로써 타이밍 패쓰의 딜레이를 계산할 수 있다. 예를 들어, 데이터 패쓰(DP)의 딜레이는 보정된 제1 딜레이(a1
Figure pat00005
D1), 보정된 제2 딜레이(a2
Figure pat00006
D2), 보정된 제3 딜레이(a3
Figure pat00007
D3) 및 보정된 제4 딜레이(a4
Figure pat00008
D4)를 합산함으로써 계산될 수 있다. 본 개시에 따른 집적 회로를 제조하기 위한 방법은 타이밍 패쓰에 포함되는 타겟 셀들과 주변 셀들의 나노시트의 형상을 고려하여 타겟 셀들 각각의 딜레이를 보정하므로 보다 정확하게 타이밍 패쓰의 딜레이를 추출할 수 있고, 집적 회로의 타이밍 분석이 보다 정확해질 수 있다.
도 11a 및 도 11b는 도 9의 LLE 변이 모델(D13)의 예시적인 실시 예를 설명하기 위한 도면이다.
도 11a를 참조하면, LLE 변이 모델(D13)은 제1 룩업 테이블(D13a)을 포함할 수 있다. 제1 룩업 테이블(D13a)은 특정 표준 셀과 인접하게 배치되는 주변 셀의 종류에 따른 표준 셀의 셀 딜레이 보정 계수들(a11~a14, a21~a24, a31~a34, a41~a44)에 대한 정보를 포함할 수 있다. 예를 들어, 제1 룩업 테이블(D13a)은 특정 표준 셀의 오른편(예를 들어, +X방향)에 인접하게 배치되는 제1 주변 셀들 및 특정 표준 셀의 왼편(예를 들어, -X방향)에 배치되는 제2 주변 셀들에 따라 달라지는 보정 계수들(a11~a14, a21~a24, a31~a34, a41~a44)에 대한 정보를 포함할 수 있다. 제1 룩업 테이블(D13a)에 포함되는 제1 주변 셀들 각각은 서로 다른 형상의 나노 시트를 포함할 수 있고, 제2 주변 셀들 각각은 서로 다른 형상의 나노 시트를 포함할 수 있다.
도 11b를 참조하면, LLE 변이 모델(D13)은 제2 룩업 테이블(D13b)을 포함할 수 있다. 제2 룩업 테이블(D13b)은 특정 표준 셀과 인접하게 배치되는 주변 셀의 나노시트에 따른 표준 셀의 셀 딜레이 보정 계수들(a11'~a14', a21'~a24', a31'~a34', a41'~a44')에 대한 정보를 포함할 수 있다. 예를 들어, 제2 룩업 테이블(D13b)은 특정 표준 셀의 오른편에 배치되는 제1 주변 셀의 나노시트의 폭 및 특정 표준 셀의 왼편에 배치되는 제2 주변 셀의 나노시트의 폭에 따라 달라지는 보정 계수들(a11'~a14', a21'~a24', a31'~a34', a41'~a44')에 대한 정보를 포함할 수 있다.
도 11a 및 도 11b를 참조하면, 본 개시에 따른 집적 회로를 제조하기 위한 방법은, 제1 룩업 테이블(D13a) 및 제2 룩업 테이블(D13b) 중 적어도 하나를 이용하여, 타이밍 패쓰에 포함되는 타겟 셀들 각각의 셀 딜레이들을 보정할 수 있다. 따라서, 보다 정확하게 타이밍 패쓰의 딜레이를 추출할 수 있고, 집적 회로의 타이밍 분석이 보다 정확해질 수 있다.
도 12는 본 개시의 예시적 실시 예에 따른 집적 회로를 설계하기 위한 방법을 나타내는 흐름도이다. 도 12의 S10a 단계는 S100 단계, S200 단계, S250 단계 및 S300 단계를 포함할 수 있다. 도 12에 대한 설명에서는 도 1에서와 동일한 부호에 대해 중복 설명을 생략하겠다.
도 12를 참조하면, S100 단계에서, 합성 동작이 수행될 수 있고, S200 단계에서, 집적 회로를 정의하는 표준 셀들이 P&R될 수 있다. S200 단계를 수행한 후, S250 단계에서, 표준 셀들에 포함된 나노시트 형상에 기초하여, P&R이 재수행될 수 있다. 예를 들어, S250 단계는 P&R 툴을 이용하여 프로세서에 의해 수행될 수 있다.
예시적인 실시 예에서, S250 단계에서는, S200 단계에서 배치된 표준 셀들 중 클락 패쓰에 포함된 표준 셀이 타겟 셀로서 추출될 수 있고, 타겟 셀의 나노시트 형상 및 타겟 셀과 인접하게 배치되는 주변 셀의 나노시트의 형상이 비교될 수 있다. 비교 결과에 따라 타겟 셀과 주변 셀 사이에 필러 셀이 삽입될 수 있다. S250 단계에 대해서는 도 13에 대한 설명에서 상술하겠다.
S300 단계에서, 집적 회로의 타이밍 분석이 수행될 수 있고, 분석 결과가타이밍 분석 데이터로서 생성될 수 있다. 재수행된 P&R에 따라 생성된 레이아웃 데이터에 기초하여 타이밍 분석이 수행될 수 있다. 예시적인 실시 예에서, S300 단계는 도 9의 S500 단계를 포함할 수 있다. 예시적인 실시 예에서, S300 단계를 수행한 후에는, 도 1 및 도 4의 S400 단계를 더 수행할 수도 있다.
본 개시에 따른 집적 회로를 제조하기 위한 방법은, 표준 셀들에 포함된 나노시트 형상에 기초하여 P&R 단계를 재수행함으로써, 나노시트 형상에 따라 발생할 수 있는 공정 변이를 감소시킬 수 있다. 따라서, 집적 회로의 타이밍 제약 조건 위반 가능성이 감소되어 타이밍 특성이 향상될 수 있다.
도 13은 본 개시의 예시적 실시 예에 따른 집적 회로를 설계하기 위한 방법을 나타내는 흐름도로서, 도 12의 S250 단계의 일 예시를 설명하기 위한 도면이다. 도 13의 S250 단계는 S251 단계 내지 S257 단계를 포함할 수 있다.
도 13을 참조하면, S251 단계에서, 클락 패쓰에 포함되는 타겟 셀이 추출될 수 있다. 예를 들어, 도 12의 S200 단계에서 생성된 레이아웃 데이터를 이용하여 클락 패쓰가 추출될 수 있고, 클락 패쓰에 포함되는 타겟 셀이 추출될 수 있다.
S253 단계에서, 추출된 타겟 셀 및 타겟 셀에 인접하게 배치되는 주변 셀의 나노시트 폭이 비교될 수 있다. 예를 들어, 타겟 셀에 +X방향으로 인접하게 배치되는 제1 주변 셀의 나노시트 폭과 타겟 셀의 나노시트의 폭이 비교될 수 있고, 타겟 셀에 -X방향으로 인접하게 배치되는 제2 주변 셀의 나노시트 폭과 타겟 셀의 나노시트의 폭이 비교될 수 있다. 추출된 타겟 셀 및 타겟 셀에 인접하게 배치되는 주변 셀의 나노시트 폭이 동일하면 S253 단계는 종료될 수 있고, 도 12의 S300 단계이 수행될 수 있다.
추출된 타겟 셀 및 타겟 셀에 인접하게 배치되는 주변 셀의 나노시트 폭이 상이하면, S255 단계에서 타겟 셀과 주변 셀 사이에 필러 셀이 삽입될 수 있다. 예를 들어, 타겟 셀에 +X방향으로 인접하게 배치되는 제1 주변 셀의 나노시트 폭과 타겟 셀의 나노시트의 폭이 서로 다른 경우, 타겟 셀과 제1 주변 셀 사이에 필러 셀(예를 들어, 도 6의 CF, 도 7b의 CFb 및 도 8b의 CFR 중 하나)이 삽입될 수 있다. 또는, 예를 들어, 타겟 셀에 -X방향으로 인접하게 배치되는 제2 주변 셀의 나노시트 폭과 타겟 셀의 나노시트의 폭이 서로 다른 경우, 타겟 셀과 제2 주변 셀 사이에 필러 셀(예를 들어, 도 8b의 CFL)이 삽입될 수 있다.
S460 단계에서, 변경된 표준 셀들의 배치에 따라 상호연결들이 재생성될 수 있다. 상호연결들이 재생성됨에 따라 레이아웃 데이터가 재생성될 수 있다.
도 14는 본 개시의 예시적 실시 예에 따라 집적 회로를 제조하기 위한 방법을 나타내는 순서도이다.
표준 셀 라이브러리(D20)는 복수의 표준 셀들에 관한 정보, 예를 들어, 기능 정보, 특성 정보, 레이아웃 정보 등을 포함할 수 있다. 예를 들어, 도 3의 표준 셀들(CT, CPR, CPL), 도 5a의 제1 주변 셀(CPRa), 도 6의 필러 셀(CF), 도 7a의 제1 주변 셀(CPRb), 도 7b의 필러 셀(CFb), 도 8a의 제2 주변 셀(CPLa), 도 8의 필러 셀(CFR, CFL)에 대한 정보를 포함할 수 있다.
도 14를 참조하면, S10 단계에서, 집적 회로를 설계하는 동작이 수행될 수 있고, 레이아웃 데이터(D30)가 생성될 수 있다. 예를 들어, 집적 회로를 설계하기 위한 툴을 이용하여 프로세서에서 수행될 수 있다. 예시적인 실시 예에서, S10 단계는 도 1의 S10 단계 및 도 12의 S10a 단계 중 적어도 하나를 포함할 수 있다.
S20 단계에서, OPC(Optical Proximity Correction)가 수행될 수 있다. OPC는 집적 회로를 제조하기 위한 반도체 공정에 포함되는 포토리소그래피(photolithography)에서 빛의 특성에 기인하는 굴절 등의 왜곡 현상을 보정함으로써 원하는 모양의 패턴을 형성하기 위한 작업을 지칭할 수 있고, 레이아웃 데이터(D30)에 OPC가 적용됨으로써 마스크상의 패턴이 결정될 수 있다.
S30 단계에서, 마스크를 제작(manufacturing)하는 동작이 수행될 수 있다. 예를 들면, 레이아웃 데이터(D30)에 따라 복수의 층들에 형성된 패턴들이 정의될 수 있고, 복수의 층들 각각의 패턴들을 형성하기 위한 적어도 하나의 마스크(또는, 포토마스크)가 제작될 수 있다.
S40 단계에서, 집적 회로를 제조(fabricating)하는 동작이 수행될 수 있다. 예를 들면, S30 단계에서 제작된 적어도 하나의 마스크를 사용하여 복수의 층들이 패터닝됨으로써 집적 회로가 제조될 수 있다. S40 단계는 S41 단계 및 S42 단계를 포함할 수 있다.
S41 단계에서, FEOL 공정이 수행될 수 있다. FEOL은 집적 회로 제조 과정에서 개별 소자들, 예를 들어, 트랜지스터, 캐패시터, 저항 등을 기판에 형성하는 과정을 지칭할 수 있다. 예를 들어, FEOL은 웨이퍼를 평탄화(planarization)하고 세정(cleaning)하는 단계, 트랜치(trench)를 형성하는 단계, 웰을 형성하는 단계, 게이트 라인을 형성하는 단계, 소스 및 드레인을 형성하는 단계 등을 포함할 수 있다.
S42 단계에서, BEOL 공정이 수행될 수 있다. BEOL은 집적 회로 제조 과정에서 개별 소자들, 예컨대 트랜지스터, 캐패시터, 저항 등을 상호연결하는 과정을 지칭할 수 있다. 예를 들면, BEOL은 게이트, 소스 및 드레인 영역을 실리사이드화(silicidation)하는 단계, 유전체를 부가하는 단계, 평탄화 단계, 홀을 형성하는 단계, 금속층을 부가하는 단계, 비아를 형성하는 단계, 패시베이션(passivation)층을 형성하는 단계 등을 포함할 수 있다. 이 후, 집적 회로는 반도체 패키지에 패키징될 수 있고, 다양한 어플리케이션의 부품으로서 사용될 수 있다.
도 15는 본 개시의 예시적 실시 예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템(1000)의 블록도를 나타낸다. 본 개시의 예시적 실시 예에 따라 집적 회로를 설계하는 단계인 도 1의 S10 단계 및 도 11의 S10a 단계는 컴퓨팅 시스템(1000)에서 수행될 수 있다.
컴퓨팅 시스템(1000)은 데스크탑 컴퓨터, 워크스테이션, 서버 등과 같이 고정형 컴퓨팅 시스템일 수도 있고, 랩탑 컴퓨터 등과 같이 휴대형 컴퓨팅 시스템일 수도 있다. 도 15에 도시된 바와 같이, 컴퓨터 시스템(1000)은 CPU(central processing unit)(1100), 입출력 장치들(1200), 네트워크 인터페이스(1300), RAM(random access memory)(1400), ROM(read only memory)(1500) 및 저장 장치(1600)를 포함할 수 있다. CPU(1100), 입출력 장치들(1200), 네트워크 인터페이스(1300), RAM(1400), ROM(1500) 및 저장 장치(1600)은 버스(1700)에 연결될 수 있고, 버스(1700)를 통해서 서로 통신할 수 있다.
CPU(1100)는 프로세싱 유닛으로 지칭될 수 있고, 예를들어, 마이크로프로세서(micro-processor), AP(application processor, DSP(digital signal processor), GPU(graphic processing unit)와 같이, 임의의 명령어 세트(예컨대, IA-32(Intel Architecture-32), 64 비트 확장 IA-32, x86-64, PowerPC, Sparc, MIPS, ARM, IA-64 등)를 실행할 수 있는 코어를 포함할 수 있다. 예를 들면, CPU(1100)는 버스(1700)를 통해서 메모리, 즉 RAM(1400) 또는 ROM(1500)에 액세스할 수 있고, RAM(1400) 또는 ROM(1500)에 저장된 명령어들을 실행할 수 있다. 도 15에 도시된 바와 같이, RAM(1400)은 본 개시의 예시적 실시 예에 따른 프로그램(1400_1) 또는 그것의 적어도 일부를 저장할 수 있고, 프로그램(1400_1)은 CPU(1100)로 하여금 집적 회로를 설계하기 위한 동작을 수행하도록 할 수 있다. 즉, 프로그램(1400_1)은 CPU(1100)에 의해서 실행 가능한 복수의 명령어들을 포함할 수 있고, 프로그램(1400_1)에 포함된 복수의 명령어들은 CPU(1100)로 하여금 본 개시의 예시적 실시 예들에 따른 집적 회로를 설계하기 위한 동작들을 수행하도록 할 수 있다.
저장 장치(1600)는 컴퓨팅 시스템(1000)에 공급되는 전력이 차단되더라도 저장된 데이터를 소실하지 아니할 수 있다. 예를 들면, 저장 장치(1600)는 EEPROM(non-volatile memory such as a Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 비휘발성 메모리를 포함할 수도 있고, 자기 테이프, 광학 디스크, 자기 디스크와 같은 저장 매체를 포함할 수도 있다. 또한, 저장 장치(1600)는 컴퓨팅 시스템(1000)으로부터 탈착 가능할 수도 있다.
저장 장치(1600)는 프로그램(1400_1)을 저장할 수 있으며, 프로그램(1400_1)이 CPU(1100)에 의해서 실행되기 이전에 저장 장치(1600)로부터 프로그램(1400_1) 또는 그것의 적어도 일부가 RAM(1400)으로 로딩될 수 있다. 저장 장치(1600)는 프로그램 언어로 작성된 파일을 저장할 수도 있고, 컴파일러 등에 의해서 생성된 프로그램(1400_1) 또는 그것의 적어도 일부가 RAM(1400)으로 로딩될 수도 있다.
저장 장치(1600)는 CPU(1100)에 의해서 처리될 데이터 또는 CPU(1100)에 의해서 처리된 데이터를 저장할 수도 있다. 즉, CPU(1100)는 프로그램(1400_1)에 따라, 저장 장치(1600)에 저장된 데이터를 처리함으로써 새로운 데이터를 생성할 수 있고, 생성된 데이터를 저장 장치(1600)에 저장할 수도 있다. 예를 들면, 저장 장치(1600)는 프로그램(1400_1)에 의해서 처리되는 도 1의 타이밍 분석 데이터(D11)를 저장할 수도 있으며, 프로그램(1400_1)에 의해서 생성되는 도 14의 레이아웃 데이터(D30)를 저장할 수도 있다.
저장 장치(1600)는 데이터베이스(1600_1)를 저장할 수 있고, 데이터베이스(1600_1)는 집적 회로를 설계하는데 필요한 정보를 포함할 수 있다. 예를 들어, 데이터베이스(1600_1)는 도 9의 타이밍 모델(D12), 도 9의 LLE 변이 모델(D13), 도 11a의 제1 룩업 테이블(D13a), 도 11b의 제2 룩업 테이블(D13a) 및 도 14의 셀 라이브러리(D20)를 포함할 수 있다.
입출력 장치들(1200)은 키보드, 포인팅 장치 등과 같은 입력 장치를 포함할 수 있고, 디스플레이 장치, 프린터 등과 같은 출력 장치를 포함할 수 있다. 예를 들면, 사용자는 입출력 장치들(1200)을 통해서, CPU(1100)에 의해 프로그램(1400_1)의 실행을 트리거하거나 입력할 수도 있으며, 도 1의 타이밍 분석 데이터(D11), 도 14의 레이아웃 데이터(D30) 및/또는 오류 메시지 등을 확인할 수도 있다.
네트워크 인터페이스(1300)는 컴퓨팅 시스템(1000) 외부의 네트워크에 대한 액세스를 제공할 수 있다. 예를 들면, 네트워크는 다수의 컴퓨팅 시스템들 및 통신 링크들을 포함할 수 있고, 통신 링크들은 유선 링크들, 광학 링크들, 무선 링크들 또는 임의의 다른 형태의 링크들을 포함할 수 있다. 도 1의 타이밍 분석 데이터(D11) 및/또는 도 14의 레이아웃 데이터(D30)가 네트워크 인터페이스(13)를 통해서 다른 컴퓨팅 시스템에 제공될 수도 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 나노시트를 포함하는 집적 회로를 제조하기 위한 방법으로서,
    상기 집적 회로를 정의하는 표준 셀들을 배치 및 라우팅함으로써, 상기 집적 회로의 레이아웃 데이터를 생성하는 단계;
    상기 레이아웃 데이터를 이용하여 상기 집적 회로의 타이밍 분석을 통해 타이밍 분석 데이터를 생성하는 단계; 및
    상기 타이밍 분석 데이터 및 배치된 표준 셀들의 나노시트 형상에 기초하여 상기 집적 회로를 정의하는 표준 셀들을 재배치 및 재라우팅함으로써, 상기 집적 회로의 레이아웃 데이터를 재생성하는 단계;를 포함하는 집적 회로를 제조하기 위한 방법.
  2. 제1 항에 있어서,
    상기 집적 회로의 레이아웃 데이터를 재생성하는 단계는,
    상기 타이밍 분석 데이터를 이용하여 타이밍 크리티컬 패쓰에 포함된 타겟 셀을 추출하는 단계; 및
    상기 타겟 셀의 나노시트의 폭 및 상기 타겟 셀과 인접하게 배치된 주변 셀의 나노시트의 폭이 상이한 경우, 상기 타겟 셀 및 상기 주변 셀 사이에 필러 셀을 삽입하는 단계;를 더 포함하는 것을 특징으로 하는 집적 회로를 제조하기 위한 방법.
  3. 제1 항에 있어서,
    상기 집적 회로의 레이아웃 데이터를 재생성하는 단계는,
    상기 타이밍 분석 데이터를 이용하여 타이밍 크리티컬 패쓰에 포함된 타겟 셀을 추출하는 단계; 및
    상기 타겟 셀 및 상기 타겟 셀과 인접하게 배치된 주변 셀이 인접한 영역에서 나노시트의 폭이 서로 상이한 경우, 상기 주변 셀과 동일한 기능을 수행하고 상기 인접한 영역에서 상기 타겟 셀과 동일한 폭의 나노시트를 갖는 표준 셀로 상기 주변 셀을 치환하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로를 제조하기 위한 방법.
  4. 제1 항에 있어서,
    상기 집적 회로의 레이아웃 데이터를 재생성하는 단계 이후에, 재생성된 레이아웃 데이터를 이용하여 상기 집적 회로의 타이밍 분석을 재수행하는 단계를 더 포함하고,
    상기 타이밍 분석을 재수행하는 단계는,
    재생성된 레이아웃 데이터를 이용하여 타이밍 패쓰를 추출하는 단계;
    상기 타이밍 패쓰에 포함된 표준 셀들 각각의 셀 딜레이들을 추출하는 단계;
    상기 타이밍 패쓰에 포함된 표준 셀들에 인접하게 배치된 표준 셀들의 나노시트 형상을 기초로 상기 셀 딜레이들을 보정하는 단계; 및
    보정된 셀 딜레이들을 합산하여 상기 타이밍 패쓰의 딜레이를 계산하는 단계를 포함하는 것을 특징으로 하는 집적 회로를 제조하기 위한 방법.
  5. 나노시트를 포함하는 집적 회로를 제조하기 위한 방법으로서,
    상기 집적 회로를 정의하는 표준 셀들을 배치 및 라우팅함으로써, 상기 집적 회로의 레이아웃 데이터를 생성하는 단계;
    상기 레이아웃 데이터를 이용하여 클락 패쓰에 포함된 타겟 셀을 추출하는 단계; 및
    상기 타겟 셀의 나노시트 및 상기 타겟 셀에 인접하게 배치된 주변 셀의 나노시트의 형상에 기초하여, 상기 집적 회로를 정의하는 표준 셀들을 재배치 및 재라우팅함으로써, 상기 집적 회로의 레이아웃 데이터를 재생성하는 단계;를 포함하는 집적 회로를 제조하기 위한 방법.
  6. 제5 항에 있어서,
    상기 집적 회로의 레이아웃 데이터를 재생성하는 단계는,
    상기 타겟 셀의 나노시트의 폭 및 상기 주변 셀의 나노시트의 폭이 상이한 경우, 상기 타겟 셀 및 상기 주변 셀 사이에 필러 셀을 삽입하는 단계;를 더 포함하고,
    상기 필러 셀을 삽입하는 단계는,
    상기 타겟 셀과 인접하게 배치된 영역에서 상기 타겟 셀의 나노시트의 폭과 동일하고, 상기 주변 셀과 인접하게 배치된 영역에서 상기 주변 셀의 나노시트의 폭과 동일한 나노 시트를 포함하는 필러 셀을 삽입하는 단계를 포함하는 것을 특징으로 하는 집적 회로를 제조하기 위한 방법.
  7. 집적 회로의 제조를 위한 컴퓨팅 시스템으로서,
    표준 셀들에 대한 정보를 포함하는 표준 셀 라이브러리 및 상기 집적 회로를 설계하는 프로그램을 저장하는 메모리; 및
    상기 메모리에 엑세스 가능한 프로세서를 포함하고,
    상기 프로세서는 상기 프로그램을 실행함으로써,
    상기 표준 셀 라이브러리를 참조하여 상기 집적 회로를 정의하는 표준 셀들을 배치 및 라우팅함으로써, 상기 집적 회로의 레이아웃 데이터를 생성하고,
    상기 레이아웃 데이터를 이용하여 상기 집적 회로의 타이밍 분석을 통해 타이밍 분석 데이터를 생성하고,
    상기 타이밍 분석 데이터 및 배치된 표준 셀들의 나노시트 형상에 기초하여 상기 집적 회로를 정의하는 표준 셀들을 재배치 및 재라우팅함으로써, 상기 집적 회로의 레이아웃 데이터를 재생성하고,
    상기 재생성된 레이아웃 데이터를 이용하여 상기 집적 회로의 타이밍 분석을 재수행하는 것을 특징으로 하는 컴퓨팅 시스템.
  8. 제7 항에 있어서,
    상기 프로세서는,
    상기 타이밍 분석 데이터를 이용하여 타이밍 크리티컬 패쓰에 포함된 타겟 셀을 추출하고,
    상기 타겟 셀의 나노시트의 폭 및 상기 타겟 셀과 인접하게 배치된 주변 셀의 나노시트의 폭이 상이한 경우, 상기 표준 셀 라이브러리를 이용하여 상기 타겟 셀 및 상기 주변 셀 사이에 필러 셀을 삽입함으로써,
    상기 집적 회로를 정의하는 표준 셀들을 재배치하는 것을 특징으로 하는 컴퓨팅 시스템.
  9. 제7 항에 있어서,
    상기 프로세서는,
    상기 타이밍 분석 데이터를 이용하여 타이밍 크리티컬 패쓰에 포함된 타겟 셀을 추출하고,
    상기 타겟 셀의 나노시트의 폭 및 상기 타겟 셀과 인접하게 배치된 주변 셀의 나노시트의 폭이 상이한 경우, 상기 표준 셀 라이브러리를 이용하여, 상기 주변 셀과 동일한 기능을 수행하고 상기 타겟 셀과 인접한 영역에서 상기 타겟 셀과 동일한 폭의 나노시트를 갖는 표준 셀로 상기 주변 셀을 치환함으로써,
    상기 집적 회로를 정의하는 표준 셀들을 재배치하는 것을 특징으로 하는 컴퓨팅 시스템.
  10. 제7 항에 있어서,
    상기 메모리는 제1 룩업 테이블 및 제2 룩업 테이블 중 적어도 하나를 포함하는 LLE 변이 모델을 저장하고,
    상기 프로세서는,
    재생성된 레이아웃 데이터를 이용하여 타이밍 패쓰를 추출하고, 상기 타이밍 패쓰에 포함된 표준 셀들 각각의 셀 딜레이들을 추출하고, 상기 LLE 변이 모델을 이용하여 상기 타이밍 패쓰에 포함된 표준 셀들에 인접하게 배치된 표준 셀들의 나노시트 형상을 기초로 상기 셀 딜레이들을 보정하고, 및 보정된 셀 딜레이들을 합산하여 상기 타이밍 패쓰의 딜레이를 계산함으로써, 상기 집적 회로의 타이밍 분석을 재수행하고,
    상기 제1 룩업 테이블은, 특정 표준 셀과 인접하게 배치된 주변 셀의 종류에 따른 상기 특정 표준 셀의 셀 딜레이 보정 계수들에 대한 정보를 포함하고,
    상기 제2 룩업 테이블은, 특정 표준 셀과 인접하게 배치된 나노시트의 폭에 따른 상기 특정 표준 셀의 셀 딜레이 보정 계수들에 대한 정보를 포함하는 것을 특징으로 하는 컴퓨팅 시스템.
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