KR20210131098A - 표준 셀을 포함하는 집적 회로 및 이를 제조하기 위한 방법 - Google Patents

표준 셀을 포함하는 집적 회로 및 이를 제조하기 위한 방법 Download PDF

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KR20210131098A
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박재호
백상훈
유현규
이승영
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Abstract

집적 회로를 제조하기 위한 방법이 개시된다. 표준 셀에 관한 정보를 포함하는 표준 셀 라이브러리를 참조하여 표준 셀들을 배치하고, 레이아웃 데이터를 생성하는 단계, 레이아웃 데이터에 기초하여, 표준 셀에 형성된 패턴의 밀도에 따라, 제1 타입 필러 셀 및 제2 타입 필러 셀 중 선택된 타입의 필러 셀을 배치하는 단계를 포함하고, 표준 셀 라이브러리는 복수의 필러 셀들을 정의하는 데이터를 포함하고, 복수의 필러 셀들 각각은, 제1 방향으로 연장된 활성 영역이 각각 형성된 제1 타입 필러 셀 및 제2 타입 필러 셀 중 하나이고, 제2 타입 필러 셀의 활성 영역 상에서 활성 영역에 접하도록 형성된 콘택의 밀도는, 제1 타입 필러 셀의 활성 영역 상에서 활성 영역에 접하도록 형성된 콘택의 밀도보다 낮다.

Description

표준 셀을 포함하는 집적 회로 및 이를 제조하기 위한 방법 {INTEGRATED CIRCUIT INCLUDING STANDARD CELL AND METHOD FOR FABRICATING THE SAME}
본 개시의 기술적 사상은 집적 회로에 관한 것이며, 더욱 상세하게는, 표준 셀을 포함하는 집적 회로, 및 이를 제조하기 위한 방법에 관한 것이다.
집적 회로는 표준 셀들을 기반으로 설계될 수 있다. 구체적으로, 집적 회로를 정의하는 데이터에 따라 표준 셀들을 배치하고, 배치된 표준 셀들을 라우팅함으로써 집적 회로의 레이아웃을 생성할 수 있다. 반도체 제조 공정이 미세화됨에 따라, 표준 셀 내의 패턴들의 사이즈가 감소할 수 있고, 표준 셀의 사이즈도 감소할 수 있다. 집적 회로에서 소자의 게이트 길이(length)가 지속적으로 감소함에 따라, 반도체 소자들을 연결하기 위한 라인의 밀도도 증가하였다.
본 개시의 기술적 사상은 표준 셀을 포함하는 집적 회로 및 미들-레이어(Middle Layer)의 패턴의 밀도를 고려하여 집적 회로를 제조하는 방법을 제공한다.
본 개시의 기술적 사상에 따른 집적 회로를 제조하기 위한 방법은, 표준 셀에 관한 정보를 포함하는 표준 셀 라이브러리를 참조하여 표준 셀들을 배치하고, 레이아웃 데이터를 생성하는 단계, 레이아웃 데이터에 기초하여, 표준 셀에 형성된 패턴의 밀도에 따라, 제1 타입 필러 셀 및 제2 타입 필러 셀 중 선택된 타입의 필러 셀을 배치하는 단계를 포함하고, 표준 셀 라이브러리는 복수의 필러 셀들을 정의하는 데이터를 포함하고, 복수의 필러 셀들 각각은, 제1 방향으로 연장된 활성 영역이 각각 형성된 제1 타입 필러 셀 및 제2 타입 필러 셀 중 하나이고, 제2 타입 필러 셀의 활성 영역 상에서 활성 영역에 접하도록 형성된 콘택의 밀도는, 제1 타입 필러 셀의 활성 영역 상에서 활성 영역에 접하도록 형성된 콘택의 밀도보다 낮을 수 있다.
본 개시의 기술적 사상에 따른 셀 바운더리에 의해 정의되고 메탈 레이어의 패턴들을 통해 상호 연결되는 표준 셀들을 포함하는 집적 회로로서, 표준 셀들은 로직 회로로 각각 구현되는 복수의 기능 셀들, 및 복수의 기능 셀들 중 적어도 하나와 인접하게 배치되는 복수의 필러 셀들을 포함하고, 복수의 필러 셀들 각각은 제1 방향으로 연장된 활성 영역이 각각 형성된 제1 타입 필러 셀 및 제2 타입 필러 셀 중 하나이고, 제1 타입 필러 셀 및 제2 타입 필러 셀은 활성 영역 및 메탈 레이어의 패턴 사이에서 활성 영역에 접하도록 형성된 콘택의 밀도가 서로 상이할 수 있다.
본 개시의 기술적 사상에 따른 집적 회로를 제조하기 위한 방법은, 복수의 필러 셀들을 정의하는 데이터를 포함하는 표준 셀 라이브러리를 참조하여 표준 셀들을 배치하는 단계, 표준 셀들을 라우팅하여 레이아웃 데이터를 생성하는 단계, 및 레이아웃 데이터에 기초하여 표준 셀에 형성된 패턴의 밀도에 따라 제1 타입 필러 셀 및 제2 타입 필러 셀 중 선택된 타입의 필러 셀을 배치하는 단계를 포함하고, 복수의 필러 셀들은 트랜지스터를 구성하는 패턴이 형성된 프론트-엔드-레이어, 다른 표준 셀의 라우팅을 제공하는 패턴이 형성된 백-엔드-레이어, 및 프론트-엔드-레이어 및 백-엔드-레이어 사이에 형성된 미들-레이어를 포함하고, 제2 타입 필러 셀의 미들-레이어 패턴의 밀도는 제1 타입 필러 셀의 미들-레이어 패턴의 밀도보다 낮을 수 있다.
본 개시의 예시적 실시 예에 따른 집적 회로는 미들-레이어(Middle- Layer)의 패턴의 밀도가 서로 다른 제1 타입 필러 셀 및 제2 타입 필러 셀을 포함함으로써, 전체 집적 회로의 미들-레이어 패턴의 밀도가 과도하게 증가되는 것이 방지될 수 있다.
또한, 본 개시의 예시적 실시 예에 따른 집적 회로를 제조하기 위한 방법은 미들-레이어의 패턴의 밀도가 서로 다른 제1 타입 필러 셀 및 제2 타입 필러 셀을 선택적으로 배치함으로써, 집적 회로의 미들-레이어 패턴의 밀도가 과도하게 증가하는 것을 방지할 수 있다.
또한, 본 개시의 예시적 실시 예에 따른 집적 회로를 제조하기 위한 방법은 미들-레이어의 패턴들의 밀도가 서로 다른 제1 타입 필러 셀 및 제2 타입 필러 셀을 선택적으로 배치함으로써, 미들-레이어 패턴의 밀도를 제한하는 디자인 룰 체크 동작의 수행 횟수 및 배치 및 라우팅(Place & Routing, P&R) 동작의 수행 횟수를 감소시킬 수 있다.
본 개시의 예시적 실시 예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 본 개시의 예시적 실시 예들에 대한 기재로부터 본 개시의 예시적 실시 예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시 예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시 예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 집적 회로를 설계하기 위한 방법을 개략적으로 나타내는 흐름도이다.
도 2는 본 개시의 예시적 실시 예에 따른 집적 회로의 설계를 위한 컴퓨팅 시스템을 나타내는 블록도이다.
도 3은 본 개시의 예시적 실시 예에 따른 집적 회로를 설계하기 위한 방법을 개략적으로 나타내는 흐름도이다.
도 4a 및 도 4b는 본 개시의 예시적 실시 예에 따라 집적 회로의 레이아웃으로서, 도 3의 단계들을 설명하기 위한 도면이다.
도 5는 본 개시의 예시적 실시 예들에 따른 집적 회로에 포함되는 표준 셀의 레이아웃을 나타내는 도면이다.
도 6은 본 개시의 예시적 실시 예들에 따른 집적 회로에 포함된 표준 셀의 단면도이다.
도 7은 본 개시의 예시적 실시 예들에 따른 집적 회로에 포함되는 표준 셀의 레이아웃을 나타내는 도면이다.
도 8은 본 개시의 예시적 실시 예들에 따른 집적 회로에 포함된 표준 셀의 단면도이다.
도 9는 본 개시의 예시적 실시 예들에 따른 집적 회로에 포함되는 표준 셀의 레이아웃을 나타내는 도면이다.
도 10은 본 개시의 예시적 실시 예들에 따른 집적 회로에 포함된 표준 셀의 단면도이다.
도 11은 본 개시의 예시적 실시 예에 따른 집적 회로의 설계 방법을 개략적으로 나타내는 흐름도이다.
도 12는 본 개시의 예시적 실시 예에 따라 집적 회로를 제조하기 위한 방법을 나타내는 순서도이다.
본 명세서에 첨부된 도면들은 도해의 편의를 위하여 스케일에 맞지 아니할 수 있고, 구성요소들을 과장하거나 축소하여 도시할 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 집적 회로를 설계하기 위한 방법을 개략적으로 나타내는 흐름도이다.
도 1을 참조하면, 표준 셀 라이브러리(D10)는 표준 셀(standard cell)에 관한 정보, 예를 들어 기능 정보, 특성 정보, 레이아웃 정보 등을 포함할 수 있다. 표준 셀은 집적 회로에 포함되는 레이아웃의 단위로서, 집적 회로는 복수의 다양한 표준 셀들을 포함할 수 있다. 예를 들어, 집적 회로는 기능 셀 및 필러(Filler) 셀을 포함할 수 있다. 기능 셀은 기능 셀에 대응하는 논리 소자(예를 들어, 인버터, 플립-플롭, 로직 게이트 등)이 형성된 표준 셀일 수 있다. 필러 셀은 기능 셀과 인접하게 배치됨으로써, 기능 셀로 제공되거나 기능 셀로부터 출력되는 신호들의 라우팅을 제공할 수 있다. 또한, 필러 셀은 기능 셀들이 배치되고 난 후 남은 공간을 채우기 위해 사용되는 셀일 수 있다.
예시적인 실시 예에서, 표준 셀 라이브러리(D10)는 복수의 필러 셀들의 레이아웃을 정의하는 데이터(DF)를 포함할 수 있다. 예를 들어, 데이터(DF)는 상대적으로 고밀도의 미들-레이어(Middle-Layer) 패턴이 형성된 제1 타입 필러 셀의 구조를 정의하는 데이터를 포함할 수 있고, 또한, 데이터(DF)는 상대적으로 저밀도의 미들-레이어 패턴이 형성된 제2 타입 필러 셀의 구조를 정의하는 데이터를 포함할 수 있다. 예를 들어, 데이터(DF)는 도 5의 제1 타입 필러 셀(CF1) 및 도 7의 제1 타입 필러 셀(CF1a) 중 적어도 하나의 구조를 정의하는 데이터를 포함할 수 있고, 또한, 데이터(DF)는 도 9의 제2 타입 필러 셀(CF2)의 구조를 정의하는 데이터를 포함할 수 있다. 예시적인 실시 예에서, 제1 타입의 필러 셀 및 제2 타입의 필러 셀은 미들-레이어 패턴이 서로 상이하나, 프론트-엔드-레이어(front-end layer)의 패턴이 서로 동일할 수 있다. 예시적인 실시 예에서, 제1 타입의 필러 셀 및 제2 타입의 필러 셀은 백-엔드-레이어(back-end layer)의 패턴이 서로 동일할 수 있다. 프론트-엔드 레이어 패턴, 미들-엔드 레이어 패턴 및 백-엔드 레이어 패턴에 대한 설명은 도 4a에 대한 설명에서 후술하겠다.
단계 S10에서, RTL(Register Transfer Level)에서 정의된 입력 데이터로부터 게이트 레벨의 넷리스트(netlist) 데이터를 생성하는 논리 합성 동작이 수행될 수 있다. 예를 들어, 반도체 설계 툴(예를 들어, 논리 합성 툴)은 VHDL(VHSIC Hardware Description Language) 및 Verilog와 같은 HDL(Hardware Description Language)로서 작성된 RTL 데이터(D11)로부터 표준 셀 라이브러리(D10)를 참조하여 논리 합성을 수행함으로써, 비트스트림(bitstream) 또는 네트리스트를 포함하는 네트리스트 데이터(D20)를 생성할 수 있다. 표준 셀 라이브러리(D10)는 복수의 표준 셀들에 대한 정보를 포함할 수 있고, 논리 합성 과정에서 그러한 정보를 참조하여 표준 셀들이 집적 회로에 포함될 수 있다.
단계 S20에서, 네트리스트 데이터(D20)로부터 레이아웃 데이터(D30)를 생성하는 배치 및 라우팅(Place & Routing, P&R) 동작이 수행될 수 있다. 레이아웃 데이터(D30)는, 예를 들어 GDSII와 같은 포맷을 가질 수 있고, 표준 셀들 및 상호연결들의 기하학적 정보를 포함할 수 있다. 레이아웃 데이터(D30)는 표준 셀들 및 배선들의 기하학적 정보를 포함할 수 있다. 표준 셀들은 미리 정해진 규격을 준수하는 구조를 가질 수 있고, 복수의 행들에 정렬되어 배치될 수 있다.
예를 들어, 반도체 설계 툴(예를 들어, P&R 툴)은 네트리스트 데이터(D20)로부터 표준 셀 라이브러리(D10)를 참조하여 복수의 표준 셀들을 배치할 수 있다. 반도체 설계 툴은 표준 셀 라이브러리(D10)를 참조하여, 네트리스트(D103)에 의해서 정의된 표준 셀의 레이아웃들 중 하나를 선택할 수 있고, 표준 셀의 선택된 레이아웃을 배치할 수 있다.
단계 S30에서, 레이아웃 데이터(D30)에 기초하여, 밀도 룰 검증이 수행될 수 있다. 예를 들어, DRC(Design Rule Check) 툴에 의해 검증이 수행될 수 있고, 밀도 룰 검증 동작은 DRC 동작에 포함될 수 있다. 검증 결과 데이터는 DRC 툴에서 출력 파일로써 출력될 수 있다. 밀도 룰 검증 동작은 예를 들어, 미들-레이어 패턴의 밀도 룰 검증 동작, 및 백-엔드-레이어 패턴의 밀도 룰 검증 동작을 포함할 수 있다. 구체적으로, 단계 S30에서는, 미들-레이어 패턴으로 형성된 콘택의 밀도 룰을 검증하는 동작이 수행될 수 있다.
단계 S30에서는 밀도 룰 검증 동작 외의 DRC 동작, LVS(Layout Versus Schematic), 또는 ERC(Electrical Rule Check) 등의 검증이 더 수행될 수 있다. 단계 S30에서 수행된 검증 결과에 따라 단계 S20가 재수행될 수도 있다.
단계 S30에서 수행된 검증 결과에 따라, 단계 S40에서, 필러 셀을 배치함에 있어서, 제1 타입 필러 셀 및 제2 타입 필러 셀 중 선택된 필러 셀을 배치하는 동작이 수행될 수 있다. 단계 S40가 수행됨에 따라 레이아웃 데이터가 재생성될 수 있다.
예를 들어, 단계 S40에서는 미들-레이어 패턴의 밀도(예를 들어, 미들-레이어 패턴으로 형성된 콘택의 밀도)가 상대적으로 높은 영역에는 제2 타입 필러 셀을 배치하는 동작이 수행될 수 있고, 미들-레이어 패턴의 밀도(예를 들어, 미들-레이어 패턴으로 형성된 콘택의 밀도)가 상대적으로 낮은 영역에는 제1 타입 필러 셀을 배치하는 동작이 수행될 수 있다.
제1 타입 필러 셀 및 제2 타입 필러 셀은 미들-레이어 패턴의 밀도가 서로 다를 수 있다. 예시적인 실시 예에서, 제1 타입 필러 셀 및 제2 타입 필러 셀은 미들-레이어 패턴으로 형성된 콘택의 밀도가 서로 다를 수 있다. 예를 들어, 제1 타입 필러 셀의 미들-레이어 패턴인 콘택의 밀도는 제1 값일 수 있고, 제2 타입 필러 셀의 미들-레이어 패턴인 콘택의 밀도는 제2 값일 수 있고, 제1 값은 제2 값보다 클 수 있다. 예시적인 실시 예에서, 제2 타입 필러 셀에는 미들-레이어 패턴인 콘택이 형성되지 않을 수도 있다. 즉, 제2 타입 필러 셀은 미들-레이어 패턴으로 형성된 콘택의 밀도가 0일 수 있다.
본 개시에 따른 집적 회로를 설계하기 위한 방법은 미들-레이어 패턴의 밀도가 상대적으로 높은 영역에 제2 타입 필러 셀을 배치함으로써, 집적 회로의 미들-레이어 패턴의 밀도가 과도하게 증가하는 것을 효율적으로 방지할 수 있다. 예를 들어, 필러 셀 삽입이 필요한 영역에 제1 타입 필러 셀을 우선적으로 배치한 후, 미들-레이어 패턴의 밀도를 검증하고, 제1 타입 필러 셀을 제2 타입 필러 셀로 치환할 수 있다. 또는 예를 들어, 필러 셀 삽입이 필요한 영역에서 미들-레이어 패턴의 밀도를 검증한 후, 제1 타입 필러 셀 및 제2 타입 필러 셀 중 선택적으로 배치할 수도 있다.
서로 다른 미들-레이어 패턴의 밀도를 갖는 제1 타입 필러 셀 및 제2 타입 필러 셀을 선택적으로 배치하지 않는 경우에는, 미들-레이어 패턴의 밀도에 따라 기능 셀들의 배치 및 라우팅도 재수행해야할 수 있다. 반면, 본 개시의 예시적 실시 예에 따른 집적 회로를 설계하기 위한 방법은 미들-레이어의 패턴의 밀도를 체크하는 동작을 수행하고, 검증 결과에 따라 미들-레이어의 패턴의 밀도가 서로 다른 제1 타입 필러 셀 및 제2 타입 필러 셀을 선택적으로 배치함으로써, 미들-레이어 패턴의 밀도를 검증하는 동작의 수행 횟수 및 배치 및 라우팅(Place & Routing, P&R) 동작의 수행 횟수를 감소시킬 수 있다.
도 2는 본 개시의 예시적 실시 예에 따른 집적 회로의 설계를 위한 컴퓨팅 시스템을 나타내는 블록도이다.
도 2를 참조하면, 집적 회로를 설계하기 위한 컴퓨팅 시스템(이하 '집적 회로 설계 시스템'이라고 지칭함)(100)은 프로세서(110), 메모리(130), 입출력 장치(150), 저장 장치(170) 및 버스(190)를 포함할 수 있다. 집적 회로 설계 시스템(100)은 도 1의 단계 S10 내지 단계 S40을 포함하는 집적 회로 설계 동작을 수행할 수 있다. 예시적인 실시 예에서, 집적 회로 설계 시스템(100)은 일체화된 디바이스로 구현될 수 있고, 이에 따라, 집적 회로 설계 장치라고 지칭할 수도 있다. 집적 회로 설계 시스템(100)은 반도체 장치의 집적 회로를 설계하기 위한 전용 장치로 제공될 수도 있지만, 다양한 시뮬레이션 툴이나 설계 툴들을 구동하기 위한 컴퓨터일 수도 있다. 집적 회로 설계 시스템(100)은 데스크탑 컴퓨터, 워크스테이션, 서버 등과 같이 고정형 컴퓨팅 시스템일 수도 있고, 랩탑 컴퓨터 등과 같이 휴대형 컴퓨팅 시스템일 수도 있다.
프로세서(110)는 집적 회로를 설계하기 위한 다양한 동작 중 적어도 하나를 수행하는 명령어들을 실행하도록 구성될 수 있다. 예를 들어, 프로세서(110)는 마이크로프로세서(micro-processor), AP(application processor, DSP(digital signal processor), GPU(graphic processing unit)와 같이, 임의의 명령어 세트(예를 들어, IA-32(Intel Architecture-32), 64 비트 확장 IA-32, x86-64, PowerPC, Sparc, MIPS, ARM, IA-64 등)를 실행할 수 있는 코어를 포함할 수 있다. 프로세서(110)는 버스(190)를 통해 메모리(130), 입출력 장치(150) 및 저장 장치(170)와 통신을 수행할 수 있다. 프로세서(110)는 메모리(130)에 로딩된 합성 모듈(131), P&R(Place and Routing) 모듈(132), 및 DRC(Design Rule Check) 모듈(133)을 구동함으로써, 집적 회로의 설계 동작을 실행할 수 있다.
메모리(130)는 합성 모듈(131), P&R 모듈(132), 및 DRC 모듈(133)을 저장할 수 있다. 합성 모듈(131), P&R 모듈(132), 및 DRC 모듈(133)은 저장 장치(170)로부터 메모리(130)로 로딩될 수 있다. 합성 모듈(131)은 예를 들어, 도 1의 단계 S10에 따른 논리 합성 동작을 수행하기 위한 복수의 명령어들을 포함하는 프로그램일 수 있다. P&R 모듈(132)은 예를 들어, 도 1의 단계 S20 및 단계 S40에 따른 레이아웃 설계 동작을 수행하기 위한 복수의 명령어들을 포함하는 프로그램일 수 있다.
DRC 모듈(133)은 디자인 룰 오류가 존재하는지 판단할 수 있다. DRC 모듈(133)은 예를 들어, 도 1의 단계 S30에 따른 밀도 룰 검증 동작을 포함하는 DRC 동작을 수행하기 위한 복수의 명령어들을 포함하는 프로그램일 수 있다. 디자인 룰 위반이 존재할 경우, P&R 모듈(132)은 배치된 셀의 레이아웃을 조정할 수 있다. 디자인 룰 오류가 없으면, 집적 회로의 레이아웃 설계가 완료될 수 있다.
메모리(130)는 SRAM(Static Random Access Memory)이나 DRAM(Dynamic RAM)과 같은 휘발성 메모리이거나, PRAM(Phase Change RAM), ReRAM(Resistive RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic RAM), FRAM(Ferroelectric RAM), 플래시 메모리(flash memory) 등의 비휘발성 메모리일 수 있다.
입출력 장치(150)는 사용자 인터페이스 장치들로부터의 사용자 입력 및 출력을 제어할 수 있다. 예를 들어, 입출력 장치(150)는 키보드, 마우스, 터치패드 등과 같은 입력 장치를 구비하여, 집적 회로를 정의하는 입력 데이터 등을 입력 받을 수 있다. 예를 들어, 입출력 장치(150)는 디스플레이, 스피커 등과 같은 출력 장치를 구비하여, 배치 결과, 라우팅 결과, 레이아웃 데이터, DRC 결과 등을 표시할 수 있다.
저장 장치(170)는 합성 모듈(131), P&R 모듈(132), 및 DRC 모듈(133) 등의 프로그램을 저장할 수 있으며, 프로그램이 프로세서(110)에 의해서 실행되기 이전에 저장 장치(170)로부터 프로그램 또는 그것의 적어도 일부가 메모리(130)로 로딩될 수 있다. 저장 장치(170)는 또한 프로세서(110)에 의해서 처리될 데이터 또는 프로세서(110)에 의해 처리된 데이터를 저장할 수 있다. 예를 들어서, 저장 장치(170)는 합성 모듈(131), P&R 모듈(132), 및 DRC 모듈(133) 등의 프로그램에 의하여 처리될 데이터(예를 들어, 표준 셀 라이브러리(171), 넷리스트 데이터 등) 및 프로그램에 의해 생성되는 데이터(예를 들어, DRC 결과, 레이아웃 데이터 등)를 저장할 수 있다. 저장 장치(170)에 저장된 표준 셀 라이브러리(171)는 도 1의 표준 셀 라이브러리(D10)일 수 있다.
예를 들면, 저장 장치(170)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리, PRAM, RRAM, MRAM, FRAM 등과 같은 비휘발성 메모리를 포함할 수도 있고, 메모리 카드(MMC, eMMC, SD, MicroSD 등), SSD(Solid State Drive), HDD(Hard Disk Drive), 자기 테이프, 광학 디스크, 자기 디스크와 같은 저장 매체를 포함할 수도 있다. 또한, 저장 장치(170)는 집적 회로 설계 시스템(100)으로부터 탈착 가능할 수도 있다.
도 3은 본 개시의 예시적 실시 예에 따른 집적 회로를 설계하기 위한 방법을 개략적으로 나타내는 흐름도이다. 도 4a 및 도 4b는 본 개시의 예시적 실시 예에 따라 집적 회로(10)의 레이아웃으로서, 도 3의 단계들을 설명하기 위한 도면이다.
도 3의 단계 S30은 도 1의 단계 S30의 일 예일 수 있고, 도 3의 단계 S40은 도 1의 단계 S40의 일 예일 수 있다. 단계 S30은 단계 S31을 포함할 수 있고, 단계 S40은 단계 S41 내지 단계 S45를 포함할 수 있다. 도 4a 및 도 4b는 복수의 표준 셀들을 포함하는 집적 회로(10)의 레이아웃을 X축 및 Y축으로 이루어진 평면에서 나타내는 평면도이다.
도 3 및 도 4a를 참조하면, 집적 회로(10)는 복수의 로우들(R01~R03)에 배치되는 복수의 표준 셀들을 포함할 수 있다. 예를 들어, 집적 회로(10)는 제1 로우(R01)에 배치되는 제1 내지 제3 기능 셀(C11~C13), 제2 로우(R02)에 배치되는 제4 및 제5 기능 셀(C21, C22)및 제3 로우(R03)에 배치되는 제6 및 제7 기능 셀(C31, C32)을 포함할 수 있다.
또한, 집적 회로(10)는 복수의 필러 셀들을 포함할 수 있다. 이 때, 복수의 필러 셀들 각각은 제1 타입 필러 셀(CF1)일 수 있다. 제1 타입 필러 셀(CF1)은 기능 셀로 입력되거나 기능 셀로부터 출력되는 신호들의 라우팅을 제공하도록 도 1의 단계 S20에서 배치되는 필러 셀일 수 있고, 또는, 기능 셀들이 배치되고 난 후 남은 공간을 채우기 위해 도 1의 단계 S20에서 배치된 필러 셀일 수 있다.
집적 회로(10)에 배치된 복수의 표준 셀들 각각은 프론트-엔드-레이어 패턴, 미들-레이어 패턴, 및 백-엔드-레이어 패턴을 포함할 수 있다. 프론트-엔드 레이어는 트랜지스터의 형성과 관계된 레이어로서, 반도체 제조 공정에서 트랜지스터, 캐패시터, 저항 등과 같은 소자들을 형성하는 FEOL(Front-End-Of-Line) 공정에 의해 형성되는 레이어를 지칭할 수 있다. 백-엔드-레이어는 소자들 간의 입력 및 출력을 연결하는 배선 형성과 관계된 레이어(예를 들어, 메탈 레이어)로서, BEOL(Back-End-Of-Line) 공정에 의해 형성되는 레이어를 지칭할 수 있다. 미들-레이어는 프론트-엔드-레이어 및 백-엔드-레이어를 서로 전기적으로 연결하기 위한 부재가 형성되는 레이어를 지칭할 수 있다. 예를 들어, 미들-레이어는 콘택, 비아 등을 형성하는 MOL(Middle-Of-Line) 공정에 의해 형성되는 레이어를 지칭할 수 있다.
단계 S31에서, 제1 타입 필러 셀(CF1)이 배치된 룰 체크 영역의 미들-레이어 패턴의 밀도 룰을 검증하는 단계가 수행될 수 있다. 예를 들어, 제1 룰 체크 영역(RCA1) 및 제2 룰 체크 영역(RCA2)에서 미들-레이어 패턴(예를 들어, 미들-레이어 패턴으로 형성된 콘택)의 밀도를 검증할 수 있다.
단계 S41에서, 제1 타입 필러 셀(CF1)이 배치된 룰 체크 영역이 밀도 룰을 만족하는지 판단될 수 있다. 예를 들어, 제1 룰 체크 영역(RCA1) 및 제2 룰 체크 영역(RCA2)의 미들-레이어 패턴의 밀도를 기준 값과 비교함으로써 밀도 룰을 만족하는지 판단할 수 있다. 기준 값은 미리 설정된 값으로, MOL(Middle-of-Line) 공정 단계에서 패턴들 간의 단락 또는 개방 등의 공정 에러가 발생하지 않기 위한 조건일 수 있다.
예를 들어, 밀도 룰 체크 동작이 수행되는 제1 룰 체크 영역(RCA1)에는 제1 로우(R01)의 제2 기능 셀(C12)의 적어도 일부 및 제3 기능 셀(C13)의 적어도 일부, 및 제1 타입 필러 셀(CF1)이 포함될 수 있다. 제1 룰 체크 영역(RCA1)의 제1 타입 필러 셀(CF1)은 제2 기능 셀(C12) 및 제3 기능 셀(C13) 사이에서 각각과 인접하게 배치될 수 있다. 제1 룰 체크 영역(RCA1)에 포함된 제2 기능 셀(C12)의 적어도 일부 및 제3 기능 셀(C13)의 적어도 일부의 미들-레이어 패턴의 밀도는 상대적으로 낮으므로 제1 타입 필러 셀(CF1)이 배치되어도 제1 룰 체크 영역(RCA1)은 밀도 룰을 만족할 수 있다.
또한, 예를 들어, 밀도 룰 체크 동작이 수행되는 제2 룰 체크 영역(RCA2)에는 제2 로우(R02)의 제4 기능 셀(C21)의 적어도 일부 및 제1 타입 필러 셀(CF1)이 포함될 수 있다. 제2 룰 체크 영역(RCA1)에 포함된 제4 기능 셀(C21)의 적어도 일부의 미들-레이어 패턴의 밀도가 상대적으로 높으므로, 제2 룰 체크 영역(RCA2)은 밀도 룰을 만족하지 못할 수 있다.
도 3 및 도 4b를 참조하면, 밀도 룰을 만족하는 경우에는, 단계 S43에서, 제1 타입 필러 셀(CF1)이 배치된 상태가 유지될 수 있다. 예를 들어, 제1 룰 체크 영역(RCA1)에는 제1 타입 필러 셀(CF1)의 배치가 유지될 수 있다.
단계 S45에서, 미들-레이어의 패턴의 밀도가 밀도 룰을 만족하지 않는 경우에는, 제1 타입 필러 셀(CF1)을 제2 타입 필러 셀(CF2)로 치환할 수 있다. 예를 들어, 제2 룰 체크 영역(RCA2)에는 제1 타입 필러 셀(CF1)이 제2 타입 필러 셀(CF2)로 치환될 수 있다.
제2 타입 필러 셀(CF2)의 미들-레이어 패턴의 밀도는 제1 타입 필러 셀(CF1)의 미들-레이어 패턴의 밀도보다 작을 수 있다. 예를 들어, 제2 타입 필러 셀(CF2)의 활성 영역 상에 형성된 콘택의 밀도는, 제1 타입 필러 셀(CF1)의 활성 영역 상에 형성된 콘택의 밀도보다 작을 수 있다. 예시적인 실시 예에서, 제2 타입 필러 셀(CF2)은 콘택을 포함하지 않을 수 있다.
예시적인 실시 예에서, 제2 타입 필러 셀(CF2)은 제1 타입 필러 셀(CF1)과 프론트-엔드-레이어의 패턴들이 서로 동일할 수 있다. 또한, 예시적인 실시 예에서, 제2 타입 필러 셀(CF2)은 제1 타입 필러 셀(CF1)과 백-엔드-레이어의 패턴들이 서로 동일할 수 있다. 따라서, 제1 타입 필러 셀(CF1)이 제2 타입 필러 셀(CF2)으로 치환될 때, 제2 타입 필러 셀(CF2)은 미들-레이어 패턴의 밀도를 상대적으로 낮추는 기능을 수행하는 동시에, 기존의 제1 타입 필러 셀(CF1)의 필러 셀로서의 기능은 그대로 수행할 수 있다.
본 개시의 예시적 실시 예에 따른 도 2의 컴퓨팅 시스템(100)에 의해 수행되는 집적 회로를 설계하기 위한 방법은, 집적 회로(10)에 배치된 기능 셀들의 미들-레이어 패턴의 밀도에 따라 제1 타입 필러 셀(CF1) 또는 제2 타입 필러 셀(CF2)을 배치할 수 있다. 예시적인 실시 예에서, 인접하게 배치되는 표준 셀(예를 들어, 기능 셀)의 미들-레이어 패턴의 밀도에 따라 제1 타입 필러 셀(CF1) 또는 제2 타입 필러 셀(CF2)이 배치될 수 있다. 제1 타입 필러 셀(CF1)에 인접하게 배치되는 기능 셀(예를 들어, 제2 기능 셀(C12))의 미들-레이어 패턴의 밀도는 제2 타입 필러 셀(CF2)에 인접하게 배치되는 기능 셀(예를 들어, 제4 기능 셀(C21))의 미들-레이어 패턴의 밀도보다 낮을 수 있다. 따라서, 본 개시에 따른 집적 회로를 설계하기 위한 방법은 서로 다른 밀도의 미들-레이어의 패턴들을 포함하는 제1 타입 필러 셀(CF1) 및 제2 타입 필러 셀(CF2)을 선택적으로 배치함으로써, 미들-레이어의 패턴의 밀도 룰을 만족할 수 있다.
또한, 본 개시에 따른 집적 회로를 설계 하기 위한 방법은, 라우팅을 제공하기 위해 필러 셀을 배치하는 경우, 또는, 남은 공간을 채우기 위해 필러 셀이 배치하는 경우에, 제1 타입 필러 셀(CF1)을 우선적으로 배치할 수 있다. 미들-레이어 패턴의 콘택을 포함하는 제1 타입 필러 셀을 우선적으로 배치함으로써, MOL(Middle-Of-Line) 공정 단계에서 제1 타입 필러 셀과 인접하게 배치된 기능 셀에 배치된 미들-레이어의 패턴들과 제1 타입 필러 셀의 미들-레이어의 패턴들을 연속적으로 형성할 수 있는바 MOL 공정 편이가 증대될 수 있다.
도 5는 본 개시의 예시적 실시 예들에 따른 집적 회로에 포함되는 표준 셀의 레이아웃을 나타내는 도면이다. 도 6은 본 개시의 예시적 실시 예들에 따른 집적 회로에 포함된 표준 셀의 단면도로서, 도 5의 A-A'의 단면으로 자른 단면도이다. 도 5에 도시된 표준 셀(CF1)은 도 4a의 제2 룰 체크 영역(RCA2)에 배치된 제1 타입 필러 셀(CF1)의 일 예이다.
본 명세서에서, X축 및 Y축으로 이루어진 평면은 수평면으로 지칭될 수 있고, 다른 구성요소보다 상대적으로 +Z축 방향으로 배치된 구성요소는 다른 구성요소 위에 있는 것으로 지칭될 수 있으며, 다른 구성요소보다 상대적으로 -Z축 방향으로 배치된 구성요소는 다른 구성요소 아래에 있는 것으로 지칭될 수 있다. 본 명세서의 도면들에서, 도해의 편의상 일부 층들만이 도시될 수 있다.
도 5를 참조하면, 집적 회로는 셀 바운더리에 의해 한정되는 제1 타입 필러 셀(CF1)을 포함할 수 있다. 제1 타입 필러 셀(CF1)은 X축 방향으로 제1 폭(W1)을 가질 수 있고, Y축 방향으로 제1 높이(H1)를 가질 수 있다.
제1 타입 필러 셀(CF1)은 X축 방향으로 상호 평행하게 연장되는 복수의 활성 영역들을 포함할 수 있다. 예를 들어, 제1 타입 필러 셀(CF1)은 제1 활성 영역(AR1) 및 제2 활성 영역(AR2)을 포함할 수 있다.
예시적인 실시 예에서, 제1 활성 영역(AR1) 및 제2 활성 영역(AR2) 각각에는 복수의 핀들(fins)이 형성될 수 있다. 또는 예시적인 실시 예에서, 제1 활성 영역(AR1) 및 제2 활성 영역(AR2) 각각에는 복수의 나노 와이어들이 형성될 수 있고, 또는, 예시적인 실시 예에서, 제1 활성 영역(AR1) 및 제2 활성 영역(AR2) 각각에는 나노시트가 형성될 수도 있다.
예를 들어, 제1 활성 영역(AR1) 및 제2 활성 영역(AR2)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs이나 InP와 같은 화합물 반도체를 포함할 수도 있다. 또는 제1 활성 영역(AR1) 및 제2 활성 영역(AR2)은 도전 영역, 예를 들어, 불순물이 도핑된 웰(well), 불순물이 도핑된 구조물을 포함할 수도 있다. 예를 들어, 제1 활성 영역(AR1)은 기판 상에 형성되고 N형 불순물로 도핑된 N웰일 수 있고, 제2 활성 영역(AR2)은 P형 불순물로 도핑된 기판일 수 있다. 또는, 제2 활성 영역(AR2)은 P형 불순물로 도핑된 P웰일 수도 있다.
제1 타입 필러 셀(CF1)은 Y축 방향으로 연장된 적어도 하나의 게이트 라인을 포함할 수 있다. 게이트 라인은 제1 활성 영역(AR1) 및 제2 활성 영역(AR2) 상에 배치될 수 있다. 게이트 라인은 제1 활성 영역(AR1) 및 제2 활성 영역(AR2) 각각과 트랜지스터를 형성할 수 있다. 예를 들어, 게이트 라인은 제1 활성 영역(AR1)과 PMOS(P-channel Metal-Oxide-Semiconductor) 트랜지스터들을 형성할 수 있고, 게이트 라인은 제2 활성 영역(AR2)과 NMOS(N-channel Metal-Oxide-Semiconductor) 트랜지스터를 형성할 수 있다. 게이트 라인은 텅스텐(W), 탄탈륨(Ta) 등과 같은 금속 물질, 이들의 질화물, 이들의 실리사이드, 또는 도핑된 폴리실리콘 등을 포함할 수 있다.
제1 타입 필러 셀(CF1)의 Y축 방향의 셀 바운더리(CBY) 및 Y축 방향의 역방향의 셀 바운더리(CBRY)에는 제1 파워 레일(PR1) 및 제2 파워 레일(PR2)이 배치될 수 있다. 제1 파워 레일(PR1) 및 제2 파워 레일(PR2)은 X축 방향으로 연장될 수 있다. 본 도면에서는, 제1 파워 레일(PR1) 및 제2 파워 레일(PR2)이 제1 타입 필러 셀(CF1)의 Y축 방향의 셀 바운더리 및 Y축 방향의 역방향의 셀 바운더리에 배치되는 것으로 설명되나, 본 개시는 이에 제한되지 않으며, 제1 타입 필러 셀(CF1)의 내부에 제1 파워 레일(PR1) 및 제2 파워 레일(PR2) 중 적어도 하나가 배치될 수도 있다.
제1 파워 레일(PR1)에는 양의 전원 전압(VDD)이 인가될 수 있고, 제2 파워 레일(PR2)에는 접지 전압(GND) 또는 음의 전원 전압이 인가될 수 있다. 제1 타입 필러 셀(CF1) 내부에 형성된 반도체 소자들은 제1 파워 레일(PR1) 및 제2 파워 레일(PR2)으로부터 전기적으로 분리될 수 있다.
제1 타입 필러 셀(CF1)은 Y축 방향으로 연장된 적어도 하나의 콘택(CA)을 포함할 수 있다. 콘택(CA)은 제1 활성 영역(AR1) 및 제2 활성 영역(AR2) 상에 배치될 수 있다. 콘택(CA)은 제1 파워 레일(PR1) 및 제2 파워 레일(PR2)으로부터 전기적으로 분리될 수 있다. 따라서, 제1 타입 필러 셀(CF1)에 형성되는 트랜지스터는 플로팅될 수 있다.
제1 타입 필러 셀(CF1)의 X축 방향의 셀 바운더리 및 X축 방향의 역방향의 셀 바운더리에는 각각 디퓨전 브레이크(diffusion break)가 형성될 수 있다. 디퓨전 브레이크는 제1 타입 필러 셀(CF1)을 제1 타입 필러 셀(CF1)과 인접하게 배치되는 다른 표준 셀(예를 들어, 도 3의 제2 기능 셀(C12) 및 제3 기능 셀(C13))과 전기적으로 분리할 수 있다. 예시적인 실시 예에서, 디퓨전 브레이크는 싱글 디퓨전 브레이크(single diffusion break, SDB)일 수 있으나, 이에 한정되지 않으며, 구조에 따라 더블 디퓨전 브레이크(double diffusion break, DDB) 일 수도 있다.
도 5 및 도 6을 참조하면, 제1 타입 필러 셀(CF1)은 프론트-엔드 레이어(FEL)의 패턴들, 미들-레이어(ML)의 패턴들, 및 백-엔드 레이어(BEL)의 패턴들을 포함할 수 있다. 프론트-엔드 레이어(FEL) 상에 미들-레이어(ML)가 배치될 수 있고, 미들-레이어(ML) 상에 백-엔드 레이어(BEL)가 형성될 수 있다.
제1 활성 영역(AR1) 및 제2 활성 영역(AR2)은 프론트-엔드 레이어(FEL)의 패턴으로 형성될 수 있다. 제1 활성 영역(AR1) 및 제2 활성 영역(AR2) 상에 미들-레이어(ML)의 패턴으로 형성된 콘택(CA)이 배치될 수 있다. 예시적인 실시 예에서, 콘택(CA) 상에는 비아가 형성되지 않을 수 있고, 콘택(CA)의 상면은 층간 절연층에 접할 수 있다.
예시적인 실시 예에서, 콘택(CA)은 Y축 방향의 바운더리(CBY)로부터 Y축 방향의 역방향 바운더리(CBRY)까지 연장될 수 있다. 즉, 콘택(CA)은 Y축 방향의 바운더리(CBY)와 맞닿을 수 있고, Y축 방향의 역방향의 바운더리(CBRY)와 맞닿을 수 있다. 다만, 본 개시에 따른 콘택(CA)은 이에 한정되지 않으며, 콘택(CA)의 형상은 다양하게 구성될 수 있다.
예시적인 실시 예에서, 제1 파워 레일(PR1) 및 제2 파워 레일(PR2)은 백-엔드 레이어(BEL)의 패턴들로 형성될 수 있다. 예를 들어, 제1 파워 레일(PR1) 및 제2 파워 레일(PR2)은 백-엔드 레이어(BEL)에 포함된 메탈 레이어의 패턴들로 형성될 수 있다. 또한, 제1 타입 필러 셀(CF1)은 백-엔드 레이어(BEL)의 패턴들로 형성된 라우팅을 위한 배선들을 더 포함할 수 있다. 예를 들어, 제1 타입 필러 셀(CR1)의 배선들은 제1 타입 필러 셀(CF1)의 외부의 다른 표준 셀의 소자들과 연결될 수 있다.
도 7은 본 개시의 예시적 실시 예들에 따른 집적 회로에 포함되는 표준 셀의 레이아웃을 나타내는 도면이다. 도 8은 본 개시의 예시적 실시 예들에 따른 집적 회로에 포함된 표준 셀의 단면도로서, 도 7의 B-B'의 단면으로 자른 단면도이다. 도 7에 도시된 표준 셀(CF1A)은 도 4a의 제2 룰 체크 영역(RCA2)에 배치된 제1 타입 필러 셀(CF1)의 일 예이다. 도 7 및 도 8에 대한 설명에서는 도 5 및 도 6에서와 동일한 부호에 대해 중복 설명을 생략하겠다.
도 7 및 도 8을 참조하면, 제1 타입의 필러 셀(CF1A)은 프론트-엔드 레이어(FEL)의 패턴들, 미들-레이어(ML)의 패턴들, 및 백-엔드 레이어(BEL)의 패턴들을 포함할 수 있다. 프론트-엔드 레이어(FEL) 상에 미들-레이어(ML)가 배치될 수 있고, 미들-레이어(ML) 상에 백-엔드 레이어(BEL)가 형성될 수 있다.
제1 타입의 필러 셀(CF1A)은 콘택(CA) 상에 형성되고, 미들-레이어(ML)의 패턴으로 형성된 비아(V0)를 더 포함할 수 있다. 비아(V0)는 백-엔드 레이어(BEL)의 패턴과 연결되지 않고, 전기적으로 분리될 수 있다. 다만, 도 7에 도시된 바와 달리 비아(V0) 상에는 백-엔드 레이어(BEL)의 패턴이 배치될 수도 있고, 비아(V0)는 백-엔드 레이어(BEL)의 패턴과 연결될 수도 있다.
예시적인 실시 예에서, 제1 타입의 필러 셀(CF1A)에 형성된 프론트-엔드 레이어(FEL)의 패턴들은 도 5의 제1 타입의 필러 셀(CF1)의 프론트-엔드 레이어(FEL)의 패턴들과 서로 동일할 수 있다. 또한, 예시적인 실시 예에서, 제1 타입의 필러 셀(CF1A)에 형성된 백-엔드 레이어(BEL)의 패턴들은 도 5의 제1 타입의 필러 셀(CF1)의 백-엔드 레이어(BEL)의 패턴들과 서로 동일할 수 있다.
도 9는 본 개시의 예시적 실시 예들에 따른 집적 회로에 포함되는 표준 셀의 레이아웃을 나타내는 도면이다. 도 10은 본 개시의 예시적 실시 예들에 따른 집적 회로에 포함된 표준 셀의 단면도로서, 도 9의 C-C'의 단면으로 자른 단면도이다. 도 9에 도시된 표준 셀(CF2)은 도 4b의 제2 룰 체크 영역(RCA2)에 배치된 제2 타입의 필러 셀(CF2)의 일 예이다. 도 8 및 도 9에 대한 설명에서는 도 5 및 도 6에서와 동일한 부호에 대해 중복 설명을 생략하겠다.
도 9 및 도 10을 참조하면, 집적 회로는 셀 바운더리에 의해 한정되는 제2 타입 필러 셀(CF2)을 포함할 수 있다. 제2 타입 필러 셀(CF2)은 X축 방향으로 제2 폭(W2)을 가질 수 있고, Y축 방향으로 제2 높이(H2)를 가질 수 있다. 예시적인 실시 예에서, 제2 타입 필러 셀(CF2)의 제2 폭(W2)은 도 5의 제1 타입 필러 셀(CF1)의 제1 폭(W1)과 동일할 수 있고, 제2 타입 필러 셀(CF2)의 제2 높이(H2)는 도 5의 제1 타입 필러 셀(CF1)의 제1 높이(H1)와 동일할 수 있다.
제2 타입의 필러 셀(CF2)은 프론트-엔드 레이어(FEL)의 패턴들, 및 백-엔드 레이어(BEL)의 패턴들을 포함할 수 있다. 제2 타입의 필러 셀(CF2)의 미들-레이어(ML)의 패턴의 밀도는 도 5의 제1 타입의 필러 셀(CF1)의 미들-레이어(ML)의 패턴의 밀도보다 작을 수 있다. 또한, 제2 타입의 필러 셀(CF2)의 미들-레이어(ML)의 패턴의 밀도는 도 7의 제1 타입의 필러 셀(CF1A)의 미들-레이어(ML)의 패턴의 밀도보다 작을 수 있다.
예시적인 실시 예에서, 제2 타입의 필러 셀(CF2)은 미들-레이어(ML)의 패턴들을 포함하지 않을 수 있다. 즉, 제2 타입의 필러 셀(CF2)은 제1 활성 영역(AR1) 및 제2 활성 영역(AR2) 상에 배치되는 콘택이 형성되지 않을 수 있고, 미들-레이어(ML)의 패턴의 밀도가 0일 수 있고, 콘택의 밀도가 0일 수 있다. 따라서, 제2 타입의 필러 셀(CF2)의 Y축 방향의 셀 바운더리(CBY)는 콘택과 맞닿지 않고, 즉, 이격될 수 있다. 콘택으로 제2 타입의 필러 셀(CF2)이 종결되지 않는다. 또한, 제2 타입의 필러 셀(CF2)의 Y축 방향의 역방향의 셀 바운더리(CBRY)는 콘택과 맞닿지 않고, 콘택으로 제2 타입의 필러 셀(CF2)이 종결되지 않는다.
예시적인 실시 예에서, 제2 타입의 필러 셀(CF2)에 형성된 프론트-엔드 레이어(FEL)의 패턴들은 도 5의 제1 타입의 필러 셀(CF1)의 프론트-엔드 레이어(FEL)의 패턴들과 서로 동일할 수 있다. 또한, 예시적인 실시 예에서, 제1 타입의 필러 셀(CF1)에 형성된 백-엔드 레이어(BEL)의 패턴들은 도 5의 제1 타입의 필러 셀(CF1)의 백-엔드 레이어(BEL)의 패턴들과 서로 동일할 수 있다.
도 11은 본 개시의 예시적 실시 예에 따른 집적 회로의 설계 방법을 개략적으로 나타내는 흐름도이다. 도 11의 단계 S40A은 도 1의 단계 S40의 일 예일 수 있다.
도 11을 참조하면, 단계 S41A에서는, 필러 셀이 삽입될 영역이 포함된 룰 체크 영역의 미들-레이어 패턴의 밀도가 기준 값을 초과하는지 판단할 수 있다. 예를 들어, 기능 셀들 사이의 라우팅을 용이하게 하기 위해 필러 셀이 배치되거나, 기능 셀들을 배치하고 난 후의 빈 공간에 필러 셀이 배치될 영역(예를 들어, 도 4a의 제1 룰 체크 영역(RCA1) 및 제2 룰 체크 영역(RCA2) 중 적어도 하나)에 인접하게 배치된 표준 셀들의 미들-레이어 패턴의 밀도가 기준 값을 초과하는지 판단할 수 있다.
미들-레이어의 패턴의 밀도가 기준 값 이하인 경우에는 단계 S45A에서, 제1 타입 필러 셀이 배치될 수 있다. 반면, 미들-레이어의 패턴의 밀도가 기준 값을 초과하는 경우에는, 단계 S47A에서, 제2 타입 필러 셀이 배치될 수 있다.
제2 타입 필러 셀의 미들-레이어 패턴의 밀도는 제1 타입 필러 셀의 미들-레이어 패턴의 밀도보다 작을 수 있다. 예를 들어, 제2 타입 필러 셀의 활성 영역 상에 형성된 콘택의 밀도는, 제1 타입 필러 셀의 활성 영역 상에 형성된 콘택의 밀도보다 작을 수 있다. 예시적인 실시 예에서, 제2 타입 필러 셀은 콘택들을 포함하지 않을 수 있고, 콘택의 밀도는 0일 수 있다.
예를 들어, 제1 타입 필러 셀은, 도 5의 제1 타입 필러 셀(CF1) 및 도 7의 제1 타입 필러 셀(CF1A) 중 하나일 수 있다. 제2 타입 필러 셀은 도 9의 제2 타입 필러 셀(CF2)일 수 있다.
본 개시의 예시적 실시 예에 따른 도 2의 컴퓨팅 시스템(100)에 의해 수행되는 집적 회로를 설계하기 위한 방법은, 집적 회로에 배치된 기능 셀들의 미들-레이어 패턴의 밀도에 따라 제1 타입 필러 셀 또는 제2 타입 필러 셀을 배치할 수 있다. 따라서, 전체 집적 회로의 미들-레이어 패턴의 밀도가 과도하게 증가되는 것이 방지될 수 있고, 밀도 룰이 만족될 수 있다.
또한, 본 개시의 예시적 실시 예에 따른 집적 회로를 설계하기 위한 방법은 미들-레이어의 패턴들의 밀도가 서로 다른 제1 타입 필러 셀 및 제2 타입 필러 셀을 선택적으로 배치함으로써, 미들-레이어 패턴의 밀도를 제한하는 디자인 룰 체크 동작의 수행 횟수 및 배치 및 라우팅 동작의 수행 횟수를 감소시킬 수 있다.
도 12는 본 개시의 예시적 실시 예에 따라 집적 회로를 제조하기 위한 방법을 나타내는 순서도이다.
표준 셀 라이브러리(D10)는 복수의 표준 셀들에 관한 정보, 예를 들어, 기능 정보, 특성 정보, 레이아웃 정보 등을 포함할 수 있다. 예를 들어, 표준 셀 라이브러리(D10)는 도 5의 제1 타입 필러 셀(CF1) 및 도 7의 제1 타입 필러 셀(CF1A) 중 적어도 하나에 대한 정보를 포함할 수 있고, 도 9의 제2 타입 필러 셀(CF2)에 대한 정보를 포함할 수 있다.
도 12를 참조하면, 단계 S100에서, 집적 회로를 설계하는 동작이 수행될 수 있고, 레이아웃 데이터(D30)가 생성될 수 있다. 예를 들어, 집적 회로를 설계하기 위한 툴을 이용하여 프로세서에서 수행될 수 있다. 예시적인 실시 예에서, 단계 S100는 도 1의 단계 S10 내지 단계 S40을 포함할 수 있다.
단계 S200에서, OPC(Optical Proximity Correction)가 수행될 수 있다. OPC는 집적 회로를 제조하기 위한 반도체 공정에 포함되는 포토리소그래피(photolithography)에서 빛의 특성에 기인하는 굴절 등의 왜곡 현상을 보정함으로써 원하는 모양의 패턴을 형성하기 위한 작업을 지칭할 수 있고, 레이아웃 데이터(D30)에 OPC가 적용됨으로써 마스크상의 패턴이 결정될 수 있다.
단계 S300에서, 마스크를 제작(manufacturing)하는 동작이 수행될 수 있다. 예를 들면, 레이아웃 데이터(D30)에 따라 복수의 층들에 형성된 패턴들이 정의될 수 있고, 복수의 층들 각각의 패턴들을 형성하기 위한 적어도 하나의 마스크(또는, 포토마스크)가 제작될 수 있다.
단계 S400에서, 집적 회로를 제조(fabricating)하는 동작이 수행될 수 있다. 예를 들면, 단계 S300에서 제작된 적어도 하나의 마스크를 사용하여 복수의 층들이 패터닝됨으로써 집적 회로가 제조될 수 있다. 단계 S400 단계는 단계 S410 내지 단계 S430 단계를 포함할 수 있다.
단계 S410에서, FEOL 공정이 수행될 수 있다. FEOL은 집적 회로 제조 과정에서 개별 소자들, 예를 들어, 트랜지스터, 캐패시터, 저항 등을 기판에 형성하는 과정을 지칭할 수 있다. 예를 들어, FEOL 공정은 웨이퍼를 평탄화(planarization)하고 세정(cleaning)하는 단계, 트랜치(trench)를 형성하는 단계, 웰을 형성하는 단계, 게이트 라인을 형성하는 단계, 소스 및 드레인을 형성하는 단계 등을 포함할 수 있다.
단계 S420에서, MOL 공정이 수행될 수 있다. FEOL 공정을 통해 생성된 개별 소자들을 표준 셀 내에서 연결하기 위한 연결 부재를 형성하는 과정을 지칭할 수 있다. 예를 들어, MOL공정은 활성 영역 상에 콘택을 형성하는 단계, 및 콘택 상에 비아를 형성하는 단계 등을 포함할 수 있다.
단계 S430에서, BEOL 공정이 수행될 수 있다. BEOL 공정은 집적 회로 제조 과정에서 개별 소자들, 예를 들어, 트랜지스터, 캐패시터, 저항 등을 상호 연결하는 과정을 지칭할 수 있다. 예를 들면, BEOL 공정은 금속층을 부가하는 단계, 금속층 사이에 형성되는 비아를 형성하는 단계, 패시베이션(passivation)층을 형성하는 단계, 평탄화 단계 등을 포함할 수 있다. 이 후, 집적 회로는 반도체 패키지에 패키징될 수 있고, 다양한 어플리케이션의 부품으로서 사용될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 표준 셀에 관한 정보를 포함하는 표준 셀 라이브러리를 참조하여 표준 셀들을 배치하고, 레이아웃 데이터를 생성하는 단계;
    상기 레이아웃 데이터에 기초하여, 표준 셀에 형성된 패턴의 밀도에 따라, 제1 타입 필러 셀 및 제2 타입 필러 셀 중 선택된 타입의 필러 셀을 배치하는 단계를 포함하고,
    상기 표준 셀 라이브러리는 복수의 필러 셀들을 정의하는 데이터를 포함하고,
    상기 복수의 필러 셀들 각각은, 제1 방향으로 연장된 활성 영역이 각각 형성된 제1 타입 필러 셀 및 제2 타입 필러 셀 중 하나이고,
    상기 제2 타입 필러 셀의 상기 활성 영역 상에서 상기 활성 영역에 접하도록 형성된 콘택의 밀도는, 상기 제1 타입 필러 셀의 상기 활성 영역 상에서 상기 활성 영역에 접하도록 형성된 콘택의 밀도보다 낮은 것을 특징으로 하는 집적 회로를 제조하기 위한 방법.
  2. 제1 항에 있어서,
    상기 필러 셀을 배치하는 단계는,
    상기 제1 타입 필러 셀이 배치된 룰 체크 영역에 형성된 상기 콘택의 밀도가 밀도 룰을 만족하는 경우, 상기 제1 타입 필러 셀의 배치를 유지하는 것을 특징으로 하는 집적 회로를 제조하기 위한 방법.
  3. 제1 항에 있어서,
    상기 필러 셀을 배치하는 단계는,
    상기 제1 타입 필러 셀이 배치된 룰 체크 영역에 형성된 상기 콘택의 밀도가 밀도 룰을 위반하는 경우, 상기 제1 타입 필러 셀을 상기 제2 타입의 필러 셀로 치환하는 것을 특징으로 하는 집적 회로를 제조하기 위한 방법.
  4. 제1 항에 있어서,
    상기 필러 셀을 배치하는 단계는,
    상기 집적 회로의 레이아웃의 룰 체크 영역에서 상기 콘택의 밀도가 기준 값 초과인 경우, 상기 룰 체크 영역에 상기 제2 타입의 필러 셀을 배치하는 단계; 및
    상기 집적 회로의 레이아웃의 룰 체크 영역에서 상기 콘택의 밀도가 기준 값 이하인 경우, 상기 룰 체크 영역에 상기 제2 타입의 필러 셀을 배치하는 단계를 포함하는 것을 특징으로 하는 집적 회로를 제조하기 위한 방법.
  5. 제1 항에 있어서,
    상기 제2 타입 필러 셀은 상기 콘택의 밀도가 0인 것을 특징으로 하는 집적 회로를 제조하기 위한 방법.
  6. 셀 바운더리에 의해 정의되고 메탈 레이어의 패턴들을 통해 상호 연결되는 표준 셀들을 포함하는 집적 회로로서,
    상기 표준 셀들은,
    로직 회로로 각각 구현되는 복수의 기능 셀들; 및
    복수의 기능 셀들 중 적어도 하나와 인접하게 배치되는 복수의 필러 셀들을 포함하고,
    상기 복수의 필러 셀들 각각은 제1 방향으로 연장된 활성 영역이 각각 형성된 제1 타입 필러 셀 및 제2 타입 필러 셀 중 하나이고,
    상기 제1 타입 필러 셀 및 상기 제2 타입 필러 셀은 상기 활성 영역 및 상기 메탈 레이어의 패턴 사이에서 상기 활성 영역에 접하도록 형성된 콘택의 밀도가 서로 상이한 것을 특징으로 하는 집적 회로.
  7. 제6 항에 있어서,
    상기 제1 타입 필러 셀은,
    상기 제1 방향과 수직인 제2 방향으로 연장된 게이트 라인; 및
    상기 게이트 라인과 상기 제1 방향으로 이격된 콘택을 더 포함하는 것을 특징으로 하는 집적 회로.
  8. 제6 항에 있어서,
    상기 제1 타입 필러 셀의 제2 방향의 셀 바운더리는 상기 제1 타입 필러 셀에 포함된 콘택의 단면과 맞닿는 것을 특징으로 하는 집적 회로.
  9. 복수의 필러 셀들을 정의하는 데이터를 포함하는 표준 셀 라이브러리를 참조하여 표준 셀들을 배치하는 단계;
    상기 표준 셀들을 라우팅하여 레이아웃 데이터를 생성하는 단계; 및
    상기 레이아웃 데이터에 기초하여, 표준 셀에 형성된 패턴의 밀도에 따라, 제1 타입 필러 셀 및 제2 타입 필러 셀 중 선택된 타입의 필러 셀을 배치하는 단계를 포함하고,
    상기 복수의 필러 셀들은,
    트랜지스터를 구성하는 패턴이 형성된 프론트-엔드-레이어;
    다른 표준 셀의 라우팅을 제공하는 패턴이 형성된 백-엔드-레이어; 및
    상기 프론트-엔드-레이어 및 상기 백-엔드-레이어 사이에 형성된 미들-레이어;를 포함하고,
    상기 제2 타입 필러 셀의 미들-레이어 패턴의 밀도는 상기 제1 타입 필러 셀의 미들-레이어 패턴의 밀도보다 낮은 것을 특징으로 하는 집적 회로를 제조하기 위한 방법.
  10. 제9 항에 있어서,
    상기 필러 셀을 배치하는 단계는,
    상기 제1 타입 필러 셀이 배치된 룰 체크 영역에 형성된 상기 미들-레이어의 패턴의 밀도가 밀도 룰을 만족하는 경우, 상기 제1 타입 필러 셀의 배치를 유지하는 단계; 및
    상기 제1 타입 필러 셀이 배치된 룰 체크 영역에 형성된 상기 미들-레이어의 패턴의 밀도가 밀도 룰을 위반하는 경우, 상기 제1 타입 필러 셀을 상기 제2 타입의 필러 셀로 치환하는 것을 특징으로 하는 집적 회로를 제조하기 위한 방법.
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Publication number Priority date Publication date Assignee Title
US7565638B2 (en) * 2006-11-21 2009-07-21 Sun Microsystems, Inc. Density-based layer filler for integrated circuit design
US8063402B2 (en) * 2009-04-13 2011-11-22 Freescale Semiconductor, Inc. Integrated circuit having a filler standard cell
US9218506B2 (en) 2013-03-12 2015-12-22 University Of Connecticut Methods and systems for preventing hardware trojan insertion
US10204202B2 (en) 2016-06-29 2019-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy fin cell placement in an integrated circuit layout
US10283496B2 (en) 2016-06-30 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit filler and method thereof
US10050028B2 (en) 2016-11-28 2018-08-14 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with reduced leakage current
US10354947B2 (en) 2017-02-06 2019-07-16 Samsung Electronics Co., Ltd. Integrated circuit including standard cell
KR102285790B1 (ko) 2017-07-04 2021-08-04 삼성전자 주식회사 필러 셀을 포함하는 집적 회로

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