KR20210062773A - 주사 구동부 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

본 발명의 주사 구동부는, 복수의 주사 스테이지들을 포함하고, 상기 복수의 주사 스테이지들 중 제1 주사 스테이지는: 게이트 전극이 제1 노드에 연결되고, 제1 전극이 제1 전원 클록 라인에 연결되고, 제2 전극이 제1 주사 라인에 연결되는 제1 트랜지스터; 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 상기 제1 주사 라인에 연결되는 제1 커패시터; 게이트 전극이 제2 노드에 연결되고, 제1 전극이 상기 제1 주사 라인에 연결되고, 제2 전극이 제1 전원 라인에 연결되는 제2 트랜지스터; 게이트 전극이 상기 제2 노드에 연결되고, 제1 전극이 제3 노드에 연결되고, 제2 전극이 제1 제어 클록 라인에 연결되는 제3 트랜지스터; 및 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 제3 노드에 연결되는 제2 커패시터를 포함한다.

Description

주사 구동부 및 이를 포함하는 표시 장치{SCAN DRIVER AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 주사 구동부 및 이를 포함하는 표시 장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시 장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device), 플라즈마 표시 장치(Plasma Display Device) 등과 같은 표시 장치의 사용이 증가하고 있다.
표시 장치의 각 화소는 데이터 라인을 통해 공급된 데이터 전압에 대응하는 휘도로 발광할 수 있다. 표시 장치는 화소들의 발광 조합으로 영상 프레임을 표시할 수 있다.
각 데이터 라인에는 복수의 화소들이 연결될 수 있다. 따라서, 복수의 화소들 중 데이터 전압이 공급될 화소를 선택하기 위한 주사 신호를 제공하는 주사 구동부가 필요하다. 주사 구동부는 복수의 주사 스테이지들이 연결된 시프트 레지스터 형태로 구성되어, 주사 라인 단위로 턴-온 레벨의 주사 신호를 순차적으로 제공할 수 있다.
각각의 주사 스테이지는, 화소 행(예를 들어, 동일한 주사 라인에 연결된 화소들)의 모든 화소들에 주사 신호를 공급하기 위해서, 버퍼 트랜지스터의 게이트 전극 및 소스 전극 간 전압 차가 충분히 클 것이 요구된다.
또한, 각각의 주사 스테이지는 다수의 커패시터들을 포함할 수 있으며, 커패시터들의 충방전을 최소화함으로써 소비 전력을 저감시키는 것이 요구된다.
해결하고자 하는 기술적 과제는, 추가적인 외부 단자 또는 내부 소자를 구비하지 않고도, 버퍼 트랜지스터의 게이트 전극 및 소스 전극 간 전압 차이를 충분히 크게 할 수 있고, 내부 커패시터들의 충방전을 최소화할 수 있는 주사 구동부 및 이를 포함하는 표시 장치를 제공하는 데 있다.
본 발명의 한 실시예에 따른 주사 구동부는, 복수의 주사 스테이지들을 포함하고, 상기 복수의 주사 스테이지들 중 제1 주사 스테이지는: 게이트 전극이 제1 노드에 연결되고, 제1 전극이 제1 전원 클록 라인에 연결되고, 제2 전극이 제1 주사 라인에 연결되는 제1 트랜지스터; 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 상기 제1 주사 라인에 연결되는 제1 커패시터; 게이트 전극이 제2 노드에 연결되고, 제1 전극이 상기 제1 주사 라인에 연결되고, 제2 전극이 제1 전원 라인에 연결되는 제2 트랜지스터; 게이트 전극이 상기 제2 노드에 연결되고, 제1 전극이 제3 노드에 연결되고, 제2 전극이 제1 제어 클록 라인에 연결되는 제3 트랜지스터; 및 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 제3 노드에 연결되는 제2 커패시터를 포함한다.
상기 제1 주사 스테이지는: 게이트 전극이 상기 제1 제어 클록 라인에 연결되고, 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 제1 전원 라인에 연결되는 제4 트랜지스터를 더 포함할 수 있다.
상기 제1 주사 스테이지는: 게이트 전극이 상기 제1 제어 클록 라인에 연결되고, 제1 전극이 주사 시작 라인에 연결되고, 제2 전극이 제4 노드에 연결되는 제5 트랜지스터를 더 포함할 수 있다.
상기 제1 주사 스테이지는: 게이트 전극이 상기 제4 노드에 연결되고, 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 제1 제어 클록 라인에 연결되는 제6 트랜지스터를 더 포함할 수 있다.
상기 제1 주사 스테이지는: 게이트 전극이 상기 제2 노드에 연결되고, 제1 전극이 제2 전원 라인에 연결되고, 제2 전극이 제1 캐리 라인에 연결되는 제7 트랜지스터를 더 포함할 수 있다.
상기 제1 주사 스테이지는: 게이트 전극이 상기 제4 노드에 연결되고, 제1 전극이 상기 제1 캐리 라인에 연결되고, 제2 전극이 제2 제어 클록 라인에 연결되는 제8 트랜지스터를 더 포함할 수 있다.
상기 제1 주사 스테이지는: 제1 전극이 상기 제4 노드에 연결되고, 제2 전극이 상기 제1 캐리 라인에 연결되는 제3 커패시터를 더 포함할 수 있다.
상기 제1 주사 스테이지는: 게이트 전극이 상기 제2 제어 클록 라인에 연결되고, 제1 전극이 상기 제1 캐리 라인에 연결되고, 제2 전극이 상기 제1 노드에 연결되는 제9 트랜지스터를 더 포함할 수 있다.
상기 제1 주사 스테이지는: 게이트 전극이 상기 제4 노드에 연결되고, 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 상기 제1 전원 라인에 연결되는 제10 트랜지스터를 더 포함할 수 있다.
상기 제1 주사 스테이지는: 상기 제4 트랜지스터의 제1 전극 및 상기 제2 노드를 연결하는 제11 트랜지스터를 더 포함하고, 상기 제11 트랜지스터는 게이트 전극이 상기 제1 전원 라인에 연결되고, 제1 전극이 상기 제4 트랜지스터의 제1 전극에 연결되고, 제2 전극이 상기 제2 노드에 연결될 수 있다.
상기 제1 주사 스테이지는: 상기 제5 트랜지스터의 제2 전극 및 상기 제4 노드를 연결하는 제12 트랜지스터를 더 포함하고, 상기 제12 트랜지스터는 게이트 전극이 상기 제1 전원 라인에 연결되고, 제1 전극이 상기 제5 트랜지스터의 제2 전극에 연결되고, 제2 전극이 상기 제4 노드에 연결될 수 있다.
상기 제1 주사 스테이지는: 상기 제9 트랜지스터의 제2 전극 및 상기 제1 노드를 연결하는 제13 트랜지스터를 더 포함하고, 상기 제13 트랜지스터는 게이트 전극이 상기 제1 전원 라인에 연결되고, 제1 전극이 상기 제9 트랜지스터의 제2 전극에 연결되고, 제2 전극이 상기 제1 노드에 연결될 수 있다.
상기 복수의 주사 스테이지들은 제2 전원 클록 라인, 상기 제1 제어 클록 라인, 상기 제2 제어 클록 라인, 상기 제1 캐리 라인, 제2 캐리 라인, 및 제2 주사 라인과 연결된 제2 주사 스테이지를 포함할 수 있다.
본 발명의 한 실시예에 따른 표시 장치는, 제1 기간 동안 제1 표시 모드로 구동되고, 상기 제1 기간과 동일한 시간 간격을 갖는 제2 기간 동안 제2 표시 모드로 구동되는 화소부; 및 상기 화소부와 복수의 주사 라인들을 통해서 연결된 복수의 주사 스테이지들을 포함하는 주사 구동부를 포함하고, 상기 복수의 주사 스테이지들이 상기 제1 기간 동안 턴-온 레벨의 주사 신호들을 공급하는 제1 주기는 상기 제2 기간 동안 턴-온 레벨의 주사 신호들을 공급하는 제2 주기보다 짧고, 상기 복수의 주사 스테이지들 중 제1 주사 스테이지는: 게이트 전극이 제1 노드에 연결되고, 제1 전극이 제1 전원 클록 라인에 연결되고, 제2 전극이 제1 주사 라인에 연결되는 제1 트랜지스터; 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 상기 제1 주사 라인에 연결되는 제1 커패시터; 게이트 전극이 제2 노드에 연결되고, 제1 전극이 상기 제1 주사 라인에 연결되고, 제2 전극이 제1 전원 라인에 연결되는 제2 트랜지스터; 게이트 전극이 상기 제2 노드에 연결되고, 제1 전극이 제3 노드에 연결되고, 제2 전극이 제1 제어 클록 라인에 연결되는 제3 트랜지스터; 및 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 제3 노드에 연결되는 제2 커패시터를 포함한다.
상기 제1 주사 스테이지는: 게이트 전극이 상기 제1 제어 클록 라인에 연결되고, 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 제1 전원 라인에 연결되는 제4 트랜지스터; 및 게이트 전극이 상기 제1 제어 클록 라인에 연결되고, 제1 전극이 주사 시작 라인에 연결되고, 제2 전극이 제4 노드에 연결되는 제5 트랜지스터를 더 포함할 수 있다.
상기 제1 주사 스테이지는: 게이트 전극이 상기 제4 노드에 연결되고, 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 제1 제어 클록 라인에 연결되는 제6 트랜지스터; 및 게이트 전극이 상기 제2 노드에 연결되고, 제1 전극이 제2 전원 라인에 연결되고, 제2 전극이 제1 캐리 라인에 연결되는 제7 트랜지스터를 더 포함할 수 있다.
상기 제1 주사 스테이지는: 게이트 전극이 상기 제4 노드에 연결되고, 제1 전극이 상기 제1 캐리 라인에 연결되고, 제2 전극이 제2 제어 클록 라인에 연결되는 제8 트랜지스터; 및 제1 전극이 상기 제4 노드에 연결되고, 제2 전극이 상기 제1 캐리 라인에 연결되는 제3 커패시터를 더 포함할 수 있다.
상기 제1 주사 스테이지는: 게이트 전극이 상기 제2 제어 클록 라인에 연결되고, 제1 전극이 상기 제1 캐리 라인에 연결되고, 제2 전극이 상기 제1 노드에 연결되는 제9 트랜지스터; 및 게이트 전극이 상기 제4 노드에 연결되고, 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 상기 제1 전원 라인에 연결되는 제10 트랜지스터를 더 포함할 수 있다.
상기 제1 주사 스테이지는: 상기 제4 트랜지스터의 제1 전극 및 상기 제2 노드를 연결하는 제11 트랜지스터를 더 포함하고, 상기 제11 트랜지스터는 게이트 전극이 상기 제1 전원 라인에 연결되고, 제1 전극이 상기 제4 트랜지스터의 제1 전극에 연결되고, 제2 전극이 상기 제2 노드에 연결될 수 있다.
상기 제1 주사 스테이지는: 상기 제5 트랜지스터의 제2 전극 및 상기 제4 노드를 연결하는 제12 트랜지스터; 및 상기 제9 트랜지스터의 제2 전극 및 상기 제1 노드를 연결하는 제13 트랜지스터를 더 포함하고, 상기 제12 트랜지스터는 게이트 전극이 상기 제1 전원 라인에 연결되고, 제1 전극이 상기 제5 트랜지스터의 제2 전극에 연결되고, 제2 전극이 상기 제4 노드에 연결되고, 상기 제13 트랜지스터는 게이트 전극이 상기 제1 전원 라인에 연결되고, 제1 전극이 상기 제9 트랜지스터의 제2 전극에 연결되고, 제2 전극이 상기 제1 노드에 연결될 수 있다.
본 발명에 따른 주사 구동부 및 이를 포함하는 표시 장치는 추가적인 외부 단자 또는 내부 소자를 구비하지 않고도, 버퍼 트랜지스터의 게이트 전극 및 소스 전극 간 전압 차이를 충분히 크게 할 수 있고, 내부 커패시터들의 충방전을 최소화할 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 한 실시예에 따른 화소를 설명하기 위한 도면이다.
도 3은 본 발명의 한 실시예에 따른 고주파 구동 방법을 설명하기 위한 도면이다.
도 4는 본 발명의 한 실시예에 따른 데이터 기입 기간을 설명하기 위한 도면이다.
도 5는 본 발명의 다른 실시예에 따른 데이터 기입 기간을 설명하기 위한 도면이다.
도 6은 본 발명의 한 실시예에 따른 저주파 구동 방법을 설명하기 위한 도면이다.
도 7은 본 발명의 한 실시예에 따른 바이어스 리프레시 기간을 설명하기 위한 도면이다.
도 8은 본 발명의 다른 실시예에 따른 바이어스 리프레시 기간을 설명하기 위한 도면이다.
도 9는 본 발명의 한 실시예에 따른 주사 구동부를 설명하기 위한 도면이다.
도 10은 도 9의 주사 구동부에 포함된 주사 스테이지를 설명하기 위한 도면이다.
도 11은 도 10의 주사 스테이지의 구동 방법을 설명하기 위한 도면이다.
도 12는 본 발명의 다른 실시예에 따른 주사 구동부를 설명하기 위한 도면이다.
도 13은 도 12의 주사 구동부에 포함된 주사 스테이지를 설명하기 위한 도면이다.
도 14는 도 13의 주사 스테이지의 구동 방법을 설명하기 위한 도면이다.
도 15는 도 13의 주사 스테이지의 변형예이다.
도 16은 도 15의 주사 스테이지의 구동 방법을 설명하기 위한 도면이다.
도 17은 도 13의 주사 스테이지의 다른 변형예이다.
도 18은 도 13의 주사 스테이지의 또 다른 변형예이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 과장되게 나타낼 수 있다.
이하에서, 전극 또는 라인이 다른 전극 또는 다른 라인과 연결된다는 것은, "직접적으로(directly)" 연결될 수 있다는 것뿐만이 아니라, 중간에 다른 소자를 거쳐 "간접적으로(indirectly)" 연결될 수 있다는 의미를 포함한다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 한 실시예에 따른 표시 장치(9)는 타이밍 제어부(10), 데이터 구동부(20), 주사 구동부(30), 발광 구동부(40), 및 화소부(50)를 포함할 수 있다.
타이밍 제어부(10)는 외부 프로세서로부터 외부 입력 신호를 수신할 수 있다. 외부 입력 신호는 수직 동기 신호(horizontal synchronization signal), 수평 동기 신호(vertical synchronization signal), 데이터 인에이블 신호(data enable signal), RGB 데이터 신호(RGB data signals) 등을 포함할 수 있다.
수직 동기 신호는 복수의 펄스들을 포함할 수 있고, 각각의 펄스들이 발생하는 시점을 기준으로 이전 프레임 기간이 종료되고 현재 프레임 기간이 시작됨을 가리킬 수 있다. 수직 동기 신호의 인접한 펄스들 간의 간격이 1 프레임 기간에 해당할 수 있다. 수평 동기 신호는 복수의 펄스들을 포함할 수 있고, 각각의 펄스들이 발생하는 시점을 기준으로 이전 수평 기간(horizontal period)이 종료되고 새로운 수평 기간이 시작됨을 가리킬 수 있다. 수평 동기 신호의 인접한 펄스들 간의 간격이 1 수평 기간에 해당할 수 있다. 데이터 인에이블 신호는 특정 수평 기간들에 대해서 인에이블 레벨을 가질 수 있고, 나머지 기간에서 디스에이블 레벨을 가질 수 있다. 데이터 인에이블 신호가 인에이블 레벨일 때, 해당 수평 기간들에서 RGB 데이터 신호가 공급됨을 가리킬 수 있다. RGB 데이터 신호는 각각의 해당 수평 기간들에서 화소 행 단위로 공급될 수 있다. 타이밍 제어부(10)는 표시 장치(9)의 사양(specification)에 대응하도록 RGB 데이터 신호에 기초하여 계조 값들을 생성할 수 있다. 타이밍 제어부(10)는 표시 장치(9)의 사양에 대응하도록 외부 입력 신호에 기초하여 데이터 구동부(20), 주사 구동부(30), 발광 구동부(40) 등에 공급될 제어 신호들을 생성할 수 있다.
데이터 구동부(20)는 타이밍 제어부(10)로부터 수신한 계조 값들 및 제어 신호들을 이용하여 데이터 라인들(DL1, DL2, DLm)로 제공할 데이터 전압들을 생성할 수 있다. 예를 들어, 데이터 구동부(20)는 클록 신호를 이용하여 계조 값들을 샘플링하고, 계조 값들에 대응하는 데이터 전압들을 화소 행(예를 들어, 동일한 주사 라인에 연결된 화소들) 단위로 데이터 라인들(DL1, DL2, DLm)에 공급할 수 있다.
주사 구동부(30)는 타이밍 제어부(10)로부터 클록 신호, 주사 시작 신호 등을 수신하여 주사 라인들(GIL1, GWNL1, GWPL1, GBL1, GILn, GWNLn, GWPLn, GBLn)에 제공할 주사 신호들을 생성할 수 있다. 여기서 n은 0보다 큰 정수일 수 있다.
주사 구동부(30)는 복수의 서브 주사 구동부들을 포함할 수 있다. 예를 들어, 제1 서브 주사 구동부는 주사 라인들(GIL1, GILn)에 대한 주사 신호들을 제공하고, 제2 서브 주사 구동부는 주사 라인들(GWNL1, GWNLn)에 대한 주사 신호들을 제공하고, 제3 서브 주사 구동부는 주사 라인들(GWPL1, GWPLn)에 대한 주사 신호들을 제공하고, 제4 서브 주사 구동부는 주사 라인들(GBL1, GBLn)에 대한 주사 신호들을 제공할 수 있다. 각각의 서브 주사 구동부들은 시프트 레지스터 형태로 연결된 복수의 주사 스테이지들을 포함할 수 있다. 예를 들어, 주사 시작 라인으로 공급되는 주사 시작 신호의 턴-온 레벨의 펄스를 다음 주사 스테이지로 순차적으로 전달하는 방식으로 주사 신호들을 생성할 수 있다.
다른 예를 들어, 제1 및 제2 서브 주사 구동부들이 통합되어 주사 라인들(GIL1, GWNL1, GILn, GWNLn)에 대한 주사 신호들을 제공하고, 제3 및 제4 서브 주사 구동부들이 통합되어 주사 라인들(GWPL1, GBL1, GWPLn, GBLn)에 대한 주사 신호들을 제공할 수 있다. 예를 들어, n 번째 주사 라인(GWNLn)의 이전 주사 라인(즉 n-1 번째 주사 라인)은 n 번째 주사 라인(GILn)과 동일한 전기적 노드에 연결될 수 있다. 또한 예를 들어, n 번째 주사 라인(GWPLn)의 다음 주사 라인(즉 n+1 번째 주사 라인)은 n 번째 주사 라인(GBLn)과 동일한 전기적 노드에 연결될 수 있다.
이때, 제1 및 제2 서브 주사 구동부들은 제1 극성의 펄스들을 갖는 주사 신호들을 주사 라인들(GIL1, GWNL1, GILn, GWNLn)로 공급할 수 있다. 또한, 제3 및 제4 서브 주사 구동부들은 제2 극성의 펄스들을 갖는 주사 신호들을 주사 라인들(GWPL1, GBL1, GWPLn, GBLn)로 공급할 수 있다. 제1 극성 및 제2 극성은 서로 반대 극성일 수 있다.
이하에서 극성이란 펄스의 로직 레벨(logic level)을 의미할 수 있다. 예를 들어, 펄스가 제1 극성인 경우, 펄스는 하이 레벨(high level)을 가질 수 있다. 이때, 하이 레벨의 펄스를 상승 펄스(rising pulse)라고 할 수 있다. 상승 펄스가 N형 트랜지스터의 게이트 전극에 공급되는 경우 N형 트랜지스터가 턴-온될 수 있다. 즉, 상승 펄스는 N형 트랜지스터에 대해 턴-온 레벨일 수 있다. 여기서 N형 트랜지스터의 소스 전극에 게이트 전극 대비 충분히 낮은 레벨의 전압이 인가되어 있음을 가정한다. 예를 들어, N형 트랜지스터는 NMOS일 수 있다.
또한, 펄스가 제2 극성인 경우, 펄스는 로우 레벨(low level)을 가질 수 있다. 이때, 로우 레벨의 펄스를 하강 펄스(falling pulse)라고 할 수 있다. 하강 펄스가 P형 트랜지스터의 게이트 전극에 공급되는 경우 P형 트랜지스터가 턴-온될 수 있다. 즉, 하강 펄스는 P형 트랜지스터에 대해 턴-온 레벨일 수 있다. 여기서 P형 트랜지스터의 소스 전극에 게이트 전극 대비 충분히 높은 레벨의 전압이 인가되어 있음을 가정한다. 예를 들어, P형 트랜지스터는 PMOS일 수 있다.
발광 구동부(40)는 타이밍 제어부(10)로부터 클록 신호, 발광 중지 신호 등을 수신하여 발광 라인들(EL1, EL2, ELn)에 제공할 발광 신호들을 생성할 수 있다. 예를 들어, 발광 구동부(40)는 발광 라인들(EL1, EL2, ELn)에 순차적으로 턴-오프 레벨의 펄스를 갖는 발광 신호들을 제공할 수 있다. 예를 들어, 발광 구동부(40)는 시프트 레지스터 형태로 구성될 수 있고, 클록 신호의 제어에 따라 발광 중지 신호의 턴-오프 레벨의 펄스를 다음 발광 스테이지로 순차적으로 전달하는 방식으로 발광 신호들을 생성할 수 있다.
화소부(50)는 화소들을 포함한다. 예를 들어, 화소(PXnm)는 대응하는 데이터 라인(DLm), 주사 라인들(GILn, GWNLn, GWPLn, GBLn), 및 발광 라인(ELn)에 연결될 수 있다.
도 2는 본 발명의 한 실시예에 따른 화소를 설명하기 위한 도면이다.
도 2를 참조하면, 본 발명의 한 실시예에 따른 화소(PXnm)는 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 스토리지 커패시터(Cst), 및 발광 다이오드(LD)를 포함한다.
트랜지스터(T1)는 제1 전극이 트랜지스터(T2)의 제1 전극에 연결되고, 제2 전극이 트랜지스터(T3)의 제1 전극에 연결되고, 게이트 전극이 트랜지스터(T3)의 제2 전극에 연결될 수 있다. 트랜지스터(T1)는 구동 트랜지스터로 명명될 수도 있다.
트랜지스터(T2)는 제1 전극이 트랜지스터(T1)의 제1 전극에 연결되고, 제2 전극이 데이터 라인(DLm)에 연결되고, 게이트 전극이 주사 라인(GWPLn)에 연결될 수 있다. 트랜지스터(T2)는 스캔 트랜지스터로 명명될 수도 있다.
트랜지스터(T3)는 제1 전극이 트랜지스터(T1)의 제2 전극에 연결되고, 제2 전극이 트랜지스터(T1)의 게이트 전극에 연결되고, 게이트 전극이 주사 라인(GWNLn)에 연결될 수 있다. 트랜지스터(T3)는 다이오드 연결 트랜지스터로 명명될 수도 있다.
트랜지스터(T4)는 제1 전극이 커패시터(Cst)의 제2 전극에 연결되고, 제2 전극이 초기화 라인(VINTL)에 연결되고, 게이트 전극이 주사 라인(GILn)에 연결될 수 있다. 트랜지스터(T4)는 게이트 초기화 트랜지스터로 명명될 수 있다.
트랜지스터(T5)는 제1 전극이 전원 라인(ELVDDL)에 연결되고, 제2 전극이 트랜지스터(T1)의 제1 전극에 연결되고, 게이트 전극이 발광 라인(ELn)에 연결될 수 있다. 트랜지스터(T5)는 제1 발광 트랜지스터로 명명될 수 있다.
트랜지스터(T6)는 제1 전극이 트랜지스터(T1)의 제2 전극에 연결되고, 제2 전극이 발광 다이오드(LD)의 애노드에 연결되고, 게이트 전극이 발광 라인(ELn)에 연결될 수 있다. 트랜지스터(T6)는 제2 발광 트랜지스터로 명명될 수 있다.
트랜지스터(T7)는 제1 전극이 발광 다이오드(LD)의 애노드에 연결되고, 제2 전극이 초기화 라인(VINTL)에 연결되고, 게이트 전극이 주사 라인(GBLn)에 연결될 수 있다. 트랜지스터(T7)는 애노드 초기화 트랜지스터로 명명될 수 있다.
스토리지 커패시터(Cst)는 제1 전극이 전원 라인(ELVDDL)에 연결되고, 제2 전극이 트랜지스터(T1)의 게이트 전극에 연결될 수 있다.
발광 다이오드(LD)는 애노드가 트랜지스터(T6)의 제2 전극에 연결되고, 캐소드가 전원 라인(ELVSSL)에 연결될 수 있다. 전원 라인(ELVSSL)에 인가된 전압은 전원 라인(ELVDDL)에 인가된 전압보다 낮게 설정될 수 있다. 발광 다이오드(LD)는 유기 발광 다이오드(organic light emitting diode), 무기 발광 다이오드(inorganic light emitting diode), 퀀텀 닷 발광 다이오드(quantum dot light emitting diode) 등일 수 있다.
트랜지스터들(T1, T2, T5, T6, T7)은 P형 트랜지스터일 수 있다. 트랜지스터들(T1, T2, T5, T6, T7)의 채널들은 폴리 실리콘(poly silicon)으로 구성될 수도 있다. 폴리 실리콘 트랜지스터는 LTPS(low temperature poly silicon) 트랜지스터일 수도 있다. 폴리 실리콘 트랜지스터는 높은 전자 이동도를 가지며, 이에 따른 빠른 구동 특성을 갖는다.
트랜지스터들(T3, T4)은 N형 트랜지스터들일 수 있다. 트랜지스터들(T3, T4)의 채널들은 산화물 반도체(oxide semiconductor)로 구성될 수도 있다. 산화물 반도체 트랜지스터는 저온 공정이 가능하며, 폴리 실리콘에 비하여 낮은 전하 이동도를 갖는다. 따라서, 산화물 반도체 트랜지스터들은 턴-오프 상태에서 발생하는 누설 전류 량이 폴리 실리콘 트랜지스터들에 비해 작다.
실시예에 따라, 트랜지스터(T7)가 폴리 실리콘이 아닌 N형 산화물 반도체 트랜지스터로 구성될 수도 있다. 이때, 트랜지스터(T7)의 게이트 전극에는 주사 라인(GBLn)을 대체하여 주사 라인들(GWNLn, GILn) 중 하나가 연결될 수도 있다.
도 3은 본 발명의 한 실시예에 따른 고주파 구동 방법을 설명하기 위한 도면이다.
화소부(50)가 제1 구동 주파수로 프레임들을 표시하는 경우, 표시 장치(9)는 제1 표시 모드에 있다고 표현할 수 있다. 또한, 화소부(50)가 제1 구동 주파수보다 작은 제2 구동 주파수로 프레임들을 표시하는 경우, 표시 장치(9)는 제2 표시 모드에 있다고 표현할 수 있다.
제1 표시 모드에서, 표시 장치(9)는 20Hz 이상, 예를 들어 60Hz로 영상 프레임들을 표시할 수 있다.
제2 표시 모드는 저전력 표시 모드일 수 있다. 표시 장치는 20Hz 미만, 예를 들어 1Hz로 영상 프레임들을 표시할 수 있다. 예를 들어, 상용 모드 중 "always on 모드"에서 시간과 날짜만이 표시되는 경우가 제2 표시 모드에 해당할 수 있다.
기간(1TP)은 복수의 프레임 기간들(1FP)을 포함할 수 있다. 기간(1TP)은 제1 표시 모드 및 제2 표시 모드를 비교하기 위해 임의로 정의된 기간이다. 기간(1TP)은 제1 표시 모드 및 제2 표시 모드에서 동일한 시간 간격을 의미할 수 있다. 설명의 편의를 위해서, 프레임 기간(1FP)은 제1 표시 모드 및 제2 표시 모드에서 동일한 시간 간격을 가짐을 가정한다. 따라서, 제1 표시 모드 및 제2 표시 모드에서 기간(1TP)은 동일한 개수의 프레임 기간들(1FP)을 포함할 수 있다.
제1 표시 모드에서, 각각의 프레임 기간들(1FP)은 데이터 기입 기간(WP) 및 발광 기간(EP)을 포함할 수 있다. 도 3에서는 설명의 편의를 위해서, 첫번째 화소행을 기준으로, 데이터 기입 기간(WP)이 프레임 기간(1FP)의 초기에 위치하고, 발광 기간(EP)이 데이터 기입 기간(WP) 다음에 위치하는 것으로 표시되었다. 다만, 첫번째 화소행이 아닌 경우, 데이터 기입 기간(WP)은 프레임 기간(1FP)의 중간 또는 말기에 위치할 수도 있다.
따라서, 화소(PXnm)는 데이터 기입 기간들(WP)에 수신한 데이터 전압들에 기초하여, 기간(1TP) 동안 프레임 기간들(1FP)의 개수에 대응하는 복수의 영상 프레임들을 표시할 수 있다.
도 4는 본 발명의 한 실시예에 따른 데이터 기입 기간을 설명하기 위한 도면이다. 도 5는 본 발명의 다른 실시예에 따른 데이터 기입 기간을 설명하기 위한 도면이다.
먼저, 데이터 기입 기간(WP) 동안 발광 라인(ELn)으로 턴-오프 레벨(하이 레벨)의 발광 신호(En)가 공급될 수 있다. 따라서, 데이터 기입 기간(WP) 동안 트랜지스터들(T5, T6)은 턴-오프 상태일 수 있다.
먼저, 주사 라인(GIn)으로 턴-온 레벨(하이 레벨)의 첫 번째 펄스가 공급된다. 이에 따라, 트랜지스터(T4)가 턴-온되고, 트랜지스터(T1)의 게이트 전극과 초기화 라인(VINTL)이 연결된다. 이에 따라, 트랜지스터(T1)의 게이트 전극의 전압은 초기화 라인(VINTL)의 초기화 전압으로 초기화되고, 스토리지 커패시터(Cst)에 의해 유지된다. 예를 들어, 초기화 라인(VINTL)의 초기화 전압은 전원 라인(ELVDDL)의 전압보다 충분히 낮은 전압일 수 있다. 예를 들어, 초기화 전압은 전원 라인(ELVSSL)의 전압과 동일하거나 유사한 레벨의 전압일 수 있다. 따라서, 트랜지스터(T1)가 턴-온될 수 있다.
다음으로, 주사 라인들(GWPn, GWNn)로 턴-온 레벨의 첫 번째 펄스들이 공급되고, 대응하는 트랜지스터들(T2, T3)이 턴-온된다. 이에 따라, 데이터 라인(DLm)에 인가된 데이터 전압(Dm)이 트랜지스터들(T2, T1, T3)을 통해서, 스토리지 커패시터(Cst)에 기입된다. 다만, 이때의 데이터 전압(Dm)은 4 수평 주기 전의 화소의 계조 값(G(n-4))에 대응하며, 화소(PXnm)의 발광을 위한 것이 아니라, 트랜지스터(T1)에 온-바이어스 전압을 인가하기 위한 것이다. 트랜지스터(T1)에 목적하는 데이터 전압(Dm)이 기입되기 전에 온-바이어스 전압을 인가하면, 히스테리시스 현상에 대한 개선이 가능하다.
다음으로, 주사 라인(GBn)으로 턴-온 레벨(로우 레벨)의 첫 번째 펄스가 공급되고, 트랜지스터(T7)가 턴-온된다. 따라서, 발광 다이오드(LD)의 애노드 전압이 초기화된다.
이때, 주사 라인(GILn)으로 턴-온 레벨(하이 레벨)의 두 번째 펄스가 공급되고 전술한 구동 과정이 다시 실시된다. 즉, 트랜지스터(T1)에는 다시 한번 온-바이어스 전압이 인가되고, 발광 다이오드(LD)의 애노드 전압이 초기화된다.
전술한 과정을 반복하여, 주사 라인들(GWPn, GWNn)로 턴-온 레벨의 세 번째 펄스들이 공급되면, 화소(PXnm)의 계조 값(Gn)에 대응하는 데이터 전압(Dm)이 스토리지 커패시터(Cst)에 기입된다. 이때, 스토리지 커패시터(Cst)에 기입된 데이터 전압(Dm)은 트랜지스터(T1)의 문턱 전압의 감소분이 반영된 전압이다.
마지막으로, 발광 신호(En)가 턴-온 레벨(로우 레벨)이 되면, 트랜지스터들(T5, T6)이 턴-온 상태가 된다. 이에 따라, 전원 라인(ELVDDL), 트랜지스터들(T5, T1, T6), 발광 다이오드(LD), 및 전원 라인(ELVSSL)으로 연결되는 구동 전류 경로가 형성되고, 구동 전류가 흐른다. 구동 전류 량은 스토리지 커패시터(Cst)에 저장된 데이터 전압(Dm)에 대응한다. 이때, 구동 전류는 트랜지스터(T1)를 거쳐 흐르므로, 트랜지스터(T1)의 문턱 전압의 감소분이 반영된다. 이에 따라, 스토리지 커패시터(Cst)에 저장된 데이터 전압(Dm)에 반영된 문턱 전압의 감소분과 구동 전류에 반영된 문턱 전압의 감소분이 서로 상쇄되므로, 트랜지스터(T1)의 문턱 전압 값과 무관하게 데이터 전압(Dm)에 대응하는 구동 전류가 흐를 수 있다.
구동 전류 량에 따라, 발광 다이오드(LD)는 목적하는 휘도로 발광하게 된다.
본 실시예에서는 각각의 주사 신호들이 3 개의 펄스들을 포함하는 것으로 설명되었지만, 다른 실시예에서는 각각의 주사 신호들이 2 개 또는 4 개 이상의 펄스들을 포함할 수도 있다. 또 다른 실시예에서 각각의 주사 신호들은 1 개의 펄스를 포함하도록 구성될 수도 있으며, 이러한 경우 트랜지스터(T1)에 온-바이어스 전압을 인가하는 과정이 생략된다(도 5 참조).
또한, 수평 동기 신호(Hsync)의 인접한 펄스들 간의 간격은 1 수평 기간에 해당할 수 있다. 도 4에서 수평 동기 신호(Hsync)의 펄스는 로우 레벨로 도시었지만, 다른 실시예에서 하이 레벨일 수도 있다.
도 6은 본 발명의 한 실시예에 따른 저주파 구동 방법을 설명하기 위한 도면이다.
제2 표시 모드에서, 기간(1TP) 중 첫 번째 프레임 기간(1FP)은 데이터 기입 기간(WP) 및 발광 기간(EP)을 포함하고, 기간(1TP) 중 나머지 프레임 기간들(1FP)은 바이어스 리프레시 기간(bias refresh period, BP) 및 발광 기간(EP)을 포함한다.
화소(PXnm)의 트랜지스터들(T3, T4)은 기간(1TP) 중 나머지 프레임 기간들(1FP)에서 턴-오프 상태를 유지하므로, 스토리지 커패시터(Cst)는 동일한 데이터 전압을 복수의 영상 프레임들 동안 유지하게 된다. 특히, 트랜지스터들(T3, T4)은 산화물 반도체 트랜지스터들로 구성될 수 있으므로, 누설 전류는 최소화될 수 있다.
따라서, 화소(PXnm)는 데이터 기입 기간(WP)에 공급받은 데이터 전압에 기초하여, 기간(1TP) 동안 동일한 단일 영상 프레임을 표시할 수 있다.
도 7은 본 발명의 한 실시예에 따른 바이어스 리프레시 기간을 설명하기 위한 도면이다. 도 8은 본 발명의 다른 실시예에 따른 바이어스 리프레시 기간을 설명하기 위한 도면이다.
도 7을 참조하면, 바이어스 리프레시 기간(BP)에서, 턴-오프 레벨(로우 레벨)의 주사 신호들(GIn, GWNn)이 공급된다. 따라서, 전술한 바와 같이, 바이어스 리프레시 기간(BP)에서 스토리지 커패시터(Cst)에 기입된 데이터 전압은 변동되지 않는다. 이때, 데이터 라인(DLm)에는 기준 데이터 전압(Vref)이 인가될 수 있다.
다만, 바이어스 리프레시 기간(BP)에서, 데이터 기입 기간(WP)과 동일한 파형의 발광 신호(En) 및 주사 신호들(GWPn, GBn)이 공급될 수 있다. 따라서, 기간(1TP)의 복수의 프레임 기간들(1FP)에서, 발광 다이오드(LD)의 출광 파형을 유사하게 함으로써, 저주파 구동시 사용자에게 플리커(flicker)가 시인되지 않을 수 있다.
도 1 내지 도 7을 참조하여 설명한 화소(PXnm)는 고주파 구동과 저주파 구동에 적합한 하나의 실시예이다. 후술하는 실시예들은 고주파 구동과 저주파 구동이 가능한 다른 회로를 갖는 화소에도 적용될 수 있다. 예를 들어, 화소(PXnm)의 트랜지스터들(T1~T7)은 모두 P형 트랜지스터들로만 구성될 수도 있다. 이러한 경우, 주사 구동부(30)는 P형 트랜지스터들에 대한 서브 주사 구동부만 포함하면 되므로, 주사 구동부(30)의 구성이 간소해질 수 있다. 예를 들어, 화소(PXnm)의 트랜지스터들은 발광 트랜지스터들(T5, T6)을 포함하지 않을 수 있다. 이러한 경우, 발광 구동부(40)가 불필요해질 수도 있다.
본 실시예에서는 각각의 주사 신호들(GWPn, GBn)이 3 개의 펄스들을 포함하는 것으로 설명되었지만, 다른 실시예에서는 각각의 주사 신호들(GWPn, GBn)이 2 개 또는 4 개 이상의 펄스들을 포함할 수도 있다. 또 다른 실시예에서 각각의 주사 신호들(GWPn, GBn)은 1 개의 펄스를 포함하도록 구성될 수도 있으며, 이러한 경우 트랜지스터(T1)에 온-바이어스 전압을 인가하는 과정이 생략된다(도 8 참조).
화소부(50)가 제1 표시 모드로 구동되는 기간(1TP)을 제1 기간이라고 할 수 있다(도 3 참조). 화소부(50)가 제2 표시 모드로 구동되는 기간(1TP)을 제2 기간이라고 할 수 있다(도 6 참조). 이때, 제1 기간 및 제2 기간의 시간 간격들은 서로 동일할 수 있다. 즉, 제1 기간 및 제2 기간은 동일한 개수의 프레임 기간들(1FP)을 포함할 수 있다.
복수의 주사 스테이지들은 제1 기간 동안 턴-온 레벨의 주사 신호들을 제1 주기로 공급할 수 있다. 예를 들어, 도 3 및 도 5를 참조하면, 제1 기간에 데이터 기입 기간들(WP)의 개수에 비례하도록 턴-온 레벨의 주사 신호들이 공급될 수 있다. 복수의 주사 스테이지들은 제2 기간 동안 턴-온 레벨의 주사 신호들을 제2 주기로 공급할 수 있다. 예를 들어, 도 6 및 도 8을 참조하면, 제2 기간에 데이터 기입 기간들(WP)의 개수에 비례하도록 턴-온 레벨의 주사 신호들이 공급될 수 있다. 제2 기간에 포함된 데이터 기입 기간들(WP)의 개수는 제1 기간에 포함된 데이터 기입 기간들(WP)의 개수보다 작다. 따라서, 제1 주기가 제2 주기보다 짧다고 표현할 수 있다.
도 9는 본 발명의 한 실시예에 따른 주사 구동부를 설명하기 위한 도면이다.
도 9를 참조하면, 복수의 주사 스테이지들(NST1, NST2, NST3, NST4, NSTn)을 포함하는 주사 구동부(30N)의 예시적인 구조가 도시된다.
주사 구동부(30N)는 도 1을 참조하여 설명한 주사 구동부(30) 중 제2 서브 주사 구동부에 대응할 수도 있다. 실시예에 따라, 화소의 트랜지스터들 중 주사 신호를 수신하는 트랜지스터들이 N 형 트랜지스터들만으로 구성될 경우 주사 구동부(30N)만으로도 화소의 동작이 가능하다. 따라서, 주사 구동부(30N)는 서브 주사 구동부가 아닌 독립된 주사 구동부일 수도 있다.
주사 구동부(30N)는 주사 시작 입력 단자(INF), 제1 입력 단자들(IN1), 제2 입력 단자들(IN2), 제3 입력 단자들(IN3), 및 제1 출력 단자들(OUT1)을 포함할 수 있다. 주사 구동부(30)는 전원 입력 단자들을 더 포함할 수 있으며, 도 9에서는 생략되었다.
각각의 주사 스테이지들(NST1~NSTn)은 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제3 입력 단자(IN3), 및 제1 출력 단자(OUT1)를 포함할 수 있다. 다만, 제1 주사 스테이지(NST1)는 주사 시작 입력 단자(INF)를 더 포함할 수 있다. 제1 주사 스테이지(NST1)는 주사 시작 입력 단자(INF)를 통해서 주사 시작 라인(FLML)과 연결될 수 있다.
각각의 주사 스테이지들(NST1~NSTn)의 제1 입력 단자(IN1)를 통해서 제1 전원 클록 라인(NCKL1) 또는 제2 전원 클록 라인(NCKL2)과 연결될 수 있다. 최인접한 주사 스테이지들(NST1~NSTn)은 서로 다른 전원 클록 라인들(NCKL1, NCKL2)에 연결될 수 있다. 예를 들어, 제2 주사 스테이지(NST2)는 제2 전원 클록 라인(NCKL2)과 연결되고, 제2 주사 스테이지(NST2)에 최인접한 제1 및 제3 주사 스테이지들(NST1, NST3)은 제1 전원 클록 라인(NCKL1)과 연결될 수 있다. 제1 및 제2 전원 클록 라인들(NCKL1, NCKL2)은 교번하여 주사 스테이지들(NST1~NSTn)에 연결될 수 있다. 예를 들어, 홀수 번째 주사 스테이지들(NST1, NST3, NSTn)에는 제1 전원 클록 라인(NCKL1)이 연결되고, 짝수 번째 주사 스테이지들(NST2, NST4)에는 제2 전원 클록 라인(NCKL2)이 연결될 수 있다. 반면에, 홀수 번째 주사 스테이지들(NST1, NST3, NSTn)에는 제2 전원 클록 라인(NCKL2)이 연결되고, 짝수 번째 주사 스테이지들(NST2, NST4)에는 제1 전원 클록 라인(NCKL1)이 연결될 수도 있다.
각각의 주사 스테이지들(NST1~NSTn)의 제2 입력 단자(IN2)를 통해서 제1 제어 클록 라인(CCKL1) 또는 제2 제어 클록 라인(CCKL2)과 연결될 수 있다. 최인접한 주사 스테이지들(NST1~NSTn)은 제2 입력 단자(IN2)를 통해서 서로 다른 제어 클록 라인들(CCKL1, CCKL2)에 연결될 수 있다. 예를 들어, 제2 주사 스테이지(NST2)는 제2 입력 단자(IN2)를 통해서 제2 제어 클록 라인(CCKL2)과 연결되고, 제2 주사 스테이지(NST2)에 최인접한 제1 및 제3 주사 스테이지들(NST1, NST3)은 제2 입력 단자(IN2)를 통해서 제1 제어 클록 라인(CCKL1)과 연결될 수 있다. 제1 및 제2 제어 클록 라인들(CCKL1, CCKL2)은 제2 입력 단자(IN2)를 통해서 교번하여 주사 스테이지들(NST1~NSTn)에 연결될 수 있다. 예를 들어, 홀수 번째 주사 스테이지들(NST1, NST3, NSTn)은 제2 입력 단자(IN2)를 통해서 제1 제어 클록 라인(CCKL1)과 연결되고, 짝수 번째 주사 스테이지들(NST2, NST4)은 제2 입력 단자(IN2)를 통해서 제2 제어 클록 라인(CCKL2)과 연결될 수 있다. 반면에, 홀수 번째 주사 스테이지들(NST1, NST3, NSTn)은 제2 입력 단자(IN2)를 통해서 제2 제어 클록 라인(CCKL2)과 연결되고, 짝수 번째 주사 스테이지들(NST2, NST4)은 제2 입력 단자(IN2)를 통해서 제1 제어 클록 라인(NCKL2)이 연결될 수도 있다.
각각의 주사 스테이지들(NST1~NSTn)의 제3 입력 단자(IN3)를 통해서 제2 제어 클록 라인(CCKL2) 또는 제1 제어 클록 라인(CCKL1)과 연결될 수 있다. 각각의 주사 스테이지들(NST1~NSTn)에서 제3 입력 단자(IN3)를 통해서 연결되는 제어 클록 라인은 제2 입력 단자(IN2)를 통해서 연결되는 제어 클록 라인과 다를 수 있다.
주사 스테이지들(NST1~NSTn)들은 제1 출력 단자들(OUT1)을 통해서 주사 라인들(GWNL1, GWNL2, GWNL3, GWNL4, GWNLn)과 연결될 수 있다. 제1 주사 스테이지(NST1)를 제외한 주사 스테이지들(NST2, NST3, NST4, NSTn) 각각은 이전 주사 스테이지의 주사 라인과 연결될 수 있다.
클록 주파수를 감소시키거나, 다른 구동 방법을 구현하기 위하여, 전원 클록 라인들(NCKL1, NCKL2) 및 제어 클록 라인들(CCKL1, CCKL2)의 개수는 변경될 수 있다.
도 10은 도 9의 주사 구동부에 포함된 주사 스테이지를 설명하기 위한 도면이다.
도 10을 참조하면, 도 9의 주사 구동부(30N)의 제1 주사 스테이지(NST1)가 예시적으로 도시된다. 도 9의 다른 주사 스테이지들(NST2, NST3, NST4, NSTn)은, 트랜지스터(P1)의 제2 전극에 이전 주사 스테이지의 주사 라인이 연결된 점을 제외하고는, 제1 주사 스테이지(NST1)와 실질적으로 동일한 구성을 가지므로 중복된 설명은 생략한다. 다만, 제1 내지 제3 입력 단자들(IN1, IN2, IN3)에 연결되는 클록 라인들에 대해서는 도 9의 설명을 참조한다.
제1 주사 스테이지(NST1)는 트랜지스터들(P1~P13) 및 커패시터들(CP1~CP3)을 포함할 수 있다. 트랜지스터들(P1~P13)은 P형 트랜지스터들일 수 있다.
트랜지스터(P1)는 제1 전극이 트랜지스터(P2)의 제2 전극에 연결되고, 제2 전극이 주사 시작 라인(FLML)에 연결되고, 게이트 전극이 제1 전원 클록 라인(NCKL1)에 연결될 수 있다.
트랜지스터(P2)는 제1 전극이 트랜지스터(P13)의 제2 전극에 연결되고, 제2 전극이 트랜지스터(P1)의 제1 전극에 연결되고, 게이트 전극이 제1 제어 클록 라인(CCKL1)에 연결될 수 있다.
트랜지스터(P3)는 제1 전극이 트랜지스터(P6)의 게이트 전극에 연결되고, 제2 전극이 제1 제어 클록 라인(CCKL1)에 연결되고, 게이트 전극이 트랜지스터(P2)의 제1 전극에 연결될 수 있다.
트랜지스터(P4)는 제1 전극이 트랜지스터(P6)의 게이트 전극에 연결되고, 제2 전극이 제1 전원 라인(VGLL)에 연결되고, 게이트 전극이 제1 제어 클록 라인(CCKL1)에 연결될 수 있다.
트랜지스터(P5)는 제1 전극이 트랜지스터(P6)의 제2 전극에 연결되고, 제2 전극이 제2 제어 클록 라인(CCKL2)에 연결되고, 게이트 전극이 노드(NP4)에 연결될 수 있다.
트랜지스터(P6)는 제1 전극이 제2 전원 라인(VGHL)에 연결되고, 제2 전극이 트랜지스터(P5)의 제1 전극에 연결되고, 게이트 전극이 노드(NP4)에 연결될 수 있다.
트랜지스터(P7)는 제1 전극이 노드(NP2)에 연결되고, 제2 전극이 제2 제어 클록 라인(CCKL2)에 연결되고, 게이트 전극이 노드(NP1)에 연결될 수 있다.
트랜지스터(P8)는 제1 전극이 노드(NP3)에 연결되고, 제2 전극이 노드(NP2)에 연결되고, 게이트 전극이 제2 제어 클록 라인(CCKL2)에 연결될 수 있다.
트랜지스터(P9)는 제1 전극이 제1 전원 클록 라인(NCKL1)에 연결되고, 제2 전극이 노드(NP3)에 연결되고, 게이트 전극이 노드(NP4)에 연결될 수 있다.
트랜지스터(P10)는 제1 전극이 제1 전원 클록 라인(NCKL1)에 연결되고, 제2 전극이 제1 주사 라인(GWNL1)에 연결되고, 게이트 전극이 노드(NP3)에 연결될 수 있다.
트랜지스터(P11)는 제1 전극이 주사 라인(GWNL1)에 연결되고, 제2 전극이 제1 전원 라인(VGLL)에 연결되고, 게이트 전극이 노드(NP4)에 연결될 수 있다.
트랜지스터(P12)는 제1 전극이 노드(NP1)에 연결되고, 제2 전극이 트랜지스터(P6)의 게이트 전극에 연결되고, 게이트 전극이 제1 전원 라인(VGLL)에 연결될 수 있다.
트랜지스터(P13)는 제1 전극이 노드(NP4)에 연결되고, 제2 전극이 트랜지스터(P2)의 제1 전극에 연결되고, 게이트 전극이 제1 전원 라인(VGLL)에 연결될 수 있다.
커패시터(CP1)는 제1 전극이 제1 전원 클록 라인(NCKL1)에 연결되고, 제2 전극이 노드(NP3)에 연결될 수 있다.
커패시터(CP2)는 제1 전극이 트랜지스터(P5)의 제1 전극에 연결되고, 제2 전극이 노드(NP4)에 연결될 수 있다.
커패시터(CP3)는 제1 전극이 노드(NP2)에 연결되고, 제2 전극이 노드(NP1)에 연결될 수 있다.
도 11은 도 10의 주사 스테이지의 구동 방법을 설명하기 위한 도면이다.
도 11을 참조하면, 주사 시작 라인(FLML)에 인가되는 주사 시작 신호(FLM), 제1 제어 클록 라인(CCKL1)에 인가되는 제1 제어 클록 신호(CCK1), 제2 제어 클록 라인(CCKL2)에 인가되는 제2 제어 클록 신호(CCK2), 제1 전원 클록 라인(NCKL1)에 인가되는 제1 전원 클록 신호(NCK1), 제2 전원 클록 라인(NCKL2)에 인가되는 제2 전원 클록 신호(NCK2), 노드(NP1)의 노드 전압(VNP1), 노드(NP2)의 노드 전압(VNP2), 노드(NP3)의 노드 전압(VNP3), 노드(NP4)의 노드 전압(VNP4), 및 제1 주사 라인(GWNL1)에 인가되는 제1 주사 신호(GWN1)에 대한 타이밍도가 도시된다. 수평 동기 신호의 펄스들 간의 간격을 1 수평 주기(1H)라고 할 수 있다. 전압(VCP3)은 커패시터(CP3)의 제1 전극 및 제2 전극의 전압 차이이다.
제2 전원 라인(VGHL)에는 하이 레벨의 전압이 인가되고, 제1 전원 라인(VGLL)에는 로우 레벨의 전압이 인가될 수 있다. 구동 방법을 설명함에 있어서, 제1 전원 라인(VGLL)에 게이트 전극이 연결된 트랜지스터들(P12, P13)은 대부분의 기간 동안 턴-온 상태이므로, 특별한 경우를 제외하고 트랜지스터들(P12, P13)에 대한 설명은 생략한다.
먼저, 시점(t1p)에서, 턴-오프 레벨(하이 레벨)의 주사 시작 신호(FLM)가 공급된다. 이때, 로우 레벨의 제1 전원 클록 신호(NCK1)에 의해서 트랜지스터(P1)가 턴-온 상태이기 때문에, 하이 레벨의 주사 시작 신호(FLM)는 트랜지스터(P2)의 제2 전극으로 공급된다.
시점(t2p)에서, 로우 레벨의 제1 제어 클럭 신호(CCK1)가 공급된다. 따라서, 트랜지스터들(P2, P4)이 턴-온된다.
트랜지스터(P2)가 턴-온되면, 하이 레벨의 주사 시작 신호(FLM)가 노드(NP4)로 전달되고, 노드 전압(VNP4)은 하이 레벨이 된다. 하이 레벨의 노드 전압(VNP4)에 의해서, 트랜지스터들(P3, P5, P9, P11)이 턴-오프된다.
트랜지스터(P4)가 턴-온되면, 트랜지스터(P6)의 게이트 전극과 제1 전원 라인(VGLL)이 연결된다. 트랜지스터(P12)는 대부분의 시간 동안 턴-온 상태이므로, 노드 전압(VNP1)이 하강한다. 따라서, 트랜지스터들(P6, P7)이 턴-온된다.
트랜지스터(P6)가 턴-온되면, 커패시터(CP2)의 제1 전극과 제2 전원 라인(VGHL)이 연결된다. 따라서, 커패시터(CP2)의 커플링에 의해서 노드(NP4)의 노드 전압(VNP4)이 안정적으로 유지될 수 있다.
트랜지스터(P7)가 턴-온되면, 노드(NP2)와 제2 제어 클록 라인(CCKL2)이 연결된다. 이때, 트랜지스터(P8)의 게이트 전극에 하이 레벨의 제2 제어 클록 신호(CCK2)가 인가되기 때문에 트랜지스터(P8)가 턴-오프 상태이므로, 노드 전압(VNP3)은 변동이 없다.
시점(t3p)에서, 로우 레벨의 제2 제어 클록 신호(CCK2)가 공급된다.
로우 레벨의 제2 제어 클록 신호(CCK2)는 트랜지스터(P7)를 통해서 노드(NP2)로 공급된다. 이때, 커패시터(CP3)의 커플링에 의하여, 노드 전압(VNP1)은 로우 레벨보다 낮아지도록 하강된다. 따라서, 트랜지스터(P7)는 안정적으로 턴-온 상태를 유지함과 동시에 구동 특성이 향상될 수 있다.
이러한 노드 전압(VNP1)의 하강은 트랜지스터(P3)의 제1 전극의 전압에 큰 영향을 미치지 않는다. 트랜지스터(P12)의 게이트 전극에 로우 레벨의 전압이 인가되고 있는 상태이기 때문에, 트랜지스터(P12)의 제2 전극(소스 전극)의 전압은 로우 레벨 및 트랜지스터(P12)의 문턱 전압의 절대 값을 합산한 값보다 낮아지는 것이 방지된다. 따라서, 턴-오프 상태인 트랜지스터(P3)의 소스-드레인 전압 차이가 지나치게 커지는 것을 방지하여, 트랜지스터(P3)의 수명을 연장시킬 수 있다.
또한, 로우 레벨의 제2 제어 클록 신호(CCK2)에 의해서 트랜지스터(P8)는 턴-온된다. 따라서, 노드(NP3)와 노드(NP2)가 연결된다. 로우 레벨의 노드 전압(VNP3)에 의해 트랜지스터(P10)는 턴-온 상태이다. 참고로 이때, 트랜지스터(P9)는 하이 레벨의 노드 전압(VNP4)에 의해 턴-오프 상태를 유지하고 있다.
시점(t4p)에서, 하이 레벨의 제1 전원 클록 신호(NCK1)가 공급된다. 이에 따라, 턴-온된 트랜지스터(P10)를 통해서, 하이 레벨의 제1 전원 클록 신호(NCK1)가 하이 레벨의 제1 주사 신호(GWN1)로써 제1 주사 라인(GWNL1)에 공급된다.
시점(t5p)에서, 로우 레벨의 제1 제어 클록 신호(CCK1)가 공급된다. 이때, 로우 레벨의 제1 전원 클록 신호(NCK1)가 공급되는 상태이므로, 트랜지스터들(P1, P2)은 턴-온 상태이다. 또한, 로우 레벨의 주사 시작 신호(FLM)가 공급되므로, 노드 전압(VNP4)은 로우 레벨로 하강한다. 이에 따라, 트랜지스터(P9)가 턴-온되고, 트랜지스터(P10)는 다이오드 연결된다.
시점(t6p)에서, 로우 레벨의 제2 제어 클록 신호(CCK2)가 공급된다. 따라서, 트랜지스터(P8)가 턴-온되어 노드 전압(VNP2)가 노드 전압(VNP3)을 따라 하강한다. 또한, 트랜지스터(P5) 및 커패시터(CP2)에 의한 커플링으로 인해서, 노드 전압(VNP4)이 로우 레벨보다 낮은 전압으로 하강한다. 이에 따라, 트랜지스터(P11)의 문턱 전압에 제한되지 않고, 제1 전원 라인(VGLL)의 로우 레벨의 전압이 제1 주사 라인(GWNL1)으로 전달될 수 있다.
시점(t7p)에서, 하이 레벨의 제1 전원 클록 신호(NCK1)이 공급된다. 이때, 노드 전압(VNP4)에 의해 트랜지스터(P9)는 턴-온 상태이므로, 노드 전압(VNP3)은 하이 레벨로 상승한다. 이때, 턴-온 상태인 트랜지스터(P8)를 통해서 노드 전압(VNP2) 또한 하이 레벨로 상승한다. 트랜지스터(P10)는 다이오드 연결된 상태이므로, 하이 레벨의 제1 전원 클록 신호(NCK1)는 제1 주사 라인(GWNL1)으로 전달되지 않는다.
도 12는 본 발명의 다른 실시예에 따른 주사 구동부를 설명하기 위한 도면이다.
도 12를 참조하면, 복수의 주사 스테이지들(NST1a, NST2a, NST3a, NST4a, NSTna)을 포함하는 주사 구동부(30Na)의 예시적인 구조가 도시된다.
주사 구동부(30Na)는 도 1을 참조하여 설명한 주사 구동부(30) 중 제2 서브 주사 구동부에 대응할 수도 있다. 실시예에 따라, 화소의 트랜지스터들 중 주사 신호를 수신하는 트랜지스터들이 N 형 트랜지스터들만으로 구성될 경우 주사 구동부(30Na)만으로도 화소의 동작이 가능하다. 따라서, 주사 구동부(30Na)는 서브 주사 구동부가 아닌 독립된 주사 구동부일 수도 있다.
주사 구동부(30Na)는 주사 시작 입력 단자(INF), 제1 입력 단자들(IN1), 제2 입력 단자들(IN2), 제3 입력 단자들(IN3), 및 제1 출력 단자들(OUT1)을 포함할 수 있다. 주사 구동부(30)는 전원 입력 단자들을 더 포함할 수 있으며, 도 12에서는 생략되었다.
각각의 주사 스테이지들(NST1a~NSTna)은 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제3 입력 단자(IN3), 및 제1 출력 단자(OUT1)를 포함할 수 있다. 다만, 제1 주사 스테이지(NST1a)는 주사 시작 입력 단자(INF)를 더 포함할 수 있다. 제1 주사 스테이지(NST1a)는 주사 시작 입력 단자(INF)를 통해서 주사 시작 라인(FLML)과 연결될 수 있다. 제2 주사 스테이지(NST2a)는 제2 전원 클록 라인(NCKL2), 제1 제어 클록 라인(CCKL1), 제2 제어 클록 라인(CCKL2), 제1 캐리 라인(CRL1), 제2 캐리 라인(CRL2), 및 제2 주사 라인(GWNL2)과 연결될 수 있다.
각각의 주사 스테이지들(NST1a~NSTna)의 제1 입력 단자(IN1)를 통해서 제1 전원 클록 라인(NCKL1) 또는 제2 전원 클록 라인(NCKL2)과 연결될 수 있다. 최인접한 주사 스테이지들(NST1a~NSTna)은 서로 다른 전원 클록 라인들(NCKL1, NCKL2)에 연결될 수 있다. 예를 들어, 제2 주사 스테이지(NST2a)는 제2 전원 클록 라인(NCKL2)과 연결되고, 제2 주사 스테이지(NST2a)에 최인접한 제1 및 제3 주사 스테이지들(NST1a, NST3a)은 제1 전원 클록 라인(NCKL1)과 연결될 수 있다. 제1 및 제2 전원 클록 라인들(NCKL1, NCKL2)은 교번하여 주사 스테이지들(NST1a~NSTna)에 연결될 수 있다. 예를 들어, 홀수 번째 주사 스테이지들(NST1a, NST3a, NSTna)에는 제1 전원 클록 라인(NCKL1)이 연결되고, 짝수 번째 주사 스테이지들(NST2a, NST4a)에는 제2 전원 클록 라인(NCKL2)이 연결될 수 있다. 반면에, 홀수 번째 주사 스테이지들(NST1a, NST3a, NSTna)에는 제2 전원 클록 라인(NCKL2)이 연결되고, 짝수 번째 주사 스테이지들(NST2a, NST4a)에는 제1 전원 클록 라인(NCKL1)이 연결될 수도 있다.
각각의 주사 스테이지들(NST1a~NSTna)의 제2 입력 단자(IN2)를 통해서 제1 제어 클록 라인(CCKL1) 또는 제2 제어 클록 라인(CCKL2)과 연결될 수 있다. 최인접한 주사 스테이지들(NST1a~NSTna)은 제2 입력 단자(IN2)를 통해서 서로 다른 제어 클록 라인들(CCKL1, CCKL2)에 연결될 수 있다. 예를 들어, 제2 주사 스테이지(NST2a)는 제2 입력 단자(IN2)를 통해서 제2 제어 클록 라인(CCKL2)과 연결되고, 제2 주사 스테이지(NST2a)에 최인접한 제1 및 제3 주사 스테이지들(NST1a, NST3a)은 제2 입력 단자(IN2)를 통해서 제1 제어 클록 라인(CCKL1)과 연결될 수 있다. 제1 및 제2 제어 클록 라인들(CCKL1, CCKL2)은 제2 입력 단자(IN2)를 통해서 교번하여 주사 스테이지들(NST1a~NSTna)에 연결될 수 있다. 예를 들어, 홀수 번째 주사 스테이지들(NST1a, NST3a, NSTna)은 제2 입력 단자(IN2)를 통해서 제1 제어 클록 라인(CCKL1)과 연결되고, 짝수 번째 주사 스테이지들(NST2a, NST4a)은 제2 입력 단자(IN2)를 통해서 제2 제어 클록 라인(CCKL2)과 연결될 수 있다. 반면에, 홀수 번째 주사 스테이지들(NST1a, NST3a, NSTna)은 제2 입력 단자(IN2)를 통해서 제2 제어 클록 라인(CCKL2)과 연결되고, 짝수 번째 주사 스테이지들(NST2a, NST4a)은 제2 입력 단자(IN2)를 통해서 제1 제어 클록 라인(NCKL2)이 연결될 수도 있다.
각각의 주사 스테이지들(NST1a~NSTna)의 제3 입력 단자(IN3)를 통해서 제2 제어 클록 라인(CCKL2) 또는 제1 제어 클록 라인(CCKL1)과 연결될 수 있다. 각각의 주사 스테이지들(NST1a~NSTna)에서 제3 입력 단자(IN3)를 통해서 연결되는 제어 클록 라인은 제2 입력 단자(IN2)를 통해서 연결되는 제어 클록 라인과 다를 수 있다.
주사 스테이지들(NST1a~NSTna)들은 제1 출력 단자들(OUT1)을 통해서 주사 라인들(GWNL1, GWNL2, GWNL3, GWNL4, GWNLn)과 연결될 수 있다.
클록 주파수를 감소시키거나, 다른 구동 방법을 구현하기 위하여, 전원 클록 라인들(NCKL1, NCKL2) 및 제어 클록 라인들(CCKL1, CCKL2)의 개수는 변경될 수 있다.
이하에서는, 도 12의 주사 구동부(30Na)와 도 9의 주사 구동부(30N)와 차이점을 위주로 설명한다.
제1 주사 스테이지(NST1a)를 제외한 주사 스테이지들(NST2a, NST3a, NST4a, NSTna)은 이전 주사 스테이지들의 캐리 라인들(CRL1, CRL2, CRL3, CRL(n-1))과 연결될 수 있다. 예를 들어, 제2 주사 스테이지(NST2a)는 제1 주사 스테이지(NST1a)의 제1 캐리 라인(CRL1)과 연결될 수 있다.
캐리 라인들(CRL1, CRL2, CRL3, CRL4, CRL(n-1))의 경우 별도의 외부 단자를 요구하지 않는다. 따라서, 도 12의 주사 구동부(30Na)와 도 9의 주사 구동부(30N)는 동일한 개수 및 역할의 외부 단자들(IN1, IN2, IN3, INF, OUT1)을 포함할 수 있다. 즉, 도 12의 주사 구동부(30Na)는 도 9의 주사 구동부(30N)에 비해 추가적인 외부 단자를 필요로 하지 않는다.
도 13은 도 12의 주사 구동부에 포함된 주사 스테이지를 설명하기 위한 도면이다.
도 13을 참조하면, 도 12의 주사 구동부(30Na)의 제1 주사 스테이지(NST1a)가 예시적으로 도시된다. 도 13의 다른 주사 스테이지들(NST2a, NST3a, NST4a, NSTna)은, 제5 트랜지스터(M5)의 제1 전극에 이전 주사 스테이지의 캐리 라인이 연결된 점을 제외하고는, 제1 주사 스테이지(NST1a)와 실질적으로 동일한 구성을 가지므로 중복된 설명은 생략한다. 다만, 제1 내지 제3 입력 단자들(IN1, IN2, IN3)에 연결되는 클록 라인들에 대해서는 도 12의 설명을 참조한다.
제1 주사 스테이지(NST1a)는 트랜지스터들(M1~M13) 및 커패시터들(CM1~CM3)을 포함할 수 있다. 트랜지스터들(M1~M13)은 P형 트랜지스터들일 수 있다.
제1 트랜지스터(M1)는 게이트 전극이 제1 노드(NM1)에 연결되고, 제1 전극이 제1 전원 클록 라인(NCLK1)에 연결되고, 제2 전극이 제1 주사 라인(GWNL1)에 연결될 수 있다.
제1 커패시터(CM1)는 제1 전극이 제1 노드(NM1)에 연결되고, 제2 전극이 제1 주사 라인(GWNL1)에 연결될 수 있다.
제2 트랜지스터(M2)는 게이트 전극이 제2 노드(NM2)에 연결되고, 제1 전극이 제1 주사 라인(GWNL1)에 연결되고, 제2 전극이 제1 전원 라인(VGLL)에 연결될 수 있다.
제3 트랜지스터(M3)는 게이트 전극이 제2 노드(NM2)에 연결되고, 제1 전극이 제3 노드(NM3)에 연결되고, 제2 전극이 제1 제어 클록 라인(CCKL1)에 연결될 수 있다.
제2 커패시터(CM2)는 제1 전극이 제2 노드(NM2)에 연결되고, 제2 전극이 제3 노드(NM3)에 연결될 수 있다.
제4 트랜지스터(M4)는 게이트 전극이 제1 제어 클록 라인(CCKL1)에 연결되고, 제1 전극이 제2 노드(NM2)에 연결되고, 제2 전극이 제1 전원 라인(VGLL)에 연결될 수 있다. 제11 트랜지스터(M11)는 제4 트랜지스터(M4)의 제1 전극 및 제2 노드(NM2)를 연결할 수 있다.
제5 트랜지스터(M5)는 게이트 전극이 제1 제어 클록 라인(CCKL1)에 연결되고, 제1 전극이 주사 시작 라인(FLML)에 연결되고, 제2 전극이 제4 노드(NM4)에 연결될 수 있다. 제12 트랜지스터(M12)는 제5 트랜지스터(M5)의 제2 전극 및 제4 노드(NM4)를 연결할 수 있다.
제6 트랜지스터(M6)는 게이트 전극이 제4 노드(NM4)에 연결되고, 제1 전극이 제2 노드(NM2)에 연결되고, 제2 전극이 제1 제어 클록 라인(CCKL1)에 연결될 수 있다. 제11 트랜지스터(M11)는 제6 트랜지스터(M6)의 제1 전극 및 제2 노드(NM2)를 연결할 수 있다.
제7 트랜지스터(M7)는 게이트 전극이 제2 노드(NM2)에 연결되고, 제1 전극이 제2 전원 라인(VGHL)에 연결되고, 제2 전극이 제1 캐리 라인(CRL1)에 연결될 수 있다. 제11 트랜지스터(M11)는 제7 트랜지스터(M7)의 게이트 전극 전극 및 제2 노드(NM2)를 연결할 수 있다.
제8 트랜지스터(M8)는 게이트 전극이 제4 노드(NM4)에 연결되고, 제1 전극이 제1 캐리 라인(CRL1)에 연결되고, 제2 전극이 제2 제어 클록 라인(CCKL2)에 연결될 수 있다.
제3 커패시터(CM3)는 제1 전극이 제4 노드(NM4)에 연결되고, 제2 전극이 제1 캐리 라인(CRL1)에 연결될 수 있다.
제9 트랜지스터(M9)는 게이트 전극이 제2 제어 클록 라인(CCKL2)에 연결되고, 제1 전극이 제1 캐리 라인(CRL1)에 연결되고, 제2 전극이 제1 노드(NM1)에 연결될 수 있다. 제13 트랜지스터(M13)는 제9 트랜지스터(M9)의 제2 전극 및 제1 노드(NM1)를 연결할 수 있다.
제10 트랜지스터(M10)는 게이트 전극이 제4 노드(NM4)에 연결되고, 제1 전극이 제1 노드(NM1)에 연결되고, 제2 전극이 제1 전원 라인(VGLL)에 연결될 수 있다.
제11 트랜지스터(M11)는 게이트 전극이 제1 전원 라인(VGLL)에 연결되고, 제1 전극이 제4 트랜지스터(M4)의 제1 전극에 연결되고, 제2 전극이 제2 노드(NM2)에 연결될 수 있다.
제12 트랜지스터(M12)는 게이트 전극이 제1 전원 라인(VGLL)에 연결되고, 제1 전극이 제5 트랜지스터(M5)의 제2 전극에 연결되고, 제2 전극이 제4 노드(NM4)에 연결될 수 있다.
제13 트랜지스터(M13)는 게이트 전극이 제1 전원 라인(VGLL)에 연결되고, 제1 전극이 제9 트랜지스터(M9)의 제2 전극에 연결되고, 제2 전극이 제1 노드(NM1)에 연결될 수 있다.
도 13의 제1 주사 스테이지(NST1a)는 도 10의 제1 주사 스테이지(NST1)와 동일한 개수의 내부 소자들(M1~M13, CM1~CM3)을 포함한다. 따라서, 도 13의 제1 주사 스테이지(NST1a)는 도 10의 제1 주사 스테이지(NST1)에 비해 추가적인 데드 스페이스(dead space)를 필요로 하지 않는다.
도 14는 도 13의 주사 스테이지의 구동 방법을 설명하기 위한 도면이다.
도 14를 참조하면, 주사 시작 라인(FLML)에 인가되는 주사 시작 신호(FLM), 제1 제어 클록 라인(CCKL1)에 인가되는 제1 제어 클록 신호(CCK1), 제2 제어 클록 라인(CCKL2)에 인가되는 제2 제어 클록 신호(CCK2), 제1 전원 클록 라인(NCKL1)에 인가되는 제1 전원 클록 신호(NCK1), 제2 전원 클록 라인(NCKL2)에 인가되는 제2 전원 클록 신호(NCK2), 제1 노드(NM1)의 제1 노드 전압(VNM1), 제2 노드(NM2)의 제2 노드 전압(VNM2), 제3 노드(NM3)의 제3 노드 전압(VNM3), 제4 노드(NM4)의 제4 노드 전압(VNM4), 및 제1 주사 라인(GWNL1)에 인가되는 제1 주사 신호(GWN1)에 대한 타이밍도가 도시된다. 수평 동기 신호의 펄스들 간의 간격을 1 수평 주기(1H)라고 할 수 있다. 제1 전압(VCM1)은 제1 커패시터(CM1)의 제1 전극 및 제2 전극의 전압 차이이고, 제2 전압(VCM2)은 제2 커패시터(CM2)의 제1 전극 및 제2 전극의 전압 차이이고, 제3 전압(VCM3)은 제3 커패시터(CM3)의 제1 전극 및 제2 전극의 전압 차이이다.
제2 전원 라인(VGHL)에는 하이 레벨의 전압이 인가되고, 제1 전원 라인(VGLL)에는 로우 레벨의 전압이 인가될 수 있다. 구동 방법을 설명함에 있어서, 제1 전원 라인(VGLL)에 게이트 전극이 연결된 트랜지스터들(M11, M12, M13)은 대부분의 기간 동안 턴-온 상태이므로, 특별한 경우를 제외하고 트랜지스터들(M11, M12, M13)에 대한 설명은 생략한다.
먼저, 시점(t1m)에서, 로우 레벨(턴-온 레벨)의 주사 시작 신호(FLM)가 공급된다. 이때, 하이 레벨의 제1 제어 클록 신호(CCK1)에 의해 제5 트랜지스터(M5)는 턴-오프 상태이므로, 제4 노드 전압(VNM4)은 변동되지 않는다.
시점(t2m)에서, 로우 레벨의 제1 제어 클록 신호(CCK1)가 공급된다. 이에 따라, 제5 트랜지스터(M5) 및 제4 트랜지스터(M4)가 턴-온된다. 제5 트랜지스터(M5)가 턴-온됨에 따라 제4 노드(NM4)에 로우 레벨의 주사 시작 신호(FLM)가 전달되고, 제4 노드 전압(VNM4)은 로우 레벨로 하강한다.
제4 노드 전압(VNM4)이 하강함에 따라, 제10 트랜지스터(M10)가 턴-온되고, 제1 노드(NM1)에 축적된 전하들이 제10 트랜지스터(M10)를 통해서 제1 전원 라인(VGLL)으로 흘러나갈 수 있다. 이에 따라, 제1 노드(NM1)의 전압이 하강할 수 있다. 다만, 제10 트랜지스터(M10)의 문턱 전압에 의해서 제1 노드 전압(VNM1)은 제1 전원 라인(VGLL)의 전압보다는 클 수 있다.
시점(t3m)에서, 하이 레벨의 제1 제어 클록 신호(CCK1)가 공급된다. 이에 따라, 로우 레벨의 제4 노드 전압(VNM4)에 따라 턴-온된 제6 트랜지스터(M6)를 통해서, 하이 레벨의 제1 제어 클록 신호(CCK1)가 제2 노드(NM2)로 공급된다. 이에 따라 제2 노드 전압(VNM2)은 상승한다.
시점(t4m)에서, 로우 레벨의 제2 제어 클록 신호(CCK2)가 공급된다.
이에 따라, 로우 레벨의 제4 노드 전압(VNM4)에 따라 턴-온된 제8 트랜지스터(M8)를 통해서, 로우 레벨의 제2 제어 클록 신호(CCK2)가 제1 캐리 라인(CRL1)으로 공급된다.
또한, 제3 커패시터(CM3)의 커플링으로 인해서 제4 노드 전압(VNM4)은 로우 레벨보다 더 낮은 레벨로 하강할 수 있다. 이에 따라, 제10 트랜지스터(M10)의 게이트 전극에는 로우 레벨보다 더 낮은 레벨의 전압이 인가될 수 있다. 따라서, 제10 트랜지스터(M10)의 문턱 전압에 제한받지 않고, 제1 전원 라인(VGLL)의 로우 레벨의 전압이 제1 노드(NM1)로 전달될 수 있다. 즉, 제1 노드(NM1)에 축전된 전하들이 제1 전원 라인(VGLL)으로 충분히 흘러나갈 수 있다.
이러한 제4 노드 전압(VNM4)의 하강은 제5 트랜지스터(M5)의 제2 전극의 전압에 큰 영향을 미치지 않는다. 제12 트랜지스터(M12)의 게이트 전극에 로우 레벨의 전압이 인가되고 있는 상태이기 때문에, 제12 트랜지스터(M12)의 제1 전극(소스 전극)의 전압은 로우 레벨 및 트랜지스터(M12)의 문턱 전압의 절대 값을 합산한 값보다 낮아지는 것이 방지된다. 따라서, 턴-오프 상태인 제5 트랜지스터(M5)의 소스-드레인 전압 차이가 지나치게 커지는 것을 방지하여, 제5 트랜지스터(M5)의 수명을 연장시킬 수 있다.
시점(t5m)에서, 하이 레벨의 제1 전원 클록 신호(NCK1)가 공급될 수 있다. 제1 노드 전압(VNM1)에 의해 제1 트랜지스터(M1)는 턴-온 상태이므로, 하이 레벨의 제1 전원 클록 신호(NCK1)는 제1 주사 신호(GWN1)로서 제1 주사 라인(GWNL1)에 공급될 수 있다.
시점(t6m)에서, 로우 레벨의 제1 전원 클록 신호(NCK1)가 공급될 수 있다. 제1 커패시터(CM1)의 커플링으로 인하여 제1 노드 전압(VNM1)은 로우 레벨보다 더 낮은 레벨로 하강할 수 있다.
이러한 제1 노드 전압(VNM1)의 하강은 제9 트랜지스터(M9)의 제2 전극의 전압에 큰 영향을 미치지 않는다. 제13 트랜지스터(M13)의 게이트 전극에 로우 레벨의 전압이 인가되고 있는 상태이기 때문에, 제13 트랜지스터(M13)의 제1 전극(소스 전극)의 전압은 로우 레벨 및 제13 트랜지스터(M13)의 문턱 전압의 절대 값을 합산한 값보다 낮아지는 것이 방지된다. 따라서, 턴-오프 상태인 제9 트랜지스터(M9)의 소스-드레인 전압 차이가 지나치게 커지는 것을 방지하여, 제9 트랜지스터(M9)의 수명을 연장시킬 수 있다.
시점(t7m)에서, 로우 레벨의 제1 제어 클록 신호(CCK1)가 공급될 수 있다. 이에 따라, 제5 트랜지스터(M5)가 턴-온되고, 하이 레벨의 주사 시작 신호(FLM)가 제4 노드(NM4)에 인가된다. 또한, 제4 트랜지스터(M4)가 턴-온되고, 제1 전원 라인(VGLL)의 로우 레벨의 전압이 제2 노드(NM2)에 인가될 수 있다.
시점(t8m)에서, 로우 레벨의 제2 제어 클록 신호(CCK2)가 공급될 수 있다. 로우 레벨의 제2 노드 전압(VNM2)에 의해 턴-온 상태인 제3 트랜지스터(M3)를 통해서, 로우 레벨의 제2 제어 클록 신호(CCK2)가 제3 노드(NM3)로 공급될 수 있다. 이에 따라, 제2 커패시터(CM2)의 커플링으로 인해서, 제2 노드 전압(VNM2)은 로우 레벨보다 낮은 레벨로 하강한다. 이에 따라, 제2 트랜지스터(M2)의 문턱 전압에 제한받지 않고, 제1 전원 라인(VGLL)의 로우 레벨의 전압이 제1 주사 라인(GWNL1)으로 전달될 수 있다.
이러한 제2 노드 전압(VNM2)의 하강은 제6 트랜지스터(M6)의 제1 전극의 전압에 큰 영향을 미치지 않는다. 제11 트랜지스터(M11)의 게이트 전극에 로우 레벨의 전압이 인가되고 있는 상태이기 때문에, 제11 트랜지스터(M11)의 제1 전극(소스 전극)의 전압은 로우 레벨 및 제11 트랜지스터(M11)의 문턱 전압의 절대 값을 합산한 값보다 낮아지는 것이 방지된다. 따라서, 턴-오프 상태인 제6 트랜지스터(M6)의 소스-드레인 전압 차이가 지나치게 커지는 것을 방지하여, 제6 트랜지스터(M6)의 수명을 연장시킬 수 있다.
또한, 제9 트랜지스터(M9)가 턴-온되므로, 제2 전원 라인(VGHL)의 하이 레벨의 전압이 제7, 제9, 및 제13 트랜지스터들(M7, M9, M13)을 통해서 제1 노드(NM1)에 인가된다.
시점(t9m)에서, 하이 레벨의 제1 전원 클록 신호(NCK1)가 인가될 수 있다. 하지만, 하이 레벨의 제1 노드 전압(VNM1)에 의해 제1 트랜지스터(M1)가 턴-오프 상태를 유지하므로, 제1 주사 라인(GWNL1)의 전압은 로우 레벨을 유지한다.
하이 레벨의 제1 주사 신호(GWN1)를 공급하기 위한 기간(t1m~t9m) 외의 시간이 프레임 기간의 대부분의 시간(대략 프레임 기간의 99%의 시간)을 차지한다. 도 14를 참조하면, 시점(t1m) 이전 및 시점(t9m) 이후에서 커패시터들(CM1, CM2, CM3)의 양단 전압(VCM1, VCM2, VCM3)이 변화가 없음을 확인할 수 있다. 즉, 프레임 기간의 대부분의 기간에서 커패시터들(CM1, CM2, CM3)의 충방전이 방지되므로, 소비 전력을 저감할 수 있다.
도 10 및 도 11의 비교예를 참조하면, 시점(t1p) 이전 및 시점(t7p) 이후에서도 커패시터(CP3)의 양단 전압(VCP3)이 계속 변화한다. 즉, 커패시터(CP3)의 충방전이 연속적으로 일어나므로, 도 13 및 도 14의 실시예에 비해 소비 전력이 다소 크다.
또한, 도 10 및 도 11의 비교예를 참조하면, 시점(t3p)에서 노드 전압(VNP3)이 충분히 내려가지 못하여, 트랜지스터(P10)에 충분한 소스-드레인 전압 차를 제공하지 못하는 문제점이 있다. 즉, 로우 레벨의 제2 제어 클록 신호(CCK2)가 트랜지스터(P8)를 통과해서 노드(NP3)로 공급되는 과정에서, 트랜지스터(P8)의 문턱 전압에 제한을 받게 된다. 또한, 시점(t4p)에서, 제1 전원 클록 신호(NCK1)가 상승하며, 커패시터(CP1)의 커플링으로 인해서 노드 전압(VNP3)의 상승을 유도할 수 있다.
반면에, 도 13 및 도 14의 실시예에 의하면, 전술한 바와 같이 시점(t4m)에서 제10 트랜지스터(M10)의 문턱 전압에 제한받지 않고, 제1 전원 라인(VGLL)의 로우 레벨의 전압이 제1 노드(NM1)로 전달될 수 있다. 따라서, 시점(t4m)에서 제1 노드(NM1)의 전압이 충분히 내려갈 수 있고, 제1 트랜지스터(M1)에 충분한 소스-드레인 전압 차를 제공할 수 있다. 또한, 시점(t5m)에서 제1 전원 클록 신호(NCK1)가 상승하더라도, 제1 전원 클록 라인(NCKL1)과 제1 노드(NM1)를 연결하는 커패시터가 없으므로, 제1 노드 전압(VNM1)의 상승을 유도하지 않는다.
도 15는 도 13의 주사 스테이지의 변형예이고, 도 16은 도 15의 주사 스테이지의 구동 방법을 설명하기 위한 도면이다.
도 15의 제1 주사 스테이지(NST1b)는 제10 트랜지스터(M10)를 포함하지 않는 점에서, 도 13의 제1 주사 스테이지(NST1a)와 차이가 있다. 다른 구성은 동일하므로, 중복된 설명은 생략한다.
도 16을 참조하면, 제1 주사 스테이지(NST1b)는 시점(t2m')에서 제1 노드 전압(VNM1)이 하강하지 않는다. 제1 주사 스테이지(NST1b)는 시점(t4m')부터 제1 노드 전압(VNM1)이 하강하기 시작한다. 도 16의 시점(t2m')은 도 14의 시점(t2m)과 대응하고, 도 16의 시점(t4m')은 도 14의 시점(t4m)과 대응할 수 있다(점선 파형 참조).
도 16의 제1 주사 스테이지(NST1b)는 제10 트랜지스터(M10)를 제거함으로써 데드 스페이스를 감소시킬 수 있다. 다만, 제1 주사 스테이지(NST1b)는 제1 노드 전압(VNM1)의 하강 폭이 제1 주사 스테이지(NST1a)의 경우에 비해 작을 수 있다.
도 17은 도 13의 주사 스테이지의 다른 변형예이다.
도 17의 제1 주사 스테이지(NST1c)는 제11, 제12, 및 제13 트랜지스터들(M11, M12, M13)을 포함하지 않는 점에서, 도 13의 제1 주사 스테이지(NST1a)와 차이가 있다. 다른 구성은 동일하므로, 중복된 설명은 생략한다.
제1 주사 스테이지(NST1c)는 제11, 제12, 및 제13 트랜지스터들(M11, M12, M13)을 제거함으로써 데드 스페이스를 감소시킬 수 있다. 다만, 제1 주사 스테이지(NST1c)는 제5, 제6, 및 제9 트랜지스터들(M5, M6, M9)에 높은 소스-드레인 전압이 인가되는 것을 방지하기 어렵다.
도 18은 도 13의 주사 스테이지의 또 다른 변형예이다.
도 18의 제1 주사 스테이지(NST1d)는 제10, 제11, 제12, 및 제13 트랜지스터들(M10, M11, M12, M13)을 포함하지 않는 점에서, 도 13의 제1 주사 스테이지(NST1a)와 차이가 있다. 다른 구성은 동일하므로, 중복된 설명은 생략한다.
도 18의 제1 주사 스테이지(NST1d)는 도 13, 도 15, 및 도 17의 제1 주사 스테이지들(NST1a, NST1b, NST1c)보다 데드 스페이스를 감소시킬 수 있다. 다만, 제1 주사 스테이지(NST1d)는 제1 노드 전압(VNM1)의 하강 폭이 제1 주사 스테이지(NST1a)의 경우에 비해 작을 수 있다. 또한, 제1 주사 스테이지(NST1d)는 제5, 제6, 및 제9 트랜지스터들(M5, M6, M9)에 높은 소스-드레인 전압이 인가되는 것을 방지하기 어렵다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
NST1a: 주사 스테이지
GWNL1: 제1 주사 라인
NCKL1: 제1 전원 클록 라인
CCKL1: 제1 제어 클록 라인
CCKL2: 제2 제어 클록 라인
FLML: 주사 시작 라인
VGLL: 제1 전원 라인
VGHL: 제2 전원 라인
CRL1: 제1 캐리 라인
NM1~NM4: 제1 내지 제4 노드들
M1~M13: 제1 내지 제13 트랜지스터들
CM1~CM3: 제1 내지 제3 커패시터들

Claims (20)

  1. 복수의 주사 스테이지들을 포함하고,
    상기 복수의 주사 스테이지들 중 제1 주사 스테이지는:
    게이트 전극이 제1 노드에 연결되고, 제1 전극이 제1 전원 클록 라인에 연결되고, 제2 전극이 제1 주사 라인에 연결되는 제1 트랜지스터;
    제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 상기 제1 주사 라인에 연결되는 제1 커패시터;
    게이트 전극이 제2 노드에 연결되고, 제1 전극이 상기 제1 주사 라인에 연결되고, 제2 전극이 제1 전원 라인에 연결되는 제2 트랜지스터;
    게이트 전극이 상기 제2 노드에 연결되고, 제1 전극이 제3 노드에 연결되고, 제2 전극이 제1 제어 클록 라인에 연결되는 제3 트랜지스터; 및
    제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 제3 노드에 연결되는 제2 커패시터를 포함하는,
    주사 구동부.
  2. 제1 항에 있어서,
    상기 제1 주사 스테이지는:
    게이트 전극이 상기 제1 제어 클록 라인에 연결되고, 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 제1 전원 라인에 연결되는 제4 트랜지스터를 더 포함하는,
    주사 구동부.
  3. 제2 항에 있어서,
    상기 제1 주사 스테이지는:
    게이트 전극이 상기 제1 제어 클록 라인에 연결되고, 제1 전극이 주사 시작 라인에 연결되고, 제2 전극이 제4 노드에 연결되는 제5 트랜지스터를 더 포함하는,
    주사 구동부.
  4. 제3 항에 있어서,
    상기 제1 주사 스테이지는:
    게이트 전극이 상기 제4 노드에 연결되고, 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 제1 제어 클록 라인에 연결되는 제6 트랜지스터를 더 포함하는,
    주사 구동부.
  5. 제4 항에 있어서,
    상기 제1 주사 스테이지는:
    게이트 전극이 상기 제2 노드에 연결되고, 제1 전극이 제2 전원 라인에 연결되고, 제2 전극이 제1 캐리 라인에 연결되는 제7 트랜지스터를 더 포함하는,
    주사 구동부.
  6. 제5 항에 있어서,
    상기 제1 주사 스테이지는:
    게이트 전극이 상기 제4 노드에 연결되고, 제1 전극이 상기 제1 캐리 라인에 연결되고, 제2 전극이 제2 제어 클록 라인에 연결되는 제8 트랜지스터를 더 포함하는,
    주사 구동부.
  7. 제6 항에 있어서,
    상기 제1 주사 스테이지는:
    제1 전극이 상기 제4 노드에 연결되고, 제2 전극이 상기 제1 캐리 라인에 연결되는 제3 커패시터를 더 포함하는,
    주사 구동부.
  8. 제7 항에 있어서,
    상기 제1 주사 스테이지는:
    게이트 전극이 상기 제2 제어 클록 라인에 연결되고, 제1 전극이 상기 제1 캐리 라인에 연결되고, 제2 전극이 상기 제1 노드에 연결되는 제9 트랜지스터를 더 포함하는,
    주사 구동부.
  9. 제8 항에 있어서,
    상기 제1 주사 스테이지는:
    게이트 전극이 상기 제4 노드에 연결되고, 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 상기 제1 전원 라인에 연결되는 제10 트랜지스터를 더 포함하는,
    주사 구동부.
  10. 제9 항에 있어서,
    상기 제1 주사 스테이지는:
    상기 제4 트랜지스터의 제1 전극 및 상기 제2 노드를 연결하는 제11 트랜지스터를 더 포함하고,
    상기 제11 트랜지스터는 게이트 전극이 상기 제1 전원 라인에 연결되고, 제1 전극이 상기 제4 트랜지스터의 제1 전극에 연결되고, 제2 전극이 상기 제2 노드에 연결되는,
    주사 구동부.
  11. 제10 항에 있어서,
    상기 제1 주사 스테이지는:
    상기 제5 트랜지스터의 제2 전극 및 상기 제4 노드를 연결하는 제12 트랜지스터를 더 포함하고,
    상기 제12 트랜지스터는 게이트 전극이 상기 제1 전원 라인에 연결되고, 제1 전극이 상기 제5 트랜지스터의 제2 전극에 연결되고, 제2 전극이 상기 제4 노드에 연결되는,
    주사 구동부.
  12. 제11 항에 있어서,
    상기 제1 주사 스테이지는:
    상기 제9 트랜지스터의 제2 전극 및 상기 제1 노드를 연결하는 제13 트랜지스터를 더 포함하고,
    상기 제13 트랜지스터는 게이트 전극이 상기 제1 전원 라인에 연결되고, 제1 전극이 상기 제9 트랜지스터의 제2 전극에 연결되고, 제2 전극이 상기 제1 노드에 연결되는,
    주사 구동부.
  13. 제12 항에 있어서,
    상기 복수의 주사 스테이지들은 제2 전원 클록 라인, 상기 제1 제어 클록 라인, 상기 제2 제어 클록 라인, 상기 제1 캐리 라인, 제2 캐리 라인, 및 제2 주사 라인과 연결된 제2 주사 스테이지를 포함하는,
    주사 구동부.
  14. 제1 기간 동안 제1 표시 모드로 구동되고, 상기 제1 기간과 동일한 시간 간격을 갖는 제2 기간 동안 제2 표시 모드로 구동되는 화소부; 및
    상기 화소부와 복수의 주사 라인들을 통해서 연결된 복수의 주사 스테이지들을 포함하는 주사 구동부를 포함하고,
    상기 복수의 주사 스테이지들이 상기 제1 기간 동안 턴-온 레벨의 주사 신호들을 공급하는 제1 주기는 상기 제2 기간 동안 턴-온 레벨의 주사 신호들을 공급하는 제2 주기보다 짧고,
    상기 복수의 주사 스테이지들 중 제1 주사 스테이지는:
    게이트 전극이 제1 노드에 연결되고, 제1 전극이 제1 전원 클록 라인에 연결되고, 제2 전극이 제1 주사 라인에 연결되는 제1 트랜지스터;
    제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 상기 제1 주사 라인에 연결되는 제1 커패시터;
    게이트 전극이 제2 노드에 연결되고, 제1 전극이 상기 제1 주사 라인에 연결되고, 제2 전극이 제1 전원 라인에 연결되는 제2 트랜지스터;
    게이트 전극이 상기 제2 노드에 연결되고, 제1 전극이 제3 노드에 연결되고, 제2 전극이 제1 제어 클록 라인에 연결되는 제3 트랜지스터; 및
    제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 제3 노드에 연결되는 제2 커패시터를 포함하는,
    표시 장치.
  15. 제14 항에 있어서,
    상기 제1 주사 스테이지는:
    게이트 전극이 상기 제1 제어 클록 라인에 연결되고, 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 제1 전원 라인에 연결되는 제4 트랜지스터; 및
    게이트 전극이 상기 제1 제어 클록 라인에 연결되고, 제1 전극이 주사 시작 라인에 연결되고, 제2 전극이 제4 노드에 연결되는 제5 트랜지스터를 더 포함하는,
    표시 장치.
  16. 제15 항에 있어서,
    상기 제1 주사 스테이지는:
    게이트 전극이 상기 제4 노드에 연결되고, 제1 전극이 상기 제2 노드에 연결되고, 제2 전극이 상기 제1 제어 클록 라인에 연결되는 제6 트랜지스터; 및
    게이트 전극이 상기 제2 노드에 연결되고, 제1 전극이 제2 전원 라인에 연결되고, 제2 전극이 제1 캐리 라인에 연결되는 제7 트랜지스터를 더 포함하는,
    표시 장치.
  17. 제16 항에 있어서,
    상기 제1 주사 스테이지는:
    게이트 전극이 상기 제4 노드에 연결되고, 제1 전극이 상기 제1 캐리 라인에 연결되고, 제2 전극이 제2 제어 클록 라인에 연결되는 제8 트랜지스터; 및
    제1 전극이 상기 제4 노드에 연결되고, 제2 전극이 상기 제1 캐리 라인에 연결되는 제3 커패시터를 더 포함하는,
    표시 장치.
  18. 제17 항에 있어서,
    상기 제1 주사 스테이지는:
    게이트 전극이 상기 제2 제어 클록 라인에 연결되고, 제1 전극이 상기 제1 캐리 라인에 연결되고, 제2 전극이 상기 제1 노드에 연결되는 제9 트랜지스터; 및
    게이트 전극이 상기 제4 노드에 연결되고, 제1 전극이 상기 제1 노드에 연결되고, 제2 전극이 상기 제1 전원 라인에 연결되는 제10 트랜지스터를 더 포함하는,
    표시 장치.
  19. 제18 항에 있어서,
    상기 제1 주사 스테이지는:
    상기 제4 트랜지스터의 제1 전극 및 상기 제2 노드를 연결하는 제11 트랜지스터를 더 포함하고,
    상기 제11 트랜지스터는 게이트 전극이 상기 제1 전원 라인에 연결되고, 제1 전극이 상기 제4 트랜지스터의 제1 전극에 연결되고, 제2 전극이 상기 제2 노드에 연결되는,
    표시 장치.
  20. 제19 항에 있어서,
    상기 제1 주사 스테이지는:
    상기 제5 트랜지스터의 제2 전극 및 상기 제4 노드를 연결하는 제12 트랜지스터; 및
    상기 제9 트랜지스터의 제2 전극 및 상기 제1 노드를 연결하는 제13 트랜지스터를 더 포함하고,
    상기 제12 트랜지스터는 게이트 전극이 상기 제1 전원 라인에 연결되고, 제1 전극이 상기 제5 트랜지스터의 제2 전극에 연결되고, 제2 전극이 상기 제4 노드에 연결되고,
    상기 제13 트랜지스터는 게이트 전극이 상기 제1 전원 라인에 연결되고, 제1 전극이 상기 제9 트랜지스터의 제2 전극에 연결되고, 제2 전극이 상기 제1 노드에 연결되는,
    표시 장치.
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