KR20210057299A - 반도체 발광 소자 및 반도체 발광 소자 패키지 - Google Patents
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Abstract
제 1 영역 및 상기 제 1 영역으로부터 제 1 방향으로 이격되는 제 2 영역을 갖는 기판, 상기 기판 상에 순차적으로 적층되는 제 1 반도체층, 활성층 및 제 2 반도체층을 포함하는 발광 구조체, 상기 제 2 반도체층 상의 제 1 전극, 및 상기 제 1 전극, 상기 제 2 반도체층 및 상기 활성층을 관통하여 상기 제 1 반도체층을 노출하는 개구부들을 통해 상기 제 1 반도체층에 전기적으로 접속되는 제 2 전극을 포함하는 반도체 발광 소자를 제공하되, 상기 제 1 전극은 상기 제 1 영역 및 상기 제 2 영역 상에서 상기 제 2 반도체층과 접하고, 상기 개구부들은 상기 제 1 영역 상에 배치될 수 있다.
Description
본 발명은 반도체 발광 소자 및 반도체 발광 소자 패키지에 관한 것이다.
발광다이오드(Light emitting diode)와 같은 반도체 발광 소자는 소자 내에 포함되어 있는 물질이 빛을 발광하는 소자로서, 접합된 반도체의 전자와 정공이 재결합하며 발생하는 에너지를 광으로 변환하여 방출한다. 이러한 LED는 현재 조명, 표시장치 및 광원으로서 널리 이용되며 그 개발이 가속화되고 있는 추세이다.
특히, 최근 그 개발 및 사용이 활성화된 질화갈륨(GaN)계 발광다이오드를 이용한 휴대폰 키패드, 턴 시그널 램프, 카메라 플래쉬 등의 상용화에 힘입어, 최근 발광다이오드를 이용한 일반 조명 개발이 활기를 띠고 있다. 대형 TV의 백라이트 유닛 및 자동차 전조등, 일반 조명 등 그의 응용제품이 소형 휴대제품에서 대형화, 고출력화, 고효율화된 제품으로 진행하여 해당 제품에 요구되는 특성을 나타내는 광원을 요구하게 되었다.
본 발명이 해결하고자 하는 과제는 그라데이션 효과를 갖는 반도체 발광 소자 및 반도체 발광 소자 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 발광 소자는 제 1 영역 및 상기 제 1 영역으로부터 제 1 방향으로 이격되는 제 2 영역을 갖는 기판, 상기 기판 상에 순차적으로 적층되는 제 1 반도체층, 활성층 및 제 2 반도체층을 포함하는 발광 구조체, 상기 제 2 반도체층 상의 제 1 전극, 및 상기 제 1 전극, 상기 제 2 반도체층 및 상기 활성층을 관통하여 상기 제 1 반도체층을 노출하는 제 1 개구부들을 통해 상기 제 1 반도체층에 전기적으로 접속되는 제 2 전극을 포함할 수 있다. 상기 제 1 전극은 상기 제 1 영역 및 상기 제 2 영역 상에서 상기 제 2 반도체층과 접할 수 있다. 상기 개제 1 구부들은 상기 제 1 영역 상에 배치될 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 발광 소자는 순차적으로 적층된 제 1 반도체층, 활성층, 및 제 2 반도체층을 포함하는 발광 구조체, 상기 발광 구조체는 제 1 영역 및 상기 제 1 영역으로부터 제 1 방향으로 이격되는 제 2 영역을 갖고, 상기 제 2 반도체층 상에서 상기 제 2 반도체층과 접하여 제 1 콘택을 구성하는 제 1 전극, 및 상기 제 2 반도체층, 및 상기 활성층을 관통하여 상기 제 1 반도체층과 접하여 제 2 콘택을 구성하는 제 2 전극들을 포함할 수 있다. 평면적 관점에서, 상기 제 1 영역 상에서 단위 면적당 상기 제 2 전극들의 면적의 합은 상기 제 2 영역 상에서 단위 면적당 상기 제 2 전극들의 면적의 합보다 클 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 발광 소자는 제 1 영역 및 상기 제 1 영역으로부터 제 1 방향으로 이격되는 제 2 영역을 갖는 기판, 상기 기판 상의 제 1 반도체층, 제 1 반도체층의 상면 상에 제공되는 제 2 반도체층, 상기 제 1 반도체층 및 상기 제 2 반도체층 사이에 개재되는 활성층, 상기 제 2 반도체층의 상면 상에 제공되는 투명 전도층, 상기 투명 전도층, 상기 제 2 반도체층 및 상기 활성층을 관통하는 개구부들을 통해 상기 제 1 반도체층에 전기적으로 연결되는 제 1 전극, 상기 투명 전도층의 상면 상에 제공되는 제 2 전극, 상기 제 1 반도체층과 상기 제 1 전극 사이에 개재되는 제 1 콘택들, 및 상기 제 2 반도체층과 투명전도층 사이에 개재되는 제 2 콘택들을 포함할 수 있다. 단위 면적당 상기 제 1 콘택들 면적의 합은 상기 제 1 반도체층의 상면에 평행한 제 1 방향으로 갈수록 작아질 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 발광 소자 패키지는 기판, 상기 기판 상에 배치되고, 제 1 반도체 발광 소자, 및 상기 기판 상에 배치되고, 상기 제 1 반도체 발광 소자의 제 1 방향으로 인접하여 배치되는 제 2 반도체 발광 소자를 포함할 수 있다. 상기 제 1 반도체 발광 소자는 제 1 반도체층, 제 1 활성층 및 제 2 반도체층을 포함하고, 상기 제 2 반도체 발광 소자에 인접한 제 1 영역 및 상기 제 1 영역의 상기 제 1 방향의 일측에 위치하는 제 2 영역을 갖는 제 1 발광 구조체, 상기 제 2 반도체층 상의 제 1 전극, 및 상기 제 1 영역 상에 배치되고, 상기 제 2 반도체층 및 상기 활성층을 관통하여 상기 제 1 반도체층을 노출하는 제 1 개구부들 내의 제 2 전극들을 포함할 수 있다. 상기 제 2 반도체 발광 소자는 제 3 반도체층, 제 2 활성층 및 제 4 반도체층을 포함하는 제 2 발광 구조체, 상기 제 4 반도체층 상의 제 3 전극, 및 상기 제 4 반도체층 및 상기 제 2 활성층을 관통하여 상기 제 3 반도체층을 노출하는 제 2 개구부들 내의 제 4 전극들을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 발광 소자는 제 2 영역 상에 n 콘택들이 배치되지 않음에 따라, n 콘택들로부터 멀어질수록 제 2 영역 상에서 발광 구조체에 인가되는 전력의 세기는 약해질 수 있다. 이에 따라, 제 1 영역 상에서 발광 구조체는 균일한 휘도의 빛을 생성할 수 있으며, 제 2 영역 상에서 발광 구조체가 생성하는 빛의 휘도는 제 1 방향으로 갈수록 작아질 수 있다. 이를 통해, 제 2 영역 상에서 그라데이션(gradation) 효과를 갖는 반도체 발광 소자가 제공될 수 있다. 즉, 본 발명에 따르면, 위치 별 전력의 제어가 없어도, n 콘택들 및 p 콘택의 폭 및 배치 관계를 이용하여 그라데이션 효과를 구현할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 발광 소자 패키지를 설명하기 위한 개략적인 단면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 발광 소자의 단면도이다.
도 3은 도 3a의 A 영역을 확대 도시한 도면이다.
도 4 내지 도 6은 본 발명의 실시예들에 따른 반도체 발광 소자를 설명하기 위한 개략적인 평면도들이다.
도 7은 본 발명의 실시예들에 따른 반도체 발광 소자의 단면도이다.
도 7은 도 8의 B 영역을 확대 도시한 도면이다.
도 9는 본 발명의 실시예들에 따른 반도체 발광 소자를 설명하기 위한 개략적인 평면도이다.
도 10은 본 발명의 실시예들에 따른 반도체 발광 소자의 단면도이다.
도 11은 도 10의 C 영역을 확대 도시한 도면이다.
도 12는 본 발명의 실시예들에 따른 반도체 발광 소자 패키지를 설명하기 위한 개략적인 평면도이다.
도 13은 본 발명의 실시예들에 따른 반도체 발광 소자의 단면도이다.
도 14는 본 발명의 실시예들에 따른 반도체 발광 소자 패키지를 설명하기 위한 개략적인 평면도이다.
도 15는 제 1 반도체 발광 소자들 및 제 2 반도체 발광 소자들을 설명하기 위한 개략적인 평면도이다.
도 16은 본 발명의 실시예들에 따른 반도체 발광 소자 패키지의 단면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 발광 소자의 단면도이다.
도 3은 도 3a의 A 영역을 확대 도시한 도면이다.
도 4 내지 도 6은 본 발명의 실시예들에 따른 반도체 발광 소자를 설명하기 위한 개략적인 평면도들이다.
도 7은 본 발명의 실시예들에 따른 반도체 발광 소자의 단면도이다.
도 7은 도 8의 B 영역을 확대 도시한 도면이다.
도 9는 본 발명의 실시예들에 따른 반도체 발광 소자를 설명하기 위한 개략적인 평면도이다.
도 10은 본 발명의 실시예들에 따른 반도체 발광 소자의 단면도이다.
도 11은 도 10의 C 영역을 확대 도시한 도면이다.
도 12는 본 발명의 실시예들에 따른 반도체 발광 소자 패키지를 설명하기 위한 개략적인 평면도이다.
도 13은 본 발명의 실시예들에 따른 반도체 발광 소자의 단면도이다.
도 14는 본 발명의 실시예들에 따른 반도체 발광 소자 패키지를 설명하기 위한 개략적인 평면도이다.
도 15는 제 1 반도체 발광 소자들 및 제 2 반도체 발광 소자들을 설명하기 위한 개략적인 평면도이다.
도 16은 본 발명의 실시예들에 따른 반도체 발광 소자 패키지의 단면도이다.
도면들 참조하여 본 발명의 개념에 따른 -반도체 발광 소자를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 발광 소자를 설명하기 위한 개략적인 단면도들이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 발광 소자 패키지(1)는 패키지 본체(11), 배선 라인들(210, 220), 및 반도체 발광 소자(10)를 포함할 수 있다. 배선 라인들(210, 220)은 리드 프레임일 수 있다. 예를 들어, 배선 라인들(210, 220)은 제 1 리드 프레임(210)과 제 2 리드 프레임(220)을 포함할 수 있다. 이와는 다르게, 배선 라인(210, 220)은 패드 또는 도전 패턴 등을 포함할 수 있다.
반도체 발광 소자(10)는 수직적으로 배치되는 전극 구조체(160) 및 발광 구조체(110)를 포함할 수 있다. 발광 구조체(110)는 서로 다른 도전형을 갖는 제 1 및 제 2 반도체층들(112, 116) 및 이들 사이의 활성층(114)을 포함할 수 있다. 발광 구조체(110) 상에는 발광 구조체에서 생성되는 광의 파장을 변화시키는 파장 변환층(102)이 배치될 수 있다. 전극 구조체는 제 1 및 제 2 반도체층들(112, 116)에 각각 접속되는 전극들 및 상기 전극들과 전기적으로 연결되는 UBM 패턴들(120a, 120b)을 포함할 수 있다. 제 1 및 제 2 UBM 패턴들(120a, 120b)의 각각은 단수 또는 복수로 제공될 수 있다.
반도체 발광 소자(10)는 배선 라인들(210, 220)에 실장될 수 있다. 예를 들어, 제 1 UBM 패턴(120a)은 제 1 리드 프레임(210)에 직접적으로 접속되거나 또는 범프와 같은 단자를 통해 제 1 리드 프레임(210)전기적으로 연결되고, 제 2 UBM 패턴(120b)은 제 2 리드 프레임(220)에 직접적으로 접속되거나 또는 범프와 같은 단자를 통해 제 2 리드 프레임(220)에 전기적으로 연결될 수 있다.
패키지 본체(11)는 빛의 반사 효율 및 광 추출 효율이 향상을 위한 격벽 또는 반사컵을 구비할 수 있다. 예를 들어, 상기 격벽은 반도체 발광 소자(10)의 측면에 배치되어, 반도체 발광 소자(10)에서 형성되는 광이 측면으로 방출되는 것을 방지할 수 있다. 예를 들어, 반사컵은 반도체 발광 소자(10)에서 형성되는 광을 상방으로 반사시킬 수 있다. 도시된 바와는 다르게, 패키지 본체(11) 내에 복수의 반도체 발광 소자(10)가 제공될 수 있다. 즉, 반도체 발광 소자(10)의 어레이가 패키지 본체(11) 내에 구성될 수 있다. 반도체 발광 소자(10)의 어레이에 대해서는 뒤에서 상세히 설명하도록 한다.
전극 구조체(160)를 통해 인가되는 전기적 신호에 의해 활성층(114)에 전자-정공 재결합이 일어날 수 있다. 전자-정공 재결합에 의해 생성되는 빛은 파장 변환층(102) 을 통해 상부로 방출될 수 있다. 즉, 반도체 발광 소자(10)는 파장 변환층(102)을 통해 빛이 방출되는 플립-칩(flip-chip) 구조를 가질 수 있다.
도 1에 도시된 바와는 다르게, 반도체 발광 소자(10)는 실장 기판에 실장되어 상기 실장 기판의 회로 패턴들에 전기적으로 연결될 수 있다. 예를 들어, 제 1 UBM 패턴(120a) 및 제 2 UBM 패턴(120b)은 솔더 범프와 같은 연결 단자들을 통해 상기 회로 패턴들에 전기적으로 연결될 수 있다. 상기 실장 기판은 PCB, MCPCB, MPCB, FPCB 등의 기판으로 제공될 수 있으며, 상기 실장 기판의 구조는 다양한 형태로 응용될 수 있다. 이 경우, 반도체 발광 소자(10)는 봉지층에 의해 봉지될 수 있다. 이를 통해 칩 온 보드(Chip On Board, COB) 타입의 패키지 구조를 구현할 수 있다.
본 명세서에서, 공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용 시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 이하, 본 발명의 실시예들에 따른 반도체 발광 소자(10)에 대해 상세히 설명한다.
도 2는 본 발명의 실시예들에 따른 반도체 발광 소자의 단면도들이다. 도 3은 도 2의 A 영역을 확대 도시한 도면이다. 도 4 내지 도 6은 본 발명의 실시예들에 따른 반도체 발광 소자를 설명하기 위한 개략적인 평면도들로, 반도체 발광 소자의 n 콘택들 및 p 콘택의 배치를 도시하고 있으며, 도 2는 도 6의 Ⅰ-Ⅰ'선에 따른 단면에 해당한다.
도 2, 도 3 및 도 4를 참조하여, 반도체 발광 소자(10)는 성장 기판(100) 및 성장 기판(100) 상에 순차적으로 적층된 제 1 반도체층(112), 활성층(114) 및 제 2 반도체층(116)을 포함하는 발광 구조체(110)를 포함할 수 있다. 도시하지는 않았지만, 성장 기판(100)과 제 1 반도체층(112) 사이에 버퍼층(미도시)이 개재될 수 있다. 상기 버퍼층(미도시)은 성장 기판(100)과 제 1 반도체층(112) 사이의 격자 부정합을 완화하기 위해 제공될 수 있다. 성장 기판(100)은 예컨대, 사파이어(saphire) 기판과 같은 투명 기판일 수 있다. 이와는 다르게, 성장 기판(100)은 실리콘(Si) 기판과 같은 반도체 기판일 수 있다. 성장 기판(100)은 제 1 영역(R1) 및 제 2 영역(R2)을 가질 수 있다. 제 1 영역(R1) 및 제 2 영역(R2)은 성장 기판(100)의 상면과 평행한 제 1 방향(D1)으로 나란히 배치될 수 있다.
제 1 반도체층(112)은 n형 불순물이 도핑된 반도체로 이루어질 수 있다. 예를 들어, 제 1 반도체층(112)은 n형 질화물 반도체층일 수 있다. 제 2 반도체층(116)은 p형 불순물이 도핑된 반도체로 이루어질 수 있다. 예를 들어, 제 2 반도체층(116)은 p형 질화물 반도체층일 수 있다. 제 1 및 제 2 반도체층들(112, 116)은 AlxInyGa(1-x-y)N 조성식(여기서, 0≤x≤1, 0≤y≤1, 0≤x+y≤1임)을 가질 수 있다. 예를 들어, 제 1 및 제 2 반도체층들(112, 116)은 GaN, AlGaN, InGaN, AlInGaN 등의 물질을 포함할 수 있다. 이 경우, n형 불순물은 실리콘(Si)을 포함할 수 있고, p형 불순물은 마그네슘(Mg)을 포함할 수 있다.
제 1 및 제 2 반도체층들(112, 116) 사이에 배치되는 활성층(114)은 전자와 정공의 재결합에 의해 소정의 에너지를 갖는 광을 방출할 수 있다. 활성층(114)은 제 1 및 제 2 반도체층들(112, 116)의 에너지 밴드 갭보다 작은 에너지 밴드 갭을 갖는 물질을 포함할 수 있다. 예를 들어, 제 1 및 제 2 반도체층들(112, 116)이 GaN계 화합물 반도체인 경우, 활성층(114)은 GaN의 에너지 밴드 갭보다 작은 에너지 밴드 갭을 갖는 InGaN계 화합물 반도체를 포함할 수 있다. 활성층(114)은 양자 우물층과 양자 장벽층이 서로 교대로 적층된 다중 양자 우물(Multiple Quantum Wells, MQW) 구조, 예컨대, InGaN/GaN 구조를 가질 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다. 다른 예들에 따르면, 활성층(114)은 단일 양자 우물 구조(Single Quantum Well, SQW)를 가질 수도 있다.
발광 구조체(110)는 적어도 하나의 식각 영역 및 메사 영역을 포함할 수 있다. 예를 들어, 발광 구조체(110)는 제 2 반도체층(116) 및 활성층(114)을 관통하여 제 1 반도체층(112)의 상부면을 노출하는 적어도 하나의 제 1 개구부(H1)를 가질 수 있으며, 제 1 반도체층(112)을 노출시키는 제 1 개구부들(H1)이 제공되는 영역들이 상기 식각 영역들에 해당할 수 있다. 제 1 개구부들(H1)은 성장 기판(100)의 제 1 영역(R1) 상에 위치할 수 있다. 구체적으로, 도 4에 도시된 바와 같이, 제 1 개구부들(H1)은 제 1 영역(R1) 상에 제공되고, 제 2 영역(R2) 상에 제공되지 않을 수 있다. 복수 개의 제 1 개구부들(H1)은 제 1 영역(R1) 상에서 2차원적으로 배치될 수 있다. 상기 메사 영역은 상기 식각 영역들의 형성 동안 식각되지 않은 발광 구조체(110)의 영역에 해당할 수 있다. 즉, 상기 메사 영역은 제 1 개구부들(H1)이 형성되지 않은 영역일 수 있다. 상기 메사 영역은 성장 기판(100)의 제 1 영역(R1) 및 제 2 영역(R2)에 위치할 수 있다. 제 1 개구부들(H1)의 내측벽은 성장 기판(100)을 향하여 아래로 경사질 수 있다.
제 1 개구부들(H1)은 복수 개로 제공될 수 있다. 제 1 개구부(H1)는 후술할 제 2 서브 전극층(124)의 제 2 패턴(124b)이 제 1 반도체층(112)과 접속하는 연결 통로로 이용될 수 있다. 제 1 개구부들(H1)은 성장 기판(100)의 제 1 영역(R1) 상에 배치될 수 있다. 구체적으로, 도 4에 도시된 바와 같이, 제 1 개구부들(H1)은 제 1 영역(R1) 상에 제공되고, 제 2 영역(R2) 상에 제공되지 않을 수 있다. 복수 개의 제 1 개구부들(H1)은 제 1 영역(R1) 상에서 2차원적으로 배치될 수 있다. 예를 들어, 복수 개의 제 1 개구부들(H1)은 제 1 방향(D1) 및 제 1 방향(D1)과 교차(예컨대, 직교)하는 제 2 방향(D2)을 따라 배치되어 복수의 행과 열을 이룰 수 있다. 이 때, 제 1 방향(D1) 또는 제 2 방향(D2)으로 서로 인접한 제 1 개구부들(H1) 사이의 간격들은 서로 동일하거나, 혹은 다를 수 있다. 제 1 개구부들(H1)의 폭 및 배치 관계는 전류 확산 및 광 추출 효율에 영향을 미칠 수 있다. 이에 따라, 제 1 개구부들(H1)의 폭 및 배치 관계는 전류 확산 및 광 추출 효율의 향상을 위해 제한될 수 있다. 이에 대해서는, 후술되는 n 콘택들(NC) 및 p 콘택(PC)들과 함께 상세히 설명하도록 한다.
다른 실시예들에 따르면, 평면적 관점에서 단위 면적당 제 1 개구부들(H1)의 면적의 합은 제 1 방향(D1)으로 갈수록 작아질 수 있다.
도 5를 참조하여, 제 1 개구부들(H1)의 밀도는 제 1 방향(D1)으로 갈수록 작아질 수 있다. 여기서, 제 1 개구부들(H1)의 밀도는 임의의 영역 상에 제공되는 제 1 개구부들(H1)의 수를 상기 영역의 면적으로 나눈 것으로 정의된다. 예를 들어, 제 1 개구부들(H1)의 간격(d)은 제 1 방향(D1)으로 갈수록 증가할 수 있다.
도 6을 참조하여, 제 1 개구부들(H1)은 균일한 밀도로 제공되되, 제 1 개구부들(H1)의 면적은 제 1 방향(D1)으로 갈수록 감소할 수 있다. 여기서, 제 1 개구부들(H1)의 면적이라 함은 평면적으로 제 1 반도체층(112)의 상부면 중 제 1 개구부들(H1)에 의해 노출되는 면적으로 정의된다. 예를 들어, 제 1 개구부들(H1)의 폭 또는 지름은 제 1 방향(D1)으로 갈수록 작아질 수 있다. 이하, 도 4의 실시예를 기준으로 계속 설명하도록 한다.
제 1 개구부들(H1)의 각각은 원형의 평면 형상을 가질 수 있으나, 실시예들이 이에 한정되는 것은 아니다. 다른 실시예에 따르면, 제 1 개구부들(H1)은 사각형과 같은 다각형의 평면 형상을 가질 수 있다. 도시된 바와 같이, 제 1 개구부들(H1)의 각각은 성장 기판(100)에 인접할수록 점점 감소하는 폭을 가질 수 있다. 제 1 방향(D1)에 따른 제 2 영역(R2)의 길이(L1)는 제 1 개구부들(H1) 간의 간격(L2)의 1.5배 내지 20배일 수 있다.
발광 구조체(110)의 메사 영역(MR) 상에 제 1 서브 전극층(122)이 배치될 수 있다. 제 1 서브 전극층(122)은 제 2 반도체층(116)의 상부면과 접할 수 있다. 제 1 서브 전극층(122)은 제 2 반도체층(116)과 접촉하여 p 콘택(PC)을 형성할 수 있다. 제 1 서브 전극층(122)이 p 콘택(PC)을 통해 제 2 반도체층(116)과 전기적으로 연결될 수 있다. p 콘택(PC)은 제 1 영역(R1) 및 제 2 영역(R2) 상에서, 발광 구조체(110)의 상면 전면에 걸쳐 형성될 수 있다. 제 1 서브 전극층(122)은 제 1 개구부들(H1)의 내측으로 연장되지 않을 수 있다. 예를 들어, 제 1 서브 전극층(122)의 측벽은 제 1 개구부들(H1)로부터 이격되거나, 또는 도 2에 도시된 바와는 다르게 제 1 서브 전극층(122)의 측벽은 제 1 개구부들(H1)의 내측벽과 연속되는 프로파일을 가질 수 있다. 제 1 서브 전극층(122)은 반사 금속층일 수 있다. 예를 들어, 제 1 서브 전극층(122)은 은(Ag) 또는 알루미늄(Al)과 같은 반사 금속 물질을 포함할 수 있다. 바람직하게, 제 1 서브 전극층(122)은 은(Ag)을 포함할 수 있다.
발광 구조체(110) 상에 제 1 절연층(123)이 배치될 수 있다. 예를 들어, 제 1 절연층(123)은 제 1 개구부들(H1)의 내측면 및 제 1 개구부들(H1)의 바닥면을 덮을 수 있다. 즉, 제 1 절연층(123)은 제 1 반도체층(112)의 측면, 활성층(114)의 측면 및 제 2 반도체층(116)의 측면을 덮을 수 있다. 제 1 절연층(123)은 절연성 물질로 이루어질 수 있다. 제 1 절연층(123)은 실리콘 산화막(SiO2), 티타늄 산화막(TiO2) 또는 니오비윰 산화막(Nb2O5)과 같은 절연 물질로 이루어진 단일층일 수 있다.
발광 구조체(110)의 상기 메사 영역 및 상기 식각 영역들 상에 제 2 절연층(125)이 배치될 수 있다. 제 2 절연층(125)은 발광 구조체(110)을 콘포멀(conformal)하게 덮을 수 있다. 예를 들어, 제 2 절연층(125)은 제 1 서브 전극층(122)을 덮을 수 있으며, 제 1 개구부(H1) 내로 연장되어 제 1 절연층(123)을 덮을 수 있다. 제 2 절연층(125)은 절연성 물질로 이루어질 수 있다. 제 2 절연층(125)은 실리콘 산화막(SiO2), 티타늄 산화막(TiO2) 또는 니오비윰 산화막(Nb2O5)과 같은 절연 물질로 이루어진 단일층일 수 있다.
발광 구조체(110) 상에 제 2 서브 전극층(124)이 배치될 수 있다. 제 2 서브 전극층(124)은 제 2 절연층(125)의 상부면을 덮을 수 있다. 제 2 서브 전극층(124)은 서로 절연되는 제 1 패턴(124a) 및 제 2 패턴(124b)을 가질 수 있다. 도 2 및 도 3에서는 제 1 패턴(124a)이 제 2 영역(R2) 상에 제공되고, 제 2 패턴(124b)이 제 1 영역(R1) 상에 제공되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 제 1 패턴(124a) 및 제 2 패턴(124b)은 반도체 발광 소자(10)의 배선 설계에 따라 다양한 위치 상에 제공될 수 있다. 제 1 패턴(124a) 및 제 2 패턴(124b)은 서로 이격될 수 있으며, 이에 상호 절연될 수 있다. 제 1 패턴(124a)은 발광 구조체(110) 상에서 제 2 절연층(125)을 관통하여 제 1 서브 전극층(122)에 접속될 수 있다. 제 2 패턴(124b)은 발광 구조체(110) 상에서 제 1 개구부(H1) 내로 연장될 수 있다. 제 2 패턴(124b)은 제 1 개구부(H1) 내에서 제 1 절연층(123) 및 제 2 절연층(125)을 관통하여 제 1 반도체층(112)과 접속될 수 있다. 제 2 서브 전극층(124)은 알루미늄(Al), 크롬(Cr), 티타늄(Ti), 구리(Cu) 또는 이들의 합금과 같은 금속 물질을 포함할 수 있다. 다른 실시예들에 따르면, 제 2 서브 전극층(124)은 반사 금속층일 수 있다. 예를 들어, 제 2 서브 전극층(124)은 은(Ag) 또는 알루미늄(Al)과 같은 반사 금속 물질을 포함할 수 있다. 바람직하게, 제 2 서브 전극층(124)은 은(Ag)을 포함할 수 있다.
제 2 서브 전극층(124)은 제 1 반도체층(112)과 접촉하여 n 콘택들(NC)을 형성할 수 있다. 제 2 서브 전극층(124)이 n 콘택들(NC)을 통해 제 1 반도체층(112)과 전기적으로 연결될 수 있다. 제 1 개구부(H1)의 위치에 따라, n 콘택들(NC)은 상기 설명한 식각 영역들에 위치할 수 있다. 구체적으로, 도 4에 도시된 바와 같이, n 콘택들(NC)은 제 1 영역(R1) 상에 제공되고, 제 2 영역(R2) 상에 제공되지 않을 수 있다. n 콘택들(NC)은 제 1 영역(R1) 상에서 2차원적으로 배치될 수 있다. 예를 들어, n 콘택들(NC)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배치되어 복수의 행과 열을 이룰 수 있다. 이 때, 제 1 방향(D1) 또는 제 2 방향(D2)으로 서로 인접한 n 콘택들(NC) 사이의 간격들은 서로 동일하거나, 혹은 다를 수 있다. n 콘택들(NC)의 폭 및 배치 관계는 전류 확산 및 광 추출 효율에 영향을 미칠 수 있다.
n 콘택들(NC)의 폭 및 배치 관계는 전류 확산 및 광 추출 효율의 향상을 위해 제한될 수 있다. 구체적으로, 반도체 발광 소자는 p 콘택(PC) 및 n 콘택들(NC)로부터 인가되는 전력을 통해, 그들 사이에 위치하는 발광 구조체(110)에서 빛을 생성할 수 있다. 본 발명에 따르면, p 콘택(PC)은 제 1 영역(R1) 및 제 2 영역(R2) 상에서 발광 구조체(110)의 상면 전면에 걸쳐 형성될 수 있고, n 콘택들(NC)은 제 1 영역(R1) 상에서 균일한 밀도로 제공될 수 있다. 제 1 방향(D1)에 따른 제 2 영역(R2)의 길이(L1)는 n 콘택들(NC) 간의 간격(L2)의 1.5배 내지 20배일 수 있다. 이때, 제 2 영역(R2) 상에 n 콘택들(NC)이 배치되지 않음에 따라, n 콘택들(NC)로부터 멀어질수록 제 2 영역(R2) 상에서 발광 구조체(110)에 인가되는 전력의 세기는 약해질 수 있다. 즉, 제 2 영역(R2) 상에서 발광 구조체(110)에 인가되는 전력의 세기는 제 1 영역(R1)으로부터 제 1 방향(D1)으로 갈수록 약해질 수 있다. 이에 따라, 제 1 영역(R1) 상에서 발광 구조체(110)는 균일한 휘도의 빛을 생성할 수 있으며, 제 2 영역(R2) 상에서 발광 구조체(110)가 생성하는 빛의 휘도는 제 1 방향(D1)으로 갈수록 작아질 수 있다. 이를 통해, 제 2 영역(R2) 상에서 그라데이션(gradation) 효과를 갖는 반도체 발광 소자가 제공될 수 있다. 즉, 본 발명에 따르면, 위치에 따른 전력의 제어가 없어도, n 콘택들(NC) 및 p 콘택(PC)의 폭 및 배치 관계를 이용하여 그라데이션 효과를 구현할 수 있다.
반도체 발광 소자의 그라데이션 효과를 강화하기 위하여, 제 1 영역(R1) 상에서 평면적 관점에서 단위 면적당 n 콘택들(NC)의 면적의 합은 제 1 방향(D1)으로 갈수록 작아질 수 있다.
도 5를 다시 참조하여, 제 1 개구부들(H1)의 밀도에 대하여 설명한 바와 같이, 제 1 개구부들(H1) 내에 위치하는 n 콘택들(NC)의 밀도는 제 1 방향(D1)으로 갈수록 작아질 수 있다. 예를 들어, 제 1 영역(R1) 상에서 n 콘택들(NC)의 간격은 제 1 방향(D1)으로 갈수록 증가할 수 있다. 이에 따라, 제 1 영역(R1) 상에서 발광 구조체(110)에 인가되는 전력의 세기는 제 1 방향(D1)으로 갈수록 약해질 수 있다.
도 6을 다시 참조하여, n 콘택들(NC)은 제 1 영역(R1) 상에서 균일한 밀도로 제공되되, n 콘택들(NC)의 면적은 제 1 방향(D1)으로 갈수록 감소할 수 있다. 즉, 제 1 영역(R1) 상에서 제 2 서브 전극층(124)과 제 1 반도체층(112) 사이의 계면 저항은 제 1 방향(D1)으로 갈수록 증가할 수 있으며, 발광 구조체(110)에 인가되는 전력의 세기는 제 1 방향(D1)으로 갈수록 약해질 수 있다. 이하, 도 4의 실시예를 기준으로 계속 설명하도록 한다.
발광 구조체(110) 상에 제 3 절연층(127)이 배치될 수 있다. 제 3 절연층(127)은 발광 구조체(110)를 콘포멀하게 덮을 수 있다. 예를 들어, 제 3 절연층(127)은 제 2 서브 전극층(124)을 덮을 수 있다. 상세하게는, 제 3 절연층(127)은 제 2 서브 전극층(124)의 제 1 패턴(124a), 제 2 서브 전극층(124)의 제 2 패턴(124b), 및 제 1 패턴(124a)과 제 2 패턴(124b) 사이에서 노출되는 제 2 절연층(125)의 일부를 덮을 수 있다. 제 3 절연층(127)은 절연성 물질로 이루어질 수 있다. 제 3 절연층(127)은 실리콘 산화막(SiO2), 티타늄 산화막(TiO2) 또는 니오비윰 산화막(Nb2O5)과 같은 절연 물질로 이루어진 단일층일 수 있다.
발광 구조체(110) 상에 제 3 서브 전극층(126)이 배치될 수 있다. 제 3 서브 전극층(126)은 제 3 절연층(127)의 상부면을 덮을 수 있다. 제 3 서브 전극층(126)은 서로 절연되는 제 3 패턴(126a) 및 제 4 패턴(126b)을 가질 수 있다. 제 3 패턴(126a) 및 제 4 패턴(126b)은 서로 이격될 수 있으며, 이에 상호 절연될 수 있다. 제 3 패턴(126a)은 제 2 서브 전극층(124)의 제 1 패턴(124a)의 상방에 배치될 수 있다. 제 3 패턴(126a)은 제 3 절연층(127)을 관통하여 제 1 패턴(124a)에 접속될 수 있다. 제 3 패턴(126a)은 제 1 패턴(124a) 및 제 1 서브 전극층(122)을 통해 제 2 반도체층(116)에 접속될 수 있다. 제 4 패턴(126b)은 제 2 서브 전극층(124)의 제 2 패턴(124b)의 상방에 배치될 수 있다. 제 4 패턴(126b)은 제 3 절연층(127)을 관통하여 제 2 패턴(124b)에 접속될 수 있다. 제 4 패턴(126b)은 제 2 패턴(124b)을 통해 제 1 반도체층(112)에 접속될 수 있다. 제 3 서브 전극층(126)은 알루미늄(Al), 크롬(Cr), 티타늄(Ti), 구리(Cu) 또는 이들의 합금과 같은 금속 물질을 포함할 수 있다.
제 1 서브 전극층(122), 제 2 서브 전극층(124)의 제 1 패턴(124a) 및 제 3 서브 전극층(126)의 제 3 패턴(126a)은 도 1을 참조하여 설명한 제 1 UBM 패턴(120a)을 구성할 수 있다. 제 1 UBM 패턴(120a)은 외부 회로로부터 제 2 반도체층(116)에 전기적 신호를 인가할 수 있다. 제 2 서브 전극층(124)의 제 2 패턴(124b) 및 제 3 서브 전극층(126)의 제 4 패턴(126b)은 도 1을 참조하여 설명한 제 2 UBM 패턴(120b)을 구성할 수 있다. 제 2 UBM 패턴(120b)은 외부 회로로부터 제 1 반도체층(112)에 전기적 신호를 인가할 수 있다. 제 1 서브 전극층(122), 제 1 절연층(123), 제 2 서브 전극층(124), 제 2 절연층(125), 제 3 서브 전극층(126) 및 제 3 절연층(127)은 도 1을 참조하여 설명한 전극 구조체(160)를 구성할 수 있다.
발광 구조체(110) 상에 매립층(130)이 배치될 수 있다. 매립층(130)은 발광 구조체(110)을 덮을 수 있다. 매립층(130)은 발광 구조체(110) 상에서 제 3 서브 전극층(126) 및 제 3 절연층(127)을 덮을 수 있다. 더하여, 매립층(130)은 제 1 개구부(H1)의 잔부를 채울 수 있다. 이때, 매립층(130)은 제 3 서브 전극층(126)의 제 3 패턴(126a)의 상면의 일부 및 제 3 서브 전극층(126)의 제 4 패턴(126b)의 상면의 일부를 노출시킬 수 있다. 매립층(130)은 에폭시 몰딩 컴파운드(EMC)와 같은 절연 물질을 포함하거나, 또는 패시베이션 절연막 예컨대 실리콘 산화막 및/또는 실리콘 질화막할 수 있다.
상기와 같이 반도체 발광 소자(10)가 제공될 수 있다. 반도체 발광 소자(10)는 실장 기판(200)에 실장될 수 있다. 실장 기판(200)은 패키지 기판 또는 외부 장치의 마더 기판일 수 있다. 실장 기판(200)은 PCB 기판일 수 있다. 실장 기판(200)은 제 1 배선 라인(210) 및 제 2 배선 라인(220)을 가질 수 있다. 제 1 배선 라인(210) 및 제 2 배선 라인(220)은, 도 2 및 도 3에 도시된 바와 같이, 도전 패드일 수 있다. 제 1 배선 라인(210) 및 제 2 배선 라인(220)은 티타늄(Ti), 텅스텐티타늄(TiW), 크롬(Cr), 구리(Cu), 니켈(Ni), 금(Au), 납(Pd), 및 은(Ag) 중 적어도 어느 하나를 포함하는 단일 금속 또는 합금을 포함할 수 있다. 이와는 다르게, 제 1 배선 라인(210) 및 제 2 배선 라인(220)은 도 1을 참조하여 설명한 바와 같이 리드 프레임일 수 있다.
반도체 발광 소자(10)는 제 1 도전부(212) 및 제 2 도전부(222)를 이용하여 실장 기판(200)에 실장될 수 있다. 제 1 도전부(212)는 제 1 배선 라인(210)과 제 1 UBM 패턴(120a)의 사이, 즉 제 1 배선 라인(210)과 제 3 서브 전극층(126)의 제 3 패턴(126a)의 사이에 개재될 수 있다. 제 2 도전부(222)는 제 2 배선 라인(220)과 제 2 UBM 패턴(120b), 즉 제 2 배선 라인(220)과 제 3 서브 전극층(126)의 제 4 패턴(126b)의 사이에 개재될 수 있다. 제 1 도전부(212) 및 제 2 도전부(222)는 솔더 범프 또는 플러그 등의 접속 단자를 포함할 수 있다.
도 2에서는 발광 구조체(110)가 성장 기판(100) 상에 제공되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 발광 구조체(110)의 제 1 반도체층(112)의 일면 상에, 성장 기판(100)이 아닌 파장 변환층이 제공될 수 있다. 반도체 발광 소자(10) 의 구동 시, 상기 파장 변환층은 대응되는 반도체 발광 소자(10)에서 방출되는 빛들을 원하는 파장들로 변환시킬 수 있다. 상기 파장 변환층은 파장 변환 물질들을 포함할 수 있다. 상기 파장 변환 물질은 반도체 발광 소자들(10)에서 생성된 일 파장의 빛을 변환시킬 수 있다. 예를 들어, 상기 파장 변환 물질은 퀀텀닷(quantum dot) 형광체를 포함하고, 상기 퀀텀닷 형광체는 나노 사이즈의 입자를 가질 수 있다. 상기 퀀텀닷 형광체는 III-V 또는 II-VI 화합물 반도체를 이용하여 코어(core)-쉘(Shell) 구조를 가질 수 있다. 예를 들어, 코어(core)는 CdSe 및/또는 InP 등을 포함할 수 있다. 쉘(shell)은 ZnS 및/또는 ZnSe을 포함할 수 있다. 또한, 상기 퀀텀닷 형광체는 상기 코어 및 상기 쉘의 안정화를 위한 리간드(ligand)를 더 포함할 수 있다. 또 다른 예로, 추가 파장 변환 입자들이 상기 파장 변환층의 상부에 더 제공될 수 있다.
도 7은 본 발명의 실시예들에 따른 반도체 발광 소자의 단면도이다. 도 8는 도 7의 B 영역을 확대 도시한 도면이다. 도 9는 본 발명의 실시예들에 따른 반도체 발광 소자를 설명하기 위한 개략적인 평면도로, 반도체 발광 소자의 n 콘택들 및 p 콘택의 배치를 도시하고 있으며, 도 7은 도 9의 Ⅱ-Ⅱ'선에 따른 단면에 해당한다. 설명의 편의를 위하여, 이하의 실시예들에서 도 2 내지 도 6의 실시예에서 설명된 구성 요소들은 동일한 참조부호들을 사용하며, 이에 대한 설명들은 생략되거나 간략히 설명한다. 즉, 도 2 내지 도 6의 실시예와 아래의 실시예들 간의 차이점들을 중심으로 설명한다.
도 7 내지 도 9를 참조하여, 발광 구조체(110)상에 제 1 서브 전극층(122)이 배치될 수 있다. 제 1 서브 전극층(122)은 제 2 반도체층(116)의 상부면과 접할 수 있다. 제 1 서브 전극층(122)은 제 2 반도체층(116)과 접촉하여 p 콘택(PC)을 형성할 수 있다. 제 1 서브 전극층(122)이 p 콘택(PC)을 통해 제 2 반도체층(116)과 전기적으로 연결될 수 있다. p 콘택(PC)은 제 1 영역(R1) 및 제 2 영역(R2) 상에서, 발광 구조체(110)의 상면 전면에 걸쳐 형성될 수 있다.
제 1 서브 전극층(122)은 복수의 제 2 개구부들(H2)을 가질 수 있다. 제 2 개구부들(H2)은 제 1 서브 전극층(122)을 전부 관통하는 오픈 홀 형태를 가질 수 있다. 제 2 개구부들(H2)은 성장 기판(100)의 제 2 영역(R2) 상에 배치될 수 있다. 구체적으로, 도 9에 도시된 바와 같이, 제 2 개구부들(H2)은 제 2 영역(R2) 상에 제공되고, 제 1 영역(R1) 상에 제공되지 않을 수 있다. 제 2 개구부들(H2)은 제 2 영역(R2) 상에서 2차원적으로 배치될 수 있다. 예를 들어, 제 2 개구부들(H2)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배치되어 복수의 행과 열을 이룰 수 있다. 이때, 제 1 방향(D1) 및 제 2 방향(D2)으로 서로 인접한 제 2 개구부들(H2) 사이의 간격들은 서로 동일하거나, 혹은 다를 수 있다. 제 2 개구부들(H2)은 원형의 평면 형상을 가질 수 있으나, 실시예들이 이에 한정되는 것은 아니다. 다른 실시예에 따르면, 제 2 개구부들(H2))은 사각형과 같은 다각형의 평면 형상을 갖거나, 일 방향으로 연장되고 다른 방향으로 배열되는 라인 형상을 수 있다. 제 2 개구부들(H2)이 제 2 영역(R2) 상에만 제공됨에 따라, 단위 면적당 p 콘택(PC)의 넓이는 제 2 영역(R2) 보다 제 1 영역(R1)에서 더 클 수 있다. 이에 따라, 제 2 영역(R2) 상에서 발광 구조체(110)에 인가되는 전력의 세기는 제 1 영역(R1) 상에서 발광 구조체(110)에 인가되는 전력의 세기보다 약할 수 있으며, 제 2 영역(R2) 상에서 그라데이션(gradation) 효과를 갖는 반도체 발광 소자가 제공될 수 있다.
도 9에서는 제 2 개구부들(H2)이 균일하게 제공되는 것을 도시하였으나 본 발명이 이에 한정되는 것은 아니다. 제 2 개구부들(H2)은, 반도체 발광 소자의 그라데이션 효과를 강화하기 위하여, 제 2 영역(R2) 상에서 제 1 방향(D1)으로 갈수록 그 면적이 증가하거나, 또는 단위 면적 당의 수가 증가할 수 있다.
제 2 개구부들(H2)의 내부는 제 2 절연층(125)이 제 2 개구부들(H2)의 내부로 연장되어 채워지거나, 또는 별도의 절연 물질로 채워질 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 발광 소자의 단면도이다. 도 11은 도 10의 C 영역을 확대 도시한 도면이다.
도 10 및 도 11을 참조하여, 발광 구조체(110)와 제 1 서브 전극층(122) 사이에 투명 전극층(121)이 개재될 수 있다. 투명 전극층(121)은 제 2 반도체층(116)의 상부면과 접할 수 있다. 투명 전극층(121)은 제 2 반도체층(116)과 접촉하여 p 콘택(PC)을 형성할 수 있다. 투명 전극층(121)이 p 콘택(PC)을 통해 제 2 반도체층(116)과 전기적으로 연결될 수 있다. p 콘택(PC)은 제 1 영역(R1) 및 제 2 영역(R2) 상에서, 발광 구조체(110)의 상면 전면에 걸쳐 형성될 수 있다. 투명 전극층(121)은 제 1 개구부들(H1)의 내측으로 연장되지 않을 수 있다. 예를 들어, 투명 전극층(121)의 측벽은 제 1 개구부들(H1)의 내측벽과 연속되는 프로파일을 갖거나, 또는 도 10 및 도 11에 도시된 바와는 다르게 투명 전극층(121)의 측벽은 제 1 개구부들(H1)로부터 이격될 수 있다. 투명 전극층(121)은 ITO(indium tin oxide), IZO(indium zinc oxide) 또는 ITZO(indium tin zinc oxide)와 같은 투명 도전성 산화물을 포함할 수 있다.
제 1 절연층(123)은 투명 전극층(121)과 제 1 서브 전극층(122) 사이로 연장될 수 있다. 제 1 절연층(123)은 제 3 개구부들(H3)을 가질 수 있다. 제 3 개구부들(H3)은 제 1 절연층(123)을 전부 관통하는 오픈 홀 형태를 가질 수 있다. 제 3 개구부들(H3)은 발광 구조체(110)의 상기 메사 영역 상의 제 1 절연층(123)을 관통하여 제 1 서브 전극층(122)의 상부면을 노출할 수 있다. 제 3 개구부들(H3)은 제 1 서브 전극층(122)이 투명 전극층(121)과 접속하는 연결 통로로 이용될 수 있다.
제 1 절연층(123)은 제 2 반도체층(116)보다 낮은 굴절률을 갖는 절연성 물질로 이루어질 수 있다. 제 1 절연층(123)은 실리콘 산화막(SiO2), 티타늄 산화막(TiO2) 또는 니오비윰 산화막(Nb2O5)과 같은 절연 물질로 이루어진 단일층일 수 있다. 이와는 다르게, 제 1 절연층(123)은 제 2 반도체층(116)보다 낮은 굴절률을 가지면서, 서로 다른 굴절률을 갖는 복수의 층들이 교대로 반복 적층된 구조를 가질 수 있다. 예를 들어, 상기 복수의 층들의 어느 하나는 실리콘 산화막(SiO2)일 수 있고, 다른 하나는 티타늄 산화막(TiO2) 또는 니오비윰 산화막(Nb2O5)일 수 있다. 이에 따라, 제 1 절연층(123)은 무지향성 반사(OmniDirectional Reflective; ODR) 구조 또는 분포 브래그 반사(Distributed Bragg Reflective; DBR) 구조를 가질 수 있다.
제 1 서브 전극층(122)은 제 1 절연층(123)의 상부면을 덮을 수 있다. 제 1 서브 전극층(122)은 제 1 절연층(123)의 제 3 개구부들(H3) 내로 연장될 수 있꼬, 제 3 개구부들(H3)에 의해 노출된 투명 전극층(121)과 접할 수 있다. 제 1 서브 전극층(122)은 은(Ag) 또는 알루미늄(Al)과 같은 반사 금속 물질을 포함할 수 있다.
제 3 서브 전극층(126)의 제 3 패턴(126a)은 제 2 서브 전극층(124)의 제 1 패턴(124a), 제 1 서브 전극층(122) 및 투명 전극층(121)을 통해 제 2 반도체층(116)에 접속될 수 있다. 제 3 서브 전극층(126)의 제 4 패턴(126b)은 제 2 서브 전극층(124)의 제 2 패턴(124b)을 통해 제 1 반도체층(112)에 접속될 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 발광 소자 패키지를 설명하기 위한 개략적인 평면도이다. 설명의 편의를 위해, 도 1의 반도체 발광 소자 패키지(1)과의 차이점을 위주로 설명한다.
도 12를 참조하여, 본 발명의 실시예들에 따른 반도체 발광 소자 패키지는 실장 기판(200), 반도체 발광 소자(20) 및 봉지층(30)을 포함할 수 있다. 반도체 발광 소자(20)는 발광 구조체(110) 및 전극 구조체(160)를 포함할 수 있다. 발광 구조체(110)는 서로 다른 도전형을 갖는 제 1 및 제 2 반도체층들(112, 116) 및 이들 사이의 활성층(114)을 포함할 수 있다. 전극 구조체(160)는 제 1 반도체층(112)에 전기적으로 접속되는 제 1 전극(140a), 및 제 2 반도체층(116)에 전기적으로 접속되는 제 2 전극(140b)을 포함할 수 있다. 제 1 전극(140a) 및 제 2 전극(140b)의 구조 및 전기적 연결에 대해서는 도 13을 참조하여 상세히 설명한다.
반도체 발광 소자(20)는 도전성 접착 부재(미도시)를 개재하여 실장 기판(200)의 제 2 배선 라인(220) 상에 실장될 수 있다. 도전성 접착 부재(미도시)는 실장 기판(200)의 제 2 배선 라인(220)과 반도체 발광 소자(20)의 제 1 전극(140a)을 전기적으로 연결할 수 있다. 본 실시예에서, 발광 구조체(110)의 일부 영역은 전부 제거되어 제 2 전극(140b)을 노출할 수 있다. 노출된 제 2 전극(140b) 상에는 와이어 본딩을 위한 본딩 패드(BP)가 배치될 수 있다. 와이어(W)는 반도체 발광 소자(20)의 제 2 전극(140b) 및 실장 기판(200)의 제 1 배선 라인(210)을 전기적으로 연결할 수 있다. 와이어(W)는 예컨대, 금(Au)을 포함할 수 있다.
봉지층(30)은 반도체 발광 소자(20)를 밀봉할 수 있다. 일 예로, 봉지층(30)은 형광체가 분산된 수지를 포함할 수 있다. 상기 형광체는 예컨대, 녹색 형광체 및/또는 적색 형광체를 포함할 수 있다.
실장 기판(200)에 인가되는 전기적 신호에 의해 활성층(114)에 전자-정공 재결합이 일어날 수 있다. 전자-정공 재결합에 의해 생성되는 빛은 제 1 반도체층(112)을 통해 상부로 방출될 수 있다. 이하, 본 발명의 실시예들에 따른 반도체 발광 소자(20)에 대해 상세히 설명한다.
도 13은 본 발명의 실시예들에 따른 반도체 발광 소자의 단면도들이다.
도 13을 참조하여, 반도체 발광 소자(20)는 발광 구조체(110) 및 전극 구조체(160, 도 12 참조)를 포함할 수 있다. 본 실시예에서, 성장 기판은 제공되지 않을 수 있다. 예를 들어, 반도체 발광 소자의 제조 방법에서, 상기 성장 기판 상에 발광 구조체(110) 및 전극 구조체(160)를 형성한 후, 상기 성장 기판은 제거될 수 있다. 발광 구조체(110)는 서로 다른 도전형을 갖는 제 1 및 제 2 반도체층들(112, 116)과 이들 사이의 활성층(114)을 포함할 수 있다. 제 1 및 제 2 반도체층들(112, 116)과 활성층(114)은 도 2 내지 도 6을 참조하여 설명한 바와 동일한 물질을 포함할 수 있다. 전극 구조체(160)는 제 2 반도체층(116) 상에 차례로 적층된 제 2 전극(140b) 및 제 1 전극(140a)을 포함할 수 있다.
발광 구조체(110)는 적어도 하나의 식각 영역 및 메사 영역을 포함할 수 있다. 예를 들어, 발광 구조체(110)는 제 2 반도체층(116) 및 활성층(114)을 관통하여 제 1 반도체층(112)의 상부면을 노출하는 적어도 하나의 제 1 개구부(H1)를 가질 수 있으며, 제 1 반도체층(112)을 노출시키는 제 1 개구부들(H1)이 제공되는 영역들이 상기 식각 영역들에 해당할 수 있다. 제 1 개구부들(H1)은 성장 기판(100)의 제 1 영역(R1) 상에 위치할 수 있다. 구체적으로, 제 1 개구부들(H1)은 제 1 영역(R1) 상에 제공되고, 제 2 영역(R2) 상에 제공되지 않을 수 있다. 복수 개의 제 1 개구부들(H1)은 제 1 영역(R1) 상에서 2차원적으로 배치될 수 있다. 상기 메사 영역은 상기 식각 영역들의 형성 동안 식각되지 않은 발광 구조체(110)의 영역에 해당할 수 있다. 즉, 상기 메사 영역은 제 1 개구부들(H1)이 형성되지 않은 영역일 수 있다.제 2 전극(140b)은 제 2 반도체층(116)상에 차례로 적층된 제 1 서브 전극층(122), 제 1 절연층(123) 및 제 2 서브 전극층(124)을 포함할 수 있다. 제 1 절연층(123)은 복수 개의 제 3 개구부들(H3)을 구비할 수 있으며, 제 2 서브 전극층(124)은 제 3 개구부들(H3)을 통해 제 1 서브 전극층(122)과 접할 수 있다. 제 1 서브 전극층(122), 제 1 절연층(123) 및 제 2 서브 전극층(124)은 각각 도 10 및 도 11을 참조하여 설명한 반도체 발광 소자의 제 1 서브 전극층(122), 제 1 절연층(123) 및 제 2 서브 전극층(124)과 동일, 유사한 물질 및 동일, 유사한 구성을 가질 수 있다. 제 2 전극(140b)은 다층 구조의 반사막으로 기능할 수 있다.
제 1 전극(140a)는 제 2 전극(140b) 상에 차례로 도전성 접착층(146) 및 도전 기판(148)을 포함할 수 있다. 예를 들어, 도전성 접착층(146)은 도전성 물질 금속층일 수 있다. 도전성 접착층(146)이 금속층일 경우, 금속층은 예를 들어, Au, Ag, Pt, Ni, Cu, Sn, Al, Pb, Cr, Ti 중 적어도 하나를 포함할 수 있다. 도전 기판(148)은 예를 들어, 실리콘, 스트레인 실리콘(strained Si), 실리콘 합금, SOI(Silicon-On-Insulator), 실리콘 카바이드(SiC), 실리콘 게르마늄(SiGe), 실리콘 게르마늄 카바이드(SiGeC), 게르마늄, 게르마늄 합금, 갈륨 아세나이드(GaAs), 인듐 아세나이드(InAs) 및 III-V 반도체, II-VI반도체 중 하나일 수 있다.
제 2 전극(140b)과 제 1 전극(140a) 사이에 제 2 절연층(125)이 개재되어, 이들을 전기적으로 절연시킬 수 있다. 제 2 절연층(125)은 실리콘 산화막을 포함할 수 있다.
제 1 전극(140a)은 연결 콘택(142)을 통해 제 1 반도체층(112)과 전기적으로 접속될 수 있다. 연결 콘택(142)은 제 2 절연층(125), 제 2 전극(140b), 제 2 반도체층(116) 및 활성층(114)을 관통하여 제 1 반도체층(112)을 노출하는 제 1 개구부(H1) 내에 배치될 수 있다. 연결 콘택(142)은 제 1 반도체층(112)과 접촉하여 n 콘택들(NC)을 형성할 수 있다 연결 콘택(142)은 Cu, Al 또는 W과 같은 금속 물질을 포함할 수 있다. 연결 콘택(142)과 제 1 개구부(H1)의 측벽 사이에는 절연 스페이서(144)가 배치될 수 있다. 절연 스페이서(144)는 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
연결 콘택(142)은 복수 개로 제공될 수 있다. 즉, 제 1 개구부(H1)는 복수 개로 제공될 수 있다. 복수 개의 제 1 개구부들(H1)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 2차원적으로 배치될 수 있다. 도 3 내지 도 6에서 설명한 바와 같이, 제 1 개구부들(H1)의 면적은 반도체 발광 소자(20)의 광효율에 영향을 미칠 수 있다.
제 1 개구부들(H1)의 위치에 따라, n 콘택들(NC)은 상기 식각 영역들 상에 위치할 수 있다. 구체적으로, n 콘택들(NC)은 제 1 영역(R1) 상에 제공되고, 제 2 영역(R2) 상에 제공되지 않을 수 있다. n 콘택들(NC)은 제 1 영역(R1) 상에서 2차원적으로 배치될 수 있다. n 콘택들(NC)의 폭 및 배치 관계는 전류 확산 및 광 추출 효율에 영향을 미칠 수 있다. n 콘택들(NC)의 폭 및 배치 관계는 전류 확산 및 광 추출 효율의 향상을 위해 제한될 수 있다. 구체적으로, p 콘택(PC)은 제 1 영역(R1) 및 제 2 영역(R2) 상에서 발광 구조체(110)의 상면 전면에 걸쳐 형성될 수 있고, n 콘택들(NC)은 제 1 영역(R1) 상에서 균일한 밀도로 제공될 수 있다. 이에 따라, 제 1 영역(R1) 상에서 발광 구조체(110)는 균일한 휘도의 빛을 생성할 수 있으며, 제 2 영역(R2) 상에서 발광 구조체(110)가 생성하는 빛의 휘도는 제 1 방향(D1)으로 갈수록 작아질 수 있다. 이를 통해, 제 2 영역(R2) 상에서 그라데이션(gradation) 효과를 갖는 반도체 발광 소자가 제공될 수 있다.
발광 구조체(110)의 일부 영역은 전부 제거되어 제 2 전극(140b)을 노출할 수 있다. 이때, 제 1 서브 전극층(122)이 함께 제거될 수 있으며, 제 1 절연층(123)이 노출될 수 있다. 노출된 제 1 절연층(123) 상에는 와이어 본딩을 위한 본딩 패드(BP)가 배치될 수 있다. 본딩 패드(BP)는 제 1 절연층(123)을 관통하여 제 2 서브 전극층(124)에 접속될 수 있다. 본딩 패드(BP)는 도 12를 참조하여 설명한 본딩 패드(BP) 에 해당할 수 있다. 와이어(W)는 반도체 발광 소자(20)의 제 2 전극(140b) 및 실장 기판(200, 도 2 참조)의 제 1 배선 라인(210, 도 2 참조)을 전기적으로 연결할 수 있다. 와이어(W)는 예컨대, 금(Au)을 포함할 수 있다. 도 13에서는, 본딩 패드(BP)가 제 2 영역(R2) 상에 형성되는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 본딩 패드(BP)는 제 1 영역(R1) 상의 발광 구조체(110)의 일부를 제거하여 노출된 제 2 전극(140b) 상에 형성될 수 있다.
도 14는 본 발명의 실시예들에 따른 반도체 발광 소자 패키지를 설명하기 위한 개략적인 평면도이다. 도 15는 제 1 반도체 발광 소자들 및 제 2 반도체 발광 소자들을 설명하기 위한 개략적인 평면도로, 제 1 방향으로 배열되는 한 개 열의 제 1 반도체 발광 소자 및 제 2 반도체 발광 소자들을 도시하고 있으며, 제 1 반도체 발광 소자들 및 제 2 반도체 발광 소자들의 N 콘택들 및 p 콘택의 배치를 도시하고 있다. 도 16은 본 발명의 실시예들에 따른 반도체 발광 소자 패키지의 단면도로, 도 14의 Ⅲ-Ⅲ'선에 따른 단면에 해단한다.
도 14 내지 도 16을 참조하여, 반도체 발광 소자 패키지(3)는 실장 기판(200), 제 1 반도체 발광 소자들(10) 및 제 2 반도체 발광 소자들(60)을 포함할 수 있다.
실장 기판(200)은 패키지 기판 또는 외부 장치의 마더 기판일 수 있다. 실장 기판(200)은 PCB 기판일 수 있다. 도시하지는 않았으나, 실장 기판(200) 상에는 트랜지스터와 같은 다양한 반도체 소자가 직접될 수 있다. 실장 기판(200)은 그의 상면에 제 1 반도체 발광 소자들(10) 및 제 2 반도체 발광 소자들(60)의 전기적 연결을 위한 제 3 배선 라인들(230) 및 제 4 배선 라인들(240)을 가질 수 있다. 제 3 배선 라인들(230) 및 제 4 배선 라인들(240) 각각의 끝단에는 상기 반도체 소자와의 접속을 위한 기판 패드들(SP1, SP2)이 제공될 수 있다.
제 1 반도체 발광 소자들(10) 및 제 2 반도체 발광 소자들(60)은 실장 기판(200) 상에 실장될 수 있다. 제 2 반도체 발광 소자들(60)은 제 1 방향(D1) 및 제 1 방향(D1)과 교차(예컨대, 직교)하는 제 2 방향(D2)을 따라 배치되어 복수의 행과 열을 이룰 수 있다. 제 1 반도체 발광 소자들(10)은 제 2 반도체 발광 소자들(60)의 제 1 방향(D1)의 일측에 배치될 수 있다. 상게하게는, 제 1 반도체 발광 소자들(10) 각각은 제 2 반도체 발광 소자들(60)의 제 1 방향(D1)의 일측에 위치하고, 제 2 방향(D2)으로 배열될 수 있다.
제 2 반도체 발광 소자들(60)은 그라데이션 효과를 갖지 않는 반도체 발광 소자일 수 있다. 예를 들어, 도 15에 도시된 바와 같이, 제 2 반도체 발광 소자들(60)의 p 콘택(PC2)은 제 2 반도체 발광 소자들(60)의 전면을 덮도록 형성될 수 있으며, 제 2 반도체 발광 소자들(60)의 n 콘택들(NC2)은 p 콘택(PC2)이 제공되는 영역에서 균일 밀도로 제공될 수 있다. 즉, 도 2 내지 도 5를 참조하여 설명한 제 1 반도체 발광 소자(10)의 제 1 영역(R1)과 동일하게, 제 2 반도체 발광 소자들(60)의 n 콘택들(NC2)은 제 2 반도체 발광 소자들(60)의 전면에 걸쳐 균일하게 제공될 수 있다. 이에 따라, 제 2 반도체 발광 소자들(60)은 평면적 관점에서 그 위치에 따라 동일한 휘도의 광을 방출하는 반도체 발광 소자일 수 있다.
제 1 반도체 발광 소자들(10)은 그라데이션 효과를 갖는, 도 2 내지 도 11을 참조하여 설명한 반도체 발광 소자와 동일할 수 있다. 예를 들어, 도 15에 도시된 바와 같이, 제 1 반도체 발광 소자들(10)의 p 콘택(PC1)은 제 1 반도체 발광 소자들(10)의 전면을 덮도록 형성될 수 있으며, 제 1 반도체 발광 소자들(10)의 n 콘택들(NC1)이 균일하게 제공되는 제 1 영역(R1), 및 제 1 영역(R1)으로부터 제 1 방향(D1)에 배치되고 n 콘택들(NC1)이 제공되지 않는 제 2 영역(R2)을 가질 수 있다. 이에 따라, 제 1 반도체 발광 소자들(10)은 제 1 방향(D1)으로 갈수록 휘도가 낮아지는 광을 방출하는 반도체 발광 소자일 수 있다. 즉, 제 1 반도체 발광 소자들(10)은 제 2 반도체 발광 소자들(60)로부터 제 1 방향(D1)으로 갈수록 휘도가 낮아질 수 있다. 이때, 제 1 영역(R1) 상에 제공되는 n 콘택(NC) 의 면적의 합은 제 2 반도체 발광 소자의 단위 면적당 n 콘택(NC2) 의 면적의 합과 동일할 수 있다. 즉, 제 2 반도체 발광 소자(60)에서 방출되는 광의 휘도와 제 1 반도체 발광 소자(10)의 제 1 영역(D1)에서 방출되는 광의 휘도는 동일할 수 있으며, 제 2 반도체 발광 소자(60)에서 방출되는 광의 휘도 및 제 1 반도체 발광 소자(10)의 제 1 영역(D1)에서 방출되는 광의 휘도는 제 1 반도체 발광 소자(10)의 제 2 영역(D2)에서 방출되는 광의 휘도보다 클 수 있다. 이에 따라, 반도체 발광 소자 패키지(3)는 제 2 반도체 발광 소자들(60)이 제공되는 영역에서 균일한 휘도의 광을 방출하고, 제 1 반도체 발광 소자들(10)이 제공되는 외각부에서 방출되는 광의 휘도가 점차 낮아질 수 있다. 도 14에서는, 제 1 반도체 발광 소자들(10) 및 제 2 반도체 발광 소자들(60)이 제 1 방향(D1)으로 서로 분리된 영역에 제공되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 제 2 반도체 발광 소자들(60)은 반도체 발광 소자 패키지(3)의 중심부에 제공되어 균일한 휘도의 광을 방출할 수 있으며, 제 1 반도체 발광 소자들(10)은 반도체 발광 소자 패키지(3)의 외각부에 제공되어 반도체 발광 소자 패키지(3)의 외각으로 갈수록 휘도가 감소하는 광을 방출할 수 있다.
제 1 반도체 발광 소자들(10)은 제 1 발광 구조체(110) 및 제 1 전극 구조체를 포함할 수 있다. 제 1 발광 구조체(110)는 서로 다른 도전형을 갖는 제 1 및 제 2 반도체층들(112, 116) 및 이들 사이의 활성층(114)을 포함할 수 있다. 상기 제 1 전극 구조체는 제 2 반도체층(116)에 전기적으로 접속되는 제 1 전극(120a), 및 제 1 반도체층(112)에 전기적으로 접속되는 제 2 전극(120b)을 포함할 수 있다. 제 1 전극(120a) 및 제 2 전극(120b)은 도 1 내지 도 7을 참조하여 설명한 것과 동일 및 유사할 수 있다.
제 2 반도체 발광 소자들(60)은 제 2 발광 구조체(110-1) 및 제 2 전극 구조체(120-1)를 포함할 수 있다. 제 2 발광 구조체(110-1)는 서로 다른 도전형을 갖는 제 1 및 제 2 반도체층들(112-1, 116-1) 및 이들 사이의 활성층(114-1)을 포함할 수 있다. 상기 제 2 전극 구조체(120-1)는 제 2 반도체층(116-1)에 전기적으로 접속되는 제 1 전극, 및 제 1 반도체층(112-1)에 전기적으로 접속되는 제 2 전극을 포함할 수 있다. 도 16에서는 설명의 편의를 위하여 제 2 전극 구조체(120-1)를 개략적으로 표시하였으나, 도 15를 참조하여 설명한 바와 같이, 제 2 전극 구조체(120-1)의 p 콘택(PC2)을 구성하는 상기 제 1 전극은 제 2 반도체층(116-1)의 전면을 덮도록 형성될 수 있으며, 제 2 전극 구조체(120-1)의 n 콘택들(NC2)을 구성하는 상기 제 2 전극은 p 콘택(PC2)이 제공되는 영역에서 균일 밀도로 제공될 수 있다.
제 1 반도체 발광 소자들(10)의 제 1 전극 구조체(120a, 120b) 및 제 2 반도체 발광 소자들(60)의 제 2 전극 구조체(120-1)는 실장 기판(200)의 제 3 및 제 4 배선 라인들(230, 240)에 연결될 수 있다. 예를 들어, 제 1 반도체 발광 소자들(10)의 제 1 전극(120a) 및 제 2 전극(120b)은 실장 기판(200)의 제 3 배선 라인들(230)에 접속되고, 제 2 반도체 발광 소자들(60)의 제 2 전극 구조체들(210-1)은 실장 기판(200)의 제 4 배선 라인들(240)에 접속될 수 있다. 제 3 배선 라인들(230)은 도 2를 참조하여 설명한 제 1 배선 라인들(210) 및 제 2 배선 라인들(220)을 포함할 수 있다. 도시하지는 않았으나, 제 1 반도체 발광 소자들(10) 및 제 2 반도체 발광 소자들(60)은 솔더 범프와 같은 연결 단자를 이용하여 실장 기판(200)에 실장될 수 있다.
제 1 반도체 발광 소자들(10) 및 제 2 반도체 발광 소자들(60) 사이는 분리막(SL)이 개재될 수 있다. 분리막(SL)은 제 1 반도체 발광 소자들(10) 및 제 2 반도체 발광 소자들(60)을 분리시킬 수 있으며, 제 1 반도체 발광 소자들(10) 및 제 2 반도체 발광 소자들(60)이 각각 별개의 발광 소자로 작동할 수 있도록 절연시킬 수 있다.
제 1 반도체 발광 소자들(10) 및 제 2 반도체 발광 소자들(60) 상에 파장 변환층들(CF)이 제공될 수 있다. 반도체 발광 소자 패키지(3)의 구동 시, 파장 변환층들(CF)은 대응되는 제 1 및 제 2 반도체 발광 소자들(10, 60)에서 방출되는 빛들을 원하는 파장들로 변환시킬 수 있다. 파장 변환층들(CF)은 파장 변환 물질들을 포함할 수 있다. 상기 파장 변환 물질은 제 1 반도체 발광 소자들(10) 및 제 2 반도체 발광 소자들(60)에서 생성된 일 파장의 빛을 변환시킬 수 있다. 예를 들어, 상기 파장 변환 물질은 퀀텀닷(quantum dot) 형광체를 포함하고, 상기 퀀텀닷 형광체는 나노 사이즈의 입자를 가질 수 있다. 상기 퀀텀닷 형광체는 III-V 또는 II-VI 화합물 반도체를 이용하여 코어(core)-쉘(Shell) 구조를 가질 수 있다. 예를 들어, 코어(core)는 CdSe 및/또는 InP 등을 포함할 수 있다. 쉘(shell)은 ZnS 및/또는 ZnSe을 포함할 수 있다. 또한, 상기 퀀텀닷 형광체는 상기 코어 및 상기 쉘의 안정화를 위한 리간드(ligand)를 더 포함할 수 있다. 또 다른 예로, 추가 파장 변환 입자들이 파장 변환층들(CF) 중 적어도 하나의 상부에 더 제공될 수 있다.
파장 변환층들(CF) 사이는 분리막(SL)이 개재될 수 있다. 격벽 구조체(PT)는 제 1 반도체 발광 소자들(10) 및 제 2 반도체 발광 소자들(60)에서 생성되는 빛들이 혼합되지 않도록 상기 빛들을 차폐할 수 있다. 격벽 구조체(PT)는 픽셀 오프닝들을 정의할 수 있다. 즉, 상기 픽셀 오프닝들은 격벽 구조체(PT) 내에 제공되며, 격벽 구조체(PT)에 의해 둘러싸일 수 있다. 상기 픽셀 오프닝들은 격벽 구조체(PT)에 의해 서로 분리될 수 있다. 상기 픽셀 오프닝들 각각은 하나의 픽셀(pixel)로 정의될 수 있다.
제 3 배선 라인들(230) 및 제 4 배선 라인들(240)은 각각 제 1 반도체 발광 소자들(10) 및 제 2 반도체 발광 소자들(60)의 외측으로 연장될 수 있다. 제 3 배선 라인들(230)은 제 1 반도체 발광 소자들(10)의 외측에 위치하는 제 1 기판 패드들(SP1)에 각각 접속될 수 있으며, 제 4 배선 라인들(240)은 제 2 반도체 발광 소자들(60)의 외측에 위치하는 제 2 기판 패드들(SP2)에 각각 접속될 수 있다. 제 1 기판 패드들(SP1) 및 제 2 기판 패드들(SP2)은 각각 실장 기판(200)에 직접된 반도체 소자로부터 제 1 반도체 발광 소자들(10) 및 제 2 반도체 발광 소자들(60)에 전기적 신호를 인가하는 접속 단자의 역할을 할 수 있다.
상기와 같이 균일한 휘도의 빛을 생성하는 제 2 반도체 발광 소자들(60)의 제 1 방향(D1)의 일측에 그라데이견 효과를 갖는 빛을 생성하는 제 1 반도체 발광 소자들(10)을 배치함으로 인해, 제 1 방향(D1)의 외각에서 연속적으로 휘도가 감소하는 빛을 생성하는 반도체 발광 소자 패키지(3)가 제공될 수 있다. 즉, 본 발명의 실시예에 따르면, 필요에 따라 일 영역에서 균일한 휘도의 광을 생성하고, 다른 영역에서 그라데이션 효과를 갖는 광을 생성하는 반도체 발광 소자 패키지가 제공될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 성장 기판
110: 발광 구조체
112: 제 1 반도체층 114: 활성층
116: 제 2 반도체층 120: 제 2 전극
121: 반사 전극층 122: 제 1 서브 전극층
123: 제 1 절연층 124: 제 2 서브 전극층
125: 제 2 절연층 126: 제 3 서브 전극층
127: 제 3 절연층 130: 매립층
200: 실장 기판
NC: n 콘택 PC: p 콘택
112: 제 1 반도체층 114: 활성층
116: 제 2 반도체층 120: 제 2 전극
121: 반사 전극층 122: 제 1 서브 전극층
123: 제 1 절연층 124: 제 2 서브 전극층
125: 제 2 절연층 126: 제 3 서브 전극층
127: 제 3 절연층 130: 매립층
200: 실장 기판
NC: n 콘택 PC: p 콘택
Claims (20)
- 제 1 영역 및 상기 제 1 영역으로부터 제 1 방향으로 이격되는 제 2 영역을 갖는 기판;
상기 기판 상에 순차적으로 적층되는 제 1 반도체층, 활성층 및 제 2 반도체층을 포함하는 발광 구조체;
상기 제 2 반도체층 상의 제 1 전극; 및
상기 제 1 전극, 상기 제 2 반도체층 및 상기 활성층을 관통하여 상기 제 1 반도체층을 노출하는 제 1 개구부들을 통해 상기 제 1 반도체층에 전기적으로 접속되는 제 2 전극을 포함하되,
상기 제 1 전극은 상기 제 1 영역 및 상기 제 2 영역 상에서 상기 제 2 반도체층과 접하고,
상기 제 1 개구부들은 상기 제 1 영역 상에 배치되는 반도체 발광 소자.
- 제 1 항에 있어서,
상기 제 1 영역 상에서 단위 면적당 상기 제 1 개구부들 면적의 합은 상기 제 1 방향으로 갈수록 작아지는 반도체 발광 소자. - 제 2 항에 있어서,
단위 면적당 상기 제 1 개구부들의 수는 상기 제 1 방향으로 갈수록 작아지는 반도체 발광 소자. - 제 2 항에 있어서,
상기 제 1 개구부들 각각의 면적은 상기 제 1 방향으로 갈수록 작아지는 반도체 발광 소자. - 제 1 항에 있어서,
상기 제 1 방향에 따른 상기 제 2 영역의 길이는 상기 제 1 개구부들 간의 간격의 1.5배 내지 20배인 반도체 발광 소자. - 제 1 항에 있어서,
상기 제 1 전극은 상기 제 1 전극을 수직 관통하고, 상기 제 2 영역 상에 배치되는 제 2 개구부들을 포함하는 반도체 발광 소자. - 제 1 항에 있어서,
상기 발광 구조체는 메사 영역 및 상기 메사 영역보다 얇은 두께를 가지며 상기 제 1 반도체층을 노출하는 식각 영역을 포함하고,
상기 식각 영역에서, 상기 제 2 전극은 상기 개구부들을 통과하여 상기 제 1 반도체층과 직접 접하는 반도체 발광 소자. - 제 1 항에 있어서,
각각의 상기 개구부들 내에서 상기 제 1 전극, 상기 제 2 반도체층 및 상기 활성층을 관통하여 상기 제 1 반도체층과 접하는 콘택들을 더 포함하되,
상기 제 2 전극은 상기 콘택들을 통해 상기 제 1 반도체층과 전기적으로 접속되는 반도체 발광 소자.
- 순차적으로 적층된 제 1 반도체층, 활성층, 및 제 2 반도체층을 포함하는 발광 구조체, 상기 발광 구조체는 제 1 영역 및 상기 제 1 영역으로부터 제 1 방향으로 이격되는 제 2 영역을 갖고;
상기 제 2 반도체층 상에서 상기 제 2 반도체층과 접하여 제 1 콘택을 구성하는 제 1 전극; 및
상기 제 2 반도체층, 및 상기 활성층을 관통하여 상기 제 1 반도체층과 접하여 제 2 콘택들을 구성하는 제 2 전극들을 포함하되,
평면적 관점에서, 상기 제 1 영역 상에서 단위 면적당 상기 제 2 전극들의 면적의 합은 상기 제 2 영역 상에서 단위 면적당 상기 제 2 전극들의 면적의 합보다 큰 반도체 발광 소자.
- 제 9 항에 있어서,
상기 제 2 콘택들은 동일한 평면 형상을 갖되,
상기 제 1 방향으로 갈수록 단위 면적당 상기 제 2 콘택들의 수는 제 1 방향으로 갈수록 작아지는 반도체 발광 소자. - 제 9 항에 있어서,
상기 제 1 방향으로 갈수록 단위 면적당 상기 제 2 콘택들의 수는 동일하되,
상기 제 2 콘택들 각각의 면적은 상기 제 1 방향으로 갈수록 감소하는 반도체 발광 소자. - 제 9 항에 있어서,
상기 제 2 전극들은 상기 제 1 영역 상에 위치하고, 상기 제 2 영역 상에 제공되지 않는 반도체 발광 소자. - 제 12 항에 있어서,
상기 제 1 전극은 상기 제 2 영역 상에 배치되는 제 2 개구부들을 포함하는 반도체 발광 소자. - 제 9 항에 있어서,
상기 제 2 전극은 상기 제 2 반도체층, 및 상기 활성층을 관통하여 상기 제 1 반도체층을 노출하는 제 1 개구부들 내에 제공되되,
상기 제 1 방향에 따른 상기 제 2 영역의 길이는 상기 제 1 개구부들 간의 간격의 1.5배 내지 20배인 반도체 발광 소자.
- 기판;
상기 기판 상에 배치되고, 제 1 반도체 발광 소자; 및
상기 기판 상에 배치되고, 상기 제 1 반도체 발광 소자의 제 1 방향으로 인접하여 배치되는 제 2 반도체 발광 소자를 포함하되,
상기 제 1 반도체 발광 소자는:
제 1 반도체층, 제 1 활성층 및 제 2 반도체층을 포함하고, 상기 제 2 반도체 발광 소자에 인접한 제 1 영역 및 상기 제 1 영역의 상기 제 1 방향의 일측에 위치하는 제 2 영역을 갖는 제 1 발광 구조체;
상기 제 2 반도체층 상의 제 1 전극; 및
상기 제 1 영역 상에 배치되고, 상기 제 2 반도체층 및 상기 활성층을 관통하여 상기 제 1 반도체층을 노출하는 제 1 개구부들 내의 제 2 전극들을 포함하고,
상기 제 2 반도체 발광 소자는:
제 3 반도체층, 제 2 활성층 및 제 4 반도체층을 포함하는 제 2 발광 구조체;
상기 제 4 반도체층 상의 제 3 전극; 및
상기 제 4 반도체층 및 상기 제 2 활성층을 관통하여 상기 제 3 반도체층을 노출하는 제 2 개구부들 내의 제 4 전극들을 포함하는 반도체 발광 소자 패키지.
- 제 15 항에 있어서,
평면적 관점에서,
상기 제 1 반도체 발광 소자의 상기 제 1 영역 상에서 단위 면적당 상기 제 1 개구부들의 면적의 합은,
상기 제 2 영역 상에서 단위 면적당 상기 제 1 개구부들의 면적의 합보다 큰 반도체 발광 소자 패키지. - 제 15 항에 있어서,
단위 면적당 상기 제 1 개구부들의 수는 상기 제 1 방향으로 갈수록 작아지는 반도체 발광 소자 패키지. - 제 15 항에 있어서,
단위 면적당 상기 제 1 개구부들의 수는 동일하되,
상기 제 1 개구부들 각각의 면적은 상기 제 1 방향으로 갈수록 작아지는 반도체 발광 소자 패키지. - 제 15 항에 있어서,
상기 제 1 개구부들은 상기 제 2 영역 상에 제공되지 않는 반도체 발광 소자 패키지. - 제 15 항에 있어서,
상기 제 1 방향에 따른 상기 제 2 영역의 길이는 상기 제 1 개구부들 간의 간격의 1.5배 내지 20배인 반도체 발광 소자 패키지.
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