KR20210054354A - 반도체 소자 - Google Patents

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KR20210054354A
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semiconductor
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조근휘
홍병학
강명길
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삼성전자주식회사
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Abstract

반도체 소자는, 기판 상에, 상기 기판 표면에 수직한 수직 방향으로 교대로 반복 적층되는 실리콘 게르마늄 패턴들 및 실리콘 패턴들을 포함하는 액티브 구조물이 구비된다. 상기 액티브 구조물의 표면 및 기판 상에 구비되고, 상기 기판 표면에 수평한 제2 방향으로 연장되는 게이트 구조물이 구비된다. 상기 액티브 구조물에서 상기 제2 방향과 수직한 제1 방향의 양 측벽 상에 형성되고, 소오스/드레인 영역으로 제공되는 반도체막이 포함된다. 상기 실리콘 게르마늄 패턴들은 실리콘이 도핑된 실리콘 리치 실리콘 게르마늄을 포함한다. 상기 반도체 소자는 우수한 특성을 가질 수 있다.

Description

반도체 소자{SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게, 본 발명은 액티브 핀 구조물을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자에서, 서로 다른 반도체 물질이 교차하여 반복 적층된 액티브 핀 구조물 상에 핀 전계 효과 트랜지스터가 형성될 수 있다. 상기 핀 전계 효과 트랜지스터는 상기 액티브 핀 구조물에서 전자가 이동할 수 있는 부위가 제한되므로, 상기 핀 전계 효과 트랜지스터의 온 전류가 감소될 수 있다.
본 발명의 일 과제는 우수한 특성을 갖는 반도체 소자를 제공하는데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 소자는, 기판 상에, 상기 기판 표면에 수직한 수직 방향으로 교대로 반복 적층되는 실리콘 게르마늄 패턴들 및 실리콘 패턴들을 포함하는 액티브 구조물이 구비된다. 상기 액티브 구조물의 표면 및 기판 상에 구비되고, 상기 기판 표면에 수평한 제2 방향으로 연장되는 게이트 구조물이 구비된다. 상기 액티브 구조물에서 상기 제2 방향과 수직한 제1 방향의 양 측벽 상에 형성되고, 소오스/드레인 영역으로 제공되는 반도체막이 포함된다. 상기 실리콘 게르마늄 패턴들은 실리콘이 도핑된 실리콘 리치 실리콘 게르마늄을 포함한다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 소자는, 기판 상에, 상기 기판 표면에 수직한 수직 방향으로 교대로 반복 적층되는 실리콘 게르마늄 패턴들 및 실리콘 패턴들을 포함하는 액티브 구조물이 구비된다. 상기 액티브 구조물의 상부면 및 상기 액티브 구조물에서 상기 기판 표면에 수평한 제2 방향의 양 측벽 상에 형성되고, 상기 제2 방향으로 연장되는 게이트 구조물이 구비된다. 상기 액티브 구조물에서 상기 제2 방향과 수직한 제1 방향의 양 측벽 상에 구비되고, 상기 게이트 구조물의 상기 제1 방향 양 측에 배치되고, 소오스/드레인 영역으로 제공되는 반도체막이 포함된다. 상기 실리콘 게르마늄 패턴들은 실리콘이 도핑된 실리콘 리치 실리콘 게르마늄을 포함하고, 상기 실리콘 게르마늄 패턴 내의 실리콘 농도는 70% 내지 85%일 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 소자는, 기판의 제1 영역 상에 구비되고, 상기 기판 표면에 수직한 수직 방향으로 서로 이격되면서 배치되는 실리콘 패턴들을 포함하는 제1 액티브 구조물이 구비된다. 상기 제1 액티브 구조물의 실리콘 패턴들의 수직 방향의 사이의 갭을 채우면서, 상기 기판 및 제1 액티브 구조물 상에 구비되는 제1 게이트 구조물이 구비된다. 상기 기판의 제2 영역 상에, 상기 수직 방향으로 교대로 반복 적층되는 실리콘 게르마늄 패턴들 및 실리콘 패턴들을 포함하는 제2 액티브 구조물이 구비된다. 상기 제2 액티브 구조물의 표면 및 기판 상에 제2 게이트 구조물이 구비된다. 상기 제2 액티브 구조물의 상기 실리콘 게르마늄 패턴들은 실리콘이 도핑된 실리콘 리치 실리콘 게르마늄을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 소자는 실리콘 패턴 및 실리콘 게르마늄 패턴이 반복 적층되는 액티브 핀 구조물이 포함되고, 상기 실리콘 게르마늄 패턴은 실리콘이 도핑된 실리콘 리치 실리콘 게르마늄을 포함할 수 있다. 즉, 상기 실리콘 게르마늄 패턴의 실리콘 농도가 증가되어, 상기 실리콘 패턴 및 실리콘 게르마늄 패턴 간의 포텐셜 장벽이 감소되어 포텐셜 웰이 낮아지거나 또는 포텐셜 웰의 경사가 완만해질 수 있다. 따라서, 상기 액티브 핀 구조물에서 전자가 이동할 수 있는 부위가 증가되어 트랜지스터의 온 전류가 증가될 수 있다.
도 1a, 1b, 2 및 3은 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 단면도, 사시도 및 평면도이다.
도 4는 제1 및 제2 반도체 패턴의 에너지 밴드를 나타낸다.
도 5 내지 도 8은 각각 액티브 구조물의 제1 반도체 패턴들에서 실리콘 농도를 나타내기 위한 사시도들이다.
도 9 내지 도 19는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들, 평면도들 및 사시도들이다.
도 20 및 도 21은 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 단면도 및 사시도이다.
도 22 및 도 23은 각각 액티브 구조물의 예비 제1 반도체 패턴들에서 실리콘 농도를 나타내기 위한 사시도들이다.
도 24는 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 25 내지 도 28은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 29는 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 30 및 도 31은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 사시도들이다.
도 32 및 도 33은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 단면도 및 사시도이다.
도 1a, 1b, 2 및 3은 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 단면도, 사시도 및 평면도이다. 도 4는 제1 및 제2 반도체 패턴의 에너지 밴드를 나타낸다. 도 5 내지 도 8은 각각 액티브 구조물의 제1 반도체 패턴들에서 실리콘 농도를 나타내기 위한 사시도들이다.
이하에서는 기판 상면에 평행하고 서로 교차하는 두 방향들을 각각 제1 및 제2 방향들로 정의하고, 기판 상면에 수직한 방향을 수직 방향으로 정의한다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
도 1a는 액티브 구조물 부위를 제1 방향으로 절단한 단면도이다. 도 1b는 액티브 구조물 부위를 제1 방향으로 절단한 단면도이다. 도 1a, 1b, 2 및 3을 참조하면, 상기 반도체 소자는 기판(100) 상에 형성된 액티브 구조물(112), 게이트 구조물(146), 제3 반도체막(134), 절연막(136)을 포함할 수 있다. 또한, 상기 반도체 소자는 소자 분리 패턴(114) 및 스페이서(130)를 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaAs, AlGaAs, InAs, InGaAs 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다.
상기 기판(100)에는 상기 제1 방향으로 연장되는 트렌치가 구비되고, 상기 트렌치 내부에는 소자 분리 패턴(114)이 구비될 수 있다. 상기 소자 분리 패턴(114) 부위는 필드 영역으로 제공되고, 상기 소자 분리 패턴들(114) 사이에 형성되는 기판(100) 부위는 액티브 영역으로 제공될 수 있다. 상기 소자 분리 패턴(114)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 액티브 구조물(112)은 교대로 반복적으로 적층된 제1 반도체 패턴(104b) 및 제2 반도체 패턴(110b)을 포함할 수 있다. 상기 액티브 구조물(112)은 필러(pillar) 형상을 가질 수 있고, 상기 액티브 구조물들(112)은 상기 제1 및 제2 방향으로 서로 이격될 수 있다. 또한, 상기 액티브 구조물들(112)은 상기 제1 및 제2 방향으로 나란하게 배치될 수 있다.
상기 제1 반도체 패턴(104b)은 상기 제2 반도체 패턴(110b)과 다른 물질을 포함할 수 있다. 예를들어, 상기 제1 반도체 패턴(104b)은 상기 기판(100) 및 제2 반도체 패턴(110b)에 대해 높은 식각 선택비를 갖는 물질을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 반도체 패턴(104b)은 실리콘이 도핑된 실리콘 게르마늄일 수 있다. 따라서, 상기 제1 반도체 패턴(104b)은 실리콘 리치 실리콘 게르마늄일 수 있다. 예시적인 실시예에서, 상기 제1 반도체 패턴에서 실리콘의 농도는 70% 이상일 수 있다. 예를들어, 상기 제1 반도체 패턴(104b)에서, 실리콘의 농도는 약 70% 내지 85% 내지 이고, 게르마늄의 농도는 약 15% 내지 30%일 수 있다. 상기 제2 반도체 패턴(110b)은 실리콘을 포함할 수 있다. 예를들어, 상기 제2 반도체 패턴(110b)은 단결정 실리콘일 수 있다. 이하에서는, 상기 제1 반도체 패턴(104b)은 실리콘 게르마늄 패턴으로 칭하고, 상기 제2 반도체 패턴(110b)은 실리콘 패턴으로 칭하면서 설명한다.
예시적인 실시예에서, 상기 액티브 구조물(112) 내의 실리콘 게르마늄 패턴들(104b)의 위치에 따라 실리콘의 농도가 다를 수 있다. 일 예로, 상기 액티브 구조물(112) 내의 실리콘 게르마늄 패턴들(104b)에서, 최상부에 형성되는 실리콘 게르마늄 패턴들(104b)에 실리콘의 농도가 가장 높을 수 있다. 또한, 상기 액티브 구조물(112)의 상부로부터 하부로 갈수록 상기 실리콘 게르마늄 패턴들(104b) 내의 실리콘의 농도가 점진적으로 감소될 수 있다. 즉, 도 5에 도시된 것과 같이, 상기 액티브 구조물(112)에서 상기 실리콘 게르마늄 패턴들(104b) 내의 실리콘 농도는 상기 기판(100) 표면으로부터 수직한 방향으로 하방으로 갈수록 점진적으로 감소될 수 있다.
일반적으로, 핀 전계효과 트랜지스터에서, 액티브 핀의 하부보다 상부에서 온 전류가 가장 많이 흐른다. 때문에, 상기 액티브 구조물(112)의 최상부에 형성되는 실리콘 게르마늄 패턴들(104b(T))에서 실리콘의 농도를 크게 증가시킴으로써 핀 전계효과 트랜지스터의 온 전류가 증가되는 효과를 크게 할 수 있다.
예시적인 실시예에서, 상기 액티브 구조물(112) 에서 각 실리콘 게르마늄 패턴들(104b) 내의 위치별로 실리콘의 농도가 다를 수 있다.
일 예로, 도 6에 도시된 것과 같이, 상기 각 실리콘 게르마늄 패턴들 (104b)에서 제1 방향의 양 측벽 부위에서 실리콘의 농도가 가장 높고, 상기 제1 방향의 양 측벽으로부터 중심 부위로 갈수록 실리콘의 농도가 점진적으로 감소될 수 있다.
일 예로, 도 7에 도시된 것과 같이, 상기 각 실리콘 게르마늄 패턴들 (104b)에서 제2 방향의 양 측벽 부위에서 실리콘의 농도가 가장 높고, 상기 제2 방향의 양 측벽으로부터 중심 부위로 갈수록 실리콘의 농도가 점진적으로 감소될 수 있다.
일 예로, 도 8에 도시된 것과 같이, 상기 각 실리콘 게르마늄 패턴들 (104b)에서 제1 방향의 양 측벽 부위 및 제2 방향의 양 측벽 부위에서 실리콘의 농도가 가장 높고, 각 실리콘 게르마늄 패턴들(104a)의 상기 제1 및 제2 방향의 측벽 부위로부터 중심 부위로 갈수록 실리콘의 농도가 점진적으로 감소될 수 있다.
일부 예시적인 실시예에서, 상기 실리콘 게르마늄 패턴들(104b)에 도핑된 실리콘의 농도는 상기 실리콘 게르마늄 패턴들(104b)의 수직 방향 위치 및 상기 각 실리콘 게르마늄 패턴들 내의 위치별로 균일할 수도 있다.
상기 액티브 구조물(112)은 핀 전계효과 트랜지스터의 채널 영역으로 제공될 수 있다.
상기 게이트 구조물(146)은 상기 액티브 구조물(112)의 제2 방향의 양 측벽과 상부면 및 상기 기판(100) 상에 형성될 수 있다. 상기 게이트 구조물(146)은 상기 제2 방향으로 연장될 수 있다. 따라서, 상기 게이트 구조물(146)은 상기 제2 방향으로 배치되는 액티브 구조물들(112)의 제2 방향의 양 측벽 및 상부면을 덮을 수 있다. 상기 게이트 구조물(146)의 상부면은 상기 액티브 구조물(112)의 상부면보다 더 높을 수 있다.
상기 게이트 구조물(146)의 측벽 상에는 상기 스페이서(130)가 구비될 수 있다. 상기 스페이서(130)는 예를들어, 실리콘 질화물을 포함할 수 있다.
상기 게이트 구조물(146)은 게이트 절연막 패턴(140), 게이트 패턴(142) 및 하드 마스크(144)를 포함할 수 있다.
상기 게이트 절연막 패턴(140)은 상기 액티브 구조물(112)의 제2 방향의 양 측벽과 상부면을 덮으면서 컨포멀하게 형성될 수 있다. 또한, 상기 게이트 절연막 패턴(140)은 상기 스페이서(130)의 내측벽에 형성될 수 있다. 따라서, 상기 게이트 절연막 패턴(140)은 상기 게이트 패턴(142)의 표면을 둘러쌀 수 있다. 예시적인 실시예들에 있어서, 상기 게이트 절연막 패턴(140) 및 게이트 패턴(142) 사이에는 일함수 조절 패턴(도시안됨)이 더 구비될 수도 있다.
예시적인 실시예에서, 상기 게이트 절연막 패턴(140)의 두께는 하나의 실리콘 게르마늄 패턴(104b)의 수직 방향의 높이의 1/2보다 더 두꺼울 수 있다. 이 경우, 상기 실리콘 게르마늄 패턴(104b)의 형성 부위를 제거하더라도, 상기 게이트 절연막 패턴(140)이 두꺼우므로 상기 게이트 절연막 패턴(140)과 상기 게이트 패턴(142)이 상기 실리콘 게르마늄 패턴(104b)이 제거된 부위 내에 형성되지 못하게 된다. 때문에, 상기 게이트 절연막 패턴(140)의 두께가 하나의 실리콘 게르마늄 패턴(104b)의 수직 방향의 높이의 1/2보다 더 두꺼운 경우에는 멀티 채널 브릿지형 트랜지스터를 형성하기가 어려울 수 있다.
상기 게이트 패턴(142)은 상기 게이트 절연막 패턴(140)상에 구비되고, 상기 액티브 구조물(112)의 제2 방향의 양 측벽과 상부면 상에 형성될 수 있다.
상기 하드 마스크(144)는 상기 게이트 절연막 패턴(140) 및 게이트 패턴(142) 상에 구비될 수 있다.
상기 게이트 절연막 패턴(140)은 예를 들어, 하프늄 산화물, 탄탈륨산화물, 지르코늄산화물 등과 같은 고유전율을 갖는 금속 산화물을 포함할 수 있다. 상기 일함수 조절 패턴은 예를 들어, 티타늄 질화물, 티타늄 산질화물, 티타늄 산탄질화물, 티타늄 실리콘 질화물, 티타늄 실리콘 산질화물, 티타늄 알루미늄 산질화물, 탄탈륨 질화물, 탄탈륨 산질화물, 탄탈륨 알루미늄 질화물, 탄탈륨 알루미늄 산질화물, 텅스텐 질화물, 텅스텐 탄질화물, 알루미늄 산화물 등을 포함할 수 있다.
상기 게이트 패턴(142)은 예를 들어, 티타늄, 알루미늄, 텅스텐 등과 같은 금속, 이들의 합금, 혹은 이들의 질화물이나 탄화물을 포함할 수 있다.
상기 하드 마스크(144)는 절연 물질을 포함하며, 예를들어, 실리콘 질화물을 포함할 수 있다.
상기 스페이서(130)의 외측벽은 상기 액티브 구조물(112)의 측벽과 상기 수직 방향으로 나란할 수 있다.
상기 제3 반도체막(134)은 상기 액티브 구조물(112) 및 기판(100) 표면 상에 구비될 수 있다. 상기 제3 반도체막(134)은 상기 액티브 구조물(112)의 제1 방향의 사이에 배치될 수 있다. 상기 제3 반도체막(134)은 트랜지스터의 소오스/드레인 영역으로 제공될 수 있다. 따라서, 상기 제3 반도체막(134)은 불순물이 도핑된 반도체 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제3 반도체막(134)은 실리콘을 포함할 수 있다. 일부 실시예에서, 상기 제3 반도체막(134)은 실리콘 게르마늄을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제3 반도체막(134)의 상부면은 상기 액티브 구조물(112)의 상부면보다는 높고 상기 게이트 구조물(146)의 하드 마스크(144)의 상부면보다는 낮을 수 있다.
상기 절연막(136)은 상기 기판(100) 및 상기 제3 반도체막(134) 상에 구비될 수 있다. 상기 절연막(136)은 상기 게이트 구조물들(146) 사이를 채울 수 있다. 상기 절연막(136)의 상부면은 상기 게이트 구조물(146)의 상부면과 동일한 평면에 위치할 수 있다. 상기 절연막(136)은 예를들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도시하지는 않았지만, 상기 반도체 소자는 상기 제3 반도체막(134) 및/또는 게이트 구조물(146)에 전기적으로 연결되는 콘택 플러그, 배선 등을 더 포함할 수 있다.
전술한 바와 같이 상기 반도체 소자는 상기 액티브 구조물(112)에 형성되는 핀 전계효과 트랜지스터를 포함한다. 그런데, 상기 액티브 구조물(112)에는 서로 다른 반도체 물질인 실리콘 게르마늄 패턴(104b) 및 실리콘 패턴(110b)이 서로 번갈아 반복 적층될 수 있다. 따라서, 상기 액티브 구조물(112)의 실리콘 게르마늄 패턴(104b)및 실리콘 패턴(110b)에서 각 에너지 밴드의 차이가 발생될 수 있다.
도 4에 도시된 것과 같이, 액티브 구조물이 실리콘 게르마늄 패턴 및 실리콘 패턴이 서로 번갈아 반복 적층되는 구조를 가지므로, 실리콘 게르마늄 및 실리콘 간의 포텐셜 장벽이 높다.(점선 참조) 따라서, 상기 핀 전계효과 트랜지스터는 실질적으로 상기 실리콘 패턴 부위에서만 채널이 형성되고 상기 실리콘 게르마늄 패턴 부위에서는 채널이 거의 형성되지 않아서, 상기 핀 전계효과 트랜지스터의 온 전류가 매우 감소될 수 있다.
그러나, 본 발명의 경우, 상기 실리콘 게르마늄 패턴(104b)에는 실리콘이 도핑되어 있다. 이와 같이, 상기 실리콘 게르마늄 패턴(104b)은 실리콘 리치 실리콘 게르마늄으로 제공됨으로써, 상기 실리콘 게르마늄 패턴(104b) 및 실리콘 패턴(110b) 간의 포텐셜 장벽이 감소되어 포텐셜 웰이 낮아지거나 또는 포텐셜 웰의 경사가 완만해질 수 있다.(실선 참조) 따라서, 상기 실리콘 패턴(110b) 뿐만 아니라, 상기 실리콘 게르마늄 패턴(104b) 부위의 일부에도 채널이 형성될 수 있고, 이로인해, 상기 핀 전계효과 트랜지스터의 온 전류가 증가될 수 있다.
도 9 내지 도 19는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들, 평면도들 및 사시도들이다.
구체적으로, 도 9,11,14,15,17 및 도 18은 단면도들이고, 도 10 및 도 12는 평면도들이고, 도 13, 16 및 19는 사시도들이다.
도 9 및 10을 참조하면, 기판(100) 상에 예비 제1 반도체막들(102) 및 제2 반도체막들(110)을 교대로 반복적으로 적층하여 적층막을 형성한다. 이 때, 최상부막은 제2 반도체막(110)일 수 있다.
예시적인 실시예에서, 상기 제2 반도체막(110)은 상기 기판(100)과 실질적으로 동일한 물질을 포함할 수 있다. 상기 예비 제1 반도체막(102)은 상기 제2 반도체막(110)과 다른 물질을 포함할 수 있다. 예를들어, 상기 예비 제1 반도체막(102)은 상기 기판(100) 및 제2 반도체막(110)에 대해 높은 식각 선택비를 갖는 물질을 포함할 수 있다.
예시적인 실시예에서, 상기 제2 반도체막(110)은 실리콘막일 수 있고, 상기 예비 제1 반도체막(102)은 실리콘-게르마늄막 일 수 있다. 예를들어, 상기 예비 제1 반도체막(102)은 실리콘이 약 67 내지 70%를 포함할 수 있고, 상기 게르마늄은 약 30 내지 33%를 포함하는 실리콘 게르마늄막으로 형성할 수 있다. 일 예로, 상기 제2 반도체막은 단결정 실리콘일 수 있다.
예시적인 실시예에서, 상기 제2 반도체막(110) 및 예비 제1 반도체막(102)은 에피택셜 성장 공정을 통해 형성할 수 있다.
도 11을 참조하면, 상기 예비 제1 반도체막들(102) 및 제2 반도체막들(110)을 포함하는 적층막 상에 실리콘을 이온 주입한다. 실리콘 이온은 상기 예비 제1 반도체막(102)의 상부면에 대해 수직 방향으로 주입될 수 있다.
상기 이온 주입 공정을 수행하면, 상기 예비 제1 반도체막(102) 내에서 실리콘의 농도가 증가됨으로써 제1 반도체막(104)이 형성될 수 있다. 즉, 상기 제1 반도체막(104)은 상기 예비 제1 반도체막(102)보다 실리콘의 농도가 더 높은 실리콘 리치 실리콘 게르마늄막으로 형성될 수 있다.
예시적인 실시예에서, 상기 이온주입 공정에서 실리콘은 상기 기판(100) 표면을 향해 수직 방향으로 주입될 수 있다. 이 경우, 상기 적층막의 최상부에 형성되는 제1 반도체막(104)에 실리콘이 가장 높은 농도로 도핑될 수 있다. 따라서, 상기 적층막의 최상부에 형성되는 제1 반도체막(104)은 실리콘의 농도가 가장 높고, 하부로 갈수록 상기 제1 반도체막(104)의 실리콘의 농도가 감소될 수 있다. 즉, 상기 설명한 것과 같이 공정을 수행하는 경우, 후속 공정을 통해 도 5를 참조로 설명한 것과 같은 반도체 소자가 제조될 수 있다.
한편, 상기 제2 반도체막(110)은 실리콘막이므로, 상기 이온 주입 공정을 수행한 이 후에도 상기 제2 반도체막(110)의 물성은 거의 변하지 않을 수 있다.
이와 같이, 상기 제1 반도체막(104) 내에 실리콘이 도핑됨으로써, 상기 제1 반도체막(104) 및 제2 반도체막(110) 사이의 포텐셜 웰이 낮아지거나 또는 포텐셜 웰의 경사가 완만해질 수 있다.
도 12 및 도 13을 참조하면, 최상부에 형성된 제2 반도체막(110) 상에 상기 제1 방향으로 각각 연장되는 하드 마스크(도시되지 않음)를 형성하고, 이를 식각 마스크로 사용하여 제1 반도체막들(104), 제2 반도체막들 (110) 및 기판(100) 상부를 식각할 수 있다.
이에따라, 상기 기판(100) 상에 상기 제1 방향으로 연장되는 예비 액티브 구조물(111)이 형성될 수 있다. 상기 예비 액티브 구조물(111)은 교대로 반복적으로 적층된 예비 제1 반도체 패턴(104a) 및 예비 제2 반도체 패턴(110a)을 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 예비 액티브 구조물(111)은 상기 기판(100) 상에 상기 제2 방향으로 서로 이격되도록 복수개로 배치될 수 있다. 상기 예비 액티브 구조물들(111) 사이에는 개구부(108)가 형성될 수 있다.
상기 예비 액티브 구조물(111) 사이의 기판(100)상에 소자 분리 패턴(114)을 형성할 수 있다. 또한, 상기 하드 마스크를 제거한다.
도 14를 참조하면, 상기 예비 액티브 구조물(111) 및 소자 분리 패턴(114) 상에 제2 방향으로 연장되는 더미 게이트 구조물(128)을 형성할 수 있다.
예시적인 실시예에서, 상기 더미 게이트 구조물(128)은 더미 게이트 절연막(122), 더미 게이트 패턴(124) 및 더미 하드 마스크(126)를 포함할 수 있다. 상기 더미 게이트 절연막(122)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 더미 게이트 패턴(124)은 예를 들어, 폴리실리콘을 포함할 수 있다. 상기 더미 하드 마스크(126)는 예를 들어, 실리콘 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물(128)은 상기 제1 방향으로 서로 이격되도록 복수개로 배치될 수 있다.
도 15 및 도 16을 참조하면, 상기 더미 게이트 구조물(128)의 측벽 상에 스페이서(130)를 형성할 수 있다.
이 후, 상기 더미 게이트 구조물(128) 및 스페이서(130)를 식각 마스크로 사용하여 노출된 상기 예비 액티브 구조물(111)을 식각함으로써, 상기 기판(100)의 상면을 노출시킬 수 있다.
이에 따라, 상기 예비 액티브 구조물(111)은 절단되어 액티브 구조물들(112)로 변환될 수 있다. 상기 액티브 구조물(112)은 교대로 반복적으로 적층된 제1 반도체 패턴(104b) 및 제2 반도체 패턴(110b)을 포함할 수 있다.
또한, 상기 제1 방향으로 서로 이격되는 상기 액티브 구조물들(112) 사이에는 상기 제2 방향으로 연장되는 제1 개구부(132)가 형성될 수 있다. 상기 제1 개구부(132)에 의해 상기 제1 및 제2 반도체 패턴(104b, 110b)의 측벽 및 기판(100) 표면이 노출될 수 있다.
도 17을 참조하면, 상기 제1 개구부(132)에 의해 노출되는 제1 및 제2 반도체 패턴들(104b, 110b)과 기판(100) 표면 상에 제3 반도체막(134)을 형성한다.
예시적인 실시예에서, 상기 제3 반도체막(134)은 불순물을 인시튜로 도핑하면서 선택적 에피택셜 성장 공정(Selective Epitaxial Growth: SEG)을 통해 형성할 수 있다.
예시적인 실시예에서, 상기 제3 반도체막(134)은 제1 방향으로 이격되는 상기 액티브 구조물들(112) 사이를 채우도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제3 반도체막(134)의 상부면은 상기 액티브 구조물(112)의 상부면보다는 높고 상기 더미 하드 마스크(126)의 저면보다는 낮게 되도록 형성될 수 있다.
도 18 및 도 19를 참조하면, 상기 액티브 구조물(112), 제3 반도체막(134) 및 더미 게이트 구조물(128)을 덮는 절연막(136)을 형성한다. 이 후, 상기 더미 게이트 패턴(124)의 상부면이 노출되도록 상기 절연막(136)을 평탄화할 수 있다. 이 때, 상기 더미 하드 마스크(126)도 함께 제거될 수 있으며, 스페이서(130)의 상부도 부분적으로 제거될 수 있다. 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치백 공정에 의해 수행될 수 있다.
이 후, 상기 더미 게이트 패턴(124) 및 그 하부의 더미 게이트 절연막(122)을 제거한다. 따라서, 상기 제1 방향으로 연장되는 제2 개구부(138)를 형성할 수 있다.
상기 제2 개구부(138)에 의해, 상기 액티브 구조물(112)의 상기 제2 방향의 측벽이 노출될 수 있다.
다시, 도 1a, 1b 내지 도 3을 참조하면, 제2 개구부(138)를 채우는 게이트 구조물(146)을 기판(100) 상에 형성할 수 있다.
구체적으로, 제2 개구부(138)에 의해 노출되는 상기 액티브 구조물(112) 상에 산화막(도시안됨)을 형성하고, 상기 산화막의 표면과 스페이서(130)의 내측벽들 및 절연막(136) 상면에 게이트 절연막을 컨포멀하게 형성하고, 제2 개구부(138) 내부를 채우는 게이트 전극막을 형성한다. 예시적인 실시예에서, 상기 게이트 절연막과 게이트 전극막 사이에 일함수 조절막을 더 형성할 수도 있다.
상기 게이트 절연막, 상기 일함수 조절막, 및 상기 게이트 전극막은 CVD 공정, ALD 공정, 물리 기상 증착(PVD)공정 등을 통해 형성할 수 있다.
이 후, 상기 절연막(136)의 상면이 노출될 때까지, 상기 게이트 전극막, 상기 일함수 조절막 및 상기 게이트 절연막을 평탄화하여, 각각 게이트 절연막 패턴(140) 및 게이트 패턴(142)을 형성할 수 있다. 또한, 상기 게이트 절연막 패턴(140) 및 게이트 패턴(142)의 상부를 일부 식각하여 리세스부를 형성하고, 상기 리세스부 내부에 하드 마스크(144)를 형성한다. 따라서, 상기 하드 마스크(144)는 상기 게이트 절연막 패턴(140) 및 게이트 패턴(142)의 상부면을 덮을 수 있다.
설명한 것과 같이, 상기 액티브 구조물(112)은 제1 반도체 패턴들(104b) 및 제2 반도체 패턴들(110b)을 번갈아 반복 적층되는 구조를 가질 수 있다. 또한, 상기 액티브 구조물(112) 상에 핀 전계효과 트랜지스터가 형성될 수 있다. 상기 액티브 구조물(112)에서, 상기 제1 반도체 패턴(104b)은 실리콘 리치 실리콘 게르마늄을 포함하고, 상기 제2 반도체 패턴(110b)은 실리콘을 포함할 수 있다. 따라서, 상기 제1 및 제2 반도체 패턴들(104b, 110b) 간의 포텐셜 장벽이 감소되어 포텐셜 웰이 낮아지거나 포텐셜 웰의 경사가 완만해 질 수 있다. 이로인해, 상기 핀 전계효과 트랜지스터의 온 전류가 증가될 수 있다.
상기 설명한 제조 방법에서, 도 11을 참조로 설명한 상기 예비 제1 반도체막에 실리콘을 이온 주입하는 공정은 다른 단계에서 수행할 수도 있다. 즉, 상기 실리콘을 이온 주입하는 공정은 상기 예비 제1 반도체막, 예비 제1 반도체 패턴 또는 제1 반도체 패턴이 노출되는 상태의 각 단계에 적어도 한번 수행할 수 있다. 상기 실리콘을 이온 주입하는 공정 단계에 따라, 상기 액티브 구조물의 제1 반도체 패턴의 위치별로 실리콘의 농도가 달라질 수 있다.
예시적인 실시예에서, 상기 실리콘을 이온 주입하는 공정은 예비 액티브 구조물(111, 도 12, 도 13 참조)을 형성한 이 후에 수행할 수 있다. 즉, 도 9 및 도 10과, 도 12 및 도 13을 참조로 설명한 공정을 수행한 이 후에 상기 실리콘을 이온 주입할 수 있다.
일 예로, 실리콘 이온은 상기 예비 액티브 구조물(111)의 상부면에 대해 수직 방향으로 주입될 수 있으며, 이 경우 상기 예비 액티브 구조물(111)의 상부로부터 하부로 갈수록 예비 제1 반도체 패턴들(104a)내의 실리콘의 농도가 점진적으로 감소될 수 있다. 이 후, 도 14 내지 도 19 및 도 1a, 1b 내지 도 3을 참조로 설명한 후속 공정들을 수행하여 반도체 소자를 제조할 수 있다. 상기 반도체 소자에서, 각 제1 반도체 패턴들(104b)은 도 5를 참조로 설명한 것과 같은 실리콘 농도를 가질 수 있다.
일 예로, 실리콘 이온은 상기 예비 액티브 구조물(111)의 상부면에 대해 경사진 방향으로 주입될 수 있다, 따라서, 상기 예비 액티브 구조물(111)의 제2 방향의 양 측벽을 통해 상기 실리콘 이온이 주입될 수 있다. 이 경우 상기 예비 액티브 구조물(111)의 제2 방향의 측벽으로부터 중심으로 갈수록 예비 제1 반도체 패턴들(104a)내의 실리콘의 농도가 점진적으로 감소될 수 있다. 이 후, 도 14 내지 도 19 및 도 1a, 1b 내지 도 3을 참조로 설명한 후속 공정들을 수행하여 반도체 소자를 제조할 수 있다. 상기 반도체 소자에서, 각 제1 반도체 패턴들(104b)은 도 6을 참조로 설명한 것과 같은 실리콘 농도를 가질 수 있다.
다른 예시적인 실시예에서, 상기 실리콘을 이온 주입하는 공정은 액티브 구조물(112, 도 15, 도 16 참조)을 형성한 이 후에 수행할 수 있다. 즉, 도 9 및 도 10과, 도 12 내지 도 16을 참조로 설명한 공정을 수행한 이 후에 상기 실리콘을 이온 주입할 수 있다.
예를들어, 실리콘 이온은 상기 액티브 구조물(112)의 상부면에 대해 경사진 방향으로 주입될 수 있다. 따라서, 상기 제1 개구부(132, 도 16)에 의해 노출된 상기 액티브 구조물(112)의 제1 방향의 양 측벽을 통해 상기 실리콘 이온이 주입될 수 있다. 이 경우, 상기 액티브 구조물(112)의 제1 방향의 측벽으로부터 중심으로 갈수록 제1 반도체 패턴들(104b)내의 실리콘의 농도가 점진적으로 감소될 수 있다. 이 후, 도 17 내지 도 19 및 도 1a, 1b 내지 도 3을 참조로 설명한 후속 공정들을 수행하여 반도체 소자를 제조할 수 있다. 상기 반도체 소자에서, 각 제1 반도체 패턴들(104b)은 도 7을 참조로 설명한 것과 같은 실리콘 농도를 가질 수 있다.
다른 예시적인 실시예에서, 상기 실리콘을 이온 주입하는 공정은 제2개구부(138, 도 18 및 도 19 참조)를 형성한 이 후에 수행할 수 있다. 즉, 도 9 및 도 10과, 도 12 내지 도 19를 참조로 설명한 공정을 수행한 이 후에 상기 실리콘을 이온 주입할 수 있다.
예를들어, 실리콘 이온은 상기 액티브 구조물(112)의 상부면에 대해 경사진 방향으로 주입될 수 있다. 따라서, 상기 제2 개구부(138)에 의해 노출된 상기 액티브 구조물(112)의 제2 방향의 양 측벽을 통해 상기 실리콘 이온이 주입될 수 있다. 이 경우, 상기 액티브 구조물(112)의 제2 방향의 측벽으로부터 중심으로 갈수록 제1 반도체 패턴들(104b)내의 실리콘의 농도가 점진적으로 감소될 수 있다. 이 후, 도 1a, 1b 내지 도 3을 참조로 설명한 후속 공정들을 수행하여 반도체 소자를 제조할 수 있다. 상기 반도체 소자에서, 각 제1 반도체 패턴들(104b)은 도 6을 참조로 설명한 것과 같은 실리콘 농도를 가질 수 있다.
다른 예시적인 실시예에서, 상기 액티브 구조물(112)의 제1 방향 및 제2 방향의 측벽으로부터 실리콘이 이온 주입되도록 공정을 수행할 수 있다. 즉, 상기 실리콘 이온 주입 공정은 2회 이상 수행할 수 있다. 따라서, 제1 반도체 패턴들(104b)은 도 8을 참조로 설명한 것과 같은 실리콘 농도를 가질 수 있다.
도 20 및 도 21은 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 단면도 및 사시도이다. 도 22 및 도 23은 각각 액티브 구조물의 예비 제1 반도체 패턴들에서 실리콘 농도를 나타내기 위한 사시도들이다.
상기 반도체 소자는 제1 개구부 및 제3 반도체막이 형성되지 않는 것을 제외하고는 도 1a, 1b 내지 도 3을 참조로 설명한 반도체 소자와 동일하거나 유사하다.
도 20 및 21을 참조하면, 상기 반도체 소자는 기판(100) 상에 형성된 예비 액티브 구조물(111), 게이트 구조물(146), 절연막(136)을 포함할 수 있다. 또한, 상기 반도체 소자는 소자 분리 패턴(114) 및 스페이서(130)를 더 포함할 수 있다. 상기 반도체 소자는 상기 예비 액티브 구조물(111) 상에 형성된 핀 전계 효과 트랜지스터를 포함한다.
상기 예비 액티브 구조물(111)은 교대로 반복적으로 적층된 예비 제1 반도체 패턴(104a) 및 예비 제2 반도체 패턴(110a)을 포함할 수 있다. 상기 예비 액티브 구조물(111)은 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 예비 액티브 구조물들(111)은 상기 제2 방향으로 서로 이격되게 배치될 수 있다.
예시적인 실시예에서, 상기 예비 제1 반도체 패턴(104a)은 실리콘이 도핑된 실리콘 게르마늄 패턴일 수 있다. 따라서, 상기 예비 제1 반도체 패턴(104a)은 실리콘 리치 실리콘 게르마늄 패턴일 수 있다. 예시적인 실시예에서, 상기 예비 제1 반도체 패턴(104a)에서 실리콘의 농도는 70% 이상 일 수 있다. 예를들어, 상기 예비 제1 반도체 패턴(104a)에서, 실리콘의 농도는 약 70% 내지 85%이고, 게르마늄의 농도는 약 15% 내지 30%일 수 있다. 예시적인 실시예에서, 상기 예비 제2 반도체 패턴(110a)은 실리콘 패턴일 수 있다.
예시적인 실시예에서, 상기 예비 액티브 구조물(111) 내의 예비 제1 반도체 패턴들(104a)의 위치 또는 각 예비 제1 반도체 패턴(104a) 내부의 위치에 따라 실리콘의 농도가 다를 수 있다.
일 예로, 도 22에 도시된 것과 같이, 상기 예비 액티브 구조물(111)에서 상기 예비 제1 반도체 패턴들(104a) 내의 실리콘 농도는 상기 기판(100) 표면으로부터 수직한 방향으로 하방으로 갈수록 점진적으로 감소될 수 있다.
일 예로, 도 23에 도시된 것과 같이, 상기 각 예비 제1 반도체 패턴들(104a)에서 제1 방향의 양 측벽 부위에서 실리콘의 농도가 가장 높고, 상기 제1 방향의 양 측벽으로부터 중심 부위로 갈수록 실리콘의 농도가 점진적으로 감소될 수 있다.
상기 게이트 구조물(146)은 상기 예비 액티브 구조물(111)의 제2 방향의 양 측벽과 상부면 및 상기 기판(100) 상에 형성될 수 있다. 상기 게이트 구조물(146)은 상기 제2 방향으로 연장될 수 있다. 상기 게이트 구조물(146)의 측벽 상에는 상기 스페이서(130)가 구비될 수 있다.
상기 게이트 구조물들(146)의 제1 방향의 사이에는 상기 예비 액티브 구조물(111)의 상부면이 노출될 수 있다. 상기 게이트 구조물들(146) 사이의 예비 액티브 구조물(111)은 트랜지스터의 소오스/드레인 영역(150)으로 제공될 수 있다. 따라서, 상기 게이트 구조물들(146) 사이의 예비 액티브 구조물(111)에는 불순물이 도핑될 수 있다.
상기 절연막(136)은 상기 기판(100) 및 상기 예비 액티브 구조물(111) 상에 구비될 수 있다. 상기 절연막(136)은 상기 게이트 구조물(146) 사이를 채울 수 있다. 상기 절연막(136)의 상부면은 상기 게이트 구조물(146)의 상부면과 동일한 평면에 위치할 수 있다.
상기 반도체 소자를 제조하는 방법은 상기 제1 개구부 및 제3 반도체막의 형성 공정이 수행되지 않는 것을 제외하고는 도 9 내지 도 19 및 도 1a,1b 내지 3을 참조로 설명한 것과 유사하다.
이하에서, 상기 반도체 소자를 제조하는 방법에 대해 간단히 설명한다.
먼저, 도 9 내지 도 14를 참조로 설명한 공정을 동일하게 수행하여 더미 게이트 구조물(128)을 형성한다. 이 후, 상기 더미 게이트 구조물(128) 측벽 상에 스페이서(130)를 형성한다. 다음에, 상기 더미 게이트 구조물들(128)의 사이에 노출되는 상기 예비 액티브 구조물(111)에 불순물을 도핑하는 공정이 더 포함될 수 있다. 따라서, 상기 더미 게이트 구조물(128) 사이의 예비 액티브 구조물(111)은 소오스/드레인 영역으로 제공될 수 있다.
계속하여, 도 18 및 19와 도 1a, 1b 내지 도 3을 참조로 설명한 것과 동일한 공정들을 수행할 수 있다. 따라서, 도 20 및 도 21에 도시된 반도체 소자를 제조할 수 있다.
상기 설명한 것과 같이, 상기 예비 제1 반도체막(102)에 실리콘을 수직 방향으로 이온 주입하는 경우, 상기 예비 액티브 구조물(111)의 예비 제1 반도체 패턴(104a)은 도 22를 참조로 설명한 것과 같은 실리콘 농도를 가질 수 있다.
예시적인 실시예에서, 상기 실리콘을 이온 주입하는 공정은 예비 액티브 구조물(111, 도 12, 도 13 참조)을 형성한 이 후에 수행할 수 있다.
일 예로, 실리콘 이온은 상기 예비 액티브 구조물(111)의 상부면에 대해 수직 방향으로 주입될 수 있으며, 이 경우 각 예비 제1 반도체 패턴들(104a)은 도 22를 참조로 설명한 것과 같은 실리콘 농도를 가질 수 있다.
다른 예로, 실리콘 이온은 상기 예비 액티브 구조물(111)의 상부면에 대해 경사진 방향으로 주입될 수 있으며, 이 경우 각 예비 제1 반도체 패턴들(104a)은 도 23을 참조로 설명한 것과 같은 실리콘 농도를 가질 수 있다.
다른 예시적인 실시예에서, 상기 실리콘을 이온 주입하는 공정은 제2개구부(138, 도 18 및 도 19 참조)를 형성한 이 후에 수행할 수 있다. 이 경우 각 예비 제1 반도체 패턴들(104a)은 도 23을 참조로 설명한 것과 같은 실리콘 농도를 가질 수 있다. 이 때, 상기 소오스/드레인 영역에 해당되는 각 예비 제1 반도체 패턴들(104a) 부위에는 상기 실리콘이 주입되지 않을 수 있다.
도 24는 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 24를 참조하면, 상기 반도체 소자는 제1 영역의 기판에는 멀티 브릿지 채널 트랜지스터가 포함되고, 상기 제2 영역의 기판에는 핀 전계효과 트랜지스터가 포함될 수 있다.
상기 제2 영역에 형성되는 핀 전계효과 트랜지스터는 도 1a,1b 내지 도 3에 도시된 것과 실질적으로 동일할 수 있다. 즉, 상기 제2 영역의 기판 상에, 액티브 구조물(112), 게이트 구조물(146), 제3 반도체막(134), 절연막(136)을 포함할 수 있다. 상기 게이트 구조물(146)은 게이트 절연막 패턴(140), 게이트 패턴(142) 및 하드 마스크(144)를 포함할 수 있다. 또한, 상기 반도체 소자는 소자 분리 패턴(114) 및 스페이서(130)를 더 포함할 수 있다. 그러므로, 상기 제2 영역의 기판(100) 상에 형성된 핀 전계효과 트랜지스터의 상세한 설명은 생략한다.
상기 제1 영역의 기판(100) 상에 형성된 트랜지스터는 제1 액티브 구조물, 제1 게이트 구조물(166), 제3 반도체막(134) 및 하부 스페이서(152) 포함할 수 있다. 또한, 상기 제1 영역의 기판 상에 형성된 트랜지스터는 소자 분리 패턴(114) 및 상부 스페이서(130a)가 더 포함될 수 있다.
상기 제1 액티브 구조물은 상기 수직 방향으로 서로 이격되도록 배치되는 제2 반도체 패턴(110b)을 포함할 수 있다. 상기 제1 액티브 구조물은 상기 제2 액티브 구조물에서 상기 제1 반도체 패턴이 제거된 것과 동일한 형상을 가질 수 있다. 상기 수직 방향으로 이격되는 제2 반도체 패턴들(110b)은 각각 트랜지스터의 채널 영역으로 제공될 수 있다.
상기 하부 스페이서(152)는 상기 제2 반도체 패턴들(110b)의 제1 방향의 가장자리의 상, 하부면에 각각 구비되어 상기 제2 반도체 패턴들(110b)의 상, 하부면을 지지할 수 있다. 따라서, 상기 제1 액티브 구조물에서, 상기 제2 반도체 패턴들(110b)의 상기 수직 방향 사이에는 갭이 포함될 수 있다. 상기 갭은 상기 제2 반도체 패턴들(110b)의 상, 하부면 및 상기 하부 스페이서에 의해 정의될 수 있다.
예시적인 실시예에서, 상기 갭의 수직 방향의 높이는 상기 제2 영역의 기판(100) 상의 제2 액티브 구조물 내의 제1 반도체 패턴(104b)의 수직 방향의 높이와 실질적으로 동일할 수 있다.
상기 제1 게이트 구조물(166)은 상기 제2 반도체 패턴들(110b) 사이의 갭을 채우면서 상기 제1 액티브 구조물의 제2 방향의 전면 및 후면을 덮을 수 있다. 또한, 상기 제1 게이트 구조물(166)은 상기 제1 액티브 구조물의 최상부면 상에 구비될 수 있다.
상기 제1 게이트 구조물(166)은 제1 게이트 절연막 패턴(160), 제1 게이트 패턴(162) 및 제1 하드 마스크(164)를 포함할 수 있다. 상기 갭 내부를 채우도록 상기 제1 게이트 절연막 패턴(160) 및 제1 게이트 패턴(162)이 형성될 수 있다. 상기 제1 게이트 절연막 패턴(16)은 상기 갭 내부의 상기 제1 게이트 패턴(162)의 표면을 둘러쌀 수 있다.
예시적인 실시예에서, 상기 제1 게이트 절연막 패턴(160)의 두께는 상기 제2 영역의 기판(100)에 형성되는 게이트 절연막 패턴(140)의 두께보다 얇을 수 있다. 즉, 상기 제1 게이트 절연막 패턴(160)의 두께는 상기 제1 반도체 패턴(104b)의 수직 방향의 높이의 1/2보다 더 얇을 수 있다. 또한, 상기 제1 게이트 절연막 패턴(160)의 두께는 상기 갭의 수직 방향의 높이의 1/2보다 더 얇을 수 있다.
상기 제1 하드 마스크(164)는 상기 제1 게이트 구조물(166)의 최상부에 구비될 수 있다. 또한, 상기 갭 부위 이외에 형성되는 상기 제1 게이트 구조물(166)의 측벽 상에는 상부 스페이서(130a)가 구비될 수 있다. 상기 제1 하드 마스크(164) 및 상부 스페이서(130a)는 각각 상기 제2 영역의 기판(100) 상에 형성되는 하드 마스크(144) 및 스페이서(130)와 동일한 형상 및 동일한 물질을 가질 수 있다.
또한, 상기 제1 영역의 기판(100) 상에는 제3 반도체막(134) 및 절연막(136)이 구비될 수 있다. 상기 제3 반도체막(134) 및 절연막(136)은 상기 제2 영역의 기판(100) 상에 형성되는 제3 반도체막(134) 및 절연막(136)과 동일한 형상 및 동일한 물질을 가질 수 있다.
설명한 것과 같이, 제1 영역의 기판(100)에는 멀티 브릿지 채널 트랜지스터가 포함될 수 있다. 또한, 상기 제2 영역의 기판(100)에는 제1 반도체 패턴(104b) 및 제2 반도체 패턴(110b)이 반복 적층되는 액티브 구조물 상에 형성되는 핀 전계효과 트랜지스터가 포함될 수 있다. 상기 제2 영역의 기판(100) 상에 형성되는 핀 전계효과 트랜지스터의 게이트 절연막 패턴(140)의 두께는 상기 멀티 브릿지 트랜지스터의 제1 게이트 절연막 패턴(160)의 두께보다 더 두꺼울 수 있다. 따라서, 상기 핀 전계효과 트랜지스터의 동작 전압은 상기 멀티 브릿지 트랜지스터의 동작 전압보다 더 높을 수 있다. 일 예로, 상기 핀 전계효과 트랜지스터는 높은 동작 전압을 요구하는 I/O 소자를 포함할 수 있다.
도 25 내지 도 28은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 25를 참조하면, 제1 영역 및 제2 영역이 구분되는 기판(100) 상에 예비 제1 반도체막들(102) 및 제2 반도체막들(110)을 교대로 반복적으로 적층하여 적층막을 형성한다. 이 때, 최상부막은 제2 반도체막(110)일 수 있다.
예시적인 실시예에서, 상기 제2 반도체막(110)은 실리콘막일 수 있고, 상기 예비 제1 반도체막(102)은 실리콘-게르마늄막 일 수 있다. 예를들어, 상기 예비 제1 반도체막(102)은 실리콘 농도가 약 67% 내지 70%이고, 상기 게르마늄의 농도가 약 30% 내지 33%인 실리콘 게르마늄막으로 형성할 수 있다.
상기 최상부의 제2 반도체막(110) 상에, 상기 제1 영역의 최상부의 제2 반도체막(110)을 덮는 이온주입 마스크(106)를 형성한다. 따라서, 상기 제2 영역의 최상부의 제2 반도체막(110)이 노출될 수 있다. 상기 이온주입 마스크(106)는 예를들어 포토레지스트 패턴을 포함할 수 있다.
상기 이온주입 마스크(106)를 이용하여 실리콘을 이온 주입한다. 실리콘 이온은 상기 예비 제1 반도체막(102)의 상부면에 대해 수직 방향으로 주입될 수 있다. 상기 이온 주입 공정을 수행하면, 상기 제2 영역의 상기 예비 제1 반도체막(102) 내에서 실리콘의 농도가 증가됨으로써 제1 반도체막(104)이 형성될 수 있다. 즉, 상기 제1 반도체막(104)은 상기 예비 제1 반도체막보다 실리콘의 농도가 더 높은 실리콘 리치 실리콘 게르마늄막으로 형성될 수 있다. 예시적인 실시예에서, 상기 제1 반도체막(104)에서 실리콘의 농도는 70%이상일 수 있다. 예를들어, 상기 제1 반도체막(104)은 실리콘의 농도는 약 70% 내지 80%일 수 있고, 상기 게르마늄의 농도는 약 15% 내지 30%인 실리콘 게르마늄막일 수 있다.
한편, 상기 제1 영역에는 실리콘이 이온주입되지 않은 실리콘 게르마늄을 포함하는 상기 예비 제1 반도체막(102)이 남아있을 수 있다. 상기 예비 제1 반도체막(102)은 희생막으로 제공될 수 있다.
전술한 것과 같이, 상기 실리콘의 이온 주입공정은 예비 액티브 구조물이 노출되는 다른 단계에서 수행될 수도 있다. 다만, 상기 실리콘의 이온 주입 공정을 수행하기 이 전에, 상기 제1 영역의 기판 상에 형성되는 구조물을 덮는 이온 주입 마스크를 형성하는 공정이 더 수행되어야 한다.
이 후, 상기 제1 및 제2 영역의 기판(100)에 형성된 구조들에 대해 도 12 내지 도 16을 참조로 설명한 공정들을 동일하게 수행할 수 있다. 따라서, 상기 제1 및 제2 영역의 기판(100) 상에 각각 제1 개구부(132, 도 26 참조)를 형성할 수 있다. 상기 공정에 의하면, 제1 영역의 기판(100) 상에는 실리콘이 이온주입되지 않은 실리콘 게르마늄을 포함하는 예비 희생 패턴이 형성될 수 있다.
도 26을 참조하면, 상기 제1 영역의 기판(100)만이 노출되도록 상기 제2 영역의 기판(100) 상의 구조물을 덮는 제1 블록킹 패턴(154)을 형성한다.
상기 제1 영역의 기판에는, 상기 제1 개구부(132)에 의해 노출된 예비 희생 패턴의 제1 방향의 양 측벽을 일부 식각하여 제1 리세스를 형성한다. 따라서, 상기 예비 희생 패턴은 식각에 의해 희생 패턴(102b)으로 형성될 수 있다. 상기 희생 패턴(102b)의 제1 방향의 폭은 상기 제2 반도체 패턴(110b)의 제1 방향의 폭보다 작을 수 있다.
이 후, 상기 제1 리세스들 내부에 하부 스페이서(152)를 형성할 수 있다. 상기 하부 스페이서(152)는 예를들어, 실리콘 질화물을 포함할 수 있다.
도 27을 참조하면, 상기 제1 블록킹 패턴(154)을 제거한다. 또한, 상기 제1 및 제2 영역의 기판(100) 상에 형성된 구조물에 대해 도 17 및 도 18을 참조로 설명한 공정들을 동일하게 수행한다.
따라서, 상기 제1 영역 및 제2 영역의 기판(100) 상에 각각 형성된 더미 게이트 구조물이 제거됨으로써, 상기 제2 개구부(138)가 형성될 수 있다.
상기 제1 영역에서는, 상기 제2 개구부(138)에 의해 상기 희생 패턴(102b) 및 제2 반도체 패턴(110b)이 번갈아 반복 적층된 구조의 제2 방향의 양 측벽이 노출될 수 있다. 또한, 상기 제2 영역에서는 상기 제2 개구부(138)에 의해 상기 액티브 구조물(112)의 제2 방향의 측벽이 노출될 수 있다.
상기 제2 영역의 기판(100) 상에 형성되는 구조물을 덮는 제2 블록킹패턴(도시안됨)을 형성한다. 이 후, 상기 제1 영역에서 상기 제2 개구부(138)에 의해 노출되는 상기 희생 패턴(102b) 을 선택적으로 제거하여 갭(156)을 형성한다. 상기 갭(156)은 상기 제2 개구부(138)와 연통할 수 있다. 따라서, 상기 갭(156) 및 제2 개구부(138)는 병합되어 상기 제2 방향으로 연장될 수 있다.
도 28 및 도 24를 참조하면, 상기 제1 영역의 기판(100) 상에 제2 개구부(138) 및 갭(156)을 채우는 제1 게이트 구조물(166)을 형성할 수 있다. 또한, 상기 제2 영역의 기판(100) 상에 상기 제2 개구부(138)를 채우는 게이트 구조물(146)을 형성할 수 있다.
구체적으로, 상기 제1 영역에서, 제2 개구부(138) 및 갭(156)에 의해 노출된 기판(100), 제2 반도체 패턴(110b)의 표면 및 상, 하부 스페이서(130a, 152)의 내벽 상에 제1 두께를 갖는 제1 게이트 절연막(159)을 컨포멀하게 형성할 수 있다.
또한, 상기 제2 영역에서, 상기 제2 개구부(138)에 의해 노출되는 상기 액티브 구조물(112)의 표면 상에 상기 제1 두께보다 두꺼운 제2 두께를 갖는 게이트 절연막(139)을 형성한다.
이 후, 상기 제1 게이트 절연막(159) 및 게이트 절연막(139) 상에 상기 갭(156) 및 제2 개구부(138) 내부를 채우는 게이트 전극막을 형성한다. 예시적인 실시예에서, 상기 게이트 전극막을 형성하기 이 전에, 일함수 조절막을 더 형성할 수도 있다.
이 후, 상기 절연막(136)의 상면이 노출될 때까지, 상기 게이트 전극막, 상기 일함수 조절막, 상기 게이트 절연막 및 제1 게이트 절연막을 평탄화할 수 있다. 또한, 상기 게이트 절연막, 제1 게이트 절연막 및 게이트 전극막을 일부 식각하여 리세스부를 형성하고, 상기 리세스부 내에 하드 마스크를 형성한다.
따라서, 상기 제1 영역의 기판 상에 제1 게이트 구조물을 형성하고, 상기 제2 영역의 기판 상에 상기 게이트 구조물을 형성할 수 있다. 상기 제1 게이트 구조물(166)은 제1 게이트 절연막 패턴(160), 제1 게이트 패턴(162) 및 제1 하드 마스크(164)를 포함할 수 있다. 상기 게이트 구조물(146)은 게이트 절연막 패턴(140), 게이트 패턴(142) 및 하드 마스크(144)를 포함할 수 있다.
도 29는 예시적인 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 29는 액티브 구조물 부위를 제2 방향으로 절단한 단면도이다.
상기 반도체 소자는 상기 액티브 구조물의 제2 방향의 측벽에 캡핑 반도체 패턴이 더 포함되는 것을 제외하고는 도 1a, 1b 내지 도 3을 참조로 설명한 반도체 소자와 동일하거나 유사하다.
도 29를 참조하면, 상기 반도체 소자는 기판(100) 상에 형성된 액티브 구조물(120), 게이트 구조물(146), 절연막(136) 및 캡핑 반도체 패턴(170)을 포함할 수 있다. 또한, 상기 반도체 소자는 소자 분리 패턴(114) 및 스페이서(130)를 더 포함할 수 있다.
도 1a, 1b 내지 도 3을 참조로 설명한 것과 같이, 상기 액티브 구조물(112)은 서로 다른 반도체 물질인 제1 반도체 패턴(104b) 및 제2 반도체 패턴(110b) 이 번갈아 반복 적층될 수 있다. 상기 액티브 구조물(112)은 실리콘이 도핑된 실리콘 게르마늄 패턴(104b) 및 실리콘 패턴(110b)이 서로 번갈아 반복 적층될 수 있다.
상기 캡핑 반도체 패턴(170)은 상기 액티브 구조물(120)의 제2 방향의 측벽 상에 구비될 수 있다. 상기 캡핑 반도체 패턴(170)은 적어도 상기 액티브 구조물(120)의 제2 방향의 측벽을 덮을 수 있다.
예시적인 실시예에서, 상기 캡핑 반도체 패턴(170)은 제2 반도체 패턴(110b)과 실질적으로 동일한 물질을 포함할 수 있다. 상기 캡핑 반도체 패턴(170)은 실리콘을 포함할 수 있다. 일 예로, 상기 캡핑 반도체 패턴(170)은 단결정 실리콘을 포함할 수 있다. 다른 예로, 상기 캡핑 반도체 패턴(170)은 폴리실리콘을 포함할 수 있다.
예시적인 실시예에서, 상기 캡핑 반도체 패턴(170)은 상기 액티브 구조물(120)의 제2 방향의 측벽 및 상기 액티브 구조물(120)의 상부면 상에 구비될 수 있다. 그러나, 상기 캡핑 반도체 패턴(170)은 최상부의 제2 반도체 패턴(110b)과 실질적으로 동일한 물질을 포함하므로, 상기 액티브 구조물(120)의 상부면 상의 캡핑 반도체 패턴(170)은 하부의 제2 반도체 패턴(110b)과 서로 구분되지 않을 수 있다.
일부 실시예에서, 상기 캡핑 반도체 패턴(170)은 상기 액티브 구조물(120)의 제2 방향의 측벽 상에만 구비되어 스페이서 형상을 가질 수 있다.
상기 캡핑 반도체 패턴(170)이 구비됨에 따라, 상기 게이트 구조물에 포함되는 게이트 절연막 패턴(140)은 상기 캡핑 반도체 패턴(170)의 표면 및 상기 액티브 구조물(112)의 상부면을 덮으면서 컨포멀하게 형성될 수 있다. 또한, 상기 게이트 절연막 패턴(140)은 상기 스페이서(130)의 내측벽에 형성될 수 있다. 즉, 상기 액티브 구조물(120) 및 상기 게이트 구조물(146) 사이에 상기 캡핑 반도체 패턴(170)이 구비될 수 있다.
설명한 것과 같이, 상기 액티브 구조물(120)의 제2 방향의 측벽 상에 캡핑 반도체 패턴(170)이 구비됨에 따라 상기 핀 전계효과 트랜지스터의 온 전류가 증가될 수 있다.
도 30 및 도 31은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 사시도들이다.
먼저, 도 9 내지 도 13을 참조로 설명한 공정을 동일하게 수행하여, 도 30에 도시된 것과 같이, 예비 액티브 구조물(108)을 형성한다.
도 31을 참조하면, 적어도 상기 예비 액티브 구조물(180)의 측벽을 덮는 캡핑 반도체 패턴(170)을 형성한다.
예시적인 실시예에서, 상기 캡핑 반도체 패턴(170)은 선택적 에피택셜 성장 공정(Selective Epitaxial Growth: SEG)을 수행하여 실리콘을 성장시킴으로써 형성할 수 있다. 상기 선택적 에피택셜 성장 공정을 수행하면, 상기 예비 액티브 구조물(180)의 측벽 및 상부면 상에 실리콘을 포함하는 상기 캡핑 반도체 패턴(170)이 형성될 수 있다.
일부 예시적인 실시예에서, 상기 캡핑 반도체 패턴(170)은 실리콘막을 상기 예비 액티브 구조물(108)의 측벽 및 상부면과 소자 분리 패턴(114) 상에 컨포멀하게 증착하고, 상기 실리콘막을 이방성 식각함으로써 형성할 수 있다. 이 경우, 상기 예비 액티브 구조물(108) 측벽 상에 스페이서 형상을 갖는 캡핑 반도체 패턴이 형성될 수 있다. 상기 실리콘막은 폴리실리콘을 포함할 수 있다.
계속하여, 도 14 내지 도 19와 도 1a, 1b 내지 도 3을 참조로 설명한 것과 동일한 공정들을 수행할 수 있다. 따라서, 도 29에 도시된 반도체 소자를 제조할 수 있다.
도 32 및 도 33은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 단면도 및 사시도이다.
이하에서 설명하는 반도체 소자의 제조 방법은 상기 캡핑 반도체 패턴의 형성 단계가 다른 것을 제외하고는 도 30 및 도 31을 참조로 설명한 방법과 동일할 수 있다.
먼저, 도 9 내지 도 19를 참조로 설명한 공정을 동일하게 수행하여, 도 19에 도시된 것과 같이, 상기 액티브 구조물(112)의 상기 제2 방향의 측벽이 노출되는 제2 개구부를 형성한다.
도 32 및 도 33을 참조하면, 상기 제2 개구부에 의해 노출된 상기 액티브 구조물(112)의 측벽 및 상부면 상에 캡핑 반도체 패턴(170)을 형성한다.
예시적인 실시예에서, 상기 캡핑 반도체 패턴(170)은 선택적 에피택셜 성장 공정(Selective Epitaxial Growth: SEG)을 수행하여 실리콘을 성장시킴으로써 형성할 수 있다. 상기 선택적 에피택셜 성장 공정을 수행하면, 상기 액티브 구조물(112)의 측벽 및 상부면 상에 실리콘을 포함하는 상기 캡핑 반도체 패턴(170)이 형성될 수 있다.
이 경우, 상기 스페이서(130) 바로 아래에 위치하는 상기 액티브 구조물(112)의 일부 측벽에는 상기 캡핑 반도체 패턴(170)이 형성되지 않을 수도 있다.
계속하여, 도 1a, 1b 내지 도 3을 참조로 설명한 것과 동일한 후속 공정들을 수행할 수 있다. 따라서, 도 29에 도시된 반도체 소자를 제조할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 104b : 제1 반도체 패턴
110b : 제2 반도체 패턴 112 : 액티브 구조물
114 : 소자 분리 패턴 128 : 더미 게이트 구조물
134 : 제3 반도체막 136 : 절연막
140 : 게이트 절연막 패턴 142 : 게이트 패턴
144 : 하드 마스크 146 : 게이트 구조물

Claims (10)

  1. 기판 상에, 상기 기판 표면에 수직한 수직 방향으로 교대로 반복 적층되는 실리콘 게르마늄 패턴들 및 실리콘 패턴들을 포함하는 액티브 구조물;
    상기 액티브 구조물의 표면 및 기판 상에 구비되고, 상기 기판 표면에 수평한 제2 방향으로 연장되는 게이트 구조물; 및
    상기 액티브 구조물에서 상기 제2 방향과 수직한 제1 방향의 양 측벽상에 형성되고, 소오스/드레인 영역으로 제공되는 반도체막이 구비되고,
    상기 실리콘 게르마늄 패턴들은 실리콘이 도핑된 실리콘 리치 실리콘 게르마늄을 포함하는 반도체 소자.
  2. 제1 항에 있어서, 상기 실리콘 게르마늄 패턴은 실리콘의 농도가 70% 내지 85%인 반도체 소자.
  3. 제1 항에 있어서, 상기 수직 방향으로 배치되는 각 실리콘 게르마늄 패턴들의 위치에 따라 상기 실리콘 게르마늄 패턴 내에 포함되는 실리콘 농도가 서로 다른 반도체 소자.
  4. 제3 항에 있어서, 상기 액티브 구조물 내에서 상부에 위치하는 실리콘 게르마늄 패턴의 실리콘 농도는 하부에 위치하는 실리콘 게르마늄 패턴의 실리콘 농도보다 더 높은 반도체 소자.
  5. 제1 항에 있어서, 상기 게이트 구조물은 상기 액티브 구조물의 상부면 및 상기 제2 방향의 양 측벽 상에 형성되고, 게이트 절연막 패턴, 게이트 패턴 및 하드 마스크를 포함하는 반도체 소자.
  6. 제1 항에 있어서, 상기 게이트 절연막 패턴의 두께는 하나의 실리콘 게르마늄 패턴의 상기 수직 방향의 높이의 1/2보다 더 두꺼운 반도체 소자.
  7. 제1 항에 있어서, 상기 소오스/드레인 영역이 형성된 상기 반도체막은 실리콘막을 포함하는 반도체 소자.
  8. 제1 항에 있어서, 상기 액티브 구조물의 상기 제2 방향의 측벽을 덮는 캡핑 반도체 패턴이 더 구비되는 반도체 소자.
  9. 기판의 제1 영역 상에 구비되고, 상기 기판 표면에 수직한 수직 방향으로 서로 이격되면서 배치되는 실리콘 패턴들을 포함하는 제1 액티브 구조물;
    상기 제1 액티브 구조물의 실리콘 패턴들의 수직 방향의 사이의 갭을 채우면서, 상기 기판 및 제1 액티브 구조물 상에 구비되는 제1 게이트 구조물;
    상기 기판의 제2 영역 상에, 상기 수직 방향으로 교대로 반복 적층되는 실리콘 게르마늄 패턴들 및 실리콘 패턴들을 포함하는 제2 액티브 구조물;
    상기 제2 액티브 구조물의 표면 및 기판 상에 구비되는 제2 게이트 구조물을 포함하고,
    상기 제2 액티브 구조물의 상기 실리콘 게르마늄 패턴들은 실리콘이 도핑된 실리콘 리치 실리콘 게르마늄을 포함하는 반도체 소자.
  10. 제9 항에 있어서, 상기 제1 게이트 구조물은 제1 게이트 절연막 패턴, 제1 게이트 패턴 및 하드 마스크를 포함하고, 상기 제2 게이트 구조물은 제2 게이트 절연막 패턴, 제2 게이트 패턴 및 하드 마스크를 포함하고,
    상기 제2 게이트 절연막 패턴의 두께는 상기 제1 게이트 절연막 패턴의 두께보다 두꺼운 반도체 소자.
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