TWI746094B - 半導體結構及其形成方法 - Google Patents
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Abstract
半導體結構的形成方法包含:在基板上依序形成磊晶層及半導體層。在半導體層上形成圖案化硬遮罩層。使用圖案化硬遮罩層作為蝕刻遮罩,並蝕刻半導體層及磊晶層,以使磊晶層具有凹槽。移除圖案化硬遮罩層。形成第一電極介電層於凹槽的側壁及底面上且於半導體層上,以使第一電極介電層具有溝槽。形成第一電極於溝槽中。形成一對第二電極於第一電極上,以使該對第二電極沿著水平方向彼此對應地設置。形成第三電極於該對第二電極上。
Description
本發明係關於半導體結構及其形成方法,特別是關於其內包含有在水平方向上設置的遮罩電極之半導體結構及其形成方法。
由於溝槽式金屬氧化物半導體場效電晶體(trench MOSFET)中存在溝槽結構,而使其具有較小的單位晶胞長度(unit cell pitch)與較低的閘汲極電容(C
gd),因此能夠有效降低導通電阻(R
on)且降低開關損耗(switching loss)。然而,隨著使用者需求的提升,電晶體被期望具有更小的尺寸、更快的響應速度及更低的開關損耗,需要縮小電晶體的尺寸,即使如此,閘汲極電荷(Q
gd)或閘汲極電容仍無法有效地變小,致使開關速度沒有顯著的改善。
因此,目前發展出了遮蔽閘極溝槽式(shielded gate trench,SGT)MOSFET。SGT-MOSFET內設置有作為遮蔽電極(shielding electrode)的源極電極,也就是在其內設置有源極遮蔽結構。因此,SGT-MOSFET能夠基於電荷平衡技術,來獲得更低的導通電阻與更優良的開關性能。
惟,現存的半導體結構及其形成方法已逐步滿足它們既定的用途,但它們仍未在各方面皆徹底的符合要求。因此,關於進一步加工後可做為SGT-MOSFET之半導體結構及其形成方法仍有一些問題需要克服。
鑒於上述問題,本發明除了藉由設置多個電極作為遮蔽電極(shielding electrode)以提供遮蔽結構(shielding structure)。特別地,在經設置的多個電極中進一步包含水平設置的一對電極,也就是設置有在水平方向上的獨立的間隙物電極(separated spacer electrode)結構,以使半導體結構中的電場與電荷更加均勻,來獲得更優良的電性特徵。
根據一些實施例,提供半導體結構的形成方法。半導體結構的形成方法包含:在基板上依序形成磊晶層及半導體層。在半導體層上形成圖案化硬遮罩層。使用圖案化硬遮罩層作為蝕刻遮罩,並蝕刻半導體層及磊晶層,以使磊晶層具有凹槽。移除圖案化硬遮罩層。形成第一電極介電層於凹槽的側壁及底面上且於半導體層上,以使第一電極介電層具有溝槽。形成第一電極於溝槽中。形成一對第二電極於第一電極上,以使該對第二電極沿著水平方向彼此對應地設置。形成第三電極於該對第二電極上。
根據一些實施例,提供半導體結構。半導體結構包含:基板、磊晶層、半導體層、第一電極介電層、第一電極、第二電極、及第三電極。基板具有第一導電型態。磊晶層具有第一導電型態。磊晶層設置於基板上,且具有凹槽。半導體層具有不同於第一導電型態的第二導電型態。半導體層設置於磊晶層上。第一電極介電層設置於凹槽的側壁及底面上且設置於半導體層上。第一電極介電層具有溝槽。第一電極設置於溝槽中。一對第二電極設置於第一電極上。該對第二電極沿著水平方向彼此對應。第三電極,設置於該對第二電極上。
本發明的半導體結構可應用於多種類型的半導體裝置,為讓本發明之特徵和優點能更明顯易懂,下文特舉出較佳實施例,並配合所附圖式,作詳細說明如下。
以下揭露提供了很多不同的實施例或範例,用於實施所提供的半導體結構之不同元件。各元件和其配置的具體範例描述如下,以簡化本發明實施例。當然,這些僅僅是範例,並非用以限定本發明。舉例而言,敘述中若提及第一元件形成在第二元件之上,可能包含第一和第二元件直接接觸的實施例,也可能包含額外的元件形成在第一和第二元件之間,使得它們不直接接觸的實施例。此外,本發明實施例可能在不同的範例中重複參考數字及/或字母。如此重複是為了簡明和清楚,而非用以表示所討論的不同實施例及/或形態之間的關係。
在不同圖式和說明的實施例中,相似的元件符號被用來標明相似的元件。可以理解的是,在方法的前、中、後可以提供額外的操作,且一些敘述的操作可為了該方法的其他實施例被取代或刪除。
在本文中,各個方向不限於直角坐標系的像是x軸、y軸及z軸的三個軸,且可以在更廣泛的意義上進行解釋。舉例而言,x軸、y軸及z軸可彼此垂直,或者可表示彼此不垂直的不同方向。為使便於說明,在下文中,以剖面圖觀察時,將y軸方向稱為垂直方向D1,且將x軸方向稱為水平方向D2。
第1至12圖是根據本發明的一些實施例,說明在各個階段形成半導體結構1的剖面示意圖。
參照第1圖,在基板100上依序形成磊晶層200及半導體層300。磊晶層200可設置於基板100上。半導體層300可設置於磊晶層200上。基板100、磊晶層200及半導體層300可各自延伸。基板100、磊晶層200及半導體層300可為彼此平行。
基板100可為塊材(bulk)半導體、或絕緣上覆半導體(semiconductor-on-insulator,SOI)基板。基板100可為晶圓,例如為矽晶圓。一般而言,絕緣上覆半導體基板包含形成在絕緣層上的一層半導體材料。絕緣層可例如為埋置氧化(buried oxide,BOX)層、氧化矽層或類似的材料,其提供絕緣層在矽或玻璃基板上。其他的基板種類則包含例如為多重層或梯度(gradient)基板。
基板100可為元素半導體,其包含矽(silicon)、鍺(germanium);基板100亦可為化合物半導體,其包含:舉例而言,碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide),但不限於此;基板100亦可為合金半導體,其包含:舉例而言,SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP或其任意組合,但不限於此。
磊晶層200可包含矽、鍺、矽與鍺、III-V族化合物或上述之組合。上述磊晶層200可藉由磊晶成長(epitaxial growth)製程形成,例如金屬有機物化學氣相沉積法(metal-organic chemical vapor deposition,MOCVD)、金屬有機物化學氣相磊晶法(metal-organic vapor phase epitaxy,MOVPE)、電漿增強型化學氣相沉積法(plasma-enhanced chemical vapor deposition,PECVD)、遙控電漿化學氣相沉積法(remote plasma chemical vapor deposition,RPCVD)、分子束磊晶法(molecular beam epitaxy,MBE)、氫化物氣相磊晶法(hydride vapor phase Epitaxy,HVPE)、液相磊晶法(liquid phase epitaxy,LPE)、氯化物氣相磊晶法(chloride vapor phase epitaxy,Cl-VPE)或類似的方法形成。
在一些實施例,基板100及磊晶層200具有第一導電型態,且半導體層300具有不同於第一導電型態的第二導電型態。舉例而言,若基板100及磊晶層200具有的第一導電型態為N型,則半導體層300具有的第二導電型態為P型;反之,若基板100及磊晶層200具有的第一導電型態為P型,則半導體層300具有的第二導電型態為N型。第一導電型態與第二導電型態可依據需求調整,同時,摻雜濃度、摻雜深度及摻雜區域大小亦可依據需求調整。在一些實施例中,基板100及磊晶層200具有N型導電型態;且半導體層300具有P型導電型態。在一些實施例中,半導體層300亦可於後續形成第三電極之後再形成。
參照第2圖,在半導體層300上形成圖案化硬遮罩層400。圖案化硬遮罩層400包含開口OP。圖案化硬遮罩層400的開口OP暴露出半導體層300的上表面的一部分。
圖案化硬遮罩層400可包含氧化物、氮化物或其組合。在一些實施例中,氧化物層可包含:舉例而言,由四乙氧基矽烷(tetraethyl orthosilicate,TEOS)作為前驅物的氧化物或其他適合的氧化物。氮化物可包含(SiN)、氮氧化矽(SiON)、氮化鈦(TiN)、氮化鉭(TaN)或其他適合的氮化物。可理解的是,能夠依據製程條件搭配適合的硬遮罩材料,因此本發明之實施例並不限於此。
在一些實施例中,圖案化硬遮罩層400為氧化物。在一些實施例中,在半導體層300上形成圖案化硬遮罩層400的步驟可進一步包含:沉積作為硬遮罩層的氧化物層於半導體層300上,再形成光阻層於上述氧化物層上,然後依照需求對此光阻層進行曝光,以獲得圖案化光阻層。之後,使用圖案化光阻層作為蝕刻遮罩,並蝕刻氧化物層來形成圖案化氧化物層。接著,移除圖案化光阻層,以獲得在半導體層300上的圖案化硬遮罩層400。上述氧化物層可藉由化學氣相沉積(chemical vapor deposition,CVD)沉積、或其他合適的製程而得。光阻層可使用灰化(ashing)及/或濕式去除(wet strip)製程來移除。
參照第3圖,使用圖案化硬遮罩層400作為蝕刻遮罩,並蝕刻半導體層300及磊晶層200,以使磊晶層200具有凹槽210。在一實施例中,移除對應開口OP的半導體層300的部分,使得經蝕刻的半導體層300被貫穿。進一步地,移除對應開口OP的磊晶層200的部份,但經蝕刻的磊晶層200未被貫穿,因此能夠使磊晶層200具有凹槽210。在一實施例中,半導體層300雖設置於磊晶層200上,但不設置於凹槽210上。在一實施例中,半導體層300遮蔽磊晶層200的上表面的一部分。對應於開口OP之半導體層300的經移除部分暴露磊晶層200的上表面的另一部分,使磊晶層200具有凹槽210。
凹槽210可對應於圖案化硬遮罩層400的開口OP。凹槽210可位於開口OP的下方。凹槽210可朝基板100凹入。在磊晶層200中,凹槽210的底表面最接近基板100。應理解的是,可調整蝕刻磊晶層200的深度,亦即調整凹槽210的深度。在此,藉由調整凹槽210的深度,可調整後續設置於凹槽210中的第一電極、第二電極以及第三電極設置於後續所形成的SGT-MOSFET中的相對深度。因此,本發明能夠藉由設置多個遮蔽電極並調整多個遮蔽電極的深度,達到增加遮蔽電極的設置數量及設置在漂移區域的深度之外,還能使得遮蔽電極同時配置在垂直方向及水平方向上,而進一步改善電荷平衡效應,使得電荷能夠分布地更加均勻,來達到降低導通電阻的目的。
參照第4圖,移除圖案化硬遮罩層400。可藉由執行蝕刻製程或其他合適的製程來移除圖案化硬遮罩層400。蝕刻製程可包含乾式蝕刻、或濕式蝕刻、或其他合適的蝕刻方式。乾式蝕刻可包含但不限於電漿蝕刻、無電漿氣體蝕刻、濺射蝕刻(sputter etching)、離子研磨(ion milling)、反應離子蝕刻(reactive ion etching,RIE)。濕式蝕刻可包含但不限於使用酸性溶液、鹼性溶液或是溶劑來移除待移除結構的至少一部分。此外,蝕刻製程也可以是純化學蝕刻、純物理蝕刻、或其任意組合。
參照第5圖,形成第一電極介電層500於磊晶層200的凹槽210的側壁及底面上且於半導體層300上,以使第一電極介電層500具有溝槽T。第一電極介電層500可為二氧化矽、氮氧化矽、或其它任何適合之氧化層材料、或上述之組合。
第一電極介電層500可藉由CVD或熱氧化法形成。CVD可為低壓化學氣相沉積法(low pressure chemical vapor deposition,LPCVD)、低溫化學氣相沉積法(low temperature chemical vapor deposition,LTCVD)、快速升溫化學氣相沉積法(rapid thermal chemical vapor deposition,RTCVD)、PECVD、原子層化學氣相沉積法之原子層沉積法(atomic layer deposition,ALD)或其它合適的CVD製程。
在一些實施例中,第一電極介電層500順應性地形成於磊晶層200及半導體層300上。具體而言,第一電極介電層500設置於半導體層300的頂表面及側壁上、及磊晶層200的凹槽210的側壁及底表面上。在一些實施例中,溝槽T具有實質上平坦的底表面,且溝槽T的底表面實質上平行於凹槽210的底表面。
參照第6圖及第7圖,形成第一電極600於溝槽T中。詳細而言,在一實施例中,如第6圖所示,填入導電材料於第一電極介電層500的溝槽T中,以形成第一電極600。導電材料作為形成第一電極600的電極材料。上述導電材料可包含非晶矽、多晶矽、金屬、金屬氮化物、導電金屬氧化物、或其他合適的材料。在一些實施例中,用於形成第一電極600的導電材料可為多晶矽。填入導電材料的方法包含:CVD、濺鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、或其它任何適合的沈積製程,但不限於此。此外,在填入導電材料之後,可進一步執行化學機械研磨(chemical mechanical polishing,CMP)製程,以使第一電極600的頂表面與第一電極介電層500的頂表面實質上共平面。
如第7圖所示,回蝕(etching back)第一電極600,使第一電極600的頂表面低於第一電極介電層500的頂表面。第一電極600的頂表面與第一電極介電層500的側壁形成類似於溝槽T的形狀。在此,由於後續會進一步形成第二電極與第三電極,因此,回蝕第一電極600的深度可取決於後續形成第二電極與第三電極的形狀及數量。也就是說,可根據後續待形成的第二電極與第三電極的形狀及數量,調整第一電極600的厚度及第一電極介電層500的厚度。在一實施例中,若需形成所需較多數量、及/或較大尺寸或特殊形狀的第二電極,回蝕第一電極600的深度較深,也就是說,第一電極600的具有較小的厚度。
參照第8圖至第10圖,形成一對第二電極700於第一電極600上,以使該對第二電極700沿著水平方向D2彼此對應地設置。也就是說,對於所屬技術領域中具有通常知識者而言,基板100、磊晶層200、及半導體層300係沿著垂直方向D1設置,然而此對第二電極700則是沿著水平方向D2設置。換句話說,該對第二電極700中的一個第二電極700與該對第二電極700中的另一個第二電極700彼此面對。在一實施例中,該對第二電極700中的一個第二電極700可設置於溝槽T的一個側表面上,且該對第二電極700中的另一個第二電極700可設置於溝槽T的另一個側表面上,也就是設置於相對側表面上,以使該對第二電極700沿著水平方向D2彼此對應地設置。詳細而言,在一實施例中,如第8圖所示,順應性地形成第二電極介電層510於第一電極600上。第二電極介電層510係設置於介於第一電極600及後續形成的第二電極之間。第二電極介電層510的頂表面與第一電極介電層500的側壁形成類似溝槽的形狀。在一實施例中,第二電極介電層510僅形成在於凹槽210中的第一電極介電層500上。在一實施例中,第二電極介電層510可順應性地同時形成於第一電極介電層500及第一電極600上。在一些實施例中,第二電極介電層510與第一電極介電層500可以相同或不同材料形成。在一些實施例中,第二電極介電層510可為氧化矽、氮氧化矽、低介電常數(low-k)介電材料、或其它任何適合之介電材料、或上述之組合。在一些實施例中,第二電極介電層510可包含氧化物。在一些實施例中,第二電極介電層510與第一電極介電層500可以相同或不同的製程形成。
如第9圖所示,填入導電材料於溝槽T中,且設置於第二電極介電層510上,以順應性地形成電極材料層710於第二電極
介電層510上。電極材料層710可具有溝槽。導電材料作為形成第二電極700的電極材料。在一些實施例中,用於形成第二電極700的導電材料與用於形成第一電極600的導電材料可為相同或不同。在一些實施例中,第二電極700與第一電極600可以相同或不同的製程形成。在一些實施例中,用於形成第二電極700的導電材料可為多晶矽。
如第10圖所示,蝕刻電極材料層710至露出第二電極介電層510的上表面的一部分,以形成在其之間具有間隙的該對第二電極700。該對第二電極700之間的間隙的間距最小值可實質上對應於順應性地形成的電極材料層710的厚度。在一實施例中,該對第二電極700的形狀取決於進行蝕刻的方式,諸如:蝕刻時間、蝕刻種類、蝕刻選擇性、蝕刻速率,但不限於其。舉例而言,當進行非等向性蝕刻時,該對第二電極700可具有上窄下寬的形狀。也就是說,靠近基板的間隙的間距S1小於遠離基板100的間隙的間距S2。在一實施例中,該對第二電極700可具有類似於間隙物(spacer)的形狀。
在一實施例中,可重複進行如第8圖至第10圖所述之形成第二電極700的步驟,以形成多於一對之所需對數的第二電極700,來進一步調整後續形成的SGT-MOSFET的電性特徵。
參照第11圖及第12圖,形成第三電極800於上述該對第二電極700上,以獲得本發明的一實施例的半導體結構1。詳細而言,在一實施例中,如第11圖所示,順應性地形成第三電極介電層520於此對第二電極700上。第三電極介電層520係設置於介於此對第二電極700及第三電極800之間。在一實施例中,
第三電極介電層520具有均勻厚度,因此後續形成於第三電極介電層520上的第三電極可具有對應於此對第二電極700的形狀。在此情況下,第三電極800除了可具有對應於此對第二電極700的形狀之外,第三電極800的一部份可延伸至介於此對第二電極700之間的間隙中。甚至,第三電極800的一部份可與第二電極介電層510接觸,也就是說,第三電極800可與未被此對第二電極700及第三電極介電層520覆蓋的第二電極介電層510的上表面的一部分接觸。在一實施例中,第三電極介電層520僅形成於此對第二電極700上,因此第三電極介電層520可暴露第二電極介電層510的上表面的一部份。
在一實施例中,第三電極介電層520可同時形成於第二電極介電層510及此對第二電極700上。在一實施例中,第三電極介電層520可具有不均勻的厚度,因此後續形成於第三電極介電層520上的第三電極800可不具有對應於此對第二電極700的形狀。此外,在一實施例中,相較於此對第二電極700,整個第三電極800皆更遠離基板100。
在一些實施例中,第三電極介電層520與第二電極介電層510及第一電極介電層500可以相同或不同材料形成。在一些實施例中,第三電極介電層520可為氧化矽、氮氧化矽、低介電常數(low-k)介電材料、或其它任何適合之介電材料、或上述之組合。在一些實施例中,第三電極介電層520可包含氧化物。在一些實施例中,第三電極介電層520與第二電極介電層510及第一電極介電層500可以相同或不同的製程形成。
參照第12圖,填入導電材料於溝槽T中,以形成第三
電極800。導電材料作為形成第三電極800的電極材料。在一些實施例中,用於形成第三電極800的導電材料與用於形成第二電極700的導電材料及用於形成第一電極700的導電材料可為相同或不同。在一些實施例中,第三電極800與第二電極700及第一電極600可以相同或不同的製程形成。在一些實施例中,用於形成第三電極800的導電材料可為多晶矽。
在一實施例中,當填入導電材料於溝槽T後,可進一步執行平坦化製程,以平坦化導電材料,直至露出第一電極介電層500的上表面,以形成第三電極800,進而獲得本發明之包含第一電極600、一對第二電極700、及第三電極800之一實施例的半導體結構1。上述平坦化製程可包含使用例如:CMP製程來進行。
參照第13圖至第18圖,本發明的半導體結構可藉由執行進一步的製程來形成本發明實施例之一的SGT-MOSFET。
如第13圖所示,形成第一摻雜區310於半導體層300的遠離基板100之表面。形成第一摻雜區310的方式包含:舉例而言,離子植入(ion implantation)或擴散(diffusion)製程來形成,但不限於此。另外,還可藉由快速熱退火(rapid thermal annealing,RTA)製程來活化被植入的摻質。
如第14圖所示,形成層間介電(interlayer dielectric)層900於第三電極800及第一電極介電層500的上方。在一些實施例中,層間介電層900與第三電極介電層520可以相同材料形成。在一些實施例中,層間介電層900與第三電極介電層520可以相同或不同的製程形成。
如第15圖所示,形成接觸通孔CT。接觸通孔CT可貫
穿第一摻雜區310、第一電極介電層500及層間介電層900。接觸通孔CT不貫穿半導體層300。接觸通孔CT暴露設置於磊晶層200上的半導體層300的一部分。
如第16圖所示,形成第二摻雜區320於接觸通孔CT下且於半導體層300中。第一摻雜區310與第二摻雜區320具有不同的導電型態。如第17圖所示,填入通孔材料於接觸通孔CT中,以形成接觸插塞330。在一些實施例中,通孔材料可包含金屬材料、導電材料、或其他合適的材料。如第18圖所示,形成金屬層910於層間介電層900上,使金屬層910與接觸插塞330彼此接觸,以獲得本發明實施例之一的SGT-MOSFET。
在一些實施例中,基板100、磊晶層200、以及第一摻雜區310具有第一導電型態。第一摻雜區310的摻雜濃度可高於基板100及磊晶層200的摻雜濃度。半導體層300及第二摻雜區320具有不同於第一導電型態的第二導電型態。第二摻雜區320的摻雜濃度可高於半導體層300的摻雜濃度。具體而言,當基板100與磊晶層200為N型,半導體層300為P型,則第一摻雜區310可為重摻雜之N+型態,且第二摻雜區320可為重摻雜之P+型態。
需特別說明的是,一般而言,SGT-MOSFET可分為左右分離閘極式(left and right split gate)SGT-MOSFET、及上下分離閘極式(up and down split gate)SGT-MOSFET。在欲形成上下分離閘極式SGT-MOSFET時,使用本發明的半導體結構的形成方法,能夠藉由在同一步驟中同時形成在水平方向上彼此對應的一對遮蔽電極,而在僅改變少數步驟的情況下,簡易地依據需求增設更多遮蔽結構來增加電荷平衡效果,以進一步改善
SGT-MOSFET的電性特徵。
在本發明的一些實施例中,半導體結構可包含第一電極600、沿水平方向設置的一對第二電極700、以及第三電極800。其中,第一電極600與該對第二電極700可共同作為遮蔽電極(shielding electrode)的源極電極,因此本發明的實施例之一的SGT-MOSFET可具有多個遮蔽電極。藉由於進一步設置成對的第二電極700,改變閘極與汲極之間的電容,來提升SGT-MOSFET的電性性能。
綜上所述,根據本發明的一些實施例,本發明藉由同時設置多個源極遮蔽結構來進一步改善電性性能。舉例而言,能夠降低閘汲極電容、降低導通電阻及減少開關損耗。
此外,由於本發明藉由調整設置源極遮蔽結構的製程,因此本發明所述的形成方法能夠廣泛應用於各種電晶體的改良,並為一種能以單一步驟形成水平設置的類似間隙物形狀的成對遮蔽電極之形成方法。故而能夠達到簡化製程,同時改善電晶體電性特徵的目的。
雖然本揭露的實施例及其優點已揭露如上,但應該瞭解的是,任何所屬技術領域中具有通常知識者,在不脫離本揭露之精神和範圍內,當可作更動、替代與潤飾。此外,本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟,任何所屬技術領域中具有通常知識者可從本揭露一些實施例之揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟,只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本
揭露一些實施例使用。因此,本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外,每一申請專利範圍構成個別的實施例,且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。
以上概述數個實施例,以便在本發明所屬技術領域中具有通常知識者可以更理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應該理解,他們能以本發明實施例為基礎,設計或修改其他製程和結構,以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應該理解到,此類等效的製程和結構並無悖離本發明的精神與範圍,且他們能在不違背本發明之精神和範圍之下,做各式各樣的改變、取代和替換。
1:半導體結構
100:基板
200:磊晶層
210:凹槽
300:半導體層
310:第一摻雜區
320:第二摻雜區
330:接觸插塞
400:圖案化硬遮罩層
500:第一電極介電層
510:第二電極介電層
520:第三電極介電層
600:第一電極
700:第二電極
710:電極材料層
800:第三電極
900:層間介電層
910:金屬層
CT:接觸通孔
D1:垂直方向
D2:水平方向
OP:開口
S1,S2:間距
T:溝槽
藉由以下的詳述配合所附圖式,我們能更加理解本發明實施例的觀點。值得注意的是,根據工業上的標準慣例,一些部件(feature)可能沒有按照比例繪製。事實上,為了能清楚地討論,不同部件的尺寸可能被增加或減少。
第1圖至第12圖是根據本發明的一些實施例,繪示在各個階段形成半導體結構的剖面示意圖;及
第13圖至第18圖是根據本發明的一些實施例,繪示出基於第12圖所示之半導體結構,在各個階段形成本發明實施例之一的SGT-MOSFET的剖面示意圖。
1:半導體結構
100:基板
200:磊晶層
300:半導體層
500:第一電極介電層
510:第二電極介電層
520:第三電極介電層
600:第一電極
700:第二電極
800:第三電極
D1:垂直方向
D2:水平方向
T:溝槽
Claims (13)
- 一種半導體結構的形成方法,其包含: 在一基板上依序形成一磊晶層及一半導體層; 在該半導體層上形成一圖案化硬遮罩層; 使用該圖案化硬遮罩層作為蝕刻遮罩,並蝕刻該半導體層及該磊晶層,以使該磊晶層具有一凹槽; 移除該圖案化硬遮罩層; 形成一第一電極介電層於該凹槽的側壁及底面上且於該半導體層上,以使該第一電極介電層具有一溝槽; 形成一第一電極於該溝槽中; 形成一對第二電極於該第一電極上,以使該對第二電極沿著水平方向彼此對應地設置;以及 形成一第三電極於該對第二電極上。
- 如請求項1之形成方法,其中形成該對第二電極於該第一電極上之步驟進一步包含: 形成一第二電極介電層於該第一電極上; 形成一電極材料層於該第二電極介電層上;以及 蝕刻該電極材料層至露出該第二電極介電層的一上表面的一部分,以形成在其之間具有一間隙的該對第二電極。
- 如請求項1之形成方法,其中形成該第三電極於該對第二電極上的步驟進一步包含: 使該第三電極的一部份延伸至介於該對第二電極之間的一間隙中。
- 如請求項1之形成方法,其中在形成該第三電極於該對第二電極上的步驟之前: 形成一第三電極介電層於該對第二電極上。
- 如請求項4之形成方法,其中: 該第三電極介電層具有對應於該對第二電極的形狀,且該第三電極介電層暴露該第二電極介電層的上表面的一部份。
- 如請求項1之形成方法,其進一步包含: 形成一第一摻雜區於該半導體層; 形成一層間介電層於該第一電極介電層上; 形成一接觸通孔,該接觸通孔暴露設置於該磊晶層上的該半導體層的一部分; 形成一第二摻雜區於該接觸通孔下且於該半導體層中; 填充一通孔材料於該接觸通孔中,以形成一接觸插塞;以及 形成一金屬層於該層間介電層上,使該金屬層與該接觸插塞彼此接觸。
- 如請求項6之形成方法,其中: 該基板、該磊晶層、以及該第一摻雜區具有一第一導電型態,且該半導體層及該第二摻雜區具有不同於該第一導電型態的一第二導電型態。
- 一種半導體結構,其包含: 一基板,具有一第一導電型態; 一磊晶層,具有該第一導電型態,設置於該基板上,具有一凹槽; 一半導體層,具有不同於該第一導電型態的一第二導電型態,設置於該磊晶層上; 一第一電極介電層,設置於該凹槽的側壁及底面上且設置於該半導體層上,具有一溝槽; 一第一電極,設置於該溝槽中; 一對第二電極,設置於該第一電極上,該對第二電極沿著水平方向彼此對應;以及 一第三電極,設置於該對第二電極上。
- 如請求項8之半導體結構,其進一步包含: 一第二電極介電層,設置於該第一電極及該對第二電極之間;以及 一第三電極介電層,設置於該對第二電極及該第三電極之間。
- 如請求項8之半導體結構,其中該第三電極的一部分延伸至介於該對第二電極之間的一間隙中。
- 如請求項8之半導體結構,其中該第三電極的一部分與該第二電極介電層接觸。
- 如請求項8之半導體結構,其中該第三電極的一部分的形狀對應於該對第二電極的形狀。
- 如請求項8之半導體結構,其進一步包含: 一第一摻雜區,具有該第一導電型態,設置於該半導體層上; 一層間介電層,設置於該第一電極介電層上; 一接觸插塞,貫穿該層間介電層、該第一電極介電層、以及該第一摻雜區,且不貫穿該半導體層; 一第二摻雜區,具有該第二導電型態,設置於該半導體層,與該接觸插塞接觸;以及 一金屬層,設置於該層間介電層上,與該接觸插塞接觸。
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