KR20210053612A - 투명 표시 패널 및 이를 포함하는 투명 표시 장치 - Google Patents

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KR20210053612A
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Abstract

본 발명은 VSS 전압 배선이 표시부의 외곽부를 둘러싸는 것이 아니라, 표시부의 상하에 각각 배치된 VSS 전압 배선들이 표시부를 가로지르는 하나 이상의 VSS 전압 연결 배선에 의해서 전기적으로 연결됨으로써 표시부의 좌우에 배치되는 불투명한 VSS 전압 배선을 생략할 수 있다.
이에 따라 본 발명에 따른 투명 표시 패널 및 투명 표시 장치는 베젤부의 투명 영역을 최대화하거나 베젤부를 슬림화할 수 있다.

Description

투명 표시 패널 및 이를 포함하는 투명 표시 장치{TRANSPARENT DISPLAY PANEL AND TRANSPARENT DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 투명 영역이 최대화된 베젤부를 갖거나 베젤부 영역을 최소화하여 슬림 베젤부를 갖는 투명 표시 패널 및 이를 포함하는 투명 표시 장치에 대한 것이다.
다양한 정보를 영상으로 표시하는 표시 장치는 플라즈마 표시패널(Plasma Display Panel : PDP), 액정 표시 장치(Liquid Crystal Display Device : LCD), 유기 발광 표시 장치(Organic Light Emitting Diodes : OLED)와 같이 다양한 방식으로 영상을 구현하도록 발전해왔다.
이러한 영상 구현 방식의 발전과 더불어 최근에는 표시 장치의 적어도 일부 영역이 투명화된 투명 영역을 갖는 투명 표시 장치에 대한 수요가 증대되고 있다.
투명 표시 장치는 정보가 표시되는 적어도 일부 영역이 투명화되어 광을 투과시킴으로써, 표시 장치 뒤의 사물 또는 배경이 보이는 형태의 표시 장치를 의미한다.
투명 표시 장치는 양방향으로 광을 투과시키기 때문에 표시 장치의 양 방향으로 정보를 표시하면서도, 표시 장치를 사이에 둔 사용자들 각각이 투명 표시 장치의 반대편에 위치하는 사물 또는 풍경 등을 볼 수 있다.
예를 들어, 유기 발광 표시 장치로 구현되는 투명 표시 장치는 입사되는 광을 그대로 투과하는 투명 영역과 광이 발광하는 발광 영역을 포함할 수 있다.
한편, 투명 표시 장치는 데이터 전압이나 전원 전압 등을 공급하는 다양한 배선들을 필요로 하는데, 일반적으로 상기 배선들은 저항 문제를 고려하여 불투명하면서도 두꺼운 배선들을 사용한다.
특히 상기와 같이 불투명하면서도 두꺼운 배선들이 투명 표시 장치의 베젤(Bezel)부에 배치되는 경우, 불투명한 배선들의 존재로 인하여 투명 영역은 그만큼 감소하게 된다.
또한 상기와 같이 불투명하면서도 두꺼운 배선들이 투명 표시 장치의 베젤부에 배치되는 경우, 두꺼운 배선들이 배치될 수 있는 공간이 확보되어야 하는 바 베젤부를 슬림(Slim)화하는 데에도 한계가 있을 수 있다.
이에 본 발명의 발명자들은 투명 영역이 최대화된 베젤부를 갖거나 베젤부 영역을 최소화하여 슬림 베젤부를 갖는 투명 표시 패널 및 이를 포함하는 투명 표시 장치를 발명하였다.
본 발명의 목적은 불투명한 배선에 의해서 가려지는 베젤부의 투명 영역을 최소화하여, 베젤부의 투명 영역을 최대화할 수 있는 투명 표시 패널 및 이를 포함하는 투명 표시 장치를 제공하는 것이다.
또한 본 발명의 목적은 베젤부에서 배선이 차지하는 면적을 최소화하여, 슬림화된 베젤부를 갖는 투명 표시 패널 및 이를 포함하는 투명 표시 장치를 제공하는 것이다.
또한 본 발명의 목적은 베젤부에 배치된 게이트 인 패널(Gate In Panel: GIP) 회로부에서 투명 영역을 최대한 확보함으로써, 베젤부의 투명 영역을 최대화할 수 있는 투명 표시 패널 및 이를 포함하는 투명 표시 장치를 제공하는 것이다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
본 발명의 일 실시예에 따른 투명 영역이 최대화된 베젤부를 갖거나 베젤부 영역을 최소화하여 슬림 베젤부를 갖는 투명 표시 패널 및 이를 포함하는 투명 표시 장치가 제공된다.
본 발명의 일 실시예에 따른 투명 표시 패널은 표시부와 비표시부를 포함하고, 표시부를 사이에 두고 비표시부에 배치된 제1 VSS 전압 배선과 제2 VSS 전압 배선 및 제1 VSS 전압 배선과 상기 제2 VSS 전압 배선을 전기적으로 연결하는 하나 이상의 VSS 전압 연결 배선을 포함하며, VSS 전압 연결 배선은 표시부 내에 배치된다.
또한 본 발명의 다른 일 실시예에 따른 투명 표시 패널은 발광부와 투과부를 포함하는 표시부, 표시부를 사이에 두고 배치된 제1 VSS 전압 배선과 제2 VSS 전압 배선 및 표시부의 하나 이상의 일측 외부에 배치된 GIP 회로부를 포함하고, 제1 VSS 전압 배선과 제2 VSS 전압 배선은 하나 이상의 VSS 전압 연결 배선으로 전기적으로 연결되되, VSS 전압 연결 배선은 표시부를 가로지르도록 배치된다.
이와 같이 본 발명에 따른 투명 표시 패널은 표시부의 상하에 각각 배치된 VSS 전압 배선들이 표시부를 가로지르는 하나 이상의 VSS 전압 연결 배선에 의해서 전기적으로 연결됨으로써 표시부의 좌우에 배치되는 불투명한 VSS 전압 배선을 생략할 수 있다.
이에 따라 본 발명에 따른 투명 표시 패널 및 투명 표시 장치는 불투명한 VSS 전압 배선이 생략되는 영역만큼 베젤부의 투명 영역을 최대화하거나 베젤부를 슬림화할 수 있다.
본 발명에 따르면 VSS 전압 배선이 표시부의 외곽부를 둘러싸는 것이 아니라, 표시부의 상하에 각각 배치된 VSS 전압 배선들이 표시부를 가로지르는 하나 이상의 VSS 전압 연결 배선에 의해서 전기적으로 연결됨으로써 표시부의 좌우에 배치되는 불투명한 VSS 전압 배선을 생략할 수 있는 바, 투명 표시 패널 및 투명 표시 장치의 베젤부의 투명 영역을 최대화할 수 있다.
또한 본 발명에 따르면 VSS 전압 배선이 표시부의 외곽부를 둘러싸는 것이 아니라, 표시부의 상하에 각각 배치된 VSS 전압 배선들이 표시부를 가로지르는 하나 이상의 VSS 전압 연결 배선에 의해서 전기적으로 연결됨으로써 표시부의 좌우에 배치되는 두꺼운 VSS 전압 배선을 생략할 수 있는 바, 투명 표시 패널 및 투명 표시 장치의 베젤부를 슬림화할 수 있다.
또한 본 발명에 따르면 표시부의 좌우에 배치되는 불투명하고 두꺼운 VSS 전압 배선을 생략함으로써 확보되는 베젤부의 영역을 게이트 인 패널 회로부에서 투명 영역으로 사용할 수 있는 바, 투명 표시 패널 및 투명 표시 장치의 베젤부의 투명 영역을 최대화할 수 있다.
상술한 효과와 더불어 본 발명의 구체적인 효과는 이하 발명을 실시하기 위한 구체적인 사항을 설명하면서 함께 기술한다.
도 1은 투명 표시 장치의 시스템을 개략적으로 설명하기 위한 블록도이다.
도 2는 투명 표시 장치를 구성하는 각 구성들의 연결 및 배치 관계를 개략적으로 설명하기 위한 평면도이다.
도 3은 유기 발광 표시 패널에서 화소의 발광부와 투과부에 대한 개략적인 단면도이다.
도 4는 유기 발광 표시 패널에서 화소의 발광부에 대한 보다 상세한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 투명 표시 패널에 있어서, 제1 기판 상에 배치된 배선부들의 연결 관계를 도시한 것이다.
도 6 내지 도 10은 본 발명의 일 실시예에 따른 투명 표시 패널에 있어서 도 5에 따른 배선들 간의 연결 관계를 각 층간 적층 구조를 중심으로 도시한 평면도이다.
도 11은 도 8의 A-A'영역을 확대한 평면도이다.
도 12는 도 11의 B-B' 영역을 확대한 평면도이다.
도 13은 도 11의 C-C'영역을 확대한 평면도이다.
도 14는 도 9의 D-D' 영역을 확대한 평면도이다.
도 15는 도 10의 E-E' 영역을 확대한 평면도이다.
도 16은 도 10의 F-F'영역을 확대한 단면도이다.
도 17은 도 10의 G-G' 영역을 확대한 평면도이다.
도 18은 도 17의 H-H' 영역을 확대한 단면도이다.
전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.
이하에서 구성요소의 "상부 (또는 하부)" 또는 구성요소의 "상 (또는 하)"에 임의의 구성이 배치된다는 것은, 임의의 구성이 상기 구성요소의 상면 (또는 하면)에 접하여 배치되는 것뿐만 아니라, 상기 구성요소와 상기 구성요소 상에 (또는 하에) 배치된 임의의 구성 사이에 다른 구성이 개재될 수 있음을 의미할 수 있다.
또한 어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 상기 구성요소들은 서로 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있는 것으로 이해되어야 할 것이다.
이하에서는, 본 발명의 몇몇 실시예에 따른 투명 표시 패널과 이를 포함하는 투명 표시 장치를 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 투명 표시 장치의 시스템을 개략적으로 설명하기 위한 블록도이고, 도 2는 본 발명의 일 실시예에 따른 투명 표시 장치를 구성하는 각 구성들의 연결 및 배치 관계를 개략적으로 설명하기 위한 평면도이다.
다만 도 1과 도 2의 경우 본 발명의 예시적인 일 실시예인 것으로 본 발명에 따른 투명 표시 장치(100)의 각 구성들의 연결 및 배치 관계는 이에 한정되지 않는다.
투명 표시 장치(100)는 투명 표시 패널(110), 타이밍 컨트롤러(140, Timing Controller), 데이터 드라이버(120, Data Driver) 및 게이트 드라이버(130, Gate Driver)를 포함할 수 있다.
투명 표시 패널(300)은 하나 이상의 화소(Pixel: P)를 포함하여 화상을 표시하는 표시부(DA)와 화상을 표시하지 않는 비표시부(NDA)를 포함할 수 있다.
비표시부(NDA)는 표시부(DA)의 주위를 둘러싸도록 배치될 수 있다.
비표시부(NDA)에는 게이트 드라이버(130), 데이터 드라이브 IC 패드부(310) 및 각종 배선들이 배치될 수 있으며, 비표시부(NDA)는 베젤부에 대응될 수 있다.
투명 표시 패널(300)의 투명 영역은 표시부(DA)와 비표시부(NDA) 모두에 포함될 수 있다.
투명 표시 패널(300)은 일 방향으로 배열된 복수의 게이트 배선들(Gate Line: GL)과 게이트 배선들(GL)과 직교하도록 일 방향으로 배열된 복수의 데이터 배선들(Data Line: DL)에 의해 형성되는 복수의 화소 영역을 포함할 수 있다.
화소 영역들은 매트릭스 형태로 배열되고, 각각의 화소 영역에는 하나 이상의 서브 화소(Sub Pixel: SP)를 포함하는 화소(Pixel: P)가 배치될 수 있다.
게이트 드라이버(130)는 화소들의 구동 박막 트랜지스터(210)들의 온/오프(On/Off)를 제어한다.
이를 위하여 게이트 드라이버(130)는 스캔 신호나 발광 신호와 같은 게이트 신호들을 순차적으로 출력하며, 게이트 배선(GL)들에 게이트 신호들을 순차적으로 공급한다.
이에 따라 데이터 전압은 특정한 게이트 배선(GL)과 연결된 화소 회로들의 서브 화소로 인가될 수 있다.
게이트 드라이버(130)는 하나 이상의 게이트 드라이버(130) 집적회로(Gate Driver Intergrated Circuit: Gate Driver IC)를 포함할 수 있으며, 구동 방식이나 투명 표시 패널(110)의 설계 방식에 따라서 투명 표시 패널(110)의 일측 또는 양측에 위치할 수 있다.
각각의 게이트 드라이버(130) 집적회로는 칩 온 글래스(COG) 방식 또는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수 있다.
또한 게이트 드라이버(130)는 도 2에 도시된 바와 같이 트랜지스터(Transistor)와 같은 각종 소자가 포토리소그래피(Photolithography) 공정을 통해 게이트 인 패널(Gate In Panel: GIP) 형태로 투명 표시 패널(110) 상에 직접 적층되어 형성될 수 있다.
이 경우 게이트 인 패널 형태로 형성된 GIP 회로부는 복수로 형성되어 표시부(DA)를 사이에 두고 표시부(DA)의 좌우 외곽부인 비표시부(NDA)에 각각 배치될 수 있다.
데이터 드라이버(120)는 특정 게이트 배선(GL)이 열리면 타이밍 컨트롤러(140)로부터 수신한 영상 데이터를 아날로그 형태의 데이터 전압으로 변환하고, 게이트 제어 신호와 동기화하여 데이터 전압을 데이터 배선(DL)으로 공급한다.
또한 데이터 드라이버(120)는 각종 전원 배선들이 지나가는 통로 역할도 할 수 있다.
데이터 드라이버(120)는 적어도 하나의 소스 드라이버 집적회로(121, Source Driver Integrated Circuit: Source Driver IC)를 포함하여 다수의 데이터 배선(DL)을 구동할 수 있다.
각각의 소스 드라이버 집적회로(121)는 칩 온 글래스(COG) 방식 또는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수 있다.
예를 들어 도 2에 도시된 바와 같이, 각각의 소스 드라이버 집적회로(121)에 해당하는 소스 구동 칩은 연성 필름(123)에 실장되고, 연성 필름(123)의 일 단은 적어도 하나의 컨트롤 인쇄회로기판(150, Control Printed Circuit Board)에 본딩되고, 타 단은 투명 표시 패널(110)의 데이터 드라이브 IC 패드부(DPA)에 본딩된다.
컨트롤 인쇄회로기판(150)에는 구동 칩들로 구현된 다수의 회로들이 실장될 수 있으며, 예를 들어 도 2에 도시된 바와 같이 타이밍 컨트롤러(140)가 배치될 수 있다.
또한 컨트롤 인쇄회로기판(150)에는, 투명 표시 패널(110), 데이터 드라이버(120) 및 게이트 드라이버(130) 등으로 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어하는 전원 컨트롤러가 더 배치될 수 있다.
아울러 연성 필름(123)과 컨트롤 인쇄회로기판(150) 사이에는 소스 인쇄회로기판이 추가로 배치될 수 있으며, 이 경우 소스 인쇄회로기판은 연성 플랫 케이블(FFC: Flexible Flat Cable) 또는 연성 인쇄 회로(FPC: Flexible Printed Circuit) 등의 연결 매체를 통해 컨트롤 인쇄회로기판(150, Control Printed Circuit Board)과 연결될 수 있다.
타이밍 컨트롤러(140)는 게이트 제어 신호를 게이트 드라이버(130)에 제공하고, 데이터 제어 신호를 데이터 드라이버(120)에 제공함으로써 데이터 드라이버(120)와 게이트 드라이버(130)를 제어한다.
한편, 투명 표시 장치(100)는 액정 표시 장치, 유기 발광 표시 장치 등이 사용될 수 있으나, 이하에서는 발명의 일 실시예로 도 3과 도 4를 참조하여 유기 발광 표시 장치를 기준으로 설명을 하도록 한다.
도 3은 유기 발광 표시 패널에서 화소의 발광부(EA)와 투과부(TA)에 대한 개략적인 단면도이며, 도 4는 유기 발광 표시 패널에서 화소의 발광부(EA)에 대한 보다 상세한 단면도이다.
투명 표시 패널은 제1 기판(200)과 제2 기판(270)을 포함할 수 있다.
제1 기판(200)은 화소들이 배치된 표시부(DA)와 게이트 드라이버(130), 데이터 드라이브 IC 패드부(310) 및 각종 배선들이 배치된 비표시부(NDA)를 포함하는 베이스 기판이다.
제2 기판(270)은 제1 기판(200)과 대향하여 배치되며, 봉지 기판일 수 있다.
제1 기판(200)과 제2 기판(270)은 플라스틱 기판 또는 유리 기판일 수 있다.
제1 기판(200)의 표시부(DA)는 도 3에 도시된 바와 같이 발광부(EA)와 투과부(TA)를 포함한다.
발광부(EA)에는 각각의 서브 화소가 배치될 수 있다.
각각의 서브 화소는 적색 광을 발광하는 적색 서브 화소일 수 있고, 녹색 광을 발광하는 녹색 서브 화소일 수 있으며, 청색 광을 발광하는 청색 서브 화소일 수 있으며, 적색, 녹색 및 청색 이외의 다른 색상, 예를 들어 흰색 광을 발광하는 서브 화소일 수 있다.
각각의 서브 화소는 해당 색상의 광이 발광하는 발광부(EA)와, 발광부(EA)와 전기적으로 연결되어 발광부(EA)에서 광이 나오도록 해주는 회로부를 포함할 수 있다.
예를 들어, 본 발명의 일 실시예에 따른 투명 표시 패널에서 하나의 화소가 3가지 색상의 서브 화소로 이루어지는 경우, 제1 색상 서브 화소는 제1 색상 발광부(EA)와 제1 색상 발광부(EA)와 전기적으로 연결되는 제1 색상 회로부를 포함하고, 제2 색상 서브 화소는 제2 색상 발광부(EA)와 제2 색상 발광부(EA)와 전기적으로 연결되는 제2 색상 회로부를 포함하며, 제3 색상 서브 화소는 제3 색상 발광부(EA)와 제3 색상 발광부(EA)와 전기적으로 연결되는 제3 색상 회로부를 포함한다.
서브 화소의 발광부(EA)는 각각의 서브 화소마다 해당 색상의 광을 내는 영역을 의미할 수 있고, 서브 화소마다 존재하는 애노드 전극과 같은 화소 전극을 의미할 수 있으며, 화소 전극이 배치된 영역을 의미할 수 있다.
발광부(EA)는 제1 전극(221)인 애노드 전극, 유기 발광층(223) 및 제2 전극(225)인 캐소드 전극을 포함하는 유기 발광 소자(220)를 포함하며, 유기 발광 소자(220)는 제1 전극(221)에 공급된 전압과 제2 전극(225)에 공급된 전압에 의해 소정의 밝기로 발광한다.
이 경우 투명 전극인 제2 전극(225)은 발광부(EA)와 투과부(TA)를 모두 지나도록 형성될 수 있다.
서브 화소의 회로부는 각각의 서브 화소의 화소 전극으로 전압 또는 전류를 공급하여 발광부(EA)에서 광이 나오도록 해주는 구동 박막 트랜지스터(210) 등을 포함하는 회로를 의미하거나, 이러한 회로들이 배치된 영역을 의미할 수 있다.
구동 박막 트랜지스터(210)는 게이트 전극(214), 소스 전극(217a), 드레인 전극(217b) 및 액티브층(212)을 포함하며 다양한 형태의 구동 박막 트랜지스터(210)가 적용될 수 있다.
회로부는 박막 트랜지스터들을 이용하여 게이트 배선(GL)으로부터 게이트 신호가 입력되는 경우 데이터 배선(DL)의 데이터 전압에 따라 발광부(EA)의 유기 발광 소자(220)의 제1 전극(221)에 소정의 전압을 공급한다.
회로부는 발광부(EA)와 배치되도록 배치되되, 광의 발광 방향의 반대측에 배치되어 발광되는 광을 방해하지 않을 수 있다.
유기 발광 소자(220), 구체적으로는 제2 전극(225) 상에는 봉지층(250)이 형성되며, 봉지층(250) 상에는 유기 발광 소자(220)에 대응되는 컬러 필터(260)가 형성될 수 있다.
컬러 필터(260)는 대응되는 서브 화소의 색상과 동일한 색상이거나 다른 색상일 수 있다.
투과부(TA)는 입사되는 광을 투과시키는 영역으로 회로부를 제외한 영역일 수 있으며, 투명표시장치의 투과율은 투과부(TA)의 면적에 의존한다.
도 3은 본 발명의 일 실시예로 하나의 서브 화소에 대응되는 발광부(EA)와 투과부(TA)를 도시하였지만, 본 발명에 따른 투명 표시 장치의 발광부(EA)와 투과부(TA)의 배치 형태가 이에 한정되는 것은 아니다.
예를 들어 본 발명의 일 실시예로 하나의 투과부(TA)에 복수의 발광부(EA)가 대응되는 배치 형태, 예를 들어 하나의 투과부(TA)를 복수의 발광부(EA)가 둘러싸는 배치 형태를 가질 수 있으며, 이외에도 다양한 발광부(EA)와 투과부(TA)의 배치 형태를 가질 수 있다.
도 4는 본 발명의 일 실시예에 따른 유기 발광 표시 장치에서 하나의 서브 화소에 대응되는 발광부(EA)에 대한 더욱 상세한 단면도이다.
제1 기판(200) 상에는 구동 소자인 구동 박막 트랜지스터(210)와, 구동 박막 트랜지스터(210)에 연결되는 유기 발광 소자(220)가 배치된다.
구동 박막트랜지스터 상에는 구동 박막트랜지스터(210)를 덮도록 패시베이션층(218)이 형성될 수 있으며, 패시베이션층(218)에는 드레인 전극(217b)을 노출하는 컨택홀이 형성될 수 있다.
패시베이션층(218)은 유기 절연 물질로 이루어진 평탄화층일 수 있다.
패시베이션층(218) 상에는 유기 발광 소자(220)를 구성하는 제1 전극(221)이 형성되고, 제1 전극(221)은 패시베이션층(218)에 있는 컨택홀을 통해 드레인 전극(217b)과 전기적으로 연결된다. 이에 따라 구동 박막 트랜지스터(210)와 패시베이션층(218) 상의 제1 전극(221)은 전기적으로 연결될 수 있다.
제1 전극(221)은 정공을 주입하는 역할을 하는 애노드(Anode) 전극일 수 있으며, 일함수가 높은 물질을 사용할 수 있다.
이 경우 제1 전극은 인듐주석산화물(Indium Tin Oxide: ITO), 안티몬 주석산화물(Antimony Tin Oxide: ATO), 인듐아연산화물(Indium Zinc Oxide: IZO)과 같은 투명 도전성 물질 중 하나 이상을 포함하는 투명 전극일 수 있다.
평탄화층상에는 뱅크층(231)이 형성되고, 뱅크층(231)에 의해 각 서브 화소가 분리되어 각각의 색상에 따른 발광부(EA)들의 경계를 이룰 수 있다. 뱅크층(231)은 서브 화소 영역에 대응하여 뱅크홀을 형성함으로써 제1 전극(221)을 노출시킨다.
뱅크층(231) 상부와 뱅크홀에 의해 노출된 제1 전극(221)상에는 유기 발광층(223)이 형성된다. 유기 발광층(223)이 제1 전극(221)과 접하는 영역은 서브 화소 영역, 더욱 구체적으로는 발광 영역인 발광부(EA)에 대응될 수 있다.
유기 발광층(223)은, 정공주입층(Hole injection layer: HIL), 정공수송층(Hole transfer layer: HTL), 발광층(Emission layer: EML), 전자수송층(Electron transfer layer: ETL), 전자주입층(Electron injection layer: EIL)을 포함할 수 있다.
발광층(EML)은 적색(R), 녹색(G) 및 청색(B)을 발광할 수 있으며, 각각의 색상을 발광하는 인광 물질 또는 형광 물질로 이루어질 수 있다.
이 경우 정공주입층(HIL), 정공수송층(HTL), 전자수송층(ETL) 및 전자주입층(EIL)은 표시부 전면을 덮도록 형성되고, 발광층(EML)은 각각의 색상에 대응되는 영역, 구체적으로는 제1 전극(221)에 대응되도록 패터닝되어 형성될 수 있다.
다만 이에 한정되는 것은 아니며 정공주입층(HIL), 정공수송층(HTL), 발광층(EML), 전자수송층(ETL) 및 전자주입층(EIL)이 각각의 색상에 대응되는 영역, 구체적으로는 제1 전극(221)에 대응되도록 패터닝되어 형성될 수 있다.
유기 발광층(223)이 형성된 제1 기판(200) 상부 전면에 제2 전극(225)이 형성된다. 제2 전극(225)은 제1 기판(200)의 표시부(DA) 전면에 배치되며, 이 경우 제2 전극(225)은 투과부(TA)를 제외한 표시부(DA) 전면에 배치될 수 있다.
제2 전극(225)은 전자를 주입하는 역할을 하는 캐소드(Cathode) 전극일 수 있으며, 전자를 잘 주입하기 위하여 일함수가 낮은 금속을 사용할 수 있다.
이 경우 제2 전극(225)은 Ca, Al:Li, Ma:Ag, Ag와 같은 물질 중 하나 이상을 포함할 수 있다.
또한 제2 전극(225)은 인듐주석산화물(Indium Tin Oxide: ITO), 안티몬 주석산화물(Antimony Tin Oxide: ATO), 인듐아연산화물(Indium Zinc Oxide: IZO)과 같은 투명 도전성 물질 중 하나 이상을 포함하는 투명 전극일 수 있다.
유기 발광 소자(220) 상에는 외부 수분이 유기 발광 소자(220)로 침투하는 것을 방지하는 봉지층(250)이 형성된다.
봉지층(250)은 무기층과 유기층이 교대로 적층된 다층으로 형성될 수 있으나 이에 한정되지 않는다.
봉지층(250) 상에는 제1 기판(200)과 대향하는 봉지 기판인 제2 기판(270)이 형성될 수 있다.
이 경우 봉지층(250)과 제2 기판(270) 사이에는 배리어층을 형성하여 외부 수분이나 산소가 침투하는 것을 더욱 효과적으로 방지할 수 있다.
배리어층은 필름 형태로 제조되어, 봉지층(250) 상에 접착제를 매개로 접착될 수 있다.
도 5는 본 발명의 일 실시예에 따른 투명 표시 패널(300)에 있어서, 제1 기판(301) 상에 배치된 배선부들의 연결 관계를 도시한 것이다.
제1 기판(301)은 표시부(DA)와 상기 표시부(DA)의 주위를 둘러싸도록 배치되는 비표시부(NDA)를 포함한다.
즉 비표시부(NDA)는 표시부(DA)의 상하좌우를 모두 감싸도록 배치될 수 있다.
본 발명의 일 실시예에서 의미하는 표시부(DA)의 상하 방향은 도 5에 도시된 바와 같이 Y축 방향을 의미하고, 표시부(DA)의 좌우 방향은 X축 방향을 의미한다.
표시부(DA)는 장변과 단변을 포함하는 직사각형의 형상을 가질 수 있다.
이 경우 장변은 단변보다 상대적으로 길이가 긴 변을 의미한다.
또한 장변은 표시부(DA)의 좌우 방향인 X축 방향과 평행한 변을 의미하며, 단변은 표시부(DA)의 상하 방향인 Y축 방향과 평행한 변을 의미한다.
표시부(DA)의 하나 이상의 일측 외부에는 게이트 드라이버(130)가 게이트 인 패널(GIP)의 형태로 배치될 수 있다.
즉 표시부(DA)의 좌우에 위치하는 비표시부(NDA)에는 한 쌍의 GIP 회로부(360)가 배치됨으로써, 표시부(DA)의 양 측면에 있는 비표시부(NDA)에는 GIP 회로부(360)가 배치될 수 있다.
예를 들어, GIP 회로부(360)는 표시부(DA)의 단변을 따라 배치되고, 제1 VSS 전압 배선(321) 및 제2 VSS 전압 배선(322)은 표시부(DA)의 장변을 따라 배치될 수 있다.
따라서 GIP 회로부(360)는 제1 VSS 전압 배선(321) 및 제2 VSS 전압 배선(322)이 배치된 표시부(DA)의 일측 외부와 서로 다른 표시부(DA)의 일측 외부에 배치될 수 있다.
GIP 회로부(360)가 배치된 비표시부(NDA)에는 GIP 회로부(360)에 정전기가 유입되는 경우 작동되어 정전기 유입을 최소화해주는 GIP 정전기(Electro Static Discharge: ESD) 방지 회로부(365)가 배치될 수 있다.
도 5에서는 GIP 회로부(360)의 상부 방향(Y 방향)에 GIP 정전기 방지 회로부(365)가 배치되는 것으로 도시하였으나, 이에 한정되는 것은 아니다.
GIP 회로부(360)가 배치되지 않은 표시부(DA)의 일 측면, 예를 들어 표시부(DA)의 상부 방향에 있는 비표시부(NDA)에는 하나 이상의 데이터 드라이브 IC 패드부(310)가 배치될 수 있다.
데이터 드라이브 IC 패드부(310)에는 전원 배선, 데이터 배선 등 투명 표시 패널(300) 구동에 필요한 다양한 배선들이 연결된다.
데이터 드라이브 IC 패드부(310)와 표시부(DA) 사이에는 데이터 배선부(311), 기준 전압 배선부(340), VSS 전압 배선부(320), VDD 전압 배선부(330)들이 배치되어, 데이터 드라이브 IC 패드부(310)와 각종 배선을 통해서 서로 연결된다.
구체적으로 데이터 드라이브 IC 패드부(310)를 중심으로 데이터 드라이브 IC 패드부(310)의 좌우에는 데이터 드라이브 IC 패드부(310)로부터 멀어지는 방향으로 기준 전압 배선부(340), VDD 전압 배선부(330), VSS 전압 배선부(320)가 배치될 수 있다.
즉 데이터 배선부(311)를 기준으로 양측에는 기준 전압 배선부(340), VDD 전압 배선부(330), VSS 전압 배선부(320)들이 각각 서로 대칭되는 형태로 배치될 수 있다.
기준 전압 배선부(340), VDD 전압 배선부(330), VSS 전압 배선부(320)는 서로 이격되도록 배치된다.
VDD 전압 배선부(330)는 화소의 구동을 위하여 화소에 고전위 전압의 전원을 공급해주는 고전위 전압 전원 배선부일 수 있으며, VSS 전압 배선부(320)는 화소의 구동을 위하여 화소에 저전위 전압의 전원을 인가해주는 저전위 전압 전원 배선부일 수 있다.
기준 전압 배선부(340)는 화소에 기준 전압(Vref)을 공급해줄 수 있다.
기준 전압 배선부(340), VDD 전압 배선부(330) 및 VSS 전압 배선부(320)와 표시부(DA) 사이에는 기준 전압 배선부(340)와 전기적으로 연결되는 기준 전압 배선(341), VDD 전압 배선부(330)와 전기적으로 연결되는 제1 VDD 전압 배선(331), VSS 전압 배선부(320)와 전기적으로 연결되는 제1 VSS 전압 배선(321)이 배치될 수 있다.
예를 들어 기준 전압 배선부(340)와 기준 전압 배선(341)은 서로 일체형으로 형성되어 전기적으로 연결될 수 있으며, 서로 이격되도록 형성되어 별도의 연결 전극을 통해서 전기적으로 연결될 수 있다.
또한 VDD 전압 배선부(330)와 제1 VDD 전압 배선(331)은 서로 일체형으로 형성되어 전기적으로 연결될 수 있으며, 서로 이격되도록 형성되어 별도의 연결 전극을 통해서 전기적으로 연결될 수 있다.
아울러 VSS 전압 배선부(320)와 제1 VSS 전압 배선(321)은 서로 일체형으로 형성되어 전기적으로 연결될 수 있으며, 서로 이격되도록 형성되어 별도의 연결 전극을 통해서 전기적으로 연결될 수 있다.
다만 이하에서는 본 발명의 일 실시예로 도 5에서와 같이 VDD 전압 배선부(330)와 제1 VDD 전압 배선(331)은 일체형으로 형성되되, 기준 전압 배선부(340)와 기준 전압 배선(341), 그리고 VSS 전압 배선과 제1 VSS 전압 배선(321)은 각각 서로 이격되도록 형성되어 별도의 연결 전극으로 전기적으로 연결되는 배선의 배치 형태를 기준으로 설명하도록 한다.
제1 VDD 전압 배선(331)은 바(Bar) 형상을 갖도록 형성되어 표시부(DA)의 일측면, 구체적으로는 표시부(DA)의 장변을 따라 평행하게 배치되며, VDD 전압 배선부(330)와 일체형으로 형성될 수 있다.
또한 제1 VDD 전압 배선(331)은 각각의 데이터 드라이브 IC 패드부(310)에 대응되는 복수의 VDD 전압 배선부(330)들과 일체형으로 형성되어 복수의 VDD 전압 배선부(330)들을 전기적으로 연결할 수 있다.
제1 VDD 전압 배선(331)과 표시부(DA)의 사이에는 기준 전압 배선(341)이 배치될 수 있다.
기준 전압 배선(341)은 초기 전압 배선과 같이 쓰일 수 있지만 이에 한정되는 것은 아니며, 보상 회로에 따라서 초가 전압 배선과는 별도의 배선으로 기준 전압 배선(341)이 사용될 수 있다.
다만 본 발명의 일 실시예에서는 기준 전압 배선과 초기 전압 배선이 같이 쓰이는 것을 기준으로 설명하도록 한다.
이에 따라 기준 전압 배선부(340)는 표시부(DA)로부터 멀어지는 상부 방향으로 기준 전압 배선(341)과 이격되도록 배치될 수 있다.
기준 전압 배선(341)은 바(Bar) 형상을 갖도록 형성되어 제1 VDD 전압 배선(331)과 평행하게 배치될 수 있다.
기준 전압 배선(341)은 제1 VDD 전압 배선(331)을 사이에 두고 기준 전압 배선부(340)와 이격되도록 배치되기 때문에, 기준 전압 배선(341)에 기준 전압을 인가해주기 위해서 기준 전압 배선부(340)와 기준 전압 배선(341)은 별도의 연결 전극인 제2 연결 전극(352)에 의해서 전기적으로 연결될 수 있다.
기준 전압 배선(341)과 표시부(DA)의 사이에는 제1 VSS 전압 배선(321)이 배치될 수 있다.
이에 따라 VSS 전압 배선부(320)는 표시부(DA)로부터 멀어지는 상부 방향으로 제1 VSS 전압 배선(321)과 이격되도록 배치될 수 있다.
제1 VSS 전압 배선(321)은 바(Bar) 형상을 갖도록 형성되어 제1 VDD 전압 배선(331) 및 기준 전압 배선(341)과 평행하게 배치될 수 있다.
제1 VSS 전압 배선(321)은 제1 VDD 전압 배선(331)과 기준 전압 배선(341)을 사이에 두고 VSS 전압 배선부(320)와 이격되도록 배치되기 때문에, 제1 VSS 전압 배선(321)에 VSS 전압을 인가해주기 위해서 VSS 전압 배선부(320)와 제1 VSS 전압 배선(321)은 별도의 연결 전극인 제1 연결 전극(351)에 의해서 전기적으로 연결될 수 있다.
또한 VSS 전압 배선부(320)와는 별도로 기준 전압 배선부(340)들 사이에는 VSS 전압 보조 배선부(326)가 배치될 수 있다.
구체적으로 VSS 전압 보조 배선부(326)는 기준 전압 배선부(340)들 사이와 데이터 배선부(311)와 VDD 전압 배선 사이에 이격된 상태인 섬(Island) 형태로 배치될 수 있다.
VSS 전압 보조 배선부(326)는 제1 연결 전극(351)을 통해서 제1 VSS 전압 배선(321)과 전기적으로 연결될 수 있다.
이와 같이 VSS 전압 보조 배선부(326)가 제1 연결 전극(351)에 의해서 제1 VSS 전압 배선(321)과 전기적으로 연결되는 경우 제1 VSS 전압 배선(321)의 전체 접촉 면적이 넓어지기 때문에, 제1 VSS 전압 배선(321)의 전체 저항을 낮추면서도 균일하게 만들어줄 수 있는 장점이 있다.
기준 전압 배선(341)과 표시부(DA) 사이에는 정전기 방지 회로부(371)가 배치되고, 제1 VSS 전압 배선(321)과 표시부(DA) 사이에는 멀티플렉서(Multiplex: MUX) 회로부(373)가 배치될 수 있으나, 상기 위치에 한정되는 것은 아니며, 투명 표시 패널(300)의 설계 방식에 따라서 위치가 변경될 수 있다.
정전기 방지 회로부(371)는 정전기 방지 회로를 구성하는 다수의 박막 트랜지스터를 포함할 수 있으며, 투명 표시 패널(300)에서 정전기가 발생하는 경우 정전기 방지 회로가 작동하여 정전기를 외부로 빼내는 역할을 한다.
MUX 회로부(373)는 MUX 회로를 구성하는 다수의 박막 트랜지스터를 포함하도록 구성될 수 있다.
MUX 회로부(373)를 사용하는 경우 드라이버 IC 출력의 한 개의 채널이 2개 이상의 데이터 배선(313)에 신호를 공급하도록 할 수 있어 드라이버 IC의 사용 개수를 저감할 수 있는 장점이 있다.
정전기 방지 회로부(371)와 MUX 회로부(373) 또한 기준 전압 배선(341) 등과 평행한 바(Bar) 형상으로 형성될 수 있으나, 그 배치 형태 또한 이에 한정되는 것은 아니다.
제1 VDD 전압 배선(331)과 제1 VSS 전압 배선(321)은 표시부(DA)의 상부 일측에 있는 비표시부(NDA)에 배치되고, 표시부(DA)의 하부 타측에 있는 비표시부(NDA)에는 제2 VDD 전압 배선(332)과 제2 VSS 전압 배선(322)이 배치될 수 있다.
표시부(DA)로부터 멀어지는 하부 방향으로 제2 VDD 전압 배선(332)과 제2 VSS 전압 배선(322)이 차례대로 배치될 수 있다.
제2 VDD 전압 배선(332)은 바(Bar) 형상을 갖도록 형성되어 표시부(DA)의 일측면, 구체적으로는 표시부(DA)의 장변을 따라 평행하게 배치될 수 있다.
제2 VDD 전압 배선(332)은 기준 전압 배선(341), 제1 VSS 전압 배선(321) 및 표시부(DA)를 사이에 두고 제1 VDD 전압 배선(331)과 이격되도록 배치되기 때문에, 제2 VDD 전압 배선(332)에 VDD 전압을 인가해주기 위해서 제1 VDD 전압 배선(331)과 제2 VDD 전압 배선(332)은 별도의 연결 전극인 VDD 전압 연결 배선(333)에 의해서 전기적으로 연결될 수 있다.
따라서 상기와 같은 연결 구조를 통해서 VDD 전압 배선부(330)를 통해서 공급되는 VDD 전압은 제1 VDD 전압 배선(331)과 VDD 전압 연결 배선(333)을 통하여 제2 VDD 전압 배선(332)까지 인가될 수 있다.
이 경우 하나 이상의 VDD 전압 연결 배선(333)은 표시부(DA)를 가로지르도록 표시부(DA) 내에 배치되어 제1 VDD 전압 배선(331)과 제2 VDD 전압 배선(332)을 전기적으로 연결한다.
한편, 제2 VSS 전압 배선(322)은 바(Bar) 형상을 갖도록 형성되어 표시부(DA)의 일측면, 구체적으로는 표시부(DA)의 장변을 따라 평행하게 배치될 수 있다.
제2 VSS 전압 배선(322)의 상하 폭은 제1 VSS 전압 배선(321)의 상하 폭보다 좁게 형성되어, 제2 VSS 전압 배선(322)은 제1 VSS 전압 배선(321)보다 얇은 두께의 배선으로 형성될 수 있다.
제2 VSS 전압 배선(322)은 표시부(DA)와 제2 VDD 전압 배선(332)을 사이에 두고 제1 VSS 전압 배선(321)과 이격되도록 배치되기 때문에, 제2 VSS 전압 배선(322)에 VSS 전압을 인가해주기 위해서 제1 VSS 전압 배선(321)과 제2 VSS 전압 배선(322)은 별도의 연결 전극인 VSS 전압 연결 배선(323)에 의해서 전기적으로 연결될 수 있다.
따라서 상기와 같은 연결 구조를 통해서 VSS 전압 배선부(320)를 통해서 공급되는 VSS 전압은 제1 VSS 전압 배선(321)과 VSS 전압 연결 배선(323)을 통하여 제2 VSS 전압 배선(322)까지 인가될 수 있다.
이 경우 하나 이상의 VSS 전압 연결 배선(323)은 표시부(DA)를 가로지르도록 표시부(DA) 내에 배치되어 제1 VSS 전압 배선(321)과 제2 VSS 전압 배선(322)을 전기적으로 연결한다.
본 발명의 일 실시예와 같이 VSS 전압 배선이 표시부(DA)의 외곽부를 둘러싸는 것이 아니라, 표시부(DA)의 상하에 각각 배치된 제1 VSS 전압 배선(321)과 제2 VSS 전압 배선(322)이 표시부(DA)를 가로지르는 하나 이상의 VSS 전압 연결 배선(323)에 의해서 전기적으로 연결되는 구조를 가짐으로써 다음과 같은 유리한 효과들을 얻을 수 있다.
먼저, 표시부(DA)의 좌우에 배치되는 비표부에서의 불투명한 VSS 전압 배선을 생략할 수 있는 바, 그 만큼 베젤부의 투명 영역을 더 확보할 수 있는 바 베젤부에서의 투명 영역을 최대화할 수 있다.
또한 표시부(DA)의 좌우에 배치되는 비표부에서의 불투명한 VSS 전압 배선을 생략할 수 있는 바, 그 만큼 표시부(DA)의 좌우 베젤부에 배치되기 위해 필요한 VSS 전압 배선의 영역이 필요하지 않게 되어 베젤부를 슬림화할 수 있다.
예를 들어, 본 발명의 일 실시예와 같이 VSS 전압 연결 배선(323)이 표시부(DA)를 가로질러 표시부(DA) 내에 배치되는 것이 아니라, 표시부(DA)의 좌우 비표시부(NDA)에도 배치되는 경우 VSS 전압 배선은 표시부(DA)의 외곽부 주위를 따라서 표시부(DA)를 둘러싸도록 배치되게 된다.
이렇게 VSS 전압 배선이 표시부(DA)의 외곽부 주위를 따라서 배치되는 경우 불투명한 VSS 전압 배선이 표시부(DA)의 외곽부인 비표시부(NDA)에 형성되기 때문에 베젤부의 투명 영역이 감소되며, 베젤부도 축소시키기가 어렵다.
하지만 본 발명의 일 실시예에 따른 VSS 전압 배선 배치 구조는 표시부(DA)의 상하좌우, 즉 4개 측면의 베젤부에 VSS 전압 배선이 배치되는 것이 아니라, 표시부(DA)의 좌우 2개 측면의 베젤부에만 VSS 전압 배선이 배치되면 충분하다.
따라서 본 발명의 일 실시예에 따른 투명 표시 패널(300) 및 투명 표시 장치(100)는 불투명한 VSS 전압 배선이 배치되지 않는 베젤부에서의 투명 영역을 최대한 확보할 수 있으며, 필요한 경우 베젤부도 축소시킬 수도 있는 바 베젤부의 슬림화를 얻을 수 있다.
또한 VSS 전압 배선이 표시부(DA)의 외곽부 주위를 따라서 배치되는 경우 VSS 전압은 표시부(DA)의 외곽부 주위를 따라서 흘러들어와 표시부(DA) 내의 화소에 공급되기 때문에, 전류 패스(Path)로써의 역할을 하는 VSS 전압 배선은 저항 문제 등을 고려한 전류 패스로써의 제 기능을 하기 위하여 두꺼운 두께로 형성이 되어야 한다.
하지만 본 발명의 일 실시예와 같이 제1 VSS 전압 배선(321)과 제2 VSS 전압 배선(322)이 표시부(DA)를 가로지르는 VSS 전압 연결 배선(323)을 통해서 연결되는 경우, VSS 전압 연결 배선(323)이 표시부(DA)를 지나면서 화소에 바로 VSS 전압을 공급할 수 있기 때문에, 제2 VSS 전압 배선(322)은 전류 패스로써의 역할을 하지 않을 수 있다.
이와 같이 제2 VSS 전압 배선(322)이 전류 패스로써의 역할을 하지 않는 경우, 제2 VSS 전압 배선(322)은 저항 문제 등을 고려하여 두껍게 형성할 필요가 없기 때문에 최대한 얇은 배선으로 형성할 수 있다.
따라서 본 발명의 일 실시예에 따른 제2 VSS 전압 배선(322)은 제1 VSS 전압 배선(321)보다도 상하 폭을 얇게 형성할 수 있어, 제2 VSS 전압 배선(322)의 폭이 감소되는 만큼 표시부(DA) 하부 베젤부에서의 투명 영역을 더 확보할 수 있으며, 필요한 경우 표시부(DA) 하부 베젤부를 축소시킬 수도 있는 바 베젤부의 슬림화를 얻을 수 있다.
한편, 표시부(DA)로부터 멀어지는 하부 방향으로 제2 VSS 전압 배선(322)과 이격되어 점등 테스트부(375)가 배치될 수 있다.
점등 테스트부(375)는 제2 VSS 전압 배선(322)과 평행한 바 형태로 형성될 수 있으며, 표시부(DA)의 양 측면부까지 형성되어 표시부(DA)의 3면을 둘러싸도록 형성될 수 있다.
점등 테스트부(375)는 투명 표시 패널(300)이 제조된 후 모듈 공정 전에 다수의 데이터 배선(313)에 점등 테스트 신호를 공급함으로써 투명 표시 패널(300)의 불량을 검사한다.
점등 테스트부(375)는 다수의 데이터 배선(313)과 일대일 대응되도록 접속된 다수의 검사 스위칭 소자들을 구비한다.
예를 들어, 점등 테스트부(375)는 적색의 서브 픽셀에 데이터 전압을 인가하는 데이터 배선(313)과 일대일 대응되도록 접속된 다수의 적색 테스트 스위칭 소자와, 녹색의 서브 픽셀에 데이터 전압을 인가하는 데이터 배선(313)과 일대일 대응되도록 접속된 다수의 녹색 테스트 스위칭 소자와, 청색의 서브 픽셀에 데이터 전압을 인가하는 데이터 배선(313)과 일대일 대응되도록 접속된 다수의 청색 테스트 스위칭 소자를 구비할 수 있다.
따라서 데이터 배선부(311)로부터 분기된 다수의 데이터 배선(313)들은 표시부(DA)를 가로지르면서 점등 테스트부(375)까지 전기적으로 연결된다.
점등 테스트부(375)에 점등 테스트 신호를 공급하기 위하여 도 5와 같이 기준 전압 배선부(340), VDD 전압 배선부(330), VSS 전압 배선부(320)의 일부 영역 상에 점등 테스트 신호 인가부(376)를 형성할 수 있다.
도 6 내지 도 10은 본 발명의 일 실시예에 따른 투명 표시 패널(300)에 있어서 도 5에 따른 배선들 간의 연결 관계를 각 층간 적층 구조를 중심으로 도시한 평면도이다.
도 6에 도시된 바와 같이 본 발명의 일 실시예에 따른 투명 표시 패널(300)의 기준 전압 배선부(340), VDD 전압 배선부(330), VSS 전압 배선부(320), VSS 전압 보조 배선부(326), 기준 전압 배선(341), 제1 VDD 전압 배선(331), 제2 VDD 전압 배선(332), 제1 VSS 전압 배선(321) 및 제2 VSS 전압 배선(322)은 각각 서로 이격된 상태로 동일한 층에 배치될 수 있다.
구체적으로 기준 전압 배선부(340), VDD 전압 배선부(330), VSS 전압 배선부(320), VSS 전압 보조 배선부(326), 기준 전압 배선(341), 제1 VDD 전압 배선(331), 제2 VDD 전압 배선(332), 제1 VSS 전압 배선(321) 및 제2 VSS 전압 배선(322)은 화소의 구동 박막 트랜지스터(210)의 소스 전극(217a) 및 드레인 전극(217b)과 동일한 재질로 동일한 층에 형성될 수 있다.
다만 앞서 설명한 바와 같이 VDD 전압 배선부(330)와 제1 VDD 전압 배선(331)는 서로 이격되지 않고 일체형으로 형성될 수 있다.
이와 같이 각각의 배선부와 배선들이 서로 동일한 층에 형성되어 있기 때문에 각각의 배선부와 배선들을 전기적으로 연결해주는 연결 전극들은 서로 연결하려고 하는 배선부와 배선, 또는 배선과 배선 사이에 있는 다른 배선들과 단락이 되지 않아야 한다.
예를 들어, 데이터 배선부(311)로부터 분기된 데이터 배선(313)을 점등 테스트부(375)에 연결하기 위해서, 데이터 배선(313)은 서로 다른 층에 있는 제1 데이터 배선(314)과 제2 데이터 배선(315)이 서로 전기적으로 연결되는 형태로 형성될 수 있다.
이 경우 제1 데이터 배선(314)은 화소의 구동 박막 트랜지스터(210)의 소스 전극(217a) 및 드레인 전극(217b)과 동일한 재질로 동일한 층에 형성되고, 제2 데이터 배선(315)은 화소의 구동 박막 트랜지스터(210)의 게이트 전극(214)과 동일한 재질로 동일한 층에 형성될 수 있다.
데이터 배선(313)은 표시부(DA)의 화소들에 데이터 신호를 인가하기 때문에, 데이터 배선부(311)로부터 분기된 데이터 배선(313)은 표시부(DA)를 지나기 전까지 배치된 각종 배선부들 및 배선들과 단락되지 않도록 서로 다른 층에 배치된다.
이에 따라 데이터 배선(313)은 표시부(DA)를 지나기 전까지는 제2 데이터 배선(315)으로 형성되고, 표시부(DA)를 지나면서 제2 데이터 배선(315)과 다른 층에 있는 제1 데이터 배선(314)으로 변경된다.
그리고 다시 표시부(DA)를 지나고 점등 테스트부(375)에 도달하기 전까지는 제2 데이터 배선(315)으로 변경되고, 점등 테스트부(375)는 다시 제1 데이터 배선(314)으로 변경되어 연결될 수 있다.
다만 데이터 배선(313)이 표시부(DA)를 지나고 점등 테스트부(375)를 도달하기까지 제2 VDD 전압 배선(332) 및 제2 VSS 전압 배선(322)과 중첩되는 영역에서는 서로 단락되지 않도록, 제1 데이터 배선(314)과 제2 데이터 배선(315)이 반복적으로 변경되도록 형성될 수 있다.
즉 도 11 내지 도 13에 도시된 바와 같이 데이터 배선(313)은 제2 VDD 전압 배선(332)을 지나가는 경우 단락되지 않도록 제2 VDD 전압 배선(332)과 중첩되지 않는 영역에서 제1 데이터 배선(314)이 제2 데이터 배선(315)으로 변경되어 제2 VDD 전압 배선(332)과 다른 층에 형성됨으로써 단락되지 않을 수 있다.
여기서 제1 데이터 배선(314)이 제2 데이터 배선(315)으로 변경된다는 의미는 도 12에 도시된 바와 같이 제1 데이터 배선(314)이 제2 데이터 배선(315)과 하나 이상의 컨택홀로 연결됨으로써, 전기적인 연결은 유지하되 데이터 배선(313)의 배치층이나 재질이 변경되는 것을 의미하는 것으로 이하에서 설명하는 다른 배선들에도 동일한 의미로 적용될 수 있다.
그리고 제2 데이터 배선(315)이 제2 VDD 전압 배선(332)을 지나간 이후에는 제2 VDD 전압 배선(332)과 중첩되지 않는 영역에서 제1 데이터 배선(314)으로 다시 변경될 수 있다.
즉 제1 데이터 배선(314)과 제2 데이터 배선(315)은 서로 다른 층에 배치되어 하나 이상의 제2 데이터 배선 컨택홀(315h)을 통해서 서로 전기적으로 연결된다.
이와 같이 기준 전압 연결 배선(343)도 서로 다른 층에 배치되는 제1 기준 전압 연결 배선(344)과 제2 기준 전압 연결 배선(345)이 서로 전기적으로 연결된 형태로 형성될 수 있다.
이 경우 제1 기준 전압 연결 배선(344)은 화소의 구동 박막 트랜지스터(210)의 소스 전극(217a) 및 드레인 전극(217b)과 동일한 재질로 동일한 층에 형성되고, 제2 기준 전압 연결 배선(345)은 화소의 구동 박막 트랜지스터(210)의 게이트 전극(214)과 동일한 재질로 동일한 층에 형성될 수 있다.
예를 들어, 기준 전압 연결 배선(343)은 표시부(DA)의 하단부까지 형성되는데, 서로 다른 층에 형성되는 제1 기준 전압 연결 배선(344)과 제2 기준 전압 연결 배선(345)이 서로 전기적으로 연결되는 형태로 형성될 수 있다.
기준 전압 연결 배선(343)은 표시부(DA)를 통과하되 기준 전압 연결 배선(343)의 끝단부는 최종적으로 컨택되는 별도의 배선이 필요한 구조일 필요는 없다.
기준 전압 연결 배선(343)은 표시부(DA)의 화소들에 기준 전압을 인가하기 때문에, 기준 전압 연결 배선(343)이 표시부(DA)를 지나기 전까지 배치된 각종 배선부들 및 배선들과 단락되지 않도록 서로 다른 층에 배치된다.
이에 따라 기준 전압 연결 배선(343)은 표시부(DA)를 지나기 전까지는 제2 기준 전압 연결 배선(345)으로 형성되고, 표시부(DA)를 지나면서 제2 기준 전압 연결 배선(345)과 다른 층에 있는 제1 기준 전압 연결 배선(344)으로 연결된다.
제1 기준 전압 연결 배선(344)과 제2 기준 전압 연결 배선(345)은 서로 다른 층에 배치되어 하나 이상의 컨택홀을 통해서 서로 전기적으로 연결될 수 있다.
또한 VSS 전압 연결 배선(323)도 서로 다른 층에 배치되는 제1 VSS 전압 연결 배선(324)과 제2 VSS 전압 연결 배선(325)이 서로 전기적으로 연결된 형태로 형성될 수 있다.
이 경우 제1 VSS 전압 연결 배선(324)은 화소의 구동 박막 트랜지스터(210)의 소스 전극(217a) 및 드레인 전극(217b)과 동일한 재질로 동일한 층에 형성되고, 제2 VSS 전압 연결 배선(325)은 화소의 구동 박막 트랜지스터(210)의 게이트 전극(214)과 동일한 재질로 동일한 층에 형성될 수 있다.
예를 들어, VSS 전압 연결 배선(323)은 제2 VSS 전압 배선(322)까지 연결되기 위하여, 서로 다른 층에 형성되는 제1 VSS 전압 연결 배선(324)과 제2 VSS 전압 연결 배선(325)이 서로 전기적으로 연결되는 형태로 형성될 수 있다.
VSS 전압 연결 배선(323)은 표시부(DA)를 사이에 둔 제1 VSS 전압 배선(321)과 제2 VSS 전압 배선(322)을 서로 전기적으로 연결하기 때문에, VSS 전압 연결 배선(323)이 제2 VSS 전압 배선(322)에 연결되기까지 배치된 각종 배선부들 및 배선들과 단락되지 않도록 서로 다른 층에 배치된다.
본 발명의 일 실시예에서는 표시부(DA)와 제1 VSS 전압 배선(321) 사이에 다른 배선이 배치되지 않는 바, 제1 VSS 전압 배선(321)에서 시작되는 VSS 전압 연결 배선(323)은 제1 VSS 전압 배선(321)과 동일한 층에서 동일한 재질로 일체로 형성되는 제1 VSS 전압 연결 배선(324)으로 형성될 수 있다.
제1 VSS 전압 배선(321)으로부터 분기된 제1 VSS 전압 연결 배선(324)은 표시부(DA)를 가로지르도록 배치되어, 제2 VDD 전압 배선(332)을 지나가는 경우 제2 VDD 전압 배선(332)과 중첩되는 영역에서 서로 단락되지 않도록, 제1 VSS 전압 연결 배선(324)과 제2 VSS 전압 연결 배선(325)이 반복적으로 변경되도록 형성될 수 있다.
즉 도 11 내지 도 13에 도시된 바와 같이 VSS 전압 연결 배선(323)은 제2 VDD 전압 배선(332)을 지나가는 경우 서로 단락되지 않도록 제2 VDD 전압 배선(332)과 중첩되지 않는 영역에서 제1 VSS 전압 연결 배선(324)이 제2 VSS 전압 연결 배선(325)으로 변경되어 제2 VDD 전압 배선(332)과 단락되지 않도록 지나가게 된다.
즉 제1 VSS 전압 연결 배선(324)과 제2 VSS 전압 연결 배선(325)은 서로 다른 층에 배치되어 하나 이상의 제2 VSS 전압 연결 배선 컨택홀(325h)을 통해서 서로 전기적으로 연결된다.
제2 VDD 전압 배선(332)을 통과한 VSS 전압 연결 배선(323)은 도 13에 도시된 바와 같이 제1 VSS 전압 연결 배선(324)이 제2 VSS 전압 배선(322)과 연결될 수 있다.
이 경우 제1 VSS 전압 연결 배선(324)과 제2 VSS 전압 배선(322)은 하나 이상의 제2 VSS 전압 연결 배선 컨택홀(325h)로 연결되는 제2 VSS 전압 연결 배선(325)에 의해서 서로 전기적으로 연결될 수 있다.
아울러 제2 VSS 전압 배선(322)에서 데이터 배선(313)과 중첩되지 않는 영역들에서는 제2 VSS 전압 배선(322)과 하나 이상의 보조 배선 컨택홀(327h)로 연결되는 보조 배선(327)들이 제2 VSS 전압 배선(322) 하부에 배치될 수 있다.
보조 배선(327)은 게이트 전극(214)과 동일한 재질로 동일한 층에 형성될 수 있다.
보조 배선(327)은 제2 VSS 전압 배선(322)의 배면에 연결됨으로써 제2 VSS 전압 배선(322)의 전체 저항을 감소시켜주는 역할을 할 수 있다.
또한 VDD 전압 연결 배선(333)도 서로 다른 층에 배치되는 제1 VDD 전압 연결 배선(334)과 제2 VDD 전압 연결 배선(335)이 서로 전기적으로 연결된 형태로 형성될 수 있다.
이 경우 제1 VDD 전압 연결 배선(334)은 화소의 구동 박막 트랜지스터(210)의 소스 전극(217a) 및 드레인 전극(217b)과 동일한 재질로 동일한 층에 형성되고, 제2 VDD 전압 연결 배선(335)은 화소의 구동 박막 트랜지스터(210)의 게이트 전극(214)과 동일한 재질로 동일한 층에 형성될 수 있다.
예를 들어, VDD 전압 연결 배선(333)은 제2 VDD 전압 배선(332)까지 연결되기 위하여, 서로 다른 층에 형성되는 제1 VDD 전압 연결 배선(334)과 제2 VDD 전압 연결 배선(335)이 서로 전기적으로 연결되는 형태로 형성될 수 있다.
VDD 전압 연결 배선(333)은 표시부(DA)를 사이에 둔 제1 VDD 전압 배선(331)과 제2 VDD 전압 배선(332)을 서로 전기적으로 연결하기 때문에, VDD 전압 연결 배선(333)이 제2 VDD 전압 배선(332)에 연결되기까지 배치된 각종 배선부들 및 배선들과 단락되지 않도록 서로 다른 층에 배치된다.
이에 따라 VDD 전압 연결 배선(333)은 표시부(DA)를 지나기 전까지는 제2 VDD 전압 연결 배선(335)으로 형성되고, 표시부(DA)를 지나면서 제2 VDD 전압 연결 배선(335)과 다른 층에 있는 제2 VDD 전압 연결 배선(335)으로 변경된다.
즉 제1 VSS 전압 연결 배선(324)과 제2 VSS 전압 연결 배선(325)은 서로 다른 층에 배치되어 하나 이상의 컨택홀을 통해서 서로 전기적으로 연결된다.
표시부(DA)를 통과한 VDD 전압 연결 배선(333)은 도 12에 도시된 바와 같이 제1 VDD 전압 연결 배선(334)이 제2 VDD 전압 배선(332)과 연결될 수 있다.
이 경우 제1 VDD 전압 연결 배선(334)과 제2 VDD 전압 배선(332)은 하나 이상의 제2 VDD 전압 연결 배선 컨택홀(335h)로 연결되는 제2 VDD 전압 연결 배선(335)에 의해서 서로 전기적으로 연결될 수 있다.
아울러 제2 VDD 전압 배선(332)에서 데이터 배선(313) 및 VSS 전압 연결 배선(323)과 중첩되지 않는 영역들에서는 제2 VDD 전압 배선(332)과 하나 이상의 컨택홀로 연결되는 보조 배선(327)들이 배치될 수 있다.
보조 배선(327)은 게이트 전극(214)과 동일한 층에서 동일한 재질로 형성될 수 있다.
VDD 전압 보조 배선(327)은 제2 VDD 전압 배선(332)의 배면에 연결됨으로써 제2 VDD 전압 배선(332)의 전체 저항을 감소시켜주는 역할을 할 수 있다.
도 7은 패시베이션층(218)에 형성되는 패시베이션홀을 추가로 도시한 것이고, 도 8은 VSS 전압 배선부(320)와 제1 VSS 전압 배선(321)을 연결하는 제1 연결 전극(351)과, 기준 전압 배선부(340)와 기준 전압 배선(341)을 연결하는 제2 연결 전극(352)을 추가로 도시한 것이다.
기준 전압 배선부(340), VDD 전압 배선부(330), VSS 전압 배선부(320), 기준 전압 배선(341), 제1 VSS 전압 배선(321), 제2 VSS 전압 배선(322), 제1 VDD 전압 배선(331) 및 제2 VDD 전압 배선(332) 상에는 패시베이션층(218)이 형성될 수 있다.
패시베이션층(218)은 PAC과 같은 유기물층으로 이루어진 평탄화층일 수 있으며, 상기 각종 배선부와 배선 상에 형성되어 평탄면을 갖도록 해줄 수 있다.
다만 패시베이션층(218)은 절연층으로써의 역할도 하기 때문에, 전기적 연결이 필요한 배선부와 배선들간의 연결을 위해서는 각각의 배선부와 배선 상의 일부 영역에는 패시베이션홀, 즉 평탄화홀이 형성될 수 있다.
이 경우 패시베이션홀은 단순히 홀 컨택을 위한 컨택홀만을 의미하는 것은 아니며, 접촉 면적을 최대한 확보할 수 있도록 패시베이션층(218)이 제거되어 오픈된 영역을 의미할 수 있다.
상기 평탄화홀을 통해서 연결되는 연결 전극에 의해서 각각의 배선부와 배선들은 서로 전기적으로 연결될 수 있다.
도 7에서는 각 층들간의 구분을 명확히 하기 위하여 패시베이션층(218)을 별도로 표시하지는 않고, 패시베이션홀이 형성된 영역만 강조하여 도시하였다.
VSS 전압 배선부(320)와 제1 VSS 전압 배선(321) 상에는 제1 패시베이션홀(218a)이 형성되고, 패시베이션층(218) 상에 형성된 제1 연결 전극(351)은 도 8과 도 14에 도시된 바와 같이 제1 패시베이션홀(218a)을 통해서 VSS 전압 배선부(320)와 제1 VSS 전압 배선(321)을 서로 전기적으로 연결한다.
즉 VSS 전압 배선부(320)와 제1 VSS 전압 배선(321) 사이에 있는 제1 VDD 전압 배선(331)과 기준 전압 배선(341)들과의 단락을 방지하기 위하여, VSS 전압 배선부(320)와 제1 VSS 전압 배선(321)을 연결하기 위한 전극의 점핑(Jumping) 구조가 필요하다.
따라서 본 발명의 일 실시예에 따르면 제1 VDD 전압 배선(331)과 기준 전압 배선(341) 상에는 패시베이션층(218)이 형성되되, VSS 전압 배선부(320)와 제1 VSS 전압 배선(321) 상에는 제1 패시베이션홀(218a)이 형성된다.
이에 따라 패시베이션층(218) 상에 형성되어 제1 패시베이션홀(218a)을 통해 일측이 VSS 전압 배선부(320)와 연결되고 타측이 제1 VSS 전압 배선(321)과 연결되는 제1 연결 전극(351)에 의해서 전극의 점핑 연결 구조가 형성될 수 있다.
제1 연결 전극(351)은 화소의 유기 발광 소자(220)를 구성하는 제1 전극(221)인 애노드 전극과 동일한 재질로 동일한 층에 형성될 수 있다.
제1 연결 전극(351)은 VSS 전압 배선부(320)와 제1 VSS 전압 배선(321)을 전기적으로 연결하는 것으로 저항을 최소화하면서도 균일하게 하기 위하여, 최대한 넓은 면적을 갖도록 형성되는 것이 바람직하다.
따라서 제1 연결 전극(351)은 제1 VDD 전압 배선(331)과 기준 전압 배선(341) 및 제1 VSS 전압 배선(321)들을 덮도록 형성되어, 최대한의 넓은 면적을 갖도록 형성될 수 있다.
다만 제1 연결 전극(351)이 제1 VDD 전압 배선(331)과 기준 전압 배선(341) 및 제1 VSS 전압 배선(321)들의 모든 영역을 다 덮는 것은 아니며, 후술하는 제2 연결 전극(352)의 배치 영역이나 제2 연결 전극(352)과의 이격 영역 등과 같이 일부 영역을 제외하여 덮을 수 있다.
또한 제1 연결 전극(351)이 최대한 넓은 면적을 갖는 것과 함께, VSS 전압 배선부(320) 및 제1 VSS 전압 배선(321)과의 접촉 면적을 최대화하기 위하여 제1 패시베이션홀(218a)도 최대한 넓은 면적을 갖도록 형성하는 것이 바람직하다.
따라서 제1 VSS 전압 배선(321) 상에 형성되는 제1 패시베이션홀(218a)은 제1 VSS 전압 배선(321)에 대응되는 형태, 즉 긴 바(Bar) 형태로 형성될 수 있다.
이와 같은 제1 연결 전극(351)의 연결 방식으로 인하여 저항이 최소화된 VSS 전압 배선의 점핑 연결 구조를 가질 수 있도록 해줄 수 있다.
또한 제1 연결 전극(351)의 적어도 일부 영역에는 도 14에 도시된 바와 같이 하나 이상의 가스 배출홀(355)이 형성될 수 있다.
가스 배출홀(355)은 투명 표시 패널(300)의 형성 공정 중에 발생될 수 있는 불필요한 가스들을 배출해주는 역할을 하는 것으로, 넓은 면적으로 이루어진 제1 연결 전극(351)에 가스 배출홀(355)들을 형성함으로써 투명 표시 패널(300)의 신뢰성을 더욱 높일 수 있다.
제1 연결 전극(351) 상에 형성되는 뱅크층(231)에서 가스 배출홀(355)에 대응되는 영역들이 오픈됨으로써 가스 배출홀(355)의 통로를 확보할 수 있으며, 뱅크층(231)으로 인하여 각각의 가스 배출홀(355)들의 경계가 이루어질 수 있다.
또한 도 8에 도시된 바와 같이 VSS 전압 보조 배선부(326)가 추가로 배치되어 제1 연결 전극(351)에 의해 제1 VSS 전압 배선(321)과 전기적으로 연결될 수 있다.
VSS 전압 보조 배선부(326)는 VSS 전압 배선부(320)와 동일한 재질로 동일한 층에 형성되지만, 서로 이격되어 있고 별도의 배선이 연결되지 않는 섬(Island) 형태를 갖는다.
VSS 전압 보조 배선부(326) 상에도 제1 패시베이션홀(218a)이 형성되어 제1 연결 전극(351)이 연결됨으로써, 제1 연결 전극(351)의 전체 면적을 증가시킴으로써 전체 저항을 감소시키고 저항을 더욱 균일하게 해줄 수 있다.
한편, 기준 전압 배선부(340)와 기준 전압 배선(341) 상에도 패시베이션층(218)이 형성되고, 패시베이션층(218) 상에 형성된 제2 연결 전극(352)은 도 8과 도 14에 도시된 바와 같이 제2 패시베이션홀(218b)을 통해서 기준 전압 배선부(340)와 기준 전압 배선(341)을 서로 전기적으로 연결한다.
즉 기준 전압 배선부(340)와 기준 전압 배선(341) 사이에 있는 제1 VDD 전압 배선(331)과의 단락을 방지하기 위하여, 기준 전압 배선부(340)와 기준 전압 배선(341)을 연결하기 위한 전극의 점핑(Jumping) 구조가 필요하다.
따라서 본 발명의 일 실시예에 따르면 제1 VDD 전압 배선(331) 상에는 패시베이션층(218)이 형성되되, 기준 전압 배선부(340)와 기준 전압 배선(341) 상에는 제2 패시베이션홀(218b)이 형성된다.
이에 따라 패시베이션층(218) 상에 형성되어 제2 패시베이션홀(218b)을 통해 일측이 기준 전압 배선부(340)와 연결되고 타측이 기준 전압 배선(341)과 연결되는 제2 연결 전극(352)에 의해서 전극의 점핑 연결 구조가 형성될 수 있다.
제2 연결 전극(352)은 제1 연결 전극(351)과 동일한 재질로 동일한 층에 형성되되, 이격된 섬(Island) 형태를 갖도록 형성된다.
따라서 제2 연결 전극(352)은 화소의 유기 발광 소자(220)를 구성하는 제1 전극(221)인 애노드 전극과 동일한 재질로 동일한 층에 형성될 수 있다.
제2 연결 전극(352)은 기준 전압 배선부(340)와 기준 전압 배선(341)을 전기적으로 연결하는 것으로 저항을 최소화하면서도 균일하게 하기 위하여, 최대한 넓은 면적을 갖도록 형성되는 것이 바람직하다.
또한 제2 연결 전극(352)이 최대한 넓은 면적을 갖는 것과 함께, 기준 전압 배선부(340) 및 기준 전압 배선(341)과의 접촉 면적을 최대화하기 위하여 제2 패시베이션홀(218b)도 최대한 넓은 면적을 갖도록 형성하는 것이 바람직하다.
이와 같은 제2 연결 전극(352)의 연결 방식으로 인하여 저항이 최소화된 기준 전압 배선(341)의 점핑 연결 구조를 가질 수 있도록 해줄 수 있다.
또한 제2 연결 전극(352)의 일부 영역에는 제1 연결 전극(351)과 같이 하나 이상의 가스 배출홀(355)이 형성될 수 있다.
한편 제2 VSS 전압 배선(322) 상에도 도 7에서와 같이 제3 패시베이션홀(218c)이 형성되고, 도 8에서와 같이 제3 패시베이션홀(218c) 상에 제3 연결 전극(353)이 형성될 수 있다.
제2 VSS 전압 배선(322) 상에 있는 제3 패시베이션홀(218c)은 제2 VSS 전압 배선(322)과 제3 연결 전극(353)을 연결해주기 위한 것으로, 제3 연결 전극(353)은 제3 패시베이션홀(218c)을 통해서 제2 VSS 전압 배선(322)과 전기적으로 연결된다.
제2 VSS 전압 배선(322)과 제3 연결 전극(353)과의 접촉 면적을 최대화하여 저항을 감소시키기 위하여, 제2 VSS 전압 배선(322) 상에 있는 제3 패시베이션홀(218c)은 제2 VSS 전압 배선(322)과 대응되는 바 형태로 형성될 수 있다.
또한 투명 표시 패널(300)의 하단부에 제3 연결 전극(353)이 형성됨으로써, 투명 표시 패널(300)의 상단부에 있는 제1 연결 전극(351) 및 제2 연결 전극(352)이 형성되는 영역과의 단차를 맞춰줄 수 있는 효과도 있다.
제3 연결 전극(353)은 제1 연결 전극(351) 및 제 2 연결 전극과 동일한 재질로 동일한 층에 형성되되, 이격된 섬(Island) 형태를 갖도록 형성된다.
따라서 제3 연결 전극(353)은 화소의 유기 발광 소자(220)를 구성하는 제1 전극(221)인 애노드 전극과 동일한 재질로 동일한 층에 형성될 수 있다.
한편, 제1 연결 전극(351), 제2 연결 전극(352) 및 제3 연결 전극(353) 상에는 뱅크층(231)이 형성될 수 있다.
뱅크층(231)은 도 9에 도시된 바와 같이 표시부(DA)의 둘레를 감싸도록 비표시부(NDA)에 형성되는 댐(Dam)부를 형성할 수 있다. 이 경우 댐부(380)는 하나 이상의 댐부(380)가 패터닝된 형태로 형성될 수 있다.
댐부(380)는 제1 기판(200) 상에 봉지층(250)을 형성하는데 있어서 봉지층(250)을 형성하는데 사용되는 봉지 물질이 외부로 흘러나가는 것을 막아주는 역할을 할 수 있다.
구체적으로 댐부(380)는 도 9와 같이 비표시부(NDA)에 배치되되, 비표시부(NDA)에 배치되는 점등 테스트부(375)와 제1 VDD 전압 배선(331)을 둘러싸도록 배치될 수 있다.
한편 뱅크층(231) 상에는 화소의 제2 전극(225)인 캐소드 전극과 연결되는 제4 연결 전극(354)이 형성된다.
제4 연결 전극(354)은 화소의 캐소드 전극에 VSS 전압을 인가해주기 위해서 VSS 전압 배선과 전기적으로 연결된다.
이 경우 캐소드 전극와 제4 연결 전극(354)은 별도의 연결 구조를 갖는 것이 아니라 일체로 형성될 수 있다.
이에 따라 본 발명의 일 실시예에서는 제4 연결 전극(354)의 일단은 VSS 전압이 인가되는 제1 연결 전극(351)과 전기적으로 연결하고, 제4 연결 전극(354)의 타단은 제3 연결 전극(353)과 전기적으로 연결함으로써 캐소드 전극에도 VSS 전압을 인가할 수 있다.
구체적으로 도 9, 도 10 및 도 16에 도시된 바와 같이 제1 연결 전극(351) 상에는 뱅크층(231)이 형성되고, 제1 연결 전극(351) 상에는 뱅크층(231)의 일부 영역이 제거된 제1 뱅크홀(231a)을 형성되어 제1 연결 전극(351)을 외부로 노출시킴으로써 제1 뱅크홀(231a)을 통해서 제4 연결 전극(354)의 일단과 전기적으로 연결될 수 있다.
제4 연결 전극(354)에 VSS 전압을 인가하는 경우 제1 VSS 전압 배선(321)과 직접적으로 연결하는 것이 아니라, 애노드 전극으로 이루어진 제1 연결 전극(351)을 통해서 연결되는 바 저항을 감소시킬 수 있다.
제1 연결 전극(351)과 제4 연결 전극(354)과의 접촉 면적을 최대화하기 위하여, 제1 연결 전극(351) 상에 있는 뱅크층(231)의 제1 뱅크홀(231a)은 기준 전압 배선(341)과 같이 바 형상으로 형성될 수 있다.
또한 제1 뱅크홀(231a)은 기준 전압 배선(341) 또는 제1 VSS 전압 배선(321)에 대응되도록 형성될 수 있다.
예를 들어, 제1 뱅크홀(231a)이 기준 전압 배선(341) 또는 제1 VSS 전압 배선(321)과 같은 배선 상부가 아닌 정전기 방지 회로부(371)와 같은 별도의 회로부 상에 형성되는 경우 평탄도가 떨어지는 영역에 뱅크홀이 형성되는 문제점이 있을 수 있다.
또한 제1 뱅크홀(231a)을 제1 VDD 전압 배선(331)과 같이 제1 VSS 전압 배선(321)으로부터 멀리 떨어진 배선 상에 형성하는 경우, 제1 뱅크홀(231a)을 통해 제1 VSS 전압 배선(321)과 전기적으로 연결되는 제4 연결 전극(354)이 제1 VSS 전압 배선(321)으로부터 거리가 멀어지기 때문에 전류 패스(Path)가 길어지는 바 그 만큼 저항이 커지는 문제점이 있을 수 있다.
예를 들어, 제4 연결 전극(354)이 고저항 배선인 투명 캐소드 전극으로 사용되는 경우 저항이 높을 수 있는 바, 저저항의 애노드 전극이 아니라 고저항의 캐소드 전극인 제4 연결 전극(354)으로 연결되는 길이가 더 길어지는 경우 전체적인 저항이 더 커질 수 있다.
이에 따라 본 발명의 일 실시예에 따른 제1 뱅크홀(231a)은 기준 전압 배선(341) 또는 제1 VSS 전압 배선(321) 상에 형성되는 것이 바람직하다.
제1 뱅크홀(231a)이 기준 전압 배선(341) 상에 형성되는 경우 배선이 형성되지 않은 뱅크층(231)에 뱅크홀을 형성하는 것보다 홀의 경사면을 감소시키고 높은 평탄도도 얻을 수 있는 바 저항의 변동성을 감소시킬 수 있다.
또한 제1 뱅크홀(231a)이 제1 VSS 전압 배선(321) 상에 형성되는 경우 제4 연결 전극(354)과 제1 VSS 전압 배선(321)의 연결 거리가 더욱 가까워지는 바 저항을 감소시킬 수 있다.
그리고 제2 VSS 전압 배선(322)과 전기적으로 연결된 제3 연결 전극(353) 상에 있는 뱅크층(231)에는, 도 9와 도 10에 도시된 바와 같이 뱅크층(231)의 일부 영역이 제거된 제2 뱅크홀(231b)을 형성하여 제4 연결 전극(354)의 타측을 제3 연결 전극(353)과 전기적으로 연결시킨다.
이 경우 제2 뱅크홀(231b)은 제2 VSS 전압 배선(322) 상에 있는 제3 패시베이션홀(218c)에 대응되도록 형성되는 바, 제2 VSS 전압 배선(322), 제3 연결 전극(353) 및 제4 연결 전극(354)이 적층된 상태로 한 곳에서 컨택될 수 있다.
아울러 제2 VSS 전압 배선(322)이 캐소드 전극과 직접적으로 연결되는 것이 아니라 저저항의 애노드 전극으로 이루어진 제3 연결 전극(353)을 통해서 연결되는 바, 저항이 감소될 수 있다.
이러한 제4 연결 전극(354)의 연결 구조로 인하여 제4 연결 전극(354)에는 VSS 전압이 인가될 수 있으며, 이를 통해서 유기 발광 소자(220)의 캐소드 전극에도 VSS 전압dl 인가될 수 있다.
즉 제4 연결 전극(354)에는 VSS 전압 배선부(320)로부터 인가되는 VSS 전압이 제1 VSS 전압 배선(321)과 제1 연결 전극(351)을 통해서 VSS 전압이 인가될 수 있다.
제4 연결 전극(354)은 제1 VDD 전압 배선(331), 기준 전압 배선(341), 제2 VSS 전압 배선(322), 제2 VDD 전압 배선(332) 및 제2 VSS 전압 배선(322)을 포함한 표시부(DA) 전면을 덮도록 형성될 수 있다.
예를 들어 캐소드 전극은 도 15에 도시된 바와 같이 제2 VDD 전압 배선(332)과 제2 VSS 전압 배선(322)을 포함한 표시부(DA) 전면을 덮도록 형성되되, 댐부(380) 내측에 형성될 수 있다.
한편 GIP 회로부(360)는 도 17에 도시된 바와 같이, GIP 블록부(361)와 클럭 배선부(363)를 포함한다.
GIP 블록부(361)는 게이트 배선(GL)들을 다수의 블록으로 분할하여 다수의 디스플레이 구동 기간에서 다수의 블록을 각각 구동하는 하나 이상의 GIP 블록들을 포함하고, 클럭 배선부(363)는 하나 이상의 클럭 배선들을 포함하여 GIP 회로부(360)의 노드들을 제어할 수 있다.
본 발명의 일 실시예에 따르면 GIP 블록부(361)와 클럭 배선부(363)는 표시부(DA)로부터 멀어지는 방향으로 교대로 배치될 수 있다.
구체적으로 본 발명의 일 실시예의 경우 표시부(DA)의 좌우 측면에는 불투명하고 두꺼운 VSS 전압 배선들을 생략할 수 있기 때문에, VSS 전압 배선들이 생략되는 영역만큼 GIP 회로부(360)가 더 많은 영역을 차지할 수 있다.
따라서 GIP 회로부(360)를 구성하는 GIP 블록부(361)와 클럭 배선부(363)들과 같은 구성들의 배치를 조밀하게 하지 않아도 되는 바, 이를 통해서 GIP 회로부(360)에서도 투명 영역을 확보할 수 있다.
예를 들어 GIP 회로부(360)가 차지하는 공간이 협소한 경우 공간 활용의 극대화를 위하여 GIP 블록부(361)와 클럭 배선부(363)들이 매우 조밀하게 배치되어야 하는 바, GIP 회로부(360)에서는 별도의 투명 영역을 확보하기가 어렵다.
이에 반해 본 발명의 일 실시예와 같이 GIP 회로부(360)가 차지하는 공간이 커지는 경우, GIP 회로부(360)는 불투명 영역이 많은 GIP 블록부(361)와 투명 영역이 많은 클럭 배선부(363)를 서로 구분되도록 교대로 배치할 수 있어 GIP 회로부(360)에서도 투명 영역을 최대로 확보할 수 있다.
즉 본 발명의 일 실시예에 따르면 도 17 및 도 18과 같이 GIP 회로부(360)가 배치되는 표시부(DA)의 일 측면에는 VSS 전압 배선이 생략되기 때문에 불투명한 VSS 전압 배선에 의한 투명 영역의 감소를 최소화할 수 있다.
따라서 댐부(380)와 GIP 회로부(360) 사이에는 점등 테스트부(375)가 배치될 수 있으나, 댐부(380)와 GIP 회로부(360) 사이에는 VSS 전압 배선이 배치되지 않는다.
이상과 같이 본 발명의 일 실시예에 따른 투명 표시 패널(300)은 표시부(DA)와 비표시부(NDA)를 포함하는 투명 표시 패널(300)에 있어서, 표시부(DA)를 사이에 두고 비표시부(NDA)에 배치된 제1 VSS 전압 배선(321)과 제2 VSS 전압 배선(322) 및 제1 VSS 전압 배선(321)과 상기 제2 VSS 전압 배선(322)을 전기적으로 연결하는 하나 이상의 VSS 전압 연결 배선(323)을 포함하고, VSS 전압 연결 배선(323)은 표시부(DA) 내에 배치된다.
이 경우 제2 VSS 전압 배선(322)은 제1 VSS 전압 배선(321)보다 얇을 수 있다.
또한 표시부(DA)는 장변과 단변을 포함하며, 제1 VSS 전압 배선(321)과 제2 VSS 전압 배선(322)은 바(Bar) 형상을 갖고, 표시부(DA)의 장변을 따라 배치될 수 있다.
또한 본 발명의 일 실시예에 따른 투명 표시 패널(300)은 표시부(DA)로부터 멀어지는 방향으로 제1 VSS 전압 배선(321)과 이격되어 배치된 VSS 전압 배선부(320)를 더 포함하고, 제1 VSS 전압 배선(321)과 VSS 전압 배선부(320)는 제1 연결 전극(351)에 의해 전기적으로 연결될 수 있다.
이 경우 표시부(DA)는 하나 이상의 발광부(EA) 및 투과부(TA)를 포함하고, 발광부(EA)는 제1 전극(221), 유기 발광층(223) 및 제2 전극(225)을 포함하는 유기 발광 소자(220)를 포함하며, 제1 연결 전극(351)은 제1 전극(221)과 동일한 물질로 이루어지고 동일한 층에 배치될 수 있다.
또한 표시부(DA)를 사이에 두고 비표시부(NDA)에 배치된 제1 VDD 전압 배선(331)과 제2 VDD 전압 배선(332) 및 제1 VDD 전압 배선(331)과 상기 제2 VDD 전압 배선(332)을 전기적으로 연결하는 하나 이상의 VDD 전압 연결 배선(333)을 포함하고, VDD 전압 연결 배선(333)은 표시부(DA) 내에 배치될 수 있다.
또한 제1 VSS 전압 배선(321)은 제1 VDD 전압 배선(331)과 표시부(DA) 사이에 배치되고, 제2 VDD 전압 배선(332)은 제2 VSS 전압 배선(322)과 표시부(DA) 사이에 배치될 수 있다.
그리고 제1 VDD 전압 배선(331)과 제1 VSS 전압 배선(321) 사이에 배치된 기준 전압 배선(341) 및 표시부(DA)로부터 멀어지는 방향으로 기준 전압 배선(341)과 이격되어 배치된 기준 전압 배선부(340)를 포함하고, 기준 전압 배선(341)과 기준 전압 배선부(340)는 제2 연결 전극(352)에 의해 전기적으로 연결될 수 있다.
이 경우 제1 연결 전극(351)과 제2 연결 전극(352)은 동일한 물질로 이루어지고 동일한 층에 배치될 수 있다.
또한 발광부(EA)는 유기 발광 소자(220)와 연결되는 구동 박막 트랜지스터(210)를 포함하고, 구동 박막 트랜지스터(210)는 게이트 전극(214), 소스 전극(217a), 드레인 전극(217b) 및 액티브층(212)을 포함하며, 제1 VSS 전압 배선(321), 제2 VSS 전압 배선(322), 제1 VDD 전압 배선(331), 제2 VDD 전압 배선(332) 및 기준 전압 배선(341)은 소스 전극(217a) 및 드레인 전극(217b)과 동일한 물질로 이루어지고, 동일한 층에 배치될 수 있다.
VSS 전압 연결 배선(323)은 제1 VSS 전압 연결 배선(324)과 제2 VSS 전압 연결 배선(325)을 포함하고, 제1 VSS 전압 연결 배선(324)은 소스 전극(217a) 및 드레인 전극(217b)과 동일한 물질로 이루어지고, 동일한 층에 배치되며, 제2 VSS 전압 연결 배선(325)은 게이트 전극(214)과 동일한 물질로 이루어지고, 동일한 층에 배치될 수 있다.
VDD 전압 연결 배선(333)은 제1 VDD 전압 연결 배선(334)과 제2 VDD 전압 연결 배선(335)을 포함하고, 제1 VDD 전압 연결 배선(334)은 소스 전극(217a) 및 드레인 전극(217b)과 동일한 물질로 이루어지고, 동일한 층에 배치되며, 제2 VDD 전압 연결 배선(335)은 게이트 전극(214)과 동일한 물질로 이루어지고, 동일한 층에 배치될 수 있다.
기준 전압 연결 배선(343)은 제1 기준 전압 연결 배선(344)과 제2 기준 전압 연결 배선(345)을 포함하고, 제1 기준 전압 연결 배선(344)은 소스 전극(217a) 및 드레인 전극(217b)과 동일한 물질로 이루어지고, 동일한 층에 배치되며, 제2 기준 전압 연결 배선(345)은 게이트 전극(214)과 동일한 물질로 이루어지고, 동일한 층에 배치될 수 있다.
제1 VDD 전압 배선(331), 기준 전압 배선(341) 및 제1 VSS 전압 배선(321) 상에는 패시베이션층(218)이 있고, 패시베이션층(218) 상에는 제1 연결 전극(351)이 있으며, 제1 연결 전극(351) 상에는 뱅크층(231)과 뱅크층(231)의 일부 영역이 제거된 제1 뱅크홀(231a)이 있고, 뱅크층(231) 상에는 제2 전극(225)이 있으며, 제2 전극(225)의 일측은 제1 뱅크홀(231a)을 통해 제1 연결 전극(351)과 연결될 수 있다.
제2 VDD 전압 배선(332)과 제2 VSS 전압 배선(322) 중 하나 이상의 하부에는 하나 이상의 보조 배선(327)이 접촉되고, 보조 배선(327)은 게이트 전극(214)과 동일한 재질로 이루어져, 동일한 층에 배치될 수 있다.
이 경우 제1 뱅크홀(231a)은 기준 전압 배선(341) 또는 제1 VSS 전압 배선(321)에 대응될 수 있다.
제2 VSS 전압 배선(322) 상에는 패시베이션층(218)과 패시베이션층(218)의 일부 영역이 제거된 패시베이션홀이 있고, 패시베이션층(218) 상에는 패시베이션홀을 통해 제2 VSS 전압 배선(322)과 연결된 제3 연결 전극(353)이 있고, 제3 연결 전극(353) 상에는 뱅크층(231)과 상기 뱅크층(231)의 일부 영역이 제거된 제2 뱅크홀(231b)이 있으며, 뱅크층(231) 상에는 제2 전극(225)이 있고, 제2 전극(225)의 타측은 제2 뱅크홀(231b)을 통해 제3 연결 전극(353)과 연결될 수 있다.
이 경우 제1 연결 전극(351)과 제2 연결 전극(352) 중 적어도 하나에는 하나 이상의 가스 배출홀(355)이 있을 수 있다.
또한 본 발명의 다른 일 실시예에 따른 투명 표시 패널(300)은 발광부(EA)와 투과부를 포함하는 표시부(DA), 표시부(DA)를 사이에 두고 배치된 제1 VSS 전압 배선(321)과 제2 VSS 전압 배선(322) 및 표시부(DA)의 하나 이상의 일측 외부에 배치된 GIP 회로부(360)를 포함하고, 제1 VSS 전압 배선(321)과 제2 VSS 전압 배선(322)은 하나 이상의 VSS 전압 연결 배선(323)으로 전기적으로 연결되되, VSS 전압 연결 배선(323)은 표시부(DA)를 가로지르도록 형성될 수 있다.
이 경우 표시부(DA)로부터 멀어지는 방향으로 제1 VSS 전압 배선(321)과 이격되어 배치된 기준 전압 배선(341), 제1 VDD 전압 배선(331) 및 데이터 드라이브 IC 패드부(310)가 있고, 표시부(DA)와 제2 VSS 전압 배선(322) 사이에는 제2 VDD 전압 배선(332)이 있으며, 제1 VDD 전압 배선(331)과 데이터 드라이브 IC 패드부(310) 사이에는 제1 VSS 전압 배선(321)부(320), 제1 VDD 전압 배선(331), 기준 전압 배선부(340) 및 데이터 배선부(311)가 있을 수 있다.
또한 기준 전압 배선(341)과 제1 VSS 전압 배선(321) 사이에는 정전기 방지 회로부(371)가 있고, 표시부(DA)와 제1 VSS 전압 배선(321) 사이에는 MUX 회로부(373)가 있으며, 표시부(DA)로부터 멀어지는 방향으로 제2 VSS 전압 배선(322)과 이격되어 배치된 점등 테스트부(375)가 있을 수 있다.
이 경우 점등 테스트부(375)는 데이터 배선부(311)로부터 분기된 데이터 배선(313)과 연결될 수 있다.
GIP 회로부(360)는 제1 VSS 전압 배선(321) 및 제2 VSS 전압 배선(322)이 배치된 표시부(DA)의 일측 외부와 서로 다른 표시부(DA)의 일측 외부에 배치될 수 있다.
GIP 회로부(360)는 GIP 블록부(361)와 클럭 배선부(363)를 포함하고, GIP 블록부(361)와 클럭 배선부(363)는 표시부(DA)로부터 멀어지는 방향으로 교대로 배치될 수 있다.
표시부(DA)의 외곽부 둘레를 따라 배치되어, GIP 회로부(360), 점등 테스트부(375) 및 제1 VDD 전압 배선(331)을 둘러싸는 하나 이상의 댐부(380)가 있고, 댐부(380)는 평탄화층, 뱅크층 및 스페이서층과 동일한 물질이 적층되어 형성될 수 있다.
또한 댐부(380)와 GIP 회로부(360) 사이에는 점등 테스트부(375)가 추가로 있을 수 있으며, 댐부(380)와 GIP 회로부(360) 사이에는 VSS 전압 배선이 있지 않을 수 있다.
본 발명의 일 실시예에 따른 투명 표시 장치(100)는 앞서 설명한 투명 표시 패널(300), 투명 표시 패널(300)에 데이터 전압을 공급하는 데이터 드라이버(120), 투명 표시 패널(300)에 스캔 신호를 공급하는 게이트 드라이버(130) 및 데이터 드라이버(120)와 게이트 드라이버(130)를 제어하는 타이밍 컨트롤러(140)를 포함할 수 있다.
이상과 같이 본 발명에 대해서 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시 예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상의 범위 내에서 통상의 기술자에 의해 다양한 변형이 이루어질 수 있음은 자명하다. 아울러 앞서 본 발명의 실시 예를 설명하면서 본 발명의 구성에 따른 작용 효과를 명시적으로 기재하여 설명하지 않았을 지라도, 해당 구성에 의해 예측 가능한 효과 또한 인정되어야 함은 당연하다.
100: 투명 표시 장치 110: 투명 표시 패널
120: 데이터 드라이버 121: 소스 드라이버 집적회로
123: 연성 필름 130: 게이트 드라이버
140: 타이밍 컨트롤러 150: 컨트롤 인쇄회로기판
GL: 게이트 배선 DL: 데이터 배선
DA: 표시부 NDA: 비표시부
DPA: 데이터 드라이브 IC 패드부
EA: 발광부 TA: 투과부
200: 제1 기판 201: 버퍼층
210: 구동 박막 트랜지스터 212: 액티브층
213 : 게이트 절연층 214: 게이트 전극
216: 층간 절연층 217a, 217b: 소스/드레인 전극
218: 패시베이션층 218a: 제1 패시베이션홀
218b: 제2 패시베이션홀 218c: 제3 패시베이션홀
220: 유기 발광 소자 221: 제1 전극
223: 유기 발광층 225: 제2 전극
231: 뱅크층 231a : 제1 뱅크홀
231b: 제2 뱅크홀 250: 봉지층
260: 컬러 필터 270: 제2 기판
300: 투명 표시 패널 301: 베이스 기판
310: 데이터 드라이브 IC 패드부 311: 데이터 배선부
313: 데이터 배선 314: 제1 데이터 배선
315: 제2 데이터 배선 315h: 제2 데이터 배선 컨택홀
320: VSS 전압 배선부 321: 제1 VSS 전압 배선
322: 제2 VSS 전압 배선 323: VSS 전압 연결 배선
324: 제1 VSS 전압 연결 배선 325: 제2 VSS 전압 연결 배선
325h: 제2 VSS 전압 연결 배선 컨택홀
326: VSS 전압 보조 배선부 327: 보조 배선
327h: 보조 배선 컨택홀 330: VDD 전압 배선부
331: 제1 VDD 전압 배선 332: 제2 VDD 전압 배선
333: VDD 전압 연결 배선 334: 제1 VDD 전압 연결 배선
335: 제2 VDD 전압 연결 배선
335h: 제2 VDD 전압 연결 배선 컨택홀
340: 기준 전압 배선부 341: 기준 전압 배선
343: 기준 전압 연결 배선 344: 제1 기준 전압 연결 배선
345: 제2 기준 전압 연결 배선 351: 제1 연결 전극
352: 제2 연결 전극 353: 제3 연결 전극
354: 제4 연결 전극 355: 가스 배출홀
360: GIP 회로부 361: GIP 블록부
363: 클럭 배선부 365: GIP 정전기 방지 회로부
371: 정전기 방지 회로부 373: MUX 회로부
375: 점등 테스트부 376: 점등 테스트 신호 인가부
380: 댐부

Claims (26)

  1. 표시부와 비표시부를 포함하는 투명 표시 패널에 있어서,
    상기 표시부를 사이에 두고 상기 비표시부에 배치된 제1 VSS 전압 배선과 제2 VSS 전압 배선; 및
    상기 제1 VSS 전압 배선과 상기 제2 VSS 전압 배선을 전기적으로 연결하는 하나 이상의 VSS 전압 연결 배선; 을 포함하고,
    상기 VSS 전압 연결 배선은 상기 표시부 내에 배치된 투명 표시 패널.
  2. 제1항에 있어서,
    상기 제2 VSS 전압 배선은 상기 제1 VSS 전압 배선보다 얇은 투명 표시 패널.
  3. 제1항에 있어서,
    상기 표시부는 장변과 단변을 포함하며,
    상기 제1 VSS 전압 배선과 상기 제2 VSS 전압 배선은 바(Bar) 형상을 갖고, 상기 표시부의 상기 장변을 따라 배치된 투명 표시 패널.
  4. 제1항에 있어서,
    상기 표시부로부터 멀어지는 방향으로 상기 제1 VSS 전압 배선과 이격되어 배치된 VSS 전압 배선부를 더 포함하고,
    상기 제1 VSS 전압 배선과 상기 VSS 전압 배선부는 제1 연결 전극에 의해 전기적으로 연결된 투명 표시 패널.
  5. 제4항에 있어서,
    상기 표시부는 하나 이상의 발광부 및 투과부를 포함하고,
    상기 발광부는 제1 전극, 유기 발광층 및 제2 전극을 포함하는 유기 발광 소자를 포함하며,
    상기 제1 연결 전극은 상기 제1 전극과 동일한 물질로 이루어지고 동일한 층에 배치된 투명 표시 패널.
  6. 제5항에 있어서,
    상기 표시부를 사이에 두고 상기 비표시부에 배치된 제1 VDD 전압 배선과 제2 VDD 전압 배선; 및
    상기 제1 VDD 전압 배선과 상기 제2 VDD 전압 배선을 전기적으로 연결하는 하나 이상의 VDD 전압 연결 배선; 을 포함하고,
    상기 VDD 전압 연결 배선은 상기 표시부 내에 배치된 투명 표시 패널.
  7. 제6항에 있어서,
    상기 제1 VSS 전압 배선은 상기 제1 VDD 전압 배선과 상기 표시부 사이에 배치되고,
    상기 제2 VDD 전압 배선은 상기 제2 VSS 전압 배선과 상기 표시부 사이에 배치되는 투명 표시 패널.
  8. 제7항에 있어서,
    상기 제1 VDD 전압 배선과 상기 제1 VSS 전압 배선 사이에 배치된 기준 전압 배선; 및
    상기 표시부로부터 멀어지는 방향으로 상기 기준 전압 배선과 이격되어 배치된 기준 전압 배선부를 포함하고,
    상기 기준 전압 배선과 상기 기준 전압 배선부는 제2 연결 전극에 의해 전기적으로 연결된 투명 표시 패널.
  9. 제8항에 있어서,
    상기 제1 연결 전극과 상기 제2 연결 전극은 동일한 물질로 이루어지고 동일한 층에 배치된 투명 표시 패널.
  10. 제8항에 있어서,
    상기 발광부는 상기 유기 발광 소자와 연결되는 구동 박막 트랜지스터를 포함하고,
    상기 구동 박막 트랜지스터는 게이트 전극, 소스 전극, 드레인 전극 및 액티브층을 포함하며,
    상기 제1 VSS 전압 배선, 상기 제2 VSS 전압 배선, 상기 제1 VDD 전압 배선, 상기 제2 VDD 전압 배선 및 상기 기준 전압 배선은 상기 소스 전극 및 상기 드레인 전극과 동일한 물질로 이루어지고, 동일한 층에 배치된 투명 표시 패널.
  11. 제10항에 있어서,
    상기 VSS 전압 연결 배선은 제1 VSS 전압 연결 배선과 제2 VSS 전압 연결 배선을 포함하고,
    상기 제1 VSS 전압 연결 배선은 상기 소스 전극 및 상기 드레인 전극과 동일한 물질로 이루어지고, 동일한 층에 배치되며,
    상기 제2 VSS 전압 연결 배선은 상기 게이트 전극과 동일한 물질로 이루어지고, 동일한 층에 배치된 투명 표시 패널.
  12. 제10항에 있어서,
    상기 VDD 전압 연결 배선은 제1 VDD 전압 연결 배선과 제2 VDD 전압 연결 배선을 포함하고,
    상기 제1 VDD 전압 연결 배선은 상기 소스 전극 및 상기 드레인 전극과 동일한 물질로 이루어지고, 동일한 층에 배치되며,
    상기 제2 VDD 전압 연결 배선은 상기 게이트 전극과 동일한 물질로 이루어지고, 동일한 층에 배치된 투명 표시 패널.
  13. 제10항에 있어서,
    상기 기준 전압 연결 배선은 제1 기준 전압 연결 배선과 제2 기준 전압 연결 배선을 포함하고,
    상기 제1 기준 전압 연결 배선은 상기 소스 전극 및 상기 드레인 전극과 동일한 물질로 이루어지고, 동일한 층에 배치되며,
    상기 제2 기준 전압 연결 배선은 상기 게이트 전극과 동일한 물질로 이루어지고, 동일한 층에 배치된 투명 표시 패널.
  14. 제10항에 있어서,
    상기 제1 VDD 전압 배선, 상기 기준 전압 배선 및 상기 제1 VSS 전압 배선 상에는 패시베이션층이 있고,
    상기 패시베이션층 상에는 제1 연결 전극이 있으며,
    상기 제1 연결 전극 상에는 뱅크층과 상기 뱅크층의 일부 영역이 제거된 제1 뱅크홀이 있고,
    상기 뱅크층 상에는 상기 제2 전극이 있으며,
    상기 제2 전극의 일측은 상기 제1 뱅크홀을 통해 상기 제1 연결 전극과 연결되는 투명 표시 패널.
  15. 제10항에 있어서,
    상기 제2 VDD 전압 배선과 상기 제2 VSS 전압 배선 중 하나 이상의 하부에는 하나 이상의 보조 배선이 접촉되고,
    상기 보조 배선은 상기 게이트 전극과 동일한 재질로 이루어져, 동일한 층에 배치된 투명 표시 패널.
  16. 제14항에 있어서,
    상기 제1 뱅크홀은 상기 기준 전압 배선 또는 제1 VSS 전압 배선에 대응되는 투명 표시 패널.
  17. 제14항에 있어서,
    상기 제2 VSS 전압 배선 상에는 상기 패시베이션층과 상기 패시베이션층의 일부 영역이 제거된 패시베이션홀이 있고,
    상기 패시베이션층 상에는 상기 패시베이션홀을 통해 상기 제2 VSS 전압 배선과 연결된 제3 연결 전극이 있고,
    상기 제3 연결 전극 상에는 상기 뱅크층과 상기 뱅크층의 일부 영역이 제거된 제2 뱅크홀이 있으며,
    상기 뱅크층 상에는 상기 제2 전극이 있고,
    상기 제2 전극의 타측은 상기 제2 뱅크홀을 통해 상기 제3 연결 전극과 연결되는 투명 표시 패널.
  18. 제9항에 있어서,
    상기 제1 연결 전극과 상기 제2 연결 전극 중 적어도 하나에는 하나 이상의 가스 배출홀이 있는 투명 표시 패널.
  19. 발광부와 투과부를 포함하는 표시부;
    상기 표시부를 사이에 두고 배치된 제1 VSS 전압 배선과 제2 VSS 전압 배선; 및
    상기 표시부의 하나 이상의 일측 외부에 배치된 GIP 회로부를 포함하고,
    상기 제1 VSS 전압 배선과 상기 제2 VSS 전압 배선은 하나 이상의 VSS 전압 연결 배선으로 전기적으로 연결되되,
    상기 VSS 전압 연결 배선은 상기 표시부를 가로지르는 투명 표시 패널.
  20. 제19항에 있어서,
    상기 표시부로부터 멀어지는 방향으로 상기 제1 VSS 전압 배선과 이격되어 배치된 기준 전압 배선, 제1 VDD 전압 배선 및 데이터 드라이브 IC 패드부가 있고,
    상기 표시부와 상기 제2 VSS 전압 배선 사이에는 제2 VDD 전압 배선이 있으며,
    상기 제1 VDD 전압 배선과 상기 데이터 드라이브 IC 패드부 사이에는 제1 VSS 전압 배선부, 제1 VDD 전압 배선부, 기준 전압 배선부 및 데이터 배선부가 있는 투명 표시 패널.
  21. 제20항에 있어서,
    상기 기준 전압 배선과 상기 제1 VSS 전압 배선 사이에는 정전기 방지 회로부가 있고,
    상기 표시부와 상기 제1 VSS 전압 배선 사이에는 MUX 회로부가 있으며,
    상기 표시부로부터 멀어지는 방향으로 상기 제2 VSS 전압 배선과 이격되어 배치된 점등 테스트부가 있는 투명 표시 패널.
  22. 제21항에 있어서,
    상기 점등 테스트부는 상기 데이터 배선부로부터 분기된 데이터 배선과 연결되는 투명 표시 패널.
  23. 제19항에 있어서,
    상기 GIP 회로부는 상기 제1 VSS 전압 배선 및 상기 제2 VSS 전압 배선이 배치된 표시부의 일측 외부와 서로 다른 상기 표시부의 일측 외부에 배치되고,
    상기 GIP 회로부는 GIP 블록부와 클럭 배선부를 포함하며,
    상기 GIP 블록부와 상기 클럭 배선부는 상기 표시부로부터 멀어지는 방향으로 교대로 배치된 투명 표시 패널.
  24. 제21항에 있어서,
    상기 표시부의 외곽부 둘레를 따라 배치되어, 상기 GIP 회로부, 상기 점등 테스트부 및 상기 제1 VDD 전압 배선을 둘러싸는 하나 이상의 댐부가 있고,
    상기 댐부는 뱅크층으로 이루어진 투명 표시 패널.
  25. 제24항에 있어서,
    상기 댐부와 상기 GIP 회로부 사이에는 점등 테스트부가 추가로 있는 투명 표시 패널.
  26. 제25항에 있어서,
    상기 댐부와 상기 GIP 회로부 사이에는 VSS 전압 배선이 있지 않은 투명 표시 패널.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210075441A (ko) * 2019-12-13 2021-06-23 엘지디스플레이 주식회사 투명 표시 패널 및 이를 포함하는 투명 표시 장치
KR20210135385A (ko) * 2020-05-04 2021-11-15 삼성디스플레이 주식회사 게이트 검사부 및 이를 포함하는 표시 장치
CN114709248B (zh) * 2022-03-31 2023-11-28 武汉华星光电半导体显示技术有限公司 透明显示基板和透明显示装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100573149B1 (ko) * 2004-05-29 2006-04-24 삼성에스디아이 주식회사 전계 발광 디스플레이 장치 및 이의 제조 방법
JP5974372B2 (ja) * 2011-11-07 2016-08-23 株式会社Ｊｏｌｅｄ 有機ｅｌ表示パネル及び有機ｅｌ表示装置
GB2510480B (en) 2012-12-21 2016-02-03 Lg Display Co Ltd Display device
KR102026927B1 (ko) 2012-12-24 2019-10-01 엘지디스플레이 주식회사 구동부를 포함하는 표시장치
CN103927968B (zh) * 2013-06-18 2016-12-28 上海天马微电子有限公司 一种oled显示装置
TWI518657B (zh) 2014-03-31 2016-01-21 友達光電股份有限公司 有機電致發光顯示器的畫素單元
KR20150117357A (ko) * 2014-04-09 2015-10-20 삼성디스플레이 주식회사 유기 발광 표시 패널 및 유기 발광 표시 장치
CN105742312B (zh) 2014-12-31 2019-02-12 乐金显示有限公司 有机发光显示装置
KR102351664B1 (ko) * 2015-01-14 2022-01-14 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102280268B1 (ko) * 2015-03-06 2021-07-22 삼성디스플레이 주식회사 유기 발광 표시 패널, 유기 발광 표시 장치 및 전압 강하 보상 방법
KR102445816B1 (ko) * 2015-08-31 2022-09-22 삼성디스플레이 주식회사 표시 장치
KR102592955B1 (ko) * 2016-06-17 2023-10-24 삼성디스플레이 주식회사 표시 패널, 및 이를 포함하는 전자 기기
CN110310976B (zh) * 2019-07-12 2022-01-18 京东方科技集团股份有限公司 显示基板和显示装置

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