KR20210038753A - 데이터 저장 장치 및 그 동작 방법 - Google Patents

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KR20210038753A
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김경범
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Abstract

일 실시예에 의한 데이터 저장 장치는 복수의 메모리 셀을 포함하는 저장부 및 호스트의 논리 어드레스를 저장부의 제 1 물리 어드레스에 맵핑하여 저장부에 대한 데이터 교환을 수행하는 컨트롤러를 포함하고 컨트롤러는, 제 1 물리 어드레스에 기초하여 제 1 체커를 생성하여 제 1 물리 어드레스와 함께 저장부로 전송하고, 저장부로부터 전송되는 어드레스 에러 체크 정보에 근거하여 어드레스 에러가 발생한 경우 논리 어드레스를 제 2 물리 어드레스에 재맵핑하도록 구성되는 어드레스 에러 관리부를 포함하도록 구성될 수 있다.

Description

데이터 저장 장치 및 그 동작 방법{Data Storage Apparatus and Operating Method Thereof}
본 기술은 반도체 장치에 관한 것으로, 보다 구체적으로는 데이터 저장 장치 및 그 동작 방법에 관한 것이다.
데이터 저장 장치는 호스트 장치와 연결되어 호스트의 요청에 따라 데이터 입출력 동작을 수행한다. 데이터 저장 장치는 데이터를 저장하기 위해 다양한 저장 매체를 사용할 수 있으며, 일 예로 플래시 메모리 장치와 같은 비휘발성 메모리 장치를 저장 매체로 채택할 수 있다.
데이터 저장 장치의 집적도를 향상시키기 위한 미세 공정화에 따른 선폭 감소, 전자 장치의 하드웨어 및 소프트웨어 환경의 복잡화는 메모리 장치의 신뢰성을 하락시키는 원인이 되고 있다. 메모리 장치의 오류가 증가하는 상황에서, 메모리 장치의 신뢰성을 높은 수준으로 보장하기 위해서는 메모리 장치의 동작 중에 발생하는 에러를 정확히 검출할 것이 요구된다.
본 기술의 실시예는 메모리 장치에 접근하기 위한 어드레스에 발생할 수 있는 에러를 검출할 수 있는 데이터 저장 장치 및 그 동작 방법을 제공할 수 있다.
본 기술의 일 실시예에 의한 데이터 저장 장치는 복수의 메모리 셀을 포함하는 저장부; 및 호스트의 논리 어드레스를 상기 저장부의 제 1 물리 어드레스에 맵핑하여 상기 저장부에 대한 데이터 교환을 수행하는 컨트롤러;를 포함하고, 상기 컨트롤러는, 상기 제 1 물리 어드레스에 기초하여 제 1 체커를 생성하여 상기 제 1 물리 어드레스와 함께 상기 저장부로 전송하고, 상기 저장부로부터 전송되는 어드레스 에러 체크 정보에 근거하여 어드레스 에러가 발생한 경우 상기 논리 어드레스를 제 2 물리 어드레스에 재맵핑하도록 구성되는 어드레스 에러 관리부;를 포함하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 데이터 저장 장치는 호스트의 커맨드 처리 요청에 응답하여, 상기 호스트의 논리 어드레스를 저장부의 제 1 물리 어드레스에 맵핑하고, 상기 제 1 물리 어드레스에 기초하여 생성한 제 1 체커를 상기 제 1 물리 어드레스와 함께 상기 저장부로 전송하는 컨트롤러; 및 복수의 메모리 셀을 포함하고, 상기 컨트롤러로부터 전송된 상기 제 1 물리 어드레스에 기초하여 생성한 제 2 체커를 상기 제 1 체커와 비교하여 어드레스 에러 체크 정보를 생성하는 상기 저장부;를 포함하고, 상기 컨트롤러는, 상기 저장부로부터 전송되는 어드레스 에러 체크 정보에 근거하여, 어드레스 에러가 발생한 경우 상기 논리 어드레스를 제 2 물리 어드레스에 재맵핑하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 데이터 저장 장치의 동작 방법은 저장부 및, 호스트의 논리 어드레스를 상기 저장부의 물리 어드레스에 맵핑하여 상기 저장부에 대한 데이터 교환을 수행하는 컨트롤러;를 포함하는 데이터 저장 장치의 동작 방법으로서, 상기 컨트롤러가, 상기 제 1 물리 어드레스에 기초하여 제 1 체커를 생성하는 단계; 상기 컨트롤러가 상기 제 1 체커를 상기 제 1 물리 어드레스에 포함시켜 상기 저장부로 전송하는 단계; 상기 저장부가 상기 컨트롤러로부터 수신한 제 1 물리 어드레스에 기초하여 제 2 체커를 생성하는 단계; 상기 저장부가 상기 제 1 체커 및 상기 제 2 체커의 비교 결과인 어드레스 에러 체크 정보를 상기 컨트롤러로 전송하는 단계; 및 상기 컨트롤러가 상기 어드레스 에러 체크 정보에 근거하여 어드레스 에러가 발생하였는지 확인하여, 어드레스 에러가 발생한 경우 상기 논리 어드레스를 제 2 물리 어드레스에 재맵핑하는 단계;를 포함할 수 있다.
본 기술에 의하면, 데이터 저장 장치에 접근할 어드레스에 에러가 발생한 경우 이를 즉시 정확하게 검출할 수 있다.
또한, 어드레스 에러 발생 이력을 수집하여 데이터 저장 장치를 구성하는 하드웨어 및 소프트웨어의 유지, 보수 및 디버깅 효율을 향상시킬 수 있다.
도 1은 일 실시예에 의한 데이터 저장 장치의 구성도이다.
도 2는 일 실시예에 의한 메모리 컨트롤러의 구성도이다.
도 3은 일 실시예에 의한 어드레스 에러 관리부의 구성도이다.
도 4는 일 실시예에 의한 저장부의 구성도이다.
도 5는 일 실시예에 의한 데이터 저장 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 6 및 도 7은 일 실시예에 의한 저장부의 내부 동작을 설명하기 위한 도면이다.
도 8은 일 실시예에 의한 어드레싱 개념을 설명하기 위한 도면이다.
도 9는 일 실시예에 의한 스토리지 시스템의 구성도이다.
도 10 및 도 11은 실시예들에 따른 데이터 처리 시스템의 구성도이다.
도 12는 일 실시예에 의한 데이터 저장 장치를 포함하는 네트워크 시스템의 구성도이다.
이하, 첨부된 도면을 참조하여 본 기술의 실시예를 보다 구체적으로 설명한다.
도 1은 일 실시예에 의한 데이터 저장 장치의 구성도이다.
도 1을 참조하면, 일 실시예에 의한 데이터 저장 장치(10)는 컨트롤러(110) 및 저장부(120)를 포함할 수 있다.
컨트롤러(110)는 호스트 장치의 요청에 응답하여 저장부(120)를 제어할 수 있다. 예를 들어, 컨트롤러(110)는 호스트 장치의 라이트 요청에 따라 저장부(120)에 데이터가 프로그램되도록 할 수 있다. 그리고, 호스트 장치의 읽기 요청에 응답하여 저장부(120)에 기록되어 있는 데이터를 호스트 장치로 제공할 수 있다. 컨트롤러(110)는 어드레스 에러 관리부(20)를 포함할 수 있다.
저장부(120)는 컨트롤러(110)의 제어에 따라 데이터를 기록하거나 기록된 데이터를 출력할 수 있다. 저장부(120)는 휘발성 또는 비휘발성 메모리 장치로 구성될 수 있다. 일 실시예에서, 저장부(120)는 EEPROM(Electrically Erasable and Programmable ROM), 낸드(NAND) 플래시 메모리, 노어(NOR) 플래시 메모리, PRAM(Phase-Change RAM), ReRAM(Resistive RAM) FRAM(Ferroelectric RAM), STT-MRAM(Spin Torque Transfer Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자 중에서 선택된 메모리 소자를 이용하여 구현될 수 있다. 저장부(120)는 복수의 다이들(Die 0~Die n), 또는 복수의 칩들, 또는 복수의 패키지들을 포함할 수 있다. 나아가 저장부(120)는 하나의 메모리 셀에 한 비트의 데이터를 저장하는 싱글 레벨 셀(Single-Level Cell), 또는 하나의 메모리 셀에 복수 비트의 데이터를 저장하는 멀티 레벨 셀(Multi-Level Cell)로 동작할 수 있다.
일 실시예에서, 저장부(120)는 복수의 불휘발성 메모리 셀들을 포함하는 셀 어레이(121)와 에러 체크 회로(123)를 포함할 수 있다.
셀 어레이(121)는 복수의 워드라인 및 복수의 비트라인 간에 접속되는 복수의 메모리 셀을 포함할 수 있다.
컨트롤러(110)는 저장부(120)로 커맨드(CMD), 예를 들어 프로그램 커맨드, 소거 커맨드, 리드 커맨드 등을 전송할 수 있다. 저장부(120)는 컨트롤러(110)의 커맨드를 수신하여 그에 대응하는 동작을 처리할 수 있다. 컨트롤러(110)는 커맨드(CMD)를 전송한 후 상태 정보를 요청(Status Req)할 수 있다. 일 실시예에서, 상태 정보 요청(Status Req)은 상태 리드 커맨드를 통해 전송할 수 있다. 저장부(120)가 이에 응답하여 상태 정보(Status)를 전송함에 따라 컨트롤러(110)는 커맨드(CMD)가 정상적으로 수행되었는지의 여부를 확인할 수 있다.
일 실시예에서, 컨트롤러(110)는 커맨드 전송시 커맨드에 대응하는 동작을 수행할 메모리 셀의 어드레스에 대한 제 1 체커를 생성하고 어드레스에 포함시켜 저장부(120)로 전송할 수 있다.
저장부(120)의 에러 체크 회로(123)는 커맨드와 함께 전송된 어드레스로부터 제 2 체커를 생성하도록 구성될 수 있다. 에러 체크 회로(123)는 컨트롤러(110)가 제 1 체커를 생성한 것과 동일한 방식으로 제 2 체커를 생성할 수 있다.
에러 체크 회로(123)는 또한 컨트롤러(110)로부터 수신한 제 1 체커와 자신이 생성한 제 2 체커가 동일한지 확인하고, 확인 결과를 상태 정보(Status)에 포함시켜 컨트롤러(110)로 전송할 수 있다. 일 실시예에서, 상태 정보(Status)는 복수 비트로 전송할 수 있으며, 그 중 특정 비트 자리를 어드레스 에러 체크 비트로 할당할 수 있다.
저장부(120)는 제 2 체커와 제 1 체커가 상이한 경우, 어드레스 에러가 발생한 것을 인지하고 해당 어드레스에 대한 커맨드 처리를 중지하는 한편, 기 설정된 논리 레벨의 어드레스 체크 비트를 포함하는 상태정보(Status)를 컨트롤러(110)로 전송할 수 있다.
컨트롤러(110)는 저장부(120)로부터 수신한 상태 정보(Status)에 기초하여 커맨드와 함께 전송한 어드레스에 에러가 발생하였는지의 여부를 확인할 수 있다. 어드레스 에러가 발생한 경우, 컨트롤러(110)는 커맨드를 수행할 어드레스를 변경하고 변경된 어드레스에 접근하여 커맨드를 처리하도록 저장부(120)를 제어할 수 있다.
일 실시예에서, 저장부(120)는 상태정보(Status) 전송 후 자신이 수신했던 어드레스, 즉 에러 발생에 따라 변경된 어드레스를 컨트롤러(110)로 전송할 수 있다. 컨트롤러(110)는 커맨드와 함께 저장부(120)로 전송한 어드레스 및 저장부(120)로부터 제공되는 변경된 어드레스를 포함하는 어드레스 에러 정보를 디버깅 정보로 저장할 수 있다.
따라서, 본 기술에 의하면 컨트롤러(110)가 커맨드 전송시 어드레스 제 1 체커를 포함하는 어드레스를 저장부(120)로 전송하고, 저장부(120)는 컨트롤러(110)로부터 수신한 어드레스, 제 1 체커 및 자신이 생성한 제 2 체커에 기초하여 어드레스의 정상 수신 여부를 확인할 수 있다.
저장부(120)의 에러 체크 결과가 상태정보(Status)에 포함되어 전송됨에 따라, 컨트롤러(110)는 어드레스 에러가 발생한 경우 커맨드를 수행할 어드레스를 재지정하여 커맨드 처리를 다시 요청할 수 있다.
나아가 에러 발생으로 인해 변경된 어드레스를 저장부(120)가 컨트롤러(110)로 제공함에 따라 컨트롤러(110)는 당초 접근 요청된 어드레스 및 변경된 어드레스를 디버깅 정보로 저장할 수 있다. 또한, 테스트 장치 등과 같은 외부 장치에서 디버깅 정보를 확인함에 의해 저장부(120)의 입출력 경로의 에러 여부 등을 확인할 수 있다.
도 2는 일 실시예에 의한 컨트롤러의 구성도이다.
도 2를 참조하면, 일 실시예에 의한 컨트롤러(110)는 프로세서(111), 호스트 인터페이스(113), ROM(1151), RAM(1153), 메모리 인터페이스(117) 및 어드레스 에러 관리부(20)를 포함할 수 있다.
프로세서(111)는 저장부(120)에 대한 데이터의 읽기 또는 라이트 동작에 필요한 다양한 제어정보를 호스트 인터페이스(113), RAM(1153) 및 메모리 인터페이스(117)에 전달하도록 구성될 수 있다. 일 실시예에서, 프로세서(111)는 데이터 저장 장치(10)의 다양한 동작을 위해 제공되는 펌웨어에 따라 동작할 수 있다. 일 실시예에서, 프로세서(111)는 저장부(120)를 관리하기 위한 가비지 콜렉션, 주소맵핑, 웨어레벨링 등을 수행하기 위한 플래시 변환계층(FTL)의 기능, 저장부(120)로부터 독출된 데이터의 에러를 검출하고 정정하는 기능 등을 수행할 수 있다.
호스트 인터페이스(113)는 프로세서(111)의 제어에 따라 호스트 장치로부터 커맨드 및 클럭신호를 수신하고 데이터의 입출력을 제어하기 위한 통신 채널을 제공할 수 있다. 특히, 호스트 인터페이스(113)는 호스트 장치와 데이터 저장 장치(10) 간의 물리적 연결을 제공할 수 있다. 그리고 호스트 장치의 버스 포맷에 대응하여 데이터 저장 장치(10)와의 인터페이싱을 제공할 수 있다. 호스트 장치의 버스 포맷은 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Express), UFS(universal flash storage)와 같은 표준 인터페이스 프로토콜들 중 적어도 어느 하나를 포함할 수 있다.
ROM(1151)은 컨트롤러(110)의 동작에 필요한 프로그램 코드, 예를 들어 펌웨어 또는 소프트웨어가 저장되고, 프로그램 코드들이 이용하는 코드 데이터 등이 저장될 수 있다.
RAM(1153)은 컨트롤러(110)의 동작에 필요한 데이터 또는 컨트롤러(110)에 의해 생성된 데이터를 저장할 수 있다.
메모리 인터페이스(117)는 컨트롤러(110)와 저장부(120) 간의 신호 송수신을 위한 통신 채널을 제공할 수 있다. 메모리 인터페이스(117)는 프로세서(111)의 제어에 따라 버퍼 메모리(미도시)에 일시 저장된 데이터를 저장부(120)에 기입할 수 있다. 그리고 저장부(120)로부터 독출되는 데이터를 버퍼 메모리로 전달하여 일시 저장할 수 있다.
어드레스 에러 관리부(20)는 호스트의 커맨드 처리 요청에 응답하여, 호스트가 접근 요청한 논리 어드레스에 대응하는 저장부(120)의 물리 어드레스를 추출할 수 있다. 그리고, 추출한 물리 어드레스로부터 제 1 체커를 생성하여 커맨드를 처리할 어드레스에 포함시켜 저장부(120)로 전송할 수 있다.
어드레스 에러 관리부(20)는 저장부(120)로부터 수신한 상태정보(Status)를 확인하여 어드레스 에러가 발생한 것으로 확인되면, 호스트가 접근 요청한 논리 어드레스를 저장부(120)의 다른 물리 어드레스에 재맵핑시키고 재맵핑된 물리 어드레스에 접근하도록 커맨드를 전송할 수 있다. 이 때에도, 재맵핑된 물리 어드레스에 대한 제 1 체커를 생성하여 어드레스와 함께 전송함은 물론이다.
어드레스 에러에 의해 변경된 어드레스가 컨트롤러(110)로 전송됨에 따라, 어드레스 에러 관리부(20)는 당초 접근 요청한 어드레스 및 변경된 어드레스를 어드레스 에러 정보로 저장할 수 있다.
도 3은 일 실시예에 의한 어드레스 에러 관리부의 구성도이다.
도 3을 참조하면, 어드레스 에러 관리부(20)는 제 1 체커 생성부(210), 에러 판단부(220) 및 에러 로깅부(230)를 포함할 수 있다.
제 1 체커 생성부(210)는 커맨드를 처리하도록 접근 요청된 논리 어드레스에 대응하는 물리 어드레스를 추출하고, 추출된 물리 어드레스에 대한 제 1 체커를 생성할 수 있다.
일 실시예에서, 물리 어드레스는 컨트롤러(11)와 저장부(120) 간의 복수의 입출력 패드를 통해 복수회의 사이클로 전송되고, 각 사이클마다 복수 비트로 전송될 수 있다. 제 1 체커 생성부(210)는 각 사이클별 동일 비트 자리의 어드레스 비트를 XOR 연산하고, 이로부터 홀수 또는 짝수 패리티 비트를 생성하여 제 1 체커로 이용할 수 있으나 이에 한정되는 것은 아니다.
에러 판단부(220)는 저장부(120)로부터 전송되는 상태정보(Status)에 기초하여 어드레스 에러 발생 여부를 판단할 수 있다. 일 실시예에서, 상태정보(Status)는 복수 비트로 전송될 수 있으며, 그 중 특정 비트 자리를 어드레스 에러 체크 비트로 할당할 수 있다. 에러 판단부(220)는 복수 비트로 전송되는 상태 정보(Status)의 어드레스 에러 체크 비트가 특정 논리 레벨을 갖는 경우 어드레스 에러가 발생한 것으로 판단할 수 있다.
에러 판단부(220)의 판단 결과 어드레스 에러가 발생한 경우, 에러 로깅부(230)는 커맨드를 처리하도록 당초에 접근 요청한 어드레스 및 저장부(120)로부터 전송된 변경 어드레스를 어드레스 에러 정보로 저장할 수 있다. 어드레스 에러 정보는 예를 들어 RAM(1153)에 저장할 수 있으나 이에 한정되지 않으며, 어드레스 에러 관리부(20)에 별도로 마련된 저장 공간에 저장하는 것도 가능하다.
도 4는 일 실시 예에 따른 데이터 저장 장치에 포함된 비휘발성 메모리 장치의 구성도이다.
도 4를 참조하면, 비휘발성 메모리 장치(120)는 메모리 셀 어레이(310), 행 디코더(320), 데이터 읽기/쓰기 블럭(330), 열 디코더(340), 전압 발생기(350) 및 제어 로직(360)을 포함할 수 있다.
메모리 셀 어레이(310)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
메모리 셀 어레이(310)는 2차원 또는 3차원 메모리 셀 어레이를 포함할 수 있다. 3차원 메모리 어레이는 반도체 기판의 평판면에 대해 수직의 방향성을 가지며, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀의 수직 상부에 위치하는 낸드(NAND) 스트링을 포함하는 구조를 의미한다. 하지만 3차원 메모리 어레이의 구조가 이에 한정되는 것은 아니며 수직의 방향성뿐 아니라 수평의 방향성을 가지고 고집적도로 형성된 메모리 어레이 구조라면 선택적으로 적용 가능함은 자명하다.
행 디코더(320)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 행 디코더(320)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 행 디코더(320)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(320)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(320)는 전압 발생기(350)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(330)은 제어 로직(360)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(330)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(330)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(310)에 저장하는 쓰기 드라이버로 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(330)은 읽기 동작 시 메모리 셀 어레이(310)로부터 데이터를 독출하는 감지 증폭기로 동작할 수 있다.
열 디코더(340)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 열 디코더(340)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(340)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(330)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(350)는 비휘발성 메모리 장치(300)의 백그라운드 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(350)에 의해서 생성된 전압들은 메모리 셀 어레이(310)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(360)은 외부 장치로부터 제공된 제어 신호에 근거하여 비휘발성 메모리 장치(300)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(360)은 비휘발성 메모리 장치(300)의 읽기, 쓰기, 소거 동작을 제어할 수 있다.
제어 로직(360)은 에러 체크 회로(361)를 포함할 수 있다.
에러 체크 회로(361)는 컨트롤러(110)로부터 커맨드를 처리할 어드레스가 전송됨에 따라, 전송된 어드레스로부터 제 2 체커를 생성할 수 있다. 컨트롤러(110)가 전송하는 어드레스는 제 1 체커를 포함하며, 에러 체크 회로(361)는 자신이 생성한 제 2 체커와 어드레스에 포함된 제 1 체커를 비교하여 어드레스 에러 체크 정보를 생성할 수 있다. 제 2 체커와 제 1 체커가 상이한 경우, 즉 어드레스 에러가 발생한 경우 에러 체크 회로(361)는 해당 커맨드의 처리를 중지하도록 제어 로직(360)으로 통지하고, 상태정보(Status)의 어드레스 에러 체크 비트를 특정 논리 레벨로 설정하여 컨트롤러(110)로 전송할 수 있다. 일 실시예에서, 에러 체크 회로(361)는 어드레스 에러가 발생한 경우 자신이 수신한 어드레스, 즉 에러가 발생하여 변경된 어드레스를 컨트롤러(110)로 전송하도록 구성될 수 있다. 어드레스 에러는 예를 들어 비트 플립에 의해 발생할 수 있으나 이에 한정되는 것은 아니다.
도 5는 일 실시예에 의한 데이터 저장 장치의 동작 방법을 설명하기 위한 흐름도이다.
호스트가 데이터 저장 장치(10)의 컨트롤러(110)로 커맨드 처리를 요청함에 따라(REQ), 컨트롤러(110)는 호스트가 커맨드 처리를 요청한 논리 어드레스를 저장부(120)의 물리 어드레스와 맵핑할 수 있다(S101).
컨트롤러(110)는 맵핑한 물리 어드레스에 기초하여 제 1 체커를 생성할 수 있다(S103). 일 실시예에서, 물리 어드레스는 복수 비트씩 복수의 사이클에 걸쳐 전송되도록 생성할 수 있다. 컨트롤러(110)는 각 사이클별 동일 비트 자리의 어드레스 비트를 XOR 연산하고, 이로부터 홀수 또는 짝수 패리티 비트를 생성하여 제 1 체커로 이용할 수 있으나 이에 한정되는 것은 아니다. 생성된 제 1 체커는 물리 어드레스에 추가될 수 있다.
컨트롤러(110)는 커맨드와 함께, 제 1 체커를 포함하는 어드레스를 저장부(120)로 전송하여 커맨드 처리를 요청할 수 있다(S105).
저장부(120)는 컨트롤러(110)로부터 수신한 커맨드 및 어드레스에 응답하여 제 2 체커를 생성할 수 있다. 제 2 체커는 제 1 체커를 생성한 방식과 동일한 방식으로 생성될 수 있다. 제 2 체커와 제 1 체커의 비교 결과는 에러 체크 비트로 생성될 수 있다.
컨트롤러(110)가 저장부(120)로 상태 정보를 요청함에 따라, 저장부(120)는 에러 체크 비트를 포함하는 상태정보를 컨트롤러(110)로 전송할 수 있다.
컨트롤러(110)는 상태정보의 에러 체크 비트에 기초하여 어드레스 에러 발생 여부를 확인할 수 있다(S109).
어드레스 에러가 발생하지 않은 경우(S109:N) 컨트롤러(110)는 다음 동작을 위해 대기하고, 어드레스 에러가 발생한 겨우(S109:Y) 물리 어드레스를 재맵핑하여(S111) 저장부(120)에 다시 커맨드를 전송할 수 있다.
어드레스 에러가 발생한 경우 저장부(120)는 에러가 발생함에 따라 변경된 어드레스를 컨트롤러(110)로 전송할 수 있다. 이 경우 컨트롤러(110)는 당초의 어드레스와 변경된 어드레스를 에러 로그로 저장할 수 있고, 에러 로그는 테스트 장치와 같은 외부 장치로 출력될 수 있다(S113).
도 6 및 도 7은 일 실시에에 의한 저장부의 내부 동작을 설명하기 위한 도면이다.
도 6은 프로그램 동작을 설명하기 위한 도면이다.
프로그램 동작시 컨트롤러(110)에서 저장부(120)로 첫번째 프로그램 커맨드(80h)가 발행된 후 어드레스(Add)와 데이터(Din)가 순차적으로 입력된다. 어드레스(Add)는 로우 어드레스 및 컬럼 어드레스를 포함할 수 있다. 이어서 두 번째 프로그램 커맨드(10h)가 입력되어 프로그램 동작이 수행되고 레디/비지 신호는 로우 레벨로 천이된다. 저장부(120) 내부에서 프로그램 동작이 수행되는 비지(BUSY) 구간(tPROG)에서 페이지 버퍼에 래치된 데이터가 메모리 셀에 기록될 수 있다. 프로그램이 완료되는 비지 구간 이후 레디/비지 신호는 하이 레벨로 천이하면 컨트롤러(110)는 상태 리드 커맨드(70h)를 전송할 수 있다. 이에 응답하여 저장부(120)가 컨트롤러(110)로 상태 정보(Status)를 전송함에 따라 프로그램이 정상적으로 수행되었는지의 여부를 확인할 수 있다.
본 기술에서는 저장부(120)로 어드레스(Add)를 전송할 때 제 1 체커가 함께 전송된다. 아울러 저장부(120)는 어드레스(Add)로부터 제 2 체커를 생성하고 제 1 체커와 비교할 수 있다.
컨트롤러(110)가 저장부(120)로 상태 리드 커맨드를 전송함에 따라, 저장부(120)는 제 1 및 제 2 체커의 비교 결과인 에러 체크 비트를 상태 정보(Status)에 포함시켜 컨트롤러(110)로 전송할 수 있다.
상술하였듯이, 컨트롤러(110)는 상태 정보 내의 에러 체크 비트를 확인하여, 어드레스 에러가 발생한 것으로 확인되면 물리 어드레스를 재맵핑하고 커맨드 처리를 다시 요청할 수 있다. 또한, 저장부(120)가 에러가 발생하여 변경된 어드레스를 전송함에 따라, 당초에 접근 요청한 어드레스 및 변경된 어드레스를 에러 로그로 저장할 수 있다.
도 7은 소거 동작을 설명하기 위한 도면이다
소거 동작을 위해 컨트롤러(110)에서 저장부(120)로 첫번째 소거 커맨드(60h)가 발행된 후 어드레스(Add)와 데이터(Din)가 순차적으로 입력된다. 소거는 블럭 단위로 수행될 수 있으므로 어드레스(Add)는 로우 어드레스를 포함할 수 있다. 이어서 두 번째 소거 커맨드(D0h)가 입력되어 프로그램 동작이 수행되고 레디/비지 신호는 로우 레벨로 천이된다. 저장부(120) 내부에서 소거 동작이 수행되는 비지(BUSY) 구간(tBERS)에서 메모리 셀에 기록되어 있던 데이터가 소거될 수 있다. 소거가 완료된 후 레디/비지 신호가 하이 레벨로 천이하고 컨트롤러(110)는 상태 리드 커맨드(70h)를 전송할 수 있다. 이에 응답하여 저장부(120)가 컨트롤러(110)로 상태 정보(Status)를 전송함에 따라 소거 동작이 정상적으로 수행되었는지의 여부를 확인할 수 있다.
컨트롤러(110)가 저장부(120)로 어드레스(Add)를 전송할 때 제 1 체커가 함께 전송되고, 저장부(120)는 어드레스(Add)로부터 제 2 체커를 생성하고 제 1 체커와 비교할 수 있다. 아울러, 저장부(120)는 제 1 및 제 2 체커의 비교 결과인 에러 체크 비트를 상태 정보(Status)에 포함시켜 컨트롤러(110)로 전송할 수 있다.
컨트롤러(110)는 상태 정보 내의 에러 체크 비트를 확인하여, 어드레스 에러가 발생한 것으로 확인되면 물리 어드레스를 재맵핑하고 커맨드 처리를 다시 요청할 수 있다. 또한, 컨트롤러(110)는 당초에 접근 요청한 어드레스 및 변경된 어드레스를 에러 로그로 저장할 수 있다.
도 8은 일 실시예에 의한 어드레싱 개념을 설명하기 위한 도면이다.
어드레스는 복수의 입출력 패드(IO[0:7])를 통해 복수회의 사이클로 전송될 수 있다.
도 8을 참조하면, 물리 어드레스는 컬럼 어드레스(A[113:0]) 및 로우 어드레스(A[39:14])를 포함할 수 있다. 로우 어드레스는 워드라인 어드레스(A[23:14]), 플레인 어드레스(A[25:24]), 블럭 어드레스(A[36:26]) 및 논리 저장 영역(LUN) 어드레스(A[39:37])를 포함할 수 있다.
물리 어드레스는 도 8에 도시한 것과 같이 6-사이클에 걸쳐 출력될 수 있으나 이에 한정되는 것은 아니다. 한 사이클당 전송되는 물리 어드레스 신호는 8비트일 수 있다. 저장부(120)를 어드레싱하기 위한 주소 사이클의 수 및 한 사이클당 전송되는 어드레스 비트의 수는 저장부(120)의 사이즈에 따라 변경될 수 있음은 물론이다.
어드레스 신호의 미사용 비트에 패리티 정보, 즉 제 1 체커를 포함하여 전송할 수 있다. 제 1 체커는 예를 들어 1비트 신호일 수 있으나 이에 한정되는 것은 아니다.
프로그램 서스펜드 이후 동작이 재개되었을 때 비트 플립에 의해 어드레스 에러가 발생할 수 있다. 어드레스에 단 1비트라도 비트 플립이 발생하면 전혀 다른 위치에 접근하게 되고, 이로 인해 저장 장치의 신뢰성을 담보할 수 없다.
본 기술에서는 컨트롤러(110)가 어드레스 에러를 체크하기 위한 제 1 체커를 어드레스에 포함시켜 저장부(120)로 전송하고, 저장부(120)는 전송받은 어드레스로부터 제 2 체커를 생성하여 어드레스 에러 체크 비트를 생성할 수 있다. 저장부(120)는 커맨드 처리 후의 상태 정보 리드 요청에 응답하여 어드레스 에러 체크 비트를 포함하는 상태 정보를 전송할 수 있다. 어드레스 에러가 발생한 경우 컨트롤러(110)는 물리 어드레스를 재맵핑하여 커맨드 처리를 재요청할 수 있고, 어드레스 에러 정보를 로깅하여 디버깅에 이용할 수 있도록 한다.
도 9은 일 실시예에 의한 스토리지 시스템의 구성도이다.
도 9을 참조하면, 스토리지 시스템(1000)은 호스트 장치(1100)와 데이터 저장 장치(1200)를 포함할 수 있다. 일 실시예에서, 데이터 저장 장치(1200)는 솔리드 스테이트 드라이브(solid state drive)(SSD)로 구성될 수 있다.
데이터 저장 장치(1200)는 컨트롤러(1210), 비휘발성 메모리 장치들(1220-0 ~ 1220-n), 버퍼 메모리 장치(1230), 전원 공급기(1240), 신호 커넥터(1101) 및 전원 커넥터(1103)를 포함할 수 있다.
컨트롤러(1210)는 데이터 저장 장치(1200)의 제반 동작을 제어할 수 있다. 컨트롤러(1210)는 호스트 인터페이스 유닛, 컨트롤 유닛, 동작 메모리로서의 랜덤 액세스 메모리, 에러 정정 코드(ECC) 유닛 및 메모리 인터페이스 유닛을 포함할 수 있다. 예를 들어, 컨트롤러(1210)는 도 1 내지 도 3에 도시한 컨트롤러(110)로 구성될 수 있다.
호스트 장치(1100)와 데이터 저장 장치(1200)는 신호 커넥터(1101)를 통해 신호를 송수신할 수 있다. 여기에서, 신호란 명령어, 어드레스, 데이터를 포함할 수 있다.
컨트롤러(1210)는 호스트 장치(1100)로부터 입력된 신호를 분석하고 처리할 수 있다. 컨트롤러(1210)는 데이터 저장 장치(1200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 백그라운드 기능 블럭들의 동작을 제어할 수 있다
버퍼 메모리 장치(1230)는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(1230)는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(1230)에 임시 저장된 데이터는 컨트롤러(1210)의 제어에 따라 호스트 장치(1100) 또는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)로 전송될 수 있다.
비휘발성 메모리 장치들(1220-0 ~ 1220-n)은 데이터 저장 장치(1200)의 저장 매체로 사용될 수 있다. 비휘발성 메모리 장치들(1220-0 ~ 1220-n) 각각은 복수의 채널들(CH0~CHn)을 통해 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 비휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다. 비휘발성 메모리 장치들(1220-0 ~ 1220-n)은 에러 체크 회로를 포함할 수 있다.
전원 공급기(1240)는 전원 커넥터(1103)를 통해 입력된 전원을 데이터 저장 장치(1200)의 컨트롤러(1210), 비휘발성 메모리 장치들(1220-0 ~ 1220-n) 및 버퍼 메모리(1230)에 제공할 수 있다. 전원 공급기(1240)는 보조 전원 공급기(1241)를 포함할 수 있다. 보조 전원 공급기(1241)는 서든 파워 오프(sudden power off)가 발생되는 경우, 데이터 저장 장치(1200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(1241)는 대용량 캐패시터들(capacitors)을 포함할 수 있으나 이에 한정되는 것은 아니다.
신호 커넥터(1101)는 호스트 장치(1100)와 데이터 저장 장치(1200)의 인터페이스 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있음은 자명하다.
전원 커넥터(1103)는 호스트 장치(1100)의 전원 공급 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있음은 물론이다.
도 10 및 도 11은 실시예들에 따른 데이터 처리 시스템의 구성도이다.
도 10을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 메모리 시스템(3200)을 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 메모리 시스템(3200)은 접속 터미널(3110)에 마운트(mount)될 수 있다.
메모리 시스템(3200)은 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 메모리 시스템(3200)은 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 메모리 시스템(3200)은 컨트롤러(3210), 버퍼 메모리 장치(3220), 비휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 메모리 시스템(3200)의 제반 동작을 제어할 수 있다.
컨트롤러(3210)는 도 1 내지 도 3에 도시된 컨트롤러(110)와 실질적으로 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 비휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
비휘발성 메모리 장치들(3231~3232)은 메모리 시스템(3200)의 저장 매체로 사용될 수 있으며, 에러 체크 회로를 포함할 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 메모리 시스템(3200) 백그라운드에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 메모리 시스템(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 메모리 시스템(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 메모리 시스템(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 메모리 시스템(3200)의 어느 한 변에 배치될 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다.
도 11을 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 메모리 시스템(4200)을 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
메모리 시스템(4200)은 표면 실장형 패키지 형태로 구성될 수 있다. 메모리 시스템(4200)은 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 메모리 시스템(4200)은 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 비휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 메모리 시스템(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 1 내지 도 3에 도시한 컨트롤러(110)와 실질적으로 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 비휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 비휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 비휘발성 메모리 장치(4230)로 전송될 수 있다.
비휘발성 메모리 장치(4230)는 메모리 시스템(4200)의 저장 매체로 사용될 수 있고, 에러 체크 회로를 포함할 수 있다.
도 12는 일 실시예에 의한 데이터 저장 장치를 포함하는 네트워크 시스템의 구성도이다.
도 12를 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 메모리 시스템(5200)을 포함할 수 있다. 메모리 시스템(5200)은 도 1의 데이터 저장 장치(10), 도 9의 데이터 저장 장치(1200), 도 10의 메모리 시스템(3200), 도 11의 메모리 시스템(4200)으로 구성될 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 데이터 저장 장치
110 : 컨트롤러
120 : 저장부
20 : 어드레스 에러 관리부
123 : 에러 체크 회로

Claims (21)

  1. 복수의 메모리 셀을 포함하는 저장부; 및
    호스트의 논리 어드레스를 상기 저장부의 제 1 물리 어드레스에 맵핑하여 상기 저장부에 대한 데이터 교환을 수행하는 컨트롤러;를 포함하고,
    상기 컨트롤러는, 상기 제 1 물리 어드레스에 기초하여 제 1 체커를 생성하여 상기 제 1 물리 어드레스와 함께 상기 저장부로 전송하고, 상기 저장부로부터 전송되는 어드레스 에러 체크 정보에 근거하여 어드레스 에러가 발생한 경우 상기 논리 어드레스를 제 2 물리 어드레스에 재맵핑하도록 구성되는 어드레스 에러 관리부;
    를 포함하도록 구성되는 데이터 저장 장치.
  2. 제 1 항에 있어서,
    상기 제 1 물리 어드레스는 복수 비트씩 복수 사이클로 전송되고, 상기 어드레스 에러 관리부는, 상기 어드레스 전송 사이클의 미사용 비트에 상기 제 1 체커를 포함시켜 전송하도록 구성되는 데이터 저장 장치.
  3. 제 1 항에 있어서,
    상기 컨트롤러는 상기 저장부로 라이트 커맨드 및 상기 제 1 체커를 포함하는 상기 제 1 물리 어드레스를 전송한 후의 일정 시간 후에 상기 저장부로 상태 리드 커맨드를 전송하도록 구성되고, 상기 어드레스 에러 체크 정보는 상기 상태 리드 커맨드의 응답 신호로 전송되는 데이터 저장 장치.
  4. 제 3 항에 있어서,
    상기 응답 신호는 복수 비트의 상태 정보이며, 상기 어드레스 에러 체크 정보는 상기 상태 정보 중의 적어도 일부에 포함되는 데이터 저장 장치.
  5. 제 1 항에 있어서,
    상기 제 1 물리 어드레스는 복수 비트씩 복수 사이클로 전송되고, 상기 어드레스 에러 관리부는, 각 사이클별 동일 비트 자리의 어드레스 비트를 제 1 논리 연산하고, 상기 제 1 논리 연산 결과로부터 생성한 패리티 비트를 상기 제 1 체커로 설정하는 데이터 저장 장치.
  6. 제 1 항에 있어서,
    어드레스 에러에 의해 변경된 어드레스가 상기 저장부로부터 전송됨에 따라, 상기 컨트롤러가 상기 제 1 물리 어드레스 및 상기 변경된 어드레스를 로그 정보로 저장하도록 구성되는 데이터 저장 장치.
  7. 호스트의 커맨드 처리 요청에 응답하여, 상기 호스트의 논리 어드레스를 저장부의 제 1 물리 어드레스에 맵핑하고, 상기 제 1 물리 어드레스에 기초하여 생성한 제 1 체커를 상기 제 1 물리 어드레스와 함께 상기 저장부로 전송하는 컨트롤러; 및
    복수의 메모리 셀을 포함하고, 상기 컨트롤러로부터 전송된 상기 제 1 물리 어드레스에 기초하여 생성한 제 2 체커를 상기 제 1 체커와 비교하여 어드레스 에러 체크 정보를 생성하는 상기 저장부;를 포함하고,
    상기 컨트롤러는, 상기 저장부로부터 전송되는 어드레스 에러 체크 정보에 근거하여, 어드레스 에러가 발생한 경우 상기 논리 어드레스를 제 2 물리 어드레스에 재맵핑하도록 구성되는 데이터 저장 장치.
  8. 제 7 항에 있어서,
    상기 제 1 물리 어드레스는 복수 비트씩 복수 사이클로 전송되고, 상기 컨트롤러는, 상기 어드레스 전송 사이클의 미사용 비트에 상기 제 1 체커를 포함시켜 전송하도록 구성되는 데이터 저장 장치.
  9. 제 7 항에 있어서,
    상기 컨트롤러는 상기 저장부로 상태 리드 커맨드를 전송하도록 구성되고, 상기 어드레스 에러 체크 정보는 상기 상태 리드 커맨드의 응답 신호로 전송되는 데이터 저장 장치.
  10. 제 9 항에 있어서,
    상기 응답 신호는 복수 비트의 상태 정보이며, 상기 어드레스 에러 체크 정보는 상기 상태 정보 중의 적어도 일부에 포함되는 데이터 저장 장치.
  11. 제 7 항에 있어서,
    상기 제 1 체커 및 상기 제 2 체커는 동일한 방식으로 생성되는 데이터 저장 장치.
  12. 제 11 항에 있어서,
    상기 제 1 물리 어드레스는 복수 비트씩 복수 사이클로 전송되고, 상기 컨트롤러 및 상기 저장부는 각각, 각 사이클별 동일 비트 자리의 어드레스 비트를 제 1 논리 연산하고, 상기 제 1 논리 연산 결과로부터 상기 제 1 체커 및 상기 제 2 체커를 각각 생성하도록 구성되는 데이터 저장 장치.
  13. 제 7 항에 있어서,
    상기 저장부는 어드레스 에러에 의해 변경된 어드레스를 상기 컨트롤러로 전송하고,
    상기 컨트롤러는 상기 제 1 물리 어드레스 및 상기 변경된 어드레스를 로그 정보로 저장하도록 구성되는 데이터 저장 장치.
  14. 저장부 및, 호스트의 논리 어드레스를 상기 저장부의 물리 어드레스에 맵핑하여 상기 저장부에 대한 데이터 교환을 수행하는 컨트롤러;를 포함하는 데이터 저장 장치의 동작 방법으로서,
    상기 컨트롤러가, 상기 제 1 물리 어드레스에 기초하여 제 1 체커를 생성하는 단계;
    상기 컨트롤러가 상기 제 1 체커를 상기 제 1 물리 어드레스에 포함시켜 상기 저장부로 전송하는 단계;
    상기 저장부가 상기 컨트롤러로부터 수신한 제 1 물리 어드레스에 기초하여 제 2 체커를 생성하는 단계;
    상기 저장부가 상기 제 1 체커 및 상기 제 2 체커의 비교 결과인 어드레스 에러 체크 정보를 상기 컨트롤러로 전송하는 단계; 및
    상기 컨트롤러가 상기 어드레스 에러 체크 정보에 근거하여 어드레스 에러가 발생하였는지 확인하여, 어드레스 에러가 발생한 경우 상기 논리 어드레스를 제 2 물리 어드레스에 재맵핑하는 단계;
    를 포함하도록 데이터 저장 장치의 동작 방법.
  15. 제 14 항에 있어서,
    상기 제 1 물리 어드레스는 복수 비트씩 복수 사이클로 전송되고, 상기 컨트롤러는, 상기 어드레스 전송 사이클의 미사용 비트에 상기 제 1 체커를 포함시켜 전송하도록 구성되는 데이터 저장 장치의 동작 방법.
  16. 제 14 항에 있어서,
    상기 컨트롤러가 상기 저장부로 상태 리드 커맨드를 전송하는 단계; 및
    상기 저장부가 상기 상태 리드 커맨드의 응답 신호에 상기 어드레스 에러 체크 정보를 포함시켜 전송하는 단계;
    를 더 포함하는 데이터 저장 장치의 동작 방법.
  17. 제 16 항에 있어서,
    상기 응답 신호는 복수 비트의 상태 정보이며, 상기 어드레스 에러 체크 정보는 상기 상태 정보 중의 적어도 일부에 포함되는 데이터 저장 장치의 동작 방법.
  18. 제 14 항에 있어서,
    상기 제 1 물리 어드레스는 복수 비트씩 복수 사이클로 전송되고, 상기 컨트롤러는, 각 사이클별 동일 비트 자리의 어드레스 비트를 제 1 논리 연산하고, 상기 제 1 논리 연산 결과로부터 생성한 패리티 비트를 상기 제 1 체커로 설정하는 데이터 저장 장치의 동작 방법.
  19. 제 14 항에 있어서,
    상기 제 1 물리 어드레스는 복수 비트씩 복수 사이클로 전송되고, 상기 제 1 체커를 생성하는 단계는 상기 컨트롤러가 각 사이클별 동일 비트 자리의 어드레스 비트를 제 1 논리 연산하고, 상기 제 1 논리 연산 결과로부터 생성한 패리티 비트를 상기 제 1 체커로 설정하도록 구성되는 데이터 저장 장치의 동작 방법.
  20. 제 14 항에 있어서,
    상기 제 1 물리 어드레스는 복수 비트씩 복수 사이클로 전송되고, 상기 제 2 체커를 생성하는 단계는 상기 저장부가 각 사이클별 동일 비트 자리의 어드레스 비트를 제 1 논리 연산하고, 상기 제 1 논리 연산 결과로부터 생성한 패리티 비트를 상기 제 2 체커로 설정하도록 구성되는 데이터 저장 장치의 동작 방법.
  21. 제 14 항에 있어서,
    상기 저장부가 어드레스 에러에 의해 변경된 어드레스를 상기 컨트롤러로 전송하는 단계; 및
    상기 컨트롤러가 상기 제 1 물리 어드레스 및 상기 변경된 어드레스를 로그 정보로 저장하는 단계;
    를 더 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
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