KR20210032891A - 반도체 장치 - Google Patents
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Abstract
본 발명의 실시예에 따른 반도체 장치는, 기판, 상기 기판 상에 배치되며, 서로 이격되어 적층되는 제1 게이트 전극들 및 상기 제1 게이트 전극들과 교대로 적층되는 제1 층간 절연층들을 포함하는 제1 적층 구조물, 상기 제1 적층 구조물 상에 배치되며, 상기 제1 층간 절연층들의 유전상수보다 더 높은 유전상수를 가지는 금속산화물층 및 반도체 산화물을 포함하는 반도체산화물층을 포함하는 연결 구조물, 상기 연결 구조물 상에 배치되고, 서로 이격되어 적층되는 제2 게이트 전극들 및 상기 제2 게이트 전극들과 교대로 적층되는 제2 층간 절연층들을 포함하는 제2 적층 구조물, 상기 제1 적층 구조물, 상기 제2 적층 구조물, 및 상기 연결 구조물 각각을 관통하는 제1 채널 구조물, 제2 채널 구조물, 및 연결 채널 구조물을 포함하는 채널 구조물, 및 상기 제1 적층 구조물, 상기 제2 적층 구조물, 및 상기 연결 구조물 각각을 관통하며, 상기 기판 상면의 수평 방향으로 연장되는 제1 분리 영역, 제2 분리 영역, 및 제3 분리 영역을 포함하는 분리 영역을 포함하고, 상기 연결 채널 구조물은 상기 제1 채널 구조물의 상단의 제1 폭보다 크고, 상기 제2 채널 구조물의 하단의 제2 폭보다 큰 제3 폭을 가지고, 상기 제3 분리 영역은 상기 연결 채널 구조물의 상기 제3 폭, 상기 제1 분리 영역 상단의 제4 폭, 및 상기 제2 분리 영역 하단의 제5 폭보다 큰 제6 폭을 가진다.
Description
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 장치를 구성하는 반도체 소자의 집적도를 높일 필요가 있다. 이에 따라, 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 집적도 및 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 본 발명의 실시예에 따른 반도체 장치는, 기판, 상기 기판 상에 배치되며, 서로 이격되어 적층되는 제1 게이트 전극들 및 상기 제1 게이트 전극들과 교대로 적층되는 제1 층간 절연층들을 포함하는 제1 적층 구조물, 상기 제1 적층 구조물 상에 배치되며, 상기 제1 층간 절연층들의 유전상수보다 더 높은 유전상수를 가지는 금속산화물층 및 반도체 산화물을 포함하는 반도체산화물층을 포함하는 연결 구조물, 상기 연결 구조물 상에 배치되고, 서로 이격되어 적층되는 제2 게이트 전극들 및 상기 제2 게이트 전극들과 교대로 적층되는 제2 층간 절연층들을 포함하는 제2 적층 구조물, 상기 제1 적층 구조물, 상기 제2 적층 구조물, 및 상기 연결 구조물 각각을 관통하는 제1 채널 구조물, 제2 채널 구조물, 및 연결 채널 구조물을 포함하는 채널 구조물, 및 상기 제1 적층 구조물, 상기 제2 적층 구조물, 및 상기 연결 구조물 각각을 관통하며, 상기 기판 상면의 수평 방향으로 연장되는 제1 분리 영역, 제2 분리 영역, 및 제3 분리 영역을 포함하는 분리 영역을 포함하고, 상기 연결 채널 구조물은 상기 제1 채널 구조물의 상단의 제1 폭보다 크고, 상기 제2 채널 구조물의 하단의 제2 폭보다 큰 제3 폭을 가지고, 상기 제3 분리 영역은 상기 연결 채널 구조물의 상기 제3 폭, 상기 제1 분리 영역 상단의 제4 폭, 및 상기 제2 분리 영역 하단의 제5 폭보다 큰 제6 폭을 가진다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 배치되며, 서로 이격되어 적층되는 제1 게이트 전극들 및 상기 제1 게이트 전극들과 교대로 적층되는 제1 층간 절연층들을 포함하는 제1 적층 구조물, 상기 제1 적층 구조물 상에 배치되는 연결 구조물, 상기 연결 구조물 상에 배치되고, 서로 이격되어 적층되는 제2 게이트 전극들 및 상기 제2 게이트 전극들과 교대로 적층되는 제2 층간 절연층들을 포함하는 제2 적층 구조물, 상기 제1 적층 구조물, 상기 제2 적층 구조물, 및 상기 연결 구조물을 관통하는 채널 구조물 및 상기 제1 적층 구조물, 상기 제2 적층 구조물, 및 상기 연결 구조물을 관통하며, 상기 기판 상면의 수평 방향으로 연장되는 분리 영역을 포함하고, 상기 연결 구조물은, 상기 제1 층간 절연층들 및 상기 제2 층간 절연층들의 유전상수보다 높은 유전상수인 제1 유전상수를 갖는 제1 유전체층 및 상기 분리 영역과 접하고 상기 제1 유전상수보다 낮은 제2 유전상수를 갖는 제2 유전체층을 포함한다.
예시적인 실시예들에 따른 반도체 장치는, 기판 상에 배치되며, 서로 이격되어 적층되는 제1 게이트 전극들 및 상기 제1 게이트 전극들과 교대로 적층되는 제1 층간 절연층들을 포함하는 제1 적층 구조물, 상기 제1 적층 구조물 상에 배치되는 연결 구조물, 상기 연결 구조물 상에 배치되고, 서로 이격되어 적층되는 제2 게이트 전극들 및 상기 제2 게이트 전극들과 교대로 적층되는 제2 층간 절연층들을 포함하는 제2 적층 구조물, 상기 제1 적층 구조물, 상기 제2 적층 구조물, 및 상기 연결 구조물을 관통하는 채널 구조물 및 상기 제1 적층 구조물, 상기 제2 적층 구조물, 및 상기 연결 구조물 각각을 관통하는 제1 분리 영역, 제2 분리 영역, 및 제3 분리 영역을 포함하는 분리 영역을 포함하고, 상기 연결 구조물은, 상기 제1 층간 절연층들 및 상기 제2 층간 절연층들의 유전상수보다 높은 유전상수인 제1 유전상수를 갖는 제1 유전체층을 포함하고,상기 제1 분리 영역의 제1 폭 및 상기 제2 분리 영역의 제2 폭보다 상기 제3 분리 영역의 제3 폭이 더 크다.
반도체 장치에서, 상부 적층 구조물과 하부 적층 구조물 사이에 고유전율층을 삽입함으로써, 상, 하부의 채널 구조물 및 분리 영역 형성시에 식각 정지층으로 이용할 수 있다.
상, 하부 채널 구조물이 연결되는 연결부에서 수평 방향으로 확장된 연결 채널 구조물을 제공하여, 상부 채널 구조물이 하부 채널 구조물과 안정적으로 연결되도록 할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 일부의 개략적인 단면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치 일부의 개략적인 평면도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다.
도 5a는 예시적인 실시예들에 따른 반도체 장치 일부의 개략적인 평면도이다.
도 5b는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다.
도 6a는 예시적인 실시예들에 따른 반도체 장치를 나타낸 개략적인 평면도이다.
도 6b는 예시적인 실시예들에 따른 반도체 장치를 나타낸 부분 확대도이다.
도 7a는 예시적인 실시예들에 따른 반도체 장치를 나타낸 개략적인 평면도이다.
도 7b는 예시적인 실시예들에 따른 반도체 장치 실시예를 나타낸 부분 확대도이다.
도 8a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 8b 는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다.
도 8c는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다.
도 9a 내지 도 9j는 예시적인 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 개략적인 단면도들이다.
도 2는 예시적인 실시예들에 따른 반도체 장치 일부의 개략적인 평면도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다.
도 5a는 예시적인 실시예들에 따른 반도체 장치 일부의 개략적인 평면도이다.
도 5b는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다.
도 6a는 예시적인 실시예들에 따른 반도체 장치를 나타낸 개략적인 평면도이다.
도 6b는 예시적인 실시예들에 따른 반도체 장치를 나타낸 부분 확대도이다.
도 7a는 예시적인 실시예들에 따른 반도체 장치를 나타낸 개략적인 평면도이다.
도 7b는 예시적인 실시예들에 따른 반도체 장치 실시예를 나타낸 부분 확대도이다.
도 8a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 8b 는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다.
도 8c는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다.
도 9a 내지 도 9j는 예시적인 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 개략적인 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 일부의 개략적인 단면도이다. 예시적인 실시예들에 따른 반도체 장치 일부의 개략적인 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치 일부의 개략적인 평면도이다. 도 2는 도 1의 반도체 장치를 절단선 I-I'를 따라서 절단한 평면을 도시한다. 설명의 편의를 위하여, 도 1 및 도 2에서는 반도체 장치의 주요 구성요소들만을 도시하였다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다. 도 3은 도 1의 A 영역을 확대하여 도시한다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다. 도 4는 도 1의 B 영역을 확대하여 도시한다.
도 1 내지 도 4를 참조하면, 일 실시예에 따른 반도체 장치(100)는 기판(101), 기판 상에 순차적으로 적층된 제1 적층 구조물(ST1), 연결 구조물(CS), 및 제2 적층 구조물(ST2), 제1 적층 구조물, 제2 적층 구조물(ST1, ST2) 및 연결 구조물(CS)을 관통하도록 배치되는 채널 구조물(CH), 및 제1 적층 구조물, 제2 적층 구조물(ST1, ST2) 및 연결 구조물(CS)을 관통하며 기판 상면에 수평 방향으로 연장되는 분리 영역(SR)을 포함할 수 있다. 또한, 반도체 장치(100)는 기판(101)과 층간 절연층(120)의 사이에 배치되는 제1 및 제2 도전층들(104, 105)을 더 포함할 수 있다. 분리 영역(SR)은 분리 절연층들(185)을 포함할 수 있으며, 분리 절연층들(185)은 절연성 물질, 예를 들어, 실리콘 산화물 등을 포함할 수 있다. 예시적인 실시예들에서, 제1 및 제2 도전층들(104, 105)는 생략될 수도 있다. 이 경우, 채널 구조물(CH)은 채널층(140)의 하부에 배치되는 에피택셜층을 포함할 수 있으며, 분리 영역(SR)은 도전성 물질 및 상기 도전성 물질과 제1 및 제2 적층 구조물(ST1,ST2)을 전기적으로 절연시키는 절연성 물질을 포함할 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다.
제1 적층 구조물(ST1)은 기판(101) 상에 교대로 적층된 제1 층간 절연층들(120) 및 제1 게이트 전극들(130)을 포함할 수 있다. 제2 적층 구조물(ST2)은 제1 적층 구조물(ST1) 상에 교대로 적층된 제2 층간 절연층들(220) 및 제2 게이트 전극들(230)을 포함할 수 있다.
제1 및 제2 게이트 전극들(130, 230)은 각각 기판(101) 상에 수직하게 서로 이격되어 적층될 수 있다. 제1 및 제2 게이트 전극들(130, 230)은 기판(101)의 적어도 일 영역 상에서 서로 다른 길이로 연장될 수 있다.
제1 게이트 전극들(130) 중 최하부에 배치된 제1 최하위 게이트 전극(130L)은 접지 선택 트랜지스터의 게이트 전극일 수 있다. 제2 게이트 전극들(230) 중 최상부에 배치된 제2 최상위 게이트 전극(230U)은 스트링 선택 트랜지스터의 게이트 전극일 수 있다. 실시예에 따라, 스트링 선택 게이트 전극 및 접지 선택 게이트 전극은 각각 1개 또는 2개 이상일 수 있다.
제1 최하위 게이트 전극(130L) 및 제2 최상위 게이트 전극(230U)의 사이의 제1 및 제2 게이트 전극들(130, 230)은 복수의 메모리 셀을 이루는 메모리 셀 게이트 전극들일 수 있다. 반도체 장치(100)의 용량에 따라서 메모리 셀들을 이루는 제1 및 제2 게이트 전극들(130, 230)의 개수가 결정될 수 있다.
제1 및 제2 게이트 전극들(130, 230)은 일 방향으로 연장되는 분리 영역들(SR)에 의하여 소정 단위로 분리되어 배치될 수 있다. 한 쌍의 분리 영역들(SR) 사이의 제1 및 제2 게이트 전극들(130, 230)은 하나의 메모리 블록을 이룰 수 있으나, 메모리 블록의 범위는 이에 한정되지는 않는다.
제1 및 제2 게이트 전극들(130, 230) 중 일부, 예를 들어, 스트링 선택 게이트 전극 및 접지 선택 게이트 전극에 인접한 게이트 전극들(130, 230)은 더미 게이트 전극들일 수 있다. 제1 게이트 전극들(130) 중 최상부에 위치한 제1 최상위 게이트 전극(130U) 및 제2 게이트 전극들(230) 중 최하부에 위치한 제2 최하위 게이트 전극(230L)도 더미 게이트 전극들일 수 있다.
제1 및 제2 게이트 전극들(130, 230)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수 있다. 실시예에 따라, 제1 및 제2 게이트 전극들(130, 230)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다.
제1 및 제2 게이트 전극들(130, 230)은 내부의 게이트 도전층 및 상기 게이트 도전층을 둘러싸는 확산 방지막(diffusion barrier)을 포함할 수 있다. 확산 방지막은 예를 들어, 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
제1 및 제2 층간 절연층들(120, 220)은 게이트 전극들(130, 230)의 사이에 각각 배치될 수 있다. 제1 및 제2 층간 절연층들(120, 220)도 제1 및 제2 게이트 전극들(130, 230)과 마찬가지로 기판(101)의 상면에 수직한 방향에서 서로 이격되고 적어도 일 방향으로 연장되도록 배치될 수 있다. 제1 및 제2 층간 절연층들(120, 220)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다. 일 실시예에서, 제1 층간 절연층들(120) 중 최상부에 배치되는 최상부 제1 층간 절연층(120U) 및 제2 층간 절연층들(220) 중 최하부에 배치되는 최하부 제2 층간 절연층(220L)은 다른 층간 절연층들과 실질적으로 동일하거나 상대적으로 얇은 두께를 가질 수 있다. 일 실시예에서, 최상부 제1 층간 절연층(120U) 및 최하부 제2 층간 절연층(220L)의 두께(VT1,VT2)는 약 5nm 내지 20nm 범위일 수 있다.
분리 영역(SR)은 상기 기판의 수평 방향으로 연장되도록 배치될 수 있다. 분리 영역(SR)은 기판(101) 상에 적층된 제1 및 제2 게이트 전극들(130, 230) 전체를 관통하여 기판(101)과 연결되는 관통 분리 영역일 수 있다. 분리 영역(SR)은 제1 및 제2 게이트 전극들(130, 230)을 분리시킬 수 있다. 분리 영역(SR)은 기판(101)의 상부를 일부 리세스하여 배치되거나, 기판(101)의 상면에 접하도록 기판(101) 상에 배치될 수 있다. 분리 영역(SR)은 분리 절연층(185)을 포함할 수 있으며, 분리 절연층(185)은 절연성 물질, 예를 들어, 실리콘 산화물 등을 포함할 수 있다.
분리 영역(SR)은 제1 분리 영역(SR1), 제2 분리 영역(SR2) 및 제3 분리 영역(SR3)을 포함할 수 있다. 제1 분리 영역(SR1)은 제1 적층 구조물(ST1)을 관통할 수 있고, 제2 분리 영역(SR2)은 제2 적층 구조물(ST2)을 관통할 수 있다. 제3 분리 영역(SR3)은 제1 분리 영역(SR1) 및 제2 분리 영역(SR2)을 연결할 수 있다. 도 3에 도시된 것과 같이, 제3 분리 영역(SR3)은 제1 분리 영역(SR1) 상단의 제1 폭(T1) 및 제2 분리 영역(SR2) 하단의 제2 폭(T2)보다 큰 제3 폭(T3)을 가질 수 있다. 제3 분리 영역(SR3)의 제3 폭(T3)은 도 4에 도시된 연결 채널 구조물(CHM)의 제3 폭(W3)보다 클 수 있다.
연결 구조물(CS)은 제1 적층 구조물(ST1) 및 제2 적층 구조물(ST2)의 사이에 배치될 수 있다. 연결 구조물(CS)은 제1 유전체층으로서 고유전율(high-k) 물질을 포함하는 고유전체층(190)을 포함할 수 있다. 여기서, 고유전율 물질은 실리콘 산화물(SiO2)보다 높은 유전상수(dielectric constant)를 가지는 유전 물질을 의미한다. 즉, 고유전체층(190)의 고유전율 물질은 제1 및 제2 층간 절연층(120, 220)의 절연성 물질의 유전상수보다 더 높은 유전상수를 가질 수 있다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 프라세오디뮴 산화물(Pr2O3) 또는 이들의 조합을 포함할 수 있다. 특히, 고유전체층(190)은 고유전율 물질로 금속산화물을 포함하는 금속산화물층일 수 있다. 예시적인 실시예들에서 도 4에 도시된 것과 같이, 고유전체층(190)의 두께(VT0)는 제1 최상부 층간 절연층(120U)의 두께(VT1) 및 제2 최하부 층간 절연층(220L)의 두께(VT2)보다 두꺼울 수 있다. 예를 들어, 고유전체층(190)의 두께(VT0)는 약 30nm 내지 약 150nm 범위일 수 있다.
고유전체층(190)은 도 9c 및 도 9f를 참조하여 하기에 설명하는 제2 채널 구조물(CH2) 및 제2 분리 영역(SR) 식각 공정에서, 식각 정지층으로 제공되어, x-y 면에서 제1 채널 구조물(CH1) 및 제2 채널 구조물(CH2) 또는 제1 분리 영역(SR1) 및 제2 분리 영역(SR2) 간의 오정렬을 최소화할 수 있다.
또한, 연결 구조물(CS)은 제2 유전체층으로서 산화물층(194)을 포함할 수 있다. 산화물층(194)은 제1 유전체층, 즉 고유전체층(190)의 유전상수보다 작은 유전상수를 가질 수 있다. 산화물층(194)은 반도체 산화물을 포함하는 반도체산화물층일 수 있으며, 예를 들어, 실리콘 산화물 등을 포함할 수 있다. 산화물층(194)은 분리 영역(SR) 및 분리 영역(SR)에 인접한 연결 채널 구조물(CHM) 사이에 배치될 수 있다. 일 실시예에서, 분리 영역(SR) 및 분리 영역(SR)에 인접한 연결 채널 구조물(CHM) 사이에 고유전체층(190)이 배치될 수 있으며, 이 경우, 산화물층(194)은 분리 영역(SR) 및 고유전체층(190) 사이에 배치될 수 있다. 산화물층(194)은 분리 영역(SR)과 인접한 고유전체층(190)의 측면 전체를 덮을 수 있다. 산화물층(194)은 도 9j를 참조하여 하기에 설명하는 습식 식각 공정에서, 고유전체층(190) 또는 연결 채널 구조물(CHM)의 식각을 방지할 수 있다.
일 실시예에서, 연결 구조물(CS)은 분리 영역(SR)에 인접한 연결 채널 구조물(CHM) 및 산화물층(194) 사이에 예를 들어, 다결정 실리콘 등을 포함하는 다결정 실리콘층(192)을 더 포함할 수 있다. 산화물층(194)은 다결정 실리콘층(192)의 분리 영역(SR)과 인접한 측면 전체를 덮을 수 있다. 일 실시예에서, 분리 영역(SR) 및 분리 영역(SR)에 인접한 연결 채널 구조물(CHM) 사이에 고유전체층(190)이 배치될 수 있으며, 이 경우, 연결 채널 구조물(CHM)과 분리 영역(SR) 사이에 연결 채널 구조물(CHM)로부터 순서대로 고유전체층(190), 다결정 실리콘층(192), 및 산화물층(194)이 배치될 수 있다. 제1 최상부 층간 절연층(120U) 및 제2 최하부 층간 절연층(220L)은 산화물층(194)보다 분리 영역(SR)으로 돌출될 수 있다.
채널 구조물들(CH)은 기판(101) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은 격자 무늬를 형성하도록 배치되거나 일 방향에서 지그재그 형태로 배치될 수 있다. 채널 구조물들(CH)은 기판(101) 상에 수직하게 연장될 수 있다. 채널 구조물들(CH)은 기둥 형상을 가지며, 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다.
채널 구조물(CH) 내에서 채널층(140)은 내부의 채널 절연층(150)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 절연층(150)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 채널층(140)은 하부에서 기판(101)과 직접 연결될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물들을 포함하는 물질일 수 있다. x 방향에서 일직선 상에 배치되는 채널 구조물(CH)은 채널 패드(255)와 연결되는 상부 배선 구조의 배치에 의해 서로 다른 비트 라인에 각각 연결될 수 있다. 또한, 채널 구조물들(CH) 중 일부는 상기 비트 라인과 연결되지 않는 더미 채널일 수 있다.
도 4에 도시된 것과 같이, 채널 구조물(CH)은 채널층(140)로부터 순차적으로 터널링층(142), 전하 저장층(143) 및 블록킹층(144)을 포함할 수 있다. 터널링층(142), 전하 저장층(143) 및 블록킹층(144)들의 상대적인 두께는 도면에 도시된 것에 한정되지 않으며 실시예들에서 다양하게 변화될 수 있다.
터널링층(142)은 F-N 터널링 방식으로 전하를 전하 저장층(143)으로 터널링시킬 수 있다. 터널링층(142)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 이들의 조합을 포함할 수 있다. 전하 저장층(143)은 전하 트랩층일 수 있으며, 실리콘 질화물로 이루어질 수 있다. 블록킹층(144)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 물질 또는 이들의 조합을 포함할 수 있다.
채널 구조물(CH) 내에서 터널링층(142), 전하 저장층(143) 및 블록킹층(144)은 기판(101) 내로 연장되도록 배치될 수 있다. 터널링층(142), 전하 저장층(143) 및 블록킹층(144)은 하단에서 일부가 제거될 수 있으며, 터널링층(142), 전하 저장층(143) 및 블록킹층(144)이 제거된 영역에서 채널층(140)이 제1 도전층(104)과 연결될 수 있다.
채널 구조물(CH)은 제1 채널 구조물(CH1), 연결 채널 구조물(CHM), 및 제2 채널 구조물(CH2)을 포함할 수 있다. 연결 채널 구조물(CHM)은 제1 채널 구조물(CH1) 및 제2 채널 구조물(CH2)을 연결할 수 있다.
제1 채널 구조물(CH1)은 제1 적층 구조물(ST1)을 관통할 수 있고, 제2 채널 구조물(CH2)은 제2 적층 구조물(ST2)을 관통할 수 있다. 연결 채널 구조물(CHM)은 제1 적층 구조물(ST1)과 제2 적층 구조물(ST2)의 사이에 배치될 수 있다. 즉, 연결 채널 구조물(CHM)은 연결 구조물(CS) 내에 배치될 수 있다. 도 4에 도시된 것과 같이, 연결 채널 구조물(CHM)은 제1 채널 구조물(CH1)의 상단의 최대폭인 제1 폭(W1)보다 크고, 제2 채널 구조물(CH2)의 하단의 최대폭인 제2 폭(W2)보다 큰 제3 폭(W3)을 가질 수 있다. 일 실시예에서, 연결 채널 구조물(CHM)은 외측으로 볼록한 곡면을 가질 수 있다. 일 실시예에서, 제2 채널 구조물(CH2)의 하단의 외측면과 연결 채널 구조물(CHM)의 외측면 사이의 수평 방향의 거리(d1)는 약 1nm 내지 약 5nm의 범위일 수 있다.
채널 패드(255)는 채널 절연층(150)의 상면을 덮고 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드(255)는 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
제1 및 제2 도전층들(104, 105)은 기판(101)의 상면 상에 적층되어 배치될 수 있다. 제1 및 제2 도전층들(104, 105)은 적어도 일부가 반도체 장치(100)의 공통 소스 라인으로 기능할 수 있다. 제1 도전층(104)은 채널 구조물(CH)의 둘레에서, 채널층(140)과 직접 연결될 수 있다. 제1 및 제2 도전층들(104, 105)은 반도체 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘을 포함할 수 있다. 이 경우, 적어도 제1 도전층(104)은 도핑된 층일 수 있으며, 제2 도전층(105)은 도핑된 층이거나 제1 도전층(104)으로부터 확산된 불순물을 포함하는 층일 수 있다.
셀 영역 절연층(290)은 제2 게이트 전극들(230)의 제2 적층 구조물(ST2) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등의 절연 물질을 포함할 수 있다.
도 5a 내지 도 8c에서, 도 1 내지 도 4를 참조하여 설명한 것과 동일한 구성요소에 대한 설명은 생략하기로 하고, 반도체 장치의 변형된 구성요소에 대해서만 설명하기로 한다.
도 5a는 예시적인 실시예들에 따른 반도체 장치 일부의 개략적인 평면도이다.
도 5b는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다. 도 5b는 도 1의 'A' 영역에 대응되는 영역을 확대하여 도시한다.
도 5a 및 도 5b를 참조하면, 반도체 장치(100a)에서, 분리 영역(SR)과 인접한 연결 채널 구조물(CHM)과 분리 영역(SR) 사이에 연결 채널 구조물(CHM)로부터 순서대로 고유전체층(190) 및 산화물층(194)이 배치될 수 있다. 도 1과 달리, 연결 구조물(CS)은 다결정 실리콘층(192)을 포함하지 않을 수 있다. 분리 영역(SR)으로부터 x 방향으로의 산화물층(194)의 두께는 도 1 내지 도 3의 반도체 장치(100)의 산화물층(194)의 두께보다 두꺼울 수 있으나 이에 한정하지 않는다. 예시적인 실시예에서, 도 9i를 참조하여 하기에 설명하는 다결정 실리콘층(192)의 선택적 산화 공정에서, 다결정 실리콘층(192) 전부를 산화시켜 다결정 실리콘층(192)을 포함하지 않고, 산화물층(194)만을 포함할 수 있다. 예시적인 실시예에서, 도 9g를 참조하여 하기에 설명하는 다결정 실리콘(192a) 증착을 생략하고, 다결정 실리콘(192a) 대신 반도체 산화물을 증착시켜 산화물층(194)만을 포함할 수 있다. 산화물층(194)은 분리 영역(SR)과 인접한 고유전체층(190)의 측면 전체를 덮을 수 있다.
도 6a는 예시적인 실시예들에 따른 반도체 장치 일부의 개략적인 평면도이다.
도 6b는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다. 도 6b는 도 1의 'A' 영역에 대응되는 영역을 확대하여 도시한다.
도 6a 및 도 6b를 참조하면, 반도체 장치(100b)에서, 연결 구조물(CS)은 고유전체층(190), 산화물층(194), 및 다결정 실리콘층(192)을 포함할 수 있다. 분리 영역(SR)과 인접한 연결 채널 구조물(CHM)과 분리 영역(SR) 사이에 연결 채널 구조물(CHM)로부터 순서대로 다결정 실리콘층(192) 및 산화물층(194)이 배치될 수 있다. 다결정 실리콘층(192)은 연결 채널 구조물(CHM)과 접촉할 수 있다. 도 6a에서, 분리 영역(SR)으로부터 x 방향을 따른 다결정 실리콘층(192)의 고유전체층(190)과 접촉하는 제1 면까지의 거리가 도 2의 반도체 장치(100)의 분리 영역(SR)으로부터 x 방향을 따른 다결정 실리콘층(192)의 상기 제1 면까지의 거리보다 클 수 있다. 다결정 실리콘층(192)의 상기 제1 면은 분리 영역(SR)에 인접한 열의 채널 구조물(CH)과 접촉할 수 있다. 분리 영역(SR)으로부터 x 방향을 따른 다결정 실리콘층(192)의 폭은 도 1 내지 도 3의 반도체 장치(100)의 다결정 실리콘층(192)의 폭보다 클 수 있으나, 이에 한정하지 않는다
도 7a는 본 발명의 실시예들에 따른 반도체 장치 변형 예를 나타낸 개략적인 평면도이다.
도 7b는 본 발명의 실시예들에 따른 반도체 장치 변형 예를 나타낸 부분 확대도이다. 도 7b는 도 1의 'A' 영역에 대응되는 영역을 확대하여 도시한다.
도 7a 및 도 7b를 참조하면, 반도체 장치(100c)에서, 도 1과 달리, 분리 영역(SR)과 인접한 연결 구조물(CS)은 다결정 실리콘층(192)을 포함하지 않을 수 있다. 산화물층(194)은 연결 채널 구조물(CHM)과 접촉할 수 있다. 도 7a에서, 분리 영역(SR)으로부터 x 방향을 따른 산화물층(194)의 고유전체층(190)과 접촉하는 제2 면까지의 거리가 도 5a의 반도체 장치(100)의 분리 영역(SR)으로부터 x 방향을 따른 산화물층(194)의 상기 제2 면까지의 거리보다 클 수 있다. 산화물층(194)의 상기 제2 면은 분리 영역(SR)에 인접한 열의 채널 구조물(CH)과 접촉할 수 있다.
도 8a는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 8b는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다. 도 8b는 도 8a의 A 영역을 확대하여 도시한다.
도 8c는 예시적인 실시예들에 따른 반도체 장치의 부분 확대도이다. 도 8c는 도 8a의 B 영역을 확대하여 도시한다.
도 8a 내지 도 8c를 참조하면, 반도체 장치(100d)에서, 제2 채널 구조물(CH2)은 제1 채널 구조물(CH1)에 대하여 중심이 일직선으로 정렬되지 않고 쉬프트되어 정렬될 수 있다. 제2 채널 구조물(CH2)은 제1 채널 구조물(CH1)로부터 x-y 평면 상에서 이동되어 위치할 수 있다. 이 경우에도, 제1 채널 구조물(CH1), 제2 채널 구조물(CH2), 및 연결 채널 구조물(CHM) 내의 채널층(140), 터널링층(142), 전하 저장층(143) 및 블록킹층(144)은 서로 연결될 수 있다. 연결 채널 구조물(CHM)은 중심으로부터 비대칭적일 수 있으며, 연결 채널 구조물(CHM) 내의 채널층(140), 터널링층(142), 전하 저장층(143) 및 블록킹층(144)은 비대칭으로 형성될 수 있다. 제2 분리 영역(SR2)은 제1 분리 영역(SR1)에 대하여 중심이 일직선으로 정렬되지 않고 쉬프트되어 정렬될 수 있다. 제2 분리 영역(SR2)은 제1 분리 영역(SR)에 대하여 x-y 평면 상에서 이동되어 위치할 수 있다.
도 9a 내지 도 9j는 예시적인 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 개략적인 단면도들이다. 도 9a 내지 도 9j에서는, 도 1에 대응되는 단면들을 도시한다.
도 9a를 참조하면, 기판(101) 상에 제1 및 제2 소스 희생층들(111, 112) 및 제2 도전층(105)을 형성하고, 제1 수평 희생층들(110) 및 제1 층간 절연층들(120)을 교대로 적층하여 제1 적층 구조물(ST1)을 형성할 수 있다. 다음으로, 제1 적층 구조물(ST1)을 일부 제거한 후, 제1 및 제2 관통 희생층들(113, 114)을 형성할 수 있다.
먼저, 제1 및 제2 소스 희생층들(111, 112)은 서로 다른 물질을 포함할 수 있으며, 제2 소스 희생층(112)의 상하에 제1 소스 희생층들(111)이 배치되도록 기판(101) 상에 적층될 수 있다. 제1 및 제2 소스 희생층들(111, 112)은 후속 공정을 통해 도 9j의 제1 도전층(104)으로 교체되는 층들일 수 있다. 예를 들어, 제1 소스 희생층(111)은 제1 층간 절연층들(120)과 동일한 물질로 이루어지고, 제2 소스 희생층(112)은 제1 수평 희생층들(110)과 동일한 물질로 이루어질 수 있다. 제2 도전층(105)은 제1 및 제2 소스 희생층들(111, 112) 상에 증착될 수 있다.
다음으로, 제2 도전층(105) 상에 수평 희생층들(110), 층간 절연층들(120)을 교대로 적층하여 제1 적층 구조물(ST1)을 형성할 수 있다.
제1 수평 희생층들(110)은 후속 공정을 통해 제1 게이트 전극들(130)로 교체되는 층일 수 있다. 제1 수평 희생층들(110)은 제1 층간 절연층들(120)과 다른 물질로 형성될 수 있다. 예를 들어, 제1 층간 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 제1 수평 희생층들(110)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(120)과 다른 물질로 이루어질 수 있다. 실시예들에서, 제1 층간 절연층들(120)의 두께는 모두 동일하지 않을 수 있다. 예를 들어, 최하부 및 최상부의 제1 층간 절연층(120L, 120U)은 상대적으로 얇게 형성될 수 있다. 제1 층간 절연층들(120) 및 제1 수평 희생층들(110)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
제1 및 제2 관통 희생층들(113, 114)은 각각 도 1의 제1 채널 구조물들(CH1) 및 제1 분리 영역(SR1)에 대응되는 위치에서, 제1 적층 구조물(ST1)을 관통하도록 형성될 수 있다. 먼저, 제1 채널 구조물들(CH1)에 대응되는 관통 홀들 및 제1 분리 영역(SR1)에 대응되는 관통 트렌치들을 형성할 수 있다. 하부 적층 구조물(GS1)의 높이로 인하여, 상기 관통 홀들 및 상기 관통 트렌치들의 측벽 기판(101)의 상면에 수직하지 않을 수 있다. 상기 관통 트렌치들은 제2 도전층(105) 상에 하단이 위치하도록 형성할 수 있으며, 상기 관통 홀들은 베이스 기판(101)까지 연장되도록 형성할 수 있다. 예시적인 실시예들에서, 상기 관통 홀들은 기판(101)의 일부를 리세스하도록 형성될 수도 있다.
도 9b를 참조하면, 제1 적층 구조물(ST1) 상에 고유전체층(190)을 적층할 수 있다.
제1 및 제2 관통 희생층들(113,114)이 형성된 제1 적층 구조물(ST1) 상에 고유전체층(190)을 적층할 수 있다. 고유전체층(190)은 제1 적층 구조물(ST1)의 최상부 제1 층간 절연층(120U)을 포함한 제1 층간 절연층들(120)의 두께보다 상대적으로 더 두꺼울 수 있다. 고유전체층(190)은 고유전율(high-k) 물질을 포함할 수 있으며, 고유전율 물질은 실리콘 산화물(SiO2)보다 높은 유전상수(dielectric constant)를 가지는 유전 물질을 의미한다. 상기 고유전율 물질은, 예를 들어, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 프라세오디뮴 산화물(Pr2O3) 또는 이들의 조합을 포함할 수 있다.
도 9c를 참조하면, 고유전체층(190) 상에 제2 층간 절연층들(220) 및 제2 수평 희생층들(210)을 교대로 적층하여 제2 적층 구조물(ST2)을 형성할 수 있다. 다음으로, 제2 적층 구조물(ST2) 일부 제거한 후, 채널 관통 홀(CHH)을 형성할 수 있다.
층간 절연층들(220) 및 제2 수평 희생층들(210)은, 제1 적층 구조물(ST1)에서와 유사하게, 고유전체층(190) 상에 교대로 적층되어 형성될 수 있다.
제2 수평 희생층들(210)은 후속 공정을 통해 제2 게이트 전극들(230)로 교체되는 층일 수 있다. 제2 수평 희생층들(210)은 제2 층간 절연층들(220)과 다른 물질로 형성될 수 있다. 예를 들어, 제2 층간 절연층(220)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 제2 수평 희생층들(210)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 층간 절연층(220)과 다른 물질로 이루어질 수 있다. 실시예들에서, 제2 층간 절연층들(220)의 두께는 모두 동일하지 않을 수 있다. 예를 들어, 최하부 제2 층간 절연층(220L)은 상대적으로 얇게 형성될 수 있다. 제2 층간 절연층들(220) 및 제2 수평 희생층들(210)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다.
다음으로, 제1 관통홀(CHH)은 제1 적층 구조물(GS1)에서와 유사하게, 도 1의 제2 채널 구조물들(CH2)에 대응되는 위치에서, 식각 공정을 진행하여 제2 적층 구조물(ST2)을 관통하도록 형성될 수 있다. 고유전체층(190) 및 제2 층간 절연층들(220)의 식각 선택성이 다른 물질을 포함하므로, 제1 관통홀(CHH)은 고유전체층(190) 상에 하단이 형성될 수 있으며, 예시적인 실시예들에서, 제1 관통홀(CHH)은 고유전체층(190)의 일부를 리세스하도록 형성될 수도 있다.
도 9d를 참조하면, 고유전체층(190) 내에 제1 관통홀(CHH)을 연장하는 제2 관통홀(E1)을 형성할 수 있다.
제2 관통홀(E1)은 제1 관통홀(CHH)에 의하여 노출되는 고유전체층(190)을 일부 제거하는 식각 공정을 이용하여 형성될 수 있다. 상기 식각 공정은, 예를 들어 습식 식각 공정으로 수행될 수 있다. 제2 관통홀(E1)의 폭이 제1 관통홀(CHH)의 폭과 제1 관통 희생층(113)의 폭보다 더 넓게 형성되도록 식각될 수 있다. 상기 식각 공정으로 고유전체층(190) 일부가 등방성 식각 될 수 있다.
도 9e를 참조하면, 제1 관통 희생층(113)을 제거한 후, 제1 적층 구조물(ST1)로 연장된 채널 관통홀(CHH) 내에 제1, 제2 채널 구조물들 및 연결 채널 구조물들(CH1,CH2,CHM)의 채널층(140), 및 채널 절연층(150)을 형성하며, 도 4의 터널링층(142), 전하 저장층(143) 및 블록킹층(144)을 형성할 수 있다. 다음으로, 제2 채널 구조물(CH2)의 상부에 채널 패드들(255)을 형성할 수 있다.
제1 채널 구조물들(CH1)의 하단에서, 채널층들(140), 터널링층(142), 전하 저장층(143) 및 블록킹층(144)은 기판(101) 내로 연장되도록 배치될 수 있다.
채널층들(140), 터널링층(142), 전하 저장층(143) 및 블록킹층(144)은 원자층 증착법(Atomic Layer Deposition, ALD) 또는 화학 기상 증착법(Chemical Vapor Deposition, CVD) 공정을 이용하여 균일한 두께를 가지도록 형성될 수 있다. 채널 절연층(150)은 채널층들(140)의 내부 공간을 충전하도록 형성되며, 절연 물질일 수 있다. 다만, 실시예들에 따라, 채널 절연층(150)이 아닌 도전성 물질로 채널층(140) 사이의 공간을 매립할 수도 있다. 이와 같이, 본 단계에서, 제1, 제2 채널 구조물들, 및 연결 채널 구조물들(CH1, CH2, CHM)을 이루는 터널링층(142), 전하 저장층(143), 블록킹층(144), 채널층(140), 및 채널 절연층(150)은 각각 단일 공정으로 함께 형성될 수 있다.
다음으로, 제2 채널 구조물들(CH2)의 상부에 채널 패드(255)를 형성할 수 있다. 채널 패드(255)는 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
도 9f를 참조하면, 제2 적층 구조물(ST2)의 일부를 제거하여 개구부(OP)를 형성할 수 있다. 다음으로, 개구부(OP)를 통해 노출된 고유전체층(190)을 제거하여 제2 관통 희생층(114)의 상면을 개구부(OP)에 노출 시키며, 개구부(OP)와 인접한 연결 채널 구조물(CHM) 방향으로 오목한 제1 터널부(LT1)를 형성할 수 있다.
도 1의 제2 분리 영역(SR2)에 대응되는 위치에서, 제2 적층 구조물(ST2)을 관통하도록 제2 적층 구조물(ST2)의 일부를 식각 공정에 의하여 제거하여, 개구부(OP)를 형성할 수 있다. 고유전체층(190)과 제2 적층 구조물(ST2)의 수평 희생층들(210) 및 제2 층간 절연층들(220)은 식각 선택성이 다른 물질을 포함하므로, 상기 식각 공정에서, 개구부(OP)의 하단은 고유전체층(190) 상에 배치될 수 있다. 예시적인 실시예들에서, 개구부(OP)의 하단은 고유전체층(190)의 일부를 리세스하도록 형성될 수도 있다.
다음으로, 개구부(OP)에 의하여 노출되는 고유전체층(190)을 제거하여, 개구부(OP)가 연장되며, 제2 관통 희생층(114)의 상면이 개구부(OP)에 노출될 수 있다. 일 실시예에서, 제2 관통 희생층(114)의 상면은 일부 리세스될 수 있다.
개구부(OP)와 인접한 연결 채널 구조물(CHM) 방향으로 고유전체층(190)이 제거되어 제1 터널부(LT1)를 형성할 수 있다. 고유전체층(190)은 예를 들어, 습식 식각에 의해 제거될 수 있다. 예시적인 실시예들에서, 제1 터널부(LT1)는 연결 채널 구조물(CHM)과 접촉할 수 있다. 제1 터널부(LT1)의 길이(L1)는 약 50nm 내지 약 150nm의 범위일 수 있다.
도 9g를 참조하면, 제2 관통 희생층(114)을 제거하여 개구부(OP)를 제1 적층 구조물(ST1)까지 확장시킨 후, 제1 터널부(LT1) 및 개구부(OP)의 측벽을 따라 다결정질 실리콘(192a)을 형성할 수 있다.
개구부(OP)에 의하여 노출된 제2 관통 희생층들(114)을 제거하여 제1 적층 구조물(ST1)을 관통하도록 개구부(OP)를 확장할 수 있다. 제2 관통 희생층들(114)은 예를 들어, 습식 식각에 의해 제거될 수 있다. 다음으로, 제1 터널부(LT1) 및 개구부(OP)의 측벽을 따라 다결정질 실리콘 등을 증착시킬 수 있다. 다결정질 실리콘(192a)이 제1 터널부(LT1) 채워 고유전체층(190) 또는 연결 채널 구조물(CHM)이 개구부(OP)에 노출되지 않도록 증착시킬 수 있다. 예시적인 실시예들에서, 이 단계에서, 다결정질 실리콘(192a)이 아닌 반도체 산화물을 증착시킬 수 있다.
도 9h를 참조하면, 개구부(OP) 내에서 제1 및 제2 층간 절연층들(120,220)의 측벽 및 소스 희생층(112) 상에 남아있는 다결정질 실리콘(192a)을 제거하여 다결정 실리콘층(192)을 형성할 수 있다.
도 9g의 제1 터널부(LT1) 내에만 다결정 실리콘층(192)이 배치되도록, 개구부들(OP) 내에 남아 있는 다결정질 실리콘을 식각 공정에 의해 제거할 수 있다. 상기 식각 공정은 예를 들어, 습식 식각 공정일 수 있다. 다결정 실리콘층(192)은 제1 및 제2 층간 절연층들(120, 220)의 측면보다 채널 구조물들(CH)을 향해 안쪽으로 리세스되도록 형성될 수 있다.
도 9i를 참조하면, 다결정 실리콘층(192)을 선택적으로 산화하여 산화물층(194)을 형성할 수 있다.
개구부(OP)를 통해 노출된 다결정 실리콘층(192)의 측면을 선택적으로 산화시켜 산화물층(194)을 형성할 수 있다. 산화물층(194)은 다결정 실리콘층(192)의 개구부(OP)와 인접한 측면 전체를 덮을 수 있다. 예시적인 실시예들에서, 산화물층(194)은 제1 및 제2 층간 절연층들(120, 220)의 측면보다 채널 구조물들(CH)을 향해 안쪽으로 리세스되도록 형성될 수 있으나, 이에 한정하지 않는다. 예시적인 실시예들에서 제1 및 제2 층간 절연층들(120,200)의 측면보다 산화물층(194)은 개구부(OP)를 향해 돌출될 수 있다. 예시적인 실시예들에서, 다결정질 실리콘층(192)을 일부 산화하여, 산화물층(194)은 다결정 실리콘층(192)의 개구부(OP)와 인접한 측면 전체를 덮을 수 있다. 예시적인 실시예들에서, 다결정질 실리콘층(192)을 전부 산화하여, 도 5b 및 도 7b에서 도시된 바와 같이, 다결정 실리콘층(192) 제외하고, 산화물층(194)만을 형성할 수 있다.
도 9j 및 도 1를 함께 참조하면, 개구부(OP)를 통해 제1 및 제2 소스 희생층들(111, 112)을 제거한 후, 제1 도전층(104)을 형성할 수 있다. 다음으로, 개구부(OP)를 통해 노출된 희생층들(110)을 제거하여 제2 터널부(LT2)를 형성한 후, 제2 터널부(LT2)에 제1 및 제2 게이트 전극들(130,230)을 형성할 수 있다. 또한, 개구부들(OP) 내에 분리 절연층들(185)을 형성할 수 있다.
예시적인 실시예들에서, 제1 및 제2 소스 희생층들(111, 112)의 제거 전에, 개구부(OP)의 측벽에 스페이서층을 형성하여 제1 및 제2 수평 희생층들(110,210)을 보호할 수 있다. 개구부(OP)를 통해 제2 소스 희생층(112)을 먼저 제거한 후, 제1 소스 희생층들(111)을 제거할 수 있다. 제1 및 제2 소스 희생층들(111, 112)은 예를 들어, 습식 식각 공정에 의해 제거될 수 있다. 제1 소스 희생층들(111)의 제거 공정 시에, 제2 소스 희생층(112)이 제거된 영역에서 노출된 도 4의 터널링층(142), 전하 저장층(143) 및 블록킹층(144) 일부가 함께 제거될 수 있다. 제1 및 제2 소스 희생층들(111, 112)이 제거된 영역에 도전성 물질을 증착하여 제1 도전층(104)을 형성한 후, 상기 스페이서층을 제거할 수 있다. 제1 도전층(104)은 터널링층(142), 전하 저장층(143) 및 블록킹층(144)이 제거된 영역에서 채널층(140)과 직접 접촉될 수 있다.
제1 및 제2 수평 희생층들(110,210)은 예를 들어, 습식 식각을 이용하여, 제1 및 제2 층간 절연층들(120,220)에 대하여 선택적으로 제거될 수 있다. 상기 습식 식각에서는 예를 들어, 인산(HP) 등이 사용될 수 있다. 그에 따라 제1 및 제2 층간 절연층들(120,220) 사이에 복수의 제2 터널부(LT2)가 형성될 수 있으며, 제2 터널부(LT2)를 통해 제1, 제2 채널 구조물들(CH)의 측벽의 일부가 노출될 수 있다. 고유전체층(190), 연결 채널 구조물(CHM), 다결정 실리콘층(192) 및 산화물층(194)을 포함하는 연결 구조물(CS)은 개구부(OP)와 인접한 외측면에 산화물층(194)이 배치되어 상기 식각 공정에서 식각 가스에 의해 식각되지 않을 수 있다. 이에 따라, 제1 및 제2 층간 절연층들(120,220) 사이에만 형성된 복수의 제2 터널부(LT2)에 도전성 물질을 매립하여 형성할 수 있다. 게이트 전극들(230)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다.
다음으로, 개구부들(OP) 내에 분리 절연층들(185)을 형성할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
CH: 채널 구조물
ST1,ST2: 제1,2 적층 구조물
SR: 분리 영역 CS: 연결 구조물
101: 기판 104: 제1 도전층
105: 제2 도전층 113,114: 관통 희생층
110,210: 수평 희생층 120,220: 층간 절연층
130,230: 게이트 전극 140: 채널층
142: 터널링 절연층 143: 전하 저장층
144: 블록킹 절연층 150: 채널 절연층
190: 고유전체층 192: 다결정 실리콘층
194: 산화물층 185: 분리 절연층
185: 분리 절연층 255: 채널 패드
290: 셀 영역 절연층
SR: 분리 영역 CS: 연결 구조물
101: 기판 104: 제1 도전층
105: 제2 도전층 113,114: 관통 희생층
110,210: 수평 희생층 120,220: 층간 절연층
130,230: 게이트 전극 140: 채널층
142: 터널링 절연층 143: 전하 저장층
144: 블록킹 절연층 150: 채널 절연층
190: 고유전체층 192: 다결정 실리콘층
194: 산화물층 185: 분리 절연층
185: 분리 절연층 255: 채널 패드
290: 셀 영역 절연층
Claims (10)
- 기판;
상기 기판 상에 배치되며, 서로 이격되어 적층되는 제1 게이트 전극들 및 상기 제1 게이트 전극들과 교대로 적층되는 제1 층간 절연층들을 포함하는 제1 적층 구조물;
상기 제1 적층 구조물 상에 배치되며, 상기 제1 층간 절연층들의 유전상수보다 더 높은 유전상수를 가지는 금속산화물층 및 반도체 산화물을 포함하는 반도체산화물층을 포함하는 연결 구조물;
상기 연결 구조물 상에 배치되고, 서로 이격되어 적층되는 제2 게이트 전극들 및 상기 제2 게이트 전극들과 교대로 적층되는 제2 층간 절연층들을 포함하는 제2 적층 구조물;
상기 제1 적층 구조물, 상기 제2 적층 구조물, 및 상기 연결 구조물 각각을 관통하는 제1 채널 구조물, 제2 채널 구조물, 및 연결 채널 구조물을 포함하는 채널 구조물; 및
상기 제1 적층 구조물, 상기 제2 적층 구조물, 및 상기 연결 구조물 각각을 관통하며, 상기 기판 상면의 수평 방향으로 연장되는 제1 분리 영역, 제2 분리 영역, 및 제3 분리 영역을 포함하는 분리 영역을 포함하고,
상기 연결 채널 구조물은 상기 제1 채널 구조물의 상단의 제1 폭보다 크고, 상기 제2 채널 구조물의 하단의 제2 폭보다 큰 제3 폭을 가지고,
상기 제3 분리 영역은 상기 연결 채널 구조물의 상기 제3 폭, 상기 제1 분리 영역 상단의 제4 폭, 및 상기 제2 분리 영역 하단의 제5 폭보다 큰 제6 폭을 가지는 반도체 장치.
- 제1 항에 있어서, 상기 반도체산화물층은 상기 제3 분리 영역과 접하는 반도체 장치.
- 제1 항에 있어서,
상기 연결 구조물은 상기 제3 분리 영역에 인접한 상기 연결 채널 구조물과 상기 반도체산화물층 사이에 다결정 실리콘층을 포함하는 반도체 장치.
- 제3 항에 있어서,
상기 반도체산화물층은 상기 다결정 실리콘층의 상기 제3 분리 영역에 인접한 측면 전체를 덮는 반도체 장치.
- 제1 항에 있어서,
상기 연결 구조물에서, 상기 분리 영역에 인접한 상기 연결 채널 구조물과 상기 분리 영역의 사이에 상기 연결 채널 구조물로부터 순서대로 상기 금속산화물층, 다결정 실리콘층, 및 상기 반도체산화물층이 배치된 반도체 장치.
- 제1 항에 있어서,
상기 금속산화물층의 두께는 30nm 내지 150nm 범위인 반도체 장치.
- 기판 상에 배치되며, 서로 이격되어 적층되는 제1 게이트 전극들 및 상기 제1 게이트 전극들과 교대로 적층되는 제1 층간 절연층들을 포함하는 제1 적층 구조물;
상기 제1 적층 구조물 상에 배치되는 연결 구조물;
상기 연결 구조물 상에 배치되고, 서로 이격되어 적층되는 제2 게이트 전극들 및 상기 제2 게이트 전극들과 교대로 적층되는 제2 층간 절연층들을 포함하는 제2 적층 구조물;
상기 제1 적층 구조물, 상기 제2 적층 구조물, 및 상기 연결 구조물을 관통하는 채널 구조물; 및
상기 제1 적층 구조물, 상기 제2 적층 구조물, 및 상기 연결 구조물 각각을 관통하는 제1 분리 영역, 제2 분리 영역, 및 제3 분리 영역을 포함하는 분리 영역을 포함하고,
상기 연결 구조물은, 상기 제1 층간 절연층들 및 상기 제2 층간 절연층들의 유전상수보다 높은 유전상수인 제1 유전상수를 갖는 제1 유전체층을 포함하고,
상기 제1 분리 영역의 제1 폭 및 상기 제2 분리 영역의 제2 폭보다 상기 제3 분리 영역의 제3 폭이 더 큰 반도체 장치.
- 제7 항에 있어서,
상기 연결 구조물은 상기 제3 분리 영역과 접촉하며 상기 제1 유전상수보다 낮은 제2 유전상수를 갖는 제2 유전체층을 더 포함하는 반도체 장치.
- 제8 항에 있어서,
상기 제2 유전체층은 상기 연결 구조물과 접촉하는 상기 제3 분리 영역의 측면 전체를 덮는 반도체 장치.
- 제8 항에 있어서,
상기 연결 구조물은 상기 제2 유전체층과 상기 제3 분리 영역과 인접한 상기 채널 구조물 사이의 다결정 실리콘층을 포함하는 반도체 장치.
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| KR1020200076316A KR20210032891A (ko) | 2020-06-23 | 2020-06-23 | 반도체 장치 |
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| KR (1) | KR20210032891A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220154867A (ko) * | 2021-05-14 | 2022-11-22 | 한양대학교 산학협력단 | 연결부를 포함하는 3차원 플래시 메모리 및 그 제조 방법 |
| KR20220154868A (ko) * | 2021-05-14 | 2022-11-22 | 한양대학교 산학협력단 | 연결부를 포함하는 3차원 플래시 메모리 및 그 제조 방법 |
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2020
- 2020-06-23 KR KR1020200076316A patent/KR20210032891A/ko not_active Application Discontinuation
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