KR20210028789A - 표시 장치 및 표시 장치의 제조 방법 - Google Patents

표시 장치 및 표시 장치의 제조 방법 Download PDF

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Abstract

본 발명의 일 실시예에 따르면, 본 발명의 일 실시예는 기판; 상기 기판 상에 위치하고 복수의 화소를 포함하는 표시영역; 상기 기판 상에 위치하는 제1 평탄화막; 상기 제1 평탄화막 상에 위치하는 제2 평탄화막; 상기 제2 평탄화막 상에 위치하고, 상기 화소의 제1 전극의 가장자리를 덮는 화소정의막; 상기 복수의 화소 사이에 위치하고, 상기 제1 전극과 이격되어 상기 제2 평탄화막과 상기 화소정의막을 관통하는 개구를 형성하는 제1 홀; 및 상기 제1 홀의 저면에 위치하고, 상기 제1 평탄화막 상에 위치하는 제1 식각방지층;을 포함하는 표시장치를 제공한다.

Description

표시 장치 및 표시 장치의 제조 방법{Display apparatus and method of manufacturing the same }
본 발명의 실시예들은 표시 장치 및 표시 장치의 제조 방법에 관한 것이다.
표시 장치는 데이터를 시각적으로 표시하는 장치이다. 근래에 표시 장치는 그 용도가 다양해지고 있다. 또한, 표시 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있다.
이러한 표시 장치는 외부의 수분과 불순물로부터 표시 영역을 보호하기 위하여 표시 영역을 봉지부재로 봉지하는데, 최근 박형 및 가요성의 표시장치에 대한 수요가 증가함에 따라, 금속이나 유리가 아닌, 플렉서블한 유기절연막 및/또는 무기절연막을 포함하는 박막 봉지층을 사용하는 추세이다.
그러나, 박막 봉지층을 형성한 다음의 후속 공정, 예를 들어, 박막 봉지층 상에 터치센서층을 형성하거나, 편광필름을 부착하기 전에 박막 봉지층 상에 점착되어 있던 보호필름을 제거하는 과정에서, 박막 봉지층이 표시장치의 백플레인(back plane)으로부터 박리되는 불량이 발생할 수 있다.
본 발명의 실시예들은 박막 봉지층이 백플레인으로부터 박리되는 불량을 줄인 표시 장치 및 그 제조 방법을 제공하고자 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예는 기판; 상기 기판 상에 위치하고 복수의 화소를 포함하는 표시영역; 상기 기판 상에 위치하는 제1 평탄화막; 상기 제1 평탄화막 상에 위치하는 제2 평탄화막; 상기 제2 평탄화막 상에 위치하고, 상기 화소의 제1 전극의 가장자리를 덮는 화소정의막; 상기 복수의 화소 사이에 위치하고, 상기 제1 전극과 이격되어 상기 제2 평탄화막과 상기 화소정의막을 관통하는 제1 홀; 및 상기 제1 홀의 저면에 위치하고, 상기 제1 평탄화막 상에 위치하는 제1 식각방지층;을 포함하는, 표시장치를 제공한다.
일 실시예에 있어서, 상기 화소정의막과 상기 제2 평탄화막의 경계면에서, 상기 화소정의막에 형성된 개구의 제1 폭은 상기 제2 평탄화막에 형성된 개구의 제2 폭보다 더 작을 수 있다.
일 실시예에 있어서, 상기 제2 평탄화막과 상기 화소정의막 사이에 위치하는 제2 식각방지층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제2 식각방지층 상에 위치하는 제3 식각방지층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 화소는, 상기 제1 전극 상에 위치하고 발광층을 포함하는 중간층과, 상기 중간층 상에 위치하는 제2 전극을 더 포함하고, 상기 중간층 및 상기 제2 전극은 상기 제1 홀의 내부에 위치할 수 있다.
일 실시예에 있어서, 상기 발광층은 상기 제1 전극 상에 위치하고, 상기 제1 홀의 내부에는 위치하지 않을 수 있다.
일 실시예에 있어서, 상기 표시장치는, 상기 복수의 화소를 봉지하는 박막 봉지층을 더 포함하며, 상기 박막 봉지층은, 제1 무기 봉지층, 제2 무기 봉지층 및 상기 제1 무기 봉지층과 상기 제2 무기 봉지층 사이에 위치하는 유기 봉지층을 포함하고, 상기 제1 무기 봉지층은, 상기 제1 홀 내부에 위치하는 상기 제2 전극, 및 상기 제1 홀의 내부 표면을 전부 커버하고, 상기 유기 봉지층은, 상기 제1 홀 내부 전체를 충진할 수 있다.
일 실시예에 있어서, 상기 기판과 상기 제1 평탄화막 사이에 박막트랜지스터; 및 상기 제1 평탄화막과 상기 제2 평탄화막 사이에 위치하고, 상기 박막트랜지스터와 상기 제1 전극을 연결하는 연결배선;을 더 포함하고, 상기 연결배선은 상기 제1 식각방지층과 동일한 재료를 포함할 수 있다.
일 실시예에 있어서, 상기 표시영역 외곽에 비표시영역이 위치하고, 상기 제1 평탄화막, 상기 제2 평탄화막, 및 상기 화소정의막은 상기 비표시영역으로 연장되고, 상기 비표시영역에서, 상기 제2 평탄화막과 상기 화소정의막을 관통하는 제2 홀과, 상기 제2 홀의 저면에 위치하고, 상기 제1 평탄화막 상에 위치하는 제4 식각방지층;을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 무기 봉지층, 상기 유기봉지층, 및 상기 제2 무기 봉지층은 상기 비표시영역으로 연장되고, 상기 제1 무기봉지층은, 상기 제2 홀 내부에 위치하는 상기 제2 전극, 및 상기 제2 홀의 내부 표면을 전부 커버하고, 상기 유기봉지층은, 상기 제2 홀 내부 전체를 충진할 수 있다.
일 실시예에 있어서,
상기 비표시영역에는 상기 표시영역의 일부를 둘러싸는 전원 전압선이 더 포함되고, 상기 비표시영역으로 연장된 제2 전극은 상기 전원전압선에 전기적으로 접속할 수 있다.
일 실시예에 있어서, 상기 표시영역 외곽에 위치하는 제1 댐부, 및 제2 댐부를 더 포함하고, 상기 제1 댐부 및 상기 제2 댐부는, 상기 제2 평탄화막 및 상기 화소정의막과 동일한 재료로 형성된 층을 포함하고, 상기 제2 댐부는 상기 전원전압선의 단부를 클래딩할 수 있다.
일 실시예에 있어서, 상기 제2 평탄화막과 상기 화소정의막 사이에 위치하는 제5 식각방지층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 화소정의막과 상기 제2 평탄화막의 경계면에서, 상기 화소정의막에 형성된 개구의 제1 폭과 상기 제2 평탄화막에 형성된 개구의 제2 폭은 같을 수 있다.
본 발명의 일 실시예는, 기판; 상기 기판 상에 위치하고, 제1 전극과, 제2 전극과, 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광층을 포함하는 중간층을 구비한, 복수의 화소를 포함하는 표시영역; 상기 복수의 화소를 봉지하고, 제1 무기 봉지층, 제2 무기봉지층 및 상기 제1 무기봉지층과 상기 제2 무기봉지층 사이에 위치하는 유기 봉지층을 포함하는 박막 봉지층; 상기 표시영역 외곽에 위치하는 비표시영역; 상기 표시영역에서 상기 비표시영역으로 연장되고, 상기 기판과 상기 제1 전극 사이에 위치하는 제1 평탄화막; 상기 표시영역에서 상기 비표시영역으로 연장되어, 제1 평탄화막 상에 위치하는 제2 평탄화막; 상기 제1 전극의 가장자리를 덮고, 상기 표시영역에서 상기 비표시영역으로연장되어 상기 제2 평탄화막 상에 위치하는 화소정의막; 상기 비표시영역에 위치하고, 상기 제2 평탄화막과 상기 화소정의막을 관통하는 제1 홀; 및 상기 제1 홀 하부의 상기 제1 평탄화막 상에 위치하는 제1 식각방지층;을 포함하고, 상기 중간층 및 상기 제2 전극은 상기 비표시영역으로 연장되어 상기 제1 홀의 내부에 위치하고, 상기 제1 무기 봉지층은 상기 비표시영역으로 연장되어 상기 제1 홀 내부에 위치하는 상기2 전극, 및 상기 제1 홀의 내부 표면을 전부 커버하고, 상기 유기 봉지층은, 상기 제1 홀 내부 전체를 충진하는, 표시장치를 제공한다.
일 실시예에 있어서, 상기 표시영역 외곽에, 상기 제2 평탄화막 및 상기 화소정의막과 동일한 재료로 형성된 층을 적어도 하나 이상 포함하는 제1 댐부와 제2 댐부를 더 포함하고, 상기 제1 무기 봉지층은 상기 제1 홀에서 연장되어 상기 제1 댐부 및 상기 제2 댐부를 덮고, 상기 제2 무기 봉지층과 제2 댐부의 외곽에서 직접 접촉할 수 있다.
본 발명의 일 실시예는, 제1 전극과, 제2 전극과, 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광층을 포함하는 중간층을 구비한 복수의 화소를 포함하는 표시영역과, 상기 표시영역을 봉지하는 박막 봉지층을 포함하는 표시장치의 제조방법에 있어서, 기판 상에 제1 평탄화막을 형성함; 상기 제1 평탄화막 상에 제1 식각방지층을 형성함; 상기 제1 식각방지층 상에 제2 평탄화막을 형성함; 상기 제2 평탄화막 상에 화소정의막을 형성함; 및 상기 표시영역에서, 상기 제2 평탄화막과 상기 화소정의막을 관통하는 제1 홀을 형성함;을 포함하고, 상기 중간층 및 상기 제2 전극은 상기 제1 식각방지층의 상면 및 상기 화소정의막의 상면에 형성하고, 상기 제1 무기 봉지층은 상기 제1 홀 내부에 위치하는 상기 제2 전극 및 상기 제1 홀의 내부 표면을 전부 커버하고, 상기 유기 봉지층은 상기 제1 홀 내부 전체를 충진하도록 형성하는, 표시장치의 제조방법을 제공한다.
일 실시예에 있어서, 상기 화소정의막에 제1 컨택홀을 형성함; 및 포토리쏘그라피 공정으로, 상기 제1 컨택홀을 둘러싸는 화소정의막 상에 배리어층을 형성함;을 더 포함하고, 상기 제2 평탄화막과 상기 화소정의막을 드라이 에칭하여, 상기 제1 홀을 형성할 수 있다.
일 실시예에 있어서, 상기 배리어층은, 상기 제1 홀을 형성한 후 습식 에칭으로 제거할 수 있다.
일 실시예에 있어서, 상기 제2 평탄화막과 상기 화소정의막 사이에 위치하는 제2 식각방지층을 더 형성할 수 있다.
일 실시예에 있어서, 상기 제2 식각방지층은 상기 제1 전극과 동시에 형성할 수 있다.
일 실시예에 있어서, 상기 제2 식각방지층 상에 제3 식각방지층을 더 형성할 수 있다.
일 실시예에 있어서, 상기 표시영역의 외곽에, 상기 제1 평탄화막, 상기 제2 평탄화막, 및 상기 화소정의막이 연장된 비표시영역을 형성하고, 상기 비표시영역에, 상기 제2 평탄화막과 상기 화소정의막을 관통하는 제2 홀과, 상기 제2 홀의 저면에 위치하고 상기 제1 평탄화막 상에 위치하는 제4 식각방지층;을 더 형성할 수 있다.
일 실시예에 있어서, 상기 중간층 및 상기 제2 전극은 상기 제4 식각방지층의 상면 및 상기 화소정의막의 상면에 형성하고, 상기 제1 무기 봉지층은 상기 제2 홀 내부에 위치하는 상기 제2 전극 및 상기 제2 홀의 내부 표면을 전부 커버하고, 상기 유기 봉지층은 상기 제2 홀 내부 전체를 충진하도록 형성할 수 있다.
일 실시예에 있어서, 상기 제1 식각방지층에 대응하는 위치에, 레이저를 조사하여, 상기 제2 평탄화막과 상기 화소정의막을 관통하는 상기 제1 홀을 형성할 수 있다.
본 발명의 실시예들에 따르면, 표시영역 및/또는 비표시영역에 복수의 홀을 형성하여 박막 봉지층과 백플레인의 접착 강도를 강화하여 박막 봉지층의 박리를 방지할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 2a 및 도 2b는 일 실시예예 따른 표시 장치에 포함된 일 화소의 등가 회로도의 예시들이다.
도 3은 도 1의 III 부분을 개략적으로 도시한 평면도이다.
도 4는 도 3의 ⅣA-ⅣB를 따라 취한 단면도이다.
도 5a 내지 도 5h는 도 4의 A영역에서 제1 홀을 형성하는 제조 공정을 개략적으로 도시한 단면도들이다.
도 6은 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 단면도이다.
도 7은 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 단면도이다.
도 8은 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 단면도이다.
도 9a 내지 도 9e는 도 8의 제1 홀을 형성하는 제조 공정을 개략적으로 도시한 단면도들이다.
도 10은 도 1의 ⅩA-ⅩB를 따라 취한 단면도이다.
도 11a 내지 도 11d는 도 10의 제2 홀을 형성하는 과정의 일부를 개략적으로 도시한 평면도들이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
표시 장치는 화상을 표시하는 장치로서, 액정 표시 장치(Liquid Crystal Display), 전기영동 표시 장치(Electrophoretic Display), 유기 발광 표시 장치(Organic Light Emitting Display), 무기 EL 표시 장치(Inorganic Light Emitting Display), 전계 방출 표시 장치(Field Emission Display), 표면 전도 전자 방출 표시 장치(Surface-conduction Electron-emitter Display), 플라즈마 표시 장치(Plasma Display), 음극선관 표시 장치(Cathode Ray Display) 등 일 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 표시 장치로서, 유기 발광 표시 장치를 예로 하여 설명하지만, 본 발명의 표시 장치는 이에 제한되지 않으며, 다양한 방식의 표시 장치가 사용될 수 있다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이고, 도 2a 및 도 2b는 일 실시예에 따른 표시 장치에 포함된 일 화소의 등가 회로도의 예시들이고, 도 3은 도 1의 III 부분을 개략적으로 도시한 평면도이고, 도 4는 도 3의 ⅣA-ⅣB를 따라 취한 단면도이다.
도 1을 참조하면, 표시 장치(1)는 기판(100) 상에 배치된 표시 영역(DA)을 포함한다. 표시 영역(DA)은 제1 방향으로 연장된 데이터선(DL)과, 제1 방향과 교차하는 제2 방향으로 연장된 스캔선(SL)에 연결된 화소(P)들을 포함한다. 각 화소(P)는 제1 방향으로 연장된 구동전압선(PL)과 연결될 수 있다.
하나의 화소(P)는 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출하며, 일 예로 유기 발광 소자(organic light emitting diode)를 포함할 수 있다. 또한, 각 화소(P)에는 박막트랜지스터(Thin Film Transistor), 커패시터(Capacitor) 등의 소자가 더 포함될 수 있다.
표시 영역(DA)은 화소(P)들에서 방출되는 빛을 통해 소정의 이미지를 제공하고, 비표시 영역(NDA)은 표시 영역(DA)의 외측에 배치된다. 예컨대, 비표시 영역(NDA)은 표시 영역(DA)을 둘러쌀 수 있다.
비표시 영역(NDA)은 화소(P)들이 배치되지 않는 영역으로, 이미지를 제공하지 않는다. 비표시 영역(NDA)에는 제1 전원 전압선(10), 및 제1 전원 전압선(10)과 다른 전압을 제공하는 제2 전원 전압선(20)이 배치될 수 있다.
제1 전원 전압선(10)은 표시 영역(DA)의 일측에 배치된 제1 메인 전압선(11)과 제1 연결선(12)을 포함할 수 있다. 예를 들어, 표시 영역(DA)이 장방형인 경우, 제1 메인 전압선(11)은 표시영역(DA)의 어느 하나의 변과 대응하도록 배치될 수 있다. 제1 연결선(12)은 제1 메인 전압선(11)으로부터 제1 방향을 따라 연장될 수 있다. 제1 연결선(12)은 단자부(30)의 제1 단자(32)와 연결될 수 있다.
제2 전원 전압선(20)은 제1 메인 전압선(11)의 양 단부들과 표시 영역(DA)을 부분적으로 둘러싸는 제2 메인 전압선(21), 및 제2 메인 전압선(21)으로부터 제1 방향을 따라 연장된 제2 연결선(22)을 포함할 수 있다. 예를 들어, 표시 영역(DA)이 장방형인 경우, 제2 메인 전압선(21)은 제1 메인 전압선(11)의 양 단부들, 및 제1 메인 전압선(11)과 인접한 표시 영역(DA)의 어느 하나의 변을 제외한 나머지 변들을 따라 연장될 수 있다. 제2 연결선(22)은 제1 연결선(12)과 나란하게 제1 방향을 따라 연장되며, 단자부(30)의 제2 단자(33)와 연결된다. 제2 전원 전압선(20)은 제1 전원 전압선(10)의 단부를 둘러싸도록 절곡되어 형성될 수 있다.
단자부(30)는 기판(100)의 일 단부에 배치되며, 복수의 단자(31, 32, 33)를 포함한다. 단자부(30)는 절연층에 의해 덮이지 않고 노출되어, 플렉서블 인쇄회로기판 또는 구동 드라이버 IC 칩 등과 같은 제어부(미도시)와 전기적으로 연결될 수 있다.
제어부는 외부에서 전달되는 복수의 영상 신호를 복수의 영상 데이터 신호로 변경하고, 변경된 신호를 제3 단자(31)를 통해 표시 영역(DA)로 전달한다. 또한, 제어부는 수직동기신호, 수평동기신호, 및 클럭신호를 전달받아 상기 제1 및 제2 게이트 구동부(미도시)의 구동을 제어하기 위한 제어 신호를 생성하여 단자(미도시)를 통해 각각에 전달할 수 있다.
제어부는 제1 단자(32) 및 제2 단자(33)을 통해 제1 전원 전압선(10) 및 제2 전원 전압선(20) 각각에 서로 다른 전압을 전달할 수 있다.
제1 전원 전압선(10)은 각 화소(P)에 제1 전원 전압(ELVDD, 도 2a 및 2b 참조)을 제공하고, 제2 전원 전압선(20)은 각 화소(P)에 제2 전원 전압(ELVSS, 도 2a 및 2b 참조)을 제공할 수 있다.
예컨대, 제1 전원 전압(ELVDD)은 제1 전원 전압선(10)과 연결된 구동전압선(PL)을 통해 각 화소(P)에 제공될 수 있다. 제2 전원 전압(ELVSS)은 각 화소(P)에 구비된 유기 발광 소자(OLED, 도 2a 및 2b참조)의 캐소드로 제공되고, 이 때 제2 전원 전압선(20)의 제2 메인 전압선(21)이 유기 발광 소자(OLED)의 캐소드와 비표시영역(NDA)에서 접속할 수 있다.
도시되지는 않았으나, 비표시 영역(NDA)에는 각 화소(P)의 스캔선(SL)에 스캔신호를 제공하는 스캔 드라이버, 및 데이터선(DL)에 데이터 신호를 제공하는 데이터드라이버 등이 더 배치될 수 있다.
비표시 영역(NDA)에는, 표시 영역(DA)을 둘러싸는 제1 댐부(110), 및 제2 댐부(120)가 서로 이격되어 배치될 수 있다.
제1 댐부(110) 및 제2 댐부(120)는 박막 봉지층(400, 도 4 참조)을 구성하는 모노머(monomer)와 같은 유기물을 포함하는 유기 봉지층(420, 도 4 참조)을 잉크 젯 공정으로 형성 시, 유기물이 기판(100)의 가장자리 방향으로 흐르는 것을 차단하는 댐 역할을 하여, 기판(100)의 가장자리에서 유기 봉지층(420)에 의한 에지 테일(edge tail)이 형성되는 것을 방지할 수 있다.
도 2a를 참조하면, 각 화소(P)는 스캔선(SL) 및 데이터선(DL)에 연결된 화소회로(PC) 및 화소 회로(PC)에 연결된 유기 발광 소자(OLED)를 포함한다.
화소 회로(PC)는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 및 스토리지 커패시터(Cst)를 포함한다. 스위칭 박막트랜지스터(T2)는 스캔선(SL)을 통해 입력되는 스캔 신호(Sn)에 따라 데이터선(DL)을 통해 입력된 데이터 신호(Dm)를 구동 박막트랜지스터(T1)로 전달한다.
스토리지 커패시터(Cst)는 스위칭 박막트랜지스터(T2) 및 구동전압선(PL)에 연결되며, 스위칭 박막트랜지스터(T2)로부터 전달받은 전압과 구동 전압선(PL)에 공급되는 제1 전원 전압(ELVDD, 또는 구동전압)의 차이에 해당하는 전압을 저장한다.
구동 박막트랜지스터(T1)는 구동 전압선(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동 전압선(PL)으로부터 유기 발광 소자(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기 발광 소자(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다.
도 2a에서는 화소 회로(PC)가 2개의 박막트랜지스터 및 1개의 스토리지 박막트랜지스터를 포함하는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다.
도 2b를 참조하면, 화소 회로(PC)는 구동 및 스위칭 박막트랜지스터(T1, T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 제1 발광 제어 박막트랜지스터(T5), 제2 발광 제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)를 포함할 수 있다.
도 2b에서는, 각 화소(P) 마다 신호선들(SLn, SLn-1, EL, DL), 초기화 전압선(VL), 및 구동 전압선(PL)이 구비된 경우를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 신호선들(SLn, SLn-1, EL, DL) 중 적어도 어느 하나, 또는/및 초기화 전압선(VL)은 이웃하는 화소들에서 공유될 수 있다.
구동 박막트랜지스터(T1)의 드레인 전극은 제2 발광 제어 박막트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)와 전기적으로 연결될 수 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(Dm)를 전달받아 유기 발광 소자(OLED)에 구동 전류를 공급한다.
스위칭 박막트랜지스터(T2)의 게이트 전극은 제1 스캔선(SLn)과 연결되고, 소스 전극은 데이터선(DL)과 연결된다. 스위칭 박막트랜지스터(T2)의 드레인 전극은 구동 박막트랜지스터(T1)의 소스 전극과 연결되어 있으면서 제1 발광 제어 박막트랜지스터(T5)를 경유하여 구동 전압선(PL)과 연결될 수 있다.
스위칭 박막트랜지스터(T2)는 제1 스캔선(SLn)을 통해 전달받은 제1 스캔 신호(Sn)에 따라 턴 온 되어 데이터선(DL)으로 전달된 데이터 신호(Dm)를 구동 박막트랜지스터(T1)의 소스 전극으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 게이트 전극은 제1 스캔선(SLn)에 연결될 수 있다. 보상 박막트랜지스터(T3)의 소스 전극은 구동 박막트랜지스터(T1)의 드레인 전극과 연결되어 있으면서 제2 발광 제어 박막트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 화소 전극과 연결될 수 있다. 보상 박막트랜지스터(T3)의 드레인 전극은 스토리지 커패시터(Cst)의 어느 하나의 전극, 제1 초기화 박막트랜지스터(T4)의 소스 전극 및 구동 박막트랜지스터(T1)의 게이트 전극과 함께 연결될 수 있다. 보상 박막트랜지스터(T3)는 제1 스캔선(SL)을 통해 전달받은 제1 스캔 신호(Sn)에 따라 턴 온(turn on)되어 구동 박막트랜지스터(T1)의 게이트 전극과 드레인 전극을 서로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결(diode-connection)시킨다.
제1 초기화 박막트랜지스터(T4)의 게이트 전극은 제2 스캔선(SLn-1, 이전 스캔선)과 연결될 수 있다. 제1 초기화 박막트랜지스터(T4)의 드레인 전극은 초기화 전압선(VL)과 연결될 수 있다. 제1 초기화 박막트랜지스터(T4)의 소스 전극은 스토리지 커패시터(Cst)의 어느 하나의 전극, 보상 박막트랜지스터(T3)의 드레인 전극 및 구동 박막트랜지스터(T1)의 게이트 전극과 함께 연결될 수 있다. 제1 초기화 박막트랜지스터(T4)는 제2 스캔선(SLn-1)을 통해 전달받은 제2 스캔 신호(Sn-1)에 따라 턴 온 되어 초기화 전압(VINT)을 구동 박막트랜지스터(T1)의 게이트 전극에 전달하여 구동 박막트랜지스터(T1)의 게이트 전극의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
제1 발광 제어 박막트랜지스터(T5)의 게이트 전극은 발광 제어선(EL)과 연결될 수 있다. 제1 발광 제어 박막트랜지스터(T5)의 소스 전극은 구동 전압선(PL)과 연결될 수 있다. 제1 발광 제어 박막트랜지스터(T5)의 드레인 전극은 구동 박막트랜지스터(T1)의 소스 전극 및 스위칭 박막트랜지스터(T2)의 드레인 전극과 연결되어 있다.
제2 발광 제어 박막트랜지스터(T6)의 게이트 전극은 발광 제어선(EL)과 연결될 수 있다. 제2 발광 제어 박막트랜지스터(T6)의 소스 전극은 구동 박막트랜지스터(T1)의 드레인 전극 및 보상 박막트랜지스터(T3)의 소스 전극과 연결될 수 있다. 제2 발광 제어 박막트랜지스터(T6)의 드레인 전극은 유기 발광 소자(OLED)의 화소 전극과 전기적으로 연결될 수 있다. 제1 발광 제어 박막트랜지스터(T5) 및 제2 발광 제어 박막트랜지스터(T6)는 발광 제어선(EL)을 통해 전달받은 발광 제어 신호(En)에 따라 동시에 턴 온 되어 제1 전원전압(ELVDD)이 유기 발광 소자(OLED)에 전달되며, 유기 발광 소자(OLED)에 구동 전류가 흐르게 된다.
제2 초기화 박막트랜지스터(T7)의 게이트 전극은 제2 스캔선(SLn-1)에 연결될 수 있다. 제2 초기화 박막트랜지스터(T7)의 소스 전극은 유기 발광 소자(OLED)의 화소 전극과 연결될 수 있다. 제2 초기화 박막트랜지스터(T7)의 드레인 전극은 초기화 전압선(VL)과 연결될 수 있다. 제2 초기화 박막트랜지스터(T7)는 제2 스캔선(SLn-1)을 통해 전달받은 제2 스캔 신호(Sn-1)에 따라 턴 온 되어 유기 발광 소자(OLED)의 화소 전극을 초기화시킬 수 있다.
도 2b에서는, 제1 초기화 박막트랜지스터(T4)와 제2 초기화 박막트랜지스터(T7)가 제2 스캔선(SLn-1)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 제1 초기화 박막트랜지스터(T4)는 이전 스캔선인 제2 스캔선(SLn-1)에 연결되어 제2 스캔신호(Sn-1)에 따라 구동하고, 제2 초기화 박막트랜지스터(T7)는 별도의 신호선(예컨대, 이후 스캔선)에 연결되어 해당 스캔선에 전달되는 신호에 따라 구동될 수 있다.
스토리지 커패시터(Cst)의 다른 하나의 전극은 구동 전압선(PL)과 연결될 수 있다. 스토리지 커패시터(Cst)의 어느 하나의 전극은 구동 박막트랜지스터(T1)의 게이트 전극, 보상 박막트랜지스터(T3)의 드레인 전극 및, 제1 초기화 박막트랜지스터(T4)의 소스 전극에 함께 연결될 수 있다.
유기 발광 소자(OLED)의 대향 전극(예컨대, 캐소드)은 제2 전원전압(ELVSS, 또는 공통전원전압)을 제공받는다. 유기 발광 소자(OLED)는 구동 박막트랜지스터(T1)로부터 구동 전류를 전달받아 발광한다.
화소 회로(PC)는 도 2a 및 도 2b를 참조하여 설명한 박막트랜지스터 및 스토리지 커패시터의 개수 및 회로 디자인에 한정되지 않으며, 그 개수 및 회로 디자인은 다양하게 변경 가능하다.
도 3을 참조하면, 도 1의 III 부분에는 복수의 화소(P)가 배치되어 있다. 복수의 화소(P)는 화소정의막(113)으로 둘러싸이고, 화소정의막(113) 상에는 스페이서(115)가 배치된다. 화소(P)들 사이에는 절연층을 관통하는 복수의 제1 홀(TH1)들이 배치되어 있다.
도 3에는 화소(P)가 동일한 크기의 사각 형상으로 도시되어 있으나 이는 일 예시이며, 화소(P)의 크기, 형상, 배열은 변형 가능하다.
스페이서(115)는 복수의 화소(P) 중 일부 화소(P)들 사이에 배치될 수 있다. 스페이서(115)는 발광층을 포함하는 중간층(320, 도 4참조)을 마스크를 이용하여 증착하는 공정에서 마스크와 기판(100)의 이격을 유지하여 증착 공정에서 중간층(320)이 마스크에 의해 찍히거나 뜯기는 불량을 방지한다.
스페이서(115)는 화소정의막(113)과 동일한 재료를 포함할 수 있고, 하프톤 마스크를 이용하여 화소정의막(113) 형성 시 화소정의막(113)과 동일한 재료로 화소정의막(113)과 서로 다른 높이로 형성할 수 있다.
제1 홀(TH1)은 복수의 화소(P) 중 일부 화소(P)들 사이에 배치될 수 있다. 제1 홀(TH1)은 후술할 박막 봉지층(400)을 백플레인에 고정할 수 있도록, 화소정의막(113)과 제2 평탄화막(111)에 화소정의막(113)과 제2 평탄화막(111)을 관통하는 소정의 개구 공간을 가지도록 형성된다.
도 4를 참조하면, 기판(100) 상에 버퍼층(101)이 배치되고, 버퍼층(101) 상에 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2) 및 스토리지 커패시터(Cst)가 배치된다.
기판(100)은 글라스, 금속 또는 플라스틱 등과 같은 다양한 재료로 형성될 수 있다. 예를 들어, 기판(100)은 폴리에테르술폰(polyethersulphone, PES), 폴리아크릴레이트(polyacrylate, PAR), 폴리에테르 이미드(polyetherimide, PEI), 폴리에틸렌 나프탈레이트(polyethyelenen napthalate, PEN), 폴리에틸렌 테레프탈레이드(polyethyeleneterepthalate, PET), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide, PI), 폴리카보네이트(polycarbonate, PC) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate, CAP)와 같은 고분자 수지를 포함하는 플렉서블 기판일 수 있다.
기판(100)상에는 불순물이 침투하는 것을 방지하기 위해 형성된, 산화 규소(SiOx) 및/또는 질화 규소(SiNx) 등으로 형성된 버퍼층(101)이 구비될 수 있다.
구동 박막트랜지스터(T1)는 구동 반도체층(A1) 및 구동 게이트 전극(G1)을 포함하고, 스위칭 박막트랜지스터(T2)는 스위칭 반도체층(A2) 및 스위칭 게이트 전극(G2)을 포함한다. 구동 반도체층(A1) 및 구동 게이트 전극(G1) 사이, 그리고 스위칭 반도체층(A2) 및 스위칭 게이트 전극(G2) 사이에는 제1 게이트 절연층(103)이 배치된다. 제1 게이트 절연층(103)은 산화 규소(SiOx), 질화 규소(SiNx), 산질화 규소(SiON) 등의 무기 절연물을 포함할 수 있다.
구동 반도체층(A1) 및 스위칭 반도체층(A2)은 비정질 실리콘을 포함하거나 다결정 실리콘을 포함할 수 있다. 다른 실시예로, 구동 반도체층(A1) 및 스위칭 반도체층(A2)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다.
구동 반도체층(A1)은 구동 게이트 전극(G1)과 중첩하며 불순물이 도핑되지 않은 구동 채널 영역, 및 구동 채널 영역의 양 옆의 불순물이 도핑된 구동 소스 영역 및 구동 드레인 영역을 포함할 수 있다. 구동 소스 영역 및 구동 드레인 영역에는 각각 구동 소스 전극(S1) 및 구동 드레인 전극(D1)이 연결될 수 있다.
스위칭 반도체층(A2)은 스위칭 게이트 전극(G2)과 중첩하고 불순물이 도핑되지 않은 스위칭 채널 영역, 및 스위칭 채널 영역의 양 옆의 불순물이 도핑된 스위칭 소스 영역과 스위칭 드레인 영역을 포함할 수 있다. 스위칭 소스 영역 및 스위칭 드레인 영역에는 각각 스위칭 소스 전극(S2) 및 스위칭 드레인 전극(D2)이 연결될 수 있다.
구동 게이트 전극(G1) 및 스위칭 게이트 전극(G2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며, 단층 또는 다층으로 이루어질 수 있다.
일부 실시예에서, 스토리지 커패시터(Cst)는 구동 박막트랜지스터(T1)와 중첩되게 배치될 수 있다. 이 경우, 스토리지 커패시터(Cst) 및 구동 박막트랜지스터(T1)의 면적을 증가시킬 수 있으며, 고품질의 이미지를 제공할 수 있다. 예를 들어, 구동 게이트 전극(G1)은 스토리지 커패시터(Cst)의 제1 스토리지 축전판(CE1)일 수 있다. 제2 스토리지 축전판(CE2)은 제1 스토리지 축전판(CE1)과의 사이에 제2 게이트 절연층(105)을 개재한 채 제1 스토리지 축전판(CE1)과 중첩할 수 있다. 제2 게이트 절연층(105)은 산화 규소(SiOx), 질화 규소(SiNx), 산질화 규소(SiON) 등의 무기 절연물을 포함할 수 있다.
구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2) 및 스토리지 커패시터(Cst)는 층간 절연층(107)으로 커버될 수 있다.
층간 절연층(107)은 산질화규소(SiON), 산화 규소(SiOx) 및/또는 질화 규소(SiNx)와 같은 무기물 층일 수 있다.
층간 절연층(107) 상에는 데이터선(DL)이 배치되며, 데이터선(DL)은 층간 절연층(107)을 관통하는 콘택홀을 통해 스위칭 박막트랜지스터(T2)의 스위칭 반도체층(A2)과 접속한다. 데이터선(DL)은 스위칭 소스 전극(S2)의 역할을 할 수 있다.
구동 소스 전극(S1), 구동 드레인 전극(D1), 스위칭 소스 전극(S2), 및 스위칭 드레인 전극(D2)은 층간 절연층(107) 상에 배치될 수 있으며, 층간 절연층(107)을 관통하는 콘택홀을 통해 구동 반도체층(A1) 또는 스위칭 반도체층(A2)과 접속할 수 있다.
한편, 데이터선(DL), 구동 소스 전극(S1), 구동 드레인 전극(D1), 스위칭 소스 전극(S2), 및 스위칭 드레인 전극(D2)는 무기 보호층(미도시)으로 커버될 수 있다.
무기 보호층(미도시)은 질화실리콘(SiNx)과 산화실리콘(SiOx)의 단일막 또는 다층막일 수 있다. 무기 보호층(미도시)은 비표시 영역(NDA)에서 노출된 일부 배선들, 예를 들어 데이터선(DL)과 동일한 공정에서 함께 형성된 배선들이 화소 전극(310)의 패터닝시 사용되는 에천트에 의해 손상되는 것을 방지할 수 있다.
구동 전압선(PL)은 데이터선(DL)과 서로 다른 층에 배치될 수 있다. 본 명세서에서 'A와 B가 다른 층에 배치된다'고 함은, A와 B 사이에 적어도 하나의 절연층이 개재되어 A와 B중 하나는 적어도 하나의 절연층의 아래에 배치되고 다른 하나는 적어도 하나의 절연층의 위에 배치되는 경우를 의미한다. 구동 전압선(PL)과 데이터선(DL) 사이에는 제1 평탄화막(109)이 개재될 수 있고, 구동 전압선(PL)은 제2 평탄화막(111)으로 커버될 수 있다.
구동 전압선(PL)은 알루미늄(Al), 구리(Cu), 티타늄(Ti) 및 이들의 합금 중 적어도 어느 하나를 포함하는 단일막 또는 다층막일 수 있다. 일 실시예로, 구동 전압선(PL)은 Ti/Al/Ti의 3층막일 수 있다.
도 4에는 구동 전압선(PL)이 제1 평탄화막(109) 상에 배치된 구성을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로, 구동 전압선(PL)은 제1 평탄화막(109)에 형성된 관통홀(미도시)을 통해 데이터선(DL)과 동일층에 형성된 하부 추가 전압선(미도시)에 접속되어 저항을 감소시킬 수 있다.
제1 평탄화막(109) 및 제2 평탄화막(111)은 단층 또는 다층막으로 형성될 수 있다.
제1 평탄화막(109) 및 제2 평탄화막(111)은 유기 절연물을 포함할 수 있다. 일 예로, 유기 절연물은 이미드계 고분자, Polymethylmethacrylate(PMMA)나 Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 등을 포함할 수 있다.
또한, 제1 평탄화막(109) 및 제2 평탄화막(111)은 무기 절연물을 포함할 수 있다. 일 예로, 무기 절연물은 산질화 규소(SiON), 산화 규소(SiOx), 질화 규소(SiNx) 등을 포함할 수 있다.
제2 평탄화막(111) 상에는 화소 전극(310), 대향 전극(330) 및 그 사이에 개재되며 발광층(320b)을 포함하는 중간층(320)을 갖는 유기 발광 소자(OLED)가 위치할 수 있다.
화소 전극(310)은 제1 평탄화막(109) 상에 형성된 연결 배선(CL)과 연결되고, 연결 배선(CL)은 구동 박막트랜지스터(T1)의 구동 드레인 전극(D1)과 연결된다.
화소 전극(310)은 투명 전극 또는 반사형 전극으로 형성될 수 있다.
화소 전극(310)이 투명 전극으로 형성될 때에는 투명 도전층을 포함할 수 있다. 투명 도전층은 인듐틴옥사이드(ITO), 인듐징크옥사이드(IZO), 징크옥사이드(ZnO), 인듐옥사이드(In2O3), 인듐갈륨옥사이드(IGO), 및 알루미늄징크옥사이드(AZO)을 포함하는 그룹에서 선택된 적어도 어느 하나일 수 있다. 이 경우, 투명 도전층 이외에 광효율을 향상시키기 위한 반투과층을 더 포함할 수 있으며, 반투과층은 수 내지 수십 마이크로미터(㎛)의 박막으로 형성된 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 및 이테르븀(Yb)를 포함하는 그룹에서 선택된 적어도 하나일 수 있다.
반사형 전극으로 형성될 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사막과, 반사막의 상부 및/또는 하부에 배치된 투명 도전층을 포함할 수 있다. 투명 도전층은 ITO, IZO, ZnO, In2O3, IGO, 및 AZO을 포함하는 그룹에서 선택된 적어도 어느 하나일 수 있다.
물론 본 발명이 이에 한정되는 것은 아니고 화소 전극(310)은 다양한 재질로 형성될 수 있으며, 그 구조 또한 단층 또는 다층이 될 수 있는 등 다양한 변형이 가능하다.
화소 전극(310) 상에는 화소정의막(113)이 배치될 수 있다.
화소정의막(113)은 화소 전극(310)을 노출하는 개구를 가짐으로써 화소(P)를 정의하는 역할을 한다. 또한, 화소정의막(113)은 화소 전극(310)의 가장자리와 대향 전극(330) 사이의 거리를 증가시킴으로써, 화소 전극 단부에서 아크가 발생하는 것을 방지할 수 있다. 화소정의막(113)은 예를 들어, 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다.
중간층(320)은 발광층(320b)을 포함한다. 중간층(320)은 발광층(320b)의 아래에 배치된 제1 기능층(320a) 및/또는 발광층(320b)의 위에 배치된 제2 기능층(320c)을 포함할 수 있다. 발광층(320b)은 소정의 색상의 빛을 방출하는 고분자 또는 저분자 유기물을 포함할 수 있다.
제1 기능층(320a)은 단층 또는 다층일 수 있다. 예컨대 제1 기능층(320a)이 고분자 물질로 형성되는 경우, 제1 기능층(320a)은 단층구조인 홀 수송층(HTL: Hole Transport Layer)으로서, 폴리에틸렌 디히드록시티오펜(PEDOT: poly-(3,4)-ethylene-dihydroxy thiophene)이나 폴리아닐린(PANI: polyaniline)으로 형성할 수 있다. 제1 기능층(320a)이 저분자 물질로 형성되는 경우, 제1 기능층(320a)은 홀 주입층(HIL: Hole Injection Layer)과 홀 수송층(HTL)을 포함할 수 있다.
제2 기능층(320c)은 언제나 구비되는 것은 아니다. 예컨대, 제1 기능층(320a)과 발광층(320b)을 고분자 물질로 형성하는 경우, 제2 기능층(320c)이 형성될 수 있다. 제2 기능층(320c)은 단층 또는 다층일 수 있다. 제2 기능층(320c)은 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다.
중간층(320) 중 발광층(320b)은 표시영역(DA)에서 각 화소(P)마다 배치될 수 있다. 발광층(320b)은 화소정의막(113)의 개구를 통해 노출된 화소 전극(310) 상에 형성될 수 있다. 중간층(320) 중 제1 및 제2 기능층(320a, 320c)은 복수의 화소 전극(310)에 공통적으로 일체의(integral) 층으로 형성할 수도 있다. 중간층(320)은 진공 증착 등 다양한 방법으로 형성될 수 있다.
대향 전극(330)은 표시 영역(DA) 상부에 배치되며, 표시 영역(DA)을 덮도록 배치될 수 있다. 즉, 대향 전극(330)은 복수개의 유기 발광 소자(OLED)들에 있어서 일체로 형성되어 복수개의 화소 전극(310)들에 대응할 수 있다. 대향 전극(330)은 후술할 제2 전원 공급선(20)과 전기적으로 연결된다.
대향 전극(330)은 투명 전극 또는 반사형 전극으로 형성될 수 있다. 대향 전극(330)이 투명 전극으로 형성될 때에는 Ag, Al, Mg, Li, Ca, Cu, LiF/Ca, LiF/Al, MgAg 및 CaAg에서 선택된 하나 이상의 물질을 포함할 수 있으며, 수 내지 수십 마이크로미터(㎛)의 두께를 갖는 박막 형태로 형성될 수 있다.
대향 전극(330)이 반사형 전극으로 형성될 때에는 Ag, Al, Mg, Li, Ca, Cu, LiF/Ca, LiF/Al, MgAg 및 CaAg를 포함하는 그룹에서 선택된 적어도 어느 하나로 형성될 수 있다. 물론 대향 전극(330)의 구성 및 재료가 이에 한정되는 것은 아니며 다양한 변형이 가능함은 물론이다.
화소정의막(113) 상에 스페이서(115)가 배치된다. 스페이서(115)는 화소정의막(113)으로부터 봉지 봉지층(400) 방향으로 돌출되어, 발광층을 포함하는 중간층(320)을 마스크를 이용하여 증착하는 공정에서, 마스크와 기판(100)의 이격을 유지하여 증착 공정에서 중간층(320)이 마스크에 의해 찍히거나 뜯기는 불량을 방지한다.
스페이서(150)는 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다. 이와 같은 스페이서(150)는 후술할 제1 내지 제3 댐부(110, 120, 130) 가운데 적어도 하나에 배치되어 투습 방지와 댐부의 단차를 형성하기 위해 사용될 수 있다.
유기 발광 소자(OLED)는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있으므로, 박막 봉지층(400)으로 덮어 보호될 수 있다.
박막 봉지층(400)은 표시 영역(DA)을 덮으며 표시 영역(DA) 외측까지 연장될 수 있다. 박막 봉지층(400)은 적어도 하나의 유기 봉지층과 적어도 하나의 무기 봉지층을 포함할 수 있다. 일 실시예로, 박막 봉지층(400)은 제1 무기 봉지층(410), 유기 봉지층(420) 및 제2 무기 봉지층(430)을 포함할 수 있다.
제1 무기 봉지층(410)은 대향 전극(330) 전체를 덮고, 산화 규소, 질화규소, 및/또는 산질화규소 등을 포함할 수 있다.
필요에 따라 제1 무기 봉지층(410)과 대향 전극(330) 사이에 캐핑층(미도시) 등의 다른 층들이 개재될 수도 있다. 예를 들어, 캐핑층은 광효율을 개선하기 위하여 산화규소(SiO2), 질화규소(SiNx), 산화아연(ZnO2), 산화티타늄(TiO2), 산화지르코늄(ZrO2), 인듐주석산화물(ITO), 인듐아연산화물(IZO), Alq3, CuPc, CBP, a-NPB, 및 ZiO2 중 하나 이상의 유기물 또는 무기물을 포함할 수 있다. 다른 실시예에서, 캐핑층은 유기 발광 소자(OLED)에서 생성하는 광에 대해서 플라즈몬 공명 현상이 발생하게 할 수 있다. 예를 들어, 캐핑층은 나노 입자들을 포함할 수 있다. 한편, 캐핑층은 박막 봉지층(400)를 형성하기 위한 화학 기상 증착(Chemical Vapor Disposition) 공정 또는 스퍼터링(sputtering) 공정에서 발생하는 열, 플라즈마(plasma) 등에 의해 유기 발광 소자(OLED)가 손상되는 것을 방지할 수 있다. 예를 들어, 캐핑층은 비스페놀(bisphenol)형 에폭시(epoxy) 수지, 에폭시화 부타디엔(butadiene) 수지, 플루오렌(fluorine)형 에폭시 수지 및 노볼락(novolac) 에폭시 수지 중 적어도 하나로 형성되는 에폭시 계열의 재료를 포함할 수 있다.
또한, 필요에 따라 제1 무기 봉지층(410)과 캐핑층 사이에 LiF 등을 포함하는 층(미도시)이 개재될 수도 있다.
제1 무기 봉지층(410)은 그 하부의 구조물을 따라 형성되기에, 상면이 평탄하지 않게 된다. 유기 봉지층(420)은 이러한 제1 무기 봉지층(410)을 덮어 평탄화한다. 유기 봉지층(420)은 표시 영역(DA)에 대응하는 부분에서는 상면이 대략 평탄 할 수 있다.
유기 봉지층(420)은 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트, 헥사메틸디실록산, 아크릴계 수지(예를들면, 폴리메틸메타크릴레이트, 폴리아크릴산 등) 또는 이의 임의의 조합을 포함할 수 있다.
제2 무기 봉지층(430)은 유기 봉지층(420)을 덮으며, 산화규소, 질화규소, 및/또는 산질화규소 등을 포함할 수 있다. 제2 무기 봉지층(430)은 표시 장치(1)의 가장자리 영역에서 제1 무기 봉지층(410) 상에 직접 접촉하도록 증착됨으로써, 유기 봉지층(420)이 표시 장치(1) 외부로 노출되지 않도록 밀봉할 수 있다.
그런데, 박막 봉지층(400)을 형성한 다음의 후속 공정에서, 예를 들어, 박막 봉지층(400) 상에 터치센서층(미도시)을 형성하거나, 편광필름(미도시)을 부착하기 전에 박막 봉지층(400) 상에 점착되어 있던 보호필름(미도시)을 제거하는 과정에서 박막 봉지층(400)에 외력이 작용할 경우, 박막 봉지층(400)이 표시 장치(1)의 백플레인(back plane)으로부터 박리되는 불량이 발생할 수 있다. 백플레인(back plane)은 박막 봉지층(400)이 형성되기 직전 단계의 표시 장치(1)의 구조물일 수 있다. 예컨대, 박막 봉지층(400) 형성 직전에 대향 전극(330) 형성된 경우, 대향 전극(330)을 포함하는 표시 장치(1)와 박막 봉지층(400) 사이에 박리 불량이 발생할 수 있다. 예컨대 박막 봉지층(400) 형성 직전에 대향 전극(330)과 박막 봉지층(400) 사이에 전술한 캐핑층(미도시)이 형성된 경우, 캐핑층을 포함하는 표시 장치(1)와 박막 봉지층(400) 사이에 박리 불량이 발생할 수 있다. 예컨대, 캐핑층과 제1 무기 봉지층(410) 상에 LiF를 포함하는 층이 형성된 경우, LiF를 포함하는 층을 포함하는 표시 장치(1)와 박막 봉지층(400) 사이에 박리 불량이 발생할 수 있다. 이외에도, 박막 봉지층(400) 형성 직전에, 대향 전극(330)과 박막 봉지층(400) 사이에 다른 기능층이 더 추가된 경우, 유기 발광 소자(OLED)와 그 기능층을 포함하는 표시 장치(1)를 백플레인으로 이해할 수 있다.
본 실시예는 박막 봉지층(400)의 박리 불량을 줄이기 위해, 표시영역(DA)에서 복수의 화소들 사이에 박막 봉지층(400)에 대한 앵커(anchor) 역할을 하는 복수의 제1 홀(TH1)들을 형성함으로써 박막 봉지층(400)과 백플레인의 밀착 강도를 증가시킬 수 있다.
제1 홀(TH1)은 화소 전극(310)과 이격된 위치에서, 제2 평탄화막(111)과 화소정의막(113)을 관통하며 소정의 개구 공간을 가지도록 형성된다.
제1 홀(TH1)이 형성되는 위치의 제1 평탄화막(109) 상에 제1 식각방지층(ES1)이 위치한다. 제1 식각방지층(ES1)은 연결배선(CL)과 이격되어 위치하고, 연결배선(CL)과 동일한 공정에서 동일한 재료로 형성될 수 있다. 제1 식각방지층(ES1)은 제1 홀(TH1)을 형성하는 공정, 예를 들어 드라이 에칭으로 제1홀(TH1)의 개구 공간을 형성할 시, 제1 평탄화막(109)과 그 하부에 배치된 표시장치의 각종 배선, 전극, 회로 등의 열화를 방지할 수 있다.
제1 홀(TH1)의 저면에는 중간층(320)과 대향 전극(330)이 형성될 수 있다. 중간층(320) 중 제1 기능층(320a)과 제2 기능층(320c)는 제1 홀(TH1) 내부에 형성되고, 중간층(320) 중 발광층(320b)는 제1 홀 내부에 형성되지 않을 수 있다. 발광층(320b)은 패터닝된 금속 마스크를 통해 화소 별로 패터닝된 발광영역에만 증착되고, 제1 기능층(320a)과 제2 기능층(320b)은 화소 별로 패터닝되지 않고 화소 전체에 공통층으로 증착 될 수 있기 때문이다. 대향 전극(330)도 제1,2 기능층(320a, 320c)과 마찬가지로 화소 전체에 공통층으로 증착 될 수 있다.
제1 홀(TH1)의 내부에서, 대향 전극(330) 상에는 박막 봉지층(400)의 제1 무기 봉지층(410)이 형성된다. 제1 무기 봉지층(410)은 제1 홀(TH1)의 저면에만 적층되는 것이 아니라, 제2 평탄화막(111)의 측면(111S), 화소정의막(113)의 측면(113S), 및 화소정의막(113)의 저면(113B)을 포함한 제1 홀(TH1)의 내부 표면 전체에 걸쳐서 형성된다.
제1 홀(TH1) 내부의 저면에서는 제1 무기 봉지층(410)이 대향 전극(330)과 직접 접촉하지만, 제2 평탄화막(111)의 측면(111S)에서는 제1 무기 봉지층(410)은 제2 평탄화막(111)과 직접 접촉하고, 화소정의막(113)의 저면(113B) 및 측면(113S)에서는 제1 무기 봉지층(410)은 화소정의막(113)과 직접 접촉하여, 유기절연막들과 접촉하는 접촉 면적의 증가로 박막 봉지층(400)의 접착력을 강화할 수 있다.
한편, 유기봉지층(420)은 제1 홀(TH1) 내부 전체를 충진한다. 특히, 본 실시예에서 제1 홀(TH1)에 형성된 개구의 모양은, 화소정의막(113)과 제2 평탄화막(113)이 만나는 경계면에서 화소정의막(113)의 측면(113S)이 제2 평탄화막(111)의 측면(111S)보다 돌출된 언더컷(under cut) 형상이기 때문에, 이와 같은 언더컷 형상의 개구를 유기 봉지층(420)이 충진함으로써 제1 홀(TH1)은 앵커 역할을 하여 박막 봉지층(400)과 백플레인의 밀착 강도를 증가시킬 수 있다.
상술한 바와 같이, 본실시예에 따른 표시장치는 표시영역(DA)에서 복수의 화소들 사이에 복수의 제1 홀(TH1)들을 형성함으로써 박막 봉지층(400)과 백플레인의 밀착 강도를 증가시켜, 박막 봉지층(400)이 백플레인으로부터 박리되는 불량을 줄일 수 있다.
이하, 도 5a 내지 도 5h를 참조하여, 도 4의 제1 홀(TH1)을 형성하는 제조 공정을 설명한다.
도 5a 내지 도 5h는 도 4의 A영역에서 제1 홀을(TH1) 형성하는 제조 공정을 개략적으로 도시한 단면도들이다.
도 5a를 참조하면, 제1 평탄화막(109) 상에 제1 식각방지층(ES1)이 위치하고, 제1 식각방지층(ES1) 상에 제2 평탄화막(111)이 위치한다. 제2 평탄화막(111) 상에 제1 컨택홀(CNT1)이 형성된 화소정의막(113)이 형성되어 있다.
도 5b를 참조하면, 제2 평탄화막(111) 및 화소정의막(113) 상에 포토레지스터(PR)를 형성하고, 광투과부(M11) 및 광차단부(M12)를 구비한 제1 마스크(M1)을 이용하여 포토리쏘그라피 공정을 실시한다.
도 5c를 참조하면, 포토레지스터(PR)를 현상하여 포토레지스터 패턴(PR')을 일부 잔존시킨다.
도 5d를 참조하면, 증착 공정으로 배리어층(BL)을 형성하고, 잔존 포토레지스터(PR') 패턴을 제거한다.
도 5e를 참조하면, 배리어층(BL)을 식각 마스크로 하여, 화소정의막(113)과 제2 평탄화막(111)을 에칭하여 제1 홀(TH1)을 형성한다. 제1 홀(TH1)은 드라이 에칭으로 형성할 수 있다.
도 5f를 참조하면, 배리어층(BL)을 습식 에칭으로 제거한 후 제1 홀(TH1)이 형성된다. 제1 홀(TH1)에 형성된 개구의 모양은, 화소정의막(113)과 제2 평탄화막(113)이 만나는 경계면에서 화소정의막(113)의 측면(113S)이 제2 평탄화막(111)의 측면(111S) 보다 돌출된 언더컷(under cut)(UC) 형상이다. 화소정의막(113)과 제2 평탄화막(111)의 경계면을 기준으로 화소정의막(113)에 형성된 개구의 제1 폭(W1)은 제2 평탄화막(111)에 형성된 개구의 제2 폭(W2)보다 작다. 즉, 화소정의막(113)의 단부는 경계면에서 제2 평탄화막(111)의 단부보다 W 만큼 돌출되어 화소 정의막(113)의 저면에는 언더컷(UC)이 형성된다.
한편, 제1 식각방지층(ES1)의 폭(W0)는 제1 폭(W1) 및 제2 폭(W2) 보다 넓게 형성하여, 제1 평탄화막(109) 및 제1 평탄화막(109) 하부에 배치된 표시장치의 각종 배선, 전극, 회로가 드라이 에칭에 의해 열화되는 것을 방지할 수 있다.
도 5g를 참조하면, 제1 홀(TH1)에 중간층(320)과 대향 전극(330)을 증착한다. 중간층(320)과 대향 전극(330)은 제1 홀(TH1)의 저면과 화소정의막(113)의 상면에 형성된다. 즉, 중간층(320)과 대향 전극(330)은 제1 홀의 언더컷(UC)을 중심으로 단절될 수 있다. 제1 홀(TH1)에 형성되는 중간층(320)은 제1 기능층(320a)과 제2 기능층(320c)을 포함하며, 발광층(320b)을 포함하지 않을 수 있다.
중간층(320)과 대향 전극(330)은 물리적 기상 증착(Physical Vapor Deposition: PVD)으로 형성될 수 있다. 일 예로, 중간층(320)과 대향 전극(330)은 스퍼터링(Sputtering), 열증착법 (Thermal evaporation), 전자빔증착법(E-beam evaporation), 레이저분자빔증착법(Laser Molecular Beam Epitaxy), 펄스레이저증착법 (Pulsed Laser Deposition) 중 하나의 공정으로 형성될 수 있다.
도 5h를 참조하면, 제1 홀(TH1)에 제1 무기 봉지층(410), 유기 봉지층(420), 및 제2 무기 봉지층(430)을 포함하는 박막 봉지층(400)을 형성한다.
제1 무기 봉지층(410)은 제1 홀(TH1)의 저면에만 적층되는 것이 아니라, 제2 평탄화막(111)의 측면(111S), 화소정의막(113)의 측면(113S), 및 화소정의막(113)의 저면(113B)을 포함한 제1 홀(TH1)의 내부 표면 전체에 걸쳐서 형성된다.
제1 무기 봉지층(410)은 물리적 기상 증착보다 스텝 커버리지(step coverage )가 우수한 화학적 기상 증착(Chemical Vapor Deposition: CVD) 또는 원자층 증착(Atomic Layer Deposition: ALD)으로 형성할 수 있다. 일 예로, 제1 무기 봉지층(410)은 열 CVD(thermal CVD), 플라즈마 CVD, MOCVD (Metal-Organic Chemical Vapor Deposition), HVPE (Hydride Vapor Phase Epitaxy) 중 하나의 공정으로 형성될 수 있다.
제1 무기 봉지층(410) 형성 후, 유기 봉지층(420)이 형성된다, 유기 봉지층(420)은 제1 홀(TH1) 내부 전체를 충진한다. 유기 봉지층(420) 형성후, 제2 무기 봉지층(430)을 형성한다.
도 6은 일 실시예에 따른 표시 장치(2)의 일부를 개략적으로 나타낸 단면도이다. 이하, 전술한 도 4의 실시예와 차이점을 중심으로 도 6의 실시예를 설명한다.
도 6을 참조하면, 제2 평탄화막(111)과 화소정의막(113) 사이에 제2 식각방지층(ES2)이 위치한다. 제2 식각방지층(ES2)은 화소 전극(310)과 이격되어 위치한다. 제2 식각방지층(ES2)은 화소 전극(310)과 동일한 재료로 형성될 수 있다.
제1 홀(TH1)의 개구를 형성하기 위해 드라이 에칭을 하는 동안, 드라이 에칭의 공정산포로 인하여 화소정의막(113)이 과도하게 에칭 될 수 있다. 그러나 본 실시예에서는, 제2 식각방지층(ES2)이 화소정의막(113)과 제2 평탄화막(111) 사이에 배치되어 화소정의막(113)의 과도한 에칭을 방지하여 제1 홀(TH1)의 언더컷 형상을 용이하게 형성할 수 있다.
상술한 바와 같이 제1 홀(TH1)의 언더컷 형상을 용이하게 형성함으로써, 제1 무기 봉지층(410)이 제1 홀(TH1)의 내부 표면 전체에 걸쳐 형성됨으로써, 화소정의막(113) 및 제2 평탄화막(111)과 같은 유기절연막들과 접촉하는 접촉 면적을 증가시켜 박막 봉지층(400)의 접착력을 강화시킬 수 있다. 또한, 언더컷 형상의 제1 홀(TH1) 내부 전체를 유기 봉지층(420)이 충진함으로써 박막 봉지층(400)과 백플레인의 밀착 강도를 증가시킬 수 있다.
도 7은 일 실시예에 따른 표시 장치(3)의 일부를 개략적으로 나타낸 단면도이다. 이하, 전술한 도 6의 실시예와 차이점을 중심으로 도 7의 실시예를 설명한다.
도 7을 참조하면, 제2 평탄화막(111)과 화소정의막(113) 사이에 제2 식각방지층(ES2)이 위치하고, 제2 식각방지층(ES2) 상에 제3 식각방지층(ES3)이 더 배치된다. 제3 식각방지층(ES2)은 금속, 무기층, 또는 산화층 등으로 구성할 수 있다.
제2 식각방지층(ES2)이 배치됨에도 불구하고, 제1 홀(TH1)의 개구를 형성하기 위해 드라이 에칭을 하는 동안, 화소정의막(113)이 에칭되어 원하는 형상의 언더컷을 얻지 못할 수 있다. 그러나, 본 실시예에서는 제2 식각방지층(ES2) 상에 제3 식각방지층(ES3)을 더 형성함으로써, 화소정의막(113)이 에칭되는 것을 방지하여, 원하는 형상의 언더컷을 얻을 수 있다.
도 8은 일 실시예에 따른 표시 장치(4)의 일부를 개략적으로 나타낸 단면도이다. 이하, 전술한 도 4의 실시예와 차이점을 중심으로 도 8의 실시예를 설명한다.
도 8을 참조하면, 본 실시예의 제1 홀(TH1)은 언더컷 형상이 아니다. 즉, 화소정의막(113)과 제2 평탄화막(111)의 경계면을 기준으로 화소정의막(113)에 형성된 개구의 폭과 제2 평탄화막(111)에 형성된 개구의 폭이 동일하다.
본 실시예와 같이 제1 홀(TH1)이 언더컷 형상이 아닌 경우에도, 제1 무기 봉지층(410)이 제1 홀(TH1)의 내부 표면 전체에 걸쳐 형성됨으로써, 화소정의막(113) 및 제2 평탄화막(111)과 같은 유기절연막들과 접촉하는 접촉 면적을 증가시켜 박막 봉지층(400)의 접착력을 강화시킬 수 있다. 또한, 제1 홀(TH1) 내부 전체를 유기 봉지층(420)이 충진함으로써 박막 봉지층(400)과 백플레인의 밀착 강도를 증가시킬 수 있다.
도 9a 내지 도 9e는 도 8의 제1 홀(TH1)을 형성하는 제조 공정을 개략적으로 도시한 단면도들이다.
도 9a를 참조하면, 제1 평탄화막(109) 상에 제1 식각방지층(ES1)이 위치하고, 제1 식각방지층(ES1) 상에 제2 평탄화막(111)이 위치한다. 제2 평탄화막(111) 상에 화소정의막(113)이 형성되어 있다. 도 5a와 비교시 화소정의막(113)에 제1 컨택홀(CNT1)이 형성되지 않은 조건에서 공정을 시작할 수 있다.
도 9b를 참조하면, 화소정의막(113) 상에 광투과부(M21) 및 광차단부(M22)를 구비한 제2 마스크(M2)을 배치하고, 레이저(L)를 조사한다.
도 9c를 참조하면, 레이저(L) 조사 후 제1 홀(TH1)이 형성된다. 제1 홀(TH1)에 형성된 개구의 모양은 언더컷 형상이 아니다. 즉, 화소정의막(113)과 제2 평탄화막(111)의 경계면을 기준으로 화소정의막(113)에 형성된 개구의 폭(W12)과 제2 평탄화막(111)에 형성된 개구의 폭(W12)이 동일하다.
도 9d를 참조하면, 제1 홀(TH1)에 중간층(320)과 대향 전극(330)을 증착한다. 중간층(320)과 대향 전극(330)은 제1 홀(TH1)의 저면과 화소정의막(113)의 상면에 형성된다. 제1 홀(TH1)에 형성되는 중간층(320)은 제1 기능층(320a)과 제2 기능층(320c)을 포함하며, 발광층(320b)을 포함하지 않을 수 있다.
중간층(320)과 대향 전극(330)은 화학적 기상증착보다 스텝 커버리지가 낮은 물리적 기상증착으로 형성되기 때문에 제1 홀(TH1)의 내부 측면에는 중간층(320)과 대향 전극(330)이 증착되지 않을 수 있다.
도 9e를 참조하면, 제1 홀(TH1)에 제1 무기 봉지층(410), 유기 봉지층(420), 및 제2 무기 봉지층(430)을 포함하는 박막 봉지층(400)을 형성한다.
제1 무기 봉지층(410)은 제1 홀(TH1)의 저면에만 적층되는 것이 아니라, 제2 평탄화막(111)의 측면(111S), 및 화소정의막(113)의 측면(113S)을 포함한 제1 홀(TH1)의 내부 표면 전체에 걸쳐서 형성된다. 제1 무기 봉지층(410)은 물리적 기상 증착보다 스텝 커버리지가 우수한 화학적 기상법으로 형성될 수 있다.
제1 무기 봉지층(410) 형성 후, 유기 봉지층(420)이 형성된다, 유기 봉지층(420)은 제1 홀(TH1) 내부 전체를 충진한다. 유기 봉지층(420) 형성후, 제2 무기 봉지층(430)을 형성한다.
도 5a 내지 도 5e에서는 제1 식각방지층(ES1)이 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 레이저 파워를 조절하여 레이저 빔의 조사 깊이를 조절할 수 있기 때문에, 제1 식각방지층(ES1)을 제거하는 경우에도 제1 평탄화막(109) 및 제1 평탄화막(109) 하부의 요소들의 열화를 방지할 수 있다. 또한, 제1 식각방지층(ES1)을 제거하여 제1 식각방지층(ES1)으로 인한 반사율 증가를 방지할 수 있다.
또한, 도 9b에는 광투과부(M21) 및 광차단부(M22)를 구비한 제2 마스크(M2)를 이용하여 레이저 조사 영역을 지정하였지만, 제2 마스크(M2) 외에도 레이저 조사를 투과/차단할 수 있는 다양한 수단이 이용될 수 있다.
한편, 도 9a 내지 도 9e에는, 레이저를 이용하여 도 8의 제1 홀(TH1)을 형성하는 공정을 도시하였으나, 이에 한정되지 되지 않으며, 포토리쏘그라피 공정을 포함한 다른 공정으로도 도 8의 제1 홀(TH1)을 형성할 수 있다.
이하, 도 10을 참조하여 본 발명의 일 실시예에 따른 표시 장치(5)를 설명한다. 도 10은 도 1의 ⅩA-ⅩB를 따라 취한 단면도이다.
도 10을 참조하면, 본 실시예에서는 비표시영역(NDA)에 복수의 제2 홀(TH2)들이 형성되고, 제2 홀(TH2)의 외곽에 제1 댐부(110)와 제2 댐부(120)가 위치한다. 본 실시예에서도 전술한 도 4의 실시예와 마찬가지로 표시영역(DA)에서 제1 홀(TH1)들이 형성될 수 있으나, 본 실시예에서는 비표시영역(DA)에 제2 홀(TH2)들이 형성된 경우를 중심으로 설명한다.
비표시영역(NDA)에는 표시영역(DA)에서 연장된 제1 평탄화막(109), 제2 평탄화막(111) 및 화소 정의막(113)이 위치한다.
제1 평탄화막(109) 상에는 복수의 제4 식각방지층(ES4)이 배치되고, 제2 평탄화막(111)과 화소정의막(113) 사이에는 제5 식각방지층(ES5)이 배치된다. 제4 식각방지층(ES4)을 상에는 화소정의막(113)과 제2 평탄화막(111)을 관통하는 복수의 제2 홀(TH2)들이 위치한다.
제4 식각방지층(ES4)은 도 4의 제1 식각방지층(ES1) 및/또는 연결배선(CL)과 동일한 공정에서 동일한 재료로 형성될 수 있다. 제2 홀(TH2)을 형성하는 공정, 예를 들어 드라이 에칭으로 제2 홀(TH2)의 개구 공간을 형성할 시, 제4 식각방지층(ES4)은 제1 평탄화막(109)과 그 하부에 배치된 표시장치의 각종 배선, 전극, 회로 등의 열화를 방지할 수 있다.
제5 식각방지층(ES5)은 화소 전극(310)과 동일한 재료로 형성될 수 있다. 제2 홀(TH2)의 개구를 형성하기 위해 드라이 에칭을 하는 동안, 드라이 에칭의 공정산포로 인하여 화소정의막(113)이 과도하게 에칭 될 수 있다. 화소정의막(113)과 제2 평탄화막(111) 사이에 배치된 제5 식각방지층(ES5)은, 화소정의막(113)의 과도한 에칭을 방지하여 제2 홀(TH2)의 언더컷 형상을 용이하게 형성할 수 있다.
중간층(220)과 대향 전극(330)은 표시영역(DA)에만 형성되는 것이 아니라, 표시영역(DA) 외곽의 비표시영역(NDA)의 일부에 형성될 수 있다.
제2 홀(TH2)의 저면에는 제5 식각방지층(ES5) 상에 중간층(320)이 형성될 수 있다. 중간층(320) 중 제1 기능층(320a)과 제2 기능층(320c)는 제2 홀(TH2) 내부에 형성되고, 중간층(320) 중 발광층(320b)는 제2 홀(TH2) 내부에 형성되지 않을 수 있다.
중간층(320) 상에 대향 전극(330)이 형성될 수 있다. 대향 전극(330)도 중간층(320)과 마찬가지로, 제2 홀(TH2)의 저면에 형성되고, 측면에는 형성되지 않는다.
대향 전극(330)도 제1,2 기능층(320a, 320c)과 마찬가지로 화소 전체에 공통층으로 증착 될 수 있다. 대향 전극(330)은 제2 홀(TH2)의 내부 저면에 형성되고, 제2 홀(TH2)의 외부 상면에도 형성된다.
기판(100)에 평행한 면에서 볼 때, 제2 홀(TH2)들이 형성된 개구 외부에 대향 전극(330)은 전체적으로 연결되어 있기 때문에, 표시영역(DA)에서 연장된 대향 전극(330)은 전술한 제2 전원 전압선(20)에 전기적으로 연결될 수 있다.
이하 도 11a 내지 도 11d를 참조하여, 제2 홀(TH2)이 형성된 영역을 중심으로, 제5 식각방지층(ES5), 화소정의막(113), 및 대향 전극(330)의 평면도 상 배치관계를 설명한다. 도 11a 내지 도 11d는 도 10의 제2 홀(TH2)을 형성하는 과정의 일부를 개략적으로 도시한 평면도들이다.
도 11a을 참조하면, 제2 평탄화막(111) 상에 복수의 개구(OP1)을 가진 제5 식각방지층(ES5)을 형성한다. 개구(OP1)는 포토리쏘그라피 공정 등 패터닝 공정을 통해 형성될 수 있다. 제5 식각방지층(ES5)은 개구(OP1) 외부의 공간에서 연결될 수 있다. 이때 개구(OP1) 내부의 제2 평탄화막(111)은 제거되지 않고, 개구(OP1) 내부에 제2 평탄화막(111)이 배치되어 있는 상태이다.
도 11b를 참조하면, 개구(OP1) 및 제5 식각방지층(ES5) 상에 화소정의막(113)을 형성한다.
도 11c를 참조하면, 제2 평탄화막(111) 및 화소정의막(113)을 드라이 에칭하여 제2 홀(TH2)을 형성한다.
제5 식각방지층(ES5)은 화소정의막(113)이 과도하게 에칭되는 것을 방지하여, 언더컷 형상을 가진 제2 홀(TH2)을 용이하게 형성할 수 있다. 이때 제2 홀(TH2) 내부의 제2 평탄화막(111)은 제거된 상태이며, 제2 홀(TH2) 외부에는 제5 식각방지층(ES5) 상에 화소정의막(113)이 적층되어 있다.
도 3에서 설명한 제1 홀(TH1)도 표시영역(DA)에 복수개가 형성될 수 있지만, 화소(P)와 화소(P) 사이의 비발광영역에 제1 홀(TH1)을 추가로 배치하는 것은 해상도가 높아질수록 공간제약이 생긴다. 그러나, 본 실시예의 제2 홀(TH2)은 비표시영역(NDA)에 형성함으로써 이와 같은 단점을 극복할 수 있다. 도면에 도시되어 있지는 않으나, 제2 홀(TH2) 하부의 비표시영역에는 표시장치의 각종 배선, 전극, 회로가 배치되는 영역이므로 해상도에 따른 공간의 제약 없이, 제1 홀(TH1)들보다 단위 면적당 더 많은 개수의 제2 홀(TH2)들을 밀도 높게 형성할 수 있다.
한편, 도 11c에서 제2 개구(TH2)의 형상을 원형으로 도시하였으나 본 발명은 이에 한정되지 않는다. 제2 개구(TH2)의 형상 및 배치는 다양한 변형이 가능하다.
도 11d를 참조하면, 제2 홀(TH2)을 형성한 다음, 중간층(320)과 대향 전극(330)을 순차로 증착한다. 도 11d에는 중간층(320)은 생략하고 대향 전극(330)을 도시하였다. 대향 전극(330)은 중간층(320) 전체를 커버하며 중간층(320)보다 더 넓은 영역에 형성될 수 있다. 대향 전극(330)은 중간층 형성 후, 제2 홀(TH2) 내부의 저면에 형성되고, 제2 홀(TH2)의 외부 상면에도 형성된다.
대향 전극(330)은 기판(100)에 평행한 면에서 볼 때, 제2 홀(TH2)들이 형성된 개구 외부에서 전체적으로 연결되어 있기 때문에, 표시영역(DA)에서 연장된 대향 전극(330)은 전술한 제2 전원 전압선(20)에 전기적으로 연결될 수 있다.
도 10을 참조하면, 제2 홀(TH2)과 제1 댐(110) 사이에서, 대향 전극(330)은 화소전극 연결배선(310a)을 매개로 제2 전원 전압선(20)에 연결된다. 화소전극 연결배선(310a)은 전술한 제5 식각방지층(ES5)에서 연장된 배선일 수 있다. 또한 화소전극 연결배선(310a)은 화소 전극(310)과 동일한 물질로 형성될 수 있다.
대향 전극(330) 상에는 제1 무기 봉지층(410)이 형성된다. 제1 무기 봉지층(410)은 제2 홀(TH2)의 저면에만 적층되는 것이 아니라, 제2 평탄화막(111)의 측면(111S), 화소정의막(113)의 측면(113S), 및 화소정의막(113)의 저면(113B)을 포함한 제2 홀(TH2)의 내부 표면 전체에 걸쳐서 형성된다.
제2 홀(TH2) 내부의 저면에서는 제1 무기 봉지층(410)이 대향 전극(330)과 직접 접촉하지만, 제2 평탄화막(111)의 측면(111S)에서는 제1 무기 봉지층(410)은 제2 평탄화막(111)과 직접 접촉하고, 화소정의막(113)의 저면(113B) 및 측면(111S)에서는 제1 무기 봉지층(410)은 화소정의막(113)과 직접 접촉하여, 유기절연막들과 접촉하는 접촉 면적의 증가로 박막 봉지층(400)의 접착력을 강화할 수 있다.
유기봉지층(420)은 제2 홀(TH2) 내부 전체를 충진한다. 제2 홀(TH2)에 형성된 개구의 모양은, 화소정의막(113)과 제2 평탄화막(11)이 만나는 경계면에서, 화소정의막(113)의 측면(113S)이 제2 평탄화막(111)의 측면(111S)보다 돌출된 언더컷 형상이기 때문에, 이와 같은 언더컷 형상의 개구를 유기 봉지층(420)이 충진함으로써 제2 홀(TH1)은 앵커 역할을 하여 박막 봉지층(400과 백플레인의 밀착 강도를 증가시킬 수 있다.
제2 홀(TH2) 외곽에는 제2 전원 전압선(20)과 중첩되는 위치에 제1 댐부(110)와 제2 댐부(120)가 위치한다.
제1 댐부(110)는 제2 평탄화막(111)과 동일한 재료로 형성된 제1 층(111a), 화소정의막(113)과 동일한 재료로 형성된 제2 층(113a), 및 스페이서(115)와 동일한 재료로 형성된 제3층(115a)으로 형성될 수 있다. 그러나, 제1 댐부(110)를 구성하는 층들은 이에 한정되는 것은 아니며, 층의 개수와 재료는 변형 가능하다.
제1 댐부(110)의 일부는 표시 영역(DA)에서 연장된 대향 전극(330)과 중첩될 수 있다. 대향 전극(330)의 단부를 제2 전원 전압선(20)까지 연장함으로써, 박막 봉지층(400) 상부에 형성되는 터치 센서층(미도시)에 영향을 끼칠 수 있는 노이즈를 차단할 수 있다.
제2 댐부(120)는 제1 평탄화막(109)과 동일한 재료로 형성된 제1층(109b), 제2 평탄화막(111)과 동일한 재료로 형성된 제2 층(111b), 화소정의막(113)과 동일한 재료로 형성된 제3 층(113b), 및 스페이서(115)와 동일한 재료로 형성된 제4층(115b)으로 형성될 수 있다. 그러나, 제2 댐부(120)를 구성하는 층들은 이에 한정되는 것은 아니며, 층의 개수와 재료는 변형 가능하다.
제2 댐부(120)는 제1 댐부(110)보다 높게 형성할 수 있다. 제2 댐부(120)의 높이를 제1 댐부(110)보다 높게 형성하여 유기 봉지층(420)이 제2 댐부(120)를 넘어 에지 테일을 만드는 것을 방지하고, 중간층(320)을 마스크를 이용하여 증착하는 공정에서 마스크와 기판(100)의 이격을 유지하여 증착 공정에서 중간층(320)이 마스크에 의해 찍히거나 뜯기는 불량을 방지할 수 있다.
그리고, 제2 댐부(120)의 제1 층(109b)은 제2 전원 전압선(20)의 단부를 클래딩하여, 습식 식각 시 제2 전원 전압선(20)이 열화되는 것을 방지할 수 있다.
제1 무기 봉지층(410) 및 제2 무기 봉지층(430)은 표시영역(DA)과 제2 홀(TH2)이 형성된 영역을 지나 제1 댐부(110) 및 제2 댐부(120)를 커버하고 기판(100)의 가장자리 부근까지 연장된다. 제2 댐부(120) 외곽에서 제1 무기 봉지층(410)과 제2 무기 봉지층(430)은 직접 접촉하여, 외부의 수분이나 불순물이 유기 봉지층(420)을 통해 표시 장치의 내부로 전파되는 방지할 수 있다.
한편, 본 실시예에서 비표시영역(NDA)에 형성된 제2 홀(TH2)은, 전술한 바와 같이 박막 봉지층(400)과 백플레인의 접착 강도를 강화하여 박막 봉지층(400)의 박리를 방지할 뿐만 아니라, 제2 평탄화막(111)과 화소정의막(113)의 높이 만큼 기판(100)에 수직인 방향으로 개구 공간이 형성되어 있어서, 유동성을 가진 유기절연물로 유기 봉지층(420)을 형성하는 과정에서, 유기절연물의 흐름 속도(reflow velocity)를 줄이는 역할을 할 수 있다.
제2 댐부(120)의 높이를 제1 댐부(110)의 높이보다 높게 형성하여 유기 봉지층(420)이 제2 댐부(120)를 넘어서서 기판(100) 가장자리에서 에지 테일을 만드는 것을 방지할 수 있지만, 데드 스페이스(dead space)의 폭을 줄이기 위해 제1 댐부(110)와 제2 댐부(120)의 간격을 줄이는 경우, 유기 봉지층(420)의 흐름 속도를 제어하기 어려워 유기 봉지층(420)이 제2 댐부(120)를 넘는 경우가 발생할 수 있다.
본 실시예의 제2 홀(TH2)은 표시영역(DA)과 제1 댐부(110) 사이에 형성된 복수개의 개구 공간으로서, 기판(100)의 가장자리 방향으로 흐르는 유기절연물의 흐름 속도를 줄여, 유기절연물이 제2 댐부(120)에 도달하기 전에 충분히 경화될 수 있게 함으로써 유기절연물에 의한 에지 테일 생성을 방지할 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10: 제1 전원 전압선 20: 제2 전원 전압선
100: 기판 101: 버퍼층
103: 제1 게이트 절연층 105: 제2 게이트 절연층
107: 층간절연층 109: 제1 평탄화막
111: 제2 평탄화막 113: 화소정의막
115: 스페이서 110: 제1 댐부
120: 제2 댐부 310: 화소 전극
320: 중간층 320a: 제1 기능층
320b: 발광층 320c: 제2 기능층
330: 대향 전극 400: 박막 봉지층
410: 제1 무기 봉지층 420: 유기 봉지층
430: 제2 무기 봉지층 OLED: 유기 발광 소자
DA: 표시 영역 NDA: 비표시 영역
T1: 구동 박막트랜지스터 T2: 스위칭 박막트랜지스터
DL: 데이터선 PL: 구동 전압선
TH1: 제1 홀 TH2: 제2 홀
ES1: 제1 식각방지층 ES2: 제2 식각방지층
ES3: 제3 식각방지층 ES4: 제4 식각방지층
ES5: 제5 식각방지층

Claims (26)

  1. 기판;
    상기 기판 상에 위치하고 복수의 화소를 포함하는 표시영역;
    상기 기판 상에 위치하는 제1 평탄화막;
    상기 제1 평탄화막 상에 위치하는 제2 평탄화막;
    상기 제2 평탄화막 상에 위치하고, 상기 화소의 제1 전극의 가장자리를 덮는 화소정의막;
    상기 복수의 화소 사이에 위치하고, 상기 제1 전극과 이격되어 상기 제2 평탄화막과 상기 화소정의막을 관통하는 개구를 형성하는 제1 홀; 및
    상기 제1 홀의 저면에 위치하고, 상기 제1 평탄화막 상에 위치하는 제1 식각방지층;을 포함하는, 표시장치.
  2. 제1 항에 있어서,
    상기 화소정의막과 상기 제2 평탄화막의 경계면에서, 상기 화소정의막에 형성된 개구의 제1 폭은 상기 제2 평탄화막에 형성된 개구의 제2 폭보다 더 작은, 표시장치.
  3. 제2 항에 있어서,
    상기 제2 평탄화막과 상기 화소정의막 사이에 위치하는 제2 식각방지층을 더 포함하는, 표시장치.
  4. 제2 항에 있어서,
    상기 제2 식각방지층 상에 위치하는 제3 식각방지층을 더 포함하는, 표시장치.
  5. 제1 항에 있어서,
    상기 화소는, 상기 제1 전극 상에 위치하고 발광층을 포함하는 중간층과, 상기 중간층 상에 위치하는 제2 전극을 더 포함하고,
    상기 중간층 및 상기 제2 전극은 상기 제1 홀의 내부에 위치하는, 표시장치.
  6. 제5 항에 있어서,
    상기 발광층은 상기 제1 전극 상에 위치하고, 상기 제1 홀의 내부에는 위치하지 않는, 표시장치.
  7. 제5 항에 있어서,
    상기 표시장치는, 상기 복수의 화소를 봉지하는 박막 봉지층을 더 포함하며,
    상기 박막 봉지층은, 제1 무기 봉지층, 제2 무기 봉지층 및 상기 제1 무기 봉지층과 상기 제2 무기 봉지층 사이에 위치하는 유기 봉지층을 포함하고,
    상기 제1 무기 봉지층은, 상기 제1 홀 내부에 위치하는 상기 제2 전극, 및 상기 제1 홀의 내부 표면을 전부 커버하고,
    상기 유기 봉지층은, 상기 제1 홀 내부 전체를 충진하는, 표시장치.
  8. 제7 항에 있어서,
    상기 기판과 상기 제1 평탄화막 사이에 박막트랜지스터; 및
    상기 제1 평탄화막과 상기 제2 평탄화막 사이에 위치하고, 상기 박막트랜지스터와 상기 제1 전극을 연결하는 연결배선;을 더 포함하고,
    상기 연결배선은 상기 제1 식각방지층과 동일한 재료를 포함하는, 표시장치.
  9. 제7 항에 있어서,
    상기 표시영역 외곽에 비표시영역이 위치하고,
    상기 제1 평탄화막, 상기 제2 평탄화막, 및 상기 화소정의막은 상기 비표시영역으로 연장되고,
    상기 비표시영역에서, 상기 제2 평탄화막과 상기 화소정의막을 관통하는 제2 홀과,
    상기 제2 홀의 저면에 위치하고, 상기 제1 평탄화막 상에 위치하는 제4 식각방지층;을 포함하는, 표시장치.
  10. 제9 항에 있어서,
    상기 중간층 및 상기 제2 전극은 상기 비표시영역으로 연장되고,
    상기 중간층 및 상기 제2 전극은 상기 제2 홀의 내부에 위치하는, 표시장치.
  11. 제10 항에 있어서,
    상기 제1 무기 봉지층, 상기 유기봉지층, 및 상기 제2 무기 봉지층은 상기 비표시영역으로 연장되고,
    상기 제1 무기봉지층은, 상기 제2 홀 내부에 위치하는 상기 제2 전극, 및 상기 제2 홀의 내부 표면을 전부 커버하고,
    상기 유기봉지층은, 상기 제2 홀 내부 전체를 충진하는, 표시장치.
  12. 제10 항에 있어서,
    상기 비표시영역에는 상기 표시영역의 일부를 둘러싸는 전원 전압선이 더 포함되고,
    상기 비표시영역으로 연장된 제2 전극은 상기 전원전압선에 전기적으로 접속하는, 표시장치.
  13. 제11 항에 있어서,
    상기 표시영역 외곽에 위치하는 제1 댐부, 및 제2 댐부를 더 포함하고,
    상기 제1 댐부 및 상기 제2 댐부는, 상기 제2 평탄화막 및 상기 화소정의막과 동일한 재료로 형성된 층을 포함하고,
    상기 제2 댐부는 상기 전원전압선의 단부를 클래딩하는, 표시장치.
  14. 제7 항에 있어서,
    상기 제2 평탄화막과 상기 화소정의막 사이에 위치하는 제5 식각방지층을 더 포함하는, 표시장치.
  15. 제1 항에 있어서,
    상기 화소정의막과 상기 제2 평탄화막의 경계면에서, 상기 화소정의막에 형성된 개구의 제1 폭과 상기 제2 평탄화막에 형성된 개구의 제2 폭은 같은, 표시장치.
  16. 기판;
    상기 기판 상에 위치하고, 제1 전극과, 제2 전극과, 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광층을 포함하는 중간층을 구비한, 복수의 화소를 포함하는 표시영역;
    상기 복수의 화소를 봉지하고, 제1 무기 봉지층, 제2 무기봉지층 및 상기 제1 무기봉지층과 상기 제2 무기봉지층 사이에 위치하는 유기 봉지층을 포함하는 박막 봉지층;
    상기 표시영역 외곽에 위치하는 비표시영역;
    상기 표시영역에서 상기 비표시영역으로 연장되고, 상기 기판과 상기 제1 전극 사이에 위치하는 제1 평탄화막;
    상기 표시영역에서 상기 비표시영역으로 연장되어, 제1 평탄화막 상에 위치하는 제2 평탄화막;
    상기 제1 전극의 가장자리를 덮고, 상기 표시영역에서 상기 비표시영역으로연장되어 상기 제2 평탄화막 상에 위치하는 화소정의막;
    상기 비표시영역에 위치하고, 상기 제2 평탄화막과 상기 화소정의막을 관통하는 개구를 형성하는 제1 홀; 및
    상기 제1 홀 하부의 상기 제1 평탄화막 상에 위치하는 제1 식각방지층;을 포함하고,
    상기 중간층 및 상기 제2 전극은 상기 비표시영역으로 연장되어 상기 제1 홀의 내부에 위치하고,
    상기 제1 무기 봉지층은 상기 비표시영역으로 연장되어 상기 제1 홀 내부에 위치하는 상기2 전극, 및 상기 제1 홀의 내부 표면을 전부 커버하고,
    상기 유기 봉지층은, 상기 제1 홀 내부 전체를 충진하는, 표시장치.
  17. 제16 항에 있어서,
    상기 표시영역 외곽에, 상기 제2 평탄화막 및 상기 화소정의막과 동일한 재료로 형성된 층을 적어도 하나 이상 포함하는 제1 댐부와 제2 댐부를 더 포함하고,
    상기 제1 무기 봉지층은 상기 제1 홀에서 연장되어 상기 제1 댐부 및 상기 제2 댐부를 덮고, 상기 제2 무기 봉지층과 제2 댐부의 외곽에서 직접 접촉하는, 표시장치.
  18. 제1 전극과, 제2 전극과, 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광층을 포함하는 중간층을 구비한 복수의 화소를 포함하는 표시영역과, 상기 표시영역을 봉지하는 박막 봉지층을 포함하는 표시장치의 제조방법에 있어서,
    기판 상에 제1 평탄화막을 형성함;
    상기 제1 평탄화막 상에 제1 식각방지층을 형성함;
    상기 제1 식각방지층 상에 제2 평탄화막을 형성함;
    상기 제2 평탄화막 상에 화소정의막을 형성함; 및
    상기 표시영역에서, 상기 제2 평탄화막과 상기 화소정의막을 관통하는 제1 홀을 형성함;을 포함하고,
    상기 중간층 및 상기 제2 전극은 상기 제1 식각방지층의 상면 및 상기 화소정의막의 상면에 형성하고,
    상기 제1 무기 봉지층은 상기 제1 홀 내부에 위치하는 상기 제2 전극 및 상기 제1 홀의 내부 표면을 전부 커버하고, 상기 유기 봉지층은 상기 제1 홀 내부 전체를 충진하도록 형성하는, 표시장치의 제조방법.
  19. 제18 항에 있어서,
    상기 화소정의막에 제1 컨택홀을 형성함; 및
    포토리쏘그라피 공정으로, 상기 제1 컨택홀을 둘러싸는 화소정의막 상에 배리어층을 형성함;을 더 포함하고,
    상기 제2 평탄화막과 상기 화소정의막을 드라이 에칭하여, 상기 제1 홀을 형성하는, 표시장치의 제조방법.
  20. 제19 항에 있어서,
    상기 배리어층은, 상기 제1 홀을 형성한 후 습식 에칭으로 제거하는, 표시장치의 제조방법.
  21. 제19 항에 있어서,
    상기 제2 평탄화막과 상기 화소정의막 사이에 위치하는 제2 식각방지층을 더 형성하는, 표시장치의 제조방법.
  22. 제21 항에 있어서,
    상기 제2 식각방지층은 상기 제1 전극과 동시에 형성하는, 표시장치의 제조방법.
  23. 제22 항에 있어서,
    상기 제2 식각방지층 상에 제3 식각방지층을 더 형성하는, 표시장치의 제조방법.
  24. 제18 항에 있어서,
    상기 표시영역의 외곽에, 상기 제1 평탄화막, 상기 제2 평탄화막, 및 상기 화소정의막이 연장된 비표시영역을 형성하고,
    상기 비표시영역에, 상기 제2 평탄화막과 상기 화소정의막을 관통하는 제2 홀과, 상기 제2 홀의 저면에 위치하고 상기 제1 평탄화막 상에 위치하는 제4 식각방지층;을 더 형성하는, 표시장치의 제조방법.
  25. 제24 항에 있어서,
    상기 중간층 및 상기 제2 전극은 상기 제4 식각방지층의 상면 및 상기 화소정의막의 상면에 형성하고,
    상기 제1 무기 봉지층은 상기 제2 홀 내부에 위치하는 상기 제2 전극 및 상기 제2 홀의 내부 표면을 전부 커버하고, 상기 유기 봉지층은 상기 제2 홀 내부 전체를 충진하도록 형성하는, 표시장치의 제조방법.
  26. 제18 항에 있어서,
    상기 제1 식각방지층에 대응하는 위치에, 레이저를 조사하여, 상기 제2 평탄화막과 상기 화소정의막을 관통하는 상기 제1 홀을 형성하는, 표시장치의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023172113A1 (ko) * 2022-03-10 2023-09-14 삼성디스플레이주식회사 표시 장치 및 그 제조방법

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210107218A (ko) * 2020-02-21 2021-09-01 삼성디스플레이 주식회사 표시 장치 및 가요성 표시 장치
CN111710702B (zh) * 2020-06-29 2023-04-07 京东方科技集团股份有限公司 一种显示面板及其制作方法和显示装置
CN111864101A (zh) * 2020-07-06 2020-10-30 武汉华星光电半导体显示技术有限公司 一种显示面板及其制作方法
KR20220042815A (ko) * 2020-09-28 2022-04-05 엘지디스플레이 주식회사 발광표시패널 및 이를 이용한 발광표시장치
KR20220138488A (ko) * 2021-04-02 2022-10-13 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
CN114203775B (zh) * 2021-11-24 2023-05-09 深圳市华星光电半导体显示技术有限公司 Oled显示面板和oled显示装置
KR20230099377A (ko) * 2021-12-27 2023-07-04 엘지디스플레이 주식회사 투명 표시 장치
US11552143B1 (en) * 2022-04-29 2023-01-10 Applied Materials, Inc. OLED panel with trench overhang structures
CN115802844A (zh) * 2022-12-15 2023-03-14 武汉华星光电半导体显示技术有限公司 显示面板

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100572316B1 (ko) 2002-10-11 2006-04-19 삼성전자주식회사 역티 형태의 게이트 전극을 갖는 모스 트랜지스터들 및 그제조방법들
KR101801913B1 (ko) 2012-03-23 2017-11-28 삼성디스플레이 주식회사 유기 발광 디스플레이 장치와, 이의 제조 방법
KR101930030B1 (ko) 2012-07-30 2018-12-17 엘지디스플레이 주식회사 유기발광다이오드 표시장치 및 그 제조방법
KR101548304B1 (ko) * 2013-04-23 2015-08-28 엘지디스플레이 주식회사 유기 전계 발광 표시장치 및 그 제조방법
US10181573B2 (en) * 2014-07-11 2019-01-15 Lg Display Co., Ltd. Organic light-emitting diode display device and method of fabricating the same
CN104659070B (zh) 2015-03-13 2018-11-16 上海天马有机发光显示技术有限公司 一种显示面板、显示装置及显示面板的制造方法
KR20160129192A (ko) 2015-04-29 2016-11-09 삼성디스플레이 주식회사 유기발광 디스플레이 장치 및 그 제조방법
KR102370354B1 (ko) 2015-04-29 2022-03-07 삼성디스플레이 주식회사 유기 발광 소자
KR102545553B1 (ko) 2016-05-13 2023-06-20 엘지디스플레이 주식회사 플렉서블 유기전계발광표시 장치
KR20180047605A (ko) 2016-10-31 2018-05-10 엘지디스플레이 주식회사 백플레인 기판 및 이를 이용한 플렉서블 디스플레이
KR101980780B1 (ko) * 2016-10-31 2019-05-21 엘지디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR102632615B1 (ko) * 2016-12-05 2024-02-02 삼성디스플레이 주식회사 디스플레이 장치
CN106783881A (zh) 2016-12-26 2017-05-31 武汉华星光电技术有限公司 一种柔性显示面板及其制造方法
KR20170019397A (ko) 2017-02-13 2017-02-21 삼성디스플레이 주식회사 유기발광 디스플레이 장치 및 그 제조방법
CN106935728B (zh) 2017-03-22 2019-06-28 京东方科技集团股份有限公司 Oled封装结构、显示面板以及制备封装结构的方法
US10756156B2 (en) * 2017-10-30 2020-08-25 Samsung Display Co., Ltd. Display device having enhanced UV light blocking and method for fabricating the same
KR102121257B1 (ko) 2017-10-30 2020-06-11 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR102014179B1 (ko) * 2017-12-08 2019-08-26 엘지디스플레이 주식회사 유기발광 표시장치와 그의 제조방법
KR102540734B1 (ko) 2018-02-01 2023-06-08 삼성디스플레이 주식회사 유기발광표시장치 및 그의 제조방법
KR102576994B1 (ko) 2018-06-28 2023-09-12 삼성디스플레이 주식회사 디스플레이 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023172113A1 (ko) * 2022-03-10 2023-09-14 삼성디스플레이주식회사 표시 장치 및 그 제조방법

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