KR20210017663A - 두꺼운 금속층 및 범프를 갖는 반도체 소자들 - Google Patents

두꺼운 금속층 및 범프를 갖는 반도체 소자들 Download PDF

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KR20210017663A
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최민정
신수호
이연진
한정훈
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/05681—Tantalum [Ta] as principal constituent
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/0554—External layer
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    • H01L2224/05686—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13166—Titanium [Ti] as principal constituent
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13176—Ruthenium [Ru] as principal constituent
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13181—Tantalum [Ta] as principal constituent
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    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Abstract

반도체 소자는 기판 상의 층간 절연층을 포함한다. 상기 층간 절연층 내에 다수의 중간 배선이 배치된다. 상기 층간 절연층 상에 패드 및 상부 배선이 배치된다. 상기 패드의 가장자리, 상기 상부 배선, 그리고 상기 패드 및 상기 상부 배선 사이의 간격(gap)을 덮되, 상기 패드 상의 개구부를 갖는 보호 절연층이 제공된다. 상기 패드 상에 배치되고, 상기 보호 절연층 상에 연장되며, 상기 상부 배선 상에 중첩된 범프(bump)가 제공된다. 상기 다수의 중간 배선 중 상기 패드에 가장 가까운 하나는 제1 두께를 갖는다. 상기 패드는 상기 제1 두께의 2배 내지 100배인 제2 두께를 갖는다. 상기 패드 및 상기 상부 배선 사이의 상기 간격은 1㎛ 이상이다. 상기 보호 절연층의 상면은 실질적으로 편평하다.

Description

두꺼운 금속층 및 범프를 갖는 반도체 소자들{SEMICONDUCTOR DEVICES INCLUDING A THICK METAL LAYER AND A BUMP}
두꺼운 금속층 및 범프를 갖는 반도체 소자들 및 그 형성 방법에 관한 것이다.
전극 패드 상에 형성된 범프(bump)를 채택하는 반도체 소자들이 연구되고 있다. 상기 범프의 형상은 상기 전극 패드 및 상기 범프에 인접한 보호 절연층의 구성에 의하여 결정될 수 있다. 상기 범프의 단차는 접촉 저항의 증가 및 접합 불량과 같은 문제를 야기한다.
본 개시의 실시예들에 따른 과제는 우수한 전류 구동 능력, 고속 신호 전송 속도, 그리고 물리적/화학적으로 높은 신뢰성을 갖는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상의 층간 절연층을 포함한다. 상기 층간 절연층 내에 다수의 중간 배선이 배치된다. 상기 층간 절연층 상에 패드가 배치된다. 상기 층간 절연층 상에 상부 배선이 배치된다. 상기 패드의 가장자리, 상기 상부 배선, 그리고 상기 패드 및 상기 상부 배선 사이의 간격(gap)을 덮되, 상기 패드 상의 개구부를 갖는 보호 절연층이 제공된다. 상기 패드 상에 배치되고, 상기 보호 절연층 상에 연장되며, 상기 상부 배선 상에 중첩된 범프(bump)가 제공된다. 상기 다수의 중간 배선 중 상기 패드에 가장 가까운 하나는 제1 두께를 갖는다. 상기 패드는 상기 제1 두께의 2배 내지 100배인 제2 두께를 갖는다. 상기 패드 및 상기 상부 배선 사이의 상기 간격(gap)은 1㎛ 이상이다. 상기 보호 절연층의 상면은 실질적으로 편평하다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상의 층간 절연층을 포함한다. 상기 기판 상에 다수의 능동/수동 소자들이 배치된다. 상기 층간 절연층 내에 다수의 중간 배선이 배치된다. 상기 층간 절연층 상에 패드가 배치된다. 상기 층간 절연층 상에 상부 배선이 배치된다. 상기 패드의 가장자리, 상기 상부 배선, 그리고 상기 패드 및 상기 상부 배선 사이의 간격(gap)을 덮되, 상기 패드 상의 개구부를 갖는 보호 절연층이 제공된다. 상기 패드 상에 배치되고, 상기 보호 절연층 상에 연장되며, 상기 상부 배선 상에 중첩된 범프(bump)가 제공된다. 상기 기판을 관통하여 상기 다수의 중간 배선 또는 상기 패드에 접속된 관통 전극이 제공된다. 상기 다수의 중간 배선 중 상기 패드에 가장 가까운 하나는 제1 두께를 갖는다. 상기 패드는 상기 제1 두께의 2배 내지 100배인 제2 두께를 갖는다. 상기 패드 및 상기 상부 배선 사이의 상기 간격(gap)은 1㎛ 이상이다. 상기 보호 절연층의 상면은 실질적으로 편평하다.
본 개시의 실시예들에 따른 반도체 소자는 인쇄 회로 기판 상에 차례로 적층된 다수의 반도체 칩을 포함한다. 상기 다수의 반도체 칩 중 적어도 하나는 기판 상의 층간 절연층; 상기 기판 상의 다수의 능동/수동 소자들; 상기 층간 절연층 내의 다수의 중간 배선; 상기 층간 절연층 상의 패드; 상기 층간 절연층 상의 상부 배선; 상기 패드의 가장자리, 상기 상부 배선, 그리고 상기 패드 및 상기 상부 배선 사이의 간격(gap)을 덮되, 상기 패드 상의 개구부를 갖는 보호 절연층; 상기 패드 상에 배치되고, 상기 보호 절연층 상에 연장되며, 상기 상부 배선 상에 중첩된 범프(bump); 및 상기 기판을 관통하여 상기 다수의 중간 배선 또는 상기 패드에 접속된 관통 전극을 포함한다. 상기 다수의 중간 배선 중 상기 패드에 가장 가까운 하나는 제1 두께를 갖는다. 상기 패드는 상기 제1 두께의 2배 내지 100배인 제2 두께를 갖는다. 상기 패드 및 상기 상부 배선 사이의 상기 간격(gap)은 1㎛ 이상이다. 상기 보호 절연층의 상면은 실질적으로 편평하다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상의 층간 절연층을 포함한다. 상기 층간 절연층 내에 다수의 중간 배선이 배치된다. 상기 층간 절연층 상에 패드가 배치된다. 상기 층간 절연층 상에 상부 배선이 배치된다. 상기 패드의 가장자리, 상기 상부 배선, 그리고 상기 패드 및 상기 상부 배선 사이의 간격(gap)을 덮되, 상기 패드 상의 개구부를 갖는 보호 절연층이 제공된다. 상기 패드 상에 배치되고, 상기 보호 절연층 상에 연장되며, 상기 상부 배선 상에 중첩된 범프(bump)가 제공된다. 상기 다수의 중간 배선 중 상기 패드에 가장 가까운 하나는 제1 두께를 갖는다. 상기 패드는 상기 제1 두께의 2배 내지 100배인 제2 두께를 갖는다. 상기 패드 및 상기 상부 배선 사이의 상기 간격(gap)은 상기 제2 두께의 1배 이상이다. 상기 보호 절연층의 상면은 실질적으로 편평하다.
본 개시의 실시예들에 따르면, 중간 배선의 2배 이상의 두께를 갖는 패드 및 상부 배선이 제공된다. 상기 패드의 가장자리, 상기 상부 배선, 그리고 상기 패드 및 상기 상부 배선 사이의 간격(gap)을 덮되, 상기 패드 상의 개구부를 갖는 보호 절연층이 제공된다. 상기 패드 상에 배치되고, 상기 보호 절연층 상에 연장되며, 상기 상부 배선 상에 중첩된 범프(bump)가 제공된다. 상기 패드 및 상기 상부 배선 사이의 상기 간격은 1㎛ 이상이다. 상기 보호 절연층의 상면은 실질적으로 편평하다. 우수한 전류 구동 능력, 고속 신호 전송 속도, 그리고 물리적/화학적으로 높은 신뢰성을 갖는 반도체 소자를 구현할 수 있다.
도 1 내지 도 3은 본 개시에 따른 실시예로서, 반도체 소자들을 설명하기 위한 단면도들이다.
도 4는 도 1 내지 도 3의 일부분을 보여주는 확대도이다.
도 5 내지 도 8은 본 개시에 따른 실시예로서, 반도체 소자들을 설명하기 위한 단면도들이다.
도 9는 본 개시에 따른 실시예로서, 반도체 소자들을 설명하기 위한 단면도이다.
도 10은 도 9의 일부분을 보여주는 확대도이다.
도 11은 도 9의 일부 구성을 보여주는 확대도이다.
도 12 내지 도 22는 본 개시에 따른 실시예로서, 반도체 소자들의 형성 방법들을 설명하기 위한 단면도들이다.
도 1 내지 도 3은 본 개시에 따른 실시예로서, 반도체 소자들을 설명하기 위한 단면도들이고, 도 4는 도 1 내지 도 3의 일부분을 보여주는 확대도이다. 본 개시의 실시예에 따른 반도체 소자는 티티엠(Thick Top Metal; TTM)을 포함할 수 있다.
도 1을 참조하면, 본 개시의 실시예에 따른 반도체 소자들은 기판(21), 다수의 층간 절연층(31, 32, 33, 34, 35), 다수의 중간 배선(41, 42), 다수의 콘택 플러그(52), 패드(61), 다수의 상부 배선(62), 다수의 보호 절연층(71, 72), 개구부(73W), 및 제1 범프(Bump; 89)를 포함할 수 있다. 상기 다수의 층간 절연층(31, 32, 33, 34, 35)은 제1 층간 절연층(31), 제2 층간 절연층(32), 제3 층간 절연층(33), 제4 층간 절연층(34), 및 제5 층간 절연층(35)을 포함할 수 있다. 상기 다수의 중간 배선(41, 42)은 다수의 제1 중간 배선(41) 및 다수의 제2 중간 배선(42)을 포함할 수 있다. 상기 다수의 보호 절연층(71, 72)은 제1 보호 절연층(71) 및 제2 보호 절연층(72)을 포함할 수 있다. 상기 제1 범프(89)는 필라 구조체(85) 및 솔더(87)를 포함할 수 있다. 상기 필라 구조체(85)는 배리어 층(81), 씨드(seed) 층(82), 및 필라(pillar; 83)를 포함할 수 있다. 상기 필라 구조체(85)는 제1 부분(85A) 및 제2 부분(85B)을 포함할 수 있다.
상기 제1 내지 제5 층간 절연층(31~35)은 상기 기판(21) 상에 차례로 적층될 수 있다. 상기 다수의 중간 배선(41, 42)의 각각은 상기 기판(21) 상의 상기 제1 내지 제5 층간 절연층(31~35) 내에 배치될 수 있다. 상기 다수의 제2 중간 배선(42)은 상기 다수의 제1 중간 배선(41)보다 상기 기판(21)의 상면으로부터 상대적으로 멀리 떨어지도록 배치될 수 있다. 예를들면, 상기 다수의 제1 중간 배선(41)은 상기 제1 층간 절연층(31) 내에 배치될 수 있다. 상기 다수의 제2 중간 배선(42)은 상기 제2 층간 절연층(32) 내에 배치될 수 있다. 상기 다수의 제2 중간 배선(42)은 제1 두께(d1)를 보일 수 있다.
상기 다수의 콘택 플러그(52)는 상기 다수의 층간 절연층(31, 32, 33, 34, 35) 내부로 연장될 수 있다. 일 실시예에서, 상기 다수의 콘택 플러그(52)의 각각은 상기 제5 층간 절연층(35), 상기 제4 층간 절연층(34), 및 상기 제3 층간 절연층(33)을 관통하여 상기 다수의 제2 중간 배선(42) 중 대응하는 하나에 접촉될 수 있다.
상기 다수의 중간 배선(41, 42)의 상부 레벨에 상기 패드(61) 및 상기 다수의 상부 배선(62)이 배치될 수 있다. 일 실시예에서, 상기 제5 층간 절연층(35) 상에 상기 패드(61) 및 상기 다수의 상부 배선(62)이 배치될 수 있다. 상기 패드(61) 및 상기 다수의 상부 배선(62)은 상기 다수의 콘택 플러그(52)에 접속될 수 있다. 예를들면, 상기 패드(61) 및 상기 다수의 상부 배선(62)의 각각은 상기 다수의 콘택 플러그(52) 중 대응하는 적어도 하나의 상면에 직접적으로 접촉될 수 있다.
상기 다수의 중간 배선(41, 42)은 상기 패드(61) 및 상기 기판(21)의 사이에 배치될 수 있다. 상기 패드(61) 및 상기 다수의 상부 배선(62)은 상기 다수의 콘택 플러그(52)를 경유하여 상기 다수의 제2 중간 배선(42)에 접속될 수 있다. 상기 다수의 제2 중간 배선(42)은 상기 패드(61)에 상기 다수의 제1 중간 배선(41)보다 상대적으로 가까울 수 있다. 일 실시예에서, 상기 다수의 제2 중간 배선(42) 중 선택된 하나는 상기 다수의 중간 배선(41, 42) 중 상기 패드(61)에 가장 가까울 수 있다. 상기 다수의 중간 배선(41, 42)의 각각은 수평 폭이 수직 높이보다 클 수 있다. 상기 다수의 콘택 플러그(52)의 각각은 수직 높이가 수평 폭보다 클 수 있다.
상기 패드(61)는 제2 두께(d2)를 보일 수 있다. 상기 다수의 상부 배선(62)의 각각은 제3 두께(d3)를 보일 수 있다. 일 실시예에서, 상기 패드(61) 및 상기 다수의 상부 배선(62)은 동시에 형성된 동일한 물질을 포함할 수 있다. 상기 제3 두께(d3)는 상기 제2 두께(d2)와 실질적으로 동일할 수 있다. 상기 패드(61) 및 상기 다수의 상부 배선(62)은 실질적으로 동일한 레벨에 배치될 수 있다. 상기 패드(61) 및 상기 다수의 상부 배선(62)의 하면들은 실질적으로 동일한 평면을 이룰 수 있다. 상기 패드(61) 및 상기 다수의 상부 배선(62)의 상면들은 실질적으로 동일한 평면을 이룰 수 있다.
상기 제2 두께(d2)는 상기 제1 두께(d1)보다 두꺼울 수 있다. 상기 제2 두께(d2)는 상기 제1 두께(d1)의 2배이상일 수 있다. 일 실시예에서, 상기 제2 두께(d2)는 상기 제1 두께(d1)의 2배 내지 100배 일 수 있다. 상기 제2 두께(d2)는 1㎛ 이상일 수 있다. 일 실시예에서, 상기 제2 두께(d2)는 1㎛ 내지 5㎛ 일 수 있다. 예를들면, 상기 제2 두께(d2)는 약2.5㎛ 일 수 있다. 상기 패드(61) 및 상기 다수의 상부 배선(62)의 두께에 기인하여 배선 저항은 감소될 수 있다. 상기 패드(61) 및 상기 다수의 상부 배선(62)의 구성은 전류 구동 능력을 상승하는 효과가 있다.
상기 다수의 상부 배선(62)의 각각은 상기 패드(61)에 인접하게 배치될 수 있다. 상기 다수의 상부 배선(62)의 각각은 상기 패드(61)와 이격될 수 있다. 상기 다수의 상부 배선(62) 및 상기 패드(61) 사이의 간격들(gap; G1)의 각각은 1㎛ 이상일 수 있다. 상기 다수의 상부 배선(62) 및 상기 패드(61) 사이의 상기 간격들(gap; G1)의 각각은 1㎛ 내지 10㎛ 일 수 있다. 일 실시예에서, 상기 간격들(G1)의 각각은 2.5㎛ 내지 7.2㎛ 일 수 있다. 상기 다수의 상부 배선(62) 및 상기 패드(61) 사이의 상기 간격들(gap; G1)의 각각은 상기 제2 두께(d2)의 1배 이상일 수 있다. 상기 다수의 상부 배선(62) 및 상기 패드(61) 사이의 상기 간격들(gap; G1)에 기인하여 알시 딜레이(RC Delay)와 같은 신호 지연을 최소화할 수 있다. 상기 패드(61) 및 상기 다수의 상부 배선(62)의 구성은 동작 속도를 상승하는 효과가 있다.
상기 다수의 보호 절연층(71, 72)은 상기 패드(61)의 가장자리, 상기 다수의 상부 배선(62), 그리고 상기 패드(61) 및 상기 다수의 상부 배선(62) 사이의 상기 간격들(G1)을 덮을 수 있다. 상기 패드(61) 상에 상기 다수의 보호 절연층(71, 72)을 관통하는 상기 개구부(73W)가 배치될 수 있다. 상기 다수의 보호 절연층(71, 72)의 상면은 실질적으로 편평할 수 있다.
상기 제1 보호 절연층(71)은 상기 패드(61)의 가장자리, 상기 다수의 상부 배선(62), 그리고 상기 패드(61) 및 상기 다수의 상부 배선(62) 사이의 상기 간격들(G1)을 덮을 수 있다. 상기 제1 보호 절연층(71)의 상면은 실질적으로 편평할 수 있다. 상기 제1 보호 절연층(71) 상에 상기 제2 보호 절연층(72)이 배치될 수 있다. 상기 제2 보호 절연층(72)은 상기 제1 보호 절연층(71)과 다른 물질을 포함할 수 있다. 상기 제2 보호 절연층(72)의 상면은 실질적으로 편평할 수 있다. 상기 개구부(73W)는 상기 제2 보호 절연층(72) 및 상기 제1 보호 절연층(71)을 관통할 수 있다.
상기 제1 범프(89)는 상기 패드(61) 상에 배치되고, 상기 다수의 보호 절연층(71, 72) 상에 연장되며, 상기 다수의 상부 배선(62) 상에 중첩될 수 있다. 상기 제1 범프(89)는 상기 개구부(73W)를 통하여 상기 다수의 보호 절연층(71, 72) 내로 연장되고 상기 패드(61)에 접속될 수 있다. 상기 필라 구조체(85)는 상기 패드(61) 상에 배치되고, 상기 다수의 보호 절연층(71, 72) 상에 연장되며, 상기 다수의 상부 배선(62) 상에 중첩될 수 있다. 상기 필라 구조체(85)는 상기 개구부(73W)를 통하여 상기 다수의 보호 절연층(71, 72) 내로 연장되고 상기 패드(61)에 접속될 수 있다. 상기 솔더(87)는 상기 필라 구조체(85) 상에 배치될 수 있다.
상기 필라 구조체(85)의 상기 제1 부분(85A)은 상기 개구부(73W) 상에 정렬될 수 있다. 상기 필라 구조체(85)의 상기 제2 부분(85B)은 상기 다수의 보호 절연층(71, 72) 상에 연장될 수 있다. 상기 제2 부분(85B)은 상기 패드(61)의 가장자리, 상기 다수의 상부 배선(62), 그리고 상기 패드(61) 및 상기 다수의 상부 배선(62) 사이의 상기 간격들(G1) 상에 중첩될 수 있다.
상기 제2 부분(85B)의 하면은 상기 제2 보호 절연층(72) 상에 접촉될 수 있다. 상기 제2 부분(85B)의 하면은 실질적으로 편평하게 형성될 수 있다. 상기 제1 부분(85A)은 상기 개구부(73W)를 통하여 상기 다수의 보호 절연층(71, 72)내로 연장되고 상기 패드(61)에 접속될 수 있다. 상기 제1 부분(85A)의 하면은 상기 패드(61)에 접촉될 수 있다. 상기 제1 부분(85A)의 상면은 상기 제2 부분(85B)의 상면보다 상기 기판(21)에 가까울 수 있다. 상기 제2 부분(85B)의 상면은 실질적으로 편평하게 형성될 수 있다. 상기 제1 보호 절연층(71), 상기 제2 보호 절연층(72), 및 상기 필라 구조체(85)의 편평한 구성에 기인하여 상기 제1 범프(89)의 물리적 화학적 신뢰성을 확보할 수 있다.
도 2를 참조하면, 본 개시의 실시예에 따른 반도체 소자들은 기판(21), 다수의 층간 절연층(31, 32, 33, 34, 35), 다수의 중간 배선(41, 42), 다수의 콘택 플러그(52), 패드(61), 상부 배선(62), 다수의 보호 절연층(71, 72), 개구부(73W), 및 제1 범프(Bump; 89)를 포함할 수 있다. 상기 상부 배선(62)은 상기 패드(61)의 일 측에 배치될 수 있다. 상기 패드(61) 및 상기 상부 배선(62)은 실질적으로 동일한 레벨에 배치될 수 있다. 제1 보호 절연층(71) 및 제2 보호 절연층(72) 각각의 상면은 실질적으로 편평할 수 있다.
도 3을 참조하면, 본 개시의 실시예에 따른 반도체 소자들은 기판(21), 다수의 층간 절연층(31, 32, 33, 34, 35), 다수의 중간 배선(41, 42), 다수의 콘택 플러그(52), 패드(61), 다수의 보호 절연층(71, 72), 개구부(73W), 및 제1 범프(Bump; 89)를 포함할 수 있다. 제1 보호 절연층(71) 및 제2 보호 절연층(72) 각각의 상면은 실질적으로 편평할 수 있다.
도 4를 참조하면, 상기 패드(61) 및 상기 다수의 상부 배선(62)의 각각은 하부 배리어 층(65), 도전층(66), 및 상부 배리어 층(67)을 포함할 수 있다. 상기 도전층(66)은 상기 하부 배리어 층(65) 및 상기 상부 배리어 층(67) 사이에 개재될 수 있다. 일 실시예에서, 상기 하부 배리어 층(65)은 Ti 층을 포함할 수 있다. 상기 도전층(66)은 Al 층 또는 Cu 층을 포함할 수 있다. 상기 상부 배리어 층(67)은 Ti/TiN 층을 포함할 수 있다.
도 5 내지 도 8은 본 개시에 따른 실시예로서, 반도체 소자들을 설명하기 위한 단면도들이다.
도 5를 참조하면, 본 개시의 실시예에 따른 반도체 소자들은 기판(21), 다수의 층간 절연층(31, 32, 33, 34, 35), 다수의 중간 배선(41, 42), 다수의 콘택 플러그(52), 패드(61), 다수의 상부 배선(62), 다수의 보호 절연층(76, 77), 개구부(73W), 및 제1 범프(Bump; 89)를 포함할 수 있다. 상기 다수의 보호 절연층(76, 77)은 제1 보호 절연층(76) 및 제2 보호 절연층(77)을 포함할 수 있다.
일 실시예에서, 상기 제1 보호 절연층(76)은 실리콘 질화물을 포함할 수 있으며, 상기 제2 보호 절연층(77)은 실리콘 산화물을 포함할 수 있다. 상기 제1 보호 절연층(76)은 제5 층간 절연층(35), 상기 패드(61), 및 상기 다수의 상부 배선(62)의 표면을 컨포말하게 덮을 수 있다. 상기 제2 보호 절연층(77)은 상기 제1 보호 절연층(76) 상을 덮을 수 있다. 상기 개구부(73W)는 상기 제2 보호 절연층(77) 및 상기 제1 보호 절연층(76)을 관통할 수 있다. 상기 제2 보호 절연층(77)의 상면은 상기 패드(61) 및 상기 다수의 상부 배선(62) 사이에 정렬된 다수의 오목한 부분을 포함할 수 있다. 필라 구조체(85)의 하면은 상기 패드(61) 및 상기 다수의 상부 배선(62) 사이에 정렬된 다수의 볼록한 부분을 포함할 수 있다. 상기 필라 구조체(85)의 상면은 상기 패드(61) 및 상기 다수의 상부 배선(62) 사이에 정렬된 다수의 오목한 부분을 포함할 수 있다.
도 6을 참조하면, 본 개시의 실시예에 따른 반도체 소자들은 기판(21), 다수의 층간 절연층(31, 32, 33, 34, 35), 다수의 중간 배선(41, 42), 다수의 콘택 플러그(52), 패드(61), 다수의 상부 배선(62), 다수의 보호 절연층(71, 72, 74), 개구부(73W), 및 제1 범프(Bump; 89)를 포함할 수 있다. 상기 다수의 보호 절연층(71, 72, 74)은 제1 보호 절연층(71), 제2 보호 절연층(72), 및 제3 보호 절연층(74)을 포함할 수 있다. 상기 제3 보호 절연층(74)은 상기 제1 보호 절연층(71) 및 상기 제2 보호 절연층(72) 사이에 배치될 수 있다. 상기 제3 보호 절연층(74)은 상기 제2 보호 절연층(72)과 다른 물질을 포함할 수 있다.
상기 제1 보호 절연층(71), 상기 패드(61), 및 상기 다수의 상부 배선(62)의 상면들은 실질적으로 동일한 평면을 이룰 수 있다. 상기 제1 보호 절연층(71)은 상기 패드(61) 및 상기 다수의 상부 배선(62) 사이의 간격들(G1)을 채울 수 있다. 상기 제3 보호 절연층(74)은 상기 패드(61)의 가장자리, 상기 다수의 상부 배선(62), 그리고 상기 패드(61) 및 상기 다수의 상부 배선(62) 사이의 상기 간격들(G1) 상을 덮을 수 있다. 상기 제1 보호 절연층(71), 상기 제2 보호 절연층(72), 및 상기 제3 보호 절연층(74) 각각의 상면은 실질적으로 편평할 수 있다. 상기 개구부(73W)는 상기 제2 보호 절연층(72) 및 상기 제3 보호 절연층(74)을 관통할 수 있다.
도 7을 참조하면, 본 개시의 실시예에 따른 반도체 소자들은 기판(21), 다수의 층간 절연층(31, 32, 33, 34, 35), 다수의 중간 배선(41, 42), 다수의 콘택 플러그(52), 패드(61), 다수의 상부 배선(62), 다수의 보호 절연층(71, 72, 74), 개구부(73W), 및 제1 범프(Bump; 89)를 포함할 수 있다. 상기 개구부(73W)는 하부의 폭이 상부보다 좁은 역-사다리꼴 모양을 보일 수 있다. 상기 개구부(73W)의 측벽들은 경사질 수 있다.
도 8을 참조하면, 본 개시의 실시예에 따른 반도체 소자들은 기판(21), 다수의 층간 절연층(31, 32, 33, 34, 35), 다수의 중간 배선(41, 42), 다수의 콘택 플러그(52), 패드(61), 다수의 상부 배선(62), 다수의 보호 절연층(71, 72, 78), 개구부(73W), 및 제1 범프(Bump; 89)를 포함할 수 있다. 상기 다수의 보호 절연층(71, 72, 78)은 제1 보호 절연층(71), 제2 보호 절연층(72), 및 제3 보호 절연층(78)을 포함할 수 있다.
상기 제3 보호 절연층(78)은 상기 제2 보호 절연층(72) 상에 배치될 수 있다. 일 실시예에서, 상기 제3 보호 절연층(78)은 감광성 폴리이미드(Photosensitive Polyimide; PSPI)를 포함할 수 있다. 상기 개구부(73W)는 상기 제3 보호 절연층(78), 상기 제2 보호 절연층(72), 및 상기 제1 보호 절연층(71)을 관통할 수 있다. 상기 제1 범프(89)는 상기 개구부(73W)를 통하여 상기 다수의 보호 절연층(71, 72, 78) 내로 연장되고 상기 패드(61)에 접속될 수 있다.
도 9는 본 개시에 따른 실시예로서, 반도체 소자들을 설명하기 위한 단면도이고, 도 10은 도 9의 일부분(90)을 보여주는 확대도이며, 도 11은 도 9의 일부 구성을 보여주는 확대도이다. 본 개시의 실시예에 따른 반도체 소자는 멀티-칩 패키지(Multi-Chip Package)를 포함할 수 있다. 일 실시예에서, 상기 반도체 소자는 고 대역폭 메모리(High Bandwidth Memory; HBM)를 포함할 수 있다. 일 실시예에서, 상기 반도체 소자는 디램(DRAM)을 포함할 수 있다.
도 9를 참조하면, 본 개시의 실시예에 따른 반도체 소자들은 인쇄 회로 기판(PC), 인터포저(Interposer; IP), 다수의 반도체 칩(CP, LD, MD1~MD4), 다수의 범프(Bump; 89, 489, 589, 689), 및 봉지재(99)를 포함할 수 있다. 상기 다수의 반도체 칩(CP, LD, MD1~MD4)은 마이크로프로세서(Microprocessor; CP), 제어 칩(LD), 및 다수의 메모리 칩(MD1~MD4)을 포함할 수 있다. 상기 다수의 메모리 칩(MD1~MD4)은 제1 메모리 칩(MD1), 제2 메모리 칩(MD2), 제3 메모리 칩(MD3), 및 제4 메모리 칩(MD4)을 포함할 수 있다. 상기 다수의 메모리 칩(MD1~MD4) 중 적어도 몇몇은 다수의 관통 전극(93)을 포함할 수 있다. 상기 다수의 범프(Bump; 89, 489, 589, 689)는 다수의 제1 범프(89), 다수의 제2 범프(489), 다수의 제3 범프(589), 및 다수의 제4 범프(689)를 포함할 수 있다.
상기 인쇄 회로 기판(PC)은 경성 인쇄 회로 기판(Rigid Printed Circuit Board), 연성 인쇄 회로 기판(Flexible Printed Circuit Board), 또는 경-연성 인쇄 회로 기판(Rigid- Flexible Printed Circuit Board)을 포함할 수 있다. 상기 인쇄 회로 기판(PC)은 다층 회로 기판을 포함할 수 있다. 상기 인쇄 회로 기판(PC)은 패키지 기판 또는 메인 보드에 해당될 수 있다. 상기 인쇄 회로 기판(PC)의 하면에 상기 다수의 제4 범프(689)가 배치될 수 있다. 상기 인쇄 회로 기판(PC) 상에 상기 인터포저(IP)가 배치될 수 있다. 상기 인쇄 회로 기판(PC) 및 상기 인터포저(IP) 사이에 상기 다수의 제3 범프(589)가 배치될 수 있다.
상기 인터포저(IP) 상에 상기 다수의 반도체 칩(CP, LD, MD1~MD4)이 배치될 수 있다. 상기 인터포저(IP)는 실리콘 인터포저와 같은 반도체 기판을 포함할 수 있다. 일 실시예에서, 상기 인터포저(IP) 상에 상기 마이크로프로세서(CP) 및 상기 제어 칩(LD)이 배치될 수 있다. 상기 마이크로프로세서(CP) 및 상기 인터포저(IP) 사이와 상기 제어 칩(LD) 및 상기 인터포저(IP) 사이에 상기 다수의 제2 범프(489)가 배치될 수 있다. 상기 마이크로프로세서(CP)는 그래픽 처리 장치(Graphics Processing Unit; GPU) 또는 애플리케이션 프로세서(Application Processor; AP)와 같은 다양한 종류의 프로세서(Processor)를 포함할 수 있다. 상기 제어 칩(LD)은 메모리 컨트롤러(Memory Controller)와 같은 다양한 소자들을 포함할 수 있다. 상기 제어 칩(LD)은 상기 인터포저(IP) 및 상기 다수의 제2 범프(489)를 경유하여 상기 마이크로프로세서(CP)에 접속될 수 있다.
상기 다수의 메모리 칩(MD1~MD4)은 상기 제어 칩(LD) 상에 차례로 적층될 수 있다. 상기 다수의 메모리 칩(MD1~MD4)의 각각은 도 1 내지 도 8을 참조하여 설명된 것과 유사한 다수의 구성 요소들을 포함할 수 있다. 예를들면, 상기 다수의 메모리 칩(MD1~MD4)의 각각은 상기 다수의 제1 범프(89)를 포함할 수 있다. 일 실시예에서, 상기 다수의 메모리 칩(MD1~MD4) 사이와 상기 제1 메모리 칩(MD1) 및 상기 제어 칩(LD) 사이에 상기 다수의 제1 범프(89)가 배치될 수 있다. 상기 다수의 메모리 칩(MD1~MD4)은 상기 다수의 제1 범프(89) 및 상기 다수의 관통 전극(93)을 경유하여 상기 제어 칩(LD)에 접속될 수 있다.
상기 제어 칩(LD) 상에 상기 다수의 메모리 칩(MD1~MD4)을 덮는 상기 봉지재(99)가 배치될 수 있다. 상기 봉지재(99)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC), 언더필(Underfill), 또는 이들의 조합을 포함할 수 있다.
도 9 및 도 10을 참조하면, 상기 제3 메모리 칩(MD3)은 관통 전극(93), 돌출 전극(95), 기판 절연층(97), 기판(21), 다수의 층간 절연층(31, 32, 33, 34, 35), 다수의 중간 배선(41, 42), 다수의 콘택 플러그(52), 패드(61), 다수의 상부 배선(62), 다수의 보호 절연층(71, 72), 및 제1 범프(Bump; 89)를 포함할 수 있다. 상기 기판 절연층(97)은 상기 기판(21)의 일면을 덮을 수 있다. 상기 기판(21)은 상기 기판 절연층(97) 및 제1 층간 절연층(31) 사이에 배치될 수 있다. 상기 돌출 전극(95)은 상기 기판 절연층(97) 상에 배치될 수 있다. 상기 관통 전극(93)은 상기 기판(21)을 관통하여 다수의 제1 중간 배선(41) 중 대응하는 하나 및 상기 돌출 전극(95)에 접속될 수 있다. 일 실시예에서, 상기 관통 전극(93)은 상기 기판(21)을 관통하여 다수의 제2 중간 배선(42) 중 대응하는 하나 또는 상기 패드(61)에 접속될 수 있다.
상기 제2 메모리 칩(MD2)은 상기 제3 메모리 칩(MD3)과 유사한 구성을 포함할 수 있다. 상기 제3 메모리 칩(MD3)의 솔더(87)는 상기 제2 메모리 칩(MD2)의 돌출 전극(95)에 접착될 수 있다. 상기 제4 메모리 칩(MD4)의 솔더(87)는 상기 제3 메모리 칩(MD3)의 돌출 전극(95)에 접착될 수 있다.
도 9 내지 도 11을 참조하면, 상기 다수의 반도체 칩(CP, LD, MD1~MD4)의 각각은 다수의 능동/수동 소자들을 포함할 수 있다. 일 실시예에서, 상기 다수의 능동/수동 소자들은 기판(21) 상에 배치된 다수의 셀 트랜지스터(149) 및 다수의 셀 캐패시터(159)를 포함할 수 있다.
예를들면, 상기 다수의 메모리 칩(MD1~MD4)의 각각은 상기 기판(21), 소자 분리 층(123), 제6 층간 절연층(131), 제7 층간 절연층 (132), 상기 다수의 셀 트랜지스터(149), 비트 라인(BL), 다수의 매립 콘택 플러그(BC), 및 상기 다수의 셀 캐패시터(159)를 포함할 수 있다. 상기 다수의 셀 트랜지스터(149)의 각각은 게이트 전극(141), 게이트 유전층(143), 및 다수의 소스/드레인 영역(145)을 포함할 수 있다. 상기 다수의 셀 캐패시터(159)의 각각은 제1 전극(151), 캐패시터 유전층(153), 및 제2 전극(155)을 포함할 수 있다.
상기 다수의 셀 트랜지스터(149) 및 상기 다수의 셀 캐패시터(159)는 다수의 메모리 셀(MC)을 구성할 수 있다. 상기 다수의 셀 트랜지스터(149)의 각각은 리세스 채널 트랜지스터(Recess Channel Transistor)에 해당될 수 있다. 일 실시예에서, 상기 다수의 셀 트랜지스터(149)의 각각은 핀펫(fin Field Effect Transistor; finFET), 멀티-브리지 채널 트랜지스터(Multi-Bridge Channel Transistor; MBC Transistor), 나노와이어 트랜지스터, 수직 트랜지스터, 리세스 채널 트랜지스터(Recess Channel Transistor), 3-D 트랜지스터, 플라나 트랜지스터(Planar Transistor), 또는 이들의 조합을 포함할 수 있다. 상기 제1 전극(151)은 하부 전극, 스토리지 전극(Storage Electrode), 또는 스토리지 노드(Storage Node)로 지칭될 수 있다. 상기 제2 전극(155)은 상부 전극, 플레이트 전극(Plate Electrode), 또는 플레이트 노드(Plate Node) 로 지칭될 수 있다. 상기 다수의 셀 캐패시터(159)의 각각은 다양한 종류의 3차원 캐패시터를 포함할 수 있다.
상기 제6 층간 절연층(131)은 도 1의 상기 제1 층간 절연층(31)과 유사한 레벨에 배치될 수 있다. 상기 제7 층간 절연층(132)은 도 1의 상기 제2 층간 절연층(32) 또는 상기 제3 층간 절연층(33)과 유사한 레벨에 배치될 수 있다. 상기 다수의 셀 트랜지스터(149) 및 상기 다수의 셀 캐패시터(159)는 도 1의 상기 다수의 중간 배선(41, 42), 패드(61), 및 다수의 상부 배선(62) 중 대응하는 적어도 하나와 전기적으로 접속될 수 있다.
도 12 내지 도 19는 본 개시에 따른 실시예로서, 반도체 소자들의 형성 방법들을 설명하기 위한 단면도들이다.
도 12를 참조하면, 기판(21) 상에 다수의 층간 절연층(31, 32, 33, 34, 35), 다수의 중간 배선(41, 42), 다수의 콘택 플러그(52), 패드(61), 및 다수의 상부 배선(62)이 형성될 수 있다. 상기 다수의 층간 절연층(31, 32, 33, 34, 35)은 제1 층간 절연층(31), 제2 층간 절연층(32), 제3 층간 절연층(33), 제4 층간 절연층(34), 및 제5 층간 절연층(35)을 포함할 수 있다. 상기 다수의 중간 배선(41, 42)은 다수의 제1 중간 배선(41) 및 다수의 제2 중간 배선(42)을 포함할 수 있다.
상기 기판(21)은 실리콘 웨이퍼 또는 에스오아이(Silicon On Insulator; SOI)웨이퍼와 같은 반도체 기판을 포함할 수 있다. 상기 다수의 층간 절연층(31, 32, 33, 34, 35)은 상기 기판(21) 상에 적층될 수 있다. 상기 다수의 층간 절연층(31, 32, 33, 34, 35)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물(Low-K Dielectrics), 하이-케이 유전물(High-K Dielectrics), 또는 이들의 조합을 포함할 수 있다. 상기 제4 층간 절연층(34)은 식각 정지층에 해당될 수 있다. 상기 제4 층간 절연층(34)은 상기 제5 층간 절연층(35)과 다른 물질을 포함할 수 있다. 예를들면, 상기 제1 층간 절연층(31), 상기 제2 층간 절연층(32), 상기 제3 층간 절연층(33), 및 상기 제5 층간 절연층(35)은 실리콘 산화물을 포함할 수 있으며, 상기 제4 층간 절연층(34)은 실리콘 질화물을 포함할 수 있다.
상기 다수의 중간 배선(41, 42) 및 상기 다수의 콘택 플러그(52)의 각각은 금속, 금속질화물, 금속실리사이드, 금속산화물, 폴리실리콘, 도전성 카본, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 다수의 제1 중간 배선(41)은 상기 제1 층간 절연층(31) 내에 형성될 수 있다. 상기 다수의 제2 중간 배선(42)은 상기 제2 층간 절연층(32) 내에 형성될 수 있다. 상기 다수의 제2 중간 배선(42)은 제1 두께(d1)를 보일 수 있다.
상기 다수의 콘택 플러그(52)는 상기 다수의 층간 절연층(31, 32, 33, 34, 35) 내부로 연장될 수 있다. 일 실시예에서, 상기 다수의 콘택 플러그(52)의 각각은 상기 제5 층간 절연층(35), 상기 제4 층간 절연층(34), 및 상기 제3 층간 절연층(33)을 관통하여 상기 다수의 제2 중간 배선(42) 중 대응하는 하나에 접촉될 수 있다. 상기 다수의 중간 배선(41, 42) 및 상기 다수의 콘택 플러그(52)를 형성하는 것은 다수의 박막 형성 공정 및 패터닝 공정을 포함할 수 있다.
상기 제5 층간 절연층(35) 상에 상기 패드(61) 및 상기 다수의 상부 배선(62)이 형성될 수 있다. 상기 패드(61) 및 상기 다수의 상부 배선(62)을 형성하는 것은 박막 형성 공정 및 패터닝 공정을 포함할 수 있다. 상기 패드(61) 및 상기 다수의 상부 배선(62)의 각각은 금속, 금속질화물, 금속실리사이드, 금속산화물, 폴리실리콘, 도전성 카본, 또는 이들의 조합을 포함할 수 있다. 상기 패드(61) 및 상기 다수의 상부 배선(62)의 각각은 단일 층 또는 멀티 층을 포함할 수 있다. 일 실시예에서, 상기 패드(61) 및 상기 다수의 상부 배선(62)의 각각은 Al, Cu, Ni, Co, Ag, Pt, Ru, W, WN, Ti, TiN, Ta, TaN, 또는 이들의 조합을 포함할 수 있다.
상기 다수의 중간 배선(41, 42)은 상기 패드(61) 및 상기 기판(21)의 사이에 형성될 수 있다. 상기 패드(61) 및 상기 다수의 상부 배선(62)의 각각은 상기 다수의 콘택 플러그(52) 중 대응하는 적어도 하나에 접촉될 수 있다. 일 실시예에서, 상기 다수의 제2 중간 배선(42) 중 선택된 하나는 상기 다수의 중간 배선(41, 42) 중 상기 패드(61)에 가장 가까울 수 있다.
상기 패드(61)는 제2 두께(d2)를 보일 수 있다. 상기 다수의 상부 배선(62)의 각각은 제3 두께(d3)를 보일 수 있다. 일 실시예에서, 상기 패드(61) 및 상기 다수의 상부 배선(62)은 동시에 형성된 동일한 물질을 포함할 수 있다. 상기 제3 두께(d3)는 상기 제2 두께(d2)와 실질적으로 동일할 수 있다. 상기 패드(61) 및 상기 다수의 상부 배선(62)은 실질적으로 동일한 레벨에 형성될 수 있다. 상기 제2 두께(d2)는 상기 제1 두께(d1)보다 두꺼울 수 있다. 상기 제2 두께(d2)는 상기 제1 두께(d1)의 2배 내지 100배 일 수 있다. 상기 제2 두께(d2)는 1㎛ 이상일 수 있다. 일 실시예에서, 상기 제2 두께(d2)는 1㎛ 내지 5㎛ 일 수 있다. 예를들면, 상기 제2 두께(d2)는 약2.5㎛ 일 수 있다.
상기 다수의 상부 배선(62)의 각각은 상기 패드(61)에 인접하게 형성될 수 있다. 상기 다수의 상부 배선(62) 및 상기 패드(61) 사이의 간격들(gap; G1)의 각각은 1㎛ 이상일 수 있다. 상기 다수의 상부 배선(62) 및 상기 패드(61) 사이의 상기 간격들(gap; G1)의 각각은 1㎛ 내지 10㎛ 일 수 있다. 일 실시예에서, 상기 간격들(G1)의 각각은 2.5㎛ 내지 7.2㎛ 일 수 있다. 상기 다수의 상부 배선(62) 및 상기 패드(61) 사이의 상기 간격들(gap; G1)의 각각은 상기 제2 두께(d2)의 1배 이상일 수 있다.
도 13을 참조하면, 상기 제5 층간 절연층(35) 상에 제1 보호 절연층(71)이 형성될 수 있다. 상기 제1 보호 절연층(71)은 상기 패드(61), 상기 다수의 상부 배선(62), 그리고 상기 패드(61) 및 상기 다수의 상부 배선(62) 사이의 상기 간격들(G1)을 덮을 수 있다. 상기 제1 보호 절연층(71)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 제1 보호 절연층(71)은 테트라 에틸 오르토 실리케이트(Tetraethylorthosilicate; TEOS) 를 사용하여 형성된 실리콘 산화물 층을 포함할 수 있다. 상기 제1 보호 절연층(71)의 상면은 상기 패드(61) 및 상기 다수의 상부 배선(62)의 최상단들보다 높은 레벨에 형성될 수 있다.
도 14를 참조하면, 평탄화 공정을 이용하여 상기 제1 보호 절연층(71)의 상면을 실질적으로 편평하게 형성할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치-백(etch-back) 공정, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 제1 보호 절연층(71)은 상기 패드(61), 상기 다수의 상부 배선(62), 그리고 상기 패드(61) 및 상기 다수의 상부 배선(62) 사이의 상기 간격들(G1)을 덮을 수 있다.
도 15를 참조하면, 상기 제1 보호 절연층(71) 상에 제2 보호 절연층(72)이 형성될 수 있다. 상기 제2 보호 절연층(72)은 상기 제1 보호 절연층(71)과 다른 물질을 포함할 수 있다. 일 실시예에서, 상기 제2 보호 절연층(72)은 실리콘 질화물을 포함할 수 있다. 상기 제2 보호 절연층(72)은 상기 제1 보호 절연층(71)의 상면을 균일한 두께로 덮을 수 있다. 상기 제2 보호 절연층(72)의 상면은 실질적으로 편평하게 형성될 수 있다.
도 16을 참조하면, 패터닝공정을 이용하여 상기 제2 보호 절연층(72) 및 상기 제1 보호 절연층(71)을 관통하여 상기 패드(61)의 상면을 노출하는 개구부(73W)가 형성될 수 있다. 일 실시예에서, 상기 개구부(73W)는 상기 패드(61)의 중심에 정렬될 수 있다. 상기 패드(61)의 가장자리는 상기 제1 보호 절연층(71) 및 상기 제2 보호 절연층(72)으로 덮일 수 있다. 상기 개구부(73W)는 하부의 폭이 상부보다 좁은 역-사다리꼴 모양과 같이 다양한 모양을 보일 수 있다. 이하에서는 간략한 설명을 위하여 상기 개구부(73W)의 하부 및 상부의 폭들이 실질적으로 동일한 경우를 상정하여 설명하기로 한다.
도 17을 참조하면, 상기 제2 보호 절연층(72) 상에 배리어 층(81) 및 씨드(seed) 층(82)이 차례로 형성될 수 있다. 상기 배리어 층(81)은 Ti, TiN, Ta, TaN, 또는 이들의 조합을 포함할 수 있다. 상기 씨드 층(82)은 Cu를 포함할 수 있다. 상기 배리어 층(81)은 상기 개구부(73W) 내에 연장될 수 있다. 상기 배리어 층(81)은 상기 패드(61)의 상면에 직접적으로 접촉될 수 있다. 상기 씨드 층(82)은 상기 배리어 층(81)의 상면을 컨포말하게 덮을 수 있다.
도 18을 참조하면, 상기 씨드 층(82) 상에 마스크 패턴(80)이 형성될 수 있다. 상기 씨드 층(82) 상에 필라(pillar; 83)가 형성될 수 있다. 상기 필라(83)는 Ni, Cu, Al, Ag, Pt, Ru, Sn, Au, W, WN, Ti, TiN, Ta, TaN, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 필라(83)는 Ni 층을 포함할 수 있다. 상기 필라(83)는 전기 도금 방법을 이용하여 형성될 수 있다. 상기 필라(83)는 상기 마스크 패턴(80) 내에 한정될 수 있다.
상기 배리어 층(81), 상기 씨드(seed) 층(82), 및 상기 필라(83)는 필라 구조체(85)를 구성할 수 있다. 상기 필라 구조체(85)는 제1 부분(85A) 및 제2 부분(85B)을 포함할 수 있다. 상기 제1 부분(85A)은 상기 개구부(73W) 상에 정렬될 수 있다. 상기 제2 부분(85B)은 상기 제2 보호 절연층(72) 상에 연장될 수 있다. 상기 제2 부분(85B)은 상기 패드(61)의 가장자리, 상기 다수의 상부 배선(62), 그리고 상기 패드(61) 및 상기 다수의 상부 배선(62) 사이의 상기 간격들(G1) 상에 중첩될 수 있다.
상기 제1 부분(85A)의 상면은 상기 제2 부분(85B)의 상면보다 상기 기판(21)에 가까울 수 있다. 상기 제2 부분(85B)의 하면은 실질적으로 편평하게 형성될 수 있다. 상기 제2 부분(85B)의 상면은 실질적으로 편평하게 형성될 수 있다.
도 19를 참조하면, 상기 필라 구조체(85) 상에 솔더(87)가 형성될 수 있다. 상기 솔더(87)는 Sn, Ag, Cu, Ni, Au, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 솔더(87)는 Sn-Ag-Cu 층을 포함할 수 있다. 상기 필라 구조체(85) 및 상기 솔더(87) 사이에 계면 금속 층이 추가적으로 형성될 수 있으나 간략한 설명을 위하여 생략하기로 한다.
도 1 및 도 19를 다시 한번 참조하면, 상기 마스크 패턴(80)을 제거하여 상기 필라(83) 및 상기 솔더(87)의 측면들이 노출될 수 있다. 상기 씨드(seed) 층(82) 및 상기 배리어 층(81)을 부분적으로 제거하여 상기 제2 보호 절연층(72)의 상면이 부분적으로 노출될 수 있다. 상기 씨드(seed) 층(82) 및 상기 배리어 층(81)은 상기 패드(61) 및 상기 필라(83) 사이와, 상기 패드(61)의 가장자리 상의 상기 제2 보호 절연층(72) 및 상기 필라(83) 사이와, 상기 패드(61) 및 상기 다수의 상부 배선(62) 사이의 상기 간격들(G1) 상의 상기 제2 보호 절연층(72) 및 상기 필라(83) 사이와, 그리고 상기 다수의 상부 배선(62) 상의 상기 제2 보호 절연층(72) 및 상기 필라(83) 사이에 한정될 수 있다.
리플로우 공정과 같은 열처리 공정을 이용하여 상기 솔더(87)가 둥글게 형성될 수 있다. 일 실시예에서, 상기 솔더(87)의 수평 폭은 상기 필라(83)보다 클 수 있다. 상기 솔더(87)의 상면은 반구 모양을 포함할 수 있다.
도 20 내지 도 22는 본 개시에 따른 실시예로서, 반도체 소자들의 형성 방법들을 설명하기 위한 단면도들이다.
도 20을 참조하면, 평탄화 공정을 이용하여 제1 보호 절연층(71)의 상면을 실질적으로 편평하게 형성할 수 있다. 상기 제1 보호 절연층(71), 패드(61), 및 다수의 상부 배선(62)의 상면들은 실질적으로 동일한 평면 상에 노출될 수 있다. 상기 제1 보호 절연층(71)은 상기 패드(61) 및 상기 다수의 상부 배선(62) 사이의 간격들(G1)을 채울 수 있다.
도 21을 참조하면, 상기 제1 보호 절연층(71), 상기 패드(61), 및 상기 다수의 상부 배선(62) 상에 제3 보호 절연층(74)이 형성될 수 있다. 상기 제3 보호 절연층(74) 상에 제2 보호 절연층(72)이 형성될 수 있다. 상기 제3 보호 절연층(74)은 상기 제2 보호 절연층(72)과 다른 물질을 포함할 수 있다. 예를들면, 상기 제1 보호 절연층(71) 및 상기 제3 보호 절연층(74)의 각각은 테트라 에틸 오르토 실리케이트(Tetraethylorthosilicate; TEOS) 를 사용하여 형성된 실리콘 산화물 층을 포함할 수 있다. 상기 제2 보호 절연층(72)은 실리콘 질화물 층을 포함할 수 있다. 상기 제1 보호 절연층(71), 상기 제3 보호 절연층(74), 및 상기 제2 보호 절연층(72)의 상면들의 각각은 실질적으로 편평하게 형성될 수 있다.
도 22를 참조하면, 패터닝공정을 이용하여 상기 제2 보호 절연층(72) 및 상기 제3 보호 절연층(74)을 관통하여 상기 패드(61)의 상면을 노출하는 개구부(73W)가 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
21: 기판
31, 32, 33, 34, 35, 131, 132: 층간 절연층
41, 42: 중간 배선 52: 콘택 플러그
61: 패드 62: 상부 배선
65: 하부 배리어 층 66: 도전층
67: 상부 배리어 층 71, 72, 74, 76, 77, 78: 보호 절연층
73W: 개구부 80: 마스크 패턴
81: 배리어 층 82: 씨드(seed) 층
83: 필라(pillar) 85: 필라 구조체
87: 솔더 89: 제1 범프(Bump)
93: 관통 전극 95: 돌출 전극
97: 기판 절연층 99: 봉지재
123: 소자분리층 141: 게이트 전극
143: 게이트 유전층 145: 소스/드레인 영역
149: 셀 트랜지스터 151: 제1 전극
153: 캐패시터 유전층 155: 제2 전극
159: 셀 캐패시터 489: 제2 범프
589: 제3 범프 689: 제4 범프
BL: 비트 라인 BC: 매립 콘택 플러그
MC: 메모리 셀 PC: 인쇄 회로 기판
IP: 인터포저(Interposer)
CP: 마이크로프로세서(Microprocessor)
LD: 제어 칩 MD1~MD4: 메모리 칩

Claims (20)

  1. 기판 상의 층간 절연층;
    상기 층간 절연층 내의 다수의 중간 배선;
    상기 층간 절연층 상의 패드;
    상기 층간 절연층 상의 상부 배선;
    상기 패드의 가장자리, 상기 상부 배선, 그리고 상기 패드 및 상기 상부 배선 사이의 간격(gap)을 덮되, 상기 패드 상의 개구부를 갖는 보호 절연층; 및
    상기 패드 상에 배치되고, 상기 보호 절연층 상에 연장되며, 상기 상부 배선 상에 중첩된 범프(bump)를 포함하되,
    상기 다수의 중간 배선 중 상기 패드에 가장 가까운 하나는 제1 두께를 갖고,
    상기 패드는 상기 제1 두께의 2배 내지 100배인 제2 두께를 가지며,
    상기 패드 및 상기 상부 배선 사이의 상기 간격(gap)은 1㎛ 이상이고,
    상기 보호 절연층의 상면은 편평한 반도체 소자.
  2. 제1 항에 있어서,
    상기 제2 두께는 1㎛ 내지 5㎛인 반도체 소자.
  3. 제1 항에 있어서,
    상기 패드 및 상기 상부 배선 사이의 상기 간격(gap)은 상기 제2 두께의 1배 이상인 반도체 소자.
  4. 제1 항에 있어서,
    상기 패드 및 상기 상부 배선 사이의 상기 간격(gap)은 1㎛ 내지 10㎛인 반도체 소자.
  5. 제1 항에 있어서,
    상기 상부 배선은 상기 패드와 동일한 두께를 갖는 반도체 소자.
  6. 제1 항에 있어서,
    상기 보호 절연층은
    제1 보호 절연층; 및
    상기 제1 보호 절연층 상에 배치되고 상기 제1 보호 절연층과 다른 물질을 갖는 제2 보호 절연층을 포함하되,
    상기 제1 보호 절연층의 상면은 편평한 반도체 소자.
  7. 제6 항에 있어서,
    상기 제1 보호 절연층은 상기 패드의 가장자리, 상기 상부 배선, 그리고 상기 패드 및 상기 상부 배선 사이의 상기 간격(gap)을 덮는 반도체 소자.
  8. 제6 항에 있어서,
    상기 제1 보호 절연층은 실리콘 산화물을 포함하고,
    상기 제2 보호 절연층은 실리콘 질화물을 포함하는 반도체 소자.
  9. 제6 항에 있어서,
    상기 제1 보호 절연층 및 상기 제2 보호 절연층 사이에 배치되고 상기 제2 보호 절연층과 다른 물질을 갖는 제3 보호 절연층을 더 포함하되,
    상기 제1 보호 절연층, 상기 패드, 및 상기 상부 배선의 상면들은 동일한 평면을 이루는 반도체 소자.
  10. 제9 항에 있어서,
    상기 제3 보호 절연층은 상기 패드의 가장자리, 상기 상부 배선, 그리고 상기 패드 및 상기 상부 배선 사이의 상기 간격(gap) 상을 덮는 반도체 소자.
  11. 제1 항에 있어서,
    상기 범프는
    상기 패드 상에 배치되고, 상기 보호 절연층 상에 연장되며, 상기 상부 배선 상에 중첩된 필라(pillar) 구조체; 및
    상기 필라 구조체 상의 솔더(solder)를 포함하되,
    상기 필라 구조체는
    상기 개구부에 정렬된 제1 부분; 및
    상기 보호 절연층 상에 연장되며, 상기 상부 배선 상에 중첩된 제2 부분을 포함하고,
    상기 제2 부분의 하면은 편평한 반도체 소자.
  12. 제11 항에 있어서,
    상기 제1 부분의 상면은 상기 제2 부분의 상면보다 상기 기판의 상면에 가까운 반도체 소자.
  13. 제11 항에 있어서,
    상기 제2 부분의 상면은 편평한 반도체 소자.
  14. 제11 항에 있어서,
    상기 필라 구조체는 Ni, Cu, Ti, TiN, Ta, TaN, 또는 이들의 조합을 포함하는 반도체 소자.
  15. 제1 항에 있어서,
    상기 패드 및 상기 다수의 중간 배선 사이의 콘택 플러그를 더 포함하는 반도체 소자.
  16. 제15 항에 있어서,
    상기 다수의 중간 배선의 각각은 수평 폭이 수직 높이보다 크고,
    상기 콘택 플러그는 수직 높이가 수평 폭보다 큰 반도체 소자.
  17. 기판 상의 층간 절연층;
    상기 기판 상의 다수의 능동/수동 소자들;
    상기 층간 절연층 내의 다수의 중간 배선;
    상기 층간 절연층 상의 패드;
    상기 층간 절연층 상의 상부 배선;
    상기 패드의 가장자리, 상기 상부 배선, 그리고 상기 패드 및 상기 상부 배선 사이의 간격(gap)을 덮되, 상기 패드 상의 개구부를 갖는 보호 절연층;
    상기 패드 상에 배치되고, 상기 보호 절연층 상에 연장되며, 상기 상부 배선 상에 중첩된 범프(bump); 및
    상기 기판을 관통하여 상기 다수의 중간 배선 또는 상기 패드에 접속된 관통 전극을 포함하되,
    상기 다수의 중간 배선 중 상기 패드에 가장 가까운 하나는 제1 두께를 갖고,
    상기 패드는 상기 제1 두께의 2배 내지 100배인 제2 두께를 가지며,
    상기 패드 및 상기 상부 배선 사이의 상기 간격(gap)은 1㎛ 이상이고,
    상기 보호 절연층의 상면은 편평한 반도체 소자.
  18. 인쇄 회로 기판 상에 차례로 적층된 다수의 반도체 칩을 포함하되,
    상기 다수의 반도체 칩 중 적어도 하나는
    기판 상의 층간 절연층;
    상기 기판 상의 다수의 능동/수동 소자들;
    상기 층간 절연층 내의 다수의 중간 배선;
    상기 층간 절연층 상의 패드;
    상기 층간 절연층 상의 상부 배선;
    상기 패드의 가장자리, 상기 상부 배선, 그리고 상기 패드 및 상기 상부 배선 사이의 간격(gap)을 덮되, 상기 패드 상의 개구부를 갖는 보호 절연층;
    상기 패드 상에 배치되고, 상기 보호 절연층 상에 연장되며, 상기 상부 배선 상에 중첩된 범프(bump); 및
    상기 기판을 관통하여 상기 다수의 중간 배선 또는 상기 패드에 접속된 관통 전극을 포함하고,
    상기 다수의 중간 배선 중 상기 패드에 가장 가까운 하나는 제1 두께를 갖고,
    상기 패드는 상기 제1 두께의 2배 내지 100배인 제2 두께를 가지며,
    상기 패드 및 상기 상부 배선 사이의 상기 간격(gap)은 1㎛ 이상이고,
    상기 보호 절연층의 상면은 편평한 반도체 소자.
  19. 제18 항에 있어서,
    상기 다수의 반도체 칩은 차례로 적층된 다수의 메모리 칩을 포함하는 반도체 소자.
  20. 제19 항에 있어서,
    상기 다수의 능동/수동 소자들은
    셀 트랜지스터; 및
    상기 셀 트랜지스터에 접속된 셀 캐패시터를 포함하는 반도체 소자.
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