KR20210001168A - Display device, driving circuit, and driving method - Google Patents

Abstract

The embodiments of the present invention relate to a display device, a driving circuit, and a driving method and, more specifically, to the display device, the driving circuit, and the driving method, including a subpixel structure and a compensation circuit capable of accurately sensing and compensating for deterioration of a light emitting element without being affected by a driving transistor or the like.

Description

표시장치, 구동회로 및 구동방법{DISPLAY DEVICE, DRIVING CIRCUIT, AND DRIVING METHOD}Display device, driving circuit, and driving method {DISPLAY DEVICE, DRIVING CIRCUIT, AND DRIVING METHOD}

본 발명의 실시예들은 표시장치, 구동회로 및 구동방법에 관한 것이다.Embodiments of the present invention relate to a display device, a driving circuit, and a driving method.

현재 사용되는 표시장치 중에는 서브픽셀 내 발광 엘리먼트를 포함하는 표시장치가 있다. 이러한 표시장치의 각 서브픽셀은 발광 엘리먼트와, 이를 구동하기 위하여 둘 이상의 트랜지스터와 하나 이상의 캐패시터를 포함할 수 있다. Among the display devices currently used, there is a display device including a light emitting element in a subpixel. Each subpixel of the display device may include a light emitting element, two or more transistors and one or more capacitors to drive the light emitting element.

각 서브픽셀 내 트랜지스터 및 발광 엘리먼트 등의 회로 소자는 고유한 특성치를 갖는다. 예를 들어, 서브픽셀 내 트랜지스터는 문턱전압, 이동도 등의 고유한 특성치를 갖고, 서브픽셀 내 발광 엘리먼트는 문턱전압 등의 고유한 특성치를 갖는다. Circuit elements such as transistors and light emitting elements in each subpixel have unique characteristic values. For example, a transistor in a subpixel has unique characteristic values such as threshold voltage and mobility, and a light emitting element in a subpixel has unique characteristic values such as threshold voltage.

각 서브픽셀 내 트랜지스터 및/또는 발광 엘리먼트 등의 회로 소자는 구동 시간에 따라 열화(Degradation)가 진행되어, 고유한 특성치가 변할 수 있다. 각 서브픽셀마다 구동 시간의 차이가 있을 수 있고, 이로 인해, 서브픽셀 내 회로 소자 간의 열화 정도의 차이가 발생하고, 서브픽셀 내 회로 소자 간의 특성치 편차도 발생할 수 있다. Circuit elements such as transistors and/or light-emitting elements in each subpixel undergo degradation according to driving time, so that unique characteristic values may change. There may be a difference in driving time for each subpixel, and as a result, a difference in the degree of deterioration between circuit elements within the subpixel may occur, and a characteristic value deviation between circuit elements within the subpixel may also occur.

서브픽셀 내 회로 소자 간의 특성치 편차는, 서브픽셀 간의 휘도 편차를 야기하여 표시패널의 균일도를 저하시키고, 결국에는 화상 품질 저하를 발생시키는 주요 요인이 될 수 있다. 이에, 서브픽셀 간의 휘도 편차를 센싱하고 보상해주기 위한 다양한 보상 기술이 개발되었다. Variations in characteristic values between circuit elements in subpixels may cause luminance variations between subpixels, thereby lowering the uniformity of the display panel, and eventually, may be a major factor causing image quality deterioration. Accordingly, various compensation techniques have been developed to sense and compensate for luminance deviation between subpixels.

하지만, 다양한 보상 기술의 개발에도 불구하고, 서브픽셀 내 회로 소자 간의 특성치를 정확하게 센싱하지 못하는 문제점이 여전히 발생하고 있다. 이로 인해, 서브픽셀 간의 휘도 편차를 정확하게 보상해주지 못하고 있는 실정이다. However, despite the development of various compensation techniques, a problem in that characteristic values between circuit elements within a subpixel cannot be accurately sensed still occurs. For this reason, it is not possible to accurately compensate for the luminance deviation between subpixels.

또한, 서브픽셀 내 회로 소자 간의 특성치를 정확하게 센싱하지 못하는 근본적인 원인이 정확히 규명되지 못하고 있는 실정이다. 특히, 서브픽셀 내 발광 엘리먼트의 문턱전압을 정확하게 센싱하지 못하고 있으며, 그 원인을 정확하게 규명하지 못하고 있다. In addition, the underlying cause of the failure to accurately sense characteristic values between circuit elements within a subpixel has not been accurately identified. In particular, it is not possible to accurately sense the threshold voltage of the light emitting element in the subpixel, and the cause thereof has not been accurately identified.

본 발명의 실시예들은 서브픽셀 간의 휘도 편차를 정확하게 센싱하여 보상해줄 수 있는 표시장치, 구동회로 및 구동방법을 제공할 수 있다.Embodiments of the present invention can provide a display device, a driving circuit, and a driving method capable of accurately sensing and compensating for a luminance deviation between subpixels.

또한, 본 발명의 실시예들은 서브픽셀 내 발광 엘리먼트의 문턱전압을 정확하게 센싱하여, 서브픽셀 내 발광 엘리먼트 간의 문턱전압 편차를 정확하게 보상해줄 수 있는 표시장치, 구동회로 및 구동방법을 제공할 수 있다. Further, embodiments of the present invention can provide a display device, a driving circuit, and a driving method capable of accurately compensating for a threshold voltage deviation between light emitting elements in a subpixel by accurately sensing a threshold voltage of a light emitting element in a subpixel.

또한, 본 발명의 실시예들은 구동 트랜지스터, 주변 서브픽셀 등의 영향을 받지 않고, 서브픽셀 내 발광 엘리먼트의 문턱전압을 센싱할 수 있는 서브픽셀 구조와 이에 기반하여 발광 엘리먼트의 문턱전압을 센싱하기 위한 보상회로를 포함하는 표시장치, 구동회로 및 구동방법을 제공할 수 있다. In addition, embodiments of the present invention provide a subpixel structure capable of sensing a threshold voltage of a light emitting element within a subpixel without being affected by a driving transistor or a surrounding subpixel, and a subpixel structure for sensing the threshold voltage of the light emitting element based thereon. A display device including a compensation circuit, a driving circuit, and a driving method can be provided.

또한, 본 발명의 실시예들은 서브픽셀 내 발광 엘리먼트의 열화를 실시간으로 센싱할 수 있는 표시장치, 구동회로 및 구동방법을 제공할 수 있다. Further, embodiments of the present invention can provide a display device, a driving circuit, and a driving method capable of sensing deterioration of a light emitting element in a subpixel in real time.

또한, 본 발명의 실시예들은 발광 엘리먼트의 문턱전압 센싱 방식의 변경에도 불구하고, 디스플레이 구동 및 구동 트랜지스터의 특성치 센싱 구동을 정상적으로 수행할 수 있는 표시장치, 구동회로 및 구동방법을 제공할 수 있다. In addition, embodiments of the present invention can provide a display device, a driving circuit, and a driving method capable of normally performing display driving and characteristic value sensing driving of a driving transistor despite a change in a threshold voltage sensing method of a light emitting element.

일 측면에서, 본 발명의 실시예들은, 다수의 데이터 라인, 다수의 게이트 라인, 다수의 기준 라인 및 다수의 서브픽셀을 포함하는 표시패널과, 다수의 데이터 라인을 구동하기 위한 데이터 구동회로와, 다수의 게이트 라인을 구동하기 위한 게이트 구동회로를 포함하는 표시장치를 제공할 수 있다. In one aspect, embodiments of the present invention include a display panel including a plurality of data lines, a plurality of gate lines, a plurality of reference lines, and a plurality of subpixels, a data driving circuit for driving the plurality of data lines, A display device including a gate driving circuit for driving a plurality of gate lines may be provided.

다수의 서브픽셀 각각은, 제1 전극 및 제2 전극을 포함하는 발광 엘리먼트와, 발광 엘리먼트를 구동하기 위한 구동 트랜지스터와, 다수의 데이터 라인 중 대응되는 데이터 라인과 구동 트랜지스터의 제1 노드 간의 연결을 제어하는 제1 트랜지스터와, 다수의 기준 라인 중 대응되는 기준 라인과 구동 트랜지스터의 제2 노드 간의 연결을 제어하는 제2 트랜지스터와, 데이터 라인과 구동 트랜지스터의 제2 노드 간의 연결을 제어하는 제3 트랜지스터와, 구동 트랜지스터의 제1 노드와 제2 노드 사이에 연결된 캐패시터를 포함할 수 있다. Each of the plurality of subpixels provides a connection between a light emitting element including a first electrode and a second electrode, a driving transistor for driving the light emitting element, and a corresponding data line among the plurality of data lines and a first node of the driving transistor. A first transistor to control, a second transistor to control connection between a corresponding reference line among a plurality of reference lines and a second node of the driving transistor, and a third transistor to control connection between a data line and a second node of the driving transistor And a capacitor connected between the first node and the second node of the driving transistor.

데이터 구동회로는 다수의 데이터 라인으로 데이터 전압들을 각각 출력하는 다수의 출력 버퍼를 포함할 수 있다. The data driving circuit may include a plurality of output buffers respectively outputting data voltages to a plurality of data lines.

표시장치는, 다수의 데이터 라인과 다수의 기준 라인 간의 연결을 제어하는 제1 연결제어회로와, 데이터 구동회로 내 다수의 출력 버퍼와 다수의 데이터 라인 간의 연결을 제어하는 제2 연결제어회로를 더 포함할 수 있다. The display device further includes a first connection control circuit for controlling a connection between a plurality of data lines and a plurality of reference lines, and a second connection control circuit for controlling a connection between a plurality of output buffers and a plurality of data lines in the data driving circuit. Can include.

제1 연결제어회로는 다수의 데이터 라인과 다수의 기준 라인 간의 연결을 제어하며, 다수의 데이터 라인의 개수만큼 존재하는 다수의 제1 제어 스위치를 포함할 수 있다. The first connection control circuit controls a connection between a plurality of data lines and a plurality of reference lines, and may include a plurality of first control switches that exist as many as the number of data lines.

제2 연결제어회로는 다수의 출력 버퍼와 다수의 데이터 라인 간의 연결을 제어하며, 다수의 데이터 라인의 개수만큼 존재하는 다수의 제2 제어 스위치를 포함할 수 있다. The second connection control circuit controls a connection between a plurality of output buffers and a plurality of data lines, and may include a plurality of second control switches that exist as many as the number of data lines.

표시패널은 표시영역과 비 표시영역을 포함할 수 있다. The display panel may include a display area and a non-display area.

제1 연결제어회로 및 제2 연결제어회로는 데이터 구동회로 내 위치할 수 있다. 또는, 제1 연결제어회로 및 제2 연결제어회로는 표시패널의 비 표시영역에 위치할 수 있다. 또는, 제1 연결제어회로는 표시패널의 비 표시영역에 위치하고, 제2 연결제어회로는 데이터 구동회로 내 위치할 수 있다. The first connection control circuit and the second connection control circuit may be located in the data driving circuit. Alternatively, the first connection control circuit and the second connection control circuit may be located in a non-display area of the display panel. Alternatively, the first connection control circuit may be located in a non-display area of the display panel, and the second connection control circuit may be located in the data driving circuit.

서브픽셀이 이미지를 표시하기 위해 구동되는 제1 기간 동안, 서브픽셀 내 제3 트랜지스터는 턴-오프 되어 있고, 데이터 라인과 기준 라인은 제1 연결제어회로에 의해 전기적으로 끊어져 있고, 데이터 구동회로 내 데이터 라인으로 데이터 전압을 출력하는 출력 버퍼와 데이터 라인은 제2 연결제어회로에 의해 전기적으로 연결되어 있을 수 있다. During the first period in which the subpixel is driven to display an image, the third transistor in the subpixel is turned off, the data line and the reference line are electrically disconnected by the first connection control circuit, and The output buffer for outputting the data voltage to the data line and the data line may be electrically connected by a second connection control circuit.

표시장치는, 기준 라인과 기준 전압 공급 노드 간의 연결을 제어하는 기준 스위치와, 기준 라인의 전압을 센싱하는 센싱회로와, 센싱회로와 기준 라인 간의 연결을 제어하는 샘플링 스위치를 더 포함할 수 있다. The display device may further include a reference switch for controlling a connection between a reference line and a reference voltage supply node, a sensing circuit for sensing a voltage of the reference line, and a sampling switch for controlling a connection between the sensing circuit and the reference line.

서브픽셀 내 구동 트랜지스터의 제2 노드의 전압이 상승하는 기간 또는 제2 노드의 전압이 상승하다가 포화된 기간 동안, 샘플링 스위치가 턴-온 되고, 센싱회로는 기준 라인의 전압을 센싱할 수 있다. 이때, 센싱회로에 의해 센싱되는 기준 라인의 전압은, 제2 트랜지스터를 통해, 기준 라인과 전기적으로 연결된 구동 트랜지스터의 제2 노드의 전압과 대응될 수 있다. 센싱회로에 의해 센싱되는 기준 라인의 전압은, 구동 트랜지스터의 문턱전압 또는 이동도에 따라 정해질 수 있다. During a period in which the voltage of the second node of the driving transistor in the subpixel increases or a period in which the voltage of the second node increases and then saturates, the sampling switch is turned on, and the sensing circuit may sense the voltage of the reference line. In this case, the voltage of the reference line sensed by the sensing circuit may correspond to the voltage of the second node of the driving transistor electrically connected to the reference line through the second transistor. The voltage of the reference line sensed by the sensing circuit may be determined according to the threshold voltage or mobility of the driving transistor.

서브픽셀 내 구동 트랜지스터의 제2 노드의 전압 하강이 멈추게 되면, 제1 연결제어회로에 의해 기준 라인이 데이터 라인과 전기적으로 연결되고, 제3 트랜지스터를 통해 데이터 라인이 구동 트랜지스터의 제2 노드와 전기적으로 연결된 상태에서, 센싱회로는 샘플링 스위치를 통해 전기적으로 연결된 기준 라인의 전압을 센싱할 수 있다. 이때, 센싱회로에 의해 센싱된 기준 라인의 전압은 구동 트랜지스터의 제2 노드와 전기적으로 연결된 발광 엘리먼트의 제1 전극의 전압과 대응될 수 있다. 센싱회로에 의해 센싱된 기준 라인의 전압은 발광 엘리먼트의 문턱전압에 따라 정해줄 수 있다. When the voltage drop of the second node of the driving transistor in the subpixel stops, the reference line is electrically connected to the data line by the first connection control circuit, and the data line is electrically connected to the second node of the driving transistor through the third transistor. In the connected state, the sensing circuit may sense the voltage of the reference line electrically connected through the sampling switch. In this case, the voltage of the reference line sensed by the sensing circuit may correspond to the voltage of the first electrode of the light emitting element electrically connected to the second node of the driving transistor. The voltage of the reference line sensed by the sensing circuit may be determined according to the threshold voltage of the light emitting element.

디스플레이 구동 기간인 제1 기간과 다른 제2 기간은, 서브픽셀 내 구동 트랜지스터의 제2 노드에 제2 초기화 전압이 인가되는 제2 초기화 기간과, 서브픽셀 내 구동 트랜지스터의 제2 노드의 전압이 상승하는 제2 전압 변동 기간과, 서브픽셀 내 구동 트랜지스터의 제2 노드의 전압이 포화되거나 서브픽셀 내 구동 트랜지스터의 제2 노드의 전압의 상승 속도가 제2 전압 변동 기간에 비해 느려지는 포화 기간을 포함할 수 있다. In a second period different from the first period, which is the display driving period, a second initialization period in which the second initialization voltage is applied to the second node of the driving transistor in the subpixel, and the voltage of the second node of the driving transistor in the subpixel increases. A second voltage fluctuation period and a saturation period in which the voltage of the second node of the driving transistor in the subpixel is saturated or the rate of increase of the voltage of the second node of the driving transistor in the subpixel is slower than that of the second voltage fluctuation period. can do.

기준 스위치는 제2 초기화 기간이 진행되도록 턴-온 되고, 제2 전압 변동 기간이 진행되도록 턴-오프 되고, 샘플링 스위치는 포화 기간에 턴-온 될 수 있다. The reference switch may be turned on so that the second initialization period proceeds, turned off so that the second voltage fluctuation period proceeds, and the sampling switch may be turned on during the saturation period.

제2 기간 동안, 서브픽셀 내 제3 트랜지스터는 턴-오프 되어 있고, 데이터 라인과 기준 라인은 제1 연결제어회로에 의해 전기적으로 끊어져 있고, 데이터 구동회로 내 데이터 라인으로 데이터 전압을 출력하는 출력 버퍼와 데이터 라인은 제2 연결제어회로에 의해 전기적으로 연결되어 있을 수 있다. During the second period, the third transistor in the subpixel is turned off, the data line and the reference line are electrically disconnected by the first connection control circuit, and an output buffer that outputs a data voltage to the data line in the data driving circuit The and data lines may be electrically connected by a second connection control circuit.

디스플레이 구동 기간인 제1 기간과 다른 제3 기간은, 서브픽셀 내 구동 트랜지스터의 제2 노드에 제3 초기화 전압이 인가되는 제3 초기화 기간과, 서브픽셀 내 구동 트랜지스터의 제2 노드의 전압이 상승하는 제3 전압 변동 기간을 포함할 수 있다. In a third period different from the first period, which is the display driving period, a third initialization period in which a third initialization voltage is applied to the second node of the driving transistor in the subpixel, and the voltage of the second node of the driving transistor in the subpixel increases. It may include a third voltage fluctuation period.

기준 스위치는 제3 초기화 기간이 진행되도록 턴-온 되고, 제3 전압 변동 기간이 진행되도록 턴-오프 되고, 샘플링 스위치는 제3 전압 변동 기간의 시작 시점에서 일정 시간이 경과된 이후에 턴-온 될 수 있다. The reference switch is turned on so that the third initialization period proceeds, the third voltage fluctuation period is turned off, and the sampling switch is turned on after a certain period of time has elapsed from the start of the third voltage fluctuation period. Can be.

제3 기간 동안, 서브픽셀 내 제3 트랜지스터는 턴-오프 되어 있고, 데이터 라인과 기준 라인은 제1 연결제어회로에 의해 전기적으로 끊어져 있고, 데이터 구동회로 내 데이터 라인으로 데이터 전압을 출력하는 출력 버퍼와 데이터 라인은 제2 연결제어회로에 의해 전기적으로 연결되어 있을 수 있다. During the third period, the third transistor in the subpixel is turned off, the data line and the reference line are electrically disconnected by the first connection control circuit, and an output buffer that outputs a data voltage to the data line in the data driving circuit The and data lines may be electrically connected by a second connection control circuit.

디스플레이 구동 기간인 제1 기간과 다른 제4 기간은, 서브픽셀 내 구동 트랜지스터의 제2 노드에 제4 초기화 전압이 인가되는 제4 초기화 기간과, 서브픽셀 내 구동 트랜지스터의 제2 노드의 전압이 하강하는 제4 전압 변동 기간과, 서브픽셀 내 구동 트랜지스터의 제2 노드의 전압이 포화되거나 서브픽셀 내 구동 트랜지스터의 제2 노드의 전압의 하강 속도가 제4 전압 변동 기간에 비해 느려지는 제4 포화 기간을 포함할 수 있다. In a fourth period different from the first period, which is the display driving period, the fourth initialization period in which the fourth initialization voltage is applied to the second node of the driving transistor in the subpixel, and the voltage of the second node of the driving transistor in the subpixel decreases. A fourth voltage fluctuation period and a fourth saturation period in which the voltage of the second node of the driving transistor in the subpixel is saturated or the voltage of the second node of the driving transistor in the subpixel is lowered compared to the fourth voltage fluctuation period It may include.

제4 기간 중 제4 초기화 기간 동안, 제1 트랜지스터 및 제3 트랜지스터가 턴-온 되고, 제1 연결제어회로에 의해 데이터 라인과 기준 라인이 끊어지고, 제2 연결제어회로에 의해 데이터 라인으로 데이터 전압을 출력하는 출력 버퍼와 데이터 라인이 연결될 수 있다. During the fourth initialization period of the fourth period, the first transistor and the third transistor are turned on, the data line and the reference line are disconnected by the first connection control circuit, and data is transferred to the data line by the second connection control circuit. An output buffer for outputting a voltage and a data line may be connected.

제4 기간 중 제4 전압 변동 기간 동안, 제1 트랜지스터는 턴-오프 되고, 제2 트랜지스터는 턴-오프 상태이고, 제3 트랜지스터는 턴-온 상태이고, 제1 연결제어회로에 의해 데이터 라인과 기준 라인이 연결되고, 제2 연결제어회로에 의해 데이터 라인으로 데이터 전압을 출력하는 출력 버퍼와 데이터 라인이 끊어질 수 있다. During the fourth voltage fluctuation period of the fourth period, the first transistor is turned off, the second transistor is turned off, the third transistor is turned on, and the data line is connected to the data line by the first connection control circuit. The reference line is connected, and an output buffer for outputting a data voltage to the data line and the data line may be disconnected by the second connection control circuit.

제4 기간 중 제4 포화 기간 동안, 샘플링 스위치는 턴-온 될 수 있다. During the fourth saturation period of the fourth period, the sampling switch may be turned on.

제4 기간 중 제4 초기화 기간 동안, 서브픽셀 내 구동 트랜지스터의 제2 노드에 인가되는 제4 초기화 전압은 서브픽셀 내 발광 엘리먼트의 문턱전압 보다 높을 수 있다. During the fourth initialization period of the fourth period, the fourth initialization voltage applied to the second node of the driving transistor in the subpixel may be higher than the threshold voltage of the light emitting element in the subpixel.

제4 기간 중 제4 전압 변동 기간 동안, 서브픽셀 내 발광 엘리먼트에는 전류가 공급될 수 있다. 이에 따라, 발광 엘리먼트가 발광할 수 있다. During the fourth voltage fluctuation period of the fourth period, current may be supplied to the light emitting element in the subpixel. Accordingly, the light emitting element may emit light.

제4 기간 중 제4 초기화 기간의 제1 진행 방식으로서, 제4 초기화 기간 동안, 제2 트랜지스터는 턴-오프 상태일 수 있다. As a first process of the fourth initialization period during the fourth period, during the fourth initialization period, the second transistor may be in a turn-off state.

제4 초기화 기간의 제1 진행 방식의 경우, 데이터 라인에서 공급된 초기화 데이터 전압이 제1 트랜지스터를 통해 구동 트랜지스터의 제1 노드에 인가되고, 데이터 라인에서 공급된 초기화 데이터 전압이 제3 트랜지스터를 통해 구동 트랜지스터의 제2 노드에도 인가될 수 있다. In the case of the first progress method of the fourth initialization period, the initialization data voltage supplied from the data line is applied to the first node of the driving transistor through the first transistor, and the initialization data voltage supplied from the data line is applied through the third transistor. It may also be applied to the second node of the driving transistor.

제4 초기화 기간의 제1 진행 방식의 경우, 구동 트랜지스터의 제2 노드에 인가된 초기화 데이터 전압은 제4 초기화 전압으로서 발광 엘리먼트의 문턱전압 보다 높은 전압 값을 가질 수 있다. In the case of the first progress method of the fourth initialization period, the initialization data voltage applied to the second node of the driving transistor may be a fourth initialization voltage and may have a voltage value higher than the threshold voltage of the light emitting element.

제4 초기화 기간의 제1 진행 방식의 경우, 제1 트랜지스터의 게이트 노드는 제1 게이트 라인과 전기적으로 연결되고, 제2 트랜지스터의 게이트 노드는 제1 게이트 라인과 다른 제2 게이트 라인과 전기적으로 연결될 수 있다. In the case of the first progress method of the fourth initialization period, the gate node of the first transistor is electrically connected to the first gate line, and the gate node of the second transistor is electrically connected to a second gate line different from the first gate line. I can.

제4 초기화 기간의 제1 진행 방식과 다른 제2 진행 방식의 경우, 제4 초기화 기간 동안, 제2 트랜지스터는 턴-온 상태일 수 있다. In the case of the second processing method different from the first processing method of the fourth initialization period, the second transistor may be in a turn-on state during the fourth initialization period.

제4 초기화 기간의 제2 진행 방식의 경우, 데이터 라인에서 공급된 초기화 데이터 전압이 제1 트랜지스터를 통해 구동 트랜지스터의 제1 노드에 인가되고, 데이터 라인에서 공급된 초기화 데이터 전압이 제3 트랜지스터를 통해 구동 트랜지스터의 제2 노드에 인가되고, 기준 라인에서 공급된 기준 전압이 제2 트랜지스터를 통해 구동 트랜지스터의 제2 노드에 인가될 수 있다. In the case of the second process of the fourth initialization period, the initialization data voltage supplied from the data line is applied to the first node of the driving transistor through the first transistor, and the initialization data voltage supplied from the data line is applied through the third transistor. The reference voltage applied to the second node of the driving transistor and supplied from the reference line may be applied to the second node of the driving transistor through the second transistor.

제4 초기화 기간의 제2 진행 방식의 경우, 초기화 데이터 전압과 기준 전압이 제2 노드에 인가됨으로써, 구동 트랜지스터의 제2 노드는 제4 초기화 전압을 가질 수 있다. In the case of the second process of the fourth initialization period, the initialization data voltage and the reference voltage are applied to the second node, so that the second node of the driving transistor may have the fourth initialization voltage.

제4 초기화 기간의 제2 진행 방식의 경우, 제1 트랜지스터의 게이트 노드와, 제2 트랜지스터의 게이트 노드는, 동일한 게이트 라인과 전기적으로 연결될 수 있다. In the case of the second process of the fourth initialization period, the gate node of the first transistor and the gate node of the second transistor may be electrically connected to the same gate line.

제4 기간은 발광 엘리먼트의 열화를 센싱하는 구동 기간일 수 있다. The fourth period may be a driving period for sensing deterioration of the light emitting element.

제4 기간은 표시장치의 파워 오프 신호가 발생한 이후 진행될 수 있다. The fourth period may proceed after the power-off signal of the display device is generated.

제4 기간은 디스플레이 도중에 실시간으로 진행될 수 있다. 제4 기간은 이미지가 업데이트 되기 전 블랭크 시간에 진행될 수 있다. The fourth period may proceed in real time during display. The fourth period may occur at a blank time before the image is updated.

기준 라인은 둘 이상의 서브픽셀 열마다 1개씩 배치될 수 있다.One reference line may be disposed for each column of two or more subpixels.

다른 측면에서, 본 발명의 실시예들은, 표시패널에 배치된 데이터 라인으로 데이터 전압을 출력하는 출력 버퍼와, 표시패널에 배치된 기준 라인의 전압을 센싱하는 센싱회로와, 기준 라인과 센싱 회로 간의 연결을 제어하는 샘플링 스위치와, 데이터 라인과 기준 라인 간의 연결을 제어하는 제1 연결제어회로와, 출력 버퍼와 데이터 라인 간의 연결을 제어하는 제2 연결제어회로를 포함하는 구동회로를 제공할 수 있다. In another aspect, embodiments of the present invention include an output buffer for outputting a data voltage to a data line disposed on a display panel, a sensing circuit for sensing a voltage of a reference line disposed on the display panel, and a reference line and a sensing circuit. A driving circuit including a sampling switch for controlling connection, a first connection control circuit for controlling a connection between a data line and a reference line, and a second connection control circuit for controlling a connection between an output buffer and a data line may be provided. .

또 다른 측면에서, 본 발명의 실시예들은, 다수의 데이터 라인, 다수의 게이트 라인, 다수의 기준 라인 및 다수의 서브픽셀을 포함하는 표시패널과, 상기 다수의 데이터 라인을 구동하기 위한 데이터 구동회로와, 상기 다수의 게이트 라인을 구동하기 위한 게이트 구동회로를 포함하는 표시장치를 제공할 수 있다. In another aspect, embodiments of the present invention include a display panel including a plurality of data lines, a plurality of gate lines, a plurality of reference lines, and a plurality of subpixels, and a data driving circuit for driving the plurality of data lines. And, it is possible to provide a display device including a gate driving circuit for driving the plurality of gate lines.

표시장치의 다수의 서브픽셀 각각은, 발광 엘리먼트와, 상기 엘리먼트를 구동하기 위한 구동 트랜지스터와, 다수의 데이터 라인 중 대응되는 데이터 라인과 구동 트랜지스터의 제1 노드 간의 연결을 제어하는 제1 트랜지스터와, 다수의 기준 라인 중 대응되는 기준 라인과 구동 트랜지스터의 제2 노드 간의 연결을 제어하는 제2 트랜지스터와, 구동 트랜지스터의 제1 노드와 제2 노드 사이에 연결된 캐패시터를 포함할 수 있다. Each of the plurality of subpixels of the display device includes a light emitting element, a driving transistor for driving the element, a first transistor controlling a connection between a corresponding data line among the plurality of data lines and a first node of the driving transistor, A second transistor controlling a connection between a corresponding reference line among the plurality of reference lines and a second node of the driving transistor, and a capacitor connected between the first node and the second node of the driving transistor.

표시장치는, 다수의 기준 라인의 전압을 센싱하기 위한 센싱회로와, 다수의 기준 라인과 센싱회로 간의 연결을 제어하는 다수의 샘플링 스위치를 더 포함할 수 있다. The display device may further include a sensing circuit for sensing voltages of a plurality of reference lines, and a plurality of sampling switches for controlling a connection between the plurality of reference lines and the sensing circuit.

구동 트랜지스터의 제2 노드의 전압이 하강한 이후, 센싱회로는 기준 라인과 전기적으로 연결되어 기준 라인의 전압을 센싱할 수 있다. 센싱회로가 기준 라인의 전압을 센싱할 때, 구동 트랜지스터는 턴-오프 상태일 수 있다.After the voltage of the second node of the driving transistor is lowered, the sensing circuit may be electrically connected to the reference line to sense the voltage of the reference line. When the sensing circuit senses the voltage of the reference line, the driving transistor may be in a turn-off state.

구동 트랜지스터의 제2 노드의 전압이 하강한 이후, 제2 트랜지스터가 턴-온 상태이고, 구동 트랜지스터가 턴-오프 상태일 때, 샘플링 스위치는 턴-온 되어 센싱회로와 기준 라인을 전기적으로 연결해줄 수 있다. After the voltage of the second node of the driving transistor falls, when the second transistor is turned on and the driving transistor is turned off, the sampling switch is turned on to electrically connect the sensing circuit and the reference line. I can.

또 다른 측면에서, 본 발명의 실시예들은, 다수의 데이터 라인, 다수의 게이트 라인, 다수의 기준 라인 및 다수의 서브픽셀을 포함하는 표시패널과, 다수의 데이터 라인을 구동하기 위한 데이터 구동회로와, 다수의 게이트 라인을 구동하기 위한 게이트 구동회로를 포함하는 표시장치의 구동방법을 제공할 수 있다. In another aspect, embodiments of the present invention include a display panel including a plurality of data lines, a plurality of gate lines, a plurality of reference lines, and a plurality of subpixels, a data driving circuit for driving the plurality of data lines, and , A method of driving a display device including a gate driving circuit for driving a plurality of gate lines may be provided.

구동방법은, 다수의 서브픽셀 중 구동되는 서브픽셀 내 발광 엘리먼트를 구동하기 위한 구동 트랜지스터의 제1 노드의 전압과, 발광 엘리먼트의 제1 전극과 전기적으로 연결된 구동 트랜지스터의 제2 노드의 전압을 초기화 하는 제1 단계와, 구동 트랜지스터의 제2 노드의 전압을 하강시키는 제2 단계와, 구동 트랜지스터의 제2 노드의 전압을 센싱하는 제3 단계를 포함할 수 있다. The driving method initializes a voltage of a first node of a driving transistor for driving a light emitting element in a subpixel that is driven among a plurality of subpixels, and a voltage of a second node of the driving transistor electrically connected to the first electrode of the light emitting element. It may include a first step of performing, a second step of lowering a voltage of a second node of the driving transistor, and a third step of sensing a voltage of a second node of the driving transistor.

서브픽셀은, 발광 엘리먼트 및 구동 트랜지스터 이외에, 다수의 데이터 라인 중 대응되는 데이터 라인과 구동 트랜지스터의 제1 노드 간의 연결을 제어하는 제1 트랜지스터와, 다수의 기준 라인 중 대응되는 기준 라인과 구동 트랜지스터의 제2 노드 간의 연결을 제어하는 제2 트랜지스터와, 데이터 라인과 구동 트랜지스터의 제2 노드 간의 연결을 제어하는 제3 트랜지스터와, 구동 트랜지스터의 제1 노드와 제2 노드 사이에 연결된 캐패시터를 더 포함할 수 있다. In addition to the light emitting element and the driving transistor, the subpixel includes a first transistor that controls a connection between a corresponding data line among a plurality of data lines and a first node of a driving transistor, and a corresponding reference line and a driving transistor among the plurality of reference lines. A second transistor for controlling the connection between the second nodes, a third transistor for controlling the connection between the data line and the second node of the driving transistor, and a capacitor connected between the first node and the second node of the driving transistor. I can.

제3 단계에서, 구동 트랜지스터의 제2 노드는 제3 트랜지스터를 통해 데이터 라인과 연결되고, 데이터 라인은 기준 라인과 연결된 상태에서, 표시장치는 기준 라인의 전압을 센싱함으로써, 구동 트랜지스터의 제2 노드의 전압을 센싱할 수 있다. 센싱된 기준 라인의 전압은 발광 엘리먼트의 열화 정도를 나타낼 수 있다. 여기서, 발광 엘리먼트의 열화 정도는 발광 엘리먼트의 문턱전압의 변화 정도를 의미할 수 있다.In the third step, while the second node of the driving transistor is connected to the data line through the third transistor and the data line is connected to the reference line, the display device senses the voltage of the reference line, thereby generating a second node of the driving transistor. The voltage of can be sensed. The sensed voltage of the reference line may indicate the degree of deterioration of the light emitting element. Here, the degree of deterioration of the light emitting element may mean a degree of change in the threshold voltage of the light emitting element.

제1 내지 제3 단계는 이미지가 업데이트 되기 전의 블랭크 시간 동안 진행될 수 있다. The first to third steps may be performed during the blank time before the image is updated.

본 발명의 실시예들에 의하면, 서브픽셀 간의 휘도 편차를 정확하게 센싱하여 보상해줄 수 있다. According to embodiments of the present invention, it is possible to accurately sense and compensate for a luminance deviation between subpixels.

또한, 본 발명의 실시예들에 의하면, 서브픽셀 내 발광 엘리먼트의 문턱전압을 정확하게 센싱하여, 서브픽셀 내 발광 엘리먼트 간의 문턱전압 편차를 정확하게 보상해줄 수 있다. In addition, according to embodiments of the present invention, by accurately sensing the threshold voltage of the light emitting element in the subpixel, it is possible to accurately compensate for the threshold voltage deviation between the light emitting elements in the subpixel.

또한, 본 발명의 실시예들은 구동 트랜지스터, 주변 서브픽셀 등의 영향을 받지 않고, 서브픽셀 내 발광 엘리먼트의 문턱전압을 센싱할 수 있다. Further, embodiments of the present invention can sense a threshold voltage of a light emitting element in a subpixel without being affected by a driving transistor or a peripheral subpixel.

또한, 본 발명의 실시예들은 구동 트랜지스터, 주변 서브픽셀 등의 영향을 받지 않고, 서브픽셀 내 발광 엘리먼트의 문턱전압을 센싱하기 위한 서브픽셀 구조와 이에 기반하여 발광 엘리먼트의 문턱전압을 센싱하기 위한 보상회로를 제공할 수 있다. In addition, embodiments of the present invention have a subpixel structure for sensing a threshold voltage of a light emitting element within a subpixel, without being affected by a driving transistor or a neighboring subpixel, and compensation for sensing a threshold voltage of the light emitting element based thereon. Circuit can be provided.

또한, 본 발명의 실시예들은 서브픽셀 내 발광 엘리먼트의 열화를 실시간으로 센싱할 수 있다. In addition, embodiments of the present invention may sense deterioration of a light emitting element in a subpixel in real time.

또한, 본 발명의 실시예들은 발광 엘리먼트의 문턱전압 센싱 방식의 변경에도 불구하고, 디스플레이 구동 및 구동 트랜지스터의 특성치 센싱 구동을 정상적으로 수행할 수 있다. In addition, the embodiments of the present invention can normally perform display driving and characteristic value sensing driving of a driving transistor despite a change in the threshold voltage sensing method of the light emitting element.

도 1은 본 발명의 실시예들에 따른 표시장치의 시스템 구성도이다.
도 2는 본 발명의 실시예들에 따른 표시장치의 제1 서브픽셀 구조 기반의 제1 보상회로를 나타낸 도면이다.
도 3은 본 발명의 실시예들에 따른 표시장치의 제2 서브픽셀 구조 기반의 제2 보상회로를 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 표시장치의 제2 보상회로를 나타낸 다른 도면이다.
도 5는 본 발명의 실시예들에 따른 표시장치에서, 제1 보상회로와 제2 보상회로 각각에 대하여, 구동 트랜지스터의 문턱전압 및 이동도 센싱 경로와, 발광 엘리먼트의 문턱전압 센싱 경로를 나타낸 도면이다.
도 6 내지 도 8은 본 발명의 실시예들에 따른 표시장치의 제2 보상회로 내 제1 제어 스위치 및 제2 제어 스위치 각각의 위치에 대한 예시들이다.
도 9는 본 발명의 실시예들에 따른 표시장치에서, 4T1C 구조를 갖는 서브픽셀의 2 스캔구조를 나타낸 도면이다.
도 10은 본 발명의 실시예들에 따른 표시장치에서, 4T1C 구조를 갖는 서브픽셀의 1 스캔구조를 나타낸 도면이다.
도 11은 본 발명의 실시예들에 따른 표시장치의 디스플레이 구동 및 각종 센싱 타이밍을 설명하기 위한 도면이다.
도 12는 본 발명의 실시예들에 따른 표시장치의 디스플레이 구동 시 구동 타이밍 다이어그램이다.
도 13은 본 발명의 실시예들에 따른 표시장치의 디스플레이 구동 시 서브픽셀의 상태를 나타낸 도면이다.
도 14는 본 발명의 실시예들에 따른 표시장치의 구동 트랜지스터의 문턱전압 센싱을 위한 구동 타이밍 다이어그램이다.
도 15는 본 발명의 실시예들에 따른 표시장치의 구동 트랜지스터의 이동도 센싱을 위한 구동 타이밍 다이어그램이다.
도 16은 본 발명의 실시예들에 따른 표시장치의 구동 트랜지스터의 문턱전압 또는 이동도 센싱 경로를 나타낸 도면이다.
도 17 및 도 18은 본 발명의 실시예들에 따른 표시장치가 2 스캔구조를 갖는 경우, 발광 엘리먼트의 문턱전압 센싱을 위한 구동 타이밍 다이어그램과, 구동 단계 별 구동 상황을 나타낸 도면들이다.
도 19 및 도 20은 본 발명의 실시예들에 따른 표시장치가 1 스캔구조를 갖는 경우, 발광 엘리먼트의 문턱전압 센싱을 위한 구동 타이밍 다이어그램과, 구동 단계 별 구동 상황을 나타낸 도면들이다.
도 21은 본 발명의 실시예들에 따른 표시장치의 발광 엘리먼트의 문턱전압 센싱 타이밍을 설명하기 위한 도면이다.
도 22는 본 발명의 실시예들에 따른 표시장치에서, 제2 서브픽셀 구조를 갖는 4개의 서브픽셀과 제2 보상회로를 나타낸 도면이다.
도 23은 본 발명의 실시예들에 따른 표시장치의 구동방법에 대한 흐름도이다.
도 24는 본 발명의 실시예들에 따른 표시장치의 발광 엘리먼트 열화 보상 전후의 화면을 나타낸 도면이다. 1 is a system configuration diagram of a display device according to example embodiments.
2 is a diagram illustrating a first compensation circuit based on a first subpixel structure of a display device according to example embodiments.
3 is a diagram illustrating a second compensation circuit based on a second subpixel structure of a display device according to example embodiments.
4 is another diagram illustrating a second compensation circuit of a display device according to example embodiments.
5 is a diagram illustrating a threshold voltage and mobility sensing path of a driving transistor and a threshold voltage sensing path of a light emitting element for each of a first compensation circuit and a second compensation circuit in a display device according to exemplary embodiments of the present invention; to be.
6 to 8 are examples of positions of a first control switch and a second control switch in a second compensation circuit of a display device according to embodiments of the present invention.
9 is a diagram illustrating a two-scan structure of a subpixel having a 4T1C structure in a display device according to example embodiments.
10 is a diagram illustrating a one scan structure of a subpixel having a 4T1C structure in a display device according to example embodiments.
11 is a diagram illustrating display driving and various sensing timings of a display device according to example embodiments.
12 is a driving timing diagram for driving a display of a display device according to example embodiments.
13 is a diagram illustrating a state of a subpixel when a display is driven in a display device according to example embodiments.
14 is a driving timing diagram for sensing a threshold voltage of a driving transistor of a display device according to example embodiments.
15 is a driving timing diagram for sensing mobility of a driving transistor of a display device according to example embodiments.
16 is a diagram illustrating a threshold voltage or mobility sensing path of a driving transistor of a display device according to example embodiments.
17 and 18 are views illustrating a driving timing diagram for sensing a threshold voltage of a light emitting element and a driving situation for each driving step when the display device according to the exemplary embodiments has a two-scan structure.
19 and 20 are views illustrating a driving timing diagram for sensing a threshold voltage of a light emitting element and a driving situation for each driving step when the display device according to the exemplary embodiments has a 1-scan structure.
21 is a diagram for explaining a threshold voltage sensing timing of a light emitting element of a display device according to example embodiments.
22 is a diagram illustrating four subpixels having a second subpixel structure and a second compensation circuit in a display device according to example embodiments.
23 is a flowchart illustrating a method of driving a display device according to example embodiments.
24 is a diagram illustrating a screen before and after compensation for deterioration of a light emitting element of a display device according to example embodiments.

이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.Hereinafter, some embodiments of the present invention will be described in detail with reference to exemplary drawings. In adding reference numerals to elements of each drawing, the same elements may have the same numerals as possible even if they are indicated on different drawings. In addition, in describing the present invention, when it is determined that a detailed description of a related known configuration or function may obscure the subject matter of the present invention, a detailed description thereof may be omitted. When "include", "have", "consists of" and the like mentioned in the present specification are used, other parts may be added unless "only" is used. In the case of expressing the constituent elements in the singular, the case including plural may be included unless there is a specific explicit description.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. In addition, in describing the constituent elements of the present invention, terms such as first, second, A, B, (a) and (b) may be used. These terms are only for distinguishing the component from other components, and the nature, order, order, or number of the component is not limited by the term.

구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다. In the description of the positional relationship of the components, when two or more components are described as being "connected", "coupled" or "connected", the two or more components are directly "connected", "coupled" or "connected" ", but it will be understood that two or more components and other components may be further "interposed" to be "connected", "coupled" or "connected". Here, the other components may be included in one or more of two or more components "connected", "coupled" or "connected" to each other.

구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.In the description of the temporal flow relationship related to the components, the operation method or the manufacturing method, for example, the temporal predecessor relationship such as "after", "after", "after", "before", etc. Alternatively, a case where a flow forward and backward relationship is described may also include a case that is not continuous unless "direct" or "direct" is used.

한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.On the other hand, when a numerical value for a component or its corresponding information (e.g., level, etc.) is mentioned, the numerical value or its corresponding information is related to various factors (e.g., process factors, internal or external impacts, etc.) It can be interpreted as including an error range that may be caused by noise, etc.).

아래에서는, 본 발명의 실시예들에 대하여 도면들을 참조하여 상세하게 설명한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

도 1은 본 발명의 실시예들에 따른 표시장치(100)의 시스템 구성도이다. 1 is a system configuration diagram of a display device 100 according to example embodiments.

도 1을 참조하면, 본 실시예들에 따른 표시장치(100)는, 다수의 데이터 라인(DL), 다수의 게이트 라인(GL), 다수의 기준 라인(RL) 및 다수의 서브픽셀(SP)을 포함하는 표시패널(110)과, 다수의 데이터 라인(DL)을 구동하기 위한 데이터 구동회로(120)와, 다수의 게이트 라인(GL)을 구동하기 위한 게이트 구동회로(130)와, 데이터 구동회로(120) 및 게이트 구동회로(130)를 제어하기 위한 컨트롤러(140) 등을 포함할 수 있다.Referring to FIG. 1, the display device 100 according to the exemplary embodiments includes a plurality of data lines DL, a plurality of gate lines GL, a plurality of reference lines RL, and a plurality of subpixels SP. A display panel 110 including, a data driving circuit 120 for driving a plurality of data lines DL, a gate driving circuit 130 for driving a plurality of gate lines GL, and a data driving circuit A controller 140 for controlling the furnace 120 and the gate driving circuit 130 may be included.

표시패널(110)은 표시영역(A/A)과 비 표시영역(N/A)을 포함할 수 있다. 표시영역(A/A)에는 이미지를 표시하기 위한 다수의 서브픽셀(SP)이 배치될 수 있다. 비 표시영역(N/A)에는 데이터 구동회로(120) 및 게이트 구동회로(130) 등이 전기적으로 연결될 수 있으며, 패드부가 배치될 수도 있다. The display panel 110 may include a display area A/A and a non-display area N/A. A plurality of subpixels SP for displaying an image may be disposed in the display area A/A. The data driving circuit 120 and the gate driving circuit 130 may be electrically connected to the non-display area N/A, and a pad part may be disposed.

컨트롤러(140)는, 데이터 구동회로(120) 및 게이트 구동회로(130)로 각종 제어신호(DCS, GCS)를 공급하여, 데이터 구동회로(120) 및 게이트 구동회로(130)를 제어한다. The controller 140 supplies various control signals DCS and GCS to the data driving circuit 120 and the gate driving circuit 130 to control the data driving circuit 120 and the gate driving circuit 130.

컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 구동회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터(DATA)를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다. The controller 140 starts scanning according to the timing implemented in each frame, converts the input image data input from the outside according to the data signal format used by the data driving circuit 120 to convert the converted image data DATA. Is output, and data drive is controlled at an appropriate time according to the scan.

컨트롤러(140)는, 입력 영상 데이터와 함께, 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE: Data Enable), 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호들을 외부(예: 호스트 시스템)로부터 수신한다. The controller 140 includes various timing signals including a vertical synchronization signal (VSYNC), a horizontal synchronization signal (HSYNC), an input data enable signal (DE: Data Enable), a clock signal (CLK), and the like, together with the input image data. They are received from outside (eg host system).

컨트롤러(140)는, 외부로부터 입력된 입력 영상 데이터를 데이터 구동회로(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터를 출력하는 것 이외에, 데이터 구동회로(120) 및 게이트 구동회로(130)를 제어하기 위하여, 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE), 클럭 신호(CLK) 등의 타이밍 신호를 입력 받아, 각종 제어 신호들(DCS, GCS)을 생성하여 데이터 구동회로(120) 및 게이트 구동회로(130)로 출력한다. The controller 140, in addition to converting the input image data input from the outside according to the data signal format used by the data driving circuit 120 to output the converted image data, the data driving circuit 120 and the gate driving circuit In order to control 130, timing signals such as a vertical synchronization signal (VSYNC), a horizontal synchronization signal (HSYNC), an input data enable signal (DE), and a clock signal (CLK) are received, and various control signals (DCS) are received. , GCS) and output to the data driving circuit 120 and the gate driving circuit 130.

예를 들어, 컨트롤러(140)는, 게이트 구동회로(130)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다. For example, in order to control the gate driving circuit 130, the controller 140 includes a gate start pulse (GSP), a gate shift clock (GSC), and a gate output enable signal (GOE). : Outputs various gate control signals (GCS) including Gate Output Enable).

여기서, 게이트 스타트 펄스(GSP)는 게이트 구동회로(130)를 구성하는 하나 이상의 게이트 드라이버 집적회로의 동작 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭(GSC)은 하나 이상의 게이트 드라이버 집적회로에 공통으로 입력되는 클럭 신호로서, 스캔신호(게이트 펄스)의 쉬프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 드라이버 집적회로의 타이밍 정보를 지정하고 있다. Here, the gate start pulse GSP controls an operation start timing of at least one gate driver integrated circuit constituting the gate driving circuit 130. The gate shift clock GSC is a clock signal commonly input to one or more gate driver integrated circuits and controls shift timing of a scan signal (gate pulse). The gate output enable signal GOE specifies timing information of one or more gate driver integrated circuits.

또한, 컨트롤러(140)는, 데이터 구동회로(120)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다. In addition, the controller 140, in order to control the data driving circuit 120, a source start pulse (SSP: Source Start Pulse), a source sampling clock (SSC: Source Sampling Clock), a source output enable signal (SOE: Source Outputs various data control signals (DCS) including output enable).

여기서, 소스 스타트 펄스(SSP)는 데이터 구동회로(120)를 구성하는 하나 이상의 소스 드라이버 집적회로의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이버 집적회로 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동회로(120)의 출력 타이밍을 제어한다.Here, the source start pulse SSP controls the data sampling start timing of one or more source driver integrated circuits constituting the data driving circuit 120. The source sampling clock (SSC) is a clock signal that controls the sampling timing of data in each of the source driver integrated circuits. The source output enable signal SOE controls the output timing of the data driving circuit 120.

컨트롤러(140)는, 데이터 구동회로(120)와 별도의 부품으로 구현될 수도 있고, 데이터 구동회로(120)와 함께 통합되어 집적회로로 구현될 수 있다. The controller 140 may be implemented as a separate component from the data driving circuit 120 or integrated with the data driving circuit 120 to be implemented as an integrated circuit.

데이터 구동회로(120)는, 컨트롤러(140)로부터 영상 데이터(DATA)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 구동회로(120)는 소스 구동회로라고도 한다. The data driving circuit 120 drives the plurality of data lines DL by receiving the image data DATA from the controller 140 and supplying a data voltage to the plurality of data lines DL. Here, the data driving circuit 120 is also referred to as a source driving circuit.

이러한 데이터 구동회로(120)는, 적어도 하나의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함하여 구현될 수 있다. The data driving circuit 120 may be implemented by including at least one source driver integrated circuit (SDIC).

각 소스 드라이버 집적회로(SDIC)는, 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. Each source driver integrated circuit (SDIC) may include a shift register, a latch circuit, a digital to analog converter (DAC), an output buffer, and the like.

각 소스 드라이버 집적회로(SDIC)는, 경우에 따라서, 아날로그 디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다. Each source driver integrated circuit (SDIC) may further include an analog to digital converter (ADC) in some cases.

각 소스 드라이버 집적회로(SDIC)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적회로(SDIC)는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수 있으며, 이 경우, 각 소스 드라이버 집적회로(SDIC)는 표시패널(110)에 연결된 필름 상에 실장 되고, 필름 상의 배선들을 통해 표시패널(110)과 전기적으로 연결될 수 있다. Each source driver integrated circuit (SDIC) is connected to a bonding pad of the display panel 110 in a Tape Automated Bonding (TAB) method or a Chip On Glass (COG) method, or , May be directly disposed on the display panel 110, or may be integrated and disposed on the display panel 110 in some cases. In addition, each source driver integrated circuit (SDIC) may be implemented in a Chip On Film (COF) method. In this case, each source driver integrated circuit (SDIC) is on a film connected to the display panel 110. It is mounted and may be electrically connected to the display panel 110 through wires on the film.

게이트 구동회로(130)는, 다수의 게이트 라인(GL)로 스캔신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동한다. 여기서, 게이트 구동회로(130)는 스캔 구동회로라고도 한다. The gate driving circuit 130 sequentially drives the plurality of gate lines GL by sequentially supplying scan signals to the plurality of gate lines GL. Here, the gate driving circuit 130 is also referred to as a scan driving circuit.

이러한 게이트 구동회로(130)는, 적어도 하나의 게이트 구동회로 집적회로(GDIC: Gate Driver Integrated Circuit)를 포함하여 구현될 수 있다. The gate driving circuit 130 may be implemented by including at least one gate driver integrated circuit (GDIC).

각 게이트 구동회로 집적회로(GDIC)는 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다. Each gate driving circuit integrated circuit (GDIC) may include a shift register, a level shifter, or the like.

각 게이트 드라이버 집적회로(GDIC)는, 테이프 오토메티드 본딩(TAB) 방식 또는 칩 온 글래스(COG) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 표시패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 게이트 드라이버 집적회로(GDIC)는 표시패널(110)과 연결된 필름 상에 실장 되는 칩 온 필름(COF) 방식으로 구현될 수도 있다.Each gate driver integrated circuit (GDIC) is connected to a bonding pad of the display panel 110 in a tape automated bonding (TAB) method or a chip on glass (COG) method, or a GIP (Gate In Panel) type. It may be implemented as and disposed directly on the display panel 110, or may be integrated and disposed on the display panel 110 in some cases. In addition, each gate driver integrated circuit GDIC may be implemented in a chip-on-film (COF) method mounted on a film connected to the display panel 110.

게이트 구동회로(130)는, 컨트롤러(140)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔신호를 다수의 게이트 라인(GL)로 순차적으로 공급한다. The gate driving circuit 130 sequentially supplies scan signals of an on voltage or an off voltage to the plurality of gate lines GL under the control of the controller 140.

데이터 구동회로(120)는, 게이트 구동회로(130)에 의해 특정 게이트 라인이 열리면, 컨트롤러(140)로부터 수신한 영상 데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)로 공급한다. When a specific gate line is opened by the gate driving circuit 130, the data driving circuit 120 converts the image data DATA received from the controller 140 into an analog data voltage and converts a plurality of data lines DL. To be supplied.

데이터 구동회로(120)는, 표시패널(110)의 일 측(예: 상측 또는 하측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 표시패널(110)의 양측(예: 상측과 하측)에 모두 위치할 수도 있다. The data driving circuit 120 may be located only on one side (eg, upper or lower) of the display panel 110, and in some cases, both sides of the display panel 110 ( E.g. upper and lower).

게이트 구동회로(130)는, 표시패널(110)의 일 측(예: 좌측 또는 우측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 표시패널(110)의 양측(예: 좌측과 우측)에 모두 위치할 수도 있다. The gate driving circuit 130 may be located only on one side (eg, left or right) of the display panel 110, and in some cases, both sides of the display panel 110 ( E.g. left and right).

컨트롤러(140)는, 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행하는 제어장치일 수 있으며, 타이밍 컨트롤러와 다른 제어장치일 수도 있으며, 제어장치 내 회로일 수도 있다. 컨트롤러(140)는, IC (Integrate Circuit), FPGA (Field Programmable Gate Array), ASIC (Application Specific Integrated Circuit), 또는 프로세서(Processor) 등의 다양한 회로나 전자 부품으로 구현될 수 있다. The controller 140 may be a timing controller used in a conventional display technology, or a control device that further performs other control functions, including a timing controller, and is a control device different from the timing controller. It may be a circuit in the control device. The controller 140 may be implemented as various circuits or electronic components such as an integrated circuit (IC), a field programmable gate array (FPGA), an application specific integrated circuit (ASIC), or a processor.

컨트롤러(140)는 인쇄회로기판, 가요성 인쇄회로 등 상에 실장되고, 인쇄회로기판, 가요성 인쇄회로 등을 통해 데이터 구동회로(120) 및 게이트 구동회로(130)와 전기적으로 연결될 수 있다. The controller 140 may be mounted on a printed circuit board, a flexible printed circuit, or the like, and may be electrically connected to the data driving circuit 120 and the gate driving circuit 130 through a printed circuit board, a flexible printed circuit, or the like.

컨트롤러(140)는, 미리 정해진 하나 이상의 인터페이스에 따라 데이터 구동회로(120)와 신호를 송수신할 수 있다. 여기서, 예를 들어, 인터페이스는 LVDS (Low Voltage D differential Signaling) 인터페이스, EPI 인터페이스, SPI (Serial Peripheral Interface) 등을 포함할 수 있다. The controller 140 may transmit and receive signals with the data driving circuit 120 according to one or more predetermined interfaces. Here, for example, the interface may include a Low Voltage D Differential Signaling (LVDS) interface, an EPI interface, and a Serial Peripheral Interface (SPI).

컨트롤러(140)는, 미리 정해진 하나 이상의 인터페이스에 따라 게이트 구동회로(130)와 신호를 송수신할 수 있다. 여기서, 예를 들어, 인터페이스는 LVDS (Low Voltage D differential Signaling) 인터페이스, EPI 인터페이스, SPI (Serial Peripheral Interface) 등을 포함할 수 있다. 컨트롤러(140)는 하나 이상의 레지스터 등의 기억장소를 포함할 수 있다. The controller 140 may transmit and receive signals with the gate driving circuit 130 according to one or more predetermined interfaces. Here, for example, the interface may include a Low Voltage D Differential Signaling (LVDS) interface, an EPI interface, and a Serial Peripheral Interface (SPI). The controller 140 may include a storage location such as one or more registers.

본 발명의 실시예들에 따른 표시장치(100)는 서브픽셀(SP) 내 발광 엘리먼트를 포함하는 그 어떠한 형태의 디스플레이일 수 있다. 예를 들어, 본 발명의 실시예들에 따른 표시장치(100)는 서브픽셀(SP) 내 발광 엘리먼트로서 유기발광다이오드(OLED: Organic Light Emitting Diode)를 포함하는 OLED 디스플레이, 서브픽셀(SP) 내 발광 엘리먼트로서 발광다이오드(LED: Light Emitting Diode)를 포함하는 LED 디스플레이 등일 수 있다. The display device 100 according to embodiments of the present invention may be any type of display including a light emitting element in the subpixel SP. For example, the display device 100 according to the exemplary embodiment of the present invention is an OLED display including an organic light emitting diode (OLED) as a light emitting element in the subpixel SP, in the subpixel SP. It may be an LED display including a light emitting diode (LED) as the light emitting element.

도 2는 본 발명의 실시예들에 따른 표시장치(100)에서, 제1 서브픽셀 구조(3T1C) 기반의 제1 보상회로(20)를 나타낸 도면이다. 2 is a diagram illustrating a first compensation circuit 20 based on a first sub-pixel structure 3T1C in the display device 100 according to exemplary embodiments.

도 2를 참조하면, 본 발명의 실시예들에 따른 표시장치(100)의 각 서브픽셀(SP)은 발광 엘리먼트(EL), 구동 트랜지스터(DT), 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 캐패시터(Cst)를 포함할 수 있다. Referring to FIG. 2, each subpixel SP of the display device 100 according to exemplary embodiments of the present invention includes a light emitting element EL, a driving transistor DT, a first transistor T1, and a second transistor. T2) and a capacitor Cst.

즉, 본 발명의 실시예들에 따른 표시장치(100)의 각 서브픽셀(SP)은, 발광 엘리먼트(EL)를 구동하기 위하여, 3개의 트랜지스터(DT, T1, T2)와 1개의 캐패시터(Cst)를 포함하는 3T(Transistor)1C(Capacitor) 구조를 가질 수 있다. That is, each sub-pixel SP of the display device 100 according to the exemplary embodiments of the present invention includes three transistors DT, T1, T2 and one capacitor Cst to drive the light emitting element EL. ) May have a 3T (Transistor) 1C (Capacitor) structure.

발광 엘리먼트(EL)는 제1 전극 및 제2 전극을 포함할 수 있다. 발광 엘리먼트(EL)의 제1 전극은 각 서브픽셀(SP)마다 배치될 수 있는 애노드 전극일 수 있으며, 제2 노드(N1)와 전기적으로 연결될 수 있다. The light emitting element EL may include a first electrode and a second electrode. The first electrode of the light emitting element EL may be an anode electrode that may be disposed for each subpixel SP, and may be electrically connected to the second node N1.

발광 엘리먼트(EL)의 제2 전극은 캐소드 전극일 수 있으며, 기저전압(EVSS)이 인가될 수 있다. 기저전압(EVSS)은 다수의 서브픽셀(SP)에 공통으로 인가되는 공통전압일 수 있다. The second electrode of the light emitting element EL may be a cathode electrode, and a base voltage EVSS may be applied. The base voltage EVSS may be a common voltage commonly applied to the plurality of subpixels SP.

예를 들어, 발광 엘리먼트(EL)는 유기발광다이오드(OLED), 발광다이오드(LED) 등일 수 있다. For example, the light emitting element EL may be an organic light emitting diode (OLED), a light emitting diode (LED), or the like.

구동 트랜지스터(DT)는 발광 엘리먼트(EL)를 구동하기 위한 트랜지스터로서, 제1 노드(N1)에 연결된 게이트 노드와, 제2 노드(N2)에 연결된 소스 노드 또는 드레인 노드와, 제3 노드(N3)에 연결된 드레인 노드 또는 소스 노드를 포함할 수 있다. The driving transistor DT is a transistor for driving the light emitting element EL, and includes a gate node connected to the first node N1, a source node or a drain node connected to the second node N2, and a third node N3. ) May include a drain node or a source node connected to it.

제1 노드(N1)는 제1 트랜지스터(T1)의 소스 노드 또는 드레인 노드가 연결되고, 제2 노드(N2)는 제2 트랜지스터(T2)의 소스 노드 또는 드레인 노드가 연결되고, 발광 엘리먼트(EL)의 제1 전극이 연결될 수 있다. 제3 노드(N3)는 구동 전압(EVDD)을 전달해주는 구동전압 라인(DVL)이 전기적으로 연결될 수 있다. 이하에서는, 본 명세서에서 기재되는 제1 내지 제3 노드(N1, N2, N3)는 서브픽셀(SP) 내 전기적인 노드로서, 제1 노드(N1)는 구동 트랜지스터(DT)의 게이트 노드라고도 한고, 제2 노드(N2)는 구동 트랜지스터(DT)의 소스 노드 또는 드레인 노드라고도 하고, 제3 노드(N3)는 구동 트랜지스터(DT)의 드레인 노드 또는 소스 노드라고도 한다. 제2 노드(N2)는 발광 엘리먼트(EL)의 제1 전극과 전기적으로 연결될 수 있다. 이에 따라, 제2 노드(N2)는 발광 엘리먼트(EL)의 제1 전극(애노드 전극일 수 있으며, 경우에 따라서는 캐소드 전극일 수도 있음)이라고도 할 수 있다. The first node N1 is connected to the source node or drain node of the first transistor T1, the second node N2 is connected to the source node or drain node of the second transistor T2, and the light emitting element EL ) Of the first electrode may be connected. The driving voltage line DVL transmitting the driving voltage EVDD may be electrically connected to the third node N3. Hereinafter, the first to third nodes N1, N2, and N3 described herein are electrical nodes in the subpixel SP, and the first node N1 is also referred to as a gate node of the driving transistor DT. , The second node N2 is also referred to as a source node or a drain node of the driving transistor DT, and the third node N3 is also referred to as a drain node or a source node of the driving transistor DT. The second node N2 may be electrically connected to the first electrode of the light emitting element EL. Accordingly, the second node N2 may also be referred to as a first electrode of the light emitting element EL (may be an anode electrode, or may be a cathode electrode in some cases).

제1 트랜지스터(T1)는 다수의 데이터 라인(DL) 중 대응되는 데이터 라인(DL)과 제1 노드(N1) 간의 연결을 제어할 수 있다. 제1 트랜지스터(T1)는 게이트 노드에 인가되는 제1 스캔신호(SCAN1)에 의해 온-오프 됨으로써, 데이터 라인(DL)과 제1 노드(N1) 간의 연결을 제어할 수 있다. The first transistor T1 may control a connection between a corresponding data line DL and a first node N1 among a plurality of data lines DL. The first transistor T1 is turned on and off by the first scan signal SCAN1 applied to the gate node, thereby controlling the connection between the data line DL and the first node N1.

제1 트랜지스터(T1)는 구동 트랜지스터(DT)의 게이트 노드에 해당하는 제1 노드(N1)로 데이터 전압(VDATA)을 전달해주는 역할을 한다. The first transistor T1 serves to transfer the data voltage VDATA to the first node N1 corresponding to the gate node of the driving transistor DT.

제2 트랜지스터(T2)는 다수의 기준 라인(RL) 중 대응되는 기준 라인(RL)과 제2 노드(N2) 간의 연결을 제어할 수 있다. 제2 트랜지스터(T2)는 게이트 노드에 인가되는 제2 스캔신호(SCAN2)에 의해 온-오프 됨으로써, 기준 라인(RL)과 제2 노드(N2) 간의 연결을 제어할 수 있다. The second transistor T2 may control a connection between a corresponding reference line RL and a second node N2 among a plurality of reference lines RL. The second transistor T2 is turned on and off by the second scan signal SCAN2 applied to the gate node, thereby controlling the connection between the reference line RL and the second node N2.

제2 트랜지스터(T2)는 기준 라인(RL)에서 구동 트랜지스터(DT)의 소스 노드 또는 드레인 노드에 해당하는 제2 노드(N2)로 기준 전압(VREF)을 전달해주는 역할을 하거나, 구동 트랜지스터(DT)의 소스 노드 또는 드레인 노드에 해당하는 제2 노드(N2)의 전압을 기준 라인(RL)으로 전달해주는 역할을 수행할 수도 있다. The second transistor T2 serves to transfer the reference voltage VREF from the reference line RL to the second node N2 corresponding to the source node or drain node of the driving transistor DT, or the driving transistor DT ) May serve to transfer the voltage of the second node N2 corresponding to the source node or drain node of) to the reference line RL.

캐패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있다. 캐패시터(Cst)는 한 프레임 등의 정해진 시간 동안 양 단의 전압 차이를 유지해줄 수 있다. The capacitor Cst may be connected between the first node N1 and the second node N2. The capacitor Cst may maintain a voltage difference between both ends for a predetermined time, such as one frame.

한편, 캐패시터(Cst)는, 구동 트랜지스터(DT)의 게이트 노드와 소스 노드(또는 드레인 노드) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다. Meanwhile, the capacitor Cst is not a parasitic capacitor (eg, Cgs, Cgd), which is an internal capacitor existing between a gate node and a source node (or drain node) of the driving transistor DT, but a driving transistor ( It may be an external capacitor intentionally designed outside of DT).

구동 트랜지스터(DT), 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다. Each of the driving transistor DT, the first transistor T1, and the second transistor T2 may be an n-type transistor or a p-type transistor.

한편, 제1 스캔신호(SCAN1) 및 제2 스캔신호(SCAN2)는 별개의 게이트 신호일 수 있다. 이 경우, 제1 스캔신호(SCAN1) 및 제2 스캔신호(SCAN2)는 서로 다른 게이트 라인을 통해, 제1 트랜지스터(T1)의 게이트 노드 및 제2 트랜지스터(T2)의 게이트 노드로 각각 인가될 수도 있다.Meanwhile, the first scan signal SCAN1 and the second scan signal SCAN2 may be separate gate signals. In this case, the first scan signal SCAN1 and the second scan signal SCAN2 may be respectively applied to the gate node of the first transistor T1 and the gate node of the second transistor T2 through different gate lines. have.

경우에 따라서는, 제1 스캔신호(SCAN1) 및 제2 스캔신호(SCAN2)는 동일한 게이트 신호일 수도 있다. 이 경우, 제1 스캔신호(SCAN1) 및 제2 스캔신호(SCAN2)는 동일한 게이트 라인을 통해 제1 트랜지스터(T1)의 게이트 노드 및 제2 트랜지스터(T2)의 게이트 노드에 공통으로 인가될 수도 있다. In some cases, the first scan signal SCAN1 and the second scan signal SCAN2 may be the same gate signal. In this case, the first scan signal SCAN1 and the second scan signal SCAN2 may be commonly applied to the gate node of the first transistor T1 and the gate node of the second transistor T2 through the same gate line. .

표시패널(110)에 배치된 다수의 서브픽셀(SP) 각각에 포함된 회로 소자들은 구동 시간에 따라 열화 되고 고유의 특성치가 변할 수 있다. 이에 따라, 표시패널(110)의 다수의 서브픽셀(SP)에 포함된 회로 소자들 간의 특성치 편차가 발생할 수 있고, 표시패널(110)의 화상 표시를 위한 균일도가 떨어질 수 있다. Circuit elements included in each of the plurality of subpixels SP disposed on the display panel 110 may deteriorate according to driving time, and their characteristic values may change. Accordingly, a variation in characteristic values between circuit elements included in the plurality of subpixels SP of the display panel 110 may occur, and uniformity for image display of the display panel 110 may be degraded.

예를 들어, 서브픽셀(SP) 내 회로 소자의 특성치는, 구동 트랜지스터(DT)의 문턱전압, 구동 트랜지스터(DT)의 이동도, 발광 엘리먼트(EL)의 문턱전압 등을 포함할 수 있다. For example, the characteristic value of the circuit element in the subpixel SP may include a threshold voltage of the driving transistor DT, a mobility of the driving transistor DT, and a threshold voltage of the light emitting element EL.

따라서, 본 발명의 실시예들에 따른 표시장치(100)는 표시패널(110)의 다수의 서브픽셀(SP)에 포함된 회로 소자들의 특성치를 센싱하고, 회로 소자들 간의 특성치 편차를 보상해주기 위한 보상회로(20)를 포함할 수 있다. 아래에서는, 서브픽셀(SP)이 3T1C 구조 (제1 서브픽셀 구조)를 갖는 경우, 보상회로(20)를 제1 보상회로(20)라고 기재한다. Accordingly, the display device 100 according to the exemplary embodiment of the present invention senses characteristic values of circuit elements included in a plurality of subpixels SP of the display panel 110 and compensates for characteristic value deviations between circuit elements. It may include a compensation circuit 20. Below, when the sub-pixel SP has a 3T1C structure (first sub-pixel structure), the compensation circuit 20 is described as a first compensation circuit 20.

본 발명의 실시예들에 따른 표시장치(100)의 제1 보상회로(20)는, 기준 라인(RL)과 기준 전압 공급 노드(Nr) 간의 연결을 제어하는 기준 스위치(SPRE)와, 기준 라인(RL)의 전압을 센싱하는 센싱회로(200)와, 센싱회로(200)와 기준 라인(RL) 간의 연결을 제어하는 샘플링 스위치(SAM)를 포함할 수 있다. The first compensation circuit 20 of the display device 100 according to embodiments of the present invention includes a reference switch SPRE that controls a connection between a reference line RL and a reference voltage supply node Nr, and a reference line. A sensing circuit 200 for sensing the voltage of RL and a sampling switch SAM for controlling a connection between the sensing circuit 200 and the reference line RL may be included.

본 발명의 실시예들에 따른 표시장치(100)의 제1 보상회로(20)는, 센싱회로(200)에 의해 센싱된 전압을 토대로, 구동 트랜지스터들(DT)의 특성치 편차 또는 발광 엘리먼트들(EL)의 특성치 편차를 보상해주기 위한 보상값을 산출하고, 산출된 보상값에 따라 데이터를 가변하는 보상부(210)를 더 포함할 수 있다. Based on the voltage sensed by the sensing circuit 200, the first compensation circuit 20 of the display device 100 according to an exemplary embodiment of the present invention may have a characteristic value deviation of the driving transistors DT or the light emitting elements ( The compensation unit 210 may further include a compensation unit 210 that calculates a compensation value for compensating the deviation of the characteristic value of EL), and changes data according to the calculated compensation value.

본 발명의 실시예들에 따른 표시장치(100)의 제1 보상회로(20)는, 3T1C 구조를 갖는 서브픽셀(SP)을 더 포함할 수 있다. The first compensation circuit 20 of the display device 100 according to example embodiments may further include a subpixel SP having a 3T1C structure.

도 2를 참조하면, 본 발명의 실시예들에 따른 표시장치(100)의 데이터 구동회로(120)는, 영상 데이터(DATA)를 저장하는 다수의 래치(LAT), 영상 데이터(DATA)를 아날로그 전압의 데이터 전압(VDATA)으로 변환하는 다수의 디지털-아날로그 컨버터(DAC) 및 데이터 전압(VDATA)을 증폭하여 데이터 라인(DL)으로 출력하는 다수의 출력 버퍼(BUF) 등을 포함할 수 있다. Referring to FIG. 2, the data driving circuit 120 of the display device 100 according to the exemplary embodiment of the present invention converts a plurality of latches (LAT) for storing image data (DATA) and image data (DATA). It may include a plurality of digital-to-analog converters DAC that converts the voltage into a data voltage VDATA, and a plurality of output buffers BUFs that amplify the data voltage VDATA and output them to the data line DL.

다수의 래치(LAT), 다수의 디지털-아날로그 컨버터(DAC) 및 다수의 출력 버퍼(BUF) 각각은 다수의 데이터 라인(DL) 각각에 대응될 수 있다. Each of the plurality of latches LAT, the plurality of digital-to-analog converters DAC, and the plurality of output buffers BUF may correspond to each of the plurality of data lines DL.

도 2를 참조하면, 기준 스위치(SRPE), 샘플링 스위치(SAM) 및 센싱회로(200)는 데이터 구동회로(120)에 포함될 수 있다. 보상부(210)는 컨트롤러(140)에 포함될 수 있다. Referring to FIG. 2, the reference switch SRPE, the sampling switch SAM, and the sensing circuit 200 may be included in the data driving circuit 120. The compensation unit 210 may be included in the controller 140.

도 2를 참조하면, 제1 보상회로(20)가 3T1C 구조의 서브픽셀(SP)에서, 구동 트랜지스터(DT)의 문턱전압(Vth) 또는 이동도(μ)를 센싱하는 경우, 센싱 경로는 구동 트랜지스터(DT), 제2 트랜지스터(T2) 및 기준 라인(RL)을 포함한다. 여기서, 센싱 경로는 센싱회로(200)가 기준 라인(RL)의 전압을 센싱할 때 기준 라인(RL)과 전기적으로 연결되는 모든 배선 및 소자들을 의미한다. Referring to FIG. 2, when the first compensation circuit 20 senses the threshold voltage Vth or the mobility μ of the driving transistor DT in the subpixel SP having a 3T1C structure, the sensing path is driven. The transistor DT, the second transistor T2, and the reference line RL are included. Here, the sensing path refers to all wirings and devices electrically connected to the reference line RL when the sensing circuit 200 senses the voltage of the reference line RL.

도 2를 참조하면, 제1 보상회로(20)가 3T1C 구조의 서브픽셀(SP)에서, 발광 엘리먼트(EL)의 문턱전압(Vth)을 센싱하는 경우, 센싱 경로는 발광 엘리먼트(EL), 제2 트랜지스터(T2) 및 기준 라인(RL)을 포함한다. Referring to FIG. 2, when the first compensation circuit 20 senses the threshold voltage Vth of the light emitting element EL in the subpixel SP having a 3T1C structure, the sensing path is the light emitting element EL, Two transistors T2 and a reference line RL are included.

도 2를 참조하면, 제1 보상회로(20)가 3T1C 구조의 서브픽셀(SP)에서, 발광 엘리먼트(EL)의 문턱전압(Vth)을 센싱하기 위한 구동 시, 구동 트랜지스터(DT)를 사용하기 때문에, 구동 트랜지스터(DT)의 영향을 받은 상태에서, 발광 엘리먼트(EL)의 문턱전압(Vth)을 센싱하게 된다. 따라서, 제1 보상회로(20)는 발광 엘리먼트(EL)의 문턱전압(Vth)을 정확하게 센싱할 수 없다. Referring to FIG. 2, when the first compensation circuit 20 is driven to sense the threshold voltage Vth of the light emitting element EL in the subpixel SP having a 3T1C structure, the driving transistor DT is used. Therefore, in a state under the influence of the driving transistor DT, the threshold voltage Vth of the light emitting element EL is sensed. Accordingly, the first compensation circuit 20 cannot accurately sense the threshold voltage Vth of the light emitting element EL.

또한, 둘 이상의 서브픽셀 열이 하나의 기준 라인(RL)을 공유하는 경우, 제1 보상회로(20)가 3T1C 구조의 서브픽셀(SP)에서, 발광 엘리먼트(EL)의 문턱전압(Vth)을 센싱할 때, 제2 트랜지스터(T2)를 통해 인접 서브픽셀들(SP)의 영향을 받을 수 있다. 따라서, 제1 보상회로(20)는 발광 엘리먼트(EL)의 문턱전압(Vth)을 정확하게 센싱할 수 없다. In addition, when two or more subpixel columns share one reference line RL, the first compensation circuit 20 adjusts the threshold voltage Vth of the light emitting element EL in the subpixel SP having a 3T1C structure. During sensing, the adjacent subpixels SP may be affected through the second transistor T2. Accordingly, the first compensation circuit 20 cannot accurately sense the threshold voltage Vth of the light emitting element EL.

아래에서는, 발광 엘리먼트(EL)의 문턱전압(Vth)을 보다 정확하게 센싱하기 위한 제2 서브픽셀 구조 (4T1C)와, 이에 기반한 진보된 제2 보상회로(30)를 설명한다. Hereinafter, a second subpixel structure 4T1C for more accurately sensing the threshold voltage Vth of the light emitting element EL, and an advanced second compensation circuit 30 based thereon will be described.

도 3은 본 발명의 실시예들에 따른 표시장치(100)에서, 제2 서브픽셀 구조(4T1C)를 기반으로 하는 진보된 제2 보상회로(30)를 나타낸 도면이고, 도 4는 본 발명의 실시예들에 따른 표시장치(100)의 진보된 제2 보상회로(30)에서, 제1 연결제어회로(310) 및 제2 연결제어회로(320)가 제1 제어 스위치(CT1) 및 제2 제어 스위치(CT2)로 각각 구현된 경우를 나타낸 도면이다. 3 is a diagram showing an advanced second compensation circuit 30 based on a second subpixel structure 4T1C in the display device 100 according to the exemplary embodiments, and FIG. 4 is In the advanced second compensation circuit 30 of the display device 100 according to the embodiments, the first connection control circuit 310 and the second connection control circuit 320 are provided with a first control switch CT1 and a second control circuit. It is a diagram showing a case each implemented by the control switch (CT2).

도 3을 참조하면, 본 발명의 실시예들에 따른 표시장치(100)의 각 서브픽셀(SP)은 발광 엘리먼트(EL), 구동 트랜지스터(DT), 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3) 및 캐패시터(Cst)를 포함할 수 있다. Referring to FIG. 3, each subpixel SP of the display device 100 according to the exemplary embodiment of the present invention includes a light emitting element EL, a driving transistor DT, a first transistor T1, and a second transistor. T2), a third transistor T3, and a capacitor Cst may be included.

본 발명의 실시예들에 따른 표시장치(100)의 각 서브픽셀(SP)은, 발광 엘리먼트(EL)를 구동하기 위하여, 4개의 트랜지스터(DT, T1, T2, T3)와 1개의 캐패시터(Cst)를 포함하는 4T1C 구조 (제2 서브픽셀 구조)를 가질 수 있다. Each subpixel SP of the display device 100 according to the exemplary embodiments of the present invention includes four transistors DT, T1, T2, T3 and one capacitor Cst in order to drive the light emitting element EL. ) May have a 4T1C structure (a second subpixel structure).

발광 엘리먼트(EL)는 제1 전극 및 제2 전극을 포함할 수 있다. 발광 엘리먼트(EL)의 제1 전극은 각 서브픽셀(SP)마다 배치될 수 있는 애노드 전극일 수 있으며, 제2 노드(N1)와 전기적으로 연결될 수 있다. The light emitting element EL may include a first electrode and a second electrode. The first electrode of the light emitting element EL may be an anode electrode that may be disposed for each subpixel SP, and may be electrically connected to the second node N1.

발광 엘리먼트(EL)의 제2 전극은 캐소드 전극일 수 있으며, 기저전압(EVSS)이 인가될 수 있다. 기저전압(EVSS)은 다수의 서브픽셀(SP)에 공통으로 인가되는 공통전압일 수 있다. The second electrode of the light emitting element EL may be a cathode electrode, and a base voltage EVSS may be applied. The base voltage EVSS may be a common voltage commonly applied to the plurality of subpixels SP.

예를 들어, 발광 엘리먼트(EL)는 유기발광다이오드(OLED), 발광다이오드(LED) 등일 수 있다. For example, the light emitting element EL may be an organic light emitting diode (OLED), a light emitting diode (LED), or the like.

구동 트랜지스터(DT)는 발광 엘리먼트(EL)를 구동하기 위한 트랜지스터로서, 제1 노드(N1)에 연결된 게이트 노드와, 제2 노드(N2)에 연결된 소스 노드 또는 드레인 노드와, 제3 노드(N3)에 연결된 드레인 노드 또는 소스 노드를 포함할 수 있다. The driving transistor DT is a transistor for driving the light emitting element EL, and includes a gate node connected to the first node N1, a source node or a drain node connected to the second node N2, and a third node N3. ) May include a drain node or a source node connected to it.

각 서브픽셀(SP) 내에 존재하는 3개의 주요 노드(N1, N2, N3) 중에서, 제1 노드(N1)는 제1 트랜지스터(T1)의 소스 노드 또는 드레인 노드가 연결되고, 제2 노드(N2)는 제2 트랜지스터(T2)의 소스 노드 또는 드레인 노드가 연결되고, 발광 엘리먼트(EL)의 제1 전극이 연결될 수 있으며, 제3 노드(N3)에는 구동 전압(EVDD)이 인가될 수 있다. Among the three main nodes N1, N2, and N3 existing in each subpixel SP, the first node N1 is connected to the source node or the drain node of the first transistor T1, and the second node N2 ) May be connected to the source node or the drain node of the second transistor T2, the first electrode of the light emitting element EL may be connected, and the driving voltage EVDD may be applied to the third node N3.

제1 트랜지스터(T1)는 다수의 데이터 라인(DL) 중 대응되는 데이터 라인(DL)과 제1 노드(N1) 간의 연결을 제어할 수 있다. 제1 트랜지스터(T1)는 게이트 노드에 인가되는 제1 스캔신호(SCAN1)에 의해 온-오프 됨으로써, 데이터 라인(DL)과 제1 노드(N1) 간의 연결을 제어할 수 있다. The first transistor T1 may control a connection between a corresponding data line DL and a first node N1 among a plurality of data lines DL. The first transistor T1 is turned on and off by the first scan signal SCAN1 applied to the gate node, thereby controlling the connection between the data line DL and the first node N1.

제1 트랜지스터(T1)는 구동 트랜지스터(DT)의 게이트 노드에 해당하는 제1 노드(N1)로 데이터 전압(VDATA)을 전달해주는 역할을 한다. The first transistor T1 serves to transfer the data voltage VDATA to the first node N1 corresponding to the gate node of the driving transistor DT.

제2 트랜지스터(T2)는 다수의 기준 라인(RL) 중 대응되는 기준 라인(RL)과 제2 노드(N2) 간의 연결을 제어할 수 있다. 제2 트랜지스터(T2)는 게이트 노드에 인가되는 제2 스캔신호(SCAN2)에 의해 온-오프 됨으로써, 기준 라인(RL)과 제2 노드(N2) 간의 연결을 제어할 수 있다. The second transistor T2 may control a connection between a corresponding reference line RL and a second node N2 among a plurality of reference lines RL. The second transistor T2 is turned on and off by the second scan signal SCAN2 applied to the gate node, thereby controlling the connection between the reference line RL and the second node N2.

제2 트랜지스터(T2)는 기준 라인(RL)에서 구동 트랜지스터(DT)의 소스 노드 또는 드레인 노드에 해당하는 제2 노드(N2)로 기준 전압(VREF)을 전달해주는 역할을 하거나, 구동 트랜지스터(DT)의 소스 노드 또는 드레인 노드에 해당하는 제2 노드(N2)의 전압을 기준 라인(RL)으로 전달해주는 역할을 수행할 수도 있다. The second transistor T2 serves to transfer the reference voltage VREF from the reference line RL to the second node N2 corresponding to the source node or drain node of the driving transistor DT, or the driving transistor DT ) May serve to transfer the voltage of the second node N2 corresponding to the source node or drain node of) to the reference line RL.

캐패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있다. 캐패시터(Cst)는 한 프레임 등의 정해진 시간 동안 양 단의 전압 차이를 유지해줄 수 있다. The capacitor Cst may be connected between the first node N1 and the second node N2. The capacitor Cst may maintain a voltage difference between both ends for a predetermined time, such as one frame.

캐패시터(Cst)는, 구동 트랜지스터(DT)의 게이트 노드와 소스 노드(또는 드레인 노드) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다. The capacitor Cst is not a parasitic capacitor (eg, Cgs, Cgd), which is an internal capacitor existing between a gate node and a source node (or drain node) of the driving transistor DT, but a driving transistor DT. It may be an external capacitor intentionally designed outside of

구동 트랜지스터(DT), 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다. Each of the driving transistor DT, the first transistor T1, and the second transistor T2 may be an n-type transistor or a p-type transistor.

한편, 제1 스캔신호(SCAN1) 및 제2 스캔신호(SCAN2)는 별개의 게이트 신호일 수 있다. 이 경우, 제1 스캔신호(SCAN1) 및 제2 스캔신호(SCAN2)는 서로 다른 게이트 라인을 통해, 제1 트랜지스터(T1)의 게이트 노드 및 제2 트랜지스터(T2)의 게이트 노드로 각각 인가될 수도 있다.Meanwhile, the first scan signal SCAN1 and the second scan signal SCAN2 may be separate gate signals. In this case, the first scan signal SCAN1 and the second scan signal SCAN2 may be respectively applied to the gate node of the first transistor T1 and the gate node of the second transistor T2 through different gate lines. have.

경우에 따라서는, 제1 스캔신호(SCAN1) 및 제2 스캔신호(SCAN2)는 동일한 게이트 신호일 수도 있다. 이 경우, 제1 스캔신호(SCAN1) 및 제2 스캔신호(SCAN2)는 동일한 게이트 라인을 통해 제1 트랜지스터(T1)의 게이트 노드 및 제2 트랜지스터(T2)의 게이트 노드에 공통으로 인가될 수도 있다. In some cases, the first scan signal SCAN1 and the second scan signal SCAN2 may be the same gate signal. In this case, the first scan signal SCAN1 and the second scan signal SCAN2 may be commonly applied to the gate node of the first transistor T1 and the gate node of the second transistor T2 through the same gate line. .

제1 스캔신호(SCAN1) 및 제2 스캔신호(SCAN2) 중 제2 스캔신호(SCAN2)는 디스플레이 구동 기간은 물론, 구동 트랜지스터(DT)의 특성치(문턱전압, 이동도)를 센싱하기 위한 센싱 구동 기간에 사용되기 때문에 센싱신호라고도 한다. The second scan signal SCAN2 of the first scan signal SCAN1 and the second scan signal SCAN2 is a sensing drive for sensing characteristic values (threshold voltage, mobility) of the driving transistor DT as well as the display driving period. It is also called a sensing signal because it is used in a period.

도 3을 참조하면, 제2 서브픽셀 구조(4T1C)를 갖는 서브픽셀(SP)은, 제1 서브픽셀 구조(3T1C)를 갖는 서브픽셀(SP)에 비해, 데이터 라인(DL)과 제2 노드(N2) 간의 연결을 제어하는 제3 트랜지스터(T3)를 더 포함한다. Referring to FIG. 3, a subpixel SP having a second subpixel structure 4T1C has a data line DL and a second node compared to the subpixel SP having a first subpixel structure 3T1C. It further includes a third transistor T3 for controlling the connection between (N2).

제3 트랜지스터(T3)는 게이트 노드에 인가되는 게이트 신호(E_SEN)에 의해 온-오프가 제어될 수 있다. 제3 트랜지스터(T3)는 발광 엘리먼트(EL)의 문턱전압(Vth)을 센싱하기 위한 센싱 구동 기간 동안 턴-온 될 수 있다. On-off of the third transistor T3 may be controlled by the gate signal E_SEN applied to the gate node. The third transistor T3 may be turned on during a sensing driving period for sensing the threshold voltage Vth of the light emitting element EL.

제3 트랜지스터(T3)의 게이트 노드에 인가되는 게이트 신호(E_SEN)는 발광 엘리먼트(EL)의 문턱전압(Vth)을 센싱하기 위한 구동 기간을 제어하는 신호일 수 있다. The gate signal E_SEN applied to the gate node of the third transistor T3 may be a signal for controlling a driving period for sensing the threshold voltage Vth of the light emitting element EL.

본 발명의 실시예들에 따른 표시장치(100)의 데이터 구동회로(120)는 다수의 데이터 라인(DL)으로 데이터 전압들을 각각 출력하는 다수의 출력 버퍼(BUF)를 포함할 수 있다. The data driving circuit 120 of the display device 100 according to embodiments of the present invention may include a plurality of output buffers BUFs each outputting data voltages to a plurality of data lines DL.

아래에서는, 서브픽셀(SP)이 4T1C 구조 (제2 서브픽셀 구조)를 갖는 경우, 진보된 보상회로(30)를 제2 보상회로(30)라고 기재한다. In the following, when the subpixel SP has a 4T1C structure (second subpixel structure), the advanced compensation circuit 30 is described as a second compensation circuit 30.

도 3을 참조하면, 본 발명의 실시예들에 따른 표시장치(100)의 제2 보상회로(30)는, 기준 라인(RL)과 기준 전압 공급 노드(Nr) 간의 연결을 제어하는 기준 스위치(SPRE)와, 기준 라인(RL)의 전압을 센싱하는 센싱회로(200)와, 센싱회로(200)와 기준 라인(RL) 간의 연결을 제어하는 샘플링 스위치(SAM) 등을 포함할 수 있다. Referring to FIG. 3, the second compensation circuit 30 of the display device 100 according to exemplary embodiments of the present invention includes a reference switch for controlling a connection between a reference line RL and a reference voltage supply node Nr. SPRE), a sensing circuit 200 for sensing a voltage of the reference line RL, and a sampling switch SAM for controlling a connection between the sensing circuit 200 and the reference line RL.

도 3을 참조하면, 본 발명의 실시예들에 따른 표시장치(100)의 제2 보상회로(30)는, 센싱회로(200)에 의해 센싱된 전압을 토대로, 구동 트랜지스터들(DT)의 특성치 편차 또는 발광 엘리먼트들(EL)의 특성치 편차를 보상해주기 위한 보상값을 산출하고, 산출된 보상값에 따라 데이터를 가변하는 보상부(210)를 더 포함할 수 있다. Referring to FIG. 3, the second compensation circuit 30 of the display device 100 according to the exemplary embodiments of the present invention is based on the voltage sensed by the sensing circuit 200, based on the characteristic values of the driving transistors DT. The compensation unit 210 may further include a compensation unit 210 that calculates a compensation value for compensating for a deviation or a characteristic value deviation of the light emitting elements EL, and changes data according to the calculated compensation value.

도 3을 참조하면, 본 발명의 실시예들에 따른 표시장치(100)의 제2 보상회로(30)는, 다수의 데이터 라인(DL)과 다수의 기준 라인(RL) 간의 연결을 제어하는 제1 연결제어회로(310)를 더 포함할 수 있다. Referring to FIG. 3, the second compensation circuit 30 of the display device 100 according to the exemplary embodiment of the present invention is configured to control a connection between a plurality of data lines DL and a plurality of reference lines RL. 1 may further include a connection control circuit 310.

도 3을 참조하면, 본 발명의 실시예들에 따른 표시장치(100)의 제2 보상회로(30)는, 데이터 구동회로(120) 내 다수의 출력 버퍼(BUF)와 다수의 데이터 라인(DL) 간의 연결을 제어하는 제2 연결제어회로(320)를 더 포함할 수 있다. Referring to FIG. 3, the second compensation circuit 30 of the display device 100 according to embodiments of the present invention includes a plurality of output buffers BUF and a plurality of data lines DL in the data driving circuit 120. ) It may further include a second connection control circuit 320 for controlling the connection.

도 4를 참조하면, 제1 연결제어회로(310)는 다수의 데이터 라인(DL)과 다수의 기준 라인(RL) 간의 연결을 제어하는 회로로서, 다수의 데이터 라인(DL)의 개수만큼 존재하는 다수의 제1 제어 스위치(CT1) 등을 포함할 수 있다. Referring to FIG. 4, the first connection control circuit 310 is a circuit that controls the connection between a plurality of data lines DL and a plurality of reference lines RL, and exists as many as the number of data lines DL. It may include a plurality of first control switches CT1, and the like.

제1 제어 스위치(CT1)는 트랜지스터로 구현될 수 있다. The first control switch CT1 may be implemented as a transistor.

제1 제어 스위치(CT1)는 게이트 노드에 인가되는 게이트 신호(E_SEN_EN)에 의해 온-오프가 제어될 수 있다. 제1 제어 스위치(CT1)는 발광 엘리먼트(EL)의 문턱전압(Vth)을 센싱하기 위한 센싱 구동 기간 중 일정 시간(초기화 기간) 동안 턴-온 될 수 있다. On-off of the first control switch CT1 may be controlled by the gate signal E_SEN_EN applied to the gate node. The first control switch CT1 may be turned on for a predetermined time (initialization period) during a sensing driving period for sensing the threshold voltage Vth of the light emitting element EL.

제1 제어 스위치(CT1)의 게이트 노드에 인가되는 게이트 신호(E_SEN_EN)는 발광 엘리먼트(EL)의 문턱전압(Vth)을 센싱하기 위한 구동을 인에이블 시키는 신호일 수 있다. The gate signal E_SEN_EN applied to the gate node of the first control switch CT1 may be a signal for enabling driving to sense the threshold voltage Vth of the light emitting element EL.

도 4를 참조하면, 제2 연결제어회로(320)는 다수의 출력 버퍼(BUF)와 다수의 데이터 라인(DL) 간의 연결을 제어하는 회로로서, 다수의 데이터 라인(DL)의 개수만큼 존재하는 다수의 제2 제어 스위치(CT2)를 포함할 수 있다. Referring to FIG. 4, the second connection control circuit 320 is a circuit that controls the connection between a plurality of output buffers BUF and a plurality of data lines DL, and exists as many as the number of data lines DL. A plurality of second control switches CT2 may be included.

제2 제어 스위치(CT2)는 트랜지스터로 구현될 수 있다. 제2 제어 스위치(CT2)는 게이트 노드에 인가되는 게이트 신호(OUT_EN)에 의해 온-오프가 제어될 수 있다. The second control switch CT2 may be implemented as a transistor. On-off of the second control switch CT2 may be controlled by the gate signal OUT_EN applied to the gate node.

제2 제어 스위치(CT2)는, 해당 데이터 라인(DL)과 연결된 서브픽셀들(SP) 중 적어도 하나의 서브픽셀(SP)에 데이터 전압(VDATA)이 공급되어야 하는 경우, 턴-온 될 수 있다. 여기서, 데이터 전압(VDATA)은 디스플레이 구동을 위한 데이터 전압일 수도 있고, 구동 트랜지스터(DT)의 문턱전압 또는 이동도를 센싱하기 위한 구동 기간 동안 공급되는 데이터 전압일 수도 있고, 발광 엘리먼트(EL)의 문턱전압을 센싱하기 위한 구동 기간 동안 공급되는 데이터 전압일 수도 있다. The second control switch CT2 may be turned on when the data voltage VDATA is to be supplied to at least one subpixel SP of the subpixels SP connected to the corresponding data line DL. . Here, the data voltage VDATA may be a data voltage for driving the display, a threshold voltage of the driving transistor DT or a data voltage supplied during a driving period for sensing mobility, or the light emitting element EL. It may be a data voltage supplied during a driving period for sensing the threshold voltage.

특히, 제2 제어 스위치(CT2)는, 발광 엘리먼트(EL)의 문턱전압(Vth)을 센싱하기 위한 센싱 구동 기간 중 일정 시간(초기화 기간) 동안 턴-온 될 수 있다. In particular, the second control switch CT2 may be turned on for a predetermined time (initialization period) during a sensing driving period for sensing the threshold voltage Vth of the light emitting element EL.

도 4를 참조하면, 제2 서브픽셀 구조(4T1C)를 갖는 서브픽셀(SP)이 이미지 표시를 위해 구동되는 구동 기간 (이하, 노말 구동 기간 또는 디스플레이 구동 기간)이라고도 함) 동안, 해당 서브픽셀(SP) 내 제1 노드(N1) 및 제2 노드(N2) 각각의 전압 상태를 초기화 하기 위한 초기화 기간과, 해당 서브픽셀(SP) 내 제2 노드(N2)의 전압이 변동하는 전압 변동 기간과, 해당 서브픽셀(SP) 내 제2 노드(N2)의 변동된 전압에 따라 발광 엘리먼트(EL)이 발광하는 발광 기간 등을 포함할 수 있다. Referring to FIG. 4, during a driving period in which a subpixel SP having a second subpixel structure 4T1C is driven for image display (hereinafter, also referred to as a normal driving period or a display driving period), the corresponding subpixel ( SP) an initialization period for initializing the voltage states of each of the first node N1 and the second node N2, a voltage fluctuation period in which the voltage of the second node N2 in the subpixel SP varies, and , A light-emitting period in which the light-emitting element EL emits light according to the changed voltage of the second node N2 in the sub-pixel SP.

제3 트랜지스터(T3), 제1 제어 스위치(CT1) 및 제2 제어 스위치(CT2)는 디스플레이 구동 기간 (노말 구동 기간) 동안 턴-오프 상태일 수 있다. The third transistor T3, the first control switch CT1, and the second control switch CT2 may be in a turn-off state during the display driving period (normal driving period).

디스플레이 구동 기간 (노말 구동 기간) 동안, 제3 트랜지스터(T3), 제1 제어 스위치(CT1) 및 제2 제어 스위치(CT2)는 턴-오프 상태이므로, 제2 서브픽셀 구조(4T1C)를 갖는 서브픽셀(SP)은 제1 서브픽셀 구조(3T1C)를 갖는 서브픽셀(SP)과 동일하게 구동될 수 있다. During the display driving period (normal driving period), the third transistor T3, the first control switch CT1, and the second control switch CT2 are in a turn-off state, and thus the sub-pixel structure 4T1C is The pixel SP may be driven in the same manner as the subpixel SP having the first subpixel structure 3T1C.

도 4를 참조하면, 제2 서브픽셀 구조(4T1C)를 갖는 서브픽셀(SP) 내 구동 트랜지스터(DT)의 문턱전압(Vth)을 센싱하기 위한 구동 기간 (이하, DT 문턱전압 센싱 구동 기간이라고도 함)은, 해당 서브픽셀(SP) 내 제1 노드(N1) 및 제2 노드(N2) 각각의 전압 상태를 초기화 하기 위한 초기화 기간과, 해당 서브픽셀(SP) 내 제2 노드(N2)의 전압이 변동하는 전압 변동 기간과, 해당 서브픽셀(SP) 내 제2 노드(N2)의 전압 변동이 중지되거나 느려지는 포화 기간 등을 포함할 수 있다. Referring to FIG. 4, a driving period for sensing the threshold voltage Vth of the driving transistor DT in the subpixel SP having the second subpixel structure 4T1C (hereinafter, also referred to as the DT threshold voltage sensing driving period) ) Is an initialization period for initializing the voltage state of each of the first node N1 and the second node N2 in the subpixel SP, and the voltage of the second node N2 in the subpixel SP This fluctuating voltage fluctuation period and a saturation period in which voltage fluctuation of the second node N2 in the subpixel SP is stopped or slowed may be included.

도 4를 참조하면, 제2 서브픽셀 구조(4T1C)를 갖는 서브픽셀(SP) 내 구동 트랜지스터(DT)의 이동도(μ)를 센싱하기 위한 구동 기간 (이하, DT 이동도 센싱 구동 기간이라고도 함)은, 해당 서브픽셀(SP) 내 제1 노드(N1) 및 제2 노드(N2) 각각의 전압 상태를 초기화 하기 위한 초기화 기간과, 해당 서브픽셀(SP) 내 제2 노드(N2)의 전압이 변동하는 전압 변동 기간 등을 포함할 수 있다. Referring to FIG. 4, a driving period for sensing the mobility μ of the driving transistor DT in the subpixel SP having the second subpixel structure 4T1C (hereinafter also referred to as DT mobility sensing driving period) ) Is an initialization period for initializing the voltage state of each of the first node N1 and the second node N2 in the subpixel SP, and the voltage of the second node N2 in the subpixel SP This fluctuating voltage fluctuation period may be included.

제3 트랜지스터(T3), 제1 제어 스위치(CT1) 및 제2 제어 스위치(CT2)는 DT 문턱전압 센싱 구동 기간 동안 턴-오프 상태일 수 있다. The third transistor T3, the first control switch CT1, and the second control switch CT2 may be in a turn-off state during the DT threshold voltage sensing driving period.

제3 트랜지스터(T3), 제1 제어 스위치(CT1) 및 제2 제어 스위치(CT2)는 DT 이동도 센싱 구동 기간 동안 턴-오프 상태일 수 있다. The third transistor T3, the first control switch CT1, and the second control switch CT2 may be in a turn-off state during the DT mobility sensing driving period.

DT 문턱전압 센싱 구동 기간 및 DT 이동도 센싱 구동 기간 동안, 제3 트랜지스터(T3), 제1 제어 스위치(CT1) 및 제2 제어 스위치(CT2)는 턴-오프 상태이므로, 제2 서브픽셀 구조(4T1C)를 갖는 서브픽셀(SP)은 제1 서브픽셀 구조(3T1C)를 갖는 서브픽셀(SP)과 동일하게 구동될 수 있다. During the DT threshold voltage sensing driving period and the DT mobility sensing driving period, since the third transistor T3, the first control switch CT1, and the second control switch CT2 are in a turn-off state, the second subpixel structure ( The subpixel SP having the 4T1C) may be driven in the same manner as the subpixel SP having the first subpixel structure 3T1C.

도 4를 참조하면, 제2 서브픽셀 구조(4T1C)를 갖는 서브픽셀(SP) 내 발광 엘리먼트(EL)의 문턱전압(Vth)을 센싱하기 위한 구동 기간 (이하, EL 문턱전압 센싱 구동 기간 또는 EL 열화 센싱 구동 기간이라고도 함)은, 해당 서브픽셀(SP) 내 제1 노드(N1) 및 제2 노드(N2) 각각의 전압 상태를 초기화 하기 위한 초기화 기간과, 해당 서브픽셀(SP) 내 제2 노드(N2)의 전압이 변동하는 전압 변동 기간과, 해당 서브픽셀(SP) 내 제2 노드(N2)의 전압 변동이 중지되거나 느려지는 포화 기간 등을 포함할 수 있다. Referring to FIG. 4, a driving period for sensing a threshold voltage Vth of a light emitting element EL in a subpixel SP having a second subpixel structure 4T1C (hereinafter, an EL threshold voltage sensing driving period or EL The deterioration sensing driving period) is an initialization period for initializing the voltage state of each of the first node N1 and the second node N2 in the subpixel SP, and a second period in the corresponding subpixel SP. The voltage fluctuation period in which the voltage of the node N2 fluctuates, and a saturation period in which the voltage fluctuation of the second node N2 in the subpixel SP is stopped or slowed may be included.

서브픽셀(SP) 내 제3 트랜지스터(T3)는 EL 열화 센싱 구동 기간 동안 내내 턴-온 상태일 수 있다. 서브픽셀(SP)의 외부에 위치하는 제1 제어 스위치(CT1) 및 제2 제어 스위치(CT2)는 EL 열화 센싱 구동 기간 중 초기화 기간 동안 턴-온 되었다가, 전압 변동 기간과 포화 기간 동안 턴-오프 될 수 있다. The third transistor T3 in the subpixel SP may be in a turned-on state throughout the EL deterioration sensing driving period. The first control switch CT1 and the second control switch CT2 positioned outside the subpixel SP are turned on during the initialization period during the EL degradation sensing driving period, and then turned on during the voltage fluctuation period and the saturation period. Can be off.

제1 제어 스위치(CT1) 및 제2 제어 스위치(CT2)는 n형 트랜지스터 또는 p형 트랜지스터일 수 있다. 이하에서는, 설명의 편의를 위하여, 제1 제어 스위치(CT1) 및 제2 제어 스위치(CT2)는 n형 트랜지스터인 것으로 예를 든다. The first control switch CT1 and the second control switch CT2 may be an n-type transistor or a p-type transistor. Hereinafter, for convenience of description, the first control switch CT1 and the second control switch CT2 are exemplified as n-type transistors.

도 5는 본 발명의 실시예들에 따른 표시장치(100)에서, 도 2의 제1 보상회로(20)와 도 3 및 도 4의 진보된 제2 보상회로(30) 각각에 대하여, 구동 트랜지스터(DT)의 문턱전압(Vth) / 이동도(μ)의 센싱 경로와, 발광 엘리먼트(EL)의 문턱전압(Vth)의 센싱 경로를 나타낸 도면이다. 5 illustrates a driving transistor for each of the first compensation circuit 20 of FIG. 2 and the advanced second compensation circuit 30 of FIGS. 3 and 4 in the display device 100 according to the exemplary embodiments of the present invention. A diagram showing a sensing path of the threshold voltage (Vth) / mobility (μ) of (DT) and a sensing path of the threshold voltage (Vth) of the light emitting element (EL).

도 5를 참조하면, 제1 보상회로(20) 및 제2 보상회로(30) 각각에 포함된 센싱회로(200)는 아날로그-디지털 컨버터(ADC) 등을 포함할 수 있으며, 경우에 따라서, 아날로그-디지털 컨버터(ADC) 이외에, 전류-전압 변환기(Current-to-Voltage Converter) 또는 캐패시터 등을 더 포함할 수 있다. Referring to FIG. 5, the sensing circuit 200 included in each of the first compensation circuit 20 and the second compensation circuit 30 may include an analog-to-digital converter (ADC), and in some cases, an analog -In addition to the digital converter (ADC), it may further include a current-to-voltage converter (Current-to-Voltage Converter) or a capacitor.

도 5를 참조하면, 제1 보상회로(20)가 제1 서브픽셀 구조인 3T1C 구조의 서브픽셀(SP)에 포함된 구동 트랜지스터(DT)의 문턱전압(Vth) 또는 이동도(μ)를 센싱하는 경우, 센싱 경로는 구동 트랜지스터(DT), 제2 트랜지스터(T2) 및 기준 라인(RL)을 포함한다. 5, a first compensation circuit 20 senses a threshold voltage (Vth) or mobility (μ) of a driving transistor DT included in a subpixel SP having a 3T1C structure, which is a first subpixel structure. In this case, the sensing path includes the driving transistor DT, the second transistor T2 and the reference line RL.

도 5를 참조하면, 진보된 제2 보상회로(30)가 제2 서브픽셀 구조인 4T1C 구조의 서브픽셀(SP)에 포함된 구동 트랜지스터(DT)의 문턱전압(Vth) 또는 이동도(μ)를 센싱하는 경우, 센싱 경로는 구동 트랜지스터(DT), 제2 트랜지스터(T2) 및 기준 라인(RL)을 포함한다. Referring to FIG. 5, the advanced second compensation circuit 30 is a threshold voltage (Vth) or mobility (μ) of a driving transistor DT included in a subpixel SP having a 4T1C structure, which is a second subpixel structure. In the case of sensing, the sensing path includes a driving transistor DT, a second transistor T2 and a reference line RL.

전술한 바와 같이, DT 문턱전압 센싱 구동 기간 및 DT 이동도 센싱 구동 기간 동안, 제2 보상회로(30)에서 제3 트랜지스터(T3), 제1 제어 스위치(CT1) 및 제2 제어 스위치(CT2)는 턴-오프 상태이기 때문에, 제2 보상회로(30)에서 구동 트랜지스터(DT)의 문턱전압(Vth) 및 이동도(μ)의 센싱 경로는, 제1 보상회로(20)에서 구동 트랜지스터(DT)의 문턱전압(Vth) 및 이동도(μ)의 센싱 경로와 동일하다. As described above, during the DT threshold voltage sensing driving period and the DT mobility sensing driving period, the third transistor T3, the first control switch CT1, and the second control switch CT2 in the second compensation circuit 30 Since is in the turn-off state, the sensing path of the threshold voltage Vth and the mobility μ of the driving transistor DT in the second compensation circuit 30 is determined by the driving transistor DT in the first compensation circuit 20. It is the same as the sensing path of the threshold voltage (Vth) and mobility (μ) of ).

도 5를 참조하면, 제1 보상회로(20)가 제1 서브픽셀 구조인 3T1C 구조의 서브픽셀(SP)에 포함된 발광 엘리먼트(EL)의 문턱전압(Vth)을 센싱하는 경우, 센싱 경로는 발광 엘리먼트(EL), 제2 트랜지스터(T2) 및 기준 라인(RL)을 포함한다. Referring to FIG. 5, when the first compensation circuit 20 senses the threshold voltage Vth of the light emitting element EL included in the subpixel SP of the 3T1C structure, which is the first subpixel structure, the sensing path is The light emitting element EL, the second transistor T2, and the reference line RL are included.

이에 비해, 도 5를 참조하면, 제2 보상회로(30)가 제2 서브픽셀 구조인 4T1C 구조의 서브픽셀(SP)에 포함된 발광 엘리먼트(EL)의 문턱전압(Vth)을 센싱하는 경우, 센싱 경로는 발광 엘리먼트(EL), 제2 트랜지스터(T2) 및 기준 라인(RL)을 포함한다. In contrast, referring to FIG. 5, when the second compensation circuit 30 senses the threshold voltage Vth of the light emitting element EL included in the subpixel SP of the 4T1C structure, which is the second subpixel structure, The sensing path includes a light emitting element EL, a second transistor T2, and a reference line RL.

제2 보상회로(30)에서 발광 엘리먼트(EL)의 문턱전압(Vth)의 센싱 경로는, 제1 보상회로(20)에서 발광 엘리먼트(EL)의 문턱전압(Vth)의 센싱 경로와 다르다.The sensing path of the threshold voltage Vth of the light emitting element EL in the second compensation circuit 30 is different from the sensing path of the threshold voltage Vth of the light emitting element EL in the first compensation circuit 20.

제2 보상회로(30)는 발광 엘리먼트(EL)의 문턱전압(Vth)을 센싱할 때, 구동 트랜지스터(DT)를 사용하지 않는다. 따라서, 제2 보상회로(30)는 구동 트랜지스터(DT)의 영향 없이, 발광 엘리먼트(EL)의 문턱전압(Vth)을 정확하게 센싱할 수 있다. The second compensation circuit 30 does not use the driving transistor DT when sensing the threshold voltage Vth of the light emitting element EL. Accordingly, the second compensation circuit 30 can accurately sense the threshold voltage Vth of the light emitting element EL without the influence of the driving transistor DT.

또한, 제2 보상회로(30)는 발광 엘리먼트(EL)의 문턱전압(Vth)을 센싱할 때, 제2 트랜지스터(T2)를 경유하지 않고 기준 라인(RL)의 전압을 센싱하기 때문에, 제2 트랜지스터(T2)를 통한 인접 서브픽셀들(SP)의 영향을 줄일 수 있다. In addition, when the second compensation circuit 30 senses the threshold voltage Vth of the light emitting element EL, the second compensation circuit 30 senses the voltage of the reference line RL without passing through the second transistor T2. It is possible to reduce the influence of the adjacent subpixels SP through the transistor T2.

제1 보상회로(20) 및 제2 보상회로(30) 각각에 포함된 센싱회로(200)가 기준 라인(RL)의 전압을 센싱하는 처리는, 제1 보상회로(20) 및 제2 보상회로(30) 각각에 포함된 센싱회로(200) 내 아날로그-디지털 컨버터(ADC)가 기준 라인(RL)의 전압 (아날로그 전압)을 디지털 값에 해당하는 센싱 값으로 변환하는 처리와, 변환된 센싱 값을 포함하는 센싱 데이터를 출력하는 처리를 포함할 수 있다.The processing in which the sensing circuit 200 included in each of the first and second compensation circuits 20 and 30 senses the voltage of the reference line RL is performed by the first compensation circuit 20 and the second compensation circuit. (30) A process in which an analog-to-digital converter (ADC) in the sensing circuit 200 included in each converts the voltage (analog voltage) of the reference line RL into a sensing value corresponding to a digital value, and the converted sensing value Processing of outputting sensing data including a may be included.

도 6 내지 도 8은 본 발명의 실시예들에 따른 표시장치(100)의 진보된 제2 보상회로(30) 내 제1 제어 스위치(CT1) 및 제2 제어 스위치(CT2) 각각의 위치에 대한 예시들이다. 6 to 8 show positions of the first control switch CT1 and the second control switch CT2 in the advanced second compensation circuit 30 of the display device 100 according to exemplary embodiments of the present invention. These are examples.

도 6을 참조하면, 제1 연결제어회로(310) 및 제2 연결제어회로(320)는 데이터 구동회로(120) 내 위치할 수 있다. 즉, 제1 제어 스위치(CT1) 및 제2 제어 스위치(CT2)는 데이터 구동회로(120) 내 위치할 수 있다. Referring to FIG. 6, the first connection control circuit 310 and the second connection control circuit 320 may be located in the data driving circuit 120. That is, the first control switch CT1 and the second control switch CT2 may be located in the data driving circuit 120.

도 7을 참조하면, 제1 연결제어회로(310) 및 제2 연결제어회로(320)는 표시패널(110)의 비 표시영역(N/A)에 위치할 수 있다. 즉, 제1 제어 스위치(CT1) 및 제2 제어 스위치(CT2)는 표시패널(110)의 비 표시영역(N/A)에 위치할 수 있다.Referring to FIG. 7, the first connection control circuit 310 and the second connection control circuit 320 may be located in a non-display area N/A of the display panel 110. That is, the first control switch CT1 and the second control switch CT2 may be located in the non-display area N/A of the display panel 110.

도 8을 참조하면, 제1 연결제어회로(310)는 표시패널(110)의 비 표시영역(N/A)에 위치할 수 있고, 제2 연결제어회로(320)는 데이터 구동회로(120) 내 위치할 수 있다. 즉, 제1 제어 스위치(CT1)는 표시패널(110)의 비 표시영역(N/A)에 위치할 수 있고, 제2 제어 스위치(CT2)는 데이터 구동회로(120) 내 위치할 수 있다.Referring to FIG. 8, the first connection control circuit 310 may be located in a non-display area N/A of the display panel 110, and the second connection control circuit 320 is a data driving circuit 120. I can be located. That is, the first control switch CT1 may be located in the non-display area N/A of the display panel 110, and the second control switch CT2 may be located in the data driving circuit 120.

도 9는 본 발명의 실시예들에 따른 표시장치(100)에서, 4T1C 구조를 갖는 서브픽셀(SP)의 2 스캔구조를 나타낸 도면이고, 도 10은 본 발명의 실시예들에 따른 표시장치(100)에서, 4T1C 구조를 갖는 서브픽셀(SP)의 1 스캔구조를 나타낸 도면이다.9 is a diagram showing a two-scan structure of a subpixel SP having a 4T1C structure in a display device 100 according to embodiments of the present invention, and FIG. 10 is a view showing a display device ( In 100), a diagram showing a one scan structure of a subpixel SP having a 4T1C structure.

도 9를 참조하면, 다수의 게이트 라인(GL)은, 제1 트랜지스터(T1)의 게이트 노드와 전기적으로 연결된 제1 게이트 라인(GL1)과, 제2 트랜지스터(T2)의 게이트 노드와 전기적으로 연결되며 제1 게이트 라인(GL1)과 다른 제2 게이트 라인(GL2)을 포함할 수 있다. 이러한 구조를 2 스캔 구조라고 한다. Referring to FIG. 9, a plurality of gate lines GL are electrically connected to a first gate line GL1 electrically connected to a gate node of a first transistor T1 and a gate node of a second transistor T2. And it may include a second gate line GL2 different from the first gate line GL1. This structure is called a two-scan structure.

이러한 2 스캔 구조에 따르면, 제1 트랜지스터(T1)의 게이트 노드에 인가되는 제1 스캔신호(SCAN1)와 제2 트랜지스터(T2)의 게이트 노드에 인가되는 제2 스캔신호(SCAN2)는 서로 독립적인 게이트 신호로서, 턴-온 레벨 전압을 서로 다른 타이밍에 가질 수 있다. According to this two-scan structure, the first scan signal SCAN1 applied to the gate node of the first transistor T1 and the second scan signal SCAN2 applied to the gate node of the second transistor T2 are independent of each other. As the gate signal, the turn-on level voltage may be at different timings.

도 10을 참조하면, 다수의 게이트 라인(GL)은, 제1 트랜지스터(T1)의 게이트 노드 및 제2 트랜지스터(T2)의 게이트 노드와 공통으로 연결되는 게이트 라인(GL)을 포함할 수 있다. 이러한 구조를 1 스캔 구조라고 한다. Referring to FIG. 10, the plurality of gate lines GL may include a gate node of the first transistor T1 and a gate line GL connected in common with the gate node of the second transistor T2. This structure is called a 1-scan structure.

이러한 1 스캔 구조에 따르면, 제1 트랜지스터(T1)의 게이트 노드에 인가되는 제1 스캔신호(SCAN1)와 제2 트랜지스터(T2)의 게이트 노드에 인가되는 제2 스캔신호(SCAN2)는 서로 동일한 게이트 신호(SCAN)일 수 있다. 따라서, 제1 트랜지스터(T1)와 제2 트랜지스터(T2)는 함께 턴-온 되고 함께 턴-오프 될 수 있다. According to this one-scan structure, the first scan signal SCAN1 applied to the gate node of the first transistor T1 and the second scan signal SCAN2 applied to the gate node of the second transistor T2 are identical to each other. It may be a signal (SCAN). Accordingly, the first transistor T1 and the second transistor T2 may be turned on together and turned off together.

1 스캔 구조는 2 스캔 구조에 비해, 표시패널(110)에 배치되는 게이트 라인들(GL)의 개수가 줄어들 수 있다. 따라서, 1 스캔 구조를 갖는 표시패널(110)은 개구율이 높아질 수 있다. The number of gate lines GL disposed on the display panel 110 may be reduced in the 1-scan structure compared to the 2-scan structure. Accordingly, the display panel 110 having the 1-scan structure may have an increased aperture ratio.

도 11은 본 발명의 실시예들에 따른 표시장치(100)의 디스플레이 구동 및 각종 센싱 타이밍을 설명하기 위한 도면이다. 11 is a diagram illustrating display driving and various sensing timings of the display device 100 according to example embodiments.

도 11을 참조하면, 본 실시예들에 따른 표시장치(100)는, 파워 온 신호(Power On Signal)가 발생하면, 실질적인 영상 디스플레이 구동이 진행되기 전에, 표시패널(110)에 배치된 각 서브픽셀(SP) 내 회로 소자의 특성치를 센싱할 수 있다. 이러한 센싱 프로세스를 "온-센싱 프로세스(On-Sensing Process) "라고 한다. Referring to FIG. 11, when a power-on signal is generated, the display device 100 according to the present embodiments is configured to display subsidiaries disposed on the display panel 110 before actual image display driving is performed. The characteristic value of the circuit element in the pixel SP may be sensed. This sensing process is referred to as "On-Sensing Process".

본 실시예들에 따른 표시장치(100)는, 파워 오프 신호(Power Off Signal)가 발생하면, 전원 차단 등의 오프 시퀀스(Off-Sequence)가 진행되기 이전에, 표시패널(110)에 배치된 각 서브픽셀 내 회로소자의 특성치를 센싱할 수도 있다. 이러한 센싱 프로세스를 "오프-센싱 프로세스(Off-Sensing Process) "라고 한다.In the display device 100 according to the present exemplary embodiments, when a power off signal occurs, before an off-sequence such as power off is performed, the display device 100 is disposed on the display panel 110. It is also possible to sense the characteristic values of the circuit elements in each subpixel. This sensing process is called "Off-Sensing Process".

본 실시예들에 따른 표시장치(100)는, 파워 온 신호가 발생한 이후 파워 오프 신호가 발생되기 전까지, 디스플레이 구동 중에서 블랭크(Blank) 시간 마다 표시패널(110)에 배치된 각 서브픽셀 내 회로 소자의 특성치를 센싱할 수도 있다. 이러한 센싱 프로세스를 "실시간 센싱 프로세스(Real-time Sensing Process)" 라고 한다.The display device 100 according to the present exemplary embodiments includes circuit elements in each subpixel disposed on the display panel 110 every blank time during display driving after the power-on signal is generated and before the power-off signal is generated. You can also sense the characteristic value of. This sensing process is called "Real-time Sensing Process".

이러한 실시간 센싱 프로세스(Real-time Sensing Process)은, 수직 동기 신호(VSYNC)를 기준으로 액티브 시간(Active Time) 사이의 블랭크 시간(Blank Time) 마다 진행될 수 있다. The real-time sensing process may be performed at each blank time between active times based on the vertical synchronization signal VSYNC.

구동 트랜지스터(DT)의 이동도 센싱은 온-센싱 프로세스, 오프-센싱 프로세스 및 실시간 센싱 프로세스 중 하나 이상으로 동작할 수 있다. The mobility sensing of the driving transistor DT may operate in one or more of an on-sensing process, an off-sensing process, and a real-time sensing process.

구동 트랜지스터(DT)의 이동도 센싱은 짧은 시간이 필요하기 때문에, 파워 온 신호가 발생한 이후에 디스플레이 구동이 시작하기 이전에 진행될 수도 있고, 파워 오프 신호가 발생한 이후에 디스플레이 구동이 되지 않을 때에도 수행될 수 있다. Since the mobility sensing of the driving transistor DT requires a short time, it may be performed after the power-on signal is generated and before the display driving starts, or even when the display is not driven after the power-off signal is generated. I can.

이뿐만 아니라, 구동 트랜지스터(DT)의 이동도 센싱은 디스플레이 구동 중에도 짧은 블랭크 시간을 활용하여 실시간으로 진행될 수 있다. In addition, sensing the mobility of the driving transistor DT may be performed in real time while the display is being driven by utilizing a short blank time.

즉, 구동 트랜지스터(DT)의 이동도 센싱은 파워 온 신호가 발생하여 디스플레이 구동이 시작하기 이전에 온-센싱 프로세스(On-Sensing Process)로 진행될 수도 있고, 파워 오프 신호가 발생하여 디스플레이 구동이 진행되지 않는 구간 동안 오프-센싱 프로세스(Off-Sensing Process)로 진행될 수도 있으며, 디스플레이 구동 중에 짧은 블랭크 시간 마다 실시간-센싱 프로세스(Real-time Sensing Process)로 진행될 수 있다. That is, the mobility sensing of the driving transistor DT may proceed as an on-sensing process before the display driving starts due to the power-on signal, or the power-off signal is generated to drive the display. During the period in which the display is not performed, an off-sensing process may be performed, or a real-time sensing process may be performed every short blank time during display driving.

구동 트랜지스터(DT)의 문턱전압 센싱은 온-센싱 프로세스, 오프-센싱 프로세스 및 실시간 센싱 프로세스 중 하나 이상으로 동작할 수 있다. The sensing of the threshold voltage of the driving transistor DT may operate in one or more of an on-sensing process, an off-sensing process, and a real-time sensing process.

구동 트랜지스터(DT)의 문턱전압 센싱은, 구동 트랜지스터(DT)의 소스 노드 또는 드레인 노드와 대응되는 제2 노드(N2)의 전압이 포화되는 긴 시간이 필요하기 때문에, 구동 트랜지스터(DT)의 이동도 센싱에 비해, 상대적으로 오랜 시간이 걸린다. The sensing of the threshold voltage of the driving transistor DT requires a long time for the voltage of the second node N2 corresponding to the source node or the drain node of the driving transistor DT to saturate, so the driving transistor DT moves. Compared to even sensing, it takes a relatively long time.

이러한 점을 고려할 때, 구동 트랜지스터(DT)의 문턱전압 센싱은, 사용자 시청에 방해가 되지 않는 타이밍을 활용하여 이루어져야만 한다. 따라서, 구동 트랜지스터(DT)의 문턱전압 센싱은 사용자 입력 등에 따라 파워 오프 신호(Power Off Signal)가 발생한 이후, 디스플레이 구동이 되지 않는 동안, 즉, 사용자가 시청 의사가 없는 상황에서 디스플레이에 전혀 영향을 주지 않고 진행될 수 있다. 즉, 구동 트랜지스터(DT)의 문턱전압 센싱은 오프-센싱 프로세스(Off-Sensing Process)로 진행될 수 있다. In consideration of this point, the sensing of the threshold voltage of the driving transistor DT should be performed using a timing that does not interfere with user viewing. Therefore, the sensing of the threshold voltage of the driving transistor DT completely affects the display after a power off signal is generated according to a user input, etc., while the display is not driven, that is, when the user does not intend to watch. Can proceed without giving. That is, the sensing of the threshold voltage of the driving transistor DT may be performed in an off-sensing process.

발광 엘리먼트(EL)의 문턱전압 센싱은 온-센싱 프로세스, 오프-센싱 프로세스 및 실시간 센싱 프로세스 중 하나 이상으로 동작할 수 있다. The sensing of the threshold voltage of the light emitting element EL may operate in one or more of an on-sensing process, an off-sensing process, and a real-time sensing process.

도 12는 본 발명의 실시예들에 따른 표시장치(100)의 디스플레이 구동 시 구동 타이밍 다이어그램이고, 도 13은 본 발명의 실시예들에 따른 표시장치(100)의 디스플레이 구동 시 서브픽셀(SP)의 상태를 나타낸 도면이다. 12 is a driving timing diagram for driving the display of the display device 100 according to embodiments of the present invention, and FIG. 13 is a subpixel SP when driving the display of the display device 100 according to the embodiments of the present invention. It is a diagram showing the state of.

도 12 및 도 13을 참조하면, 서브픽셀(SP)이 이미지를 표시하기 위해 구동되는 제1 기간 (디스플레이 구동 기간)은, 서브픽셀(SP) 내 제2 노드(N2)에 제1 초기화 전압(VREF)이 인가되는 제1 초기화 기간(S1210)과, 서브픽셀(SP) 내 제2 노드(N2)의 전압(V2)이 상승하는 제1 전압 변동 기간(S1220)과, 서브픽셀(SP) 내 발광 엘리먼트(EL)가 발광하는 발광 기간(S1230)을 포함할 수 있다. 12 and 13, a first period in which the subpixel SP is driven to display an image (the display driving period) is a first initialization voltage at the second node N2 in the subpixel SP. A first initialization period S1210 in which VREF) is applied, a first voltage variation period S1220 in which the voltage V2 of the second node N2 in the subpixel SP increases, and the subpixel SP A light emission period S1230 in which the light emitting element EL emits light may be included.

제1 기간 (디스플레이 구동 기간) 동안, 서브픽셀(SP) 내 제3 트랜지스터(T3)는 턴-오프 되어 있고, 데이터 라인(DL)과 기준 라인(RL)은 제1 연결제어회로(310)에 의해 전기적으로 끊어져 있고, 데이터 구동회로(120) 내 데이터 라인(DL)으로 데이터 전압을 출력하는 출력 버퍼(BUF)와 데이터 라인(DL)은 제2 연결제어회로(320)에 의해 전기적으로 연결되어 있을 수 있다. During the first period (display driving period), the third transistor T3 in the subpixel SP is turned off, and the data line DL and the reference line RL are connected to the first connection control circuit 310. The output buffer BUF and the data line DL are electrically disconnected from each other and outputting a data voltage to the data line DL in the data driving circuit 120 by the second connection control circuit 320. There may be.

제1 기간 (디스플레이 구동 기간) 동안, 서브픽셀(SP) 내 제3 트랜지스터(T3)는 턴-오프 되어 있고, 제1 제어 스위치(CT1)는 턴-오프 되어 있고, 제2 제어 스위치(CT2)는 턴-온 되어 있을 수 있다. During the first period (display driving period), the third transistor T3 in the subpixel SP is turned off, the first control switch CT1 is turned off, and the second control switch CT2 May be turned on.

이에 따라, 제1 기간 (디스플레이 구동 기간) 동안, 4T1C 구조의 서브픽셀(SP)은 3T1C 구조의 서브픽셀(SP)와 실질적으로 동일하게 동작한다. Accordingly, during the first period (display driving period), the subpixel SP of the 4T1C structure operates substantially the same as the subpixel SP of the 3T1C structure.

제1 기간 (디스플레이 구동 기간) 내 제1 초기화 기간(S1210) 동안, 제1 트랜지스터(T1) 및 제2 제어 스위치(CT2)의 턴-온에 따라, 데이터 구동회로(120)에서 출력된 데이터 전압(VDATA)은 구동 트랜지스터(DT)의 게이트 노드와 전기적으로 연결된 제1 노드(N1)에 공급될 수 있다. During the first initialization period S1210 in the first period (display driving period), the data voltage output from the data driving circuit 120 according to the turn-on of the first transistor T1 and the second control switch CT2 (VDATA) may be supplied to the first node N1 electrically connected to the gate node of the driving transistor DT.

제1 기간 (디스플레이 구동 기간) 내 제1 초기화 기간(S1210) 동안, 제2 트랜지스터(T2)의 턴-온에 따라, 기준 라인(RL)에 공급된 기준 전압(VREF)은 제1 초기화 전압으로서, 구동 트랜지스터(DT)의 소스 노드 (또는 드레인 노드)와 전기적으로 연결된 제2 노드(N2)에 공급될 수 있다. During the first initialization period S1210 within the first period (display driving period), according to the turn-on of the second transistor T2, the reference voltage VREF supplied to the reference line RL is a first initialization voltage. , May be supplied to the second node N2 electrically connected to the source node (or drain node) of the driving transistor DT.

제1 기간 (디스플레이 구동 기간) 내 제2 전압 변동 기간(S1220) 동안, 제1 트랜지스터(T1) 및 제2 제어 스위치(CT2)의 턴-오프에 따라, 구동 트랜지스터(DT)의 게이트 노드와 전기적으로 연결된 제1 노드(N1)는 플로팅 상태가 된다. During the second voltage fluctuation period S1220 within the first period (display driving period), according to the turn-off of the first transistor T1 and the second control switch CT2, the gate node of the driving transistor DT is electrically The first node (N1) connected to is in a floating state.

제1 기간 (디스플레이 구동 기간) 내 제2 전압 변동 기간(S1220) 동안, 제2 트랜지스터(T2)의 턴-오프에 따라, 구동 트랜지스터(DT)의 소스 노드 (또는 드레인 노드)와 전기적으로 연결된 제2 노드(N2)는 플로팅 상태가 된다. During the second voltage fluctuation period S1220 within the first period (the display driving period), according to the turn-off of the second transistor T2, the second voltage is electrically connected to the source node (or drain node) of the driving transistor DT. 2 The node N2 is in a floating state.

따라서, 제1 기간 (디스플레이 구동 기간) 내 제2 전압 변동 기간(S1220) 동안, 구동 트랜지스터(DT)의 소스 노드 (또는 드레인 노드) 및 발광 엘리먼트(EL)의 제1 전극과 전기적으로 연결된 제2 노드(N2)의 전압(V2)이 상승하게 된다. 제2 노드(N2)의 전압(V2)은 발광 엘리먼트(EL)가 전류를 도통시킬 정도(EVSS + EL Vth)가 될 때까지 상승한다. Accordingly, during the second voltage fluctuation period S1220 within the first period (display driving period), the second voltage is electrically connected to the source node (or drain node) of the driving transistor DT and the first electrode of the light emitting element EL. The voltage V2 of the node N2 increases. The voltage V2 of the second node N2 increases until the light emitting element EL conducts current (EVSS + EL Vth).

제2 노드(N2)의 전압(V2)이 일정 수준 이상 상승하게 되면, 발광 단계(S1230)가 진행된다. 발광 단계(S1230)에서는, 전류가 발광 엘리먼트(EL)로 공급되고, 발광 엘리먼트(EL)는 발광을 하게 된다. When the voltage V2 of the second node N2 rises above a certain level, the light emission step S1230 is performed. In the light emission step S1230, current is supplied to the light emitting element EL, and the light emitting element EL emits light.

도 14는 본 발명의 실시예들에 따른 표시장치(100)의 구동 트랜지스터(DT)의 문턱전압 센싱을 위한 구동 타이밍 다이어그램이다. 14 is a driving timing diagram for sensing a threshold voltage of the driving transistor DT of the display device 100 according to example embodiments.

도 14를 참조하면, 본 발명의 실시예들에 따른 표시장치(100)는 제1 기간 (디스플레이 구동 기간)과 다른 제2 기간 (DT 문턱전압 센싱 구동 기간)을 가질 수 있다. Referring to FIG. 14, the display device 100 according to embodiments of the present invention may have a second period (DT threshold voltage sensing driving period) different from a first period (display driving period).

제2 기간 (DT 문턱전압 센싱 구동 기간)은, 서브픽셀(SP) 내 제2 노드(N2)에 제2 초기화 전압(VREF)이 인가되는 제2 초기화 기간(S1410)과, 서브픽셀(SP) 내 제2 노드(N2)의 전압(V2)이 상승하는 제2 전압 변동 기간(S1420)과, 서브픽셀(SP) 내 제2 노드(N2)의 전압이 포화되거나 서브픽셀(SP) 내 제2 노드(N2)의 전압(V2)의 상승 속도가 제2 전압 변동 기간에 비해 느려지는 포화 기간(S1430)을 포함할 수 있다. The second period (DT threshold voltage sensing driving period) includes a second initialization period S1410 in which the second initialization voltage VREF is applied to the second node N2 in the subpixel SP, and the subpixel SP. The second voltage fluctuation period S1420 in which the voltage V2 of the second node N2 increases, and the voltage of the second node N2 in the subpixel SP is saturated or the second voltage V2 in the subpixel SP is saturated. A saturation period S1430 in which the rate of increase of the voltage V2 of the node N2 is slower than that of the second voltage fluctuation period may be included.

기준 스위치(SPRE)는 제2 초기화 기간(S1410)이 진행되도록 턴-온 된다. 기준 스위치(SPRE)는 제2 전압 변동 기간(S1420)이 진행되도록 턴-오프 될 수 있다. The reference switch SPRE is turned on so that the second initialization period S1410 proceeds. The reference switch SPRE may be turned off so that the second voltage fluctuation period S1420 proceeds.

샘플링 스위치(SAM)는 포화 기간(S1430)에 턴-온 될 수 있다. The sampling switch SAM may be turned on in the saturation period S1430.

제2 기간 (DT 문턱전압 센싱 구동 기간) 동안, 서브픽셀(SP) 내 제3 트랜지스터(T3)는 턴-오프 되어 있고, 데이터 라인(DL)과 기준 라인(RL)은 제1 연결제어회로(310)에 의해 전기적으로 끊어져 있고, 데이터 구동회로(120) 내 데이터 라인(DL)으로 데이터 전압을 출력하는 출력 버퍼(BUF)와 데이터 라인(DL)은 제2 연결제어회로(320)에 의해 전기적으로 연결되어 있을 수 있다. During the second period (DT threshold voltage sensing driving period), the third transistor T3 in the subpixel SP is turned off, and the data line DL and the reference line RL are connected to the first connection control circuit ( 310), the output buffer BUF and the data line DL for outputting the data voltage to the data line DL in the data driving circuit 120 are electrically disconnected by the second connection control circuit 320. May be connected to.

제2 기간 (DT 문턱전압 센싱 구동 기간) 동안, 서브픽셀(SP) 내 제3 트랜지스터(T3)는 턴-오프 되어 있고, 제1 제어 스위치(CT1)는 턴-오프 되어 있고, 제2 제어 스위치(CT2)는 턴-온 되어 있을 수 있다. During the second period (DT threshold voltage sensing driving period), the third transistor T3 in the subpixel SP is turned off, the first control switch CT1 is turned off, and the second control switch (CT2) may be turned on.

이에 따라, 제2 기간 (DT 문턱전압 센싱 구동 기간) 동안, 4T1C 구조의 서브픽셀(SP)은 3T1C 구조의 서브픽셀(SP)와 실질적으로 동일하게 동작한다. Accordingly, during the second period (DT threshold voltage sensing driving period), the subpixel SP of the 4T1C structure operates substantially the same as the subpixel SP of the 3T1C structure.

제2 기간 (DT 문턱전압 센싱 구동 기간) 내 제2 초기화 기간(S1410) 동안, 제1 트랜지스터(T1) 및 제2 제어 스위치(CT2)의 턴-온에 따라, 문턱전압 센싱 구동용 데이터 전압(VDATA)이 구동 트랜지스터(DT)의 게이트 노드와 전기적으로 연결된 제1 노드(N1)에 인가된다. During the second initialization period S1410 within the second period (DT threshold voltage sensing driving period), the threshold voltage sensing driving data voltage ( VDATA) is applied to the first node N1 electrically connected to the gate node of the driving transistor DT.

제2 기간 (DT 문턱전압 센싱 구동 기간) 내 제2 초기화 기간(S1410) 동안, 제2 트랜지스터(T2) 및 기준 스위치(SPRE)의 턴-온에 따라, 제2 초기화 전압에 해당하는 기준 전압(VREF)이 구동 트랜지스터(DT)의 소스 노드(또는 드레인 노드)와 전기적으로 연결된 제2 노드(N2)에 인가된다. During the second initialization period S1410 within the second period (DT threshold voltage sensing driving period), according to the turn-on of the second transistor T2 and the reference switch SPRE, the reference voltage corresponding to the second initialization voltage ( VREF) is applied to the second node N2 electrically connected to the source node (or drain node) of the driving transistor DT.

제2 기간 (DT 문턱전압 센싱 구동 기간) 내 제2 전압 변동 기간(S1420) 동안, 기준 스위치(SPRE)가 턴-오프 되어, 구동 트랜지스터(DT)의 소스 노드(또는 드레인 노드)와 전기적으로 연결된 제2 노드(N2)가 플로팅 된다. During the second voltage fluctuation period S1420 within the second period (DT threshold voltage sensing driving period), the reference switch SPRE is turned off to be electrically connected to the source node (or drain node) of the driving transistor DT. The second node N2 is floating.

이에 따라, 제2 기간 (DT 문턱전압 센싱 구동 기간) 내 제2 전압 변동 기간(S1420) 동안, 구동 트랜지스터(DT)의 소스 노드(또는 드레인 노드)와 전기적으로 연결된 제2 노드(N2)의 전압(V2)은 부스팅 된다. Accordingly, during the second voltage fluctuation period S1420 within the second period (DT threshold voltage sensing driving period), the voltage of the second node N2 electrically connected to the source node (or drain node) of the driving transistor DT (V2) is boosted.

제2 노드(N2)의 전압(V2)은 부스팅 되다가 제1 노드(N1)의 전압(V1)과 일전 전압 차이가 나는 전압 값에서 포화될 수 있다. The voltage V2 of the second node N2 may be boosted and then saturated at a voltage value that differs from the voltage V1 of the first node N1 and the previous voltage.

제2 노드(N2)의 포화된 전압(V2)은 제1 노드(N1)의 전압(V1)에서 구동 트랜지스터(DT)의 문턱전압(Vth)을 뺀 값(VDATA-Vth)에 해당한다. The saturated voltage V2 of the second node N2 corresponds to a value VDATA-Vth obtained by subtracting the threshold voltage Vth of the driving transistor DT from the voltage V1 of the first node N1.

제2 노드(N2)의 전압(V2)이 포화되거나 제2 노드(N2)의 전압(V2)의 상승 속도가 현저히 느려지면, 포화 기간(S1430)이 진행된다. When the voltage V2 of the second node N2 is saturated or the rising rate of the voltage V2 of the second node N2 is significantly slowed, the saturation period S1430 proceeds.

포화 기간(S1430) 동안, 샘플링 스위치(SAM)가 턴-온 되어, 센싱회로(200) 내 아날로그-디지털 컨버터(ADC)는 기준 라인(RL)과 전기적으로 연결되어 기준 라인(RL)의 전압을 센싱할 수 있다. During the saturation period (S1430), the sampling switch (SAM) is turned on, the analog-to-digital converter (ADC) in the sensing circuit 200 is electrically connected to the reference line (RL) to control the voltage of the reference line (RL). You can sense it.

센싱회로(200)가 기준 라인(RL)의 전압을 센싱하는 처리는, 센싱회로(200) 내 아날로그-디지털 컨버터(ADC)가 기준 라인(RL)의 전압 (아날로그 전압)을 디지털 값에 해당하는 센싱 값으로 변환하는 처리와, 변환된 센싱 값을 포함하는 센싱 데이터를 출력하는 처리를 포함할 수 있다. The processing in which the sensing circuit 200 senses the voltage of the reference line RL is performed by the analog-to-digital converter ADC in the sensing circuit 200 to convert the voltage (analog voltage) of the reference line RL to a digital value. A process of converting into a sensing value and a process of outputting sensing data including the converted sensing value may be included.

도 14를 참조하면, 본 발명의 실시예들에 따른 표시장치(100)에서, 서브픽셀(SP) 내 제2 노드(N2)의 전압(V2)이 상승하는 기간 또는 제2 노드(N2)의 전압(V2)이 상승하다가 포화된 기간 동안, 샘플링 스위치(SAM)가 턴-온 되고, 센싱회로(200)는 기준 라인(RL)의 전압을 센싱할 수 있다. Referring to FIG. 14, in the display device 100 according to embodiments of the present invention, a period in which a voltage V2 of a second node N2 in a subpixel SP increases or a second node N2 is During a period in which the voltage V2 rises and then saturates, the sampling switch SAM is turned on, and the sensing circuit 200 may sense the voltage of the reference line RL.

기준 라인(RL)의 전압은, 제2 트랜지스터(T2)를 통해, 기준 라인(RL)과 전기적으로 연결된 제2 노드(N2)의 전압(V2)과 대응될 수 있다. 기준 라인(RL)의 전압은 구동 트랜지스터(DT)의 문턱전압(Vth)에 따라 정해질 수 있다. The voltage of the reference line RL may correspond to the voltage V2 of the second node N2 electrically connected to the reference line RL through the second transistor T2. The voltage of the reference line RL may be determined according to the threshold voltage Vth of the driving transistor DT.

즉, 아날로그-디지털 컨버터(ADC)에 의해 센싱된 전압(Vsen)은 문턱전압 센싱 구동용 데이터 전압(VDATA)에서 구동 트랜지스터(DT)의 문턱전압(Vth)을 뺀 전압 값에 대응될 수 있다. That is, the voltage Vsen sensed by the analog-to-digital converter ADC may correspond to a voltage value obtained by subtracting the threshold voltage Vth of the driving transistor DT from the threshold voltage sensing driving data voltage VDATA.

보상부(210)는, 문턱전압 센싱 구동용 데이터 전압(VDATA) 및 센싱된 전압(Vsen)을 알고 있기 때문에, 이 전압들(VDATA, Vsen)로부터 구동 트랜지스터(DT)의 문턱전압(Vth)을 알아낼 수 있다. Since the compensation unit 210 knows the threshold voltage sensing driving data voltage VDATA and the sensed voltage Vsen, the threshold voltage Vth of the driving transistor DT is calculated from the voltages VDATA and Vsen. I can figure it out.

보상부(210)는 다수의 서브픽셀(SP) 각각에 대하여 알아낸 구동 트랜지스터(DT)의 문턱전압(Vth)에 대한 편차를 보상해주기 위하여, 문턱전압 보상값(φ)을 산출하고, 이를 토대로, 다수의 서브픽셀(SP) 각각에 공급하는 영상 데이터(DATA)를 변경하여, 변경된 영상 데이터(예: (VDATA + φ)의 디지털 값, 또는 (VDATA -φ)의 디지털 값, φ: 문턱전압 보상 값으로서, Vth와 대응됨)을 데이터 구동회로(120)로 공급할 수 있다. The compensation unit 210 calculates a threshold voltage compensation value φ in order to compensate for the deviation of the threshold voltage Vth of the driving transistor DT found for each of the plurality of subpixels SP, and , By changing the image data (DATA) supplied to each of the plurality of sub-pixels (SP), the digital value of the changed image data (e.g., (VDATA + φ) or (VDATA -φ)), φ: threshold voltage As a compensation value, corresponding to Vth) may be supplied to the data driving circuit 120.

도 15는 본 발명의 실시예들에 따른 표시장치(100)의 구동 트랜지스터(DT)의 이동도 센싱을 위한 구동 타이밍 다이어그램이다.15 is a driving timing diagram for sensing mobility of the driving transistor DT of the display device 100 according to example embodiments.

도 15를 참조하면, 본 발명의 실시예들에 따른 표시장치(100)는 제1 기간 (디스플레이 구동 기간)과 다른 제3 기간 (DT 이동도 센싱 구동 기간)을 가질 수 있다. Referring to FIG. 15, the display device 100 according to embodiments of the present invention may have a third period (DT mobility sensing driving period) different from a first period (display driving period).

제3 기간 (DT 이동도 센싱 구동 기간)은, 서브픽셀(SP) 내 제2 노드(N2)에 제3 초기화 전압(VREF)이 인가되는 제3 초기화 기간(S1510)과, 서브픽셀(SP) 내 제2 노드(N2)의 전압이 상승하는 제3 전압 변동 기간(S1520)을 포함할 수 있다. The third period (DT mobility sensing driving period) is a third initialization period S1510 in which the third initialization voltage VREF is applied to the second node N2 in the subpixel SP, and the subpixel SP. A third voltage fluctuation period S1520 in which the voltage of the second node N2 is increased may be included.

기준 스위치(SPRE)는 제3 초기화 기간(S1510)이 진행되도록 턴-온 될 수 있다. 기준 스위치(SPRE)는 제3 전압 변동 기간(S1520)이 진행되도록 턴-오프 될 수 있다. The reference switch SPRE may be turned on so that the third initialization period S1510 proceeds. The reference switch SPRE may be turned off so that the third voltage fluctuation period S1520 proceeds.

샘플링 스위치(SAM)는 제3 전압 변동 기간(S1520)의 시작 시점에서 일정 시간(Δt)이 경과된 이후에 턴-온 될 수 있다. The sampling switch SAM may be turned on after a predetermined time Δt has elapsed from the start of the third voltage fluctuation period S1520.

제3 기간 (DT 이동도 센싱 구동 기간) 동안, 서브픽셀(SP) 내 제3 트랜지스터(T3)는 턴-오프 되어 있고, 데이터 라인(DL)과 기준 라인(RL)은 제1 연결제어회로(310)에 의해 전기적으로 끊어져 있고, 데이터 구동회로(120) 내 데이터 라인(DL)으로 데이터 전압을 출력하는 출력 버퍼(BUF)와 데이터 라인(DL)은 제2 연결제어회로(320)에 의해 전기적으로 연결되어 있을 수 있다. During the third period (DT mobility sensing driving period), the third transistor T3 in the subpixel SP is turned off, and the data line DL and the reference line RL are connected to the first connection control circuit ( 310), the output buffer BUF and the data line DL for outputting the data voltage to the data line DL in the data driving circuit 120 are electrically disconnected by the second connection control circuit 320. May be connected to.

제3 기간 (DT 이동도 센싱 구동 기간) 동안, 서브픽셀(SP) 내 제3 트랜지스터(T3)는 턴-오프 되어 있고, 제1 제어 스위치(CT1)는 턴-오프 되어 있고, 제2 제어 스위치(CT2)는 턴-온 되어 있을 수 있다. During the third period (DT mobility sensing driving period), the third transistor T3 in the subpixel SP is turned off, the first control switch CT1 is turned off, and the second control switch (CT2) may be turned on.

이에 따라, 제3 기간 (DT 이동도 센싱 구동 기간) 동안, 4T1C 구조의 서브픽셀(SP)은 3T1C 구조의 서브픽셀(SP)와 실질적으로 동일하게 동작한다. Accordingly, during the third period (DT mobility sensing driving period), the subpixel SP of the 4T1C structure operates substantially the same as the subpixel SP of the 3T1C structure.

제3 기간 (DT 이동도 센싱 구동 기간) 내 제3 초기화 기간(S1510) 동안, 제1 트랜지스터(T1) 및 제2 제어 스위치(CT2)의 턴-온에 따라, 이동도 센싱 구동용 데이터 전압(VDATA)이 구동 트랜지스터(DT)의 게이트 노드와 전기적으로 연결된 제1 노드(N1)에 인가된다. During the third initialization period S1510 within the third period (DT mobility sensing driving period), according to the turn-on of the first transistor T1 and the second control switch CT2, the mobility sensing driving data voltage ( VDATA) is applied to the first node N1 electrically connected to the gate node of the driving transistor DT.

제3 기간 (DT 이동도 센싱 구동 기간) 내 제3 초기화 기간(S1510) 동안, 제2 트랜지스터(T2) 및 기준 스위치(SPRE)의 턴-온에 따라, 제3 초기화 전압에 해당하는 기준 전압(VREF)이 구동 트랜지스터(DT)의 소스 노드(또는 드레인 노드)와 전기적으로 연결된 제2 노드(N2)에 인가된다. During the third initialization period S1510 within the third period (DT mobility sensing driving period), according to the turn-on of the second transistor T2 and the reference switch SPRE, the reference voltage corresponding to the third initialization voltage ( VREF) is applied to the second node N2 electrically connected to the source node (or drain node) of the driving transistor DT.

제3 기간 (DT 이동도 센싱 구동 기간) 내 제3 전압 변동 기간(S1520) 동안, 기준 스위치(SPRE)가 턴-오프 되어, 구동 트랜지스터(DT)의 소스 노드(또는 드레인 노드)와 전기적으로 연결된 제2 노드(N2)가 플로팅 된다. 이때, 구동 트랜지스터(DT)의 게이트 노드와 전기적으로 연결된 제1 노드(N1)도 플로팅 될 수 있다. 이를 위해, 제1 트랜지스터(T1) 또는 제2 제어 스위치(CT2)가 턴-온 될 수도 있다. During the third voltage fluctuation period S1520 within the third period (DT mobility sensing driving period), the reference switch SPRE is turned off to be electrically connected to the source node (or drain node) of the driving transistor DT. The second node N2 is floating. In this case, the first node N1 electrically connected to the gate node of the driving transistor DT may also be floated. To this end, the first transistor T1 or the second control switch CT2 may be turned on.

이에 따라, 제3 기간 (DT 이동도 센싱 구동 기간) 내 제3 전압 변동 기간(S1520) 동안, 구동 트랜지스터(DT)의 소스 노드(또는 드레인 노드)와 전기적으로 연결된 제2 노드(N2)의 전압(V2)은 부스팅 된다. Accordingly, during the third voltage fluctuation period S1520 within the third period (DT mobility sensing driving period), the voltage of the second node N2 electrically connected to the source node (or drain node) of the driving transistor DT (V2) is boosted.

제3 전압 변동 기간(S1520)의 시작 시점에서 일정 시간(Δt)이 경과되면, 샘플링 스위치(SAM)가 턴-온 되어, 센싱회로(200) 내 아날로그-디지털 컨버터(ADC)는 기준 라인(RL)의 전압을 센싱한다. When a certain time Δt elapses from the start of the third voltage fluctuation period S1520, the sampling switch SAM is turned on, and the analog-digital converter ADC in the sensing circuit 200 is the reference line RL The voltage of) is sensed.

아날로그-디지털 컨버터(ADC)에 의해 센싱된 전압(Vsen)은 제3 초기화 전압에 해당하는 기준 전압(VREF)과, 기준 전압(VREF)에서 일정 시간(Δt) 동안 상승된 전압 상승분(ΔV)을 더한 전압 값(VREF +ΔV)일 수 있다. The voltage Vsen sensed by the analog-to-digital converter (ADC) is the reference voltage (VREF) corresponding to the third initialization voltage, and the voltage increase (ΔV) that has been raised for a certain time (Δt) from the reference voltage (VREF). It may be the added voltage value (VREF +ΔV).

아날로그-디지털 컨버터(ADC)에 의해 센싱된 전압(Vsen)은 디지털 값에 해당한 센싱 값으로 변환되고, 센싱 데이터에 포함되어 보상부(210)로 출력된다. The voltage Vsen sensed by the analog-to-digital converter ADC is converted into a sensing value corresponding to a digital value, is included in the sensing data, and is output to the compensation unit 210.

보상부(210)는, 이동도 센싱 구동 시 사용되는 제3 초기화 전압인 기준 전압(VREF) 및 센싱된 전압(Vsen)과, 일정 시간(Δt)을 알고 있기 때문에, 일정 시간(Δt) 동안의 전압 변화 기울기(Slope= ΔV/Δt)를 산출할 수 있다. Since the compensation unit 210 knows the reference voltage VREF and the sensed voltage Vsen, which are the third initialization voltages used when driving the mobility sensing, and the predetermined time Δt, The voltage change slope (Slope= ΔV/Δt) can be calculated.

여기서, 전압 변화 기울기(Slope=ΔV/Δt)는 구동 트랜지스터(DT)의 이동도(μ)에 비례할 수 있다. Here, the voltage change slope (Slope=ΔV/Δt) may be proportional to the mobility μ of the driving transistor DT.

따라서, 보상부(210)는 서브픽셀(SP)에 대한 이동도 센싱 구동을 통해 산출된 전압 변화 기울기(Slope=ΔV/Δt)로부터 해당 서브픽셀(SP) 내 구동 트랜지스터(DT)의 이동도(μ)를 알아낼 수 있다. Accordingly, the compensation unit 210 may determine the mobility of the driving transistor DT within the subpixel SP from the voltage change slope (Slope=ΔV/Δt) calculated through the mobility sensing driving of the subpixel SP. μ) can be found.

보상부(210)는 다수의 서브픽셀(SP) 각각에 대하여 알아낸 구동 트랜지스터(DT)의 이동도(μ)에 대한 편차를 보상해주기 위하여, 이동도 보상값(α)을 산출하고, 다수의 서브픽셀(SP) 각각에 공급하는 영상 데이터(DATA)를 변경하여, 변경된 영상 데이터(예: α*VDATA의 디지털 값, α: 이동도 보상값)을 데이터 구동회로(120)로 공급할 수 있다. The compensation unit 210 calculates a mobility compensation value α to compensate for a deviation of the mobility μ of the driving transistor DT found for each of the plurality of subpixels SP, By changing the image data DATA supplied to each of the subpixels SP, the changed image data (eg, a digital value of α*VDATA, α: a mobility compensation value) may be supplied to the data driving circuit 120.

도 14를 참조하면, 본 발명의 실시예들에 따른 표시장치(100)에서, 서브픽셀(SP) 내 제2 노드(N2)의 전압(V2)이 상승하는 기간 또는 제2 노드(N2)의 전압이 상승하다가 포화된 기간 동안, 샘플링 스위치(SAM)가 턴-온 되고, 센싱회로(200)는 기준 라인(RL)의 전압을 센싱할 수 있다. Referring to FIG. 14, in the display device 100 according to embodiments of the present invention, a period in which a voltage V2 of a second node N2 in a subpixel SP increases or a second node N2 is During a period in which the voltage increases and then saturates, the sampling switch SAM is turned on, and the sensing circuit 200 may sense the voltage of the reference line RL.

기준 라인(RL)의 전압은, 제2 트랜지스터(T2)를 통해, 기준 라인(RL)과 전기적으로 연결된 제2 노드(N2)의 전압(V2)과 대응될 수 있다. 기준 라인(RL)의 전압은 구동 트랜지스터(DT)의 이동도(μ)에 따라 정해질 수 있다. The voltage of the reference line RL may correspond to the voltage V2 of the second node N2 electrically connected to the reference line RL through the second transistor T2. The voltage of the reference line RL may be determined according to the mobility μ of the driving transistor DT.

도 16은 본 발명의 실시예들에 따른 표시장치(100)의 구동 트랜지스터(DT)의 문턱전압(Vth) 또는 이동도(μ)의 센싱 경로를 나타낸 도면이다. 16 is a diagram illustrating a sensing path of a threshold voltage Vth or a mobility μ of the driving transistor DT of the display device 100 according to example embodiments.

도 16을 참조하면, 구동 트랜지스터(DT)의 문턱전압(Vth)을 센싱하기 위한 구동 기간(제2 기간) 중, 센싱회로(200) 내 아날로그-디지털 컨버터(ADC)가 기준 라인(RL)의 전압을 센싱할 때, 제2 트랜지스터(T2) 및 구동 트랜지스터(DT)는 턴-온 상태이다. 따라서, 구동 트랜지스터(DT)의 문턱전압(Vth)의 센싱 경로는, 구동 트랜지스터(DT), 제2 트랜지스터(T2) 및 기준 라인(RL)을 포함할 수 있다. Referring to FIG. 16, during a driving period (second period) for sensing the threshold voltage Vth of the driving transistor DT, the analog-to-digital converter ADC in the sensing circuit 200 is at the reference line RL. When sensing the voltage, the second transistor T2 and the driving transistor DT are turned on. Accordingly, the sensing path of the threshold voltage Vth of the driving transistor DT may include the driving transistor DT, the second transistor T2 and the reference line RL.

도 16을 참조하면, 구동 트랜지스터(DT)의 이동도(μ)를 센싱하기 위한 구동 기간(제3 기간)중, 센싱회로(200) 내 아날로그-디지털 컨버터(ADC)가 기준 라인(RL)의 전압을 센싱할 때, 제2 트랜지스터(T2) 및 구동 트랜지스터(DT)는 턴-온 상태이다. 따라서, 구동 트랜지스터(DT)의 이동도(μ)의 센싱 경로는, 구동 트랜지스터(DT), 제2 트랜지스터(T2) 및 기준 라인(RL)을 포함할 수 있다. Referring to FIG. 16, during the driving period (third period) for sensing the mobility μ of the driving transistor DT, the analog-to-digital converter ADC in the sensing circuit 200 is at the reference line RL. When sensing the voltage, the second transistor T2 and the driving transistor DT are in a turn-on state. Accordingly, the sensing path of the mobility μ of the driving transistor DT may include the driving transistor DT, the second transistor T2 and the reference line RL.

전술한 바와 같이, 구동 트랜지스터(DT)의 문턱전압(Vth)의 센싱 경로와, 구동 트랜지스터(DT)의 이동도(μ)의 센싱 경로는, 발광 엘리먼트(EL)가 포함되어 있지 않기 때문에, 발광 엘리먼트(EL)의 영향 없이, 구동 트랜지스터(DT)의 문턱전압(Vth) 및 이동도(μ)를 정확하게 센싱할 수 있다. As described above, the sensing path of the threshold voltage Vth of the driving transistor DT and the sensing path of the mobility μ of the driving transistor DT do not include the light emitting element EL, so Without the influence of the element EL, the threshold voltage Vth and the mobility μ of the driving transistor DT can be accurately sensed.

도 17 및 도 18은 본 발명의 실시예들에 따른 표시장치(100)가 2 스캔구조를 갖는 경우, 발광 엘리먼트(EL)의 문턱전압(Vth) 센싱을 위한 구동 타이밍 다이어그램과, 구동 단계 별 구동 상황을 나타낸 도면들이고, 도 19 및 도 20은 본 발명의 실시예들에 따른 표시장치(100)가 1 스캔구조를 갖는 경우, 발광 엘리먼트(EL)의 문턱전압(Vth) 센싱을 위한 구동 타이밍 다이어그램과, 구동 단계 별 구동 상황을 나타낸 도면들이다. 17 and 18 are a driving timing diagram for sensing the threshold voltage Vth of the light emitting element EL, and driving for each driving step when the display device 100 according to the exemplary embodiments of the present invention has a two-scan structure. 19 and 20 are driving timing diagrams for sensing the threshold voltage Vth of the light emitting element EL when the display device 100 according to the exemplary embodiments of the present invention has a 1-scan structure And, are diagrams showing the driving conditions for each driving step.

도 17 내지 도 20을 참조하면, 본 발명의 실시예들에 따른 표시장치(100)는, 디스플레이 구동 기간에 해당하는 제1 기간과 다른 제4 기간을 포함할 수 있다. 제4 기간은 발광 엘리먼트(EL)의 문턱전압(Vth)을 센싱하기 위한 구동 기간으로서, EL Vth 센싱 구동 기간 또는 EL 열화 센싱 구동 기간이라고도 할 수 있다. Referring to FIGS. 17 to 20, the display device 100 according to embodiments of the present invention may include a fourth period different from the first period corresponding to the display driving period. The fourth period is a driving period for sensing the threshold voltage Vth of the light emitting element EL, and may also be referred to as an EL Vth sensing driving period or an EL deterioration sensing driving period.

도 17 내지 도 20을 참조하면, EL Vth 센싱 구동 기간 (또는 EL 열화 센싱 구동 기간)에 해당하는 제4 기간은, 서브픽셀(SP) 내 제2 노드(N2)에 제4 초기화 전압(Vini)이 인가되는 제4 초기화 기간(S1710)과, 서브픽셀(SP) 내 제2 노드(N2)의 전압이 하강하는 제4 전압 변동 기간(S1720)과, 서브픽셀(SP) 내 제2 노드(N2)의 전압이 포화되거나 서브픽셀(SP) 내 제2 노드(N2)의 전압의 하강 속도가 제4 전압 변동 기간에 비해 느려지는 제4 포화 기간(S1730) 등을 포함할 수 있다. 17 to 20, the fourth period corresponding to the EL Vth sensing driving period (or the EL deterioration sensing driving period) is a fourth initialization voltage Vini at the second node N2 in the subpixel SP. The applied fourth initialization period S1710, a fourth voltage variation period S1720 in which the voltage of the second node N2 in the subpixel SP falls, and the second node N2 in the subpixel SP A fourth saturation period (S1730) in which the voltage of) is saturated or the voltage of the second node N2 in the subpixel SP is lowered compared to the fourth voltage fluctuation period may be included.

도 17 내지 도 20을 참조하면, EL Vth 센싱 구동 기간 (또는 EL 열화 센싱 구동 기간)에 해당하는 제4 기간 중 제4 초기화 기간(S1710) 동안, 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)가 턴-온 되고, 제1 연결제어회로(310)에 의해 데이터 라인(DL)과 기준 라인(RL)이 끊어지고, 제2 연결제어회로(320)에 의해 데이터 라인(DL)으로 데이터 전압을 출력하는 출력 버퍼(BUF)와 데이터 라인(DL)이 연결될 수 있다. 17 to 20, during the fourth initialization period S1710 of the fourth period corresponding to the EL Vth sensing driving period (or the EL deterioration sensing driving period), the first transistor T1 and the third transistor T3 ) Is turned on, the data line DL and the reference line RL are disconnected by the first connection control circuit 310, and the data voltage to the data line DL by the second connection control circuit 320 The output buffer BUF for outputting output may be connected to the data line DL.

도 17 내지 도 20을 참조하면, EL Vth 센싱 구동 기간 (또는 EL 열화 센싱 구동 기간)에 해당하는 제4 기간 중 제4 초기화 기간(S1710) 동안, 제1 트랜지스터(T1)는 턴-온 레벨의 제1 스캔신호(SCAN1)에 의해 턴-온 상태이고, 제3 트랜지스터(T3)는 턴-온 레벨의 게이트 신호(E_SEN)에 의해 턴-온 상태이고, 제1 제어 스위치(CT1)는 턴-오프 레벨의 게이트 신호(E_SEN_EN)에 의해 턴 오프 상태이고, 제2 제어 스위치(CT2)는 턴-온 레벨의 게이트 신호(OUT_EN)에 의해 턴-온 상태이다. 17 to 20, during the fourth initialization period S1710 of the fourth period corresponding to the EL Vth sensing driving period (or the EL deterioration sensing driving period), the first transistor T1 is at a turn-on level. The first scan signal SCAN1 is turned on, the third transistor T3 is turned on by the turn-on-level gate signal E_SEN, and the first control switch CT1 is turned on. The second control switch CT2 is turned off by the off-level gate signal E_SEN_EN, and the second control switch CT2 is turned on by the turn-on-level gate signal OUT_EN.

도 17 및 도 18를 참조하면, 제1 트랜지스터(T1)의 게이트 노드는 제1 게이트 라인(GL)과 전기적으로 연결되고, 제2 트랜지스터(T2)의 게이트 노드는 제1 게이트 라인(GL)과 다른 제2 게이트 라인(GL)과 전기적으로 연결될 수 있다. 이는 2 스캔구조일 수 있다는 의미이다. 17 and 18, a gate node of a first transistor T1 is electrically connected to a first gate line GL, and a gate node of a second transistor T2 is connected to a first gate line GL. It may be electrically connected to the other second gate line GL. This means that it can have a 2-scan structure.

이러한 2 스캔구조인 경우, 도 17 및 도 18을 참조하면, EL Vth 센싱 구동 기간 (또는 EL 열화 센싱 구동 기간)에 해당하는 제4 기간 중 제4 초기화 기간(S1710) 동안, 제1 트랜지스터(T1)는 턴-온 상태이지만, 제2 트랜지스터(T2)는 턴-오프 상태일 수 있다. In the case of such a two-scan structure, referring to FIGS. 17 and 18, during the fourth initialization period S1710 of the fourth period corresponding to the EL Vth sensing driving period (or EL deterioration sensing driving period), the first transistor T1 ) Is in a turn-on state, but the second transistor T2 may be in a turn-off state.

이에 따라, 도 17 및 도 18을 참조하면, 제4 초기화 기간(S1710) 동안, 데이터 라인(DL)에서 공급된 초기화 데이터 전압(VDATA)이 제1 트랜지스터(T1)를 통해 구동 트랜지스터(DT)의 게이트 노드와 대응되는 제1 노드(N1)에 인가될 수 있다. 이와 동시에, 데이터 라인(DL)에서 공급된 초기화 데이터 전압(VDATA)이 제3 트랜지스터(T3)를 통해 구동 트랜지스터(DT)의 소스 노드 또는 드레인 노드와 대응되는 제2 노드(N2)에 인가될 수 있다. 제2 노드(N2)에 인가된 초기화 데이터 전압(VDATA)이 제4 초기화 전압(Vini)에 해당할 수 있다. Accordingly, referring to FIGS. 17 and 18, during the fourth initialization period S1710, the initialization data voltage VDATA supplied from the data line DL is applied to the driving transistor DT through the first transistor T1. It may be applied to the first node N1 corresponding to the gate node. At the same time, the initialization data voltage VDATA supplied from the data line DL may be applied to the second node N2 corresponding to the source node or the drain node of the driving transistor DT through the third transistor T3. have. The initialization data voltage VDATA applied to the second node N2 may correspond to the fourth initialization voltage Vini.

도 19 및 도 20을 참조하면, 제1 트랜지스터(T1)의 게이트 노드와, 제2 트랜지스터(T2)의 게이트 노드는, 동일한 게이트 라인(GL)과 전기적으로 연결될 수도 있다. 이는 1 스캔구조라는 의미이다. 19 and 20, the gate node of the first transistor T1 and the gate node of the second transistor T2 may be electrically connected to the same gate line GL. This means that it is a one-scan structure.

이러한 1 스캔구조인 경우, 도 19 및 도 20을 참조하면, EL Vth 센싱 구동 기간 (또는 EL 열화 센싱 구동 기간)에 해당하는 제4 기간 중 제4 초기화 기간(S1710) 동안, 제1 트랜지스터(T1)와 마찬가지로, 제2 트랜지스터(T2)는 턴-온 상태일 수 있다. In the case of such a one-scan structure, referring to FIGS. 19 and 20, during the fourth initialization period S1710 of the fourth period corresponding to the EL Vth sensing driving period (or EL deterioration sensing driving period), the first transistor T1 Like ), the second transistor T2 may be in a turn-on state.

이에 따라, 도 19 및 도 20을 참조하면, 제4 초기화 기간(S1710) 동안, 데이터 라인(DL)에서 공급된 초기화 데이터 전압(VDATA)이 제1 트랜지스터(T1)를 통해 제1 노드(N1)에 인가될 수 있다. 이와 동시에, 데이터 라인(DL)에서 공급된 초기화 데이터 전압(VDATA)이 제3 트랜지스터(T3)를 통해 제2 노드(N2)에 인가될 수 있다. 또한, 기준 라인(RL)에서 공급된 기준 전압(VREF)이 제2 트랜지스터(T2)를 통해 제2 노드(N2)에 인가될 수 있다. Accordingly, referring to FIGS. 19 and 20, during the fourth initialization period S1710, the initialization data voltage VDATA supplied from the data line DL is transferred to the first node N1 through the first transistor T1. Can be applied to. At the same time, the initialization data voltage VDATA supplied from the data line DL may be applied to the second node N2 through the third transistor T3. Also, the reference voltage VREF supplied from the reference line RL may be applied to the second node N2 through the second transistor T2.

초기화 데이터 전압(VDATA)과 기준 전압(VREF)이 제2 노드(N2)에 인가됨으로써, 제4 초기화 기간(S1710) 동안, 제2 노드(N2)는 제4 초기화 전압(Vini)을 가질 수 있다. Since the initialization data voltage VDATA and the reference voltage VREF are applied to the second node N2, during the fourth initialization period S1710, the second node N2 may have a fourth initialization voltage Vini. .

도 17 내지 도 20을 참조하면, 제4 초기화 기간(S1710) 동안, 제2 노드(N2)에 인가된 제4 초기화 전압(Vini)(예: 2.5V)은 해당 서브픽셀(SP) 내 발광 엘리먼트(EL)의 문턱전압(Vth, 예: 2.0~2.2V) 보다 높은 전압 값으로 설정될 수 있다. 17 to 20, during the fourth initialization period S1710, the fourth initialization voltage Vini (eg, 2.5V) applied to the second node N2 is a light emitting element in the corresponding subpixel SP. It may be set to a voltage value higher than the threshold voltage (Vth, for example, 2.0 to 2.2V) of (EL).

도 17 내지 도 20을 참조하면, 제4 초기화 기간(S1710) 동안, 제1 노드(N1)에 인가되는 초기화 데이터 전압(VDATA)은, 구동 트랜지스터(DT)를 턴-오프 시킬 수 있는 전압 레벨을 가질 수 있다. Referring to FIGS. 17 to 20, during the fourth initialization period S1710, the initialization data voltage VDATA applied to the first node N1 is a voltage level capable of turning off the driving transistor DT. Can have.

도 17 내지 도 20을 참조하면, 제4 초기화 기간(S1710) 동안, 제1 노드(N1)와 제2 노드(N2)의 전압 차이(V1-V2)는, 구동 트랜지스터(DT)를 턴-오프 시킬 수 있는 전압 레벨을 가질 수 있다(예: V1-V2 < Vth, Vth: DT의 문턱전압). 이에 따라, EL Vth 센싱 구동 기간 (또는 EL 열화 센싱 구동 기간)에 해당하는 제4 기간 중 제4 초기화 기간(S1710) 동안, 구동 트랜지스터(DT)는 턴-오프 상태일 수 있다. Referring to FIGS. 17 to 20, during the fourth initialization period S1710, the voltage difference V1-V2 between the first node N1 and the second node N2 turns off the driving transistor DT. It can have a voltage level that can be set (eg, V1-V2 <Vth, Vth: threshold voltage of DT). Accordingly, during the fourth initialization period S1710 of the fourth period corresponding to the EL Vth sensing driving period (or the EL deterioration sensing driving period), the driving transistor DT may be in a turn-off state.

제4 초기화 기간(S1710) 동안, 제1 노드(N1)와 제2 노드(N2)에는, 동일한 초기화 데이터 전압(VDATA)이 제1 노드(N1)와 제2 노드(N2)에 동시에 인가되거나, 전압 차이가 거의 나지 않는 전압들(VDATA, VREF)이 제1 노드(N1)와 제2 노드(N2)에 인가됨으로써, 제4 초기화 기간(S1710) 동안, 구동 트랜지스터(DT)는 턴-오프 상태를 유지할 수 있다. 이에 따라, 구동 트랜지스터(DT)의 영향을 받지 않고, 발광 엘리먼트(EL)의 문턱전압(Vth)을 정확하게 센싱할 수 있다. During the fourth initialization period S1710, the same initialization data voltage VDATA is simultaneously applied to the first node N1 and the second node N2 to the first node N1 and the second node N2, or Voltages VDATA and VREF having little voltage difference are applied to the first node N1 and the second node N2, so that during the fourth initialization period S1710, the driving transistor DT is turned off. Can keep. Accordingly, the threshold voltage Vth of the light emitting element EL can be accurately sensed without being affected by the driving transistor DT.

도 17 내지 도 20을 참조하면, EL Vth 센싱 구동 기간 (또는 EL 열화 센싱 구동 기간)에 해당하는 제4 기간 중 제4 전압 변동 기간(S1720) 동안, 제1 트랜지스터(T1)는 턴-오프 되고, 제2 트랜지스터(T2)는 턴-오프 상태이고, 제3 트랜지스터(T3)는 턴-온 상태이고, 제1 연결제어회로(310)에 의해 데이터 라인(DL)과 기준 라인(RL)이 연결되고, 제2 연결제어회로(320)에 의해 데이터 라인(DL)으로 데이터 전압을 출력하는 출력 버퍼(BUF)와 데이터 라인(DL)이 끊어질 수 있다. 17 to 20, during the fourth voltage fluctuation period S1720 of the fourth period corresponding to the EL Vth sensing driving period (or the EL deterioration sensing driving period), the first transistor T1 is turned off. , The second transistor T2 is in a turn-off state, the third transistor T3 is in a turn-on state, and the data line DL and the reference line RL are connected by the first connection control circuit 310 Then, the output buffer BUF for outputting the data voltage to the data line DL and the data line DL may be disconnected by the second connection control circuit 320.

도 17 내지 도 20을 참조하면, EL Vth 센싱 구동 기간 (또는 EL 열화 센싱 구동 기간)에 해당하는 제4 기간 중 제4 전압 변동 기간(S1720) 동안, 제1 트랜지스터(T1)는 턴-오프 되고, 제2 트랜지스터(T2)는 턴-오프 상태이고, 제3 트랜지스터(T3)는 턴-온 레벨의 게이트 신호(E_SEN)에 의해 턴-온 상태를 지속적으로 유지하고, 제1 제어 스위치(CT1)는 턴-온 레벨의 게이트 신호(E_SEN_EN)에 의해 턴-온 상태이고, 제2 제어 스위치(CT2)는 는 턴-오프 레벨의 게이트 신호(OUT_EN)에 의해 턴-오프 상태일 수 있다. 17 to 20, during the fourth voltage fluctuation period S1720 of the fourth period corresponding to the EL Vth sensing driving period (or the EL deterioration sensing driving period), the first transistor T1 is turned off. , The second transistor T2 is in a turn-off state, and the third transistor T3 continuously maintains a turn-on state by a gate signal E_SEN of a turn-on level, and the first control switch CT1 Is turned on by the gate signal E_SEN_EN of the turn-on level, and the second control switch CT2 may be in the turn-off state by the gate signal OUT_EN of the turn-off level.

도 17 내지 도 20을 참조하면, EL Vth 센싱 구동 기간 (또는 EL 열화 센싱 구동 기간)에 해당하는 제4 기간 중 제4 전압 변동 기간(S1720) 동안, 발광 엘리먼트(EL)로 전류가 공급되어, 발광 엘리먼트(EL)가 발광할 수 있다. 17 to 20, during the fourth voltage fluctuation period S1720 of the fourth period corresponding to the EL Vth sensing driving period (or EL deterioration sensing driving period), current is supplied to the light emitting element EL, The light emitting element EL may emit light.

이에 따라, 제4 전압 변동 기간(S1720) 동안, 도 18 및 도 20에 도시된 바와 같이, 제2 노드(N2)의 전압(V2)이 하강하게 된다. Accordingly, during the fourth voltage fluctuation period S1720, as shown in FIGS. 18 and 20, the voltage V2 of the second node N2 falls.

제4 전압 변동 기간(S1720) 동안 제2 노드(N2)의 전압(V2)이 하강하기 시작하여 일정 시간이 경과하면, 제4 포화 기간(S1730)이 진행될 수 있다. 제4 포화 기간(S1730)은 발광 엘리먼트(EL)의 발광이 멈춘 기간을 의미할 수도 있다. During the fourth voltage fluctuation period S1720, when the voltage V2 of the second node N2 starts to decrease and a predetermined time elapses, the fourth saturation period S1730 may proceed. The fourth saturation period S1730 may mean a period in which light emission of the light emitting element EL stops.

제4 포화 기간(S1730) 동안, 샘플링 스위치(SAM)는 턴-온 될 수 있다. 이에 따라, 센싱회로(200) 내 아날로그-디지털 컨버터(ADC)는 기준 라인(RL)과 전기적으로 연결된다. 이에 따라, 센싱회로(200) 내 아날로그-디지털 컨버터(ADC)는 기준 라인(RL)의 전압을 센싱한다. During the fourth saturation period S1730, the sampling switch SAM may be turned on. Accordingly, the analog-to-digital converter ADC in the sensing circuit 200 is electrically connected to the reference line RL. Accordingly, the analog-to-digital converter ADC in the sensing circuit 200 senses the voltage of the reference line RL.

아날로그-디지털 컨버터(ADC)에 의해 센싱된 전압(Vsen)은 발광 엘리먼트(EL)의 문턱전압(Vth)을 반영하는 전압일 수 있다. 예를 들어, 아날로그-디지털 컨버터(ADC)에 의해 센싱된 전압(Vsen)은 기저전압(EVSS)에서 발광 엘리먼트(EL)의 문턱전압(Vth)을 더한 전압(EVSS+Vth, Vth: EL Vth)일 수 있다. The voltage Vsen sensed by the analog-to-digital converter ADC may be a voltage reflecting the threshold voltage Vth of the light emitting element EL. For example, the voltage Vsen sensed by the analog-to-digital converter (ADC) is a voltage (EVSS+Vth, Vth: EL Vth) obtained by adding the threshold voltage (Vth) of the light emitting element (EL) from the base voltage (EVSS). Can be

도 17 내지 도 20을 참조하면, 서브픽셀(SP) 내 제2 노드(N2)의 전압(V2)의 하강이 멈추게 되면(즉, S1730), 제1 연결제어회로(310)에 의해 기준 라인(RL)이 데이터 라인(DL)과 전기적으로 연결되고, 제3 트랜지스터(T3)를 통해 데이터 라인(DL)이 제2 노드(N2)와 전기적으로 연결된 상태에서, 샘플링 스위치(SAM)가 턴-온 되고, 센싱회로(200)는 기준 라인(RL)의 전압을 센싱할 수 있다. 17 to 20, when the voltage V2 of the second node N2 in the subpixel SP stops falling (ie, S1730), the first connection control circuit 310 causes the reference line ( When RL is electrically connected to the data line DL and the data line DL is electrically connected to the second node N2 through the third transistor T3, the sampling switch SAM is turned on. Then, the sensing circuit 200 may sense the voltage of the reference line RL.

이때, 기준 라인(RL)의 전압은, 제2 노드(N2)와 전기적으로 연결된 발광 엘리먼트(EL)의 제1 전극의 전압과 대응될 수 있다. 기준 라인(RL)의 전압은 발광 엘리먼트(EL)의 문턱전압(Vth)에 따라 정해질 수 있다. In this case, the voltage of the reference line RL may correspond to the voltage of the first electrode of the light emitting element EL electrically connected to the second node N2. The voltage of the reference line RL may be determined according to the threshold voltage Vth of the light emitting element EL.

도 17 내지 도 20을 참조하면, 발광 엘리먼트(EL)의 문턱전압(Vth)을 센싱하기 위한 센싱 경로는, 제3 트랜지스터(T3), 데이터 라인(DL), 제1 제어 스위치(CT1) 및 기준 라인(RL)을 포함할 수 있다. 17 to 20, the sensing path for sensing the threshold voltage Vth of the light emitting element EL includes a third transistor T3, a data line DL, a first control switch CT1, and a reference. It may include a line RL.

도 21은 본 발명의 실시예들에 따른 표시장치(100)의 발광 엘리먼트(EL)의 문턱전압(Vth) 센싱 타이밍을 설명하기 위한 도면이다. 21 is a diagram for explaining a timing of sensing a threshold voltage Vth of the light emitting element EL of the display device 100 according to example embodiments.

EL Vth 센싱 구동 기간 (또는 EL 열화 센싱 구동 기간)에 해당하는 제4 기간은 표시장치(100)의 파워 오프 신호가 발생한 이후 진행될 수 있다. 즉, 발광 엘리먼트(EL)의 문턱전압(Vth)을 센싱하기 위한 구동은 오프-센싱 프로세스로 진행될 수 있다. The fourth period corresponding to the EL Vth sensing driving period (or the EL deterioration sensing driving period) may proceed after the power-off signal of the display device 100 is generated. That is, driving for sensing the threshold voltage Vth of the light emitting element EL may be performed as an off-sensing process.

이와 다르게, 도 21에 도시된 바와 같이, EL Vth 센싱 구동 기간 (또는 EL 열화 센싱 구동 기간)에 해당하는 제4 기간은 액티브 시간들 사이의 블랭크 시간 동안 진행될 수 있다. 즉, 제4 기간은 이미지가 업데이트 되기 전의 블랭크 시간마다 진행될 수 있다. 액티브 시간들은 디스플레이 구동 기간에 해당하는 제1 기간일 수 있다. 즉, 발광 엘리먼트(EL)의 문턱전압(Vth)을 센싱하기 위한 구동은 실시간 센싱 프로세스로 진행될 수 있다.Alternatively, as shown in FIG. 21, the fourth period corresponding to the EL Vth sensing driving period (or the EL deterioration sensing driving period) may proceed during the blank time between active times. That is, the fourth period may proceed every blank time before the image is updated. The active times may be a first period corresponding to the display driving period. That is, driving for sensing the threshold voltage Vth of the light emitting element EL may be performed in a real-time sensing process.

발광 엘리먼트(EL)의 문턱전압(Vth)을 센싱하기 위한 구동이 실시간 센싱 프로세스로 진행되는 경우, 도 17 및 도 19에 도시된 바와 같이, EL Vth 센싱 구동 기간 (S1710, S1720, S1730) 이전에, 해당 서브픽셀(SP)이 발광하는 기간(S1700)이 진행될 수 있다. 이 기간(S1700)은, 도 12의 S1230일 수 있다. 이때, 제2 노드(N2)의 전압(V2)은 디스플레이를 위한 계조에 따라 높은 전압 레벨에서 낮은 전압 레벨 사이에서 다양한 전압을 가질 수 있다. When driving for sensing the threshold voltage Vth of the light emitting element EL is performed in a real-time sensing process, as shown in FIGS. 17 and 19, before the EL Vth sensing driving period (S1710, S1720, S1730) , A period S1700 in which the corresponding subpixel SP emits light may proceed. This period S1700 may be S1230 of FIG. 12. In this case, the voltage V2 of the second node N2 may have various voltages between a high voltage level and a low voltage level according to a gray level for display.

발광 엘리먼트(EL)의 문턱전압(Vth)을 센싱하기 위한 구동이 실시간 센싱 프로세스로 진행되는 경우, 도 17 및 도 19에 도시된 바와 같이, EL Vth 센싱 구동 기간 (S1710, S1720, S1730) 이후에는, 디스플레이를 위한 단계들(S1740, S1750)이 진행될 수 있다. 디스플레이를 위한 단계들(S1740, S1750)은 도 12의 초기화 단계(S1210) 및 전압 변동 단계(S1220)와 대응될 수 있다. When driving for sensing the threshold voltage Vth of the light emitting element EL is performed as a real-time sensing process, as shown in FIGS. 17 and 19, after the EL Vth sensing driving period (S1710, S1720, S1730) , Steps S1740 and S1750 for display may be performed. The display steps S1740 and S1750 may correspond to the initializing step S1210 and the voltage varying step S1220 of FIG. 12.

도 22는 본 발명의 실시예들에 따른 표시장치(100)에서, 제2 서브픽셀 구조(4T1C)를 갖는 4개의 서브픽셀(SP1, SP2, SP3, SP4)과 제2 보상회로(30)를 나타낸 도면이다.22 illustrates four subpixels SP1, SP2, SP3, and SP4 having a second subpixel structure 4T1C and a second compensation circuit 30 in the display device 100 according to the exemplary embodiments of the present invention. It is a figure shown.

도 22를 참조하면, 4개의 서브픽셀(SP1, SP2, SP3, SP4)은 4개의 데이터 라인(DL1, DL2, DL3, DL4)으로부터 각각 데이터 전압들(VDATA1, VDATA2, VDATA3, VDATA4)을 공급받는다. Referring to FIG. 22, four subpixels SP1, SP2, SP3, and SP4 receive data voltages VDATA1, VDATA2, VDATA3, and VDATA4 from four data lines DL1, DL2, DL3, and DL4, respectively. .

기준 라인(RL)은 서브픽셀 열마다 1개씩 배치될 수도 있지만, 둘 이상의 서브픽셀 열마다 1개씩 배치될 수 있다. 이에 대한 예시로서, 기준 라인(RL)은 도 22에 도시된 바와 같이, 4개의 서브픽셀 열마다 1개씩 배치될 수 있다. 따라서, 4개의 서브픽셀(SP1, SP2, SP3, SP4)은 1개의 기준 라인(RL)을 공유한다. One reference line RL may be disposed for each subpixel column, but one reference line RL may be disposed for every two or more subpixel columns. As an example of this, as illustrated in FIG. 22, one reference line RL may be disposed for every four subpixel columns. Accordingly, the four subpixels SP1, SP2, SP3, and SP4 share one reference line RL.

도 22를 참조하면, 4개의 서브픽셀(SP1, SP2, SP3, SP4) 각각에 배치된 제3 트랜지스터(T3)의 드레인 노드(또는 소스 노드)는, 1개의 기준 라인(RL)에 모두 연결될 수 있다. Referring to FIG. 22, the drain node (or source node) of the third transistor T3 disposed in each of the four subpixels SP1, SP2, SP3, and SP4 may be all connected to one reference line RL. have.

도 22를 참조하면, 4개의 서브픽셀(SP1, SP2, SP3, SP4)에 대응되는 4개의 데이터 라인(DL1, DL2, DL3, DL4) 각각은 제2 제어 스위치(CT2)를 통해 해당 출력 버퍼(BUF)와 전기적으로 연결될 수 있다. Referring to FIG. 22, each of the four data lines DL1, DL2, DL3, and DL4 corresponding to four subpixels SP1, SP2, SP3, and SP4 is provided with a corresponding output buffer through the second control switch CT2. BUF) can be electrically connected.

도 22를 참조하면, 4개의 데이터 라인(DL1, DL2, DL3, DL4) 각각은 제1 제어 스위치(CT1)를 통해 1개의 기준 라인(RL)과 전기적으로 연결될 수 있다. Referring to FIG. 22, each of four data lines DL1, DL2, DL3, and DL4 may be electrically connected to one reference line RL through a first control switch CT1.

도 22를 참조하면, 제1 제어 스위치(CT1)는 데이터 라인 개수(서브픽셀 열 개수)만큼 존재하고, 제2 제어 스위치(CT2)는 데이터 라인 개수(서브픽셀 열 개수)만큼 존재한다. Referring to FIG. 22, the first control switch CT1 exists as many as the number of data lines (the number of subpixel columns), and the second control switch CT2 exists as the number of data lines (the number of subpixel columns).

아래에서는, 이상에서 전술한 4T1C 구조 기반의 보상회로(30)가 발광 엘리먼트(EL)의 문턱전압(Vth)을 센싱하기 위한 구동 방법을 간략하게 다시 설명한다. Hereinafter, the driving method for sensing the threshold voltage Vth of the light emitting element EL by the compensation circuit 30 based on the 4T1C structure described above will be briefly described again.

도 23은 본 발명의 실시예들에 따른 표시장치(100)의 구동방법에 대한 흐름도이다. 23 is a flowchart illustrating a method of driving the display device 100 according to example embodiments.

도 23을 참조하면, 본 발명의 실시예들에 따른 표시장치(100)의 구동방법은, 다수의 서브픽셀(SP) 중 임의의 서브픽셀(SP) 내 발광 엘리먼트(EL)를 구동하기 위한 구동 트랜지스터(DT)의 게이트 노드에 해당하는 제1 노드(N1)의 전압과, 구동 트랜지스터(DT)의 소스 노드 또는 드레인 노드에 해당하며 발광 엘리먼트(EL)의 제1 전극과 전기적으로 연결된 제2 노드(N2)의 전압을 초기화 하는 단계(S2310)와, 제2 노드(N2)의 전압을 하강시키는 단계(S2320)와, 제2 노드(N2)의 전압을 센싱하는 단계(S2330) 등을 포함할 수 있다. Referring to FIG. 23, the driving method of the display device 100 according to the embodiments of the present invention is to drive the light emitting element EL in any subpixel SP among a plurality of subpixels SP. The voltage of the first node N1 corresponding to the gate node of the transistor DT and the second node corresponding to the source node or drain node of the driving transistor DT and electrically connected to the first electrode of the light emitting element EL Initializing the voltage of (N2) (S2310), lowering the voltage of the second node (N2) (S2320), sensing the voltage of the second node (N2) (S2330), etc. I can.

S2310 단계는 도 17 내지 도 20의 S1710 단계와 대응될 수 있다. S2320 단계는 도 17 내지 도 20의 S1720 단계와 대응될 수 있다. S2330 단계는 도 17 내지 도 20의 S1730 단계와 대응될 수 있다. Step S2310 may correspond to step S1710 of FIGS. 17 to 20. Step S2320 may correspond to step S1720 of FIGS. 17 to 20. Step S2330 may correspond to step S1730 of FIGS. 17 to 20.

서브픽셀(SP)은, 다수의 데이터 라인(DL) 중 대응되는 데이터 라인(DL)과 제1 노드(N1) 간의 연결을 제어하는 제1 트랜지스터(T1)와, 다수의 기준 라인(RL) 중 대응되는 기준 라인(RL)과 제2 노드(N2) 간의 연결을 제어하는 제2 트랜지스터(T2)와, 데이터 라인(DL)과 제2 노드(N2) 간의 연결을 제어하는 제3 트랜지스터(T3)와, 제1 노드(N1)와 제2 노드(N2) 사이에 연결된 캐패시터(Cst)를 포함할 수 있다. The subpixel SP includes a first transistor T1 for controlling a connection between a corresponding data line DL and a first node N1 among a plurality of data lines DL, and a plurality of reference lines RL. The second transistor T2 controls the connection between the corresponding reference line RL and the second node N2, and the third transistor T3 controls the connection between the data line DL and the second node N2. And, it may include a capacitor (Cst) connected between the first node (N1) and the second node (N2).

표시장치(100)는, 데이터 라인(DL)과 기준 라인(RL) 간의 연결을 제어하는 제1 연결제어회로(310)를 더 포함할 수 있다. The display device 100 may further include a first connection control circuit 310 that controls a connection between the data line DL and the reference line RL.

S2330 단계에서, 제2 노드(N2)는 제3 트랜지스터(T3)를 통해 데이터 라인(DL)과 연결되고, 데이터 라인(DL)은 제1 연결제어회로(310)에 의해 기준 라인(RL)과 연결된 상태에서, 표시장치(100)는, 기준 라인(RL)의 전압을 센싱함으로써, 제2 노드(N2)의 전압을 센싱할 수 있다. In step S2330, the second node N2 is connected to the data line DL through the third transistor T3, and the data line DL is connected to the reference line RL by the first connection control circuit 310. In the connected state, the display device 100 may sense the voltage of the second node N2 by sensing the voltage of the reference line RL.

S2310, S2320 및 S2330 단계들은 이미지가 업데이트는 액티브 시간들 사이의 블랭크 시간에 진행될 수 있다. Steps S2310, S2320 and S2330 may be performed at a blank time between active times when the image is updated.

도 24는 본 발명의 실시예들에 따른 표시장치(100)의 발광 엘리먼트 열화 보상 화면들(2410, 2420)을 나타낸 도면이다.24 is a diagram illustrating light emitting element degradation compensation screens 2410 and 2420 of the display device 100 according to example embodiments.

도 24를 참조하면, 3T1C 구조 기반의 제1 보상회로(20)를 이용하여 발광 엘리먼트(EL)의 열화를 보상하는 경우, 구동 트랜지스터(DT)의 영향을 받거나 주변 인접 서브픽셀(SP)의 양향을 받게 되어, 발광 엘리먼트(EL)의 열화 보상이 정상적으로 되지 못하여, 잔상, 얼룩 등의 화면 이상(2400)이 발생할 수 있다. Referring to FIG. 24, when the deterioration of the light emitting element EL is compensated for by using the first compensation circuit 20 based on a 3T1C structure, it is affected by the driving transistor DT or the direction of the adjacent subpixel SP. As a result of receiving the light emitting element EL, deterioration compensation of the light emitting element EL is not normally performed, and a screen abnormality 2400 such as an afterimage or spot may occur.

하지만, 도 24를 참조하면, 4T1C 구조 기반의 제2 보상회로(30)를 이용하여 발광 엘리먼트(EL)의 열화를 보상하는 경우, 구동 트랜지스터(DT)의 영향을 받지 않고, 주변 인접 서브픽셀(SP)의 영향도 받지 않게 되어, 발광 엘리먼트(EL)의 열화 보상이 정확하게 이루어지게 되어, 잔상, 얼룩 등의 화면 이상(2400)이 방지될 수 있다. However, referring to FIG. 24, when the deterioration of the light emitting element EL is compensated for by using the second compensation circuit 30 based on the 4T1C structure, it is not affected by the driving transistor DT. SP) is also not affected, so that deterioration compensation of the light emitting element EL is accurately performed, so that screen abnormalities 2400 such as afterimages and spots can be prevented.

이상에서 전술한 본 발명의 실시예들에 의하면, 서브픽셀(SP) 간의 휘도 편차를 정확하게 센싱하여 보상해줄 수 있다. According to the embodiments of the present invention described above, it is possible to accurately sense and compensate for the luminance deviation between the subpixels SP.

또한, 본 발명의 실시예들에 의하면, 서브픽셀(SP) 내 발광 엘리먼트(EL)의 문턱전압을 정확하게 센싱하여, 서브픽셀(SP) 내 발광 엘리먼트(EL) 간의 문턱전압 편차를 정확하게 보상해줄 수 있다. In addition, according to embodiments of the present invention, by accurately sensing the threshold voltage of the light emitting element EL in the sub-pixel SP, it is possible to accurately compensate for the threshold voltage deviation between the light emitting elements EL in the sub-pixel SP. have.

또한, 본 발명의 실시예들은 구동 트랜지스터(DT), 주변 서브픽셀 등의 영향을 받지 않고, 서브픽셀(SP) 내 발광 엘리먼트(EL)의 문턱전압을 센싱할 수 있다. In addition, embodiments of the present invention can sense the threshold voltage of the light emitting element EL in the subpixel SP, without being affected by the driving transistor DT and the surrounding subpixels.

또한, 본 발명의 실시예들은 구동 트랜지스터(DT), 주변 서브픽셀 등의 영향을 받지 않고, 서브픽셀(SP) 내 발광 엘리먼트(EL)의 문턱전압을 센싱하기 위한 서브픽셀 구조와 이에 기반하여 발광 엘리먼트(EL)의 문턱전압을 센싱하기 위한 보상회로를 제공할 수 있다. In addition, embodiments of the present invention have a subpixel structure for sensing the threshold voltage of the light emitting element EL in the subpixel SP without being affected by the driving transistor DT and the surrounding subpixels, and light emission based thereon. A compensation circuit for sensing the threshold voltage of the element EL may be provided.

또한, 본 발명의 실시예들은 서브픽셀(SP) 내 발광 엘리먼트(EL)의 열화를 실시간으로 센싱할 수 있다. In addition, embodiments of the present invention may sense deterioration of the light emitting element EL in the subpixel SP in real time.

또한, 본 발명의 실시예들은 발광 엘리먼트(EL)의 문턱전압 센싱 방식의 변경에도 불구하고, 디스플레이 구동 및 구동 트랜지스터(DT)의 특성치 센싱 구동을 정상적으로 수행할 수 있다. In addition, the exemplary embodiments of the present invention can normally perform display driving and characteristic value sensing driving of the driving transistor DT despite a change in the threshold voltage sensing method of the light emitting element EL.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.The above description is merely illustrative of the technical idea of the present invention, and those of ordinary skill in the art to which the present invention pertains will be able to make various modifications and variations without departing from the essential characteristics of the present invention. In addition, since the embodiments disclosed in the present invention are not intended to limit the technical idea of the present invention, but are intended to describe the technical idea, the scope of the technical idea of the present invention is not limited by these embodiments. The scope of protection of the present invention should be interpreted by the claims below, and all technical ideas within the scope equivalent thereto should be construed as being included in the scope of the present invention.

100: 표시장치
110: 표시패널
120: 데이터 구동회로
130: 게이트 구동회로
140: 컨트롤러
200: 센싱회로
210: 보상부100: display device
110: display panel
120: data driving circuit
130: gate driving circuit
140: controller
200: sensing circuit
210: compensation unit

Claims (26)

다수의 데이터 라인, 다수의 게이트 라인, 다수의 기준 라인 및 다수의 서브픽셀을 포함하는 표시패널;
상기 다수의 데이터 라인으로 데이터 전압들을 각각 출력하는 다수의 출력 버퍼를 포함하는 데이터 구동회로;
상기 다수의 게이트 라인을 구동하기 위한 게이트 구동회로;
상기 다수의 데이터 라인과 상기 다수의 기준 라인 간의 연결을 제어하는 제1 연결제어회로; 및
상기 다수의 출력 버퍼와 상기 다수의 데이터 라인 간의 연결을 제어하는 제2 연결제어회로를 포함하고,
다수의 서브픽셀 각각은, 발광 엘리먼트와, 상기 발광 엘리먼트를 구동하기 위한 구동 트랜지스터와, 상기 다수의 데이터 라인 중 대응되는 데이터 라인과 상기 구동 트랜지스터의 제1 노드 간의 연결을 제어하는 제1 트랜지스터와, 상기 다수의 기준 라인 중 대응되는 기준 라인과 상기 구동 트랜지스터의 제2 노드 간의 연결을 제어하는 제2 트랜지스터와, 상기 데이터 라인과 상기 구동 트랜지스터의 제2 노드 간의 연결을 제어하는 제3 트랜지스터와, 상기 구동 트랜지스터의 제1 노드와 제2 노드 사이에 연결된 캐패시터를 포함하는 표시장치.
A display panel including a plurality of data lines, a plurality of gate lines, a plurality of reference lines, and a plurality of subpixels;
A data driving circuit including a plurality of output buffers respectively outputting data voltages to the plurality of data lines;
A gate driving circuit for driving the plurality of gate lines;
A first connection control circuit for controlling a connection between the plurality of data lines and the plurality of reference lines; And
A second connection control circuit for controlling a connection between the plurality of output buffers and the plurality of data lines,
Each of the plurality of subpixels includes a light emitting element, a driving transistor for driving the light emitting element, a first transistor controlling a connection between a corresponding data line among the plurality of data lines and a first node of the driving transistor, A second transistor controlling a connection between a corresponding reference line among the plurality of reference lines and a second node of the driving transistor; a third transistor controlling a connection between the data line and a second node of the driving transistor; and A display device including a capacitor connected between the first node and the second node of the driving transistor.
제1항에 있어서,
상기 제1 연결제어회로는 상기 다수의 데이터 라인과 상기 다수의 기준 라인 간의 연결을 제어하며, 상기 다수의 데이터 라인의 개수만큼 존재하는 다수의 제1 제어 스위치를 포함하고,
상기 제2 연결제어회로는 상기 다수의 출력 버퍼와 상기 다수의 데이터 라인 간의 연결을 제어하며, 상기 다수의 데이터 라인의 개수만큼 존재하는 다수의 제2 제어 스위치를 포함하는 표시장치.
The method of claim 1,
The first connection control circuit controls a connection between the plurality of data lines and the plurality of reference lines, and includes a plurality of first control switches present as the number of the plurality of data lines,
The second connection control circuit controls connections between the plurality of output buffers and the plurality of data lines, and includes a plurality of second control switches that exist as many as the number of data lines.
제1항에 있어서,
상기 제1 연결제어회로 및 상기 제2 연결제어회로는 상기 데이터 구동회로 내 위치하는 표시장치.
The method of claim 1,
The first connection control circuit and the second connection control circuit are located in the data driving circuit.
제1항에 있어서,
상기 표시패널은 표시영역과 비 표시영역을 포함하고,
상기 제1 연결제어회로 및 상기 제2 연결제어회로는 상기 표시패널의 상기 비 표시영역에 모두 위치하거나,
상기 제1 연결제어회로는 상기 표시패널의 상기 비 표시영역에 위치하고, 상기 제2 연결제어회로는 상기 데이터 구동회로 내 위치하는 표시장치.
The method of claim 1,
The display panel includes a display area and a non-display area,
The first connection control circuit and the second connection control circuit are both located in the non-display area of the display panel, or
The first connection control circuit is located in the non-display area of the display panel, and the second connection control circuit is located in the data driving circuit.
제1항에 있어서,
상기 서브픽셀이 이미지를 표시하기 위해 구동되는 제1 기간 동안,
상기 서브픽셀 내 상기 제3 트랜지스터는 턴-오프 되어 있고,
상기 데이터 라인과 상기 기준 라인은 상기 제1 연결제어회로에 의해 전기적으로 끊어져 있고,
상기 데이터 구동회로 내 상기 데이터 라인으로 데이터 전압을 출력하는 출력 버퍼와 상기 데이터 라인은 상기 제2 연결제어회로에 의해 전기적으로 연결되어 있는 표시장치.
The method of claim 1,
During a first period in which the subpixel is driven to display an image,
The third transistor in the subpixel is turned off,
The data line and the reference line are electrically disconnected by the first connection control circuit,
An output buffer for outputting a data voltage to the data line in the data driving circuit and the data line are electrically connected to each other by the second connection control circuit.
제1항에 있어서,
상기 기준 라인과 기준 전압 공급 노드 간의 연결을 제어하는 기준 스위치와,
상기 기준 라인의 전압을 센싱하는 센싱회로와,
상기 센싱회로와 상기 기준 라인 간의 연결을 제어하는 샘플링 스위치를 더 포함하는 표시장치.
The method of claim 1,
A reference switch for controlling a connection between the reference line and a reference voltage supply node,
A sensing circuit for sensing the voltage of the reference line,
The display device further comprises a sampling switch for controlling the connection between the sensing circuit and the reference line.
제6항에 있어서,
상기 서브픽셀 내 상기 구동 트랜지스터의 제2 노드의 전압이 상승하는 기간 또는 상기 구동 트랜지스터의 제2 노드의 전압이 상승하다가 포화된 기간 동안,
상기 샘플링 스위치가 턴-온 되고,
상기 센싱회로는 상기 기준 라인의 전압을 센싱하고,
상기 센싱회로에 의해 센싱된 상기 기준 라인의 전압은,
상기 제2 트랜지스터를 통해 상기 기준 라인과 전기적으로 연결된 상기 구동 트랜지스터의 제2 노드의 전압과 대응되고,
상기 구동 트랜지스터의 문턱전압 또는 이동도에 따라 정해지는 표시장치.
The method of claim 6,
During a period in which the voltage of the second node of the driving transistor in the subpixel increases or a period in which the voltage of the second node of the driving transistor increases and then saturates,
The sampling switch is turned on,
The sensing circuit senses the voltage of the reference line,
The voltage of the reference line sensed by the sensing circuit is
Corresponds to a voltage of a second node of the driving transistor electrically connected to the reference line through the second transistor,
A display device determined according to a threshold voltage or mobility of the driving transistor.
제6항에 있어서,
상기 서브픽셀 내 상기 구동 트랜지스터의 제2 노드의 전압 하강이 멈추게 되면,
상기 제1 연결제어회로에 의해 상기 기준 라인이 상기 데이터 라인과 전기적으로 연결되고, 상기 제3 트랜지스터를 통해 상기 데이터 라인이 상기 구동 트랜지스터의 제2 노드와 전기적으로 연결된 상태에서,
상기 센싱회로는 상기 샘플링 스위치를 통해 전기적으로 연결된 상기 기준 라인의 전압을 센싱하고,
상기 센싱회로에 의해 센싱된 상기 기준 라인의 전압은,
상기 구동 트랜지스터의 제2 노드와 전기적으로 연결된 상기 발광 엘리먼트의 제1 전극의 전압과 대응되고,
상기 발광 엘리먼트의 문턱전압에 따라 정해지는 표시장치.
The method of claim 6,
When the voltage drop of the second node of the driving transistor in the subpixel stops,
In a state in which the reference line is electrically connected to the data line by the first connection control circuit, and the data line is electrically connected to a second node of the driving transistor through the third transistor,
The sensing circuit senses the voltage of the reference line electrically connected through the sampling switch,
The voltage of the reference line sensed by the sensing circuit is
Corresponding to a voltage of the first electrode of the light emitting element electrically connected to the second node of the driving transistor,
A display device determined according to a threshold voltage of the light emitting element.
제8항에 있어서,
상기 구동 트랜지스터는 턴-오프 상태인 표시장치.
The method of claim 8,
The driving transistor is in a turn-off state.
제6항에 있어서,
디스플레이 구동 기간인 제1 기간과 다른 제2 기간은,
상기 서브픽셀 내 상기 구동 트랜지스터의 제2 노드에 제2 초기화 전압이 인가되는 제2 초기화 기간과, 상기 서브픽셀 내 상기 구동 트랜지스터의 제2 노드의 전압이 상승하는 제2 전압 변동 기간과, 상기 서브픽셀 내 상기 구동 트랜지스터의 제2 노드의 전압이 포화되거나 상기 서브픽셀 내 상기 구동 트랜지스터의 제2 노드의 전압의 상승 속도가 상기 제2 전압 변동 기간에 비해 느려지는 포화 기간을 포함하고,
상기 기준 스위치는 상기 제2 초기화 기간이 진행되도록 턴-온 되고, 상기 제2 전압 변동 기간이 진행되도록 턴-오프 되고, 상기 샘플링 스위치는 상기 포화 기간에 턴-온 되고,
상기 제2 기간 동안,
상기 서브픽셀 내 상기 제3 트랜지스터는 턴-오프 되어 있고, 상기 데이터 라인과 상기 기준 라인은 상기 제1 연결제어회로에 의해 전기적으로 끊어져 있고, 상기 데이터 구동회로 내 상기 데이터 라인으로 데이터 전압을 출력하는 출력 버퍼와 상기 데이터 라인은 상기 제2 연결제어회로에 의해 전기적으로 연결되어 있는 표시장치.
The method of claim 6,
A second period different from the first period, which is the display driving period,
A second initialization period in which a second initialization voltage is applied to a second node of the driving transistor in the subpixel, a second voltage variation period in which a voltage of a second node of the driving transistor in the subpixel increases, and the sub A saturation period in which a voltage of a second node of the driving transistor in a pixel is saturated or a rate of increase of a voltage of a second node of the driving transistor in the subpixel is slower than that of the second voltage variation period
The reference switch is turned on so that the second initialization period proceeds, the second voltage fluctuation period is turned off, and the sampling switch is turned on in the saturation period,
During the second period,
The third transistor in the subpixel is turned off, the data line and the reference line are electrically disconnected by the first connection control circuit, and a data voltage is output to the data line in the data driving circuit. An output buffer and the data line are electrically connected to each other by the second connection control circuit.
제6항에 있어서,
디스플레이 구동 기간인 제1 기간과 다른 제3 기간은,
상기 서브픽셀 내 상기 구동 트랜지스터의 제2 노드에 제3 초기화 전압이 인가되는 제3 초기화 기간과, 상기 서브픽셀 내 상기 구동 트랜지스터의 제2 노드의 전압이 상승하는 제3 전압 변동 기간을 포함하고,
상기 기준 스위치는 상기 제3 초기화 기간이 진행되도록 턴-온 되고, 상기 제3 전압 변동 기간이 진행되도록 턴-오프 되고, 상기 샘플링 스위치는 상기 제3 전압 변동 기간의 시작 시점에서 일정 시간이 경과된 이후에 턴-온 되고,
상기 제3 기간 동안,
상기 서브픽셀 내 상기 제3 트랜지스터는 턴-오프 되어 있고, 상기 데이터 라인과 상기 기준 라인은 상기 제1 연결제어회로에 의해 전기적으로 끊어져 있고, 상기 데이터 구동회로 내 상기 데이터 라인으로 데이터 전압을 출력하는 출력 버퍼와 상기 데이터 라인은 상기 제2 연결제어회로에 의해 전기적으로 연결되어 있는 표시장치.
The method of claim 6,
A third period different from the first period which is the display driving period,
A third initialization period in which a third initialization voltage is applied to a second node of the driving transistor in the subpixel, and a third voltage variation period in which a voltage of the second node of the driving transistor in the subpixel increases,
The reference switch is turned on so that the third initialization period proceeds, and turned off so that the third voltage fluctuation period proceeds, and the sampling switch is a predetermined time elapsed from the start of the third voltage fluctuation period. Later turned on,
During the third period,
The third transistor in the subpixel is turned off, the data line and the reference line are electrically disconnected by the first connection control circuit, and a data voltage is output to the data line in the data driving circuit. An output buffer and the data line are electrically connected to each other by the second connection control circuit.
제6항에 있어서,
디스플레이 구동 기간인 제1 기간과 다른 제4 기간은,
상기 서브픽셀 내 상기 구동 트랜지스터의 제2 노드에 제4 초기화 전압이 인가되는 제4 초기화 기간과, 상기 서브픽셀 내 상기 구동 트랜지스터의 제2 노드의 전압이 하강하는 제4 전압 변동 기간과, 상기 서브픽셀 내 상기 구동 트랜지스터의 제2 노드의 전압이 포화되거나 상기 서브픽셀 내 상기 구동 트랜지스터의 제2 노드의 전압의 하강 속도가 상기 제4 전압 변동 기간에 비해 느려지는 제4 포화 기간을 포함하고,
상기 제4 초기화 기간 동안,
상기 제1 트랜지스터 및 상기 제3 트랜지스터가 턴-온 되고, 상기 제1 연결제어회로에 의해 상기 데이터 라인과 상기 기준 라인이 끊어지고, 상기 제2 연결제어회로에 의해 상기 데이터 라인으로 데이터 전압을 출력하는 출력 버퍼와 상기 데이터 라인이 연결되고,
상기 제4 전압 변동 기간 동안,
상기 제1 트랜지스터는 턴-오프 되고, 상기 제2 트랜지스터는 턴-오프 상태이고, 상기 제3 트랜지스터는 턴-온 상태이고, 상기 제1 연결제어회로에 의해 상기 데이터 라인과 상기 기준 라인이 연결되고, 상기 제2 연결제어회로에 의해 상기 데이터 라인으로 데이터 전압을 출력하는 출력 버퍼와 상기 데이터 라인이 끊어지고,
상기 제4 포화 기간 동안, 상기 샘플링 스위치는 턴-온 되는 표시장치.
The method of claim 6,
A fourth period different from the first period, which is the display driving period,
A fourth initialization period in which a fourth initialization voltage is applied to a second node of the driving transistor in the subpixel, a fourth voltage fluctuation period in which the voltage of the second node of the driving transistor in the subpixel falls, and the sub A fourth saturation period in which a voltage of a second node of the driving transistor in a pixel is saturated or a fall speed of a voltage of a second node of the driving transistor in the subpixel is slower than that of the fourth voltage fluctuation period,
During the fourth initialization period,
The first transistor and the third transistor are turned on, the data line and the reference line are disconnected by the first connection control circuit, and a data voltage is output to the data line by the second connection control circuit. The output buffer and the data line are connected,
During the fourth voltage fluctuation period,
The first transistor is turned off, the second transistor is turned off, the third transistor is turned on, and the data line and the reference line are connected by the first connection control circuit. , An output buffer for outputting a data voltage to the data line and the data line are disconnected by the second connection control circuit,
During the fourth saturation period, the sampling switch is turned on.
제12항에 있어서,
상기 제4 초기화 전압은 상기 서브픽셀 내 상기 발광 엘리먼트의 문턱전압 보다 높은 표시장치.
The method of claim 12,
The fourth initialization voltage is higher than a threshold voltage of the light emitting element in the subpixel.
제12항에 있어서,
상기 제4 전압 변동 기간 동안, 상기 서브픽셀 내 상기 발광 엘리먼트는 발광하는 표시장치.
The method of claim 12,
During the fourth voltage fluctuation period, the light emitting element in the subpixel emits light.
제12항에 있어서,
상기 제4 초기화 기간 동안,
상기 제2 트랜지스터는 턴-오프 상태이고, 상기 데이터 라인에서 공급된 초기화 데이터 전압이 상기 제1 트랜지스터를 통해 상기 구동 트랜지스터의 제1 노드에 인가되고, 상기 데이터 라인에서 공급된 상기 초기화 데이터 전압이 상기 제3 트랜지스터를 통해 상기 구동 트랜지스터의 제2 노드에 인가되고,
상기 구동 트랜지스터의 제2 노드에 인가된 상기 초기화 데이터 전압은 상기 제4 초기화 전압으로서 상기 발광 엘리먼트의 문턱전압 보다 높은 전압 값을 갖는 표시장치.
The method of claim 12,
During the fourth initialization period,
The second transistor is in a turn-off state, an initialization data voltage supplied from the data line is applied to a first node of the driving transistor through the first transistor, and the initialization data voltage supplied from the data line is the Applied to the second node of the driving transistor through a third transistor,
The initialization data voltage applied to the second node of the driving transistor is the fourth initialization voltage and has a voltage value higher than the threshold voltage of the light emitting element.
제15항에 있어서,
상기 제1 트랜지스터의 게이트 노드는 상기 제1 게이트 라인과 전기적으로 연결되고,
상기 제2 트랜지스터의 게이트 노드는 상기 제1 게이트 라인과 다른 제2 게이트 라인과 전기적으로 연결되는 표시장치.
The method of claim 15,
A gate node of the first transistor is electrically connected to the first gate line,
A display device in which a gate node of the second transistor is electrically connected to a second gate line different from the first gate line.
제12항에 있어서,
상기 제4 초기화 기간 동안,
상기 제2 트랜지스터는 턴-온 상태이고,
상기 데이터 라인에서 공급된 초기화 데이터 전압이 상기 제1 트랜지스터를 통해 상기 구동 트랜지스터의 제1 노드에 인가되고, 상기 데이터 라인에서 공급된 상기 초기화 데이터 전압이 상기 제3 트랜지스터를 통해 상기 구동 트랜지스터의 제2 노드에 인가되고, 상기 기준 라인에서 공급된 기준 전압이 상기 제2 트랜지스터를 통해 상기 구동 트랜지스터의 제2 노드에 인가되고,
상기 초기화 데이터 전압과 상기 기준 전압이 상기 제2 노드에 인가됨으로써, 상기 구동 트랜지스터의 제2 노드는 상기 제4 초기화 전압을 갖는 표시장치.
The method of claim 12,
During the fourth initialization period,
The second transistor is in a turn-on state,
The initialization data voltage supplied from the data line is applied to the first node of the driving transistor through the first transistor, and the initialization data voltage supplied from the data line is applied to the second driving transistor through the third transistor. A reference voltage applied to a node and supplied from the reference line is applied to a second node of the driving transistor through the second transistor,
When the initialization data voltage and the reference voltage are applied to the second node, the second node of the driving transistor has the fourth initialization voltage.
제17항에 있어서,
상기 제1 트랜지스터의 게이트 노드와, 상기 제2 트랜지스터의 게이트 노드는, 동일한 게이트 라인과 전기적으로 연결되는 표시장치.
The method of claim 17,
A display device wherein a gate node of the first transistor and a gate node of the second transistor are electrically connected to a same gate line.
제12항에 있어서,
상기 제4 기간은 상기 표시장치의 파워 오프 신호가 발생한 이후 진행되는 표시장치.
The method of claim 12,
The fourth period proceeds after the power-off signal of the display device is generated.
제12항에 있어서,
상기 제4 기간은, 이미지가 업데이트 되기 전 블랭크 시간에 진행되는 표시장치.
The method of claim 12,
The fourth period is a display device performed at a blank time before an image is updated.
제1항에 있어서,
상기 기준 라인은 둘 이상의 서브픽셀 열마다 1개씩 배치되는 표시장치.
The method of claim 1,
One reference line is disposed for each column of two or more subpixels.
표시패널에 배치된 데이터 라인으로 데이터 전압을 출력하는 출력 버퍼;
상기 표시패널에 배치된 기준 라인의 전압을 센싱하는 센싱회로;
상기 기준 라인과 상기 센싱 회로 간의 연결을 제어하는 샘플링 스위치;
상기 데이터 라인과 상기 기준 라인 간의 연결을 제어하는 제1 연결제어회로; 및
상기 출력 버퍼와 상기 데이터 라인 간의 연결을 제어하는 제2 연결제어회로를 포함하는 구동회로.
An output buffer for outputting a data voltage to a data line disposed on the display panel;
A sensing circuit sensing a voltage of a reference line disposed on the display panel;
A sampling switch controlling a connection between the reference line and the sensing circuit;
A first connection control circuit for controlling a connection between the data line and the reference line; And
A driving circuit comprising a second connection control circuit for controlling a connection between the output buffer and the data line.
다수의 데이터 라인, 다수의 게이트 라인, 다수의 기준 라인 및 다수의 서브픽셀을 포함하는 표시패널;
상기 다수의 데이터 라인을 구동하기 위한 데이터 구동회로;
상기 다수의 게이트 라인을 구동하기 위한 게이트 구동회로; 및
상기 다수의 기준 라인의 전압을 센싱하기 위한 센싱회로; 및
상기 다수의 기준 라인과 상기 센싱회로 간의 연결을 제어하는 다수의 샘플링 스위치를 포함하고,
다수의 서브픽셀 각각은, 발광 엘리먼트와, 상기 발광 엘리먼트를 구동하기 위한 구동 트랜지스터와, 상기 다수의 데이터 라인 중 대응되는 데이터 라인과 상기 구동 트랜지스터의 제1 노드 간의 연결을 제어하는 제1 트랜지스터와, 상기 다수의 기준 라인 중 대응되는 기준 라인과 상기 구동 트랜지스터의 제2 노드 간의 연결을 제어하는 제2 트랜지스터와, 상기 구동 트랜지스터의 제1 노드와 제2 노드 사이에 연결된 캐패시터를 포함하며,
상기 구동 트랜지스터의 제2 노드의 전압이 하강한 이후, 상기 제2 트랜지스터가 턴-온 상태이고, 상기 구동 트랜지스터가 턴-오프 상태일 때,
상기 샘플링 스위치는 상기 센싱회로와 상기 기준 라인을 전기적으로 연결해주는 표시장치.
A display panel including a plurality of data lines, a plurality of gate lines, a plurality of reference lines, and a plurality of subpixels;
A data driving circuit for driving the plurality of data lines;
A gate driving circuit for driving the plurality of gate lines; And
A sensing circuit for sensing voltages of the plurality of reference lines; And
Includes a plurality of sampling switches for controlling the connection between the plurality of reference lines and the sensing circuit,
Each of the plurality of subpixels includes a light emitting element, a driving transistor for driving the light emitting element, a first transistor controlling a connection between a corresponding data line among the plurality of data lines and a first node of the driving transistor, A second transistor controlling a connection between a corresponding reference line among the plurality of reference lines and a second node of the driving transistor, and a capacitor connected between a first node and a second node of the driving transistor,
After the voltage of the second node of the driving transistor falls, when the second transistor is in a turn-on state and the driving transistor is in a turn-off state,
The sampling switch is a display device that electrically connects the sensing circuit and the reference line.
다수의 데이터 라인, 다수의 게이트 라인, 다수의 기준 라인 및 다수의 서브픽셀을 포함하는 표시패널과, 상기 다수의 데이터 라인을 구동하기 위한 데이터 구동회로와, 상기 다수의 게이트 라인을 구동하기 위한 게이트 구동회로를 포함하는 표시장치의 구동방법에 있어서,
다수의 서브픽셀 중 구동되는 서브픽셀 내 발광 엘리먼트를 구동하기 위한 구동 트랜지스터의 제1 노드의 전압과, 상기 발광 엘리먼트의 제1 전극과 전기적으로 연결된 상기 구동 트랜지스터의 제2 노드의 전압을 초기화 하는 제1 단계;
상기 구동 트랜지스터의 제2 노드의 전압을 하강시키는 제2 단계; 및
상기 구동 트랜지스터의 제2 노드의 전압을 센싱하는 제3 단계를 포함하고,
상기 서브픽셀은, 상기 발광 엘리먼트 및 상기 구동 트랜지스터 이외에, 상기 다수의 데이터 라인 중 대응되는 데이터 라인과 상기 구동 트랜지스터의 제1 노드 간의 연결을 제어하는 제1 트랜지스터와, 상기 다수의 기준 라인 중 대응되는 기준 라인과 상기 구동 트랜지스터의 제2 노드 간의 연결을 제어하는 제2 트랜지스터와, 상기 데이터 라인과 상기 구동 트랜지스터의 제2 노드 간의 연결을 제어하는 제3 트랜지스터와, 상기 구동 트랜지스터의 제1 노드와 제2 노드 사이에 연결된 캐패시터를 더 포함하고,
상기 제3 단계에서, 상기 구동 트랜지스터의 제2 노드는 상기 제3 트랜지스터를 통해 상기 데이터 라인과 전기적으로 연결되고, 상기 데이터 라인은 상기 기준 라인과 전기적으로 연결된 상태에서, 상기 기준 라인의 전압을 센싱함으로써, 상기 구동 트랜지스터의 제2 노드의 전압을 센싱하는 표시장치의 구동방법.
A display panel including a plurality of data lines, a plurality of gate lines, a plurality of reference lines and a plurality of subpixels, a data driving circuit for driving the plurality of data lines, and a gate for driving the plurality of gate lines In the driving method of a display device including a driving circuit,
A voltage of a first node of a driving transistor for driving a light emitting element in a subpixel driven among a plurality of subpixels and a voltage of a second node of the driving transistor electrically connected to the first electrode of the light emitting element Stage 1;
A second step of lowering the voltage of the second node of the driving transistor; And
A third step of sensing a voltage of a second node of the driving transistor,
In addition to the light emitting element and the driving transistor, the subpixel may include a first transistor controlling a connection between a corresponding data line among the plurality of data lines and a first node of the driving transistor, and a corresponding one of the plurality of reference lines. A second transistor controlling a connection between a reference line and a second node of the driving transistor, a third transistor controlling a connection between the data line and a second node of the driving transistor, and a first node and a first node of the driving transistor Further comprising a capacitor connected between the two nodes,
In the third step, a second node of the driving transistor is electrically connected to the data line through the third transistor, and the data line is electrically connected to the reference line, and the voltage of the reference line is sensed. By doing so, a method of driving a display device for sensing the voltage of the second node of the driving transistor.
제24항에 있어서,
상기 제3 단계에서 상기 구동 트랜지스터는 턴-오프 상태인 표시장치의 구동방법.
The method of claim 24,
The driving method of the display device in which the driving transistor is turned off in the third step.
제24항에 있어서,
상기 제1 내지 제3 단계는 이미지가 업데이트 되기 전의 블랭크 시간 동안 진행되는 표시장치의 구동방법. The method of claim 24,
The first to third steps are performed during a blank time before an image is updated.

Images