KR20210000607A - Circuit board - Google Patents
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Abstract
Description
실시예는 회로기판에 관한 것이다.The embodiment relates to a circuit board.
인쇄회로기판(PCB; Printed Circuit Board)은 전기 절연성 기판에 구리와 같은 전도성 재료로 회로라인 패턴을 인쇄하여 형성한 것으로, 전자부품을 탑재하기 직전의 기판(Board)을 말한다. 즉, 여러 종류의 많은 전자 소자를 평판 위에 밀집 탑재하기 위해, 각 부품의 장착 위치를 확정하고, 부품을 연결하는 회로패턴을 평판 표면에 인쇄하여 고정한 회로기판을 의미한다. A printed circuit board (PCB) is formed by printing a circuit line pattern on an electrically insulating substrate with a conductive material such as copper, and refers to a board immediately before mounting an electronic component. That is, in order to densely mount various types of electronic devices on a flat plate, it means a circuit board in which the mounting position of each component is determined and a circuit pattern connecting the components is printed on the flat surface and fixed.
일반적으로, 상기와 같은 인쇄회로기판에 포함된 회로 패턴의 표면처리 방법으로, OSP(Organic Solderability Preservative), 전해 니켈/골드, 전해 니켈/골드-코발트 합금, 무전해 니켈/팔라듐/골드 등이 사용되고 있다.In general, as the surface treatment method of the circuit pattern included in the printed circuit board as described above, OSP (Organic Solderability Preservative), electrolytic nickel/gold, electrolytic nickel/gold-cobalt alloy, electroless nickel/palladium/gold, etc. are used. have.
이때, 상기 사용되는 표면 처리 방법들은 그의 용도에 따라 달라지는데, 예를 들어, 상기 용도에는 솔더링 용도, 와이어 본딩 용도 및 커넥터 용도 등이 있다.In this case, the surface treatment methods used are different depending on their use, for example, the use of soldering, wire bonding, and connector.
상기 인쇄회로기판 상에 실장되는 부품들은 각 부품들에 연결되는 회로 패턴에 의해 부품에서 발생되는 신호가 전달될 수 있다.Components mounted on the printed circuit board may transmit signals generated from the components by circuit patterns connected to the components.
한편, 최근의 휴대용 전자 기기 등의 고기능화에 수반하여, 대량의 정보의 고속 처리를 하기 위해 신호의 고주파화가 진행되고 있어, 고주파 용도에 적합한 인쇄회로기판의 회로 패턴이 요구되고 있다. On the other hand, with the recent advancement of functionality in portable electronic devices and the like, high-frequency signals are in progress in order to perform high-speed processing of a large amount of information, and a circuit pattern of a printed circuit board suitable for high-frequency applications is required.
이러한 인쇄회로기판의 회로 패턴은 고주파 신호의 품질을 저하시키지 않고 전송 가능하게 하기 위해, 전송 손실의 저감이 요망된다. In order to enable transmission of such a circuit pattern of a printed circuit board without deteriorating the quality of a high-frequency signal, it is desired to reduce transmission loss.
인쇄회로기판의 회로 패턴의 전송 손실은, 구리박에 기인하는 도체 손실과, 절연체에 기인하는 유전체 손실로 주로 이루어진다.The transmission loss of the circuit pattern of the printed circuit board mainly consists of conductor loss due to copper foil and dielectric loss due to insulator.
구리박에 기인하는 도체손실은 회로 패턴의 표면 조도와 관계가 있다. 즉, 회로 패턴의 표면 조도가 증가될 수록 스킨 이펙트(skin effect) 효과에 의해 전송 손실이 증가될 수 있다.The conductor loss caused by the copper foil is related to the surface roughness of the circuit pattern. That is, as the surface roughness of the circuit pattern increases, transmission loss may increase due to a skin effect.
따라서, 회로 패턴의 표면 조도를 감소시키면, 전송 손실 감소를 방지할 수 있는 효과가 있으나, 회로 패턴과 절연층의 접착력이 감소되는 문제점이 있다.Therefore, if the surface roughness of the circuit pattern is reduced, there is an effect of preventing a reduction in transmission loss, but there is a problem in that adhesion between the circuit pattern and the insulating layer is reduced.
또한, 유전체에 따른 감소하기 위해 유전율이 작은 물질을 이용하여 회로기판의 절연층으로 사용할 수 있다. In addition, a material having a low dielectric constant may be used as an insulating layer of a circuit board in order to decrease according to dielectric.
그러나, 고주파 용도의 회로기판에서 절연층은 낮은 유전율 이외에도 회로 기판에 사용하기 위한 화학적, 기계적 특성이 요구된다.However, in a circuit board for high frequency use, the insulating layer requires chemical and mechanical properties for use in a circuit board in addition to a low dielectric constant.
자세하게, 회로 패턴 설계 및 공정의 용이성을 위한 전기적 성질의 등방성, 금속배선 물질과의 저 반응성, 낮은 이온 전이성 및 화학적ㆍ기계적 연마(chemical mechanical polishing, CMP) 등의 공정에 견딜 수 있는 충분한 기계적 강도, 박리 또는 유전율 상승을 방지할 수 있는 저흡습율, 공정 가공온도를 이길 수 있는 내열성, 온도 변화에 따른 균열을 없애기 위한 낮은 열팽창계수를 가져야 하고, 다른 물질과의 계면에서 발생될 수 있는 각종 응력 및 박리를 최소화하는 접착력, 내 크랙성, 낮은 스트레스 및 낮은 고온 기체 발생성 등 다양한 조건을 만족해야 한다.In detail, isotropic electrical properties for ease of circuit pattern design and processing, low reactivity with metal wiring materials, low ion transferability, and sufficient mechanical strength to withstand processes such as chemical mechanical polishing (CMP), It must have a low moisture absorption rate that can prevent peeling or increase in dielectric constant, heat resistance that can beat process processing temperature, and a low coefficient of thermal expansion to eliminate cracks caused by temperature changes, and various stresses that can occur at the interface with other materials and Various conditions such as adhesion to minimize peeling, crack resistance, low stress and low hot gas generation must be satisfied.
따라서, 상기와 같은 화학적, 기계적 특성과 함께 유전율이 낮은 고주파 용도의 회로 기판 절연층 및 절연층과 회로 패턴의 밀착력을 향상시킬 수 있으면서 표면 조도가 작은 회로 패턴이 요구된다.Accordingly, there is a need for a circuit board insulating layer for high frequency applications having a low dielectric constant and a circuit pattern having a small surface roughness while improving the adhesion between the insulating layer and the circuit pattern with the above chemical and mechanical properties.
실시예는 절연층의 유전율을 감소시키면서, 화학적, 기계적 특성을 만족할 수 있고, 절연층과 회로 패턴의 접착력을 향상시켜, 향상된 신뢰성을 가지는 회로기판을 제공하고자 한다.The embodiment is intended to provide a circuit board having improved reliability by reducing the dielectric constant of the insulating layer, satisfying chemical and mechanical properties, and improving adhesion between the insulating layer and the circuit pattern.
실시예에 따른 회로기판은, 절연층; 및 상기 절연층의 일면 상에 배치되는 회로 패턴을 포함하고, 상기 절연층은 폴리페닐에테르(Polyphenyl Ether, PPE)를 포함하는 제 1 화합물; 및 트리사이클로데케인(tricyclodecane) 및 상기 트리사이클로데케인과 연결되는 말단기를 포함하는 제 2 화합물을 포함하고, 상기 제 1 화합물과 상기 제 2 화합물의 중량비는 4:6 내지 6:4이다.A circuit board according to an embodiment includes an insulating layer; And a circuit pattern disposed on one surface of the insulating layer, wherein the insulating layer includes a first compound including polyphenyl ether (PPE); And a second compound including tricyclodecane and a terminal group connected to the tricyclodecane, and a weight ratio of the first compound and the second compound is 4:6 to 6:4.
실시예에 따른 회로기판은, 절연층; 및 상기 절연층의 일면 상에 배치되는 회로 패턴을 포함하고, 상기 절연층은 제 1 물질 및 제 2 물질을 포함하고, 상기 제 1 물질은 서로 화학적으로 결합하는 제 1 화합물들을 포함하고, 상기 제 2 물질은 서로 화학적으로 결합하는 제 2 화합물들을 포함하고, 각각의 제 1 화합물은 폴리페닐에테르(Polyphenyl Ether, PPE)를 포함하고, 각각의 제 2 화합물은 트리사이클로데케인(tricyclodecane) 및 상기 트리사이클로데케인과 연결되는 말단기를 포함하고, 상기 제 2 화합물들은 상기 말단기를 통해 서로 결합하고, 상기 말단기는 아크릴레이트기, 에폭사이드기, 카르복실기 및 하이드록실기, 이소시아네이트기 중 적어도 하나를 포함한다.A circuit board according to an embodiment includes an insulating layer; And a circuit pattern disposed on one surface of the insulating layer, wherein the insulating layer includes a first material and a second material, and the first material includes first compounds chemically bonded to each other, and the first The second material includes second compounds chemically bonded to each other, each first compound includes polyphenyl ether (PPE), and each second compound is tricyclodecane and the tricyclodecane It includes a terminal group connected to cyclodecane, and the second compounds are bonded to each other through the terminal group, and the terminal group comprises at least one of an acrylate group, an epoxide group, a carboxyl group and a hydroxyl group, and an isocyanate group. Include.
실시예에 따른 회로기판은, 절연층; 및 상기 절연층의 일면 상에 배치되는 회로 패턴을 포함하고, 상기 절연층은 제 1 물질 및 제 2 물질을 포함하고, 상기 제 1 물질은 서로 화학적으로 결합하는 제 1 화합물들을 포함하고, 상기 제 2 물질은 서로 화학적으로 결합하는 제 2 화합물들을 포함하고, 상기 제 2 화합물들은 네트워크 구조로 형성되고, 상기 제 1 화합물들은 상기 네트워크 구조의 내부에 배치된다.A circuit board according to an embodiment includes an insulating layer; And a circuit pattern disposed on one surface of the insulating layer, wherein the insulating layer includes a first material and a second material, and the first material includes first compounds chemically bonded to each other, and the first The second substance includes second compounds chemically bonded to each other, the second compounds are formed in a network structure, and the first compounds are disposed inside the network structure.
실시예에 따른 회로기판은 절연층과 회로 패턴 사이에 배치되는 버퍼층을 포함할 수 있다.The circuit board according to the embodiment may include a buffer layer disposed between the insulating layer and the circuit pattern.
즉, 실시예에 따른 회로 기판은 회로 패턴의 표면에 버퍼층을 형성하거나, 절연층 상에 버퍼층을 형성할 수 있다.That is, in the circuit board according to the embodiment, a buffer layer may be formed on the surface of the circuit pattern or a buffer layer may be formed on the insulating layer.
상기 버퍼층은 상기 절연층과 상기 회로 패턴 사이에 배치되어 상기 절연층과 상기 회로 패턴의 밀착력을 향상시킬 수 있다.The buffer layer may be disposed between the insulating layer and the circuit pattern to improve adhesion between the insulating layer and the circuit pattern.
즉, 상기 절연층과 상기 회로 패턴은 각각 수지물질 및 금속을 포함하는 이종물질로서, 상기 절연층 상에 상기 회로 패턴을 형성할 때, 접착력이 저하되는 문제점이 있다.That is, the insulating layer and the circuit pattern are heterogeneous materials each including a resin material and a metal, and when forming the circuit pattern on the insulating layer, there is a problem in that adhesion is lowered.
따라서, 상기 절연층과 상기 회로 패턴 사이에 상기 절연층과 상기 회로 패턴과 각각 화학적으로 결합되는 버퍼층을 배치하여, 상기 절연층과 상기 회로 패턴의 밀착력을 향상시킬 수 있다.Accordingly, by disposing a buffer layer chemically coupled to the insulating layer and the circuit pattern, respectively, between the insulating layer and the circuit pattern, adhesion between the insulating layer and the circuit pattern may be improved.
즉, 상기 버퍼층은 상기 절연층과 상기 회로 패턴과 결합되는 복수의 작용기들을 포함하고, 상기 작용기들이 상기 절연층 및 상기 회로 패턴과 공유결합 또는 배위결합에 의해 화학적으로 결합됨으로써, 상기 절연층과 상기 회로 패턴의 밀착력을 향상시킬 수 있다.That is, the buffer layer includes a plurality of functional groups coupled to the insulation layer and the circuit pattern, and the functional groups are chemically bonded to the insulation layer and the circuit pattern by covalent bonds or coordination bonds, so that the insulation layer and the It is possible to improve the adhesion of the circuit pattern.
이에 따라, 상기 절연층의 표면 조도를 감소시켜도, 상기 절연층과 상기 회로 패턴의 밀착 신뢰성을 확보할 수 있다.Accordingly, even if the surface roughness of the insulating layer is reduced, reliability of adhesion between the insulating layer and the circuit pattern can be secured.
따라서, 실시예에 따른 회로기판을 고주파 용도로 사용하는 경우에도 회로 패턴의 표면 조도를 낮게 유지하여 고주파 신호의 전송 손실을 감소시킬 수 있고, 회로 패턴의 표면 조도를 낮게 유지하여도, 버퍼층에 의해 절연층과 회로 패턴의 밀착력을 확보할 수 있으므로, 회로 패턴의 전체적인 신뢰성을 확보할 수 있다.Therefore, even when the circuit board according to the embodiment is used for high frequency use, the surface roughness of the circuit pattern can be kept low to reduce the transmission loss of the high frequency signal. Even if the surface roughness of the circuit pattern is kept low, the buffer layer Since the adhesion between the insulating layer and the circuit pattern can be secured, the overall reliability of the circuit pattern can be secured.
또한, 실시예에 따른 회로기판은 낮은 유전율 및 열팽창 계수를 가지고 향상된 강도를 가지는 절연층을 포함할 수 있다.In addition, the circuit board according to the embodiment may include an insulating layer having a low dielectric constant and a coefficient of thermal expansion and having improved strength.
자세하게, 상기 절연층은 낮은 유전율 및 향상된 강도를 가지는 제 1 물질과 제 2 물질을 포함하고, 상기 절연층 내에서 상기 제 1 물질이 상기 제 2 물질의 네트워크 구조의 내부에 배치되도록 형성함에 따라, 상기 제 1 물질과 상기 제 2 물질의 상분리를 방지할 수 있다. 따라서, 상기 절연층은 상기 제 1 물질과 상기 제 2 물질을 단일상으로 형성할 수 있어, 절연층의 강도를 향상시킬 수 있다.In detail, the insulating layer includes a first material and a second material having a low dielectric constant and improved strength, and as the first material is formed to be disposed within the network structure of the second material, It is possible to prevent the phase separation of the first material and the second material. Accordingly, the insulating layer may include the first material and the second material in a single phase, thereby improving the strength of the insulating layer.
즉, 크로스 링킹에 의해 네트워크 구조를 가지는 상기 제 2 물질의 프리 볼륨 즉, 분자 운동(mole motion)을 증가시켜, 네트워크 구조를 가지는 고분자 사슬이 가깝게 배치되지 않게 구조화할 수 있고, 네트워크 구조의 내부에는 상기 제 1 물질이 부분적으로 배치됨에 따라, 상기 제 1 물질과 상기 제 2 물질을 절연층의 내부에서 단일상으로 형성시킬 수 있다.That is, by increasing the free volume, that is, molecular motion, of the second material having a network structure by cross-linking, the polymer chain having the network structure can be structured so that it is not placed close together. As the first material is partially disposed, the first material and the second material may be formed in a single phase inside the insulating layer.
따라서, 실시예에 따른 회로기판을 고주파 용도로 사용하는 경우에도 절연층의 유전율을 감소시켜 고주파 신호의 전송 손실을 감소시킬 수 있고, 절연층의 열팽창계수 및 기계적 강도를 향상시켜, 회로 기판의 전체적인 신뢰성을 확보할 수 있다.Therefore, even when the circuit board according to the embodiment is used for high-frequency use, the dielectric constant of the insulating layer can be reduced to reduce the transmission loss of high-frequency signals, and the thermal expansion coefficient and mechanical strength of the insulating layer are improved. Reliability can be secured.
도 1은 실시예에 따른 회로기판의 단면도를 도시한 도면이다.
도 2 내지 도 5는 실시예에 따른 회로기판의 버퍼층의 배치 관계를 설명하기 위한 도면들이다.
도 6은 실시예에 따른 회로기판의 버퍼층의 간략한 구조식을 도시한 도면이다.
도 7은 실시예에 따른 회로기판의 절연층이 포함하는 제 2 물질의 구조를 도시한 도면이다.
도 8은 실시예에 따른 회로기판의 절연층이 포함하는 제 1 물질 및 제 2 물질의 배열 구조를 설명하기 위해 도시한 도면이다.1 is a diagram illustrating a cross-sectional view of a circuit board according to an embodiment.
2 to 5 are diagrams for explaining an arrangement relationship of buffer layers of a circuit board according to an exemplary embodiment.
6 is a diagram showing a simplified structural formula of a buffer layer of a circuit board according to an embodiment.
7 is a diagram illustrating a structure of a second material included in an insulating layer of a circuit board according to an exemplary embodiment.
FIG. 8 is a diagram illustrating an arrangement structure of a first material and a second material included in an insulating layer of a circuit board according to an exemplary embodiment.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the technical idea of the present invention is not limited to some embodiments to be described, but may be implemented in various different forms, and within the scope of the technical idea of the present invention, one or more of the constituent elements may be selectively selected between the embodiments. It can be combined with and substituted for use.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. In addition, terms (including technical and scientific terms) used in the embodiments of the present invention are generally understood by those of ordinary skill in the art, unless explicitly defined and described. It can be interpreted as a meaning, and terms generally used, such as terms defined in a dictionary, may be interpreted in consideration of the meaning in the context of the related technology.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “A 및(와) B, C중 적어도 하나(또는 한개이상)”로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나이상을 포함 할 수 있다. In addition, terms used in the embodiments of the present invention are for describing the embodiments and are not intended to limit the present invention. In the present specification, the singular form may also include the plural form unless specifically stated in the phrase, and when described as “at least one (or more than one) of A and (and) B and C”, it may be combined with A, B, C. It may contain one or more of all possible combinations.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. In addition, terms such as first, second, A, B, (a), and (b) may be used in describing the constituent elements of the embodiment of the present invention. These terms are only for distinguishing the component from other components, and are not limited to the nature, order, or order of the component by the term.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다. And, when a component is described as being'connected','coupled' or'connected' to another component, the component is not only directly connected, coupled or connected to the other component, but also the component and The case of being'connected','coupled', or'connected' due to another element between the other elements may also be included.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. In addition, when it is described as being formed or disposed on the “top (top) or bottom (bottom)” of each component, the top (top) or bottom (bottom) is one as well as when the two components are in direct contact with each other. It also includes a case in which the above other component is formed or disposed between the two components.
또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In addition, when expressed as "upper (upper) or lower (lower)", the meaning of not only an upward direction but also a downward direction based on one component may be included.
이하, 도면들을 참조하여, 실시예들에 따른 회로기판을 설명한다.Hereinafter, a circuit board according to embodiments will be described with reference to the drawings.
도 1을 참조하면, 실시예에 따른 회로기판은 절연기판(110), 제 1 패드(120), 제 1 상부 금속층(130), 제 2 패드(140), 제 2 상부 금속층(150), 제 1 보호층(160), 제 2 보호층(170), 솔더 페이스트(180), 전자 부품(190)을 포함할 수 있다.Referring to FIG. 1, the circuit board according to the embodiment includes an
상기 절연기판(110)은 평판 구조를 가질 수 있다. 상기 절연기판(110)은 인쇄회로기판(PCB: Printed Circuit Board)일 수 있다. 여기에서, 상기 절연기판(110)은 단일 기판으로 구현될 수 있으며, 이와 다르게 다수 개의 절연층이 연속적으로 적층된 다층 기판으로 구현될 수 있다.The
이에 따라, 상기 절연기판(110)은 복수의 절연층(111)을 포함할 수 있다. 도 2에 도시된 바와 같이, 상기 복수의 절연층(111)은 최하부에서부터 제 1 절연층(111a), 제 2 절연층(111b), 제 3 절연층(111c), 제 4 절연층(111d) 및 제 5 절연층(111e)을 포함할 수 있다. 그리고, 상기 제 1 내지 5 절연층의 표면 각각에는 회로 패턴(112)이 배치될 수 있다. 즉, 상기 제 1 내지 제 5 절연층의 양면들 중 적어도 하나의 면에는 회로 패턴(112)이 배치될 수 있다.Accordingly, the
상기 복수의 절연층(111)은 배선을 변경할 수 있는 전기 회로가 편성되어 있는 기판으로, 절연층의 표면에 회로 패턴(112)을 형성할 수 있는 절연 재료로 만들어진 프린트, 배선판 및 절연기판을 모두 포함할 수 있다.The plurality of insulating
상기 복수의 절연층(111)은 유리섬유를 포함하는 프리프레그(prepreg)를 포함할 수 있다. 자세하게, 상기 복수의 절연층(111)은 에폭시 수지 및 상기 에폭시 수지에 유리 섬유 및 실리콘계 필러(Si filler)가 분산된 물질을 포함할 수 있다. The plurality of insulating
또한, 상기 복수의 절연층(111)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 절연층(111)은 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 절연층(111)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.In addition, the plurality of insulating
또한, 상기 절연층(111)은 광등방성 필름을 포함할 수 있다. 일례로, 상기 절연층(111)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.In addition, the insulating
또한, 상기 절연층(111)은 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 절연층(111)은 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 절연층(111)의 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.In addition, the insulating
또한, 상기 절연층(111)은 유연한 특성을 가지는 플렉서블(flexible) 기판일 수 있다. 또한, 상기 절연층(111)은 커브드(curved) 또는 벤디드(bended) 기판일 수 있다. 이때, 절연층(111)은, 회로 설계를 근거로 회로부품을 접속하는 전기배선을 배선 도형으로 표현하며, 절연물 상에 전기도체를 재현할 수 있다. 또한 전기 부품을 탑재하고 이들을 회로적으로 연결하는 배선을 형성할 수 있으며, 부품의 전기적 연결기능 외의 부품들을 기계적으로 고정시켜줄 수 있다.In addition, the insulating
한편, 상기 절연층(111)은 고주파 용도에 적용되는 회로기판에 사용하기 위해 낮은 유전율을 가질 수 있다. 또한, 상기 절연층(111)은 낮은 유전율을 가지는 동시에 기계적/화학적 안전성을 확보하여 회로기판의 신뢰성을 향상시킬 수 있다.Meanwhile, the insulating
이러한 상기 절연층(111)에 대한 설명은 이하에서 상세하게 설명한다.The description of the insulating
상기 절연층(111)의 표면에는 각각 회로패턴(112)이 배치된다. 상기 회로패턴(112)은 전기적 신호를 전달하는 배선으로, 전기 전도성이 높은 금속물질로 형성될 수 있다. 이를 위해, 상기 회로패턴(112)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다.
또한, 상기 회로패턴(112)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 회로패턴(112)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다. In addition, the
상기 회로패턴(112)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.The
한편, 상기 절연층(111) 및/또는 상기 회로패턴(112)의 표면에는 버퍼층이 배치될 수 있다. 자세하게, 상기 버퍼층(200)은 상기 회로패턴(112)의 상면, 하면 및 측면들 중 적어도 하나의 회로 패턴의 표면 상에 또는 상기 회로 패턴이 배치되는 상기 절연층(111)의 표면 상에 배치될 수 있다.Meanwhile, a buffer layer may be disposed on the surface of the insulating
상기 절연층 또는 상기 회로 패턴에 형성되는 버퍼층에 대해서는 이하에서 상세하게 설명한다.The insulating layer or the buffer layer formed on the circuit pattern will be described in detail below.
상기 절연층(111)에는 적어도 하나의 비아(113)가 형성된다. 상기 비아(113)는 상기 복수의 절연층(111) 중 적어도 하나의 절연층을 관통하며 배치된다. 상기 비아(113)는 상기 복수의 절연층(111) 중 어느 하나의 절연층만을 관통할 수 있으며, 이와 다르게 상기 복수의 절연층(111) 중 적어도 2개의 절연층을 공통으로 관통하며 형성될 수도 있다. 이에 따라, 상기 비아(113)는 서로 다른 절연층의 표면에 배치되어 있는 회로패턴을 상호 전기적으로 연결한다.At least one via 113 is formed in the insulating
상기 비아(113)는 상기 복수의 절연층(111) 중 적어도 하나의 절연층을 관통하는 관통 홀(도시하지 않음) 내부를 전도성 물질로 충진하여 형성할 수 있다.The via 113 may be formed by filling a through hole (not shown) penetrating at least one of the plurality of insulating
상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 절연층(111)을 개방할 수 있다.The through hole may be formed by any one of mechanical, laser, and chemical processing. When the through hole is formed by machining, methods such as milling, drilling, and routing can be used, and when formed by laser processing, a UV or CO 2 laser method is used. In addition, when formed by chemical processing, the insulating
한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다. On the other hand, the laser processing is a cutting method that takes a desired shape by concentrating optical energy on the surface to melt and evaporate a part of the material, and it is possible to easily process complex formations by a computer program. Even difficult composite materials can be processed.
또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.In addition, the laser processing has a cutting diameter of at least 0.005mm, and has a wide range of possible thicknesses.
상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.As the laser processing drill, it is preferable to use a YAG (Yttrium Aluminum Garnet) laser, a CO 2 laser, or an ultraviolet (UV) laser. YAG laser is a laser that can process both copper foil layers and insulating layers, and CO 2 laser is a laser that can process only insulating layers.
상기 관통 홀이 형성되면, 상기 관통 홀 내부를 전도성 물질로 충진하여 상기 비아(113)를 형성한다. 상기 비아(113)를 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.When the through hole is formed, the via 113 is formed by filling the inside of the through hole with a conductive material. The metal material forming the via 113 may be any one material selected from copper (Cu), silver (Ag), tin (Sn), gold (Au), nickel (Ni), and palladium (Pd). , The conductive material filling may use any one of electroless plating, electrolytic plating, screen printing, sputtering, evaporation, ink jetting, and dispensing, or a combination thereof.
상기 복수의 절연층(111) 중 최상부에 배치된 절연층 위에는 제 1 패드(120)가 배치되고, 상기 복수의 절연층(111) 중 최하부에 배치된 절연층 아래에는 제 2 패드(140)가 배치된다.A
다시 말해서, 상기 복수의 절연층(111) 중 전자부품(190)이 형성될 최상부의 절연층(111) 위에는 제 1 패드(120)가 배치된다. 상기 제 1 패드(120)는 상기 최상부의 절연층 위에 복수 개 형성될 수 있다. 그리고, 상기 제 1 패드(120) 중 일부는 신호 전달을 위한 패턴 역할을 하며, 다른 일부는 상기 전자부품(190)과 와이어등을 통해 전기적으로 연결되는 이너 리드 역할을 할 수 있다. 다시 말해서, 상기 제 1 패드(120)는 와이어 본딩 용도를 위한 와이어 본딩 패드를 포함할 수 있다. In other words, among the plurality of insulating
그리고, 상기 복수의 절연층(111) 중 외부 기판(도시하지 않음)이 부착될 최하부의 절연층 아래에는 제 2 패드(140)가 배치된다. 상기 제 2 패드(140)도 상기 제 1 패드(120)와 마찬가지로, 일부는 신호 전달을 위한 패턴 역할을 하며, 나머지 일부는 상기 외부 기판의 부착을 위해 접착부재(175)가 배치되는 아우터 리드 역할을 할 수 있다. 다시 말해서, 상기 제 2 패드(140)는 솔더링 용도를 위한 솔더링 패드를 포함할 수 있다. In addition, a
그리고, 상기 제 1 패드(120) 위에는 상기 제 1 상부 금속층(130)이 배치되고, 상기 제 2 패드(140) 아래에는 제 2 상부 금속층(150)이 배치된다. 상기 제 1 상부 금속층(130) 및 상기 제 2 상부 금속층(150)은 서로 동일한 물질로 형성되며, 각각 상기 제 1 패드(120) 및 상기 제 2 패드(140)를 보호하면서, 상기 와이어 본딩 또는 상기 솔더링 특성을 증가시킨다. In addition, the first
이를 위해, 상기 제 1 상부 금속층(130) 및 상기 제 2 상부 금속층(150)은 금(Au)을 포함하는 금속으로 형성된다. 바람직하게, 상기 제 1 상부 금속층(130) 및 상기 제 2 상부 금속층(150)은 순수 금(순도 99% 이상)만을 포함할 수 있으며, 이와 다르게 금(Au)을 포함하는 합금으로 형성될 수 있다. 상기 제 1 상부 금속층(130) 및 상기 제 2 상부 금속층(150)이 금을 포함하는 합금으로 형성되는 경우, 상기 합금을 코발트를 포함하는 금 합금으로 형성될 수 있다. To this end, the first
상기 복수의 절연층 중 상기 최상부에 배치된 절연층 위에는 솔더페이스트(180)가 배치된다. 상기 솔더 페이스트는 상기 절연기판(110)에 부착되는 전자부품(190)을 고정시키는 접착제이다. 이에 따라, 상기 솔더페이스트(180)는 접착제라 이름할 수도 있을 것이다. 상기 접착제는 전도성 접착제일 수 있으며, 이와 다르게 비전도성 접착제일 수 있다. 즉, 상기 인쇄회로기판(100)은 와이어 본딩 방식으로 상기 전자부품(190)이 부착되는 기판일 수 있으며, 이에 따라 상기 접착제 상에는 상기 전자부품(190)의 단자(도시하지 않음)가 배치되지 않을 수 있다. 또한, 상기 접착제는 상기 전자부품(190)과 전기적으로 연결되지 않을 수 있다. 따라서, 상기 접착제는 비전도성 접착제를 사용할 수 있으며, 이와 다르게 전도성 접착제를 사용할 수도 있다.A
상기 전도성 접착제는, 크게 이방성 도전 접착제(anisotropic conductive adhesive)와 등방성 도전 접착제(isotropic conductive adhesive)로 구분되며, 기본적으로 Ni, Au/고분자, 또는 Ag 등의 도전성 입자들과, 열경화성, 열가소성, 또는 이 둘의 특성을 혼합한 혼합형 절연수지(blend type insulating resin)로 구성된다. The conductive adhesive is largely divided into an anisotropic conductive adhesive and an isotropic conductive adhesive. Basically, conductive particles such as Ni, Au/polymer, or Ag, and thermosetting, thermoplastic, or It is composed of a blend type insulating resin that combines the characteristics of the two.
또한, 비전도성 접착제는 폴리머 접착제일 수 있으며, 바람직하게, 열경화성수지, 열가소성수지, 충전제, 경화제, 및 경화촉진제를 포함하는 비전도 폴리머 접착제일 수 있다.In addition, the non-conductive adhesive may be a polymer adhesive, preferably, a non-conductive polymer adhesive including a thermosetting resin, a thermoplastic resin, a filler, a curing agent, and a curing accelerator.
또한, 상기 최상부의 절연층 위에는 상기 제 1 상부 금속층(130)의 표면을 적어도 일부 노출하는 제 1 보호층(160)이 배치된다. 상기 제 1 보호층(160)은 상기 최상부의 절연층의 표면을 보호하기 위해 배치되며, 예를 들어 솔더레지스트일 수 있다.In addition, a first
그리고, 상기 제 1 상부 금속층(130)에는 솔더 페이스트(180)가 배치되며, 그에 따라 상기 제 1 패드(120)와 상기 전자부품(190)은 전기적으로 연결될 수 있다. Further, a
여기에서, 상기 전자부품(190)은 소자나 칩을 모두 포함할 수 있다. 상기 소자는 능동 소자와 수동 소자로 구분될 수 있으며, 상기 능동 소자는 비선형 부분을 적극적으로 이용한 소자이고, 수동 소자는 선형 및 비선형 특성이 모두 존재하여도 비선형 특성은 이용하지 않는 소자를 의미한다. 그리고, 상기 수동 소자에는 트랜지스터, IC 반도체 칩 등이 포함될 수 있으며, 상기 수동 소자에는 콘덴서, 저항 및 인덕터 등을 포함할 수 있다. 상기 수동 소자는 능동 소자인 반도체 칩의 신호 처리 속도를 높이거나, 필터링 기능 등을 수행하기 위해, 통상의 반도체 패키지와 함께 기판 위에 실장된다.Here, the
결론적으로, 상기 전자부품(190)은 반도체 칩, 발광 다이오드 칩 및 기타 구동 칩을 모두 포함할 수 있다. In conclusion, the
그리고, 상기 최상부의 절연층 위에는 수지 몰딩부가 형성될 수 있으며, 그에 따라 상기 전자부품(190), 제 1 상부 금속층(130)은 상기 수지 몰딩부에 의해 보호될 수 있다.Further, a resin molding part may be formed on the uppermost insulating layer, and accordingly, the
한편, 상기 복수의 절연층 중 최하부의 절연층 아래에는 제 2 보호층(170)이 배치된다. 상기 제 2 보호층(170)은 상기 제 2 상부 금속층(150)의 표면을 노출하는 개구부를 갖는다. 상기 제 2 보호층(170)을 솔더레지스트로 형성될 수 있다.Meanwhile, a second
앞서 설명하였듯이. 상기 절연층(111) 또는 상기 회로 패턴(112)의 적어도 하나의 표면에는 버퍼층이 배치될 수 있다.As explained earlier. A buffer layer may be disposed on at least one surface of the insulating
자세하게, 상기 버퍼층(200)은 상기 절연층(111)과 상기 회로 패턴(112)이 중첩되는 영역에서 상기 절연층(111)과 상기 회로 패턴(112) 사이에 배치될 수 있다. In detail, the
상기 버퍼층(200)은 상기 절연층(111)의 표면에 처리되는 표면 처리층일 수 있다. 상기 버퍼층(200)은 상기 회로 패턴(112)의 표면에 처리되는 표면 처리층일 수 있다. The
상기 버퍼층(200)은 상기 절연층과 상기 회로 패턴 사이에 배치되는 중간층일 수 있다. 상기 버퍼층(200)은 상기 절연층과 상기 회로 패턴 사이에 배치되는 코팅층일 수 있다. 상기 버퍼층(200)은 상기 절연층과 상기 회로 패턴의 밀착력을 향상시키는 기능층 즉, 밀착력 강화층일 수 있다.The
도 2 내지 도 5는 상기 버퍼층(200)의 위치 및 배치 관계를 설명하기 위한 도면들이다.2 to 5 are diagrams for explaining the position and arrangement relationship of the
도 2를 참조하면, 상기 버퍼층(200)은 상기 회로 패턴의 표면 상에 배치될 수 있다. 예를 들어, 상기 버퍼층(200)은 상기 회로 패턴의 상부면 및 하부면에 배치될 수 있다. 즉, 상기 버퍼층(200)은 상기 회로 패턴의 표면들 중 상기 절연층(111)과 접촉되는 또는 마주보는 표면 상에 배치될 수 있다.Referring to FIG. 2, the
또는, 도 3을 참조하면, 상기 버퍼층(200)은 상기 회로 패턴의 표면 상에 배치될 수 있다. 예를 들어, 상기 버퍼층(200)은 상기 회로 패턴의 상부면, 하부면 및 양 측면들에 배치될 수 있다. 즉, 상기 버퍼층(200)은 상기 회로 패턴의 전 표면을 둘러싸며 배치될 수 있다.Alternatively, referring to FIG. 3, the
또는, 도 4를 참조하면, 상기 버퍼층(200)은 상기 절연층(111)의 표면 상에 배치될 수 있다. 예를 들어, 상기 버퍼층(200)은 상기 절연층(111)의 상부면 및 하부면에 배치될 수 있다. 즉, 상기 버퍼층(200)은 상기 절연층(111)의 표면들 중 상기 회로 패턴(112)과 접촉되는 또는 마주보는 표면 상에 배치될 수 있다. 즉, 상기 버퍼층(200)은 상기 회로 패턴(112)이 배치되는 상기 절연층(111)의 전 면 상에 배치될 수 있다.Alternatively, referring to FIG. 4, the
또는, 도 5를 참조하면, 상기 버퍼층(200)은 상기 절연층(111)의 표면 상에 배치될 수 있다. 예를 들어, 상기 버퍼층(200)은 상기 절연층(111)의 상부면, 하부면에 배치될 수 있다. 즉, 상기 버퍼층(200)은 상기 절연층(111)의 표면들 중 상기 회로 패턴(112)과 접촉되는 또는 마주보는 표면 상에 배치될 수 있다. 즉, 상기 버퍼층(200)은 상기 회로 패턴(112)이 배치되는 상기 절연층(111)의 면에서 상기 회로 패턴(112)이 배치되는 영역에만 배치될 수 있다.Alternatively, referring to FIG. 5, the
즉, 상기 버퍼층(200)은 상기 절연층(111)과 상기 회로 패턴(112) 사이에 배치될 수 있다. 자세하게, 상기 버퍼층(200)은 상기 절연층(111)과 상기 회로 패턴(112) 사이에 배치되고, 상기 버퍼층(200)은 상기 절연층(111)의 일면 및 상기 회로 패턴(112)의 일면과 결합 될 수 있다. 즉, 상기 버퍼층의 말단기와 상기 절연층의 말단기, 상기 버퍼층의 말단기와 상기 회로 패턴의 말단기가 화학적으로 결합될 수 있다.That is, the
상기 버퍼층(200)은 일정한 두께로 형성될 수 있다. 자세하게, 상기 버퍼층(200)은 박막으로 형성될 수 있다. 자세하게, 상기 버퍼층(200)은 500㎚ 이하의 두께로 형성될 수 있다. 더 자세하게, 상기 버퍼층(200)은 5㎚ 내지 500㎚의 두께로 형성될 수 있다.The
상기 버퍼층(200)의 두께를 5㎚ 이하로 형성하는 경우, 버퍼층의 두께가 너무 얇아 절연층과 회로 패턴의 접착력을 충분하게 확보할 수 없고, 상기 버퍼층의 두께를 500㎚을 초과하여 형성하는 경우, 두께에 따른 접착력 향샹 효과가 미미하며, 회로기판의 전체적인 두께가 증가 될 수 있으며, 절연층의 유전율이 증가하여 고주파 용도시 회로 기판의 전송 손실이 증가될 수 있다.When the thickness of the
상기 버퍼층(200)은 복수의 원소들을 포함할 수 있다. 상기 버퍼층(200)에 포함되는 복수의 원소들은 버퍼층 내에서 서로 결합되어 분자형태로 포함되거나 또는 이온 형태로 포함되고, 상기 분자들, 상기 분자 및 상기 이온은 서로 화학적으로 결합되어 버퍼층을 형성할 수 있다.The
상기 버퍼층(200)은 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 및 금속 원소 중 적어도 하나의 원소를 포함할 수 있다. 자세하게, 상기 버퍼층(200) 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 및 금속 원소를 모두 포함할 수 있다.The
상기 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 및 금속 원소는 각각 버퍼층 내에서 서로 결합되어 분자 형태로 존재하거나 또는 단독의 이온 형태로 존재할 수 있다.The carbon element, nitrogen element, oxygen element, silicon element, sulfur element, and metal element are each bonded to each other in the buffer layer to exist in a molecular form or may exist in a single ion form.
상기 복수의 원소들 중, 상기 산소 원소, 상기 탄소 원소, 상기 질소 원소는 상기 절연층과 결합되는 상기 버퍼층의 작용기와 관련될 수 있다. 즉, 상기 산소 원소, 상기 탄소 원소, 상기 질소 원자 등을 포함하는 분자들에 의해 형성되는 작용기는 상기 절연층과 화학적으로 결합될 수 있다.Among the plurality of elements, the oxygen element, the carbon element, and the nitrogen element may be related to a functional group of the buffer layer bonded to the insulating layer. That is, a functional group formed by molecules including the oxygen element, the carbon element, the nitrogen atom, etc. may be chemically bonded to the insulating layer.
또한, 상기 복수의 원소들 중 상기 탄소 원소, 상기 질소 원소, 상기 규소 원소, 상기 황 원소는 상기 회로 패턴과 결합되는 상기 버퍼층의 작용기와 관련될 수 있다. 즉, 상기 탄소 원소, 상기 질소 원소, 상기 규소 원소, 상기 황 원소 등을 포함하는 분자들에 의해 형성되는 작용기가 상기 회로패턴과 화학적으로 결합될 수 있다.In addition, among the plurality of elements, the carbon element, the nitrogen element, the silicon element, and the sulfur element may be related to a functional group of the buffer layer coupled to the circuit pattern. That is, a functional group formed by molecules including the carbon element, the nitrogen element, the silicon element, the sulfur element, and the like may be chemically combined with the circuit pattern.
또한, 상기 금속 원소는 상기 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소들에 의해 형성되는 분자들을 서로 결합할 수 있다. 즉, 상기 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소들에 의해 형성되는 분자들은 상기 금속 원소를 통해 화학적으로 결합되어 버퍼층을 형성할 수 있다. 즉, 상기 금속 원소는 상기 분자들 사이에 배치되어, 상기 분자들을 화학적으로 결합하는 매개체 역할을 할 수 있다.In addition, the metal element may combine molecules formed by the carbon element, nitrogen element, oxygen element, silicon element, and sulfur element. That is, molecules formed by the carbon element, nitrogen element, oxygen element, silicon element, and sulfur element may be chemically bonded through the metal element to form a buffer layer. That is, the metal element may be disposed between the molecules and may act as a mediator for chemically bonding the molecules.
이를 위해, 상기 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 및 금속 원소는 일정한 질량 비율로 포함될 수 있다. 자세하게, 복수의 원소들 중, 상기 금속 원소는 다른 원소들보다 가장 많이 포함할 수 있고, 상기 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소는 상기 금속 원소를 기준으로 하여 각각 일정한 질량 비율로 포함될 수 있다.To this end, the carbon element, nitrogen element, oxygen element, silicon element, sulfur element, and metal element may be included in a certain mass ratio. Specifically, among a plurality of elements, the metal element may contain the most than other elements, and the carbon element, nitrogen element, oxygen element, silicon element, and sulfur element each have a constant mass ratio based on the metal element Can be included as
자세하게, 금속 원소에 대한 탄소 원소의 비((탄소원소/구리원소)*100)는 5 내지 7일 수 있다, In detail, the ratio of the carbon element to the metal element ((carbon element/copper element) * 100) may be 5 to 7,
또한, 상기 금속 원소에 대한 질소 원소의 비((질소원소/구리원소)*100)는 1.5 내지 7일 수 있다.In addition, the ratio of the nitrogen element to the metal element ((nitrogen element/copper element)*100) may be 1.5 to 7.
또한, 상기 금속 원소에 대한 산소 원소의 비((산소원소/구리원소)*100)는 1.1 내지 1.9일 수 있다.In addition, the ratio of the oxygen element to the metal element ((oxygen element/copper element) *100) may be 1.1 to 1.9.
또한, 상기 금속 원소에 대한 규소 원소의 비((규소원소/구리원소)*100)는 0.5 내지 0.9일 수 있다.In addition, the ratio of the silicon element to the metal element ((silicon element/copper element)*100) may be 0.5 to 0.9.
또한, 상기 금속 원소에 대한 황 원소의 비((황원소/구리원소)*100)는 0.5 내지 1.5일 수 있다. In addition, the ratio of the elemental sulfur to the metal element ((elemental sulfur/elemental copper)*100) may be 0.5 to 1.5.
상기 금속 원소에 대한 상기 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소의 비는 상기 절연층 또는 상기 회로기판의 결합력과 관계될 수 있다.The ratio of the carbon element, nitrogen element, oxygen element, silicon element, and sulfur element to the metal element may be related to the bonding force of the insulating layer or the circuit board.
자세하게, 상기 금속 원소에 대한 탄소 원소의 비((탄소원소/구리원소)*100)가 5 내지 7 범위를 벗어나는 경우, 상기 버퍼층과 상기 회로기판 또는 상기 버퍼층과 상기 절연층의 결합력이 약해질 수 있다.Specifically, when the ratio of the carbon element to the metal element ((carbon element/copper element) * 100) is out of the range of 5 to 7, the bonding force between the buffer layer and the circuit board or the buffer layer and the insulating layer may be weakened. have.
또한, 상기 금속 원소에 대한 질소 원소의 비((질소원소/구리원소)*100)가 1.5 내지 7 범위를 벗어나는 경우, 상기 버퍼층과 상기 회로기판 또는 상기 버퍼층과 상기 절연층의 결합력이 약해질 수 있다.In addition, when the ratio of the nitrogen element to the metal element ((nitrogen element/copper element) * 100) is out of the range of 1.5 to 7, the bonding force between the buffer layer and the circuit board or the buffer layer and the insulating layer may be weakened. have.
또한, 상기 금속 원소에 대한 산소 원소의 비((산소원소/구리원소)*100)가 1.1 내지 1.9 범위를 벗어나는 경우, 상기 버퍼층과 상기 절연층의 결합력이 약해질 수 있다.In addition, when the ratio of the oxygen element to the metal element ((oxygen element/copper element)*100) is out of the range 1.1 to 1.9, the bonding force between the buffer layer and the insulating layer may be weakened.
또한, 상기 금속 원소에 대한 규소 원소의 비((규소원소/구리원소)*100)가 0.5 내지 0.9 범위를 벗어나는 경우, 상기 버퍼층과 상기 회로기판의 결합력이 약해질 수 있다.In addition, when the ratio of the silicon element to the metal element ((silicon element/copper element)*100) is out of the range of 0.5 to 0.9, the bonding force between the buffer layer and the circuit board may be weakened.
또한, 상기 금속 원소에 대한 황 원소의 비((황원소/구리원소)*100)가 0.5 내지 1.5 범위를 벗어나는 경우, 상기 버퍼층과 상기 회로기판의 결합력이 약해질 수 있다.In addition, when the ratio of the elemental sulfur to the metal element ((elemental sulfur/elemental copper)*100) is out of the range of 0.5 to 1.5, the bonding force between the buffer layer and the circuit board may be weakened.
한편, 상기 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 및 금속 원소는 상기 버퍼층 내에서 분자 또는 이온 형태로 존재하며, 상기 분자들 및 상기 이온들은 서로 결합되어 연결될 수 있다.Meanwhile, the carbon element, nitrogen element, oxygen element, silicon element, sulfur element, and metal element exist in the form of molecules or ions in the buffer layer, and the molecules and the ions may be bonded to each other to be connected.
자세하게, 상기 버퍼층(200)은 상기 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 및 금속 원소들에 의해 형성되는 분자 및 금속 이온을 포함할 수 있다. 상기 버퍼층(200)에 포함되는 분자들은 분자의 크기 또는 분자량의 크기에 따라 적어도 2 종류의 분자들을 포함할 수 있다. 자세하게, 상기 분자는 마크로 분자(Macromolecule) 및 단분자(Unimolecular)를 포함할 수 있다.In detail, the
상기 마크로 분자, 상기 단분자 및 상기 금속 이온은 상기 버퍼층 내에서 서로 결합되어 연결되는 구조로 형성될 수 있다. The macromolecule, the monomolecule, and the metal ion may be bonded to each other in the buffer layer to be connected to each other.
자세하게, 상기 마크로 분자, 상기 단분자 및 상기 금속 이온은 상기 버퍼층 내에서 공유결합 및 배위결합에 의해 화학적으로 결합되어 서로 연결되는 구조로 형성될 수 있다.In detail, the macromolecule, the single molecule, and the metal ion may be chemically bonded to each other by covalent bonds and coordination bonds in the buffer layer to form a structure in which they are connected to each other.
상기 금속 이온은 상기 마크로 분자들, 상기 단분자들 또는 상기 마크로 분자와 상기 단분자를 서로 연결할 수 있다. 자세하게, 상기 마크로 분자들, 상기 단분자들 또는 상기 마크로 분자와 상기 단분자는 상기 금속 이온과 배위 결합을 하고, 이에 따라, 상기 마크로 분자들, 상기 단분자들 또는 상기 마크로 분자와 상기 단분자는 화학적으로 결합 될 수 있다.The metal ions may connect the macromolecules, the single molecules, or the macromolecules and the single molecules to each other. In detail, the macromolecules, the monomolecules, or the macromolecules and the monomolecules are coordinated with the metal ions, and thus, the macromolecules, the monomolecules, or the macromolecules and the monomolecules are Can be chemically combined.
상기 금속 이온은 상기 회로 패턴과 동일한 물질을 포함할 수 있다. 또는, 상기 금속 이온은 상기 회로 패턴과 다른 물질을 포함할 수 있다. 예를 들어, 상기 회로 패턴이 구리를 포함하는 경우, 상기 금속 이온은 구리를 포함하거나 또는 구리 이외의 다른 금속을 포함할 수 있다.The metal ions may include the same material as the circuit pattern. Alternatively, the metal ion may include a material different from the circuit pattern. For example, when the circuit pattern includes copper, the metal ion may include copper or other metals other than copper.
자세하게, 상기 금속 이온은 상기 회로 패턴에 의해 형성될 수 있다. 자세하게, 별도의 산화제를 이용하여 금속을 포함하는 상기 회로 패턴을 이온화 시켜 금속 이온이 형성될 수 있다. 이에 따라, 이온화된 금속 이온이 상기 버퍼층 내에서 상기 마크로 분자 및 상기 단분자와 배위 결합을 하여 분자들을 서로 연결함으로써 버퍼층을 구성할 수 있다.In detail, the metal ions may be formed by the circuit pattern. In detail, metal ions may be formed by ionizing the circuit pattern including a metal using a separate oxidizing agent. Accordingly, ionized metal ions form a buffer layer by coordinating the macromolecules and the monomolecules in the buffer layer to connect the molecules to each other.
또는, 상기 버퍼층 형성시 별도의 금속 이온을 첨가하고, 상기 금속 이온은 상기 버퍼층 내에서 상기 마크로 분자 및 상기 단분자와 배위 결합을 하여 분자들을 서로 연결함으로써 버퍼층을 구성할 수 있다. 이때, 별도로 첨가되는 금속 이온은 상기 회로 패턴의 금속과 동일하거나 또는 상이할 수 있다.Alternatively, when forming the buffer layer, separate metal ions are added, and the metal ions form a buffer layer by coordinating the macromolecules and the monomolecules in the buffer layer to connect molecules to each other. In this case, the separately added metal ions may be the same as or different from the metal of the circuit pattern.
상기 마크로 분자 및 상기 단분자는 상기 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 중 적어도 하나를 포함할 수 있다.The macromolecule and the single molecule may include at least one of the carbon element, nitrogen element, oxygen element, silicon element, and sulfur element.
즉, 상기 마크로 분자 및 상기 단분자는 상기 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 중 적어도 하나를 포함하는 분자일 수 있다.That is, the macromolecule and the single molecule may be molecules containing at least one of the carbon element, nitrogen element, oxygen element, silicon element, and sulfur element.
자세하게, 상기 마크로 분자는 상기 탄소 원소, 상기 질소 원소를 포함하는 분자를 포함할 수 있다. 자세하게, 상기 마크로 분자는 상기 탄소 원소, 상기 질소 원소를 포함하는 아졸 그룹을 포함할 수 있다.In detail, the macromolecule may include a molecule including the carbon element and the nitrogen element. In detail, the macromolecule may include an azole group including the carbon element and the nitrogen element.
또한, 상기 마크로 분자는 상기 규소 원소를 포함하는 분자를 포함할 수 있다. 자세하게, 상기 마크로 분자는 상기 규소 원소를 포함하는 실란 그룹을 포함할 수 있다.In addition, the macromolecule may include a molecule containing the silicon element. In detail, the macromolecule may include a silane group containing the silicon element.
또한, 상기 단분자는 상기 탄소 원소, 상기 질소 원소 및 상기 황 원소를 포함할 수 있다. 즉, 상기 단분자는 상기 탄소 원소, 상기 질소 원소 및 상기 황 원소를 포함하는 분자일 수 있다. 예를 들어, 상기 단분자는 티오시아네이트기(-SCN)가 연결되는 SCN 그룹을 포함할 수 있다.In addition, the single molecule may include the carbon element, the nitrogen element, and the sulfur element. That is, the single molecule may be a molecule including the carbon element, the nitrogen element, and the sulfur element. For example, the single molecule may include an SCN group to which a thiocyanate group (-SCN) is connected.
도 3을 참조하면, 상기 버퍼층(200)은 복수의 작용기를 포함할 수 있다. 자세하게, 상기 버퍼층(200)은 상기 절연층(111)과 화학적으로 결합되는 제 1 작용기와 상기 회로 패턴(112)과 화학적으로 졀합되는 제 2 작용기를 포함할 수 있다.Referring to FIG. 3, the
즉, 상기 마크로 분자 및 상기 단분자들은 상기 절연층 및 상기 회로 패턴과 화학적으로 결합되는 복수의 말단기 즉, 작용기들을 포함할 수 있다. 이러한 작용기 들에 의해 상기 절연층과 상기 회로 패턴은 상기 버퍼층에 의해 화학적으로 단단하게 결합되어, 상기 절연층과 상기 회로 패턴의 밀착력이 향상될 수 있다.That is, the macromolecule and the single molecule may include a plurality of terminal groups, that is, functional groups, chemically bonded to the insulating layer and the circuit pattern. By these functional groups, the insulating layer and the circuit pattern are chemically tightly bonded by the buffer layer, so that the adhesion between the insulating layer and the circuit pattern may be improved.
상기 제 1 작용기 및 상기 제 2 작용기는 상기 마크로 분자, 상기 단원자 또는 상기 금속 원자 중 하나와 연결되는 버퍼층의 말단기로 정의될 수 있다.The first functional group and the second functional group may be defined as an end group of a buffer layer connected to one of the macromolecule, the monoatomic, or the metal atom.
상기 제 1 작용기는 상기 절연층(111)과 공유결합에 의해 결합될 수 있다. 상기 제 1 작용기는 상기 절연층(111)과 공유결합되는 작용기들을 포함할 수 있다. 자세하게, 상기 제 1 작용기는 하이드록시기(-OH) 및 아졸 그룹의 N기를 포함할 수 있다.The first functional group may be bonded to the insulating
또한, 상기 제 2 작용기는 상기 회로 패턴(112)과 배위결합에 의해 결합될 수 있다. 상기 제 2 작용기는 상기 회로 패턴(112)과 배위결합되는 작용기들을 포함할 수 있다. 자세하게, 상기 제 2 작용기는 실란 그룹의 Si기 및 티오시아네이트기(-SCN)를 포함할 수 있다.In addition, the second functional group may be coupled to the
상기 버퍼층에 포함되는 제 1 작용기 및 제 2 작용기들은 각각 상기 절연층 및 상기 회로패턴과 화학적으로 결합될 수 있다. 이에 따라, 상기 절연층과 상기 회로 패턴 사이에 배치되는 상기 버퍼층에 의해 이종 물질인 절연층과 회로 패턴의 밀착력을 향상시킬 수 있다.The first and second functional groups included in the buffer layer may be chemically combined with the insulating layer and the circuit pattern, respectively. Accordingly, adhesion between the insulating layer, which is a different material, and the circuit pattern may be improved by the buffer layer disposed between the insulating layer and the circuit pattern.
한편, 앞서 설명하였듯이. 상기 절연층(111)은 낮은 유전율과 함께 기계적/화학적 신뢰성을 확보할 수 있는 물질을 포함할 수 있다.Meanwhile, as explained earlier. The insulating
자세하게, 상기 절연층(111)은 3.0 이하의 유전율(Dk)을 가질 수 있다. 더 자세하게, 상기 절연층(111)은 2.03 내지 2.7의 유전율을 가질 수 있다. 따라서, 상기 절연층은 낮은 유전율을 가질 수 있어, 절연층을 고주파 용도의 회로기판에 적용할 때, 절연층의 유전율 크기에 따른 전송 손실을 감소시킬 수 있다.In detail, the insulating
또한, 상기 절연층(111)은 50 ppm/℃ 이하의 열팽창 계수를 가질 수 있다. 자세하게, 상기 절연층(111)은 15 ppm/℃ 내지 50 ppm/℃의 열팽창 계수를 가질 수 있다. In addition, the insulating
이에 따라, 상기 절연층은 낮은 열팽창 계수를 가질 수 있어, 온도 변화에 따른 절연층의 크랙을 최소화할 수 있다.Accordingly, the insulating layer may have a low coefficient of thermal expansion, so that cracks in the insulating layer due to temperature change may be minimized.
이를 위해, 상기 절연층(111)은 2개의 물질로 형성될 수 있다. 자세하게, 상기 절연층(111)은 2개의 화합물이 혼재된 물질을 포함할 수 있다. 자세하게, 상기 절연층(111)은 제 1 화합물과 제 2 화합물을 포함할 수 있다.To this end, the insulating
상기 제 1 물질과 상기 제 2 물질은 일정한 비율 범위로 포함될 수 있다. 자세하게, 상기 제 1 물질과 상기 제 2 물질은 4:6 내지 6:4의 비율로 포함될 수 있다.The first material and the second material may be included in a certain ratio range. In detail, the first material and the second material may be included in a ratio of 4:6 to 6:4.
또한, 상기 절연층(111)은 추가적으로 무기 입자를 더 포함할 수 있다. 자세하게, 상기 절연층(111)은 이산화규소(SiO2) 등의 무기 입자를 더 포함할 수 있다. 상기 무기 입자는 상기 절연층(111) 전체에 대해 약 55 중량% 내지 70 중량% 만큼 포함될 수 있다.In addition, the insulating
상기 무기 입자의 비율이 상기 범위를 벗어나는 경우, 상기 무기 입자에 의해 열팽창 계수 또는 유전율의 크기가 증가되어 절연층의 특성이 저하될 수 있다.When the ratio of the inorganic particles is out of the above range, the coefficient of thermal expansion or the size of the dielectric constant is increased by the inorganic particles, so that the properties of the insulating layer may be deteriorated.
또한, 상기 제 1 물질과 상기 제 2 물질은 상기 절연층(111) 내에서 서로 화학적으로 비결합될 수 있다. 그러나, 실시예는 이에 제한되지 않고, 상기 제 1 화합물을 포함하는 제 1 물질과 상기 제 2 화합물을 포함하는 제 2 물질은 직접 또는 별도의 연결기에 의해 화학적으로 결합될 수도 있다.In addition, the first material and the second material may be chemically non-bonded with each other in the insulating
상기 제1 물질은 절연특성을 가지는 물질을 포함할 수 있다. 또한, 상기 제 1 물질은 높은 충격 강도를 가져 향상된 기계적 특성을 가질 수 있다. 자세하게, 상기 제 1 물질은 수지물질을 포함할 수 있다. 예를 들어, 상기 제 1 물질은 하기의 화학식 1로 표현되는 폴리페닐에테르(Polyphenyl Ether, PPE)를 포함하는 제 1 화합물을 포함할 수 있다.The first material may include a material having insulating properties. In addition, the first material may have high impact strength and thus improved mechanical properties. In detail, the first material may include a resin material. For example, the first material may include a first compound including polyphenyl ether (PPE) represented by Formula 1 below.
[화학식 1][Formula 1]
상기 제 1 물질은 상기 제 1 화합물을 복수로 포함할 수 있으며, 제 1 화합물들은 서로 화학적으로 결합되어 형성될 수 있다. 자세하게, 하기 화학식 2와 같이 상기 제 1 화합물은 공유결합 즉, 파이파이 결합(π-π)에 의해 서로 선형적으로 연결될 수 있다. The first material may include a plurality of the first compounds, and the first compounds may be formed by chemically bonding to each other. In detail, as shown in Formula 2 below, the first compound may be linearly connected to each other by a covalent bond, that is, a pi-pi bond (π-π).
[화학식 2][Formula 2]
즉, 상기 제 1 화합물들은 상기 제 1 물질이 분자량이 약 300 내지 500의 분자량을 가지도록 서로 화학적으로 결합되어 형성될 수 있다.That is, the first compounds may be formed by chemically bonding with each other so that the first material has a molecular weight of about 300 to 500.
또한, 상기 제 2 물질은 제 2 화합물을 포함할 수 있다. 자세하게, 상기 제 2 물질은 복수의 제 2 화합물들이 서로 화학적으로 결합되어 형성될 수 있다.In addition, the second material may include a second compound. In detail, the second material may be formed by chemically bonding a plurality of second compounds to each other.
상기 제 2 화합물은 낮은 유전율 및 열팽창계수를 가지는 물질을 포함할 수 있다. 또한, 상기 제 2 화합물은 향상된 기계적 강도를 가지는 물질을 포함할 수 있다.The second compound may include a material having a low dielectric constant and a coefficient of thermal expansion. In addition, the second compound may include a material having improved mechanical strength.
상기 제 2 화합물은 트리사이클로데케인(tricyclodecane) 및 상기 트리사이클로데케인과 연결되는 말단기를 포함할 수 있다. 상기 트리사이클로데케인과 연결되는 말단기는 상기 제 2 화합물들이 서로 탄소 이중결합(C=C 본딩)으로 연결될 수 있는 다양한 물질을 포함할 수 있다. 자세하게, 상기 트리사이클로데케인과 연결되는 말단기는 아크릴레이트기, 에폭사이드기, 카르복실기, 하이드록실기, 이소시아네이트기를 포함할 수 있다.The second compound may include tricyclodecane and a terminal group connected to the tricyclodecane. The terminal group connected to the tricyclodecane may include various materials in which the second compounds may be connected to each other through a carbon double bond (C=C bonding). In detail, the terminal group connected to the tricyclodecane may include an acrylate group, an epoxide group, a carboxyl group, a hydroxyl group, and an isocyanate group.
상기 제 2 화합물들은 상기 트리사이클로데케인에 연결된 말단기들끼리 서로 연결될 수 있다, 자세하게, 상기 제 2 화합물들은 상기 말단기들끼리 탄소 이중결합(C=C 본딩)으로 크로스 링킹(cross-linked)되어 네트워크 구조를 형성할 수 있다.The second compounds may be linked to each other with terminal groups connected to the tricyclodecane. Specifically, the second compounds are cross-linked with a double carbon bond (C = C bonding) between the terminal groups. To form a network structure.
자세하게, 도 7을 참조하면, 상기 제 2 화합물들은 크로스 링킹(cross-linked)되어 네트워크 구조를 형성하여 연결될 수 있다. 즉, 상기 제 2 화합물들은 복수의 네트워크 구조를 가지는 결합의 집합체일 수 있다.In detail, referring to FIG. 7, the second compounds may be cross-linked to form a network structure to be connected. That is, the second compounds may be an aggregate of bonds having a plurality of network structures.
이에 따라, 상기 제 2 화합물들에 의해 형성되는 상기 제 2 물질은 물질 특성에 따른 낮은 유전율 및 열팽창 계수를 가지면서, 네트워크 구조에 의해 향상된 기계적 강도를 가질 수 있다.Accordingly, the second material formed by the second compounds may have a low dielectric constant and a coefficient of thermal expansion according to material properties, and may have improved mechanical strength due to a network structure.
도 8은 상기 절연층을 구성하는 상기 제1 물질과 상기 제 2 물질의 배열을 설명하기 위한 도면이다.8 is a view for explaining an arrangement of the first material and the second material constituting the insulating layer.
상기 제 1 물질과 상기 제 2 물질은 상기 절연층 내에서 하나의 단일상으로 형성될 수 있다. 도 8을 참조하면, 상기 제 1 화합물의 공유결합에 의해 연결되는 상기 제 1 물질은, 서로 크로스 링킹되어 네트워크 구조를 형성하는 제 2 화합물에 의해 형성되는 제 2 물질의 내부에 배치될 수 있다.The first material and the second material may be formed as a single phase in the insulating layer. Referring to FIG. 8, the first material connected by a covalent bond of the first compound may be disposed inside a second material formed by a second compound that is cross-linked with each other to form a network structure.
자세하게, 상기 제 1 화합물은 상기 제 2 화합물이 화학적으로 결합되어 형성되는 상기 제 2 물질의 네크워크 구조의 내부에 배치되어 상기 제 1 물질과 상기 제 2 물질이 분리되는 것을 방지할 수 있다.In detail, the first compound may be disposed inside the network structure of the second material formed by chemically bonding the second compound to prevent the first material and the second material from being separated.
즉, 상기 절연층은 상기 제 1 물질과 상기 제 2 물질은 절연층 내에서 상분리되어 배치되지 않고, 하나의 단일상 구조로 형성될 수 있다. 이에 따라, 상기 제 1 물질과 상기 제 2 물질의 물질 특성에 의해 낮은 유전율 및 낮은 열팽창 계수를 가지면서, 하나의 단일상으로 형성될 수 있으므로, 높은 기계적 강도를 가질 수 있다.That is, the insulating layer may be formed as a single-phase structure without the first material and the second material being phase-separated from each other in the insulating layer. Accordingly, the first material and the second material may have a low dielectric constant and a low coefficient of thermal expansion due to the material properties of the first material and the second material, and may be formed as one single phase, thereby having high mechanical strength.
이하, 실시예들 및 비교예들에 따른 유전율 측정을 통하여 본 발명을 좀더 상세하게 설명한다. 이러한 실시예는 본 발명을 좀 더 상세하게 설명하기 위하여 예시로 제시한 것에 불과하다. 따라서 본 발명이 이러한 실시예에 한정되는 것은 아니다.Hereinafter, the present invention will be described in more detail through measurement of dielectric constant according to Examples and Comparative Examples. These examples are merely presented as examples to describe the present invention in more detail. Therefore, the present invention is not limited to these examples.
실시예Example 1 One
프리프레그(PPG)를 포함하는 절연층 상에 구리층을 형성하였다. 이때 상기 R구리층의 표면들 중 상기 절연층과 접촉하는 면 상에 탄소 원소, 질소 원소, 산소 원소, 규소 원소, 황 원소 및 금속 원소를 포함하는 코팅층을 코팅한 후, 구리층과 절연층을 접착하였다.A copper layer was formed on the insulating layer including the prepreg (PPG). At this time, after coating a coating layer containing a carbon element, a nitrogen element, an oxygen element, a silicon element, a sulfur element, and a metal element on the surface of the R copper layer in contact with the insulating layer, the copper layer and the insulating layer Adhered.
이어서, 상기 구리층을 패터닝하여 회로 패턴을 형성하여 회로 기판을 제조하였다.Then, the copper layer was patterned to form a circuit pattern to manufacture a circuit board.
이때, 상기 버퍼층은 하이드록시기(-OH) 및 아졸 그룹의 N기를 포함하는 제 1 작용기 및 실란 그룹의 Si기 및 티오시아네이트기(-SCN)를 포함하는 제 2 작용기를 포함하였다.In this case, the buffer layer included a first functional group including an N group of a hydroxy group (-OH) and an azole group, and a second functional group including a Si group and a thiocyanate group (-SCN) of the silane group.
이어서, 상기 회로패턴의 조도 크기에 따른 접착력 및 신뢰성 평가를 진행하였다.Subsequently, evaluation of adhesion and reliability according to the size of the roughness of the circuit pattern was performed.
비교예Comparative example 1 One
구리층에 코팅층을 형성하지 않고, 상기 절연층 상에 직접 구리층을 접착하여 구리층을 형성하여, 구리층을 패터닝하여 회로 패턴을 형성하였다는 점을 제외하고는 실시예와 동일하게 회로 패턴을 형성한 후, 상기 회로패턴의 조도 크기에 따른 접착력 및 신뢰성 평가를 진행하였다.A circuit pattern was formed in the same manner as in the embodiment, except that the copper layer was formed by directly adhering the copper layer on the insulating layer without forming a coating layer on the copper layer, and patterning the copper layer to form a circuit pattern. After formation, adhesion and reliability were evaluated according to the roughness of the circuit pattern.
접착력/신뢰성 측정방법Adhesion/Reliability Measurement Method
실시예 및 비교예에 따른 회로 패턴의 접착력 평가는 UTM 장비를 이용하여 UTM 90° Peel 값을 측정하였다.In the evaluation of adhesion of circuit patterns according to Examples and Comparative Examples, the UTM 90° Peel value was measured using UTM equipment.
또한, 신뢰성 평가는 회로 패턴의 peel strength(kgf/cm)가 0.6 미만인 경우 MG로 평가하였다. In addition, the reliability evaluation was evaluated as MG when the peel strength (kgf/cm) of the circuit pattern was less than 0.6.
(Ra, ㎜)Circuit pattern illuminance
(Ra, mm)
(peel strength, kgf/cm)Example 1
(peel strength, kgf/cm)
(peel strength, kgf/cm)Comparative Example 1
(peel strength, kgf/cm)
(Ra, ㎜)Circuit pattern illuminance
(Ra, mm)
(신뢰성, 박리여부)Example 1
(Reliability, whether or not peeling)
(신뢰성, 박리여부)Comparative Example 1
(Reliability, whether or not peeling)
표 1 및 표 2를 참조하면, 실시예 1에 따른 회로 기판은 비교예 1에 따른 회로 기판에 비해 향상된 신뢰성을 가지는 것을 알 수 있다.Referring to Tables 1 and 2, it can be seen that the circuit board according to Example 1 has improved reliability compared to the circuit board according to Comparative Example 1.
자세하게, 실시예 1에 따른 회로 기판은 절연층 상에 형성되는 코팅층 상에 회로 패턴을 형성한다. 이에 따라, 코팅층이 절연층과 회로 패턴을 화학적으로 단단하게 결합됨에 따라 회로 패턴의 필값(peel strength)을 증가시켜, 회로 패턴의 접착력 및 회로 기판의 신뢰성을 향상시킬 수 있는 것을 알 수 있다.In detail, the circuit board according to the first embodiment forms a circuit pattern on the coating layer formed on the insulating layer. Accordingly, it can be seen that the adhesion of the circuit pattern and the reliability of the circuit board can be improved by increasing the peel strength of the circuit pattern as the coating layer is chemically tightly coupled to the insulating layer and the circuit pattern.
즉, 실시예 1에 따른 회로 기판은 회로 패턴의 조도가 감소되어도 회로 기판의 신뢰성을 확보할 수 있는 접착력을 가질 수 있는 것을 알 수 있다. 자세하게, 실시예 1에 따른 회로 기판은 회로 패턴의 표면 조도가 0.5 이하 또는 0.1 내지 0.5의 범위에서도 회로 기판의 신뢰성을 확보할 수 있는 접착력을 가질 수 있는 것을 알 수 있다.That is, it can be seen that the circuit board according to the first embodiment can have an adhesive force capable of securing the reliability of the circuit board even when the illuminance of the circuit pattern is reduced. In detail, it can be seen that the circuit board according to the first embodiment can have adhesive strength to ensure the reliability of the circuit board even when the surface roughness of the circuit pattern is 0.5 or less or in the range of 0.1 to 0.5.
즉, 실시예 1에 따른 회로기판은 고주파 용도에 적용할 때, 회로 패턴의 조도를 감소시켜, 표피 효과(skin effect)에 따른 전송 손실을 감소시킬 수 있고, 낮은 표면 조도를 가져도 코팅층에 의해 회로 패턴의 접착력을 향상시켜 회로 패턴의 신뢰성을 확보할 수 있다.That is, when the circuit board according to the first embodiment is applied to high-frequency applications, the roughness of the circuit pattern can be reduced, thereby reducing transmission loss due to a skin effect. By improving the adhesion of the circuit pattern, reliability of the circuit pattern can be secured.
반면에, 비교예 1에 따른 회로 기판의 경우 절연층 상에 직접 회로 패턴이 형성된다. 따라서, 절연층과 회로 패턴이 이종 물질로 형성됨에 따라 회로 패턴의 접착력 즉, 필값(peel strength)이 매우 낮은 것을 알 수 있다.On the other hand, in the case of the circuit board according to Comparative Example 1, a direct circuit pattern is formed on the insulating layer. Accordingly, it can be seen that the adhesive strength of the circuit pattern, that is, the peel strength, is very low as the insulating layer and the circuit pattern are formed of different materials.
즉, 비교예 1에 따른 회로 기판은 회로 패턴의 표면 조도를 증가시켜야만 신뢰성을 확보할 수 있고, 회로 패턴이 낮은 표면 조도를 가지는 경우 회로 기판의 신뢰성이 저하되는 것을 알 수 있다.That is, the circuit board according to Comparative Example 1 can secure reliability only by increasing the surface roughness of the circuit pattern, and it can be seen that the reliability of the circuit board is deteriorated when the circuit pattern has a low surface roughness.
따라서, 비교예 1에 따른 회로 기판은 고주파 용도에 적용할 때, 회로 패턴의 표면 조도에 의해 표피 효과(skin effect)에 따른 전송 손실이 증가되는 것을 알 수 있다.Accordingly, when the circuit board according to Comparative Example 1 is applied to a high frequency application, it can be seen that transmission loss due to a skin effect is increased by the surface roughness of the circuit pattern.
실시예Example 2 2
절연층 상에 구리층을 형성하였다.A copper layer was formed on the insulating layer.
이어서, 상기 구리층을 패터닝하여 회로 패턴을 형성하여 회로 기판을 제조하였다.Then, the copper layer was patterned to form a circuit pattern to manufacture a circuit board.
이때, 상기 절연층은 폴리페닐에테르(Polyphenyl Ether, PPE) 및 트리사이클로데케인(tricyclodecane)에 아크릴레이트가 연결된 Tricyclodecane based di-acrylete를 톨루엔 용매에 넣은 후 약 100℃의 온도에서 혼합을 진행한 후, Azo 화합물 개시제와 과산화물 개시제를 넣어 형성하였다.At this time, the insulating layer is polyphenyl ether (PPE) and tricyclodecane-based di-acrylete in which an acrylate is connected to tricyclodecane is added to a toluene solvent, followed by mixing at a temperature of about 100°C. , Azo compound initiator and peroxide initiator were added to form.
이어서, 주파수 크기를 다르게하여, 상기 폴리페닐에테르(A)와 Tricyclodecane based di-acrylete(B)의 중량비에 따른 절연층의 유전율, 신뢰성 및 열팽창 계수를 측정하였다.Subsequently, the dielectric constant, reliability and thermal expansion coefficient of the insulating layer according to the weight ratio of the polyphenyl ether (A) and the tricyclodecane based di-acrylete (B) were measured by varying the frequency size.
Dk
Df
표 3 내지 표 5를 참조하면, 실시예에 따른 절연층은 폴리페닐에테르(A)와 Tricyclodecane based di-acrylete(B)가 4:6 내지 6:4의 비를 만족할 때, 낮은 유전율과 열팽창 계수를 가지는 동시에 향상된 기계적 강도에 의해 향상된 신뢰성을 가지는 것을 알 수 있다.Referring to Tables 3 to 5, when polyphenyl ether (A) and Tricyclodecane based di-acrylete (B) satisfy a ratio of 4:6 to 6:4, the insulating layer according to the embodiment has a low dielectric constant and thermal expansion coefficient. It can be seen that at the same time, it has improved reliability due to improved mechanical strength.
반면에, 상기 절연층이 폴리페닐에테르(A)와 Tricyclodecane based di-acrylete(B)의 비를 만족하지 못하는 경우, 기계적 강도가 저하되어 절연층에 크랙이 발생할 수 있고, 유전율이 증가되어 고주파용 회로기판의 절연층으로 사용하기 부적합한 것을 알 수 있다.On the other hand, if the insulating layer does not satisfy the ratio of polyphenyl ether (A) and tricyclodecane based di-acrylete (B), the mechanical strength is lowered and cracks may occur in the insulating layer, and the dielectric constant is increased. It can be seen that it is not suitable for use as an insulating layer of a circuit board.
실시예에 따른 회로기판은 절연층과 회로 패턴 사이에 배치되는 버퍼층을 포함할 수 있다.The circuit board according to the embodiment may include a buffer layer disposed between the insulating layer and the circuit pattern.
즉, 실시예에 따른 회로 기판은 회로 패턴의 표면에 버퍼층을 형성하거나, 절연층 상에 버퍼층을 형성할 수 있다.That is, in the circuit board according to the embodiment, a buffer layer may be formed on the surface of the circuit pattern or a buffer layer may be formed on the insulating layer.
상기 버퍼층은 상기 절연층과 상기 회로 패턴 사이에 배치되어 상기 절연층과 상기 회로 패턴의 밀착력을 향상시킬 수 있다.The buffer layer may be disposed between the insulating layer and the circuit pattern to improve adhesion between the insulating layer and the circuit pattern.
즉, 상기 절연층과 상기 회로 패턴은 각각 수지물질 및 금속을 포함하는 이종물질로서, 상기 절연층 상에 상기 회로 패턴을 형성할 때, 접착력이 저하되는 문제점이 있다.That is, the insulating layer and the circuit pattern are heterogeneous materials each including a resin material and a metal, and when forming the circuit pattern on the insulating layer, there is a problem in that adhesion is lowered.
따라서, 상기 절연층과 상기 회로 패턴 사이에 상기 절연층과 상기 회로 패턴과 각각 화학적으로 결합되는 버퍼층을 배치하여, 상기 절연층과 상기 회로 패턴의 밀착력을 향상시킬 수 있다.Accordingly, by disposing a buffer layer chemically coupled to the insulating layer and the circuit pattern, respectively, between the insulating layer and the circuit pattern, adhesion between the insulating layer and the circuit pattern may be improved.
즉, 상기 버퍼층은 상기 절연층과 상기 회로 패턴과 결합되는 복수의 작용기들을 포함하고, 상기 작용기들이 상기 절연층 및 상기 회로 패턴과 공유결합 또는 배위결합에 의해 화학적으로 결합됨으로써, 상기 절연층과 상기 회로 패턴의 밀착력을 향상시킬 수 있다.That is, the buffer layer includes a plurality of functional groups coupled to the insulation layer and the circuit pattern, and the functional groups are chemically bonded to the insulation layer and the circuit pattern by covalent bonds or coordination bonds, so that the insulation layer and the It is possible to improve the adhesion of the circuit pattern.
이에 따라, 상기 절연층의 표면 조도를 감소시켜도, 상기 절연층과 상기 회로 패턴의 밀착 신뢰성을 확보할 수 있다.Accordingly, even if the surface roughness of the insulating layer is reduced, reliability of adhesion between the insulating layer and the circuit pattern can be secured.
따라서, 실시예에 따른 회로기판을 고주파 용도로 사용하는 경우에도 회로 패턴의 표면 조도를 낮게 유지하여 고주파 신호의 전송 손실을 감소시킬 수 있고, 회로 패턴의 표면 조도를 낮게 유지하여도, 버퍼층에 의해 절연층과 회로 패턴의 밀착력을 확보할 수 있으므로, 회로 패턴의 전체적인 신뢰성을 확보할 수 있다.Therefore, even when the circuit board according to the embodiment is used for high frequency use, the surface roughness of the circuit pattern can be kept low to reduce the transmission loss of the high frequency signal. Even if the surface roughness of the circuit pattern is kept low, the buffer layer Since the adhesion between the insulating layer and the circuit pattern can be secured, the overall reliability of the circuit pattern can be secured.
또한, 실시예에 따른 회로기판은 낮은 유전율 및 열팽창 계수를 가지고 향상된 강도를 가지는 절연층을 포함할 수 있다.In addition, the circuit board according to the embodiment may include an insulating layer having a low dielectric constant and a coefficient of thermal expansion and having improved strength.
자세하게, 상기 절연층은 낮은 유전율 및 향상된 강도를 가지는 제 1 물질과 제 2 물질을 포함하고, 상기 절연층 내에서 상기 제 1 물질이 상기 제 2 물질의 네트워크 구조의 내부에 배치되도록 형성함에 따라, 상기 제 1 물질과 상기 제 2 물질의 상분리를 방지할 수 있다. 따라서, 상기 절연층은 상기 제 1 물질과 상기 제 2 물질을 단일상으로 형성할 수 있어, 절연층의 강도를 향상시킬 수 있다.In detail, the insulating layer includes a first material and a second material having a low dielectric constant and improved strength, and as the first material is formed to be disposed within the network structure of the second material, It is possible to prevent the phase separation of the first material and the second material. Accordingly, the insulating layer may include the first material and the second material in a single phase, thereby improving the strength of the insulating layer.
즉, 크로스 링킹에 의해 네트워크 구조를 가지는 상기 제 2 물질의 프리 볼륨 즉, 분자 운동(mole motion)을 증가시켜, 네트워크 구조를 가지는 고분자 사슬이 가깝게 배치되지 않게 구조화할 수 있고, 네트워크 구조의 내부에는 상기 제 1 물질이 부분적으로 배치됨에 따라, 상기 제 1 물질과 상기 제 2 물질을 절연층의 내부에서 단일상으로 형성시킬 수 있다.That is, by increasing the free volume, that is, molecular motion, of the second material having a network structure by cross-linking, the polymer chain having the network structure can be structured so that it is not placed close together. As the first material is partially disposed, the first material and the second material may be formed in a single phase inside the insulating layer.
따라서, 실시예에 따른 회로기판을 고주파 용도로 사용하는 경우에도 절연층의 유전율을 감소시켜 고주파 신호의 전송 손실을 감소시킬 수 있고, 절연층의 열팽창계수 및 기계적 강도를 향상시켜, 회로 기판의 전체적인 신뢰성을 확보할 수 있다.Therefore, even when the circuit board according to the embodiment is used for high-frequency use, the dielectric constant of the insulating layer can be reduced to reduce the transmission loss of high-frequency signals, and the thermal expansion coefficient and mechanical strength of the insulating layer are improved. Reliability can be secured.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. Features, structures, effects, and the like described in the above-described embodiments are included in at least one embodiment of the present invention, and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects, and the like illustrated in each embodiment may be combined or modified for other embodiments by a person having ordinary knowledge in the field to which the embodiments belong. Accordingly, contents related to such combinations and modifications should be interpreted as being included in the scope of the present invention.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.In addition, although the embodiments have been described above, these are only examples and do not limit the present invention, and those of ordinary skill in the field to which the present invention pertains are illustrated above without departing from the essential characteristics of the present embodiment. It will be seen that various modifications and applications that are not available are possible. For example, each component specifically shown in the embodiments can be modified and implemented. And differences related to these modifications and applications should be construed as being included in the scope of the present invention defined in the appended claims.
Claims (13)
상기 절연층의 일면 상에 배치되는 회로 패턴을 포함하고,
상기 절연층은 폴리페닐에테르(Polyphenyl Ether, PPE)를 포함하는 제 1 화합물; 및 트리사이클로데케인(tricyclodecane) 및 상기 트리사이클로데케인과 연결되는 말단기를 포함하는 제 2 화합물을 포함하고,
상기 제 1 화합물과 상기 제 2 화합물의 중량비는 4:6 내지 6:4인 회로기판.Insulating layer; And
Including a circuit pattern disposed on one surface of the insulating layer,
The insulating layer is a first compound containing polyphenyl ether (PPE); And tricyclodecane (tricyclodecane) and a second compound comprising a terminal group connected to the tricyclodecane,
The weight ratio of the first compound and the second compound is 4:6 to 6:4.
상기 말단기는 아크릴레이트기, 에폭사이드기, 카르복실기 및 하이드록실기, 이소시아네이트기 중 적어도 하나를 포함하는 회로기판.The method of claim 1,
The terminal group is a circuit board containing at least one of an acrylate group, an epoxide group, a carboxyl group and a hydroxyl group, and an isocyanate group.
상기 절연층은 무기 입자를 더 포함하는 회로기판.The method of claim 1,
The insulating layer is a circuit board further comprising inorganic particles.
상기 절연층의 유전율(Dk)은 2.03 내지 2.7인 회로기판.The method of claim 1,
A circuit board having a dielectric constant (Dk) of 2.03 to 2.7 of the insulating layer.
상기 제 1 화합물 및 상기 제 2 화합물은 화학적으로 비결합하는 회로기판.The method of claim 1,
A circuit board in which the first compound and the second compound are chemically uncoupled.
상기 절연층의 일면 상에 배치되는 회로 패턴을 포함하고,
상기 절연층은 제 1 물질 및 제 2 물질을 포함하고,
상기 제 1 물질은 서로 화학적으로 결합하는 제 1 화합물들을 포함하고,
상기 제 2 물질은 서로 화학적으로 결합하는 제 2 화합물들을 포함하고,
각각의 제 1 화합물은 폴리페닐에테르(Polyphenyl Ether, PPE)를 포함하고,
각각의 제 2 화합물은 트리사이클로데케인(tricyclodecane) 및 상기 트리사이클로데케인과 연결되는 말단기를 포함하고,
상기 제 2 화합물들은 상기 말단기를 통해 서로 결합하고,
상기 말단기는 아크릴레이트기, 에폭사이드기, 카르복실기 및 하이드록실기, 이소시아네이트기 중 적어도 하나를 포함하는 회로기판.Insulating layer; And
Including a circuit pattern disposed on one surface of the insulating layer,
The insulating layer includes a first material and a second material,
The first material comprises first compounds chemically bonded to each other,
The second material comprises second compounds chemically bonded to each other,
Each of the first compounds includes polyphenyl ether (PPE),
Each second compound comprises tricyclodecane and an end group connected to the tricyclodecane,
The second compounds are bonded to each other through the end group,
The terminal group is a circuit board containing at least one of an acrylate group, an epoxide group, a carboxyl group and a hydroxyl group, and an isocyanate group.
상기 제 2 화합물들은 C=C 본딩에 의해 서로 결합하는 회로기판.The method of claim 6,
A circuit board in which the second compounds are bonded to each other by C=C bonding.
상기 제 2 화합물들은 네트워크 구조로 형성되는 회로기판.The method of claim 6,
A circuit board in which the second compounds are formed in a network structure.
상기 절연층의 유전율(Dk)은 2.03 내지 2.7인 회로기판.The method of claim 6,
A circuit board having a dielectric constant (Dk) of 2.03 to 2.7 of the insulating layer.
상기 절연층의 일면 상에 배치되는 회로 패턴을 포함하고,
상기 절연층은 제 1 물질 및 제 2 물질을 포함하고,
상기 제 1 물질은 서로 화학적으로 결합하는 제 1 화합물들을 포함하고,
상기 제 2 물질은 서로 화학적으로 결합하는 제 2 화합물들을 포함하고,
상기 제 2 화합물들은 네트워크 구조로 형성되고,
상기 제 1 화합물들은 상기 네트워크 구조의 내부에 배치되는 회로기판.Insulating layer; And
Including a circuit pattern disposed on one surface of the insulating layer,
The insulating layer includes a first material and a second material,
The first material comprises first compounds chemically bonded to each other,
The second material comprises second compounds chemically bonded to each other,
The second compounds are formed in a network structure,
A circuit board in which the first compounds are disposed inside the network structure.
각각의 제 1 화합물은 폴리페닐에테르(Polyphenyl Ether, PPE)를 포함하고,
각각의 제 2 화합물은 트리사이클로데케인(tricyclodecane) 및 상기 트리사이클로데케인과 연결되는 말단기를 포함하는 회로기판.The method of claim 10,
Each of the first compounds includes polyphenyl ether (PPE),
Each second compound is a circuit board comprising tricyclodecane and a terminal group connected to the tricyclodecane.
상기 제 2 화합물들은 상기 말단기를 통해 서로 결합되고,
상기 말단기는 아크릴레이트기, 에폭사이드기, 카르복실기 및 하이드록실기, 이소시아네이트기 중 적어도 하나를 포함하는 회로기판.The method of claim 10,
The second compounds are bonded to each other through the end group,
The terminal group is a circuit board containing at least one of an acrylate group, an epoxide group, a carboxyl group and a hydroxyl group, and an isocyanate group.
상기 절연층의 유전율(Dk)은 2.03 내지 2.7인 회로기판.The method of claim 10,
A circuit board having a dielectric constant (Dk) of 2.03 to 2.7 of the insulating layer.
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