KR20220033829A - Printed circuit board and mehod of manufacturing thereof - Google Patents

Abstract

In the embodiment, a printed circuit board having a new structure and a method for manufacturing thereof are provided. According to the embodiment the printed circuit board comprises: an insulating layer including a via hole; a coating layer formed on a surface of the insulating layer and an inner wall of the via hole; a circuit pattern disposed on the coating layer on the surface of the insulating layer; and a via disposed on a coating layer of an inner wall of the via hole. The coating layer has a ten-point average surface roughness (Rz) of 1 μm or less.

Description

인쇄회로기판 및 이의 제조 방법{PRINTED CIRCUIT BOARD AND MEHOD OF MANUFACTURING THEREOF}Printed circuit board and manufacturing method thereof

실시 예는 인쇄회로기판 및 이의 제조 방법에 관한 것이다.The embodiment relates to a printed circuit board and a method of manufacturing the same.

일반적으로 PCB(Printed Circuit Board)라 불리우는 인쇄 회로기판은 배선이 집적되어 다양한 소자들이 실장되거나 소자간의 전기적 연결이 가능하도록 구성되는 부품이다.In general, a printed circuit board called a printed circuit board (PCB) is a component in which wiring is integrated so that various elements are mounted or electrical connection between elements is possible.

기술의 발전에 따라 다양한 형태와 다양한 기능을 갖게 되는 인쇄 회로기판이 제조되고 있고, 이러한 종류의 인쇄 회로기판 중에는 소형의 제품에 적용되는 집적회로로 구성되는 소자를 메인 인쇄 회로기판에 실장시키기 위하여 집적회로로 구성되는 소자와 메인 인쇄 회로기판 간의 매개 역할을 하는 인쇄 회로기판도 개발되고 있다.With the development of technology, printed circuit boards having various shapes and functions are being manufactured, and among these types of printed circuit boards, elements composed of integrated circuits applied to small products are integrated in order to be mounted on the main printed circuit board. A printed circuit board that serves as an intermediary between an element composed of a circuit and a main printed circuit board is also being developed.

따라서, 적용되는 제품들의 다기능화와 슬림화 등의 경향에 따라 인쇄 회로기판도 그에 상응하는 기능의 적용이 가능하게 하는 한편 그 크기에 있어서도 슬림화되고 있는데, 이와 같이 고집적화와 슬림화의 경향에 따라서 인쇄 회로기판의 인쇄패턴과 인쇄 회로기판의 각 층간의 회로패턴을 연결시키기 위한 비아(via : 층간 회로패턴의 연결로), 그리고 소자가 연결되는 연결단자 등의 미세 패턴화는 중요한 문제로 대두 되고 있다.Therefore, according to the trend of multifunctionalization and slimming of applied products, the printed circuit board is also able to apply the corresponding function while being slim in size. Micro-patterning of vias (connecting circuit patterns between layers) for connecting printed patterns of printed circuit boards with circuit patterns between each layer of the printed circuit board and connecting terminals to which devices are connected are emerging as important issues.

한편, 최근 고속 집적 시스템에서 회로의 성능 및 데이터 전송 속도는 주로 인쇄히로기판의 배선(전송로)의 상태에 제한적이다. 종래의 컴퓨터, 휴대폰 통신 단말기와 그 밖의 전자기기에 대해서 데이터의 처리 속도 및 통신 속도 향상을 위한 기술적 개발이 필수적인 요구 사항을 충족시킬 필요성은 없었다.On the other hand, in recent high-speed integration systems, circuit performance and data transmission speed are mainly limited by the state of the wiring (transmission path) of the printed circuit board. There is no need to satisfy the essential requirements for technological development to improve data processing speed and communication speed for conventional computers, mobile phone communication terminals, and other electronic devices.

최근, 상기 사항에 대한 대용량 데이터의 처리 속도 및 통신 속도의 고속화가 요구되면서, 인쇄회로기판의 배선의 처리 기술이 요구되고 있고 이에 대한 활발한 연구 개발이 진행되고 있다. 이중 하나로, 고주파의 전송 손실을 최대한 낮출 수 있는 기술로서, 배선의 표면 거칠기를 제어하는 기술을 포함할 수 있다.Recently, as the processing speed of large-capacity data and communication speed for the above matters are required to be increased, a processing technology for wiring of a printed circuit board is required, and active research and development are being conducted on this. As one of these techniques, as a technique for maximally lowering the transmission loss of high frequency, a technique for controlling the surface roughness of the wiring may be included.

보통 배선의 재료는 구리 또는 이를 포함하는 합금을 사용할 수 있으며, 제조 공정 단계에서 배선의 표면 거칠기의 높은 저항률은 신호의 주파수가 높을 수록 특성이 좋지 않게 나타나며, 이때의 신호 손실은 주파수의 비례 관계에 있다.Usually, copper or an alloy containing the same can be used as the material of the wiring. In the manufacturing process, the high resistivity of the surface roughness of the wiring shows poor characteristics as the signal frequency increases, and the signal loss at this time is in the proportional relationship of the frequency. there is.

최근 개발되고 있는 비아를 형성시키는 기술은 적층된 회로패턴을 갖는 기판의 일 측면에 관통 홀을 형성시킨 후에 도금 등의 방식을 통해 층간 회로패턴이 전기적으로 연결될 수 있도록 하고 있다.A technology for forming a via, which has been recently developed, allows the interlayer circuit pattern to be electrically connected through a method such as plating after forming a through hole in one side of a substrate having a laminated circuit pattern.

이때, 상기 관통 홀은 물리적 방식이나 화학적 방식을 이용하여 형성되는데, 이때의 관통 홀의 내벽의 거칠기는 높은 값을 가지고 있으며, 이에 따라 상기 관통 홀 내에 형성되는 비아의 거칠기가 증가함에 따라 신호 손실이 발생하는 문제가 있다.In this case, the through-hole is formed using a physical method or a chemical method. In this case, the roughness of the inner wall of the through-hole has a high value, and accordingly, as the roughness of the via formed in the through-hole increases, signal loss occurs. there is a problem with

실시 예에서는 새로운 구조의 인쇄회로기판 및 이의 제조 방법을 제공하도록 한다.In an embodiment, a printed circuit board having a new structure and a method for manufacturing the same are provided.

또한, 실시 예에서는 인쇄회로기판에 포함된 비아 또는 회로 패턴의 표면 거칠기가 1㎛ 이하를 가지도록 한 인쇄회로기판 및 이의 제조 방법을 제공하도록 한다.In addition, the embodiment provides a printed circuit board having a surface roughness of 1 μm or less of a via or circuit pattern included in the printed circuit board and a method of manufacturing the same.

제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.Technical tasks to be achieved in the proposed embodiment are not limited to the technical tasks mentioned above, and other technical tasks not mentioned are clear to those of ordinary skill in the art to which the proposed embodiment belongs from the description below. can be understood clearly.

실시 예에 따른 인쇄회로기판은 비아 홀을 포함하는 절연층; 상기 절연층의 표면 및 상기 비아 홀의 내벽에 형성된 코팅층; 상기 절연층의 표면의 코팅층 상에 배치되는 회로패턴; 및 상기 비아 홀의 내벽의 코팅층 상에 배치되는 비아를 포함하고, 상기 코팅층은, 1㎛ 이하의 십점 평균 표면 거칠기(Rz)를 가진다.A printed circuit board according to an embodiment includes an insulating layer including a via hole; a coating layer formed on a surface of the insulating layer and an inner wall of the via hole; a circuit pattern disposed on the coating layer on the surface of the insulating layer; and a via disposed on a coating layer of an inner wall of the via hole, wherein the coating layer has a ten-point average surface roughness Rz of 1 μm or less.

또한, 상기 코팅층의 십점 평균 표면 거칠기(Rz)는 0.05㎛ 내지 0.20㎛의 범위를 가진다.In addition, the ten-point average surface roughness (Rz) of the coating layer has a range of 0.05㎛ to 0.20㎛.

또한, 상기 코팅층의 산술 평균 표면 거칠기(Ra)는 0.001㎛ 내지 0.05㎛의 범위를 가진다.In addition, the arithmetic mean surface roughness (Ra) of the coating layer has a range of 0.001㎛ to 0.05㎛.

또한, 상기 절연층은 유리 섬유를 포함하고, 상기 유리 섬유는 상기 절연층 내에 배치되는 제1 부분과, 상기 비아 홀을 통해 노출되어 상기 코팅층 내에 배치되는 제2 부분을 포함한다.In addition, the insulating layer includes glass fibers, and the glass fibers include a first portion disposed in the insulating layer, and a second portion exposed through the via hole and disposed in the coating layer.

또한, 상기 절연층은 무기 필러를 포함하고, 상기 무기 필러는 상기 절연층 내에 배치되는 제1 부분과, 상기 비아 홀을 통해 노출되어 상기 코팅층 내에 배치되는 제2 부분을 포함한다.In addition, the insulating layer includes an inorganic filler, and the inorganic filler includes a first part disposed in the insulating layer, and a second part exposed through the via hole and disposed in the coating layer.

또한, 상기 회로 패턴 및 상기 비아 각각은, 상기 코팅층 상에 배치되는 제1 도금층과, 상기 제1 도금층 상에 배치되는 제2 도금층을 포함하고, 상기 제1 도금층은 상기 코팅층에 대응하는 표면 거칠기를 가진다.In addition, each of the circuit pattern and the via includes a first plating layer disposed on the coating layer and a second plating layer disposed on the first plating layer, wherein the first plating layer has a surface roughness corresponding to the coating layer. have

또한, 상기 코팅층은 0.1㎛ 내지 0.5㎛의 두께를 가진다.In addition, the coating layer has a thickness of 0.1㎛ to 0.5㎛.

또한, 상기 코팅층은 SiO₂, Al₂O₃, ZrO₂ 및 TiO₂ 중 적어도 하나의 금속 산화물을 포함한다.In addition, the coating layer includes at least one metal oxide of SiO ₂ , Al ₂ O ₃ , ZrO ₂ and TiO ₂ .

한편, 실시 예에 따른 인쇄회로기판의 제조 방법은 절연층을 준비하고, 상기 절연층에 비아 홀을 형성하고, 상기 절연층의 표면 및 상기 비아 홀의 내벽에 코팅층을 형성하고, 상기 코팅층 상에 제1 도금층을 형성하고, 상기 제1 도금층 상에 개구부를 포함하는 드라이 필름 레지스트를 형성하고, 상기 드라이 필름 레지스트의 개구부를 통해 노출된 제1 도금층 상에 제2 도금층을 형성하는 것을 포함하고, 상기 코팅층은, 0.05㎛ 내지 0.20㎛의 범위의 십점 평균 표면 거칠기(Rz) 및 0.001㎛ 내지 0.05㎛의 범위의 산술 평균 표면 거칠기(Ra)를 가지고, 상기 제1 도금층은 상기 코팅층의 십점 평균 표면 거칠기(Rz) 및 산술 평균 표면 거칠기(Ra)에 대응하는 표면 거칠기를 가진다.Meanwhile, in the method of manufacturing a printed circuit board according to the embodiment, an insulating layer is prepared, a via hole is formed in the insulating layer, a coating layer is formed on a surface of the insulating layer and an inner wall of the via hole, and a coating layer is formed on the coating layer. Forming a first plating layer, forming a dry film resist including an opening on the first plating layer, and forming a second plating layer on the first plating layer exposed through the opening of the dry film resist, the coating layer silver has a ten-point average surface roughness (Rz) in the range of 0.05 µm to 0.20 µm and an arithmetic average surface roughness (Ra) in the range of 0.001 µm to 0.05 µm, wherein the first plating layer has a ten-point average surface roughness (Rz) of the coating layer ) and a surface roughness corresponding to the arithmetic mean surface roughness (Ra).

또한, 상기 절연층은 유리 섬유를 포함하고, 상기 유리 섬유는 상기 절연층 내에 배치되는 제1 부분과, 상기 비아 홀을 통해 노출되어 상기 코팅층 내에 배치되는 제2 부분을 포함한다.In addition, the insulating layer includes glass fibers, and the glass fibers include a first portion disposed in the insulating layer, and a second portion exposed through the via hole and disposed in the coating layer.

또한, 상기 절연층은 무기 필러를 포함하고, 상기 무기 필러는 상기 절연층 내에 배치되는 제1 부분과, 상기 비아 홀을 통해 노출되어 상기 코팅층 내에 배치되는 제2 부분을 포함한다.In addition, the insulating layer includes an inorganic filler, and the inorganic filler includes a first part disposed in the insulating layer, and a second part exposed through the via hole and disposed in the coating layer.

또한, 상기 코팅층은 1㎛ 내지 0.5㎛의 두께를 가지고, SiO₂, Al₂O₃, ZrO₂ 및 TiO₂ 중 적어도 하나의 금속 산화물을 포함한다.In addition, the coating layer has a thickness of 1㎛ to 0.5㎛, SiO ₂ , Al ₂ O ₃ , ZrO ₂ And TiO ₂ At least one metal oxide includes.

실시 예에서는 절연층의 표면 및 상기 절연층에 형성된 비아 홀의 내벽에 코팅층을 형성한다. 상기 코팅층은 무기 소재를 포함할 수 있다. 예를 들어, 상기 코팅층은 SiO₂, Al₂O₃, ZrO₂, TiO₂ 등의 금속 산화물을 포함할 수 있다. 이에 따르면 실시 예에서는 상기 코팅을 통해 표면 거칠기를 감소시킬 수 있으며, 이에 따른 드라이 필름 레지스트와의 밀착력을 향상시킬 수 있다. 또한, 실시 예에서는 상기 절연층과 상기 드라이 필름 레지스트와의 밀착력 향상을 통해 노광 시 표면 거칠기에 따른 난반사를 감소시킬 수 있고, 이에 따른 파인 패턴 형성에 유리하다.In the embodiment, a coating layer is formed on the surface of the insulating layer and the inner wall of the via hole formed in the insulating layer. The coating layer may include an inorganic material. For example, the coating layer may include a metal oxide such as SiO ₂ , Al ₂ O ₃ , ZrO ₂ , TiO ₂ . According to this, in the embodiment, it is possible to reduce the surface roughness through the coating, thereby improving the adhesion to the dry film resist. In addition, in an embodiment, it is possible to reduce diffuse reflection due to surface roughness during exposure by improving adhesion between the insulating layer and the dry film resist, which is advantageous in forming a fine pattern.

또한, 실시 예에서는 상기 코팅층을 형성하여 비아 홀의 내벽의 표면 거칠기를 감소시킬 수 있다. 이에 따라 실시 예에서는 상기 비아 홀의 내벽에 형성되는 화학동도금층의 커버리지를 향상시킬 수 있다. 또한, 실시 예에서는 상기 화학동도금층의 커버리지의 향상에 따라 딤플 및 보이드와 같은 비아의 도금 신뢰성 문제를 해결할 수 있다.Also, in an embodiment, the surface roughness of the inner wall of the via hole may be reduced by forming the coating layer. Accordingly, in the embodiment, the coverage of the chemical copper plating layer formed on the inner wall of the via hole may be improved. In addition, in the embodiment, the plating reliability problem of vias such as dimples and voids can be solved by improving the coverage of the chemical copper plating layer.

또한, 실시 예에서는 구리 금속물의 확산을 방지할 수 있다. 즉, 실시 예에서는 상기 코팅층을 통해 상기 비아 또는 회로패턴에서 절연층으로의 구리 금속물의 확산을 방지할 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다.In addition, in the embodiment, it is possible to prevent the diffusion of the copper metal material. That is, in the embodiment, diffusion of the copper metal material from the via or circuit pattern to the insulating layer may be prevented through the coating layer, and thus product reliability may be improved.

또한, 실시 예에서는 절연 특성을 개선할 수 있다. 즉, 실시 예에서는 전기 전도성이 낮은 무기 물질을 이용하여 상기 코팅층을 형성함으로써, 신호 손실을 최소화할 수 있어 절연 특성을 향상시킬 수 있다.In addition, in the embodiment, the insulation characteristics may be improved. That is, in the embodiment, by forming the coating layer using an inorganic material having low electrical conductivity, signal loss can be minimized and insulation properties can be improved.

실시 예에서는 고주파 영역 대의 응용 제품에서 적용 가능한 회로 기판을 제공할 수 있다. 즉, 비교 예에서의 회로 패턴의 구조에서는 이의 표면 거칠기가 큼에 따른 고주파수 영역대의 전송 손실을 발생시킨다. 이때, 상기 회로 패턴을 통해 흐르는 전송 신호는 제품에서 사용되는 주파수 영역대가 높을수록 회로 패턴의 표면으로 전송되는 특징을 가지며, 이때 표면의 거칠기가 심할 경우, 회로 패턴 내에서의 전송 손실이 발생된다. 이에 따라, 실시 예에서는 회로 패턴의 표면 거칠기를 최소화하여 고주파수 영역대의 전송 손실을 최소화할 수 있고, 이에 따라 고주파 영역 대의 응용 제품에서 적용 가능한 회로기판을 제공할 수 있다. In the embodiment, it is possible to provide a circuit board applicable to applications in the high-frequency region. That is, in the structure of the circuit pattern in the comparative example, transmission loss in the high-frequency region is generated due to the large surface roughness thereof. At this time, the transmission signal flowing through the circuit pattern has a characteristic of being transmitted to the surface of the circuit pattern as the frequency band used in the product is higher. Accordingly, in the embodiment, it is possible to minimize the transmission loss in the high-frequency region by minimizing the surface roughness of the circuit pattern, and accordingly, it is possible to provide a circuit board applicable to applications in the high-frequency region.

도 1은 비교 예에 따른 인쇄회로기판을 나타낸 도면이다.
도 2는 도 1의 비아홀을 통해 노출되는 유리 섬유 또는 필러를 나타낸 도면이다.
도 3은 실시 예에 따른 인쇄회로기판을 나타낸 도면이다.
도 4는 실시예에 따른 절연층이 포함하는 제 2 물질의 구조를 도시한 도면이다.
도 5는 절연층을 구성하는 상기 제1 물질과 상기 제 2 물질의 배열을 설명하기 위한 도면이다.
도 6 내지 도 13은 도 3에 도시된 인쇄회로기판의 제조 방법을 공정순으로 나타낸 도면이다.1 is a view showing a printed circuit board according to a comparative example.
FIG. 2 is a view showing glass fibers or fillers exposed through the via hole of FIG. 1 .
3 is a view showing a printed circuit board according to an embodiment.
4 is a diagram illustrating a structure of a second material included in an insulating layer according to an embodiment.
5 is a view for explaining the arrangement of the first material and the second material constituting the insulating layer.
6 to 13 are views showing the manufacturing method of the printed circuit board shown in FIG. 3 in order of process.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the technical spirit of the present invention is not limited to some of the described embodiments, but may be implemented in various different forms, and within the scope of the technical spirit of the present invention, one or more of the components may be selected between embodiments. It can be used by combining or substituted with .

또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. In addition, terms (including technical and scientific terms) used in the embodiments of the present invention may be generally understood by those of ordinary skill in the art to which the present invention belongs, unless specifically defined and described explicitly. It may be interpreted as a meaning, and generally used terms such as terms defined in advance may be interpreted in consideration of the contextual meaning of the related art.

또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “A 및(와) B, C중 적어도 하나(또는 한개이상)”로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나이상을 포함 할 수 있다. In addition, the terminology used in the embodiments of the present invention is for describing the embodiments and is not intended to limit the present invention. In this specification, the singular form may also include the plural form unless otherwise specified in the phrase, and when it is described as "at least one (or one or more) of A and (and) B, C", it can be combined with A, B, and C. It may contain one or more of all possible combinations.

또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. In addition, in describing the components of the embodiment of the present invention, terms such as first, second, A, B, (a), (b), etc. may be used. These terms are only for distinguishing the component from other components, and are not limited to the essence, order, or order of the component by the term.

그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다. And, when it is described that a component is 'connected', 'coupled' or 'connected' to another component, the component is not only directly connected, coupled or connected to the other component, but also with the component It may also include a case of 'connected', 'coupled' or 'connected' due to another element between the other elements.

또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. In addition, when it is described as being formed or disposed on "above (above) or below (below)" of each component, the top (above) or bottom (below) is one as well as when two components are in direct contact with each other. Also includes a case in which another component as described above is formed or disposed between two components.

또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In addition, when expressed as “up (up) or down (down)”, it may include not only the upward direction but also the meaning of the downward direction based on one component.

이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 비교 예에 따른 인쇄회로기판을 나타낸 도면이고, 도 2는 도 1의 비아홀을 통해 노출되는 유리 섬유 또는 필러를 나타낸 도면이다.FIG. 1 is a view showing a printed circuit board according to a comparative example, and FIG. 2 is a view showing glass fibers or fillers exposed through the via hole of FIG. 1 .

도 1 및 도 2를 참조하면, 비교 예에 따른 인쇄회로기판은 절연층(10), 절연층(10)의 표면에 배치되는 회로 패턴(20) 및 상기 절연층(10)을 관통하며 배치되는 비아부(30)를 포함한다.1 and 2 , the printed circuit board according to the comparative example includes an insulating layer 10 , a circuit pattern 20 disposed on the surface of the insulating layer 10 , and the insulating layer 10 being disposed through A via portion 30 is included.

절연층(10)은 복수의 층 구조를 가진다. 예를 들어, 절연층(10)은 제1 절연층(11), 상기 제1 절연층(11) 위에 배치된 제2 절연층(12) 및 상기 제2 절연층(12) 위에 배치된 제3 절연층(13)을 포함한다.The insulating layer 10 has a plurality of layer structures. For example, the insulating layer 10 may include a first insulating layer 11 , a second insulating layer 12 disposed over the first insulating layer 11 , and a third insulating layer 12 disposed over the second insulating layer 12 . and an insulating layer 13 .

회로 패턴(20)은 절연층(10)의 표면에 배치된다. 예를 들어, 회로 패턴(20)은 제1 절연층(11)의 상면에 배치된 제1 회로 패턴(21), 상기 제1 절연층(12)의 상면에 배치된 제2 회로 패턴(22) 및 상기 제3 절연층(13)의 상면에 배치된 제3 회로 패턴(23)을 포함한다.The circuit pattern 20 is disposed on the surface of the insulating layer 10 . For example, the circuit pattern 20 may include a first circuit pattern 21 disposed on the upper surface of the first insulating layer 11 , and a second circuit pattern 22 disposed on the upper surface of the first insulating layer 12 . and a third circuit pattern 23 disposed on an upper surface of the third insulating layer 13 .

비아부(30)는 절연층(10) 내에 배치된다.The via portion 30 is disposed in the insulating layer 10 .

비아부(30)는 절연층(10)의 일면에 배치되는 제1 패드(31), 상기 절연층(10)의 타면에 배치되는 제2 패드(32) 및 상기 절연층(10) 내에 배치되고 상기 제1 패드(31)와 제2 패드(32)를 연결하는 연결부(33)를 포함한다.The via part 30 is disposed in the first pad 31 disposed on one surface of the insulating layer 10 , the second pad 32 disposed on the other surface of the insulating layer 10 , and the insulating layer 10 , and a connection part 33 connecting the first pad 31 and the second pad 32 .

상기와 같은 비아부(30)는 레이저 등과 같은 가공을 통해 절연층(10)에 비아 홀(33a)을 형성하고, 전해 도금과 같은 방식으로 상기 비아 홀 내를 금속 물질로 채워 연결부(33)를 형성하는 것에 의해 구현된다.The via part 30 as described above forms a via hole 33a in the insulating layer 10 through processing such as a laser, and fills the via hole with a metal material in the same manner as in electroplating to connect the connection part 33 . implemented by forming

이때, 상기 비아부(30)는 고주파수 영역 대에서 신호 손실을 최소화하기 위해, 표면 거칠기가 0에 가까운 값을 가져야 한다. In this case, in order to minimize signal loss in the high-frequency region, the surface roughness of the via portion 30 should have a value close to zero.

즉, 회로 패턴(20)이나 비아부(30)와 같은 배선(전송로)의 전송 손실은 배선의 도체 손실과 유전체의 손실이 대표적이다. That is, the transmission loss of the wiring (transmission path) such as the circuit pattern 20 or the via portion 30 is representative of the conductor loss and the dielectric loss of the wiring.

이때, 배선의 도체 손실은 고주파 신호일 수록 도체 표면으로 전기적 신호가 흐르는 특성을 가지며, 이에 따라 도체의 표면 상태를 제어하는 기술이 매우 중요하다. 비교 예에서의 비아부는 절연층 내에 비아 홀을 형성하고, 상기 형성된 비아 홀에 금속 물질을 충진하는 것에 의해 형성된다. 그러나, 도 2의 (a)에서와 같이, 상기 비아 홀(33a)의 표면은 형성 공정에서 절연층 내부에 포함된 유리 섬유(GF, Glass Fiber) 또는 필러가 노출됨에 따라 표면 거칠기가 매우 큰 값을 가지게 된다. 그리고, 도 2의 (b)에서와 같이 상기 비아 홀(33a) 내에 형성된 연결부(33)의 표면도 상기 노출된 유리 섬유에 의해 매우 큰 값의 표면 거칠기를 가질 수 있다. 여기에서, 연결부(33)의 표면 거칠기가 클 경우, 도체의 표면으로 신호가 전달되기 때문에 신호의 이동에 대한 저항이 클 수 밖에 없다. At this time, the conductor loss of the wiring has a characteristic that an electric signal flows to the surface of the conductor as the high-frequency signal becomes, and accordingly, a technique for controlling the surface state of the conductor is very important. The via portion in the comparative example is formed by forming a via hole in the insulating layer and filling the formed via hole with a metal material. However, as shown in (a) of FIG. 2 , the surface of the via hole 33a has a very large surface roughness as the glass fiber (GF) or filler included in the insulating layer is exposed in the forming process. will have Also, as shown in FIG. 2B , the surface of the connection part 33 formed in the via hole 33a may also have a very large surface roughness due to the exposed glass fibers. Here, when the surface roughness of the connection part 33 is large, the resistance to movement of the signal is inevitably large because the signal is transmitted to the surface of the conductor.

이때, 배선의 전송 손실(dB)은 아래의 식 1과 같다.At this time, the transmission loss (dB) of the wiring is as Equation 1 below.

[식1][Formula 1]

여기에서, p는 전송손실이고, P1은 입력전력이며, P2는 출력전력을 의미한다.Here, p is transmission loss, P1 is input power, and P2 is output power.

그리고, 전송 손실은 배선 내부에서 손실되어 잃어 버리는 값이므로, 도체의 표피 두께가 중요한 요인으로 작용한다. 여기에서, 주파수에 대한 표피 두께의 관계를 보면 아래의 식2와 같다.And, since the transmission loss is a value that is lost and lost inside the wiring, the thickness of the skin of the conductor acts as an important factor. Here, the relationship between the skin thickness and the frequency is as shown in Equation 2 below.

[식2][Formula 2]

여기에서, d는 표피의 두께이고, f는 주파수이며, u는 도체의 투자율이고, σ는 도체의 전도도를 의미한다.Here, d is the thickness of the skin, f is the frequency, u is the magnetic permeability of the conductor, and σ is the conductivity of the conductor.

고주파수대의 전송 신호는 위의 식 1 및 식 2에서도체의 표피 두께가 매우 얇은 영역에서 신호가 전송되기 때문에 표피의 거칠기가 거칠수록 표면 저항으로 인해 신호의 전송 손실이 발생하게 된다.Since the high-frequency transmission signal is transmitted in a region where the epidermis thickness of the conductor is very thin in Equations 1 and 2 above, the rougher the epidermis, the greater the signal transmission loss due to surface resistance.

그리고, 비교 예에서의 비아부를 구성하는 연결부는 상기 비아홀을 통해 노출되는 유리 섬유에 의해 매우 큰 값의 표면 거칠기를 가지고 있으며, 이로 인해 신호 전송 손실이 커지는 문제를 가지고 있다.In addition, the connection part constituting the via part in the comparative example has a very large value of surface roughness due to the glass fiber exposed through the via hole, and thus has a problem in that the signal transmission loss increases.

또한, 비교 예의 절연층(10)은 비아 홀의 내벽뿐 아니라, 표면 자체의 거칠기도 일정 수준 이상을 가진다. 예를 들어, 절연층(10)의 산술 평균 표면 거칠기(Ra)는 0.66㎛ 수준이며, 십점 평균 표면 거칠기(Rz)는 6.75㎛이다. 이에 따라, 비교 예의 인쇄회로기판은 비아 홀을 통해 노출되는 유리 섬유 또는 필러에 의한 거칠기 증가뿐 아니라, 상기 절연층의 표면 거칠기가 큼에 따라 신호 손실을 발생시키게 된다. In addition, the insulating layer 10 of the comparative example has not only the inner wall of the via hole, but also the roughness of the surface itself above a certain level. For example, the arithmetic mean surface roughness Ra of the insulating layer 10 is 0.66 μm, and the ten-point average surface roughness Rz is 6.75 μm. Accordingly, the printed circuit board of the comparative example not only increases the roughness due to the glass fiber or the filler exposed through the via hole, but also generates a signal loss as the surface roughness of the insulating layer is large.

또한, 비교 예에서와 같이 상기 절연층의 표면 거칠기가 큼에 따라, 드라이필름 레지스트와의 접촉 면적이 줄어들고, 이에 따라 미세 회로 패턴을 형성하는데 한계가 있다. In addition, as in the comparative example, as the surface roughness of the insulating layer is large, the contact area with the dry film resist is reduced, and thus there is a limit in forming a fine circuit pattern.

이하에서는, 비아부의 연결부에서 발생하는 신호 전송 손실을 최소화하여 인쇄회로기판의 신뢰성을 향상시킬 수 있도록 한다.Hereinafter, it is possible to improve the reliability of the printed circuit board by minimizing the signal transmission loss occurring in the connection portion of the via portion.

도 3은 실시 예에 따른 인쇄회로기판을 나타낸 도면이다.3 is a view showing a printed circuit board according to an embodiment.

도 3을 참조하면, 인쇄회로기판은 절연층(110), 코팅층(120), 회로 패턴(130) 및 비아(140)를 포함한다.Referring to FIG. 3 , the printed circuit board includes an insulating layer 110 , a coating layer 120 , a circuit pattern 130 , and a via 140 .

회로 패턴(130)은 절연층(110)의 일면 상에 배치되는 제1 회로패턴층(M1)과, 상기 절연층(110)의 타면 상에 배치되는 제2 회로패턴층(M2)을 포함할 수 있다. The circuit pattern 130 may include a first circuit pattern layer M1 disposed on one surface of the insulating layer 110 and a second circuit pattern layer M2 disposed on the other surface of the insulating layer 110 . can

또한, 상기 제1 회로 패턴층(M1) 및 제2 회로 패턴층(M2) 각각은 제1 도금층(131) 및 제2 도금층(132)을 포함할 수 있다. In addition, each of the first circuit pattern layer M1 and the second circuit pattern layer M2 may include a first plating layer 131 and a second plating layer 132 .

상기 인쇄회로기판은 회로 설계를 근거로 회로부품을 접속하는 전기배선을 배선 도형으로 표현하며, 절연물 상에 전기도체를 재현할 수 있다. 또한 인쇄회로기판은 전기부품을 탑재하고 이들을 회로적으로 연결하는 배선을 형성할 수 있으며, 부품의 전기적 연결기능 외의 부품들을 기계적으로 고정시켜줄 수 있다.The printed circuit board expresses the electrical wiring connecting the circuit parts based on the circuit design as a wiring diagram, and the electrical conductor can be reproduced on the insulator. In addition, the printed circuit board can mount electrical components and form wirings connecting them in a circuit, and can mechanically fix components other than the electrical connection function of the components.

절연층(110)은 단일 회로 패턴이 형성되는 인쇄회로기판의 지지 기판일 수 있으나, 복수의 적층 구조를 가지는 인쇄회로기판 중 어느 하나의 회로 패턴이 형성되어 있는 절연 영역을 의미할 수 있다.The insulating layer 110 may be a support substrate of a printed circuit board on which a single circuit pattern is formed, but may refer to an insulating region on which any one circuit pattern of a printed circuit board having a plurality of stacked structures is formed.

여기에서, 도 3에는 절연층(110)이 단층 구조를 가지는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 절연층(110)은 복수의 적층 구조를 가질 수 있다.Here, although the insulating layer 110 is illustrated as having a single-layer structure in FIG. 3 , the present invention is not limited thereto. For example, the insulating layer 110 may have a plurality of stacked structures.

예를 들어, 절연층(110)은 배선을 변경할 수 있는 전기 회로가 편성되어 있는 기판으로, 표면에 회로패턴들을 형성할 수 있는 절연 재료로 만들어진 프린트, 배선판 및 절연기판을 모두 포함할 수 있다. For example, the insulating layer 110 is a substrate on which an electric circuit capable of changing wiring is formed, and may include all of a printed circuit board, a wiring board, and an insulating substrate made of an insulating material capable of forming circuit patterns on the surface.

예를 들어, 절연층(110)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 절연층(110)은 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 절연층(110)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.For example, the insulating layer 110 may be rigid or flexible. For example, the insulating layer 110 may include glass or plastic. In detail, the insulating layer 110 includes chemically strengthened/semi-tempered glass such as soda lime glass or aluminosilicate glass, or includes polyimide (PI), polyethylene terephthalate (PET). ), propylene glycol (PPG), reinforced or soft plastic such as polycarbonate (PC), or may include sapphire.

또한, 상기 절연층(110)은 광등방성 필름을 포함할 수 있다. 일례로, 상기 절연층(110)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.In addition, the insulating layer 110 may include a photoisotropic film. For example, the insulating layer 110 may include cyclic olefin copolymer (COC), cyclic olefin polymer (COP), photoisotropic polycarbonate (PC), or photoisotropic polymethyl methacrylate (PMMA). .

또한, 상기 절연층(110)은 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 절연층(110)은 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 절연층(110)은 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.In addition, the insulating layer 110 may be bent while having a partially curved surface. That is, the insulating layer 110 may be bent while partially having a flat surface and partially having a curved surface. In detail, the insulating layer 110 may have a curved end with a curved surface, or may have a surface including a random curvature and may be bent or bent.

또한, 상기 절연층(110)은 유연한 특성을 가지는 플렉서블(flexible) 기판일 수 있다. 또한, 상기 절연층(110)은 커브드(curved) 또는 벤디드(bended) 기판일 수 있다. 이때, 절연층(110)은 회로 설계를 근거로 회로부품을 접속하는 전기배선을 배선 도형으로 표현하며, 절연물 상에 전기도체를 재현할 수 있다. 또한 절연층(110)은 전기 부품을 탑재하고 이들을 회로적으로 연결하는 배선을 형성할 수 있으며, 부품의 전기적 연결기능 외의 부품들을 기계적으로 고정시켜줄 수 있다.In addition, the insulating layer 110 may be a flexible substrate having a flexible characteristic. Also, the insulating layer 110 may be a curved or bent substrate. At this time, the insulating layer 110 may represent the electrical wiring connecting the circuit components based on the circuit design as a wiring diagram, and the electrical conductor may be reproduced on the insulating material. In addition, the insulating layer 110 may form wiring for mounting electrical components and connecting them in a circuit, and may mechanically fix components other than the electrical connection function of the components.

일 예로, 절연층(110)은 프리프레그일 수 있다. 이에 따라, 상기 절연층(110)은 유리 섬유(111) 및 무기 필러(112)를 포함할 수 있다. For example, the insulating layer 110 may be a prepreg. Accordingly, the insulating layer 110 may include the glass fiber 111 and the inorganic filler 112 .

상기 절연층(110)의 표면에는 코팅층(120)이 형성된다. 바람직하게, 상기 코팅층(120)은 상기 절연층(110)의 표면의 전체 영역에 형성될 수 있다. 또한, 상기 코팅층(120)은 상기 절연층(110)에 형성되는 비아 홀(VH)의 내벽에 형성될 수 있다.A coating layer 120 is formed on the surface of the insulating layer 110 . Preferably, the coating layer 120 may be formed over the entire area of the surface of the insulating layer 110 . Also, the coating layer 120 may be formed on the inner wall of the via hole VH formed in the insulating layer 110 .

상기 코팅층(120)은 금속 산화물로 형성될 수 있다. 예를 들어, 상기 코팅층(120)은 SiO₂, Al₂O₃, ZrO₂, TiO₂ 중 적어도 하나의 금속 산화물을 포함할 수 있다. The coating layer 120 may be formed of a metal oxide. For example, the coating layer 120 may include at least one metal oxide among SiO ₂ , Al ₂ O ₃ , ZrO ₂ , and TiO ₂ .

상기 코팅층(120)은 상기 절연층(110)과 회로 패턴(130) 사이에 형성될 수 있다. 또한, 상기 코팅층(120)은 상기 절연층(110)과 상기 비아(140) 사이에 형성될 수 있다. The coating layer 120 may be formed between the insulating layer 110 and the circuit pattern 130 . Also, the coating layer 120 may be formed between the insulating layer 110 and the via 140 .

상기 코팅층(120)은 상기 절연층(110)과 상기 회로 패턴(130) 사이의 밀착력을 향상시킬 수 있다. The coating layer 120 may improve adhesion between the insulating layer 110 and the circuit pattern 130 .

상기 코팅층(120)은 상기 절연층(110)의 표면처리층일 수 있다. 상기 코팅층(120)은 상기 절연층(110)과 상기 회로 패턴(130) 또는 상기 비아(140) 사이에 배치되는 중간층일 수 있다. 상기 코팅층(120)은 상기 절연층(110)의 표면 거칠기를 일정 수준 이하로 낮추면서, 상기 절연층(110)과 회로 패턴(130) 또는 비아(140) 사이의 밀착력을 향상시키면서 상기 회로 패턴(130)의 미세화가 가능하도록 하는 기능층일 수 있다.The coating layer 120 may be a surface treatment layer of the insulating layer 110 . The coating layer 120 may be an intermediate layer disposed between the insulating layer 110 and the circuit pattern 130 or the via 140 . The coating layer 120 lowers the surface roughness of the insulating layer 110 to a certain level or less and improves the adhesion between the insulating layer 110 and the circuit pattern 130 or via 140 while improving the circuit pattern ( 130) may be a functional layer that enables miniaturization.

상기 코팅층(120)은 0.1㎛ 내지 0.5㎛의 두께를 가지고 절연층(110)에 형성될 수 있다. 상기 코팅층(120)은 상기 절연층(110)이 가지는 표면 거칠기를 일정 수준 이하로 낮출 수 있다.The coating layer 120 may have a thickness of 0.1 μm to 0.5 μm and be formed on the insulating layer 110 . The coating layer 120 may lower the surface roughness of the insulating layer 110 to a certain level or less.

즉, 상기 절연층(110)에 코팅층(120)이 형성되기 전의 표면 거칠기와, 상기 코팅층(120)이 형성된 후의 표면 거칠기는 차이가 있다. 여기에서, 상기 코팅층(120)이 형성되기 전의 표면 거칠기는 상기 절연층(110)의 표면 거칠기일 수 있고, 상기 코팅층(120)이 형성된 후의 표면 거칠기는 상기 코팅층(120)의 표면 거칠기일 수 있다.That is, there is a difference between the surface roughness before the coating layer 120 is formed on the insulating layer 110 and the surface roughness after the coating layer 120 is formed. Here, the surface roughness before the coating layer 120 is formed may be the surface roughness of the insulating layer 110 , and the surface roughness after the coating layer 120 is formed may be the surface roughness of the coating layer 120 . .

상기 절연층(110)에 코팅층(120)이 형성되기 전의 표면 거칠기와, 상기 코팅층(120)이 형성된 후의 표면 거칠기는 다음의 표 1과 같을 수 있다.The surface roughness before the coating layer 120 is formed on the insulating layer 110 and the surface roughness after the coating layer 120 is formed may be as shown in Table 1 below.

Ra(㎛)Ra (μm) Rz(㎛)Rz (μm) 코팅 전before coating 0.660.66 6.756.75 코팅 후after coating 0.040.04 0.160.16

상기 절연층(110)에 코팅층(120)이 형성되기 전의 산술 평균 표면 거칠기(Ra)는 0.66㎛일 수 있고, 십점 평균 표면 거칠기(Rz)는 6.75일 수 있다.Before the coating layer 120 is formed on the insulating layer 110 , the arithmetic average surface roughness Ra may be 0.66 μm, and the ten-point average surface roughness Rz may be 6.75.

그리고, 절연층(110)에 코팅층(120)이 형성된 후의 산술 평균 표면 거칠기(Ra)는 0.04㎛일 수 있고, 십점 평균 표면 거칠기(Rz)는 0.16㎛일 수 있다.In addition, after the coating layer 120 is formed on the insulating layer 110 , the arithmetic average surface roughness Ra may be 0.04 μm, and the ten-point average surface roughness Rz may be 0.16 μm.

바람직하게, 상기 절연층(110)에 코팅층(120)이 형성된 후의 산술 평균 표면 거칠기(Ra)(예를 들어, 코팅층(120)의 산출 평균 표면 거칠기)는 0.001㎛ 내지 0.05㎛의 범위를 가질 수 있다. 또한, 상기 절연층(110)에 코팅층(120)에 형성된 후의 십점 평균 표면 거칠기(Rz)는 0.05㎛ 내지 0.20㎛의 범위를 가질 수 있다. 즉, 실시 예에서는 상기 코팅층(120)이 형성된 후의 십점 평균 표면 거칠기(Rz)는 1.0㎛ 이하일 수 있다.Preferably, the arithmetic average surface roughness Ra (for example, the calculated average surface roughness of the coating layer 120) after the coating layer 120 is formed on the insulating layer 110 may be in the range of 0.001 μm to 0.05 μm. there is. In addition, the ten-point average surface roughness Rz after being formed on the coating layer 120 on the insulating layer 110 may be in a range of 0.05 μm to 0.20 μm. That is, in the embodiment, the ten-point average surface roughness Rz after the coating layer 120 is formed may be 1.0 μm or less.

이에 따라, 실시 예에서는 상기 코팅층(120)을 이용하여 상기 절연층(110)이 가지는 표면 거칠기를 0㎛에 가까운 값으로 낮출 수 있으며, 이에 따라 상기 절연층(110)의 표면 거칠기에 의해 발생하는 신호 손실을 최소화할 수 있다.Accordingly, in the embodiment, the surface roughness of the insulating layer 110 can be lowered to a value close to 0 μm by using the coating layer 120 . Signal loss can be minimized.

또한, 실시 예에서는 상기 절연층(110)이 가지는 표면 거칠기를 0㎛에 가까운 값으로 낮춤에 따라, 미세 회로 패턴의 형성시에도 드라이 필름 레지스트와 상기 절연층(110) 사이의 접촉면적을 증가시킬 수 있으며, 이에 따른 미세 회로 패턴의 신뢰성을 향상시킬 수 있다.In addition, in the embodiment, as the surface roughness of the insulating layer 110 is lowered to a value close to 0 μm, the contact area between the dry film resist and the insulating layer 110 is increased even when the microcircuit pattern is formed. , and thus the reliability of the fine circuit pattern may be improved.

상기 코팅층(120) 상에는 회로 패턴(130)이 배치될 수 있다. 상기 회로 패턴(130)은 절연층(110)의 상면 상에 배치되는 제1 회로 패턴층(M1)과, 상기 절연층(110)의 하면 상에 배치되는 제2 회로 패턴층(M2)을 포함할 수 있다. A circuit pattern 130 may be disposed on the coating layer 120 . The circuit pattern 130 includes a first circuit pattern layer M1 disposed on an upper surface of the insulating layer 110 and a second circuit pattern layer M2 disposed on a lower surface of the insulating layer 110 . can do.

상기 회로 패턴(130)은 코팅층(120) 위에 배치되는 제1 도금층(131)과, 상기 제1 도금층(131) 위에 배치되는 제2 도금층(132)을 포함할 수 있다. 상기 제1 도금층(131)은 상기 제2 도금층(132)의 전해도금을 위한 시드층일 수 있다. 상기 제1 도금층(131)은 화학동도금층일 수 있다. 상기 제1 도금층(131)은 0.5㎛ 내지 1.5㎛의 범위의 두께를 가질 수 있다. 제2 도금층(132)은 상기 제1 도금층(131)을 시드층으로 전해 도금하여 형성된 전해 도금층일 수 있다. 상기 제2 도금층(132)은 8㎛ 내지 15㎛의 두께를 가질 수 있다.The circuit pattern 130 may include a first plating layer 131 disposed on the coating layer 120 and a second plating layer 132 disposed on the first plating layer 131 . The first plating layer 131 may be a seed layer for electrolytic plating of the second plating layer 132 . The first plating layer 131 may be a chemical copper plating layer. The first plating layer 131 may have a thickness in the range of 0.5 μm to 1.5 μm. The second plating layer 132 may be an electrolytic plating layer formed by electroplating the first plating layer 131 as a seed layer. The second plating layer 132 may have a thickness of 8 μm to 15 μm.

이와 같은, 회로 패턴(130)은 전기적 신호를 전달하는 배선으로, 전기 전도성이 높은 금속물질로 형성될 수 있다. 이를 위해, 회로 패턴(130)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한 상기 회로 패턴(130)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 회로 패턴(130)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다. As such, the circuit pattern 130 is a wire that transmits an electrical signal, and may be formed of a metal material having high electrical conductivity. To this end, the circuit pattern 130 may include at least one metal selected from gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), copper (Cu), and zinc (Zn). It may be formed of a material. In addition, the circuit pattern 130 is at least selected from gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), copper (Cu), and zinc (Zn) having excellent bonding strength. It may be formed of a paste including a single metal material or a solder paste. Preferably, the circuit pattern 130 may be formed of copper (Cu), which has high electrical conductivity and is relatively inexpensive.

상기 회로 패턴(130)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다. The circuit pattern 130 is a conventional manufacturing process of a printed circuit board, such as additive process (Additive process), subtractive process (Subtractive Process), MSAP (Modified Semi Additive Process), SAP (Semi Additive Process) method, etc. possible, and a detailed description thereof will be omitted here.

상기 절연층(110)의 비아 홀(VH) 내에는 비아(140)가 형성될 수 있다. 상기 비아(140)는 상기 비아 홀(VH)의 내부를 채우며 형성될 수 있다.A via 140 may be formed in the via hole VH of the insulating layer 110 . The via 140 may be formed to fill the inside of the via hole VH.

즉, 상기 비아(140)는 상기 절연층(110)을 관통하는 비아 홀(VH)의 내부를 전도성 물질로 충진하여 형성할 수 있다.That is, the via 140 may be formed by filling the inside of the via hole VH passing through the insulating layer 110 with a conductive material.

상기 비아 홀(VH)은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO₂ 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 복수의 절연층 중 적어도 하나의 절연층을 개방할 수 있다.The via hole VH may be formed by any one of mechanical, laser, and chemical processing methods. When the through hole is formed by machining, methods such as milling, drilling, and routing can be used, and when formed by laser processing, UV or CO ₂ laser method is used. In the case of being formed by chemical processing, at least one insulating layer among the plurality of insulating layers may be opened by using a chemical containing aminosilane, ketones, or the like.

한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다. On the other hand, the processing by the laser is a cutting method that takes a desired shape by concentrating optical energy on the surface to melt and evaporate a part of the material. Complex formation by a computer program can be easily processed. Even difficult composite materials can be machined.

또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.In addition, the processing by the laser can have a cutting diameter of at least 0.005 mm, and has a wide advantage in a range of possible thicknesses.

상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO₂ 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO₂ 레이저는 절연층만 가공할 수 있는 레이저이다.As the laser processing drill, it is preferable to use a YAG (Yttrium Aluminum Garnet) laser, a CO ₂ laser, or an ultraviolet (UV) laser. The YAG laser is a laser that can process both the copper foil layer and the insulating layer, and the CO ₂ laser is a laser that can process only the insulating layer.

상기 비아 홀(VH)이 형성되면, 상기 비아 홀(VH) 내부를 전도성 물질로 충진하여 상기 비아 홀(VH)를 형성할 수 있다. 상기 비아(140)를 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.When the via hole VH is formed, the via hole VH may be formed by filling the inside of the via hole VH with a conductive material. The metal material forming the via 140 may be any one material selected from copper (Cu), silver (Ag), tin (Sn), gold (Au), nickel (Ni), and palladium (Pd). , The conductive material may be filled using any one or a combination of electroless plating, electrolytic plating, screen printing, sputtering, evaporation, inkjetting and dispensing.

상기 비아(140)는 회로 패턴(130)과 동일하게, 제1 도금층 및 제2 도금층을 포함할 수 있다. 즉, 제1 도금층은 상기 비아 홀(VH)의 내벽에 형성된 코팅층(120) 상에 배치될 수 있다. 또한, 상기 제2 도금층은 상기 제1 도금층(131) 상에 배치되어, 상기 비아 홀(VH)을 채우며 형성될 수 있다.The via 140 may include a first plating layer and a second plating layer in the same manner as the circuit pattern 130 . That is, the first plating layer may be disposed on the coating layer 120 formed on the inner wall of the via hole VH. Also, the second plating layer may be disposed on the first plating layer 131 to fill the via hole VH.

한편, 상기 절연층(110) 내에는 유리 섬유(111) 및 무기 필러(112)가 분산된 구조를 가질 수 있다. 즉, 상기 절연층(110)은 유리 섬유(111) 및 무기 필러(112)를 포함하는 프리프레그일 수 있다. 이때, 상기 절연층(110)에 비아 홀(VH)이 형성되는 경우, 상기 유리 섬유(111) 또는 상기 무기 필러(112)의 적어도 일부는 상기 절연층(110)의 표면으로 노출될 수 있다. 그리고, 상기 비아 홀(VH)을 통해 노출된 유리 섬유(111) 또는 무기 필러(112)는 상기 비아 홀(VH)의 내벽의 표면 거칠기를 증가시키며, 이에 따른 상기 비아(140)에서의 신호 전송에 대한 손실을 야기시킨다.Meanwhile, the insulating layer 110 may have a structure in which the glass fiber 111 and the inorganic filler 112 are dispersed. That is, the insulating layer 110 may be a prepreg including the glass fiber 111 and the inorganic filler 112 . In this case, when the via hole VH is formed in the insulating layer 110 , at least a portion of the glass fiber 111 or the inorganic filler 112 may be exposed to the surface of the insulating layer 110 . In addition, the glass fiber 111 or the inorganic filler 112 exposed through the via hole VH increases the surface roughness of the inner wall of the via hole VH, and thus signal transmission in the via 140 . cause a loss to

이에 따라, 실시 예에서는 상기 비아 홀(VH)의 내벽에 코팅층(120)을 형성한다. 상기 코팅층(120)은 상기 비아 홀(VH)을 통해 노출된 유리 섬유(111) 또는 무기 필러(112)를 덮으며 배치될 수 있다. 예를 들어, 상기 코팅층(120) 내에는 상기 유리 섬유(111) 또는 무기 필러(112)의 적어도 일부가 매립될 수 있다. 이에 따라, 실시 예에서는 상기 코팅층(120)을 통해 상기 유리 섬유(111) 또는 무기 필러(112)를 통한 증가한 표면 거칠기를 다시 낮출 수 있으며, 이에 따른 신호 전송 손실을 최소화할 수 있다. Accordingly, in the embodiment, the coating layer 120 is formed on the inner wall of the via hole VH. The coating layer 120 may be disposed to cover the glass fiber 111 or the inorganic filler 112 exposed through the via hole VH. For example, at least a portion of the glass fiber 111 or the inorganic filler 112 may be embedded in the coating layer 120 . Accordingly, in the embodiment, the surface roughness increased through the glass fiber 111 or the inorganic filler 112 through the coating layer 120 can be lowered again, and thus signal transmission loss can be minimized.

즉, 상기 비아(140)를 구성하는 제1 도금층의 표면 거칠기는 상기 코팅층(120)의 표면 거칠기에 대응할 수 있다. 즉, 상기 비아(140)의 산술 평균 표면 거칠기(Ra)는 0.001㎛ 내지 0.05㎛의 범위를 가질 수 있다. 또한, 상기 비아(140)의 십점 평균 표면 거칠기(Rz)는 0.05㎛ 내지 0.20㎛의 범위를 가질 수 있다. 이에 따라, 실시 예에서는 상기 비아(140)의 표면 거칠기를 0에 가까운 값으로 감소시킴으로써, 이에 따른 신호 손실을 최소화할 수 있다.That is, the surface roughness of the first plating layer constituting the via 140 may correspond to the surface roughness of the coating layer 120 . That is, the arithmetic mean surface roughness Ra of the via 140 may be in a range of 0.001 μm to 0.05 μm. In addition, the ten-point average surface roughness Rz of the via 140 may be in the range of 0.05 μm to 0.20 μm. Accordingly, in the embodiment, by reducing the surface roughness of the via 140 to a value close to zero, the signal loss may be minimized.

한편, 실시 예에서의 절연층(110)은 저유전율을 가질 수 있다. 예를 들어, 절연층(110)은 50 ppm/℃이하의 열팽창 계수를 가질 수 있다. 자세하게, 절연층(110)은 15 ppm/℃내지 50 ppm/℃의 열팽창 계수를 가질 수 있다. Meanwhile, the insulating layer 110 in the embodiment may have a low dielectric constant. For example, the insulating layer 110 may have a coefficient of thermal expansion of 50 ppm/°C or less. In detail, the insulating layer 110 may have a coefficient of thermal expansion of 15 ppm/°C to 50 ppm/°C.

이에 따라, 상기 절연층(110)은 낮은 열팽창 계수를 가질 수 있어, 온도 변화에 따른 절연층의 크랙을 최소화할 수 있다.Accordingly, the insulating layer 110 may have a low coefficient of thermal expansion, thereby minimizing cracks in the insulating layer due to temperature change.

이를 위해, 절연층(110)은 2개의 물질로 형성될 수 있다. 자세하게, 상기 절연층(110)은 2개의 화합물이 혼재된 물질을 포함할 수 있다. 자세하게, 상기 절연층(110)은 제 1 화합물과 제 2 화합물을 포함할 수 있다.To this end, the insulating layer 110 may be formed of two materials. In detail, the insulating layer 110 may include a material in which two compounds are mixed. In detail, the insulating layer 110 may include a first compound and a second compound.

상기 제 1 물질과 상기 제 2 물질은 일정한 비율 범위로 포함될 수 있다. 자세하게, 상기 제 1 물질과 상기 제 2 물질은 4:6 내지 6:4의 비율로 포함될 수 있다.The first material and the second material may be included in a certain ratio range. In detail, the first material and the second material may be included in a ratio of 4:6 to 6:4.

상기 제 1 물질과 상기 제 2 물질은 상기 절연층(110) 내에서 서로 화학적으로 비결합될 수 있다. 그러나, 실시예는 이에 제한되지 않고, 상기 제 1 화합물을 포함하는 제 1 물질과 상기 제 2 화합물을 포함하는 제 2 물질은 직접 또는 별도의 연결기에 의해 화학적으로 결합될 수도 있다.The first material and the second material may be chemically non-bonded with each other in the insulating layer 110 . However, embodiments are not limited thereto, and the first material including the first compound and the second material including the second compound may be chemically bonded directly or through a separate linking group.

상기 제1 물질은 절연특성을 가지는 물질을 포함할 수 있다. 또한, 상기 제 1 물질은 높은 충격 강도를 가져 향상된 기계적 특성을 가질 수 있다. 자세하게, 상기 제 1 물질은 수지물질을 포함할 수 있다. 예를 들어, 상기 제 1 물질은 하기의 화학식 1로 표현되는 폴리페닐에테르(Polyphenyl Ether, PPE)를 포함하는 제 1 화합물을 포함할 수 있다.The first material may include a material having an insulating property. In addition, the first material may have improved mechanical properties due to high impact strength. In detail, the first material may include a resin material. For example, the first material may include a first compound including polyphenyl ether (PPE) represented by Chemical Formula 1 below.

[화학식 1][Formula 1]

상기 제 1 물질은 상기 제 1 화합물을 복수로 포함할 수 있으며, 제 1 화합물들은 서로 화학적으로 결합되어 형성될 수 있다. 자세하게, 하기 화학식 2와 같이 상기 제 1 화합물은 공유결합 즉, 파이파이 결합(π-π)에 의해 서로 선형적으로 연결될 수 있다. The first material may include a plurality of the first compounds, and the first compounds may be formed by chemically bonding with each other. In detail, as shown in Formula 2 below, the first compound may be linearly connected to each other by a covalent bond, that is, a pi pi bond (π-π).

[화학식 2][Formula 2]

즉, 상기 제 1 화합물들은 상기 제 1 물질이 분자량이 약 300 내지 500의 분자량을 가지도록 서로 화학적으로 결합되어 형성될 수 있다.That is, the first compounds may be formed by chemically bonding with each other so that the first material has a molecular weight of about 300 to 500.

또한, 상기 제 2 물질은 제 2 화합물을 포함할 수 있다. 자세하게, 상기 제 2 물질은 복수의 제 2 화합물들이 서로 화학적으로 결합되어 형성될 수 있다.In addition, the second material may include a second compound. In detail, the second material may be formed by chemically bonding a plurality of second compounds to each other.

상기 제 2 화합물은 낮은 유전율 및 열팽창계수를 가지는 물질을 포함할 수 있다. 또한, 상기 제 2 화합물은 향상된 기계적 강도를 가지는 물질을 포함할 수 있다.The second compound may include a material having a low dielectric constant and a coefficient of thermal expansion. In addition, the second compound may include a material having improved mechanical strength.

상기 제 2 화합물은 트리사이클로데케인(tricyclodecane) 및 상기 트리사이클로데케인과 연결되는 말단기를 포함할 수 있다. 상기 트리사이클로데케인과 연결되는 말단기는 상기 제 2 화합물들이 서로 탄소 이중결합(C=C 본딩)으로 연결될 수 있는 다양한 물질을 포함할 수 있다. 자세하게, 상기 트리사이클로데케인과 연결되는 말단기는 아크릴레이트기, 에폭사이드기, 카르복실기, 하이드록실기, 이소시아네이트기를 포함할 수 있다.The second compound may include tricyclodecane and a terminal group connected to the tricyclodecane. The terminal group connected to the tricyclodecane may include various materials in which the second compounds may be connected to each other by a carbon double bond (C=C bonding). In detail, the terminal group connected to the tricyclodecane may include an acrylate group, an epoxide group, a carboxyl group, a hydroxyl group, and an isocyanate group.

상기 제 2 화합물들은 상기 트리사이클로데케인에 연결된 말단기들끼리 서로 연결될 수 있다, 자세하게, 상기 제 2 화합물들은 상기 말단기들끼리 탄소 이중결합(C=C 본딩)으로 크로스 링킹(cross-linked)되어 네트워크 구조를 형성할 수 있다.The second compounds may be linked to each other between the end groups connected to the tricyclodecane. Specifically, the second compounds are cross-linked between the end groups by a carbon double bond (C=C bonding). to form a network structure.

도 4는 실시예에 따른 절연층이 포함하는 제 2 물질의 구조를 도시한 도면이다.4 is a diagram illustrating a structure of a second material included in an insulating layer according to an embodiment.

자세하게, 도 4를 참조하면, 상기 제 2 화합물들은 크로스 링킹(cross-linked)되어 네트워크 구조를 형성하여 연결될 수 있다. 즉, 상기 제 2 화합물들은 복수의 네트워크 구조를 가지는 결합의 집합체일 수 있다.Specifically, referring to FIG. 4 , the second compounds may be cross-linked to form a network structure. That is, the second compounds may be an aggregate of bonds having a plurality of network structures.

이에 따라, 상기 제 2 화합물들에 의해 형성되는 상기 제 2 물질은 물질 특성에 따른 낮은 유전율 및 열팽창 계수를 가지면서, 네트워크 구조에 의해 향상된 기계적 강도를 가질 수 있다.Accordingly, the second material formed of the second compounds may have a low dielectric constant and a coefficient of thermal expansion according to material properties, and may have improved mechanical strength due to the network structure.

도 5는 절연층을 구성하는 상기 제1 물질과 상기 제 2 물질의 배열을 설명하기 위한 도면이다.5 is a view for explaining the arrangement of the first material and the second material constituting the insulating layer.

상기 제 1 물질과 상기 제 2 물질은 상기 절연층 내에서 하나의 단일상으로 형성될 수 있다. 도 5를 참조하면, 상기 제 1 화합물의 공유결합에 의해 연결되는 상기 제 1 물질은, 서로 크로스 링킹되어 네트워크 구조를 형성하는 제 2 화합물에 의해 형성되는 제 2 물질의 내부에 배치될 수 있다.The first material and the second material may be formed as one single phase in the insulating layer. Referring to FIG. 5 , the first material connected by the covalent bond of the first compound may be disposed inside the second material formed by the second compound cross-linked to each other to form a network structure.

자세하게, 상기 제 1 화합물은 상기 제 2 화합물이 화학적으로 결합되어 형성되는 상기 제 2 물질의 네크워크 구조의 내부에 배치되어 상기 제 1 물질과 상기 제 2 물질이 분리되는 것을 방지할 수 있다.In detail, the first compound may be disposed inside the network structure of the second material formed by chemically bonding the second compound to prevent the first material from being separated from the second material.

즉, 상기 절연층(110)은 상기 제 1 물질과 상기 제 2 물질은 절연층 내에서 상분리되어 배치되지 않고, 하나의 단일상 구조로 형성될 수 있다. 이에 따라, 상기 제 1 물질과 상기 제 2 물질의 물질 특성에 의해 낮은 유전율 및 낮은 열팽창 계수를 가지면서, 하나의 단일상으로 형성될 수 있으므로, 높은 기계적 강도를 가질 수 있다.That is, in the insulating layer 110 , the first material and the second material are not disposed to be phase-separated in the insulating layer, and may be formed in a single single-phase structure. Accordingly, since the first material and the second material have a low dielectric constant and a low coefficient of thermal expansion due to material properties of the first material and the second material, they may be formed as a single phase, and thus have high mechanical strength.

한편, 도 4 및 도 5에 도시된 구조로 상기 절연층(110)이 구성되는 경우, 상기 절연층(110) 내에 배치되는 유리 섬유(111)는 생략될 수 있다. 예를 들어, 상기 절연층(110)은 도 3에 도시된 바와 같은 유리 섬유(111)를 포함하는 프리프레그일 수 있고, 이와 다르게 RCC(Resin coated copper)일 수 있다.Meanwhile, when the insulating layer 110 is configured in the structure shown in FIGS. 4 and 5 , the glass fiber 111 disposed in the insulating layer 110 may be omitted. For example, the insulating layer 110 may be a prepreg including glass fibers 111 as shown in FIG. 3 , or alternatively, may be resin coated copper (RCC).

상기와 같이 실시 예에서는 인쇄회로기판의 제조 공정에서 비아 홀(VH)이 형성된 후에, 상기 절연층(110)의 표면과 상기 비아 홀(VH)의 내벽에 코팅층(120)을 형성한다. 상기 코팅층(120)은 상기 비아 홀(VH)의 내벽을 통해 노출된 유리 섬유(111) 또는 무기 필러(112)를 매립할 수 있다. As described above, in the embodiment, after the via hole VH is formed in the manufacturing process of the printed circuit board, the coating layer 120 is formed on the surface of the insulating layer 110 and the inner wall of the via hole VH. The coating layer 120 may fill the glass fiber 111 or the inorganic filler 112 exposed through the inner wall of the via hole VH.

즉, 실시 예에서 상기 절연층(110) 내에 유리 섬유(111)가 포함되는 경우, 상기 유리 섬유(111)는 상기 절연층(110) 내에 배치되는 제1 부분과, 상기 코팅층(120) 내에 배치되는 제2 부분을 포함할 수 있다.That is, in the embodiment, when the glass fiber 111 is included in the insulating layer 110 , the glass fiber 111 is disposed in the first portion disposed in the insulating layer 110 and the coating layer 120 . It may include a second part which becomes

또한, 실시 예에서 상기 절연층(110) 내에 무기 필러(112)가 포함되는 경우, 상기 무기 필러(112)는 상기 절연층(110) 내에 배치되는 제1 부분과, 상기 코팅층(120) 내에 배치되는 제2 부분을 포함할 수 있다.In addition, in the embodiment, when the inorganic filler 112 is included in the insulating layer 110 , the inorganic filler 112 is disposed in the first portion disposed in the insulating layer 110 and the coating layer 120 . It may include a second part which becomes

한편, 상기 비아(140)나 회로 패턴(130)의 제1 도금층(131)은 제2 도금층(132)을 전해도금으로 형성하기 위한 시드층이다. 그리고, 상기 제1 도금층(131)의 표면 거칠기는 상기 코팅층(120)의 표면 거칠기에 대응할 수 있다. 이에 따라, 실시 예에서는 상기 회로 패턴(130) 또는 비아(140)와 절연층(110) 사이에 코팅층(120)을 배치하여, 상기 회로 패턴(130) 또는 비아(140)의 표면 거칠기를 0에 가까운 값으로 현저히 낮출 수 있으며, 이에 따른 신호 손실을 최소화할 수 있을 뿐 아니라, 회로 패턴(130)의 미세화가 가능하다.Meanwhile, the first plating layer 131 of the via 140 or the circuit pattern 130 is a seed layer for forming the second plating layer 132 by electroplating. In addition, the surface roughness of the first plating layer 131 may correspond to the surface roughness of the coating layer 120 . Accordingly, in the embodiment, the coating layer 120 is disposed between the circuit pattern 130 or the via 140 and the insulating layer 110 to reduce the surface roughness of the circuit pattern 130 or the via 140 to zero. It can be significantly lowered to a close value, and thus signal loss can be minimized, and the circuit pattern 130 can be miniaturized.

실시 예에서는 절연층의 표면 및 상기 절연층에 형성된 비아 홀의 내벽에 코팅층을 형성한다. 상기 코팅층은 무기 소재를 포함할 수 있다. 예를 들어, 상기 코팅층은 SiO₂, Al₂O₃, ZrO₂, TiO₂ 등의 금속 산화물을 포함할 수 있다. 이에 따르면 실시 예에서는 상기 코팅을 통해 표면 거칠기를 감소시킬 수 있으며, 이에 따른 드라이 필름 레지스트와의 밀착력을 향상시킬 수 있다. 또한, 실시 예에서는 상기 절연층과 상기 드라이 필름 레지스트와의 밀착력 향상을 통해 노광 시 표면 거칠기에 따른 난반사를 감소시킬 수 있고, 이에 따른 파인 패턴 형성에 유리하다.In the embodiment, a coating layer is formed on the surface of the insulating layer and the inner wall of the via hole formed in the insulating layer. The coating layer may include an inorganic material. For example, the coating layer may include a metal oxide such as SiO ₂ , Al ₂ O ₃ , ZrO ₂ , TiO ₂ . According to this, in the embodiment, it is possible to reduce the surface roughness through the coating, thereby improving the adhesion to the dry film resist. In addition, in an embodiment, it is possible to reduce diffuse reflection due to surface roughness during exposure by improving adhesion between the insulating layer and the dry film resist, which is advantageous in forming a fine pattern.

또한, 실시 예에서는 상기 코팅층을 형성하여 비아 홀의 내벽의 표면 거칠기를 감소시킬 수 있다. 이에 따라 실시 예에서는 상기 비아 홀의 내벽에 형성되는 화학동도금층의 커버리지를 향상시킬 수 있다. 또한, 실시 예에서는 상기 화학동도금층의 커버리지의 향상에 따라 딤플 및 보이드와 같은 비아의 도금 신뢰성 문제를 해결할 수 있다.Also, in an embodiment, the surface roughness of the inner wall of the via hole may be reduced by forming the coating layer. Accordingly, in the embodiment, the coverage of the chemical copper plating layer formed on the inner wall of the via hole may be improved. In addition, in the embodiment, the plating reliability problem of vias such as dimples and voids can be solved by improving the coverage of the chemical copper plating layer.

또한, 실시 예에서는 구리 금속물의 확산을 방지할 수 있다. 즉, 실시 예에서는 상기 코팅층을 통해 상기 비아 또는 회로패턴에서 절연층으로의 구리 금속물의 확산을 방지할 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다.In addition, in the embodiment, it is possible to prevent diffusion of the copper metal material. That is, in the embodiment, diffusion of the copper metal material from the via or circuit pattern to the insulating layer may be prevented through the coating layer, and thus product reliability may be improved.

또한, 실시 예에서는 절연 특성을 개선할 수 있다. 즉, 실시 예에서는 전기 전도성이 낮은 무기 물질을 이용하여 상기 코팅층을 형성함으로써, 신호 손실을 최소화할 수 있어 절연 특성을 향상시킬 수 있다.In addition, in the embodiment, the insulation characteristics may be improved. That is, in the embodiment, by forming the coating layer using an inorganic material having low electrical conductivity, signal loss can be minimized and insulation properties can be improved.

실시 예에서는 고주파 영역 대의 응용 제품에서 적용 가능한 회로 기판을 제공할 수 있다. 즉, 비교 예에서의 회로 패턴의 구조에서는 이의 표면 거칠기가 큼에 따른 고주파수 영역대의 전송 손실을 발생시킨다. 이때, 상기 회로 패턴을 통해 흐르는 전송 신호는 제품에서 사용되는 주파수 영역대가 높을수록 회로 패턴의 표면으로 전송되는 특징을 가지며, 이때 표면의 거칠기가 심할 경우, 회로 패턴 내에서의 전송 손실이 발생된다. 이에 따라, 실시 예에서는 회로 패턴의 표면 거칠기를 최소화하여 고주파수 영역대의 전송 손실을 최소화할 수 있고, 이에 따라 고주파 영역 대의 응용 제품에서 적용 가능한 회로기판을 제공할 수 있다. In the embodiment, it is possible to provide a circuit board applicable to applications in the high-frequency region. That is, in the structure of the circuit pattern in the comparative example, transmission loss in the high-frequency region is generated due to the large surface roughness thereof. At this time, the transmission signal flowing through the circuit pattern has a characteristic of being transmitted to the surface of the circuit pattern as the frequency band used in the product is higher. Accordingly, in the embodiment, it is possible to minimize the transmission loss in the high-frequency region by minimizing the surface roughness of the circuit pattern, and accordingly, it is possible to provide a circuit board applicable to applications in the high-frequency region.

이하에서는 실시 예에 따른 인쇄회로기판의 제조 방법에 대해 설명하기로 한다. 설명에 앞서, 실시 예에서의 절연층(110)은 무기 필러(112)만을 포함하는 RCC일 수 있고, 이와 다르게 유리 섬유(111) 및 무기 필러(112)를 모두 포함하는 프리프레그일 수 있다. 다만, 이하에서는 설명의 편의를 위해, 상기 절연층(110)이 프리프레그로 형성된 것으로 하여 설명하기로 한다.Hereinafter, a method of manufacturing a printed circuit board according to an embodiment will be described. Prior to description, the insulating layer 110 in the embodiment may be an RCC including only the inorganic filler 112 , or alternatively, may be a prepreg including both the glass fiber 111 and the inorganic filler 112 . However, hereinafter, for convenience of description, it is assumed that the insulating layer 110 is formed of a prepreg.

도 6 내지 도 13은 도 3에 도시된 인쇄회로기판의 제조 방법을 공정순으로 나타낸 도면이다.6 to 13 are views showing the manufacturing method of the printed circuit board shown in FIG. 3 in order of process.

먼저, 도 6을 참조하면, 인쇄회로기판의 제조에 있어 기초가 되는 자재인 절연층(110)을 준비한다. 이때, 상기 절연층(110)의 표면에는 동박층(Cu foil)이 배치될 수 있다. 상기 동박층(Cu foil)은 상기 절연층(110)의 표면에 무전해 도금하여 형성된 무전해 도금층일 수 있다. 이와 다르게, 상기 절연층(110)과 상기 동박층(Cu foil)은 동박적층수지(CCL:Copper Clad Laminate)일 수 있다. First, referring to FIG. 6 , an insulating layer 110 , which is a basic material in manufacturing a printed circuit board, is prepared. In this case, a copper foil layer (Cu foil) may be disposed on the surface of the insulating layer 110 . The copper foil layer (Cu foil) may be an electroless plating layer formed by electroless plating on the surface of the insulating layer 110 . Alternatively, the insulating layer 110 and the copper foil layer may be made of copper clad laminate (CCL).

한편, 상기 동박층(Cu foil)이 무전해 도금으로 형성되는 경우, 상기 절연층(110)의 표면에 조도를 부여하여 도금이 원활히 진행되도록 할 수 있다. On the other hand, when the copper foil layer (Cu foil) is formed by electroless plating, it is possible to provide roughness to the surface of the insulating layer 110 so that plating proceeds smoothly.

무전해 도금 방식은 탈지과정, 소프트 부식과정, 예비 촉매 처리 과정, 촉매 처리 과정, 활성화 과정, 무전해 도금 과정 및 산화 방지 처리 과정의 순서로 처리하여 진행할 수 있다. 또한, 상기 금속층은 도금이 아닌 플라즈마를 이용하여 금속 입자를 스퍼터링함으로써 형성할 수도 있을 것이다.In the electroless plating method, a degreasing process, a soft corrosion process, a preliminary catalyst treatment process, a catalyst treatment process, an activation process, an electroless plating process, and an oxidation prevention process may be performed in the order of treatment. In addition, the metal layer may be formed by sputtering metal particles using plasma instead of plating.

이에 따라, 상기 절연층(110)의 표면은 상기 동박층(Cu foil)과의 박리 강도(Peel strength)를 높이기 위해 상기와 같은 조도를 형성하는 과정이 필요하다. 이에 따라, 상기 절연층(110)의 표면은 일정 수준 이상의 표면 거칠기를 가지게 된다. Accordingly, the surface of the insulating layer 110 needs to be roughened as described above in order to increase peel strength with the copper foil layer. Accordingly, the surface of the insulating layer 110 has a surface roughness of a certain level or more.

예를 들어, 상기 절연층(110)의 산술 평균 표면 거칠기(Ra)는 0.66㎛일 수 있고, 십점 평균 표면 거칠기(Rz)는 6.75일 수 있다.For example, the arithmetic mean surface roughness Ra of the insulating layer 110 may be 0.66 μm, and the ten-point average surface roughness Rz may be 6.75.

다음으로, 도 7에 도시된 바와 같이 실시 예에서는 상기 절연층(110)의 표면에 배치된 동박층(Cu foil)을 제거하는 공정을 진행할 수 있다. 예를 들어, 실시 예의 인쇄회로기판은 SAP 공법으로 제조될 수 있으며, 이에 따라 상기 절연층(110)의 표면에 배치된 동박층(Cu foil)은 에칭에 의해 제거될 수 있다.Next, as shown in FIG. 7 , in the embodiment, a process of removing the copper foil layer disposed on the surface of the insulating layer 110 may be performed. For example, the printed circuit board of the embodiment may be manufactured by the SAP method, and accordingly, the copper foil layer disposed on the surface of the insulating layer 110 may be removed by etching.

그리고, 실시 예에서는 상기 동박층(Cu foil)을 제거한 후에, 상기 절연층(110)에 비아 홀(VH)을 형성할 수 있다. 상기 비아 홀(VH)은 상기 절연층(110)의 상면 및 하면을 관통하는 관통 홀 일수 있다. 상기 비아 홀(VH)은 모래시계 형상을 가질 수 있으나, 이에 한정되지는 않는다. 상기 비아 홀(VH)은 직사각형 또는 사다리꼴 형상을 가질 수도 있을 것이다.Also, in an embodiment, after the Cu foil is removed, the via hole VH may be formed in the insulating layer 110 . The via hole VH may be a through hole penetrating the upper and lower surfaces of the insulating layer 110 . The via hole VH may have an hourglass shape, but is not limited thereto. The via hole VH may have a rectangular or trapezoidal shape.

이때, 상기 비아 홀(VH)이 형성되면, 상기 절연층(110) 내에 배치된 유리 섬유(111) 또는 무기 필러(112)는 상기 비아 홀(VH)을 통해 돌출 또는 노출될 수 있다. 예를 들어, 상기 비아 홀(VH)이 형성된 후에, 상기 비아 홀(VH)에는 상기 절연층(110) 내에 배치된 무기 필러(112) 중 적어도 하나의 무기 필러(112A)가 노출 또는 돌출될 수 있다.In this case, when the via hole VH is formed, the glass fiber 111 or the inorganic filler 112 disposed in the insulating layer 110 may protrude or be exposed through the via hole VH. For example, after the via hole VH is formed, at least one inorganic filler 112A among the inorganic fillers 112 disposed in the insulating layer 110 may be exposed or protruded from the via hole VH. there is.

다음으로, 도 8에 도시된 바와 같이 실시 예에서는 상기 비아 홀(VH)이 형성되면, 상기 절연층(110)의 표면 및 상기 비아 홀(VH)의 내벽에 코팅층(120)을 형성할 수 있다.Next, as shown in FIG. 8 , in the embodiment, when the via hole VH is formed, the coating layer 120 may be formed on the surface of the insulating layer 110 and the inner wall of the via hole VH. .

상기 코팅층(120)은 금속 산화물로 형성될 수 있다. 예를 들어, 상기 코팅층(120)은 SiO₂, Al₂O₃, ZrO₂, TiO₂ 중 적어도 하나의 금속 산화물을 포함할 수 있다. The coating layer 120 may be formed of a metal oxide. For example, the coating layer 120 may include at least one metal oxide among SiO ₂ , Al ₂ O ₃ , ZrO ₂ , and TiO ₂ .

상기 코팅층(120)은 상기 절연층(110)의 표면 및 비아 홀(VH)의 내벽에 형성되어, 상기 절연층(110)과 상기 회로 패턴(130) 또는 상기 비아(140) 사이의 밀착력을 향상시키면서 상기 회로 패턴(130)의 미세화가 가능하도록 하는 기능층일 수 있다.The coating layer 120 is formed on the surface of the insulating layer 110 and the inner wall of the via hole VH to improve adhesion between the insulating layer 110 and the circuit pattern 130 or the via 140 . It may be a functional layer that enables the miniaturization of the circuit pattern 130 while doing so.

상기 코팅층(120)은 0.1㎛ 내지 0.5㎛의 두께를 가지고 절연층(110)에 형성될 수 있다. 상기 코팅층(120)은 상기 절연층(110)이 가지는 표면 거칠기를 일정 수준 이하로 낮출 수 있다.The coating layer 120 may have a thickness of 0.1 μm to 0.5 μm and be formed on the insulating layer 110 . The coating layer 120 may lower the surface roughness of the insulating layer 110 to a certain level or less.

즉, 상기 절연층(110)에 코팅층(120)이 형성되기 전의 표면 거칠기와, 상기 코팅층(120)이 형성된 후의 표면 거칠기는 차이가 있다. 여기에서, 상기 코팅층(120)이 형성되기 전의 표면 거칠기는 상기 절연층(110)의 표면 거칠기일 수 있고, 상기 코팅층(120)이 형성된 후의 표면 거칠기는 상기 코팅층(120)의 표면 거칠기일 수 있다.That is, there is a difference between the surface roughness before the coating layer 120 is formed on the insulating layer 110 and the surface roughness after the coating layer 120 is formed. Here, the surface roughness before the coating layer 120 is formed may be the surface roughness of the insulating layer 110 , and the surface roughness after the coating layer 120 is formed may be the surface roughness of the coating layer 120 . .

즉, 상기 절연층(110)에 코팅층(120)이 형성되기 전의 산술 평균 표면 거칠기(Ra)는 0.66㎛일 수 있고, 십점 평균 표면 거칠기(Rz)는 6.75일 수 있다.That is, before the coating layer 120 is formed on the insulating layer 110 , the arithmetic average surface roughness Ra may be 0.66 μm, and the ten-point average surface roughness Rz may be 6.75.

그리고, 절연층(110)에 코팅층(120)이 형성된 후의 산술 평균 표면 거칠기(Ra)는 0.04㎛일 수 있고, 십점 평균 표면 거칠기(Rz)는 0.16㎛일 수 있다.In addition, after the coating layer 120 is formed on the insulating layer 110 , the arithmetic average surface roughness Ra may be 0.04 μm, and the ten-point average surface roughness Rz may be 0.16 μm.

바람직하게, 상기 절연층(110)에 코팅층(120)이 형성된 후의 산술 평균 표면 거칠기(Ra)(예를 들어, 코팅층(120)의 산출 평균 표면 거칠기)는 0.001㎛ 내지 0.05㎛의 범위를 가질 수 있다. 또한, 상기 절연층(110)에 코팅층(120)에 형성된 후의 십점 평균 표면 거칠기(Rz)는 0.05㎛ 내지 0.20㎛의 범위를 가질 수 있다. 즉, 실시 예에서는 상기 코팅층(120)이 형성된 후의 십점 평균 표면 거칠기(Rz)는 1.0㎛ 이하일 수 있다.Preferably, the arithmetic average surface roughness Ra (for example, the calculated average surface roughness of the coating layer 120) after the coating layer 120 is formed on the insulating layer 110 may be in the range of 0.001 μm to 0.05 μm. there is. In addition, the ten-point average surface roughness Rz after being formed on the coating layer 120 on the insulating layer 110 may be in a range of 0.05 μm to 0.20 μm. That is, in the embodiment, the ten-point average surface roughness Rz after the coating layer 120 is formed may be 1.0 μm or less.

이때, 실시 예에서의 코팅층(120)은 도면에 도시된 바와 같이, 상기 비아 홀(VH)을 통해 노출된 필러에 대응하는 볼록부분을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 코팅층(120)은 상기 필러를 매립하면서 편평하게 형성될 수 있다. In this case, the coating layer 120 in the embodiment may include a convex portion corresponding to the filler exposed through the via hole VH, as shown in the drawing. However, the embodiment is not limited thereto. For example, the coating layer 120 may be formed flat while filling the filler.

다음으로, 도 9에 도시된 바와 같이, 실시 예에서는 코팅층(120) 상에 제1 도금층(131)을 형성할 수 있다. 상기 제1 도금층(131)은 상기 절연층(110)의 표면에 배치된 코팅층(120) 및 상기 비아 홀(VH)의 내벽에 배치된 코팅층(120) 상에 각각 형성될 수 있다.Next, as shown in FIG. 9 , in the embodiment, the first plating layer 131 may be formed on the coating layer 120 . The first plating layer 131 may be respectively formed on the coating layer 120 disposed on the surface of the insulating layer 110 and the coating layer 120 disposed on the inner wall of the via hole VH.

상기 제1 도금층(131)은 무전해 도금층일 수 있다. 상기 제1 도금층(131)은 화학동도금층일 수 있다.The first plating layer 131 may be an electroless plating layer. The first plating layer 131 may be a chemical copper plating layer.

다음으로, 도 10에 도시된 바와 같이, 실시 예에서는 상기 제1 도금층(131) 상에 드라이 필름 레지스트(DFR)을 형성할 수 있다. 상기 드라이 필름 레지스트(DFR)는 상기 제1 도금층(131)의 표면 중 적어도 일부를 노출하는 개구부(미도시)를 포함할 수 있다. 즉, 드라이 필름 레지스트(DFR)은 상기 제1 도금층(131)의 표면 중 제2 도금층(132)이 형성된 위치를 노출하는 개구부를 포함할 수 있다.Next, as shown in FIG. 10 , in the embodiment, a dry film resist (DFR) may be formed on the first plating layer 131 . The dry film resist DFR may include an opening (not shown) exposing at least a portion of the surface of the first plating layer 131 . That is, the dry film resist DFR may include an opening exposing a position where the second plating layer 132 is formed among the surface of the first plating layer 131 .

이때, 실시 예에서는 상기 제1 도금층(131)이 상기 코팅층(120)에 대응하는 표면 거칠기를 가질 수 있고, 이에 따라 상기 드라이 필름 레지스트(DFR)와 상기 제1 도금층(131)의 접촉면적을 증가시켜 밀착력을 향상시킬 수 있다.In this case, in an embodiment, the first plating layer 131 may have a surface roughness corresponding to the coating layer 120 , and thus the contact area between the dry film resist (DFR) and the first plating layer 131 is increased. This can improve adhesion.

즉, 도 11에 도시된 바와 같이, 드라이 필름 레지스트(DFR)과 절연층(110) 또는 제1 도금층(131) 사이의 접촉면적은 상기 절연층(110) 또는 제1 도금층(131)의 표면 거칠기에 의해 결정될 수 있다.That is, as shown in FIG. 11 , the contact area between the dry film resist (DFR) and the insulating layer 110 or the first plating layer 131 is the surface roughness of the insulating layer 110 or the first plating layer 131 . can be determined by

도 11의 (a)에 도시된 바와 같이, 비교 예에서와 같이, 절연층(10)의 산술 평균 표면 거칠기(Ra)가 0.66㎛이고, 십점 평균 표면 거칠기(Rz)는 6.75㎛인 경우에서는 드라이 필름 레지스트(DFR)와의 접촉 면적이 감소할 수 있다. 다만, 도 11의 (a)는 드라이 필름 레지스트(DFR)의 폭이 10㎛보다 큰 경우(이는, 10㎛보다 큰 일반 회로패턴을 형성하기 위함)는, 상기 드라이 필름 레지스트(DFR)의 폭이 어느 정도 있음에 따라 상기 드라이 필름 레지스트(DFR)과 절연층 또는 제1 도금층 사이의 접촉 면적을 확보할 수 있다. As shown in (a) of FIG. 11 , as in the comparative example, the arithmetic mean surface roughness Ra of the insulating layer 10 is 0.66 μm, and the ten-point average surface roughness Rz is 6.75 μm. A contact area with the film resist (DFR) may be reduced. However, in (a) of FIG. 11, when the width of the dry film resist (DFR) is greater than 10 µm (this is to form a general circuit pattern greater than 10 µm), the width of the dry film resist (DFR) is As there is a certain amount, a contact area between the dry film resist (DFR) and the insulating layer or the first plating layer may be secured.

도 11의 (b)에 도시된 바와 같이, 비교 예에서와 같이, 5㎛ 이하의 선폭 및 이격 거리를 가지는 경우, 상기 절연층 또는 제1 도금층이 가지는 표면거칠기에 따라 상기 절연층 또는 제1 도금층과 상기 드라이 필름 레지스트(DFR) 사이의 접촉 면적이 감소하고, 이에 따른 접착이 정상으로 이루어지지 않는 WP(weak point)가 존재하게 된다.As shown in (b) of FIG. 11 , as in the comparative example, when the line width and the separation distance are 5 μm or less, the insulating layer or the first plating layer according to the surface roughness of the insulating layer or the first plating layer A contact area between the dry film resist (DFR) and the dry film resist (DFR) is reduced, and accordingly there is a weak point (WP) at which adhesion is not performed normally.

도 11의 (c)에 도시된 바와 같이, 실시 예에서는 절연층(110) 상에 상기 코팅층(120)을 형성한 상태에서, 제1 도금층(131)과 드라이 필름 레지스트(DFR)를 형성한다. 이에 따라, 상기 코팅층(120) 및 상기 제1 도금층(131)의 산술 평균 표면 거칠기(Ra)는 0.001㎛ 내지 0.05㎛의 범위를 가질 수 있고, 십점 평균 표면 거칠기(Rz)는 0.05㎛ 내지 0.20㎛의 범위를 가질 수 있다. 이에 따라, 실시 예에서는 상기 드라이 필름 레지스트(DFR)의 폭이 5㎛의 이하를 가진다 하더라도, 상기 드라이 필름 레지스트(DFR)와 상기 제1 도금층(131) 사이의 접촉면적을 확보할 수 있으며, 이에 따른 밀착력을 향상시킬 수 있다.11 (c), in the embodiment, in the state in which the coating layer 120 is formed on the insulating layer 110, the first plating layer 131 and the dry film resist (DFR) are formed. Accordingly, the arithmetic mean surface roughness Ra of the coating layer 120 and the first plating layer 131 may be in a range of 0.001 μm to 0.05 μm, and the ten-point average surface roughness Rz is 0.05 μm to 0.20 μm. may have a range of Accordingly, in the embodiment, even if the width of the dry film resist (DFR) is 5 μm or less, the contact area between the dry film resist (DFR) and the first plating layer 131 can be secured, and thus Adhesion can be improved accordingly.

다음으로, 도 12에 도시된 바와 같이, 실시 예에서는 상기 드라이 필름 레지스트(DFR)의 개구부를 통해 노출된 제1 도금층(131) 위에 제2 도금층(132)을 형성한다. 상기 제2 도금층(132)은 상기 제1 도금층(131)을 시드층으로 전해 도금하여 형성될 수 있다.Next, as shown in FIG. 12 , in the embodiment, the second plating layer 132 is formed on the first plating layer 131 exposed through the opening of the dry film resist (DFR). The second plating layer 132 may be formed by electroplating the first plating layer 131 as a seed layer.

상기 제2 도금층(132)은 전도성이 높은 금속물질인 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나로 형성될 수 있다. The second plating layer 132 is selected from highly conductive metal materials such as gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), copper (Cu), and zinc (Zn). It may be formed of at least one

다음으로, 도 13에 도시된 바와 같이, 상기 제2 도금층(132)이 형성되면, 상기 제1 도금층(131) 상에 배치된 드라이 필름 레지스트(DFR)를 제거하는 공정을 진행할 수 있다. 또한, 상기 드라이 필름 레지스트(DFR)이 제거된 후에, 상기 제1 도금층(131)의 일부를 제거하는 공정을 진행할 수 있다. 즉, 실시 예에서는 상기 제1 도금층(131) 중 제2 도금층(132)과 접촉하지 않는 부분은 제거할 수 있다.Next, as shown in FIG. 13 , when the second plating layer 132 is formed, a process of removing the dry film resist DFR disposed on the first plating layer 131 may be performed. In addition, after the dry film resist (DFR) is removed, a process of removing a portion of the first plating layer 131 may be performed. That is, in the embodiment, a portion of the first plating layer 131 that does not contact the second plating layer 132 may be removed.

실시 예에서는 절연층의 표면 및 상기 절연층에 형성된 비아 홀의 내벽에 코팅층을 형성한다. 상기 코팅층은 무기 소재를 포함할 수 있다. 예를 들어, 상기 코팅층은 SiO₂, Al₂O₃, ZrO₂, TiO₂ 등의 금속 산화물을 포함할 수 있다. 이에 따르면 실시 예에서는 상기 코팅을 통해 표면 거칠기를 감소시킬 수 있으며, 이에 따른 드라이 필름 레지스트와의 밀착력을 향상시킬 수 있다. 또한, 실시 예에서는 상기 절연층과 상기 드라이 필름 레지스트와의 밀착력 향상을 통해 노광 시 표면 거칠기에 따른 난반사를 감소시킬 수 있고, 이에 따른 파인 패턴 형성에 유리하다.In the embodiment, a coating layer is formed on the surface of the insulating layer and the inner wall of the via hole formed in the insulating layer. The coating layer may include an inorganic material. For example, the coating layer may include a metal oxide such as SiO ₂ , Al ₂ O ₃ , ZrO ₂ , TiO ₂ . According to this, in the embodiment, it is possible to reduce the surface roughness through the coating, thereby improving the adhesion to the dry film resist. In addition, in an embodiment, it is possible to reduce diffuse reflection due to surface roughness during exposure by improving adhesion between the insulating layer and the dry film resist, which is advantageous in forming a fine pattern.

또한, 실시 예에서는 상기 코팅층을 형성하여 비아 홀의 내벽의 표면 거칠기를 감소시킬 수 있다. 이에 따라 실시 예에서는 상기 비아 홀의 내벽에 형성되는 화학동도금층의 커버리지를 향상시킬 수 있다. 또한, 실시 예에서는 상기 화학동도금층의 커버리지의 향상에 따라 딤플 및 보이드와 같은 비아의 도금 신뢰성 문제를 해결할 수 있다.Also, in an embodiment, the surface roughness of the inner wall of the via hole may be reduced by forming the coating layer. Accordingly, in the embodiment, the coverage of the chemical copper plating layer formed on the inner wall of the via hole may be improved. In addition, in the embodiment, the plating reliability problem of vias such as dimples and voids can be solved by improving the coverage of the chemical copper plating layer.

또한, 실시 예에서는 구리 금속물의 확산을 방지할 수 있다. 즉, 실시 예에서는 상기 코팅층을 통해 상기 비아 또는 회로패턴에서 절연층으로의 구리 금속물의 확산을 방지할 수 있으며, 이에 따른 제품 신뢰성을 향상시킬 수 있다.In addition, in the embodiment, it is possible to prevent diffusion of the copper metal material. That is, in the embodiment, diffusion of the copper metal material from the via or circuit pattern to the insulating layer may be prevented through the coating layer, and thus product reliability may be improved.

또한, 실시 예에서는 절연 특성을 개선할 수 있다. 즉, 실시 예에서는 전기 전도성이 낮은 무기 물질을 이용하여 상기 코팅층을 형성함으로써, 신호 손실을 최소화할 수 있어 절연 특성을 향상시킬 수 있다.In addition, in the embodiment, the insulation characteristics may be improved. That is, in the embodiment, by forming the coating layer using an inorganic material having low electrical conductivity, signal loss can be minimized and insulation properties can be improved.

실시 예에서는 고주파 영역 대의 응용 제품에서 적용 가능한 회로 기판을 제공할 수 있다. 즉, 비교 예에서의 회로 패턴의 구조에서는 이의 표면 거칠기가 큼에 따른 고주파수 영역대의 전송 손실을 발생시킨다. 이때, 상기 회로 패턴을 통해 흐르는 전송 신호는 제품에서 사용되는 주파수 영역대가 높을수록 회로 패턴의 표면으로 전송되는 특징을 가지며, 이때 표면의 거칠기가 심할 경우, 회로 패턴 내에서의 전송 손실이 발생된다. 이에 따라, 실시 예에서는 회로 패턴의 표면 거칠기를 최소화하여 고주파수 영역대의 전송 손실을 최소화할 수 있고, 이에 따라 고주파 영역 대의 응용 제품에서 적용 가능한 회로기판을 제공할 수 있다. In the embodiment, it is possible to provide a circuit board applicable to applications in the high-frequency region. That is, in the structure of the circuit pattern in the comparative example, transmission loss in the high-frequency region is generated due to the large surface roughness thereof. At this time, the transmission signal flowing through the circuit pattern has a characteristic of being transmitted to the surface of the circuit pattern as the frequency band used in the product is higher. Accordingly, in the embodiment, it is possible to minimize the transmission loss in the high-frequency region by minimizing the surface roughness of the circuit pattern, and accordingly, it is possible to provide a circuit board applicable to applications in the high-frequency region.

이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.Features, structures, effects, etc. described in the above embodiments are included in at least one embodiment, and are not necessarily limited to only one embodiment. Furthermore, features, structures, effects, etc. illustrated in each embodiment can be combined or modified for other embodiments by those of ordinary skill in the art to which the embodiments belong. Accordingly, the contents related to such combinations and modifications should be interpreted as being included in the scope of the embodiments.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.In the above, the embodiment has been mainly described, but this is only an example and does not limit the embodiment, and those of ordinary skill in the art to which the embodiment belongs are provided with several examples not illustrated above within the range that does not deviate from the essential characteristics of the embodiment. It can be seen that variations and applications of branches are possible. For example, each component specifically shown in the embodiment can be implemented by modification. And differences related to such modifications and applications should be construed as being included in the scope of the embodiments set forth in the appended claims.

Claims (13)

비아 홀을 포함하는 절연층;
상기 절연층의 표면 및 상기 비아 홀의 내벽에 형성된 코팅층;
상기 절연층의 표면의 코팅층 상에 배치되는 회로패턴; 및
상기 비아 홀의 내벽의 코팅층 상에 배치되는 비아를 포함하고,
상기 코팅층은, 1㎛ 이하의 십점 평균 표면 거칠기(Rz)를 가지는,
인쇄회로기판.an insulating layer including via holes;
a coating layer formed on a surface of the insulating layer and an inner wall of the via hole;
a circuit pattern disposed on the coating layer on the surface of the insulating layer; and
a via disposed on a coating layer of an inner wall of the via hole;
The coating layer has a ten-point average surface roughness (Rz) of 1 μm or less,
printed circuit board. 제1항에 있어서,
상기 코팅층의 십점 평균 표면 거칠기(Rz)는 0.05㎛ 내지 0.20㎛의 범위를 가지는,
인쇄회로기판.According to claim 1,
The ten-point average surface roughness (Rz) of the coating layer has a range of 0.05 μm to 0.20 μm,
printed circuit board. 제1항에 있어서,
상기 코팅층의 산술 평균 표면 거칠기(Ra)는 0.001㎛ 내지 0.05㎛의 범위를 가지는,
인쇄회로기판.According to claim 1,
The arithmetic mean surface roughness (Ra) of the coating layer has a range of 0.001㎛ to 0.05㎛,
printed circuit board. 제1항에 있어서,
상기 절연층은 유리 섬유를 포함하고,
상기 유리 섬유는 상기 절연층 내에 배치되는 제1 부분과, 상기 비아 홀을 통해 노출되어 상기 코팅층 내에 배치되는 제2 부분을 포함하는,
인쇄회로기판.According to claim 1,
The insulating layer comprises glass fibers,
wherein the glass fiber includes a first portion disposed in the insulating layer and a second portion exposed through the via hole and disposed in the coating layer,
printed circuit board. 제1항에 있어서,
상기 절연층은 무기 필러를 포함하고,
상기 무기 필러는 상기 절연층 내에 배치되는 제1 부분과, 상기 비아 홀을 통해 노출되어 상기 코팅층 내에 배치되는 제2 부분을 포함하는,
인쇄회로기판.According to claim 1,
The insulating layer includes an inorganic filler,
The inorganic filler includes a first portion disposed in the insulating layer, and a second portion exposed through the via hole and disposed in the coating layer,
printed circuit board. 제1항에 있어서,
상기 회로 패턴 및 상기 비아 각각은,
상기 코팅층 상에 배치되는 제1 도금층과,
상기 제1 도금층 상에 배치되는 제2 도금층을 포함하고,
상기 제1 도금층은 상기 코팅층에 대응하는 표면 거칠기를 가지는,
인쇄회로기판.According to claim 1,
Each of the circuit pattern and the via,
a first plating layer disposed on the coating layer;
a second plating layer disposed on the first plating layer;
The first plating layer has a surface roughness corresponding to the coating layer,
printed circuit board. 제1항에 있어서,
상기 코팅층은 0.1㎛ 내지 0.5㎛의 두께를 가지는,
인쇄회로기판.According to claim 1,
The coating layer has a thickness of 0.1㎛ to 0.5㎛,
printed circuit board. 제1항에 있어서,
상기 코팅층은 SiO₂, Al₂O₃, ZrO₂ 및 TiO₂ 중 적어도 하나의 금속 산화물을 포함하는,
인쇄회로기판.According to claim 1,
The coating layer comprises at least one metal oxide of SiO ₂ , Al ₂ O ₃ , ZrO ₂ and TiO ₂ ,
printed circuit board. 제1항에 있어서,
상기 회로 패턴은 복수 개 포함되고,
상기 복수의 회로 패턴의 각각의 선폭은 5㎛ 이하이고, 상기 복수의 회로 패턴 사이의 이격 거리는 5㎛ 이하인,
인쇄회로기판According to claim 1,
The circuit pattern includes a plurality of
Each line width of the plurality of circuit patterns is 5 μm or less, and the separation distance between the plurality of circuit patterns is 5 μm or less,
printed circuit board 절연층을 준비하고,
상기 절연층에 비아 홀을 형성하고,
상기 절연층의 표면 및 상기 비아 홀의 내벽에 코팅층을 형성하고,
상기 코팅층 상에 제1 도금층을 형성하고,
상기 제1 도금층 상에 개구부를 포함하는 드라이 필름 레지스트를 형성하고,
상기 드라이 필름 레지스트의 개구부를 통해 노출된 제1 도금층 상에 제2 도금층을 형성하는 것을 포함하고,
상기 코팅층은,
0.05㎛ 내지 0.20㎛의 범위의 십점 평균 표면 거칠기(Rz) 및 0.001㎛ 내지 0.05㎛의 범위의 산술 평균 표면 거칠기(Ra)를 가지고,
상기 제1 도금층은 상기 코팅층의 십점 평균 표면 거칠기(Rz) 및 산술 평균 표면 거칠기(Ra)에 대응하는 표면 거칠기를 가지는,
인쇄회로기판의 제조 방법.preparing an insulating layer,
forming a via hole in the insulating layer;
forming a coating layer on the surface of the insulating layer and the inner wall of the via hole;
forming a first plating layer on the coating layer;
forming a dry film resist including an opening on the first plating layer;
Comprising forming a second plating layer on the first plating layer exposed through the opening of the dry film resist,
The coating layer is
having a ten-point average surface roughness (Rz) in the range of 0.05 μm to 0.20 μm and an arithmetic mean surface roughness (Ra) in the range of 0.001 μm to 0.05 μm,
The first plating layer has a surface roughness corresponding to the ten-point average surface roughness (Rz) and the arithmetic mean surface roughness (Ra) of the coating layer,
A method for manufacturing a printed circuit board. 제10항에 있어서,
상기 절연층은 유리 섬유를 포함하고,
상기 유리 섬유는 상기 절연층 내에 배치되는 제1 부분과, 상기 비아 홀을 통해 노출되어 상기 코팅층 내에 배치되는 제2 부분을 포함하는,
인쇄회로기판의 제조 방법.11. The method of claim 10,
The insulating layer comprises glass fibers,
wherein the glass fiber includes a first portion disposed in the insulating layer and a second portion exposed through the via hole and disposed in the coating layer,
A method for manufacturing a printed circuit board. 제10항에 있어서,
상기 절연층은 무기 필러를 포함하고,
상기 무기 필러는 상기 절연층 내에 배치되는 제1 부분과, 상기 비아 홀을 통해 노출되어 상기 코팅층 내에 배치되는 제2 부분을 포함하는,
인쇄회로기판의 제조 방법.11. The method of claim 10,
The insulating layer includes an inorganic filler,
The inorganic filler includes a first portion disposed in the insulating layer, and a second portion exposed through the via hole and disposed in the coating layer,
A method for manufacturing a printed circuit board. 제10항에 있어서,
상기 코팅층은 1㎛ 내지 0.5㎛의 두께를 가지고, SiO₂, Al₂O₃, ZrO₂ 및 TiO₂ 중 적어도 하나의 금속 산화물을 포함하는,
인쇄회로기판의 제조 방법.11. The method of claim 10,
The coating layer has a thickness of 1㎛ to 0.5㎛, SiO ₂ , Al ₂ O ₃ , ZrO ₂ And TiO ₂ Containing at least one metal oxide,
A method for manufacturing a printed circuit board.

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