KR20200143563A - 표시 장치 - Google Patents

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KR20200143563A
KR20200143563A KR1020190070068A KR20190070068A KR20200143563A KR 20200143563 A KR20200143563 A KR 20200143563A KR 1020190070068 A KR1020190070068 A KR 1020190070068A KR 20190070068 A KR20190070068 A KR 20190070068A KR 20200143563 A KR20200143563 A KR 20200143563A
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백경민
박홍식
이주현
김재운
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예는, 표시영역 및 표시영역 외측의 주변영역을 구비한 기판과, 표시영역 상에 배치된 복수의 표시요소들, 및 주변영역에 위치하며 다층 구조의 패드를 포함하되, 패드의 상기 다층 구조는, 금속막과, 금속막의 상면 위에 배치되는 도전성 보호막, 및 도전성 보호막의 상면에 위치하는 금속박막을 포함하는, 표시 장치를 개시한다.

Description

표시 장치{Display device}
본 발명의 실시예들은 표시 장치에 관한 것이다.
표시 장치는 이미지에 대한 정보를 입력받아 이미지를 디스플레이하는 장치이다. 이와 같은 표시 장치는 이미지 등에 대한 정보를 입력받기 위하여 표시요소들에 전기적으로 연결된 패드들이 가장자치에 배치되며, 이와 같은 패드들은 인쇄회로기판의 패드들 또는 집적회로의 범프들에 전기적으로 연결될 수 있다.
표시 장치의 제조 공정에서, 각각의 패드는 전술한 인쇄회로기판의 패드 또는 집적회로의 범프들에 전기적으로 연결되기 위해 일부가 노출될 수 있다. 노출된 패드들은 부식될 수 있으며, 부식된 패드는 전기저항이 저하되는 등의 문제를 야기할 수 있다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 공정의 수를 줄이면서 전기적 특성 등을 저하시키지 않는 고품질의 패드들을 구비한 표시 장치를 제공한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예는, 표시영역 및 표시영역 외측의 주변영역을 구비한 기판; 상기 표시영역 상에 배치된 복수의 표시요소들; 및 상기 주변영역에 위치하며, 다층 구조의 패드;를 포함하되, 상기 패드의 상기 다층 구조는, 금속막; 상기 금속막의 상면 위에 배치되는 도전성 보호막; 및 상기 도전성 보호막의 상면에 위치하는 금속박막;을 포함하는, 표시 장치를 개시한다.
상기 도전성 보호막은 투명도전성산화물을 포함할 수 있다.
상기 다층 구조의 측면은 순방향 테이퍼진 경사를 포함할 수 있다.
상기 금속막 및 상기 금속박막은, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브데넘 (Mo), 및 구리(Cu) 중 선택된 하나 이상의 물질을 포함할 수 있다.
상기 금속막의 두께는 상기 도전성 보호막의 두께 보다 크고, 상기 금속박막의 두께 보다 클 수 있다.
상기 금속박막의 두께는 300Å이거나 그보다 작을 수 있다.
상기 금속박막은, 제1금속원소를 포함하는 금속 서브막; 및 상기 금속 서브막 위에 위치하며, 상기 제1금속원소의 산화물을 포함하는 금속산화물 서브막;을 포함할 수 있다.
상기 패드의 상기 다층 구조의 에지를 커버하며, 상기 다층 구조에 중첩하는 홀을 구비하는 절연층을 더 포함할 수 있다.
상기 절연층은, 상기 다층 구조에 중첩하는 제1홀을 구비하는 무기절연층; 및
상기 다층 구조, 및 상기 제1홀에 중첩하는 제2홀을 구비하는 유기절연층;을 포함할 수 있다.
상기 다층 구조의 상기 금속박막은, 상기 절연층의 상기 홀과 중첩하는 제3홀을 포함할 수 있다.
상기 금속박막은, 제1금속원소를 포함하는 금속 서브막; 및 상기 금속 서브막의 상면 상에 위치하며, 상기 제1금속원소의 산화물을 포함하는 금속산화물 서브막;을 포함할 수 있다.
상기 다층 구조는, 상기 금속막의 바닥면 상에 위치하는 하부 금속막을 더 포함할 수 있다.
본 발명의 다른 실시예는, 표시영역 및 표시영역 외측의 주변영역을 구비한 기판; 상기 표시영역 상에 배치된 표시요소; 상기 표시요소에 전기적으로 연결된 박막트랜지스터 및 스토리지 커패시터를 포함하는 화소회로; 및 상기 주변영역에 위치하며, 순방향 테이퍼진 측면을 갖는 패드;를 포함하되, 상기 패드는 다층 구조를 포함하되, 상기 다층 구조는, 투명도전성산화물을 포함하는 도전막; 및 상기 도전막의 상면에 위치하는 금속박막;을 포함하는 표시 장치를 개시한다.
상기 금속박막은, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브데넘 (Mo), 및 구리(Cu) 중 선택된 하나 이상의 물질을 포함할 수 있다.
상기 금속박막은, 제1금속원소를 갖는 금속 서브막; 및 상기 금속 서브막의 상면 상에 위치하며, 상기 제1금속원소의 산화물을 포함하는 금속산화물 서브막;을 포함할 수 있다.
상기 패드의 가장자리를 커버하며, 상기 다층 구조와 중첩하는 홀을 갖는 절연층을 더 포함할 수 있다.
상기 다층 구조의 상기 금속박막은 상기 절연층의 홀과 대응되는 홀을 포함할 수 있다.
상기 박막트랜지스터의 전극 또는 상기 스토리지 커패시터의 전극 중 적어도 어느 하나는, 상기 패드의 상기 다층 구조와 동일한 개수의 서브층을 포함할 수 있다.
상기 패드의 상기 다층 구조는, 상기 도전막의 바닥면 상에 배치되며, 상기 패드의 두께의 1/2이상의 두께를 갖는 금속막을 포함할 수 있다.
상기 도전막의 바닥면 상에 배치되는, 하부 도전막을 더 포함하며, 상기 금속막은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브데넘 (Mo), 구리(Cu) 중 하나 이상의 물질을 포함하고, 상기 하부 도전막은 상기 금속막과 다른 금속원소를 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예들에 따른 표시 장치는 패드의 제조 공정의 수 및 시간을 최소화할 수 있으며, 고품질의 패드들을 포함한 표시 장치를 제공할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치 중 어느 하나의 화소를 나타낸 등가회로도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치에 구비된 어느 하나의 패드의 단면도에 해당한다.
도 4는 본 발명의 다른 실시예에 따른 표시 장치에 구비된 어느 하나의 패드의 단면도에 해당한다.
도 5는 본 발명의 다른 실시예에 따른 표시 장치에 구비된 어느 하나의 패드의 단면도에 해당한다.
도 6은 본 발명의 다른 실시예에 따른 표시 장치에 구비된 어느 하나의 패드의 단면도에 해당한다.
도 7a 내지 도 7f는 본 발명의 일 실시예에 따른 표시 장치의 제조 공정에 따른 단면도이다.
도 7g는 도 7f의 공정 이후에 패드 상에 전자소자가 전기적으로 연결된 상태의 표시 장치를 나타낸 단면도이다.
도 8a 내지 도 8c는 적층 금속막(1400)의 식각 공정에 따른 단면도들을 나타낸다.
도 9a 및 도 9b는 패드(400)의 금속박막(401)에 제3홀(401H)이 형성되는 것을 나타낸 단면도들이다.
도 10 및 도 11은 각각 본 발명의 일부 실시예들, 예컨대 실시예1 및 실시예2에 따른 패드(400)의 SEM(Scanning Electron Microscope) 이미지를 나타낸다.
도 12는 본 발명의 비교예에 따른 패드의 SEM(Scanning Electron Microscope) 이미지를 나타낸다.
도 13 및 도 14는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 단면도들이다.
도 15 및 도 16은 각각 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 단면들이다.
도 17 내지 도 19는 본 발명의 실시예들에 따른 표시 장치가 적용된 전자 기기를 나타낸다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
이하의 실시예에서 x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타내고, 본 명세서에서"A 또는 B 중 적어도 어느 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이고, 도 2는 본 발명의 일 실시예에 따른 표시 장치 중 어느 하나의 화소를 나타낸 등가회로도이다.
도 1을 참조하면, 표시 장치는 표시요소들이 배치된 표시영역(DA) 및 비표시영역으로서 표시영역(DA)의 외측에 위치한 주변영역(PA)을 갖는 기판(100)을 포함한다. 기판(100)은 글래스재 또는 고분자 수지를 포함할 수 있으며, 고분자 수지를 포함하는 기판(100)은 가요성을 가질 수 예컨대, 가요성을 갖는 기판(100)을 구비한 표시 장치는 휘어질수 있거나(curved), 구부릴 수 있거나(bendable), 돌돌 말 수 있거나(rollable), 접을 수 있는 (foldable) 것과 같이 그 형상이 변경될 수 있다.
각 화소(P)는 소정의 색상을 빛을 방출할 수 있는 표시요소, 예컨대 도 2에 도시된 바와 같이 유기발광다이오드(OLED)를 포함할 수 있다. 유기발광다이오드(OLED)는 예컨대, 적색, 녹색, 또는 청색의 빛을 방출하거나, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 각 유기발광다이오드(OLED)는 화소회로(PC)에 전기적으로 연결될 수 있다.
화소회로(PC)는 제1 박막트랜지스터(T1), 제2 박막트랜지스터(T2), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 제2 박막트랜지스터(T2)는 스위칭 박막트랜지스터로서, 스캔라인(SL) 및 데이터라인(DL)에 연결되며, 스캔라인(SL)으로부터 입력되는 스위칭 전압에 따라 데이터라인(DL)으로부터 입력된 데이터 전압을 제1 박막트랜지스터(T1)로 전달할 수 있다. 스토리지 커패시터(Cst)는 제2 박막트랜지스터(T2)와 구동전압선(PL)에 연결되며, 제2 박막트랜지스터(T2)로부터 전달받은 전압과 구동전압선(PL)에 공급되는 제1 전원전압(ELVDD)의 차이에 해당하는 전압을 저장할 수 있다.
제1 박막트랜지스터(T1)는 구동 박막트랜지스터로서, 구동전압선(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 유기발광다이오드(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기발광다이오드(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다. 유기발광다이오드(OLED)의 대향전극(예, 캐소드)는 제2전원전압(ELVSS)을 공급받을 수 있다.
도 2는 화소회로(PC)가 2개의 박막트랜지스터와 1개의 스토리지 커패시터를 포함하는 것을 설명하고 있으나, 다른 실시예에서 박막트랜지스터의 개수 또는 스토리지 커패시터의 개수는 화소회로(PC)의 설계에 따라 다양하게 변경될 수 있음은 물론이다.
다시 도 1을 참조하면, 기판(100)의 주변영역(PA)에는 복수의 패드(400)들이 배치된다. 도 1에서는 편의상 3개의 패드(400)들을 도시하고 있으나, 더 많은 수의 패드(400)들이 서로 인접하되, 상호 이격되어 배치될 수 있다. 각 패드(400)는 인쇄회로기판이나 집적회로소자와 전기적으로 연결되는 구성요소로서, 도전성 물질로 형성될 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치에 구비된 어느 하나의 패드의 단면도에 해당한다. 도 3은 도 1의 A-A'선에 따른 단면으로 이해할 수 있다.
도 3을 참조하면, 기판(100) 상에는 절연층(IL)이 배치되며, 패드(400)는 절연층(IL) 상에 위치할 수 있다. 절연층(IL)은 무기절연층 또는 유기절연층 중 적어도 어느 하나를 포함할 수 있다.
패드(400)는 다층 구조를 가질 수 있다. 패드(400)는 순차적으로 적층된 금속막, 도전성 보호막, 및 금속 박막을 포함할 수 있다. 일 실시예로서, 도 2는 패드(400)가 하부 금속막(404), 금속막(403), 도전성 보호막(402), 및 금속박막(401)이 순차적으로 적층된 구조를 포함하는 것을 도시한다.
금속막(403)은 도전성 등을 고려하여 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브데넘 (Mo), 구리(Cu) 중 하나 이상의 물질을 포함할 수 있다. 예컨대, 금속막(403)은 구리(Cu)를 포함할 수 있으며, 일 실시예로 금속막(403)은 구리의 단일 막일 수 있다.
금속막(403)은 패드(400)의 절반 이상의 부피를 차지하는 층이다. 이와 관련하여, 도 3은 금속막(403)의 두께가 패드(400) 두께의 1/2 이상인 것을 도시한다. 예컨대, 금속막(403)의 두께는 패드(400)에 포함된 다른 서브층들, 예컨대 금속박막(401), 도전성 보호막(402), 및 하부 금속막(404)의 두께의 합 보다 약 8배 이상, 또는 10배 이상 클 수 있다. 금속막(403)의 두께는 수천Å이거나 그보다 클 수 있다. 일부 실시예에서, 금속막(403)의 두께는 약 6000Å~11000 Å의 범위에서 선택될 수 있다.
하부 금속막(404)은 금속막(403)의 바닥면 상에 배치될 수 있다. 하부 금속막(404)은 도전성 및 점착력을 고려하여 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브데넘 (Mo), 및 구리(Cu) 중 하나 이상의 물질을 포함할 수 있다. 예컨대, 하부 금속막(404)은 금속막(403)과 다른 금속원소를 포함할 수 있다. 일 실시예로 하부 금속막(404)은 티타늄(Ti)의 막일 수 있다.
하부 금속막(404)의 두께는 금속막(403)의 두께 보다 작다. 점착력을 향상시키는 기능을 고려할 때, 하부 금속막(404)의 두께는 약 수백Å일 수 있다. 예컨대, 하부 금속막(404)의 두께는 약 100Å~400Å이거나, 200Å~400Å일 수 있다.
도전성 보호막(402)은 금속막(403)을 보호할 수 있는 도전성 물질, 예컨대 투명도전성산화물(TCO, Transparent Conductive Oxide)을 포함할 수 있다. 투명도전성산화물은 인듐티타늄산화물(ITO), 인듐아연산화물(IZO), 아연산화물(ZnO), 인듐산화물(In2O3), 인듐갈륨산화물(IGO), 알루미늄이 도핑된 아연산화물(AZO, Al-doped ZnO) 등을 포함할 수 있다. 일 실시예로, 도전성 보호막(402)은 ITO의 단일 막일 수 있다.
도전성 보호막(402)의 두께는 금속막(403)의 두께 보다 작다. 도전성 보호막(402)의 두께는 약 수백Å일 수 있다. 예컨대, 도전성 보호막(402)의 두께는 약 100Å~400Å이거나, 200Å~400Å일 수 있다. 도전성 보호막(402)의 두께는 하부 금속막(404)의 두께와 같을 수 있다. 또는, 도전성 보호막(402)의 두께는 하부 금속막(404)의 두께와 다를 수 있다. 예컨대 도전성 보호막(402)의 두께와 하부 금속막(404)의 두께의 차이는 약 100Å 이하일 수 있다.
금속박막(401)은 도전성 보호막(402) 상에 배치되며, 금속물질을 포함할 수 있다. 예컨대, 금속박막(401)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브데넘 (Mo), 및 구리(Cu) 중 하나 이상의 물질을 포함할 수 있다. 금속박막(401)은 TCO를 포함하는 도전성 보호막(402)의 식각 속도를 향상시킬 수 있다. 금속박막(401)은 도전성 보호막(402)의 측면의 형상 및/또는 포함하는 패드(400)의 측면의 형상에 기여할 수 있다. 식각 공정에서의 금속박막(401)의 기능 등에 대해서는 후술할 공정에서 설명한다.
금속박막(401)은 금속막(403)과 동일한 물질을 포함할 수 있다. 예컨대, 금속박막(401) 및 금속막(403)은 각각 구리(Cu)를 포함하는 것과 같이 동일한 물질을 포함할 수 있다. 또는, 금속박막(401)은 금속막(403)과 서로 다른 물질을 포함할 수 있다. 예컨대, 금속막(403)은 구리(Cu)를 포함하고, 금속박막(401)은 몰리브데넘(Mo) 또는 티타늄(Ti)을 포함하는 것과 같이 서로 다른 물질을 포함할 수 있다.
금속박막(401)은 금속막(403) 보다 작은 두께를 가진다. 예컨대, 금속박막(401)은 금속막(403)의 두께의 1/10 이하의 두께를 가질 수 있다. 금속박막(401)의 두께는 약 수Å~수백Å의 범위에서 선택되거나, 수십Å~수백Å의 범위에서 선택될 수 있다. 일 실시예로서, 금속박막(401)은 약 300Å이하의 두께를 가질 수 있다. 일부 실시예에서 금속박막(401)은 약 10Å~ 300Å의 범위에서 선택되거나, 약 Å~ 200Å의 범위에서 선택되거나, 약 Å~ 100Å의 범위에서 선택될 수 있다.
전술한 다층 구조를 갖는 패드(400)의 측면은 도 3에 도시된 바와 같이 순방향 테이퍼진 경사면을 포함할 수 있다. 패드(400) 상에는 절연층이 배치되는데, 이와 관련하여 도 3은 패드(400) 상에 무기절연층(PVX)과 유기절연층(OL)이 배치된 것을 도시한다.
무기절연층(PVX)은 무기절연물, 예컨대 실리콘산화물, 실리콘산질화물, 실리콘질화물 등을 포함할 수 있다. 무기절연층(PVX)은 패드(400)의 에지를 커버하되, 패드(400)의 상면의 일부를 노출하는 제1홀(PVX-H)을 포함한다.
유기절연층(OL)은 유기절연물을 포함할 수 있다. 유기절연물은 예컨대, Polymethylmethacrylate(PMMA)나 Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
유기절연층(OL)은 패드(400)의 에지를 커버하되, 패드(400)의 상면을 노출하는 제2홀(OL-H)을 포함한다. 일 실시예로, 제2홀(OL-H)의 크기는 제1홀(PVX-H)의 크기 보다 작을 수 있다. 이와 관련하여, 도 3은 제2홀(OL-H)의 폭(W2)이 제1홀(PVX-H)의 폭(W1) 보다 작은 것을 도시한다. 다른 실시예로, 제2홀(OL-H)의 크기는 제1홀(PVX-H)의 크기와 실질적으로 동일할 수 있다. 또는, 제2홀(OL-H)의 크기는 제1홀(PVX-H)의 크기보다 클 수 있다.
도 3은 금속박막(401)이 단일 층인 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로서, 도 4에 도시된 바와 같이 금속박막(401)은 다층일 수 있다.
도 4는 본 발명의 다른 실시예에 따른 표시 장치에 구비된 어느 하나의 패드의 단면도에 해당한다. 도 4는 도 1의 A-A'선에 따른 단면으로 이해할 수 있다.
도 4를 참조하면, 패드(400)의 금속박막(401)은 최상면에 배치된 제1서브층(401a)을 포함하되, 제1서브층(401a)은 제2서브층(401b)과 동일한 금속 원소를 포함하는 산화 금속층일 수 있다.
패드(400)는 앞서 도 3을 참조하여 설명한 바와 같이 다층 구조를 가진다. 예컨대, 패드(400)는 금속막(403)의 위에 배치된 도전성 보호막(402) 및 금속박막(401)을 포함할 수 있다. 패드(400)는 금속막(403)의 아래에 배치된 하부 금속막(404)을 더 포함할 수 있다.
다층 구조의 패드(400)의 상부에 배치된 금속박막(401)은 표시 장치의 제조 공정에서 산소가 있는 분위기에 노출될 수 있으며, 이 경우 금속박막(401)은 금속 산화물을 포함하는 제1서브층(401a)을 포함할 수 있다. 제1서브층(401a)은 그 아래에 배치된 제2서브층(401b)과 동일한 금속 원소를 포함하는 금속 산화물층일 수 있다. 일 실시예로, 제2서브층(401b)은 구리를 포함하는 금속층이고, 제1서브층(401a)은 구리 산화물층일 수 있다. 다른 실시예로, 제2서브층(401b)은 몰리브데넘 또는 티타늄과 같은 금속을 포함할 수 있고, 제1서브층(401a)은 몰리브데넘 산화물, 또는 티타늄 산화물을 포함할 수 있다.
금속박막(401)이 제1서브층(401a)의 금속산화물을 포함하지만, 전술한 바와 같이 매우 얇은 두께의 금속박막(401) 중 일부에 해당하므로 패드(400)의 전도성에 미치는 영향은 매우 미미하다.
패드(400)의 다층 구조 중 도전성 보호막(402), 금속막(403) 및 하부 금속막(404)에 대한 특징은 앞서 도 3을 참조하여 설명한 바와 같으므로, 전술한 내용으로 갈음한다.
도 5는 본 발명의 다른 실시예에 따른 표시 장치에 구비된 어느 하나의 패드의 단면도에 해당한다. 도 5는 도 1의 A-A'선에 따른 단면으로 이해할 수 있다.
도 5를 참조하면, 패드(400)는 다층 구조를 가지되, 패드(400)의 금속박막(401)은 제3홀(401H)을 포함할 수 있다. 금속박막(401)의 제3홀(401H)을 통해 도전성 보호막(402)의 상면이 노출될 수 있다.
패드(400)는 도 4에 도시된 바와 같이 무기절연층(PVX) 및 유기절연층(OL)으로 커버되지 않은 부분을 포함한다. 전술한 부분은 표시 장치의 제조 공정 중에서 에천트와 같은 물질에 노출되어 제거될 수 있으며, 이와 같은 공정을 통해 금속박막(401)의 제3홀(401H)이 형성될 수 있다.
제3홀(401H)은 금속박막(401)의 중앙 부분에 위치할 수 있으며, 제3홀(401H)의 크기는 제2홀(OL-H)의 크기와 실질적으로 동일할 수 있다. 이와 관련하여 도 5는 제3홀(401H)의 폭이 제2홀(OL-H)의 폭과 실질적으로 동일한 것을 도시한다.
패드(400)의 다층 구조 중 도전성 보호막(402), 금속막(403) 및 하부 금속막(404)에 대한 특징은 앞서 도 3을 참조하여 설명한 바와 같으므로, 전술한 내용으로 갈음한다.
도 6은 본 발명의 다른 실시예에 따른 표시 장치에 구비된 어느 하나의 패드의 단면도에 해당한다. 도 6은 도 1의 A-A'선에 따른 단면으로 이해할 수 있다.
도 6을 참조하면, 패드(400)는 다층 구조를 가지되, 금속박막(401)은 앞서 도 4를 참조하여 설명한 바와 같이 제1서브층(401a) 및 제2서브층(401b)을 포함할 수 있다. 제1서브층(401a) 및 제2서브층(401b)은 동일한 금속원소를 포함하되, 제1서브층(401a)은 금속산화물층을 포함하고 제2서브층(401b)을 금속층을 포함할 수 있다.
전술한 서브층들을 포함하는 금속박막(401)은 제3홀(401H)을 포함할 수 있다. 제3홀(401H)은 금속박막(401)의 중앙 부분에 위치하되, 제1서브층(401a) 및 제2서브층(401b)을 관통하도록 형성될 수 있다. 예컨대, 제3홀(401H)은 제1서브층(401a)의 상면으로부터 바닥면을 관통하고, 동시에 제2서브층(401b)의 상면트로부터 바닥면을 관통할 수 있다. 또는, 공정에 따라(에천트의 종류, 에천트의 노출 시간 등) 제3홀(401H)은 제1서브층(401a)의 상면으로부터 바닥면을 관통할 수 있으나, 제2서브층(401b)은 관통하지 않을 수 있다.
제3홀(401H)은 앞서 도 5를 참조하여 설명한 바와 같이 표시 장치의 제조 공정에서 형성될 수 있으며, 제3홀(401H)의 크기(또는 폭)는 유기절연층(OL)의 제2홀(OL-H)의 크기(또는 폭)과 실질적으로 동일할 수 있다.
도 1 내지 도 6을 참조하여 설명한 패드(400)는 표시영역(DA, 도 1)에 배치된 화소(P)를 형성하는 공정, 예컨대 화소회로(PC, 도 2)를 형성하는 공정에서 박막트랜지스터 또는/및 스토리지 커패시터의 전극을 형성하는 공정에서 함께 형성될 수 있다.
도 7a 내지 도 7f는 본 발명의 일 실시예에 따른 표시 장치의 제조 공정에 따른 단면도이고, 도 7g는 도 7f의 공정 이후에 패드 상에 전자소자가 전기적으로 연결된 상태의 표시 장치를 나타낸 단면도이며, 도 8a 내지 도 8c는 적층 금속막(1400)의 식각 공정에 따른 단면도를 나타낸다.
도 7a를 참조하면, 기판(100)의 표시영역(DA)에 도전층(210)을 형성한다. 도전층(210)은 표시영역(DA)에 형성될 화소회로의 박막트랜지스터 아래에 박막트랜지스터와 중첩하도록 배치될 수 있다. 도전층(210)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브데넘 (Mo), 및 구리(Cu) 중 하나 이상의 물질을 포함할 수 있다. 기판(100)은 글래스재 또는 고분자 수지를 포함할 수 있다. 도전층(210)은 제1전원전압, 초기화전압, 후술할 트랜지스터의 게이트전극, 소스전극, 또는 드레인전극과 동일한 전압을 가질 수 있다.
도전층(210) 상에는 버퍼층(110)이 형성된다. 버퍼층(110)은 기판(100)을 전체적으로 커버하도록, 예컨대 표시영역(DA) 및 주변영역(PA)에 형성된다. 버퍼층(110)은 실리콘산화물, 실리콘질화물, 또는/및 실리콘산질화물과 같은 무기 절연물을 포함할 수 있으며, 단층 또는 다층으로 형성될 수 있다.
버퍼층(110) 상에 반도체층(221)이 형성된다. 반도체층(221)은 폴리 실리콘을 포함할 수 있다. 또는, 반도체층(221)은 산화물 반도체를 포함할 수 있다. 또는, 반도체층(221)은 비정질(amorphous) 실리콘을 포함하거나, 유기 반도체 등을 포함할 수 있다. 산화물 반도체는 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 등을 포함할 수 있다.
반도체층(221) 상에는 게이트전극(222)이 형성된다. 게이트전극(222)은 저저항 금속 물질을 포함할 수 있다. 게이트전극(222)은 몰리브데넘(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
반도체층(221)과 게이트전극(222) 사이에 개재되는 게이트절연층(223)은, 게이트전극(222)과 동일한 마스크 공정에서 함께 형성될 수 있다. 동일한 마스크 공정에서 형성되는 게이트절연층(223)과 게이트전극(222)은 실질적으로 동일한 패턴, 예컨대 동일한 평면 형상을 가질 수 있다.ㄴ
게이트전극(222)이 형성되는 공정에서 스토리지 커패시터의 하부전극(310)이 함께 형성될 수 있다. 하부전극(310)은 게이트전극(222)과 동일한 물질을 포함할 수 있다. 하부전극(310)의 아래에는 게이트절연층(223)과 동일한 물질을 포함하며, 하부전극(310)과 동일한 패턴을 갖도록 형성된 하부절연층(312)이 형성될 수 있다.
도 7은 게이트전극(222)과 게이트절연층(223)이 동일한 마스크 공정에서 함께 형성되고, 하부전극(310)과 하부절연층(312)이 동일한 마스크 공정에서 함께 형성되는 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예에서, 게이트절연층(223)과 하부절연층(312)은 일체로 형성될 수 있다. 예컨대, 버퍼층(110)과 유사하게 게이트절연층(223)은 기판(100)을 전체적으로 커버하도록 형성될 수 있다.
게이트절연층(223)은 실리콘산화물, 실리콘질화물, 실리콘산질화물과 같은 무기 절연물을 포함할 수 있다. 게이트절연층(223)은 전술한 물질을 포함하는 단층 또는 다층일 수 있다.
게이트절연층(223) 및 하부전극(310) 상에 층간절연층(130)이 형성된다. 층간절연층(130)은 실리콘산화물, 실리콘질화물, 실리콘산질화물과 같은 무기 절연물을 포함할 수 있다. 또는, 층간절연층(130)은 유기절연물, 예컨대 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 또는 층간절연층(130)은 무기절연물 및 유기절연물을 포함할 수 있다.
층간절연층(130)을 형성한 후 일 부분들을 식각하여 콘택홀들을 형성할 수 있다. 예컨대, 도 7에 도시된 바와 같이 반도체층(221)의 소스영역 및 드레인영역을 각각 노출하는 제1콘택홀(Cnt1) 및 제2콘택홀(Cnt2), 그리고 도전층(210)을 노출하는 제3콘택홀(Cnt3)을 형성할 수 있다. 제1콘택홀(Cnt1) 및 제2콘택홀(Cnt2)은 층간절연층(130)을 관통하도록 형성될 수 있고, 제3콘택홀(Cnt3)은 층간절연층(130) 및 버퍼층(110)을 관통하도록 형성될 수 있다. 버퍼층(110) 및 층간절연층(130)은 앞서 도 3 내지 도 6을 참조하여 설명한 절연층(IL)에 해당할 수 있다.
도 7b를 참조하면, 층간절연층(130) 상에 적층 금속막(stacked metal layer,1400)을 형성한다. 적층 금속막(1400)은 예컨대 스퍼터링법을 통해 형성될 수 있다. 적층 금속막(1400)은 위에서부터 아래의 방향을 따라 순차적으로 적층된 금속박막(1401), 도전성 보호막(1402), 금속막(1403), 및 하부 금속막(1404)을 포함할 수 있다.
금속박막(1401)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브데넘 (Mo), 및 구리(Cu) 중 하나 이상의 물질을 포함할 수 있다. 금속박막(1401)은 도전성 보호막(1402), 금속막(1403), 또는 하부 금속막(1404) 중 적어도 어느 하나 보다 작은 두께를 가질 수 있다. 예컨대, 금속박막(1401)은 도전성 보호막(1402), 금속막(1403), 및 하부 금속막(1404) 각각의 두께 보다 작은 두께를 가질 수 있다. 금속박막(1401)의 두께는 약 수Å~수백Å의 범위에서 선택되거나, 약 수십Å~수백Å의 범위에서 선택될 수 있다. 일 실시예로서, 금속박막(401)은 300Å이하의 두께를 가질 수 있다. 일부 실시예에서 금속박막(401)은 약 10Å~ 300Å의 범위에서 선택되거나, 약 10Å~ 200Å의 범위에서 선택되거나, 약 10Å~ 100Å의 범위에서 선택될 수 있다.
도전성 보호막(1402)은 투명도전성산화물(TCO)을 포함할 수 있다. 도전성 보호막(1402)은 아래에 배치된 금속막(1403)의 손상을 방지할 수 있다. 도전성 보호막(1402)의 두께는 약 100Å~400Å이거나, 약 200Å~400Å일 수 있다.
금속막(1403)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브데넘 (Mo), 및 구리(Cu) 중 하나 이상의 물질을 포함할 수 있다. 금속막(1403)은 도전성이 좋은 물질, 예컨대 구리(Cu), 몰리브데넘(Mo), 알루미늄(Al), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있다. 금속막(1403)은 다른 막들 보다 큰 두께를 가질 수 있다. 금속막(1403)은 두께는 약 수천Å이거나 그보다 클 수 있다. 일부 실시예에서, 금속막(1403)의 두께는 약 6000Å~11000Å일 수 있다.
하부 금속막(1404)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브데넘 (Mo), 및 구리(Cu) 중 하나 이상의 물질을 포함할 수 있다. 예컨대, 도전성 및 점착력을 고려하여 하부 금속막(1404)은 티타늄(Ti)을 포함할 수 있다.
이 후, 적층 금속막(1400) 상에 패터닝된 포토레지스트(PR)를 형성한다. 포토레지스트(PR)는 표시영역(DA) 및 주변영역(PA)에 각각 배치된 부분들을 포함할 수 있다. 포토레지스트(PR)의 각 부분들은 노광 및 현상을 통해 형성될 수 있다.
포토레지스트(PR)를 마스크로 적층 금속막(1400)을 패터닝한다. 적층 금속막(1400)의 패터닝은 식각 공정, 예컨대 습식 식각 공정을 통해 이루어질 수 있다. 적층 금속막(1400)의 서브층들, 예컨대 금속박막(1401), 도전성 보호막(1402), 금속막(1403), 및 하부 금속막(1404)은 동일한 에천트에 의해 식각될 수 있다.
적층 금속막(1400)의 식각 공정을 통해 기판(100) 상에는 도 7c에 도시된 바와 같이 패드(400), 스토리지 커패시터의 상부전극(420), 드레인전극(430), 및 소스전극(440)이 형성될 수 있다. 패드(400), 스토리지 커패시터의 상부전극(420), 드레인전극(430), 및 소스전극(440) 각각의 다층 구조는, 적층 금속막(1400)에 포함된 서브층들, 예컨대 금속박막(1401), 도전성 보호막(1402), 금속막(1403), 및 하부 금속막(1404)이 동시에 식각되면서 형성되는 것이다. 따라서, 패드(400), 스토리지 커패시터의 상부전극(420), 드레인전극(430), 및 소스전극(440) 각각의 다층 구조는, 동일한 개수의 서브층들을 포함하며, 이웃하는 서브층들은 이들 사이에 별도의 절연성을 갖는 층을 개재하지 않은 채 직접 접촉할 수 있다. 패드(400)에 포함된 서브층들(401, 402, 403, 404), 스토리지 커패시터의 상부전극(420)에 포함된 서브층들(421, 422, 423, 424), 드레인전극(430)의 서브층들(431, 432, 433, 434), 및 소스전극(440)에 포함된 서브층들은 각각, 금속박막(1401), 도전성 보호막(1402), 금속막(1403), 및 하부 금속막(1404)과 동일한 물질을 포함한다.
적층 금속막(1400)의 도전성 보호막(1402)은 인접한 서브층들과의 식각 선택비의 차이가 큰 물질, 예컨대 투명도전성산화물을 포함하지만, 적층 금속막(1400)의 식각을 통해 형성된 패드(400), 스토리지 커패시터의 상부전극(420), 드레인전극(430), 및 소스전극(440) 각각은 도 7c에 도시된 바와 같이, 순방향 테이퍼진 경사면을 갖는 측면을 포함한다. 예컨대, 패드(400), 스토리지 커패시터의 상부전극(420), 드레인전극(430), 및 소스전극(440) 각각은 대략 사다리꼴의 단면 형상을 가질 수 있다. 예컨대, 패드(400)의 서브층들의 각각의 폭은 패드(400)의 상면으로부터 바닥면을 향하는 방향을 따라 점차 증가할 수 있다. 도전성 보호막(402)의 폭은 금속박막(401)의 폭 보다 크고, 금속막(403)의 폭은 도전성 보호막(402)의 폭 보다 크며, 하부 금속막(404)의 폭은 금속막(403)의 폭 보다 클 수 있다. 유사하게, 스토리지 커패시터의 상부전극(420), 드레인전극(430), 및 소스전극(440) 각각의 서브층들의 폭들은, 하방을 향해 점차 증가할 수 있다.
적층 금속막(1400)의 식각 공정을 좀 더 자세하게 살펴보면, 도 8a에 도시된 바와 같이 적층 금속막(1400) 상에 포토레지스트(PR)가 형성된 후 식각, 예컨대 에천트를 이용한 식각 공정이 수행된다. 식각 공정은 적층 금속막(1400)의 상부로부터 하부를 향해 진행될 수 있다. 금속박막(1041)의 일부가 식각된 후 도전성 보호막(1402)도 식각될 수 있는데, 도전성 보호막(1042) 상에 금속박막(1401)이 배치된 경우, 도전성 보호막(1402)의 식각 속도는 도전성 보호막(1402) 상에 금속박막(1401)이 없는 경우에 비하여 더 빠른 것이 실험적으로 확인되었다. 이와 같은 현상은, 도전성 보호막(1402) 상에 배치된 금속박막(1401)이 에천트에 계속 노출되면서 식각이 a방향 및 b방향을 따라 동시에 진행되고, a방향으로의 식각이 b방향으로의 식각에 영향을 주는 것으로 판단된다.
에천트에 의한 식각 공정은 도전성 보호막(1042)의 아래에 배치된 금속막(1403) 및 하부 금속막(1404)에 대해서도 진행되며, 식각이 완료된 패드(400)는 도 8c에 도시된 바와 같이 순방향 테이퍼진 측면을 구비할 수 있다.
도 10 및 도 11은 각각 본 발명의 일부 실시예들, 예컨대 실시예1 및 실시예2에 따른 패드(400)의 SEM(Scanning Electron Microscope) 이미지를 나타낸 것으로서, 도 10 및 도 11에 도시된 바와 같이 패드(400)의 측면은 순방향 테이퍼진 경사면을 포함할 수 있다. 실시예1 및 실시예2에 따른 패드의 서브층들의 스펙은 다음의 [표 1]과 같다.
금속박막 도전성 보호막 금속막 하부 금속막
물질 (두께) 물질 (두께) 물질 (두께) 물질 (두께)
실시예 1 Cu (20Å) ITO (300Å) Cu(6000Å) Ti(200Å)
실시예 2 Cu (50Å) ITO (300Å) Cu(6000Å) Ti(200Å)
반면, 본 발명의 비교예로서 금속박막을 구비하지 않은 적층 금속막을 식각하여 패드를 형성하는 경우, 도 12에 도시된 바와 같이 투명도전성산화물을 포함하는 도전성 보호막(42)과 다른 서브층(예컨대 금속막(43) 및 하부 금속막(44))들 사이의 식각 선택비의 차이에 의해 도전성 보호막(42)에는 금속막(43) 및 하부 금속막(44)의 측면들 보다 폭 방향을 따라 더 돌출된 팁(T)이 형성된다. 도 12는 본 발명의 비교예에 따른 패드의 SEM(Scanning Electron Microscope) 이미지를 나타낸 것이며, 비교예에 따른 패드의 서브층들의 스펙은 다음의 [표 2]와 같다.
금속박막 도전성 보호막 금속막 하부 금속막
물질 (두께) 물질 (두께) 물질 (두께) 물질 (두께)
비교예 없음 ITO (300Å) Cu(6000Å) Ti(200Å)
도 7d, 및 도 10 및 도 11을 참조하여 설명한 패드(400)의 측면의 테이퍼 각은 예각, 예컨대 약 70도 이하, 약 60도 이하, 약 50도 이하의 각을 가질 수 있다. 유사하게, 도 7d에 도시된 스토리지 커패시터의 상부전극(420), 드레인전극(430), 및 소스전극(440)도 순방향 테이퍼진 측면을 가질 수 있다.
도 7e를 참조하면, 패드(400), 스토리지 커패시터의 상부전극(420), 드레인전극(430), 및 소스전극(440)을 형성한 후, 무기절연층(PVX) 및 유기절연층(OL)을 형성할 수 있다. 무기절연층(PVX)은 실리콘산화물, 실리콘질화물, 실리콘산질화물과 같은 무기절연물을 포함하는 단층 또는 다층일 수 있다. 유기절연층(OL)은 폴리이미드(PI)와 같은 유기절연물을 포함할 수 있다.
무기절연층(PVX)에는 패드(400)의 중심 부분을 노출하는 제1홀(PVX-H)이 형성되며, 제1홀(PVX-H)을 형성하는 공정은 유기절연층(OL)을 형성하기 전에 수행될 수 있다. 제1홀(PVX-H)은 패드(400)의 중심 부분과 중첩하기에, 패드(400)의 에지들은 무기절연층(PVX)으로 커버될 수 있으며, 패드(400)가 전술한 바와 같이 순방향 테이퍼진 측면을 포함하기에 무기절연층(PVX)은 비교적 일정한 두께를 가지도록 형성될 수 있다. 본 발명의 비교예로서 패드가 도 12에 도시된 바와 같은 구조를 갖는 경우, 예컨대 패드에 포함된 도전성 보호막(42)이 팁(T)을 갖는 경우 전술한 팁(T)에 의해 무기절연층(PVX)의 단차 피복성(step coverage)의 불량이 야기될 수 있다.
유기절연층(OL)도 패드(400)의 중심 부분과 중첩하는 제2홀(OL-H)을 포함할 수 있다. 도 7e는 제2홀(OL-H)의 크기가 제1홀(PVX-H)의 크기 보다 작은 것을 도시하나, 다른 실시예로서 제2홀(OL-H)의 크기는 제1홀(PVX-H)의 크기와 실질적으로 동일할 수 있다. 또는, 제2홀(OL-H)의 크기는 제1홀(PVX-H)의 크기 보다 클 수 있다.
유기절연층(OL) 상에는 표시영역(DA)에 위치하는 화소전극(510)이 형성된다. 화소전극(510)은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3: indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 또는 알루미늄징크옥사이드(AZO; aluminum zinc oxide)와 같은 투명도전성산화물을 포함할 수 있다. 다른 실시예로, 화소전극(510)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 다른 실시예로, 화소전극(510)은 전술한 반사막의 위/아래에 ITO, IZO, ZnO 또는 In2O3로 형성된 막을 더 포함할 수 있다. 예컨대, 화소전극(510)은 ITO층, 은(Ag)층, 및 ITO층이 적층된 3층 구조일 수 있다.
화소전극(510)은 화소전극(510)을 이루는 물질층을 형성한 후 이를 식각하여 형성할 수 있다. 화소전극(510)은 예컨대 습식 식각에 의해 형성될 수 있다. 박막트랜지스터의 드레인전극(430), 소스전극(440), 및 스토리지 커패시터의 상부전극(420)과 달리 패드(400)는 제1홀(PVX-H) 및 제2홀(OL-H)을 통해 노출된다. 따라서, 제1홀(PVX-H) 및 제2홀(OL-H)을 통해 노출된 패드(400)의 일부는 화소전극(510)의 식각 공정 등을 통해 제거될 수 있다. 이와 관련하여, 도 7e는 패드(400)의 서브층들 중 금속박막(401)이 제거되면서 형성된 제3홀(401H)을 도시한다. 도 9a 및 도 9b는 패드(400)의 금속박막(401)에 제3홀(401H)이 형성되는 것을 나타낸 단면도들이다.
표시 장치의 제조 공정에 있어, 도 9a에 도시된 바와 같이, 제1홀(PVX-H) 및 제2홀(PVX-H)을 통해 노출된다. 노출된 금속박막(401)의 일부는 전술한 바와 같이 화소전극(510)의 식각 공정에서 사용되는 에천트(E)에 의해 또는 화소전극(510)의 식각과 별도로 진행되는 산소(O2)를 이용한 애싱(ashing) 공정 등을 통해 제거될 수 있으며, 따라서 금속박막(401)은 도 9b에 도시된 바와 같이 제1홀(PVX-H) 및 제2홀(PVX-H)과 중첩하는 제3홀(401H)을 포함할 수 있다.
제3홀(401H)은 금속박막(401)의 상면으로부터 바닥면을 관통할 수 있으나, 금속박막(401)의 아래의 도전성 보호막(402)은 관통하지 않는다. 제3홀(401H)의 폭은, 제1홀(PVX-H) 및 제2홀(OL-H) 중 작은 크기를 갖는 홀, 예컨대 제2홀(OL-2)과 실질적으로 동일한 폭을 가질 수 있다.
반면, 앞서 도 7e를 참조하여 설명한 패드(400)의 금속박막(401)은 박막트랜지스터의 드레인전극(430), 소스전극(440), 및/또는 스토리지 커패시터의 상부전극(420)은 전술한 식각 또는 애싱 공정 전에 절연층, 예컨대 유기절연층(OL)으로 커버되므로, 드레인전극(430), 소스전극(440), 및/또는 스토리지 커패시터의 상부전극(420)을 이루는 다층 구조 중 맨 위의 서브층들은 패드(400)의 금속박막(401)과 달리 홀을 구비하지 않는다. 금속박막(401)과 동일한 물질을 포함하는 드레인전극(430), 소스전극(440), 및/또는 스토리지 커패시터의 상부전극(420)의 최상부 서브층들은 그 아래의 서브층들의 상면을 전체적으로 커버할 수 있다.
도 7f를 참조하면, 화소전극(510)이 형성된 후, 화소전극(510)과 중첩하는 개구를 갖는 화소정의막(150)이 형성된다. 화소정의막(150)은 화소전극(510)의 상면을 노출하는 개구를 포함하되, 화소전극(510)의 가장자리를 커버할 수 있다. 화소정의막(150)은 유기 절연물을 포함할 수 있다. 또는, 화소정의막(150)은 무기 절연물을 포함할 수 있다. 또는, 화소정의막(150)은 유기절연물 및 무기절연물을 포함할 수 있다.
화소정의막(150) 상에 중간층(520)이 형성된다. 중간층(520)은 발광층(522)을 포함한다. 중간층(520)은 발광층(522)의 아래에 배치된 제1기능층(521) 및/또는 발광층(522)의 위에 배치된 제2기능층(523)을 포함할 수 있다. 전술한 중간층(520)은 증착(evaporation) 공정, 예컨대 열증착공정을 통해 형성될 수 있다.
제1기능층(521)은 단층 또는 다층일 수 있다. 예컨대 제1기능층(521)이 고분자 물질로 형성되는 경우, 제1기능층(521)은 단층구조인 홀 수송층(HTL: Hole Transport Layer)으로서, 폴리에틸렌 디히드록시티오펜(PEDOT: poly-(3,4)-ethylene-dihydroxy thiophene)이나 폴리아닐린(PANI: polyaniline)으로 형성할 수 있다. 제1기능층(521)이 저분자 물질로 형성되는 경우, 제1기능층(521)은 홀 주입층(HIL: Hole Injection Layer)과 홀 수송층(HTL)을 포함할 수 있다.
발광층(522)은 소정의 색상의 빛을 방출하는 고분자 또는 저분자 유기물을 포함할 수 있다.
제2기능층(523)은 선택적(optional)으로 구비될 수 있다. 예컨대, 제1기능층(521)과 발광층(522)을 고분자 물질로 형성하는 경우, 제2기능층(523)을 형성하는 것이 바람직하다. 제2기능층(523)은 단층 또는 다층일 수 있다. 제2기능층(523)은 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다.
중간층(520) 중 발광층(522)은 표시영역(DA)에서 각 화소마다 배치될 수 있다. 중간층(520) 중 제1기능층(521) 및 제2기능층(523) 각각은 복수의 화소들을 커버하도록 일체(single body)로 형성될 수 있다.
대향전극(530)은 일함수가 낮은 도전성 물질로 이루어질 수 있다. 예컨대, 대향전극(530)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향전극(530)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다.
화소전극(510), 중간층(520) 및 대향전극(530)의 다층 구조를 포함하는 유기발광다이오드(OLED)는 봉지층(600)으로 커버된다.
봉지층(600)은 적어도 하나의 무기봉지층과 적어도 하나의 유기봉지층을 포함할 수 있다. 일 실시예로, 봉지층(600)은 순차적으로 적층된 제1무기봉지층(610), 유기봉지층(620) 및 제2무기봉지층(630)을 포함할 수 있다.
제1 및 제2무기봉지층(610, 630)은 각각 하나 이상의 무기 절연물을 포함할 수 있다. 무기 절연물은 알루미늄산화물, 탄탈륨산화물, 하프늄산화물, 아연산화물, 실리콘산화물, 실리콘질화물 또는/및 실리콘산질화물을 포함할 수 있다. 유기봉지층(620)은 폴리머(polymer)계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다. 아크릴계 수지는 예컨대 폴리메틸메타크릴레이트, 폴리아크릴산 등을 포함할 수 있다.
도 7g를 참조하면, 전자 구조(920)는 도전물질층(910)을 매개로 패드(400)에 전기적으로 연결될 수 있다. 전자 구조(920)는 각 화소에 데이터 신호를 제공할 수 있는 데이터 드라이버를 포함할 수 있다. 일 실시예로, 전자 구조(920)는 전술한 데이터 드라이버, 제1전원전압 또는/및 제2전원전압을 제공하는 배선들, 및 다양한 제어 신호를 화소들에 제공할 수 있는 회로 구조를 포함할 수 있다. 전자 구조(920)는 IC(integrated circuit)의 형태이거나, FPCB(연성 회로기판) 형태일 수 있다.
도전물질층(910)은 전자 구조(920)에 포함된 범프일 수 있다. 예컨대 전자 구조(920)는 하단에 구비된 범프가 패드(400)와 직접 컨택함으로써 패드(400)와 전기적으로 연결될 수 있다. 또는, 도전물질층(910)은 이방성도전필름과 같은 도전성 접착층일 수 있다. 이 경우, 전자 구조(920)의 범프는 이방성 도전필름인 도전물질층(910)에 포함된 도전볼에 컨택할 수 있고, 이 도전볼이 패드(400)에 컨택함으로써, 전자 구조(920)가 패드(400)와 전기적으로 연결될 수 있다.
일 실시예로, 도 13은 이방성도전필름을 포함하는 도전물질층(910)을 통해 연성회로기판(FPCB)이 패드(400)에 전기적으로 연결된 것을 보여준다. 연성회로기판(FPCB)에는 데이터 드라이버, 배선들 및 화소구조가 구비될 수 있다. 다른 실시예로, 도 14는 데이터 드라이버를 포함하는 집적회로(IC)가 칩의 형태로, 도전물질층(910)을 통해 패드(400)에 전기적으로 연결된 것을 보여준다. 이때, 도전물질층(910)은 집적회로(IC)의 일부에 해당하는 집적회로(IC)의 범프이거거나, 도전볼을 포함하는 이방성도전필름일 수 있다. 집적회로(IC)에는 전술한 데이터 드라이버뿐만 아니라 전원전압들을 인가하기 위한 배선들, 및 회로구조들이 구비될 수 있다.
전술한 도 13 및 도 14는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 단면도들로서, 표시 장치의 주변영역(PA)에서의 구조는 전술한 바와 같다. 도 13의 연성회로기판(FPCB) 중 일부는 기판(100)의 전면 상에 배치된 채 패드(400)에 접속되고 나머지 부분은 기판(100)의 바닥면을 향해 구부러질 수 있다. 도 14에 도시된 집적회로(IC)는 연성회로기판(FPCB)에 비하여 소형으로, 기판(100)의 전면 상에만 위치할 수 있다.
도 15 및 도 16은 각각 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 단면들이다.
표시 장치의 표시영역(DA)에 배치된 유기발광다이오드(OLED)들은 각각 서로 다른 색상의 빛을 방출할 수 있다. 이와 관련하여 도 15는 적색의 빛(LR)을 방출하는 유기발광다이오드(OLED), 녹색의 빛(LG)을 방출하는 유기발광다이오드(OLED), 및 청색의 빛(LB)을 방출하는 유기발광다이오드(OLED)를 도시한다.
다른 실시예로서, 표시 장치에 구비된 유기발광다이오드(OLED)들은 청색의 빛(LB)을 방출할 수 있다. 각각의 화소마다 구비된 유기발광다이오드(OLED)에서 방출된 청색의 빛(LB) 중 일부는 색변환 광학층(700)을 통해 적색의 빛(LR) 또는 녹색의 빛(LG)으로 변환될 수 있다.
색변환 광학층(700)은 청색의 빛(LB)을 적색의 빛(LR)으로 변환하는 제1색변환부(631)를 포함한다. 제1색변환부(631)에 의해 변화된 빛은 적색의 컬러필터(741)를 통과하면서 색 순도가 향상되어 외부를 향해 방출될 수 있다. 제1색변환부(731)는 양자점 및 산란입자를 포함할 수 있다. 양자점은 나노 결정을 포함하는 코어 및 상기 코어를 둘러싸는 쉘을 포함하는 코어-쉘 구조를 가질 수 있다. 양자점의 코어는 II족--VI족 화합물, III-V족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물 및 이들의 조합에서 선택될 수 있다. 산란 입자는 TiO2를 포함할 수 있다.
색변환 광학층(700)은 청색의 빛(LB)을 녹색의 빛(LG)으로 변환하는 제2색변환부(732)를 포함한다. 유기발광다이오드(OLED)에서 방출된 청색의 빛(LB)은 제2색변환부(732)에 의해 녹색의 빛으로 변환되며, 변화된 빛은 녹색의 컬러필터(742)를 통과하면서 색 순도가 향상되어 외부를 향해 방출될 수 있다. 제2색변환부(732)는 양자점 및 산란입자를 포함할 수 있다. 양자점은 나노 결정을 포함하는 코어 및 상기 코어를 둘러싸는 쉘을 포함하는 코어-쉘 구조를 가질 수 있다. 양자점의 코어는 II족-VI족 화합물, III족-V족 화합물, IV족-VI족 화합물, IV족 원소, IV족 화합물 및 이들의 조합에서 선택될 수 있다. 제2색변환부(732)의 양자점의 크기 및/또는 구조는 제1색변환부(731)의 양자점의 크기 및/또는 구조와 다를 수 있다.
유기발광다이오드(OLED)에서 방출된 청색의 빛(LB)은 투과부(733) 및 청색의 컬러필터(742)를 통과하여 색순도가 향상될 수 있으며 외부로 방출될 수 있다. 투과부(33)는 TiO2와 같은 산란입자를 포함하여, 광 효율을 향상시킬 수 있다.
제1색변환부(731), 제2색변환부(732) 및 투과부(733) 중 인접한 두 개의 부분 사이, 및/또는 적색의 컬러필터(741), 녹색의 컬러필터(742), 및 청색의 컬러필터(743) 중 인접한 두 개의 컬러필터 사이에는 차광부(750)가 존재한다. 차광부(750)는 블랙매트릭스를 포함할 수 있다.
전술한 구조를 포함하는 표시 장치는, 도 17에 도시된 바와 같이 텔레비전(1A)일 수 있으며, 도 18에 도시된 바와 같이 노트북 또는 접을 수 있는 태블릿 PC(1B)일 수 있으며, 도 19에 도시된 바와 같이 모바일폰과 같은 휴대용 표시기(1C)일 수 있다. 또는, 표시 장치는 인공지능 스피커에 구비된 표시부분에 적용되는 것과 같이, 본 발명의 실시예에 따른 구조는 소정의 이미지를 제공할 수 있는 전자 장치라면 그 제한을 두지 않는다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 기판
400: 패드
401: 금속박막
402: 도전성 보호막
403: 금속막
404: 하부 금속막

Claims (20)

  1. 표시영역 및 표시영역 외측의 주변영역을 구비한 기판;
    상기 표시영역 상에 배치된 복수의 표시요소들; 및
    상기 주변영역에 위치하며, 다층 구조의 패드;를 포함하되,
    상기 패드의 상기 다층 구조는,
    금속막;
    상기 금속막의 상면 위에 배치되는 도전성 보호막; 및
    상기 도전성 보호막의 상면에 위치하는 금속박막;을 포함하는,
    표시 장치.
  2. 제1 항에 있어서,
    상기 도전성 보호막은 투명도전성산화물을 포함하는 표시 장치.
  3. 제1 항에 있어서,
    상기 다층 구조의 측면은 순방향 테이퍼진 경사를 포함하는, 표시 장치.
  4. 제1 항에 있어서,
    상기 금속막 및 상기 금속박막은, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브데넘 (Mo), 및 구리(Cu) 중 선택된 하나 이상의 물질을 포함하는, 표시 장치.
  5. 제1 항에 있어서,
    상기 금속막의 두께는 상기 도전성 보호막의 두께 보다 크고, 상기 금속박막의 두께 보다 큰, 표시 장치.
  6. 제1 항에 있어서,
    상기 금속박막의 두께는 300Å이거나 그보다 작은, 표시 장치.
  7. 제1 항에 있어서,
    상기 금속박막은,
    제1금속원소를 포함하는 금속 서브막; 및
    상기 금속 서브막 위에 위치하며, 상기 제1금속원소의 산화물을 포함하는 금속산화물 서브막;을 포함하는, 표시 장치.
  8. 제1 항에 있어서,
    상기 패드의 상기 다층 구조의 에지를 커버하며, 상기 다층 구조에 중첩하는 홀을 구비하는 절연층을 더 포함하는, 표시 장치.
  9. 제8 항에 있어서,
    상기 절연층은,
    상기 다층 구조에 중첩하는 제1홀을 구비하는 무기절연층; 및
    상기 다층 구조, 및 상기 제1홀에 중첩하는 제2홀을 구비하는 유기절연층;을 포함하는, 표시 장치.
  10. 제8 항에 있어서,
    상기 다층 구조의 상기 금속박막은, 상기 절연층의 상기 홀과 중첩하는 제3홀을 포함하는, 표시 장치.
  11. 제10 항에 있어서,
    상기 금속박막은,
    제1금속원소를 포함하는 금속 서브막; 및
    상기 금속 서브막의 상면 상에 위치하며, 상기 제1금속원소의 산화물을 포함하는 금속산화물 서브막;을 포함하는, 표시 장치.
  12. 제1 항에 있어서,
    상기 다층 구조는,
    상기 금속막의 바닥면 상에 위치하는 하부 금속막을 더 포함하는, 표시 장치.
  13. 표시영역 및 표시영역 외측의 주변영역을 구비한 기판;
    상기 표시영역 상에 배치된 표시요소;
    상기 표시요소에 전기적으로 연결된 박막트랜지스터 및 스토리지 커패시터를 포함하는 화소회로; 및
    상기 주변영역에 위치하며, 순방향 테이퍼진 측면을 갖는 패드;를 포함하되,
    상기 패드는 다층 구조를 포함하되, 상기 다층 구조는,
    투명도전성산화물을 포함하는 도전막; 및
    상기 도전막의 상면에 위치하는 금속박막;을 포함하는
    표시 장치.
  14. 제13 항에 있어서,
    상기 금속박막은, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브데넘 (Mo), 및 구리(Cu) 중 선택된 하나 이상의 물질을 포함하는, 표시 장치.
  15. 제13 항에 있어서,
    상기 금속박막은,
    제1금속원소를 갖는 금속 서브막; 및
    상기 금속 서브막의 상면 상에 위치하며, 상기 제1금속원소의 산화물을 포함하는 금속산화물 서브막;을 포함하는, 표시 장치.
  16. 제15 항에 있어서,
    상기 패드의 가장자리를 커버하며, 상기 다층 구조와 중첩하는 홀을 갖는 절연층을 더 포함하는, 표시 장치.
  17. 제16 항에 있어서,
    상기 다층 구조의 상기 금속박막은 상기 절연층의 홀과 대응되는 홀을 포함하는, 표시 장치.
  18. 제13 항에 있어서,
    상기 박막트랜지스터의 전극 또는 상기 스토리지 커패시터의 전극 중 적어도 어느 하나는, 상기 패드의 상기 다층 구조와 동일한 개수의 서브층을 포함하는, 표시 장치.
  19. 제13 항에 있어서,
    상기 패드의 상기 다층 구조는,
    상기 도전막의 바닥면 상에 배치되며, 상기 패드의 두께의 1/2이상의 두께를 갖는 금속막을 포함하는, 표시 장치.
  20. 제19 항에 있어서,
    상기 도전막의 바닥면 상에 배치되는, 하부 도전막을 더 포함하며,
    상기 금속막은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브데넘 (Mo), 구리(Cu) 중 하나 이상의 물질을 포함하고,
    상기 하부 도전막은 상기 금속막과 다른 금속원소를 포함하는, 표시 장치.
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