KR20200143109A - 반도체 메모리 소자 및 이의 제조 방법 - Google Patents

반도체 메모리 소자 및 이의 제조 방법 Download PDF

Info

Publication number
KR20200143109A
KR20200143109A KR1020190070993A KR20190070993A KR20200143109A KR 20200143109 A KR20200143109 A KR 20200143109A KR 1020190070993 A KR1020190070993 A KR 1020190070993A KR 20190070993 A KR20190070993 A KR 20190070993A KR 20200143109 A KR20200143109 A KR 20200143109A
Authority
KR
South Korea
Prior art keywords
aluminum
region
zirconium
oxide film
metal
Prior art date
Application number
KR1020190070993A
Other languages
English (en)
Inventor
정규호
송정규
김윤수
이주호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190070993A priority Critical patent/KR20200143109A/ko
Priority to US16/795,625 priority patent/US11239239B2/en
Priority to CN202010141333.1A priority patent/CN112086456A/zh
Publication of KR20200143109A publication Critical patent/KR20200143109A/ko
Priority to US17/407,836 priority patent/US20210384197A1/en
Priority to US17/558,687 priority patent/US11641730B2/en
Priority to US17/592,555 priority patent/US11778805B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02189—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing zirconium, e.g. ZrO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H01L27/10808—
    • H01L27/1085—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Semiconductor Memories (AREA)

Abstract

반도체 메모리 소자 및 이의 제조 방법을 제공한다. 이 반도체 메모리 소자는, 기판 상에 배치되는 캐패시터를 포함하고, 상기 캐패시터는 제 1 전극, 제 2 전극 및 이들 사이에 개재된 유전막을 포함하되, 상기 유전막은 지르코늄 알루미늄 산화막을 포함하되, 상기 지르코늄 알루미늄 산화막은: 상기 제 1 전극에 인접한 제 1 지르코늄 영역; 상기 제 1 전극 및 상기 제 2 전극으로부터 동시에 이격된 제 1 알루미늄 영역; 상기 제 2 전극에 인접한 제 2 알루미늄 영역; 및 상기 제 1 알루미늄 영역과 상기 제 2 알루미늄 영역 사이에 위치하는 제 2 지르코늄 영역을 포함하며, 상기 제 1 및 제 2 지르코늄 영역들은 지르코늄과 산소를 포함하되 알루미늄을 배제하고, 상기 제 1 및 제 2 알루미늄 영역들은 알루미늄과 산소를 포함하되 지르코늄을 배제하며, 상기 제 1 알루미늄 영역으로부터 상기 제 1 지르코늄 영역까지의 거리는 상기 제 1 알루미늄 영역으로부터 상기 제 2 지르코늄 영역까지의 거리보다 크다.

Description

반도체 메모리 소자 및 이의 제조 방법{Semiconductor memory device and method of fabricating the same}
본 발명은 반도체 메모리 소자 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 하지만, 전자 산업의 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 유전막의 누설전류를 감소시킬 수 있는 반도체 메모리 소자의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 개념에 따른 반도체 메모리 소자는, 기판 상에 배치되는 캐패시터를 포함하고, 상기 캐패시터는 제 1 전극, 제 2 전극 및 이들 사이에 개재된 유전막을 포함하되, 상기 유전막은 지르코늄 알루미늄 산화막을 포함하되, 상기 지르코늄 알루미늄 산화막은: 상기 제 1 전극에 인접한 제 1 지르코늄 영역; 상기 제 1 전극 및 상기 제 2 전극으로부터 동시에 이격된 제 1 알루미늄 영역; 상기 제 2 전극에 인접한 제 2 알루미늄 영역; 및 상기 제 1 알루미늄 영역과 상기 제 2 알루미늄 영역 사이에 위치하는 제 2 지르코늄 영역을 포함하며, 상기 제 1 및 제 2 지르코늄 영역들은 지르코늄과 산소를 포함하되 알루미늄을 배제하고, 상기 제 1 및 제 2 알루미늄 영역들은 알루미늄과 산소를 포함하되 지르코늄을 배제하며, 상기 제 1 알루미늄 영역으로부터 상기 제 1 지르코늄 영역까지의 거리는 상기 제 1 알루미늄 영역으로부터 상기 제 2 지르코늄 영역까지의 거리보다 크다.
본 발명의 일 양태에 따른 반도체 메모리 소자는, 기판 상에 배치되는 캐패시터를 포함하고, 상기 캐패시터는 제 1 전극, 제 2 전극 및 이들 사이에 개재된 유전막을 포함하되, 상기 유전막은: 상기 제 1 전극에 인접한 하프늄 산화막; 및 상기 제 2 전극에 인접한 지르코늄 알루미늄 산화막을 포함하되, 상기 지르코늄 알루미늄 산화막은 상기 하프늄 산화막과 접하는 제 1 면과 상기 제 2 전극과 접하는 제 2 면을 포함하고, 상기 지르코늄 알루미늄 산화막 내에서 알루미늄의 농도는 상기 제 2 면에서 제일 크고 상기 제 1 면에서 가장 작다.
본 발명의 다른 양태에 따른 반도체 메모리 소자는, 기판 상에 배치되는 캐패시터를 포함하고, 상기 캐패시터는 제 1 전극, 제 2 전극 및 이들 사이에 개재된 유전막을 포함하되, 상기 유전막은 A금속, B금속 및 산소를 함유하는 제 1 유전막을 포함하고, 상기 제 1 유전막 내에서 상기 B금속의 농도는 상기 제 1 전극에 인접한 곳에서 제일 작고 상기 제 2 전극에 인접한 곳에서 제일 크다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 개념에 따른 반도체 메모리 소자의 제조 방법은, 기판 상에 제 1 지르코늄산화막을 증착하는 단계; 상기 제 1 지르코늄산화막 상에 제 1 알루미늄산화막을 증착하는 단계; 상기 제 1 알루미늄산화막 상에 제 2 지르코늄산화막을 증착하는 단계; 제 1 어닐링 공정을 진행하여 상기 제 1 알루미늄산화막 내의 알루미늄 원자들을 상기 제 1 지르코늄산화막과 상기 제 2 지르코늄산화막 속으로 확산시키고 예비 유전막을 형성하는 단계; 상기 예비 유전막 상에 제 3 지르코늄산화막을 증착하는 단계; 및 상기 제 3 지르코늄산화막 상에 제 2 알루미늄산화막을 증착하는 단계를 포함한다.
본 발명의 일 양태에 따른 본 발명의 반도체 메모리 소자의 제조 방법은, 기판 상에 제 1 A금속 산화막을 증착하는 단계; 상기 제 1 A금속 산화막 상에 제 1 B금속 산화막을 증착하는 단계; 상기 제 1 B금속 산화막 상에 제 2 A금속 산화막을 증착하는 단계; 제 1 어닐링 공정을 진행하여 상기 제 1 B금속 산화막 내의 B금속 원자들을 상기 제 1 A금속 산화막과 상기 제 2 A금속 산화막 속으로 확산시키고 예비 유전막을 형성하는 단계; 상기 예비 유전막 상에 제 3 A금속 산화막을 증착하는 단계; 및 상기 제 3 A금속 산화막 상에 제 2 B금속 산화막을 증착하는 단계를 포함한다.
본 발명의 다른 양태에 따른 본 발명의 반도체 메모리 소자의 제조 방법은, 기판 상에 제 1 A금속 산화막을 증착하는 단계; 상기 제 1 A금속 산화막 상에 제 1 B금속 산화막을 증착하는 단계; 제 1 어닐링 공정을 진행하여 상기 제 1 B금속 산화막 내의 B금속 원자들을 상기 제 1 A금속 산화막 속으로 확산시키고 예비 유전막을 형성하는 단계; 상기 예비 유전막 상에 제 2 A금속 산화막을 증착하는 단계; 상기 제 2 A금속 산화막 상에 제 2 B금속 산화막을 증착하는 단계; 및 제 2 어닐링 공정을 진행하여 상기 제 2 B금속 산화막 내의 상기 B금속 원자들을 상기 제 2 A금속 산화막 속으로 확산시키고 유전막을 형성하는 단계를 포함한다.
본 발명에 따른 반도체 메모리 소자 및 이의 제조 방법에 따르면 유전막의 표면 거칠기가 개선되어 누설전류가 감소될 수 있다. 이로써 반도체 메모리 소자의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 단면도이다.
도 2a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 나타내는 순서도다.
도 2b는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 나타내는 순서도다.
도 3a 내지 도 3c는 본 발명의 실시예들에 따라 도 1의 반도체 메모리 소자를 제조하는 방법을 순차적으로 나타내는 단면도들이다.
도 4는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 나타내는 순서도다.
도 5a 내지 도 5d는 본 발명의 실시예들에 따른 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 6는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 7은 도 6를 A-A’선 및 B-B’선으로 자른 단면도이다.
도 8a 내지 도 8q는 본 발명의 실시예들에 따라 도 7의 단면들을 가지는 반도체 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 단면도이다.
도 1을 참조하면, 본 예에 따른 반도체 메모리 소자(100)는 기판(1) 상에 배치되는 제 1 전극(50)을 포함한다. 상기 제 1 전극(50) 상에는 제 2 전극(60)이 배치된다. 상기 제 1 전극(50)과 상기 제 2 전극(60) 사이에는 유전막(40)이 개재된다. 상기 제 1 전극(50), 상기 제 2 전극(60) 및 상기 유전막(40)은 캐패시터를 구성할 수 있다. 상기 기판(1)은 실리콘 단결정 기판 또는 SOI(Silicon on Insulator) 기판일 수 있다. 도시하지는 않았지만, 상기 기판(1)과 상기 제 1 전극(50) 사이에는 층간절연막, 트랜지스터, 콘택 플러그 및 배선 등이 개재될 수 있다. 상기 제 1 전극(50) 및 상기 제 2 전극(60)은 각각 독립적으로 불순물이 도핑된 폴리실리콘막, 불순물이 도핑된 실리콘 게르마늄막, 티타늄질화막과 같은 금속질화막, 그리고 텅스텐, 구리 및 알루미늄과 같은 금속막 중 적어도 하나를 포함할 수 있다. 상기 제 1 전극(50)은 하부 전극으로도 명명될 수 있다. 상기 제 2 전극(60)은 상부 전극으로도 명명될 수 있다.
상기 유전막(40)은 제 1 유전막(10)과 제 2 유전막(30)을 포함할 수 있다. 상기 제 1 유전막(10)은 상기 제 2 유전막(30)과 상기 제 1 전극(50) 사이에 개재될 수 있다. 상기 제 2 유전막(30)은 상기 제 1 유전막(10) 보다 우수한 열 안정성을 가지는 물질을 포함할 수 있다. 상기 제 2 유전막(30)은 상기 제 1 유전막(10)과 접하는 제 1 면(30a)과 상기 제 2 전극(60)과 접하는 제 2 면(30b)을 포함할 수 있다. 상기 제 2 유전막(30)은 바람직하게는 A금속, B금속, 및 산소를 포함할 수 있다. 상기 A금속의 산화막의 유전율은 상기 B금속의 산화막의 유전율보다 클 수 있다. 상기 A금속의 산화막의 결정립은 상기 B금속의 산화막의 결정립보다 클 수 있다. 상기 A금속은 바람직하게는 하프늄(Hf) 또는 지르코늄(Zr)일 수 있다. 상기 B금속은 바람직하게는 니오븀(Nb) 또는 알루미늄(Al)일 수 있다. 상기 제 2 유전막(30)은 바람직하게는 지르코늄 알루미늄 산화막, 하프늄 알루미늄 산화막, 지르코늄 니오븀 산화막 또는 하프늄 니오븀 산화막일 수 있다.
상기 제 1 유전막(10)의 유전율은 상기 제 2 유전막(30)의 유전율보다 높은 물질을 포함할 수 있다. 상기 제 1 유전막(10)은 바람직하게는 하프늄 산화막일 수 있다. 이때 상기 제 1 유전막(10)은 정방(tetragonal) 결정 구조를 가질 수 있으며 약 1Å ~15Å의 두께를 가질 수 있다. 상기 제 1 유전막(10)은 상기 유전막(40)의 전체 유전율을 보충하는 역할을 할 수 있다. 만약 상기 제 2 유전막(30)만으로도 상기 유전막(40)이 원하는 유전율 및 열안정성 등을 가질 수 있다면 상기 제 1 유전막(10)은 생략될 수도 있다.
상기 A금속이 지르코늄이고 상기 B금속이 알루미늄이고, 상기 제 1 유전막(10)이 하프늄 산화막으로 형성된다면, 이 경우는 상기 제 1 유전막(10)이 상기 A금속 및 상기 B금속을 배제하고 상기 A금속 및 상기 B금속과는 다른 C금속(즉, 하프늄)을 포함하는 예가 될 수 있다. 그러나 상기 A금속이 하프늄이라면 상기 제 1 유전막(10)은 생략되거나 또는 상기 A금속을 포함할 수 있다.
상기 제 2 유전막(30) 내에서 상기 B금속의 농도는 상기 제 2 면(30b)에서 제일 높고 상기 제 1 면(30a)에서 제일 낮을 수 있다. 상기 제 2 유전막(30) 내에서 상기 A금속의 농도는 상기 제 1 면(30a)에서 제일 높고 상기 제 2 면(30b)에서 제일 낮을 수 있다.
상기 제 2 유전막(30) 내에서는 상기 A금속과 상기 B금속의 원자들의 농도 구배에 따라 영역들을 구분할 수 있다. 구체적으로, 상기 제 2 유전막(30)은 상기 제 1 전극(50)에 인접한 제 1 A금속 영역(12), 상기 제 1 전극(50) 및 상기 제 2 전극(60)으로부터 동시에 이격된 제 1 B금속 영역(16), 상기 제 2 전극(60)에 인접한 제 2 B금속 영역(24), 및 상기 제 1 B금속 영역(16)과 상기 제 2 B금속 영역(24) 사이에 배치되는 제 2 A금속 영역(20)을 포함할 수 있다. 상기 제 1 및 제 2 A금속 영역들(12, 20)은 상기 A금속과 상기 산소를 포함하되 상기 B금속을 배제할 수 있다. 상기 A금속이 지르코늄일 경우 상기 제 1 및 제 2 A금속 영역들(12, 20)은 각각 제 1 및 제 2 지르코늄 영역들로 명명될 수도 있다. 상기 A금속이 하프늄일 경우 상기 제 1 및 제 2 A금속 영역들(12, 20)은 각각 제 1 및 제 2 하프늄 영역들로 명명될 수도 있다. 상기 제 1 및 제 2 B금속 영역들(16, 24)은 상기 B금속과 상기 산소를 포함하되 상기 A금속을 배제할 수 있다. 상기 B금속이 알루미늄일 경우 상기 제 1 및 제 2 B금속 영역들(16, 24)은 각각 제 1 및 제 2 알루미늄 영역들로 명명될 수도 있다. 상기 B금속이 니오븀일 경우 상기 제 1 및 제 2 B금속 영역들(16, 24)은 각각 제 1 및 제 2 니오븀 영역들로 명명될 수도 있다.
상기 제 1 B금속 영역(16)과 상기 제 1 A금속 영역(12) 간의 제 1 거리(D1)는 상기 제 1 B금속 영역(16)과 상기 제 2 A금속 영역(20) 간의 제 2 거리(D2) 보다 클 수 있다. 상기 제 1 B금속 영역(16)과 상기 제 1 A금속 영역(12) 사이에는 제 1 확산 영역(14)이 배치될 수 있다. 상기 제 1 B금속 영역(16)과 상기 제 2 A금속 영역(20) 사이에는 제 2 확산 영역(18)이 배치될 수 있다. 상기 제 2 A금속 영역(20)과 상기 제 2 B금속 영역(24) 사이에는 제 3 확산 영역(22)이 배치될 수 있다. 상기 제 1 내지 제 3 확산 영역들(14, 18, 22)은 각각 상기 A금속, 상기 B금속 및 상기 산소를 모두 포함할 수 있다. 상기 제 1 확산 영역(14)은 상기 제 2 확산 영역(18) 보다 넓을 수 있다. 즉, 상기 제 1 확산 영역(14)의 수직 폭(상기 제 1 거리(D1)에 해당)은 상기 제 2 확산 영역(18)의 수직 폭(상기 제 2 거리(D2)에 해당)보다 클 수 있다. 상기 A금속이 지르코늄, 상기 B금속이 알루미늄일 경우 상기 제 1 내지 제 3 확산 영역들(14, 18, 22)은 각각 제 1 내지 제 3 지르코늄 알루미늄 영역들로 명명될 수도 있다. 상기 A금속이 하프늄, 상기 B금속이 니오븀일 경우 상기 제 1 내지 제 3 확산 영역들(14, 18, 22)은 각각 제 1 내지 제 3 하프늄 니오븀 영역들로 명명될 수도 있다. 상기 제 3 확산 영역(22)은 상기 제 2 확산 영역(18) 보다 넓을 수 있다.
상기 제 2 유전막(30)은 결정질 상태일 수 있다. 상기 제 2 면(30b)의 표면 거칠기는 지르코늄 산화막의 표면 거칠기보다 작을 수 있다. 바람직하게는 상기 제 2 면(30b)의 표면 거칠기(Rq, root-mean-square roughness) 는 약 1nm~4.7nm일 수 있다. 상기 제 2 유전막(30)의 표면 거칠기가 상대적으로 작아 누설 전류가 감소 및 항복 전압 특성이 향상될 수 있다. 상기 유전막(40)은 상기 제 1 유전막(10)과 상기 제 2 유전막(30)을 포함하여, 고유전율과 우수한 열 안정성을 가지며 누설전류 감소 및 향상된 항복 전압 특성을 가질 수 있다. 이로써 반도체 메모리 소자의 신뢰성이 향상될 수 있다.
다음은 도 1의 반도체 메모리 소자의 제조 방법을 설명하기로 한다. 도 2a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 나타내는 순서도다. 도 3a 내지 도 3c는 본 발명의 실시예들에 따라 도 1의 반도체 메모리 소자를 제조하는 방법을 순차적으로 나타내는 단면도들이다.
도 2a 및 도 3a를 참조하면, 먼저 기판(1)을 준비한다. 상기 기판(1) 상에 제 1 전극(50)을 형성할 수 있다. 상기 제 1 전극(50)은 도전 물질로 형성될 수 있다. 상기 제 1 전극(50) 상에 제 1 유전막(10)을 형성할 수 있다. 상기 제 1 유전막(10)은 ALD(Atomic layer deposition)나 CVD(Chemical Vapor Deposition)와 같은 증착 공정을 진행하여 하프늄 산화막으로 형성될 수 있다.
ALD나 CVD와 같은 증착 공정을 진행하여 상기 제 1 유전막(10) 상에 제 1 A금속 산화막(12a)을 증착한다(제 1 단계, S11). 상기 제 1 A금속 산화막(12a)은 제 1 두께(T1)를 가지도록 형성될 수 있다. 상기 제 1 A금속 산화막(12a)은 비정질 상태로 증착될 수 있다. 상기 제 1 A금속 산화막(12a)은 바람직하게는 지르코늄 산화막 또는 하프늄 산화막일 수 있다.
ALD나 CVD와 같은 증착 공정을 진행하여 상기 제 1 A금속 산화막(12a) 상에 제 1 B금속 산화막(16a)을 증착시킬 수 있다(제 2 단계, S21). 상기 제 1 B금속 산화막(16a)은 제 2 두께(T2)를 가지도록 형성될 수 있다. 상기 제 2 두께(T2)는 상기 제 1 두께(T1)보다 작을 수 있다. 상기 제 1 B금속 산화막(16a)은 비정질 상태로 증착될 수 있다. 상기 제 1 B금속 산화막(16a)은 바람직하게는 알루미늄 산화막 또는 니오븀 산화막일 수 있다. 상기 제 1 A금속 산화막(12a)이 지르코늄 산화막이고 상기 제 1 B금속 산화막(16a)이 알루미늄 산화막인 경우, 결정화된 후에는 지르코늄 산화막의 결정립들이 알루미늄 산화막의 결정립들보다 크기에 알루미늄 산화막의 결정립들이 지르코늄산화막의 결정립들 사이의 틈을 채워주는 역할을 하기에, 표면 거칠기를 완하시킬 수 있다. 이로써 누설전류를 감소시킬 수 있다.
ALD나 CVD와 같은 증착 공정을 진행하여 상기 제 1 B금속 산화막(16a) 상에 제 2 A금속 산화막(20a)을 증착할 수 있다(제 3 단계, S31). 상기 제 2 A금속 산화막(20a)은 제 3 두께(T3)를 가지도록 형성될 수 있다. 상기 제 3 두께(T3)는 상기 제 1 두께(T1) 보다 작되 상기 제 2 두께(T2) 보다 클 수 있다. 상기 제 3 두께(T3)는 바람직하게는 상기 제 1 두께(T1)의 1/2일 수 있다. 상기 제 제 2 A금속 산화막(20a)은 비정질 상태로 증착될 수 있다. 상기 제 2 A금속 산화막(20a)은 바람직하게는 지르코늄 산화막 또는 하프늄 산화막일 수 있다.
도 2a 및 도 3b를 참조하면, 어닐링 공정을 진행한다(제 4 단계, S41). 상기 어닐링 공정은 질소, 아르곤 및 산소 중 적어도 하나의 가스를 공급하여 진행될 수 있다. 이때 질소나 아르곤은 상기 제 1 전극(50)의 산화를 방지하거나 저감하는 역할을 할 수 있다. 상기 산소는 상기 제 1 및 제 2 A금속 산화막(12a, 20a) 및 상기 제 1 B금속 산화막(16a)에 결합된 산소가 분리되어 대기중으로 아웃개싱되는 것을 막거나 저감시키는 역할을 할 수 있다. 상기 어닐링 공정은 350~500℃에서 진행될 수 있다. 상기 어닐링 공정에 의해 상기 제 1 B금속 산화막(16a) 내에 포함된 상기 B금속이 상기 제 1 및 제 2 A금속 산화막(12a, 20a) 내로 확산되어 제 1 확산 영역(14)과 상기 제 2 확산 영역(18)이 형성될 수 있다. 상기 제 1 A금속 산화막(12a)이 상기 제 2 A금속 산화막(20a) 보다 두껍기에 상기 제 1 확산 영역(14)의 수직 폭(제 1 거리(D1)에 해당)은 상기 제 2 확산 영역(18)의 수직 폭(제 2 거리(D2)에 해당) 보다 넓게 형성될 수 있다. 상기 제 1 및 제 2 확산 영역들(14,18)은 상기 A금속, 상기 B금속 및 상기 산소를 포함할 수 있다.
상기 제 1 및 제 2 A금속 산화막(12a, 20a) 및 상기 제 1 B금속 산화막(16a) 간의 경계는 불분명해질 수 있다. 이로써 상기 제 1 확산 영역(14)과 상기 제 1 유전막(10) 사이에는 제 1 A금속 영역(12)이, 상기 제 1 확산 영역(14)과 상기 제 2 확산 영역(18) 사이에는 제 1 B금속 영역(16)이, 그리고 상기 제 2 확산 영역(18) 상에는 제 2 A금속 영역(20)이 형성될 수 있다. 이로써 제 2 예비 유전막(25)이 형성될 수 있다. 상기 어닐링 공정에 의해 상기 제 2 예비 유전막(25)은 결정질 상태로 바뀔 수 있다. 상기 어닐링 공정 시간 및 온도를 조절하여 상기 제 2 예비 유전막(25) 내에서 상기 A금속과 상기 B금속의 농도 구배가 존재하도록 할 수 있다.
도 2a 및 도 3c를 참조하면, ALD나 CVD와 같은 증착 공정을 진행하여 상기 제 2 예비 유전막(25) 상에 제 3 A금속 산화막(22a)을 증착한다(제 5 단계, S51). 제 3 A금속 산화막(22a)은 비정질 상태로 증착될 수 있다. 상기 제 3 A금속 산화막(22a)은 제 4 두께(T4)를 가지도록 형성될 수 있다. 상기 제 4 두께(T4)는 상기 제 1 두께(T1) 보다 작을 수 있다. 예를 들면 상기 제 3 두께(T3)과 상기 제 4 두께(T4)를 합하면 상기 제 1 두께(T1)와 같을 수 있다. 상기 제 4 두께(T4)는 바람직하게는 상기 제 1 두께(T1)의 1/2일 수 있다. 상기 제 3 A금속 산화막(22a)은 바람직하게는 지르코늄 산화막 또는 하프늄 산화막일 수 있다. 상기 제 2 예비 유전막(25)이 결정질 상태로 바뀐 상태에서 상기 제 3 A금속 산화막(22a)이 상기 제 1 두께(T1) 보다 상대적으로 얇은 제 4 두께(T4)로 형성되므로 상대적으로 작은 결정립을 가질 수 있다. 이로써 최종 형성된 상기 제 2 유전막(30)의 상기 제 2 면(30b)의 표면 거칠기가 감소할 수 있다.
상기 제 3 A금속 산화막(22a)은 상기 제 2 예비 유전막(25)의 상기 제 2 A금속 영역(20)과 접할 수 있다. 상기 제 2 A금속 영역(20)은 상기 B금속을 포함하지 않기에 실질적으로 상기 제 3 A금속 산화막(22a)과 동일한 물질 및 구조로 이루어질 수 있다. 따라서 상기 제 3 A금속 산화막(22a)을 증착한 후에는 상기 제 3 A금속 산화막(22a)과 상기 제 2 A금속 영역(20) 간의 경계를 구분할 수 없다.
계속해서, ALD나 CVD와 같은 증착 공정을 진행하여 상기 제 3 A금속 산화막(22a) 상에 제 2 B금속 산화막(24a)을 증착한다(제 6 단계, S61). 상기 제 2 B금속 산화막(24a)은 바람직하게는 알루미늄 산화막 또는 니오븀 산화막일 수 있다. 상기 제 2 B금속 산화막(24a)은 비정질 상태로 증착될 수 있다. 상기 제 2 B금속 산화막(24a)은 제 5 두께(T5)를 가지도록 형성될 수 있다. 상기 제 5 두께(T5)는 상기 제 1, 3 및 4 두께들(T1, T3, T4) 보다 작을 수 있다. 상기 제 5 두께(T5)는 상기 제 2 두께(T2)와 같거나 보다 클 수 있다.
후속으로 도 3c와 도 1을 참조하면, 상기 제 2 B금속 산화막(24a) 상에 상기 제 2 전극(60)을 형성할 수 있다. 상기 제 2 전극(60)은 도전 물질로 형성될 수 있다. 상기 제 2 전극(60)을 형성하기 위한 증착 공정의 공정 온도에 의해 상기 제 2 B금속 산화막(24a) 내에 포함된 상기 B금속이 상기 제 3 A금속 산화막(22a) 속으로 확산되면서 제 3 확산 영역(22)이 형성될 수 있다. 상기 증착 공정의 공정 온도에 의해 상기 제 3 A금속 산화막(22a)과 상기 제 2 B금속 산화막(24a)은 결정질 상태로 바뀔 수 있다. 또한 상기 제 2 B금속 산화막(24a)의 일부분은 제 2 B금속 영역(24)으로 바뀔 수 있다. 이로써 제 2 유전막(30)을 완성할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법에서는 어닐링 공정(제 4 단계, S41)이 제 2 A금속 산화막 증착(제 3 단계, S31)과 제 3 A금속 산화막 증착(제 5 단계, S51) 사이에 진행되어, 어닐링 공정이 없는 경우에 비하여, 최종 형성된 상기 제 2 유전막(30)의 제 2 면(30b)의 표면 거칠기가 감소할 수 있다. 이로써 상기 유전막(40)의 누설전류가 감소될 수 있다.
도시하지는 않았지만, 상기 제 3 확산 영역(22)을 형성하기 위한 추가적인 어닐링 공정이 상기 제 2 B금속 산화막 증착(제 6 단계, S61)과 상기 제 2 전극 형성 사이에 진행될 수도 있다. 추가적인 어닐링 공정이 상기 제 1 B금속 산화막 증착(제 2 단계, S21)과 상기 제 2 A금속 산화막 증착(제 3 단계, S31) 사이에 진행될 수도 있다. 상기 제 1 단계(S11) 내지 상기 제 6 단계(S61)이 하나의 사이클을 이루며 상기 사이클이 복수회 반복될 수도 있다. 이로써 원하는 두께의 제 2 유전막(30)을 형성할 수 있다.
도 2b는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 나타내는 순서도다. 도 2b는, 도 2a에서 A금속을 지르코늄으로, B금속을 알루미늄으로 한정한 예를 나타낸다.
도 2b 및 도 3a를 참조하면, 기판(1) 상에 제 1 전극(50)과 제 1 유전막(10)을 형성할 수 있다. 상기 제 1 유전막(10) 상에 비정질 상태의 제 1 지르코늄산화막(12a)을 제 1 두께(T1)로 증착한다(S10). 상기 제 1 지르코늄산화막(12a) 상에 비정질 상태의 제 1 알루미늄산화막(16a)을 제 2 두께(T2)로 증착한다(S20). 상기 제 1 알루미늄산화막(16a) 상에 비정질 상태의 제 2 지르코늄산화막(20a)을 제 3 두께(T3)로 증착한다(S30). 상기 제 1 내지 제 3 두께들(T1, T2, T3) 관계는 위에서 설명한 바와 같을 수 있다.
도 2b 및 도 3b를 참조하면, 어닐링 공정을 진행한다(S40). 이로써 상기 제 1 알루미늄산화막(16a) 내의 알루미늄 원자들이 상기 제 1 및 제 2 지르코늄산화막들(12a, 20a) 속으로 확산되어 제 1 및 제 2 확산 영역들(14, 18)이 형성될 수 있다. 또한 제 1 및 제 2 지르코늄 영역들(12, 20)과 제 1 알루미늄 영역(16)이 형성될 수 있다. 이로써 제 2 예비 유전막(25)이 형성되며 결정질 상태가 될 수 있다.
도 2b 및 도 3c를 참조하면, 상기 제 2 예비 유전막(25) 상에 비정질 상태의 제 3 지르코늄산화막(22a)을 제 4 두께(T4)로 형성한다(S50). 상기 제 3 지르코늄산화막(22a) 상에 제 2 알루미늄산화막(24a)을 제 5 두께(T5)로 형성한다. 그리고 도 1과 같이 상기 제 2 알루미늄산화막(24a) 상에 제 2 전극(60)을 형성할 수 있다. 구체적인 방법 및 구조 변화는 도 2a를 참조하여 설명한 바와 동일/유사할 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 나타내는 순서도다. 도 5a 내지 도 5d는 본 발명의 실시예들에 따른 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 4 및 도 5a를 참조하면, 기판(1) 상에 제 1 전극(50)을 형성한다. 상기 제 1 전극(50) 상에 제 1 A금속 산화막(12a)을 제 1 두께(T1)로 증착한다(제 1 단계, S12). 상기 제 1 A금속 산화막(12a)은 지르코늄 산화막 또는 하프늄 산화막일 수 있다. 상기 제 1 A금속 산화막(12a)은 비정질 상태로 증착될 수 있다. 상기 제 1 A금속 산화막(12a) 상에 제 1 B금속 산화막(16a)을 제 2 두께(T2)로 증착한다(제 2 단계, S22). 상기 제 2 두께(T2)는 상기 제 1 두께(T1) 보다 작다. 상기 제 1 B금속 산화막(16a)은 비정질 상태로 증착될 수 있다. 상기 제 1 B금속 산화막(16a)은 알루미늄 산화막 또는 니오븀 산화막일 수 있다. 도 5a에서 도시하지는 않았지만, 상기 제 1 A금속 산화막(12a)을 형성하기 전에 상기 제 1 전극(50) 상에 도 3a의 제 1 유전막(10)을 형성할 수 있다.
도 4 및 도 5b를 참조하면, 제 1 어닐링 공정을 진행한다(제 3 단계, S32). 이로써 상기 제 1 B금속 산화막(16a) 속의 상기 B금속이 상기 제 1 A금속 산화막(12a) 속으로 확산하여 제 1 확산 영역(14)이 형성될 수 있다. 또한 상기 제 1 A금속 산화막(12a)의 일부분은 제 1 A금속 영역(12)으로 바뀌고 상기 제 1 B금속 산화막(16a)의 일부분은 제 1 B금속 영역(16)으로 바뀔 수 있다. 이로써 예비 유전막(26)이 형성될 수 있다. 상기 제 1 어닐링 공정은 산소, 질소 및 아르곤 중 적어도 하나를 공급하여 350~500℃의 온도에서 진행될 수 있다. 상기 제 1 어닐링 공정의 온도와 시간을 조절하여 상기 예비 유전막(26) 내에서 상기 B금속의 농도 구배가 발생하도록 할 수 있다.
도 4 및 도 5c를 참조하면, 상기 예비 유전막(26) 상에 제 6 두께(T6)로 제 2 A금속 산화막(20a)을 증착한다(제 4 단계, S42). 상기 제 6 두께(T6)는 상기 제 2 두께(T2)보다 클 수 있다. 상기 제 6 두께(T6)는 상기 제 1 두께(T1)와 거의 동일할 수 있다. 상기 제 6 두께(T6)는 도 3a의 제 3 두께(T3)와 도 3c의 제 4 두께(T4)의 합일 수 있다. 상기 제 2 A금속 산화막(20a)은 바람직하게는 지르코늄 산화막 또는 하프늄 산화막일 수 있다. 상기 제 2 A금속 산화막(20a)은 비정질 상태로 증착될 수 있다. 상기 제 2 A금속 산화막(20a) 상에 제 5 두께(T5)로 제 2 B금속 산화막(24a)을 증착한다(제 5 단계, S52). 상기 제 5 두께(T5)는 상기 제 6 두께(T6) 보다 작다. 상기 제 2 B금속 산화막(24a)은 비정질 상태로 증착될 수 있다. 상기 제 2 B금속 산화막(24a)은 알루미늄 산화막 또는 니오븀 산화막일 수 있다.
도 4 및 도 5d를 참조하면, 제 2 어닐링 공정을 진행한다(제 6 단계, S62). 이로써 상기 제 2 B금속 산화막(24a) 속의 상기 B금속이 상기 제 2 A금속 산화막(20a) 속으로 확산하여 제 3 확산 영역(22)이 형성될 수 있다. 또한 상기 제 1 B금속 영역(16) 속의 상기 B금속이 상기 제 2 A금속 산화막(20a) 속으로 확산하여 제 2 확산 영역(18)이 형성될 수 있다. 상기 제 2 A금속 산화막(20a)의 일부분은 제 2 A금속 영역(20)으로 바뀌고 상기 제 2 B금속 산화막(24a)의 일부분은 제 2 B금속 영역(24)으로 바뀔 수 있다. 이로써 유전막(31)이 형성될 수 있다. 상기 제 2 어닐링 공정은 산소, 질소 및 아르곤 중 적어도 하나를 공급하여 350~500℃의 온도에서 진행될 수 있다. 상기 제 2 어닐링 공정의 온도와 시간을 조절하여 상기 유전막(31) 내에서 상기 B금속의 농도 구배가 발생하도록 할 수 있다. 상기 유전막(31) 내에서 상기 제 2 확산 영역(18)의 수직 폭은 상기 제 1 확산 영역(14) 및 상기 제 3 확산 영역(22) 보다 작을 수 있다. 후속으로 상기 유전막(31) 상에 제 2 전극을 형성할 수 있다. 도 5d에서 상기 A금속과 상기 B금속의 농도 구배는 도 1에 개시된 농도 프로파일과 동일할 수 있다.
도시하지는 않았지만, 도 4의 상기 제 1 단계(S12)부터 상기 제 6 단계(S62)를 하나의 사이클로 하고, 상기 사이클을 복수회 반복할 수 있다.
또한 도시하지는 않았지만, 도 2a, 도 2b, 도 4에 개시된 반도체 메모리 소자의 제조 방법은 캐패시터의 유전막뿐만 아니라 게이트 패턴의 게이트 절연막을 형성할 때도 적용될 수 있다. 즉, 도 1의 유전막(40) 또는 도 5d의 유전막(31)은 게이트 절연막일 수 있다. 이때에는 상기 제 1 전극(50)은 생략되고 상기 제 2 전극(60)이 게이트 전극에 대응될 수 있다.
다음은 본 발명의 실시예들에 따른 유전막을 가지는 반도체 메모리 소자의 구체적인 예를 살펴보기로 한다. 도 6는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 7은 도 6를 A-A'선 및 B-B'선으로 자른 단면도이다.
도 6 및 도 7을 참조하면, 기판(301)에 소자분리 패턴들(302)이 배치되어 활성부들(ACT)을 정의할 수 있다. 상기 활성부들(ACT)의 각각은 고립된 형상을 가질 수 있다. 상기 활성부들(ACT)은 각각 평면적으로 제 1 방향(X1)으로 길쭉한 바(bar) 형태일 수 있다. 평면적 관점에서, 상기 활성부들(ACT)은 상기 소자분리 패턴들(302)에 의해 둘러싸인 상기 기판(301)의 일부분들에 각각 해당할 수 있다. 상기 기판(301)은 반도체 물질을 포함할 수 있다. 상기 활성부들(ACT)은 상기 제 1 방향(X1)에서 서로 평행하도록 배열되되, 하나의 활성부들(ACT)의 단부는 이에 이웃하는 다른 활성부들(ACT)의 중심에 인접하도록 배열될 수 있다.
워드라인들(WL)이 상기 활성부들(ACT)을 가로지를 수 있다. 상기 워드라인들(WL)은 상기 소자분리 패턴들(302) 및 상기 활성부들(ACT)에 형성된 그루브들 내에 배치될 수 있다. 상기 워드라인들(WL)은 상기 제 1 방향(X1)과 교차하는 제 2 방향(X2)과 평행할 수 있다. 상기 워드라인들(WL)은 도전 물질로 형성될 수 있다. 게이트 유전막(307)이 상기 각 워드라인들(WL)과 상기 각 그루브들의 내면 사이에 배치될 수 있다. 도시하지는 않았지만, 상기 그루브들의 바닥은 상기 소자분리 패턴들(302) 내에서 상대적으로 깊고 상기 활성부들(ACT) 내에서 상대적으로 얕을 수 있다. 상기 게이트 유전막(307)은 열 산화물, 실리콘 질화물, 실리콘 산화질화물, 및 고유전물 중에서 적어도 하나를 포함할 수 있다. 상기 워드라인들(WL)의 하부면은 굴곡질 수 있다.
한 쌍의 워드라인들(WL) 사이의 상기 각 활성부들(ACT) 내에 제 1 도핑된 영역(312a)이 배치될 수 있으며, 상기 각 활성부들(ACT)의 양 가장자리 영역들 내에 한 쌍의 제 2 도핑된 영역들(312b)이 각각 배치될 수 있다. 상기 제 1 및 제 2 도핑된 영역들(312a, 312b)에는 예를 들면 N형의 불순물이 도핑될 수 있다. 상기 제 1 도핑된 영역(312a)은 공통 드레인 영역에 해당될 수 있고 상기 제 2 도핑된 영역들(312b)은 소오스 영역에 해당될 수 있다. 상기 각 워드라인들(WL) 및 이에 인접한 제 1 및 제 2 도핑된 영역들(312a, 312b)은 트랜지스터를 구성할 수 있다. 상기 워드라인들(WL)은 상기 그루브들 내에 배치됨으로써, 상기 워드라인들(WL) 아래의 채널 영역의 채널 길이는 제한된 평면적 내에서 증가될 수 있다. 따라서, 단채널 효과 등을 최소화할 수 있다.
상기 워드라인들(WL)의 상부면은 상기 활성부들(ACT)의 상부면 보다 낮을 수 있다. 워드라인 캐핑 패턴(310)이 상기 각 워드라인들(WL) 상에 배치될 수 있다. 상기 워드라인 캐핑 패턴들(310)은 상기 워드라인들(WL)의 길이 방향을 따라 연장된 라인 형태를 가질 수 있으며, 상기 워드라인들(WL)의 상부면 전체를 덮을 수 있다. 상기 워드라인 캐핑 패턴들(310)은 상기 워드라인들(WL) 위의 상기 그루브들을 채울 수 있다. 상기 워드라인 캐핑 패턴(310)은 예를 들면 실리콘 질화막으로 형성될 수 있다.
상기 기판(301) 상에는 층간 절연 패턴(305)이 배치될 수 있다. 상기 층간 절연 패턴(305)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중에서 선택되는 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다. 상기 층간 절연 패턴(305)은 평면상 서로 이격된 섬 형태로 형성될 수 있다. 상기 층간 절연 패턴(305)은 인접하는 두 개의 활성부들(ACT)의 단부들을 동시에 덮도록 형성될 수 있다.
상기 기판(301), 상기 소자분리 패턴(302) 및 상기 워드라인 캐핑 패턴(310)의 상부는 일부 리세스되어 제 1 리세스 영역(R1)이 형성될 수 있다. 상기 제 1 리세스 영역(R1)은 도 1a의 평면도상 그물망 형태를 구성할 수 있다. 상기 제 1 리세스 영역(R1)의 측벽은 상기 층간 절연 패턴(305)의 측벽과 정렬될 수 있다.
비트라인들(BL)이 상기 층간 절연 패턴(305) 상에 배치될 수 있다. 상기 비트라인들(BL)은 상기 워드라인 캐핑 패턴들(310) 및 워드라인들(WL)을 가로지를 수 있다. 도 6에 개시된 바와 같이, 상기 비트라인들(BL)은 상기 제 1 및 제 2 방향들(X1, X2)과 교차하는 제 3 방향(X3)과 평행할 수 있다. 상기 비트라인들(BL)은 차례로 적층된 비트라인 폴리실리콘 패턴(330), 비트라인 오믹 패턴(331) 및 비트라인 금속 함유 패턴(332)을 포함할 수 있다. 상기 비트라인 폴리실리콘 패턴(330)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 상기 비트라인 오믹 패턴(331)은 금속실리사이드막을 포함할 수 있다. 상기 비트라인 금속 함유 패턴(332)은 금속(ex, 텅스텐, 티타늄, 탄탈륨 등) 및 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다. 상기 비트라인들(BL) 상에는 각각 비트라인 캐핑 패턴(337)이 배치될 수 있다. 상기 비트라인 캐핑 패턴들(337)은 실리콘질화막과 같은 절연 물질로 형성될 수 있다.
상기 비트라인들(BL)과 교차하는 상기 제 1 리세스 영역(R1) 안에는 비트라인 콘택들(DC)이 배치될 수 있다. 상기 비트라인 콘택들(DC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 도 1b의 B-B’ 단면에서 상기 비트라인 콘택(DC)의 일 측벽은 상기 층간 절연 패턴(305)의 측면과 접할 수 있다. 도 6의 평면도를 보면, 상기 층간 절연 패턴(305)과 접하는 상기 비트라인 콘택(DC)의 측면은 오목할 수 있다. 상기 비트라인 콘택(DC)은 상기 제 1 도핑된 영역(312a)과 상기 비트라인(BL)을 전기적으로 연결시킬 수 있다.
하부 매립 절연 패턴(341)은 상기 비트라인 콘택(DC)가 배치되지 않는 상기 제 1 리세스 영역(R1) 안에 배치될 수 있다. 상기 하부 매립 절연 패턴(341)는 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막을 포함하는 그룹에서 선택되는 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다.
인접한 한 쌍의 상기 비트라인들(BL) 사이에 스토리지 노드 콘택들(BC)이 배치될 수 있다. 상기 스토리지 노드 콘택들(BC)은 서로 이격될 수 있다. 상기 스토리지 노드 콘택들(BC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 상기 스토리지 노드 콘택들(BC)의 상부면은 오목할 수 있다. 상기 비트라인들(BL) 사이에서 상기 스토리지 노드 콘택들(BC) 사이에는 절연 패턴(미도시)이 배치될 수 있다.
상기 비트라인(BL)과 상기 스토리지 노드 콘택(BC) 사이에는 비트라인 스페이서(SP)가 개재될 수 있다. 상기 비트라인 스페이서(SP)는 갭 영역(GP)에 의해 서로 이격된 제 1 서브 스페이서(321)과 제 2 서브 스페이서(325)를 포함할 수 있다. 상기 갭 영역(GP)은 에어 갭 영역으로도 명명될 수 있다. 상기 제 1 서브 스페이서(321)는 상기 비트라인(BL)의 측벽과 상기 비트라인 캐핑 패턴(337)의 측벽을 덮을 수 있다. 상기 제 2 서브 스페이서(325)는 상기 스토리지 노드 콘택(BC)에 인접할 수 있다. 상기 제 1 서브 스페이서(321)과 상기 제 2 서브 스페이서(325)는 동일한 물질을 포함할 수 있다. 예를 들면 상기 제 1 서브 스페이서(321)과 상기 제 2 서브 스페이서(325)는 실리콘 질화막을 포함할 수 있다.
상기 제 2 서브 스페이서(325)의 하부면은 상기 제 1 서브 스페이서(321)의 하부면 보다 낮을 수 있다. 상기 제 2 서브 스페이서(325)의 상단의 높이는 상기 제 1 서브 스페이서(321)의 상단의 높이 보다 낮을 수 있다. 이로써 후속의 랜딩 패드(LP)의 형성 마진이 늘어날 수 있다. 이로써 상기 랜딩 패드(LP)와 스토리지 노드 콘택(BC) 간의 연결이 안되는 것을 방지할 수 있다. 상기 제 1 서브 스페이서(321)는 연장되어 상기 비트라인 콘택(DC)의 측벽, 그리고 상기 제 1 리세스 영역(R1)의 측벽과 바닥을 덮을 수 있다. 즉, 상기 제 1 서브 스페이서(321)는 상기 비트라인 콘택(DC)과 상기 하부 매립 절연 패턴(341) 사이, 상기 워드라인 캐핑 패턴(310)과 상기 하부 매립 절연 패턴(341) 사이, 상기 기판(301)과 상기 하부 매립 절연 패턴(341) 사이 그리고 상기 소자분리 패턴(302)과 상기 하부 매립 절연 패턴(341) 사이에 개재될 수 있다.
상기 스토리지 노드 콘택(BC) 상에는 스토리지 노드 오믹층(309)이 배치된다. 상기 스토리지 노드 오믹층(309)은 금속실리사이드를 포함할 수 있다. 상기 스토리지 노드 오믹층(309), 상기 제 1 및 제 2 서브 스페이서들(321, 325), 상기 비트라인 캐핑 패턴(337)은 확산 방지 패턴(311a)으로 콘포말하게 덮일 수 있다. 상기 확산 방지 패턴(311a)은 티타늄질화막, 탄탈륨 질화막과 같은 금속 질화물을 포함할 수 있다. 상기 확산 방지 패턴(311a) 상에는 랜딩 패드(LP)가 배치된다. 상기 랜딩 패드(LP)는 텅스텐과 같은 금속 함유 물질로 형성될 수 있다. 상기 랜딩 패드(LP)의 상부는 상기 비트라인 캐핑 패턴(337)의 상부면을 덮으며 상기 스토리지 노드 콘택(BC)보다 넓은 폭을 가질 수 있다. 상기 랜딩 패드(LP)의 중심은 상기 스토리지 노드 콘택(BC)의 중심으로부터 상기 제 2 방향(X2)으로 쉬프트(shift)될 수 있다. 상기 비트라인(BL)의 일부는 상기 랜딩 패드(LP)와 수직적으로 중첩될 수 있다. 상기 비트라인 캐핑 패턴(337)의 일 상부 측벽은 상기 랜딩 패드(LP)와 중첩될 수 있으며 제 3 서브 스페이서(327)로 덮일 수 있다. 상기 비트라인 캐핑 패턴(337)의 다른 상부 측벽에는 제 2 리세스 영역(R2)이 형성될 수 있다.
제 1 캐핑 패턴(358a)은 이웃하는 상기 랜딩 패드들(LP)의 상부 측벽들을 덮으며 이들을 서로 연결할 수 있다. 상기 제 1 캐핑 패턴(358a)은 위치에 따라 일정한 두께를 가질 수 있다. 상기 제 1 캐핑 패턴(358a)은 상기 랜딩 패드들(LP) 사이에서 제 3 리세스 영역(R3)을 가질 수 있다. 상기 제 3 리세스 영역(R3)은 제 2 캐핑 패턴(360a)으로 채워질 수 있다. 상기 제 1 및 제 2 캐핑 패턴들(358a, 360a)은 각각 독립적으로 실리콘 질화막, 실리콘 산화막, 실리콘 산화질화막 또는 다공성 막을 포함할 수 있다. 상기 제 1 캐핑 패턴(358a)의 다공성은 상기 제 2 캐핑 패턴(360a)의 다공성 보다 클 수 있다. 상기 제 1 및 제 2 캐핑 패턴들(358a, 360a)의 상부면들은 상기 랜딩 패드들(LP)의 상부면들과 공면을 이룰 수 있다.
상기 제 1 및 제 2 서브 스페이서들(321, 325) 사이의 상기 갭 영역(GP)은 상기 랜딩 패드들(LP) 사이로 연장될 수 있다. 상기 갭 영역(GP)에 의해 상기 제 1 캐핑 패턴(358a)의 하부면이 노출될 수 있다. 상기 갭 영역(GP)은 상기 확산 방지 패턴(311a) 쪽으로 연장될 수 있다. 즉, 상기 랜딩 패드(LP)와 상기 비트라인 캐핑 패턴(337) 사이에서 상기 확산 방지 패턴(311a)의 측벽이 리세스될 수 있다. 상기 갭 영역(GP)에 의해 상기 비트라인 캐핑 패턴(337)의 상부면과 상기 랜딩 패드(LP)의 하부면이 일부 노출될 수 있다.
상기 랜딩 패드들(LP) 상에는 각각 하부 전극들(BE)이 배치될 수 있다. 상기 하부 전극(BE)은 불순물이 도핑된 폴리실리콘, 티타늄질화막과 같은 금속 질화막, 및 텅스텐, 알루미늄 및 구리와 같은 금속막 중 적어도 하나를 포함할 수 있다. 상기 하부 전극(BE)은 원기둥 형태이거나 또는 속이 빈 실린더나 컵 형태를 가질 수 있다. 이웃하는 하부 전극들(BE)의 상부 측벽들은 지지 패턴(374a)으로 연결될 수 있다. 상기 지지 패턴(374a)은 실리콘 질화막, 실리콘 산화막, 실리콘산화질화막과 같은 절연물질을 포함할 수 있다. 상기 지지 패턴(374a)은 지지홀(374h)을 포함할 수 있다. 상기 지지홀(374h)은 인접하는 하부 전극들(BE)의 측벽을 노출시킬 수 있다.
상기 하부전극들(BE) 사이에서 상기 제 1 및 제 2 캐핑 패턴들(358a, 360a)의 상부면들은 식각 저지막(370)으로 덮일 수 있다. 상기 식각 저지막(270)은 예를 들면 실리콘 질화막, 실리콘 산화막, 실리콘산화질화막과 같은 절연물질을 포함할 수 있다. 상기 하부전극들(BE) 표면, 상기 지지 패턴(374a)의 표면은 유전막(DL)으로 덮일 수 있다. 상기 유전막(DL)은 도 1 또는 도 5d를 참조하여 설명한 유전막(40)과 동일할 수 있다. 상기 유전막(40)은 상부 전극(UE)으로 덮일 수 있다. 상기 상부 전극(UE)은 불순물이 도핑된 폴리실리콘막, 불순물이 도핑된 실리콘게르마늄막, 티타늄질화막과 같은 금속 질화막, 및 텅스텐, 알루미늄 및 구리와 같은 금속막 중 적어도 하나를 포함할 수 있다. 상기 하부전극(BE), 상기 유전막(DL) 및 상기 상부전극(UE)은 캐패시터(CAP)를 구성할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 장치에서는 상기 갭 영역(GP)이 상기 제 1 및 제 2 서브 스페이서들(321, 325) 상부에서 막히지 않고 상기 랜딩 패드들(LP) 사이로도 연장되어, 상기 제 1 및 제 2 서브 스페이서들(321, 325) 사이의 상기 갭 영역(GP)의 공간을 안정적으로 확보할 수 있다. 상기 갭 영역(GP)에 의해, 공기/기체/진공의 유전율은 실리콘 산화물보다 낮기에, 상기 비트라인(BL)과 상기 스토리지 노드 콘택(BC) 사이의 기생 정전용량을 감소시킬 수 있다. 또한 상기 랜딩 패드들(LP) 간의 기생 정전용량을 감소시킬 수 있다. 또한 본 발명의 실시예들에 따른 반도체 메모리 장치에서는 상기 유전막(DL)을 포함하여 누설전류가 감소되고 고유전율과 열안정성을 가질 수 있다. 이로써 반도체 소자의 신뢰성이 향상될 수 있다.
도 8a 내지 도 8q는 본 발명의 실시예들에 따라 도 7의 단면들을 가지는 반도체 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 8a를 참조하면, 기판(301)에 소자분리 패턴들(302)을 형성하여, 활성부들(ACT)을 정의할 수 있다. 상기 기판(301)에 소자분리 트렌치를 형성할 수 있으며, 상기 소자분리 패턴들(302)는 상기 소자분리 트렌치를 채울 수 있다. 상기 활성부들(ACT) 및 소자분리 패턴들(302)을 패터닝하여, 그루브들을 형성할 수 있다. 이때 상기 기판(301)과 상기 소자분리 패턴들(302)에 대한 식각 조건을 조절하여 상기 소자분리 패턴들(302)이 상기 기판(301) 보다 식각이 잘되도록 할 수 있다. 이로써 상기 그루브들의 바닥면은 굴곡질 수 있다.
상기 그루브들 안에 각각 워드라인들(WL)을 형성할 수 있다. 한 쌍의 상기 워드라인들(WL)이 상기 각 활성부들(ACT)를 가로지를 수 있다. 도 6에 개시된 바와 같이, 상기 한 쌍의 워드라인들(WL)로 인하여 상기 각 활성부들(ACT)는 제 1 소오스/드레인 영역(SDR1) 및 한 쌍의 제 2 소오스/드레인 영역들(SDR2)로 구분될 수 있다. 상기 제 1 소오스/드레인 영역(SDR1)은 상기 한 쌍의 워드라인들(WL) 사이에 정의될 수 있으며, 상기 한 쌍의 제 2 소오스/드레인 영역들(SDR2)은 상기 각 활성부들(ACT)의 양 가장자리 영역들에 정의될 수 있다.
상기 워드라인들(WL)을 형성하기 전에 게이트 유전막(307)을 상기 그루브들의 내면 상에 형성할 수 있다. 상기 게이트 유전막(307)은 열산화 공정, 화학기상 증착 공정 및/또는 원자층 증착 공정으로 형성될 수 있다. 게이트 도전막을 적층하여 상기 그루브들을 채우고 에치백하여 상기 워드라인들(WL)을 형성할 수 있다. 상기 워드라인들(WL)의 상부면들은 상기 활성부들(ACT)의 상부면들 보다 낮도록 리세스 될 수 있다. 상기 기판(301) 상에 예를 들면 실리콘 질화막과 같은 절연막을 적층하여 상기 그루브들을 채우고 식각하여 상기 워드라인들(WL) 상에 각각 워드라인 캐핑 패턴(310)을 형성할 수 있다.
도 8b를 참조하면, 상기 워드라인 캐핑 패턴들(310)과 상기 소자분리 패턴(302)을 마스크로 사용하여 상기 활성부들(ACT)에 도펀트들을 주입하여 제 1 및 제 2 도핑된 영역들(312a, 312b)을 형성할 수 있다. 상기 제 1 도핑된 영역(312a) 및 제 2 도핑된 영역들(312b)은 도 8a의 상기 제 1 소오스/드레인 영역(SDR1) 및 상기 제 2 소오스/드레인 영역들(SDR2) 내에 각각 형성될 수 있다. 상기 기판(301)의 전면 상에 절연막과 제 1 폴리실리콘막을 차례대로 적층할 수 있다. 상기 제 1 폴리실리콘막을 패터닝하여 폴리실리콘 마스크 패턴(330a)을 형성할 수 있다. 상기 폴리실리콘 마스크 패턴(330a)을 식각 마스크로 이용하여 상기 절연막, 상기 소자분리 패턴(302), 상기 기판(301) 및 상기 워드라인 캐핑 패턴(310)을 식각하여 제 1 리세스 영역(R1)을 형성하는 동시에 층간 절연 패턴(305)을 형성할 수 있다. 상기 층간 절연 패턴(305)은 복수개의 서로 이격된 섬 형태로 형성될 수 있다. 상기 층간 절연 패턴(305)은 이웃하는 두 개의 활성부들(ACT)의 단부들을 동시에 덮도록 형성될 수 있다. 상기 제 1 리세스 영역(R1)는 평면적으로 그물망 형태로 형성될 수 있다. 상기 제 1 리세스 영역(R1)는 상기 제 1 도핑된 영역들(312a)을 노출시킬 수 있다.
도 8c를 참조하면, 상기 기판(301)의 전면 상에 제 2 폴리실리콘막(329)을 적층하여 상기 제 1 리세스 영역(R1)을 채울 수 있다. 그리고 상기 제 2 폴리실리콘막(329)에 대해 평탄화 식각 공정을 진행하여 상기 폴리실리콘 마스크 패턴(330a) 상의 상기 제 2 폴리실리콘막(329)을 제거하고 상기 폴리실리콘 마스크 패턴(330a)의 상부면을 노출시킬 수 있다. 상기 폴리실리콘 마스크 패턴(330a)과 상기 제 2 폴리실리콘막(329) 상에 비트라인 오믹층(331a), 비트라인 금속함유막(332a)과 비트라인 캐핑막(337a)을 차례로 적층할 수 있다. 상기 비트라인 오믹층(331a)은 코발트 실리사이드와 같은 금속 실리사이드로 형성될 수 있다. 상기 비트라인 오믹층(331a)은 상기 폴리실리콘 마스크 패턴(330a)과 상기 제 2 폴리실리콘막(329) 상에 금속막을 증착한 후 열처리 공정을 진행하여 상기 폴리실리콘 마스크 패턴(330a)과 상기 제 2 폴리실리콘막(329)의 폴리실리콘과 상기 금속막을 반응시켜 금속 실리사이드를 형성한 후에 미반응된 금속막을 제거함으로써 형성될 수 있다.
상기 비트라인 캐핑막(337a) 상에 비트라인(BL)의 평면 형태를 한정하는 제 1 마스크 패턴들(339)을 형성할 수 있다. 상기 제 1 마스크 패턴들(339)는 상기 제 1 및 제 2 방향들(X1, X2)과 모두 교차하는 제 3 방향(X3) 쪽으로 연장될 수 있다.
도 8d를 참조하면, 상기 제 1 마스크 패턴들(339)을 식각 마스크로 이용하여 상기 비트라인 캐핑막(337a), 상기 비트라인 금속함유막(332a), 상기 비트라인 오믹층(331a), 상기 폴리실리콘 마스크 패턴(330a) 및 상기 제 2 폴리실리콘막(329)을 차례대로 식각하여 비트라인 폴리실리콘 패턴(330), 비트라인 오믹 패턴(331)과 비트라인 금속 함유 패턴(332)로 이루어지는 비트라인(BL)과 비트라인 콘택(DC), 및 비트라인 캐핑 패턴(337)을 형성할 수 있다. 그리고 상기 층간 절연 패턴(305)의 상부면과 상기 제 1 리세스 영역(R1)의 내측벽 및 바닥면의 일부를 노출시킬 수 있다. 상기 제 1 마스크 패턴들(339)을 제거할 수 있다.
도 8e를 참조하면, 상기 기판(301)의 전면 상에 제 1 서브 스페이서막을 콘포말하게 형성할 수 있다. 상기 제 1 서브 스페이서막은 상기 제 1 리세스 영역(R1)의 바닥면과 내측벽을 콘포말하게 덮을 수 있다. 상기 제 1 서브 스페이서막은 예를 들면 실리콘 질화막일 수 있다. 상기 기판(301)의 전면 상에 예를 들면 실리콘 질화막과 같은 절연막을 적층하여 상기 제 1 리세스 영역(R1)을 채운 후 이방성 식각하여 상기 제 1 리세스 영역(R1) 안에 하부 매립 절연 패턴(341)을 남길 수 있다. 이때 상기 이방성 식각 공정에 의해 상기 제 1 스페이서막도 식각되어 제 1 서브 스페이서(321)가 형성될 수 있다. 또한 상기 층간 절연 패턴(305)의 상부면도 노출될 수 있다. 상기 기판(301)의 전면 상에 희생 스페이서막을 콘포말하게 적층한 후 이방성 식각 공정을 진행하여 상기 제 1 서브 스페이서(321)의 측벽을 덮는 희생 스페이서(323)를 형성할 수 있다. 상기 희생 스페이서(323)은 상기 제 1 서브 스페이서(321)과 식각 선택비를 가지는 물질을 가질 수 있다. 상기 희생 스페이서(323)는 예를 들면 실리콘산화막으로 형성될 수 있다. 상기 희생 스페이서(323)의 측벽을 덮는 제 2 서브 스페이서(325)를 형성할 수 있다. 상기 제 2 서브 스페이서(325)는 예를 들면 실리콘 질화막으로 형성될 수 있다. 상기 제 2 서브 스페이서(325)를 형성한 후에 상기 층간 절연 패턴(305)의 상부면이 노출될 수 있다.
도 8e 및 도 8f를 참조하면, 상기 기판(301)의 전면 상에 폴리실리콘막을 적층하여 상기 비트라인(BL) 사이의 공간을 채우고 식각하여 예비 스토리지 노드 콘택(350)을 형성하고, 상기 제 1 서브 스페이서(321), 상기 희생 스페이서(323) 및 상기 제 2 서브 스페이서(325)의 상부 측벽을 노출시킬 수 있다. 상기 희생 스페이서(323)과 상기 제 2 서브 스페이서(325)의 상부들을 제거하여 상기 희생 스페이서(323)과 상기 제 2 서브 스페이서(325)의 상단들의 높이가 상기 예비 스토리지 노드 콘택(350)의 상부면의 높이와 유사하게 만들 수 있다. 이에 의해 상기 제 1 서브 스페이서(321)의 상부 측벽이 노출될 수 있다. 이러한 공정으로 후속의 랜딩 패드를 형성할 때 공정 마진을 증가시킬 수 있는 장점을 가질 수 있다. 상기 희생 스페이서(323)과 상기 제 2 서브 스페이서(325)의 상부를 제거할 때, 상기 제 1 서브 스페이서(321)의 상부도 일부 제거되어 폭이 얇아질 수 있다.
도 8f 및 도 8g를 참조하면, 상기 기판(1)의 전면 상에 제 3 서브 스페이서막을 콘포말하게 적층하고 이방성 식각하여 상기 제 1 서브 스페이서(321)의 노출된 상부 측벽을 덮는 제 3 서브 스페이서(327)를 형성할 수 있다. 상기 제 3 서브 스페이서(327)의 하부는 상기 희생 스페이서(323)의 노출된 상단을 덮을 수 있다. 그리고 상기 예비 스토리지 노드 콘택(350)을 식각하여 상기 제 2 서브 스페이서(325)의 상부 측벽을 노출시키는 동시에 스토리지 노드 콘택(BC)을 형성할 수 있다. 상기 제 3 서브 스페이서(327)는 손상된 상기 제 1 서브 스페이서(321)의 상부를 보강하고 상기 희생 스페이서(323)을 덮어 상기 스토리지 노드 콘택(BC)을 식각하는 공정의 에천트와 후속의 세정 공정의 세정액이 상기 비트라인(BL) 쪽으로 침투하는 것을 막는 역할을 할 수 있다. 이로써 상기 비트라인(BL)의 손상을 방지할 수 있다.
상기 스토리지 노드 콘택(BC)의 상부면 상에 스토리지 노드 오믹층(309)을 형성할 수 있다. 상기 기판(301)의 전면 상에 확산 방지막(311)을 콘포말하게 형성할 수 있다. 그리고 상기 기판(301)의 전면 상에 랜딩 패드막(352)을 적층하여 상기 비트라인 캐핑 패턴들(337) 사이의 공간을 채울 수 있다. 상기 랜딩 패드막(352)은 예를 들면 텅스텐일 수 있다. 상기 랜딩 패드막 상에 제 2 마스크 패턴들(340)을 형성할 수 있다. 상기 제 2 마스크 패턴들(340)은 예를 들면 ACL로 형성될 수 있다. 상기 제 2 마스크 패턴들(340)은 후속의 랜딩 패드의 위치를 한정할 수 있다. 상기 제 2 마스크 패턴들(340)은 상기 스토리지 노드 콘택들(BC)와 수직적으로 중첩되도록 형성될 수 있다.
도 8h를 참조하여, 상기 제 2 마스크 패턴들(340)을 식각 마스크로 이용하여 상기 랜딩패드막(352)의 일부를 제거하는 이방성 식각 공정을 진행하여 랜딩 패드들(LP)을 형성하는 동시에 상기 확산 방지막(311)을 노출시키는 개구부들(354)을 형성할 수 있다.
도 8i를 참조하면, 등방성 식각 공정을 진행하여 상기 개구부들(354)에 노출된 상기 확산 방지막(311)을 제거하여 서로 분리된 확산 방지 패턴들(311a)을 형성하는 동시에 상기 비트라인 캐핑 패턴들(337)의 일부 상부면들과 상기 제 3 서브 스페이서들(327)을 노출시킬 수 있다. 이때, 상기 등방성 식각 공정의 진행 정도에 따라 상기 확산 방지 패턴들(311a)이 과식각됨에 따라 상기 랜딩 패드(LP)의 하부면이 일부 노출될 수 있다.
도 8i 및 도 8j를 참조하면, 이방성 식각 공정을 진행하여 상기 개구부들(354)에 노출된 상기 비트라인 캐핑 패턴들(337)의 일부와 상기 제 3 서브 스페이서들(327)을 제거하여 상기 희생 스페이서(323)를 노출시킬 수 있다. 이때 상기 비트라인 캐핑 패턴(337) 상에는 제 2 리세스 영역(R2)이 형성될 수 있다.
도 8j 및 도 8k를 참조하면, 상기 제 2 마스크 패턴들(340)을 제거할 수 있다. 등방성 식각 공정을 진행하여 상기 희생 스페이서(323)를 제거하여 상기 제 1 서브 스페이서(321)과 상기 제 2 서브 스페이서(325) 사이에 갭 영역(GP)을 형성할 수 있다. 그리고 상기 개구부들(354)과 상기 제 2 리세스 영역들(R2)을 채우는 열분해막(356)을 형성할 수 있다. 상기 열분해막(356)은 상기 랜딩 패드들(LP) 상에도 형성될 수 있다. 상기 열분해막(356)은 상기 갭 영역(GP)의 상부를 막도록 형성될 수 있다.
도 8l을 참조하면, 제 1 열처리 공정을 진행하여 상기 열분해막(356)의 상부를 열적으로 분해 및 제거하여 상기 랜딩 패드들(LP)의 상부면과 상부 측벽들을 노출시키는 동시에 서로 이격된 열분해 패턴들(356a)을 형성할 수 있다. 상기 열분해 패턴들(356a)과 상기 랜딩 패드들(LP) 상에 제 1 캐핑막(358)을 콘포말하게 형성할 수 있다.
도 8l 및 도 8m을 참조하면, 제 2 열처리 공정을 진행하여 상기 열분해 패턴들(356a)을 모두 열적으로 분해되어 상기 제 1 캐핑막(358)을 통해 아웃개싱(Out-gassing)되어 제거될 수 있다. 이로써 상기 랜딩 패드들(LP) 사이에도 갭 영역들(GP)이 확장될 수 있다. 상기 갭 영역들(GP)은 상기 제 1 서브 스페이서(321)과 상기 제 2 서브 스페이서(325) 사이로 연장될 수 있다. 그리고 상기 제 1 캐핑막(358) 상에 제 2 캐핑막(360)을 형성할 수 있다.
도 8m 및 도 8n을 참조하여, 에치백 공정이나 CMP 공정을 진행하여 상기 랜딩 패드들(LP) 상의 상기 제 1 캐핑막(358) 및 상기 제 2 캐핑막(360)을 제거하고 상기 랜딩 패드들(LP)을 노출시킬 수 있다. 그리고 상기 랜딩 패드들(LP), 상기 제 1 캐핑막(358) 및 상기 제 2 캐핑막(360) 상에 식각 저지막(370)을 형성한다. 상기 식각 저지막(370) 상에 제 1 몰드막(372), 지지막(374) 및 제 2 몰드막(376)을 형성할 수 있다. 상기 식각 저지막(370)과 상기 지지막(374)은 예를 들면 실리콘 질화막으로 형성될 수 있다. 상기 제 1 몰드막(372)과 상기 제 2 몰드막(376)은 상기 지지막(374)과 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들면, 상기 제 1 몰드막(372)과 상기 제 2 몰드막(376)은 실리콘 산화막으로 형성될 수 있다.
도 8n 및 도 8o를 참조하면, 상기 제 2 몰드막(376), 상기 지지막(374), 상기 제 1 몰드막(372) 및 상기 식각 저지막(370)을 차례대로 패터닝하여 상기 랜딩 패드(LP)를 노출시키는 하부전극홀(BEH)을 형성할 수 있다. 도전막을 적층하여 상기 하부전극홀(BEH)을 채우고 에치백 공정 또는 CMP 공정을 진행하여 상기 제 2 몰드막(376) 상의 도전막을 제거하고 상기 하부전극홀(BEH) 안에 하부전극(BE)을 형성할 수 있다. 상기 제 2 몰드막(376) 상에 제 3 마스크 패턴(378)을 형성할 수 있다. 상기 제 3 마스크 패턴(378)은 지지홀(374h)을 한정하는 개구부(378h)를 가질 수 있다. 상기 개구부(378h)에 의해 인접하는 상기 하부전극들(BE)의 상부면들의 일부 및 이들 사이의 상기 제 2 몰드막(376)이 노출될 수 있다.
도 8o 및 도 8p를 참조하여, 상기 제 3 마스크 패턴(378)을 식각 마스크로 이용하여 이방성 식각 공정을 진행하여 상기 개구부(378h)에 노출된 상기 제 2 몰드막(376)과 그 아래의 지지막(374)을 제거하여 지지 패턴(374a)을 형성하고 상기 제 1 몰드막(372)을 노출시킬 수 있다.
도 8p 및 도 8q를 참조하면, 상기 제 3 마스크 패턴(378)을 제거하여 상기 제 2 몰드막(376)을 노출시킬 수 있다. 등방성 식각 공정을 진행하여 상기 제 1 몰드막(372)과 상기 제 2 몰드막(376)을 제거하여 상기 하부전극(BE)과 상기 지지 패턴(374a)의 표면을 노출시킬 수 있다.
후속으로 도 7을 참조하여, 도 1 내지 도 5d를 참조하여 설명한 바와 같이 상기 하부전극(BE)과 상기 지지 패턴(374a)의 표면을 콘포말하게 덮는 유전막(DL)을 형성할 수 있다. 그리고 상기 유전막(DL) 상에 상부전극(UE)을 형성할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법은 유전막의 표면 거칠기를 완화시켜 누설전류를 감소시킬 수 있다. 또한 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법은 열분해 패턴을 이용하여 갭 영역을 쉽게 형성할 수 있다.

Claims (20)

  1. 기판 상에 배치되는 캐패시터를 포함하고,
    상기 캐패시터는 제 1 전극, 제 2 전극 및 이들 사이에 개재된 유전막을 포함하되,
    상기 유전막은 지르코늄 알루미늄 산화막을 포함하고,
    상기 지르코늄 알루미늄 산화막은:
    상기 제 1 전극에 인접한 제 1 지르코늄 영역;
    상기 제 1 전극 및 상기 제 2 전극으로부터 동시에 이격된 제 1 알루미늄 영역;
    상기 제 2 전극에 인접한 제 2 알루미늄 영역; 및
    상기 제 1 알루미늄 영역과 상기 제 2 알루미늄 영역 사이에 위치하는 제 2 지르코늄 영역을 포함하며,
    상기 제 1 및 제 2 지르코늄 영역들은 지르코늄과 산소를 포함하되 알루미늄을 배제하고,
    상기 제 1 및 제 2 알루미늄 영역들은 알루미늄과 산소를 포함하되 지르코늄을 배제하며,
    상기 제 1 알루미늄 영역으로부터 상기 제 1 지르코늄 영역까지의 거리는 상기 제 1 알루미늄 영역으로부터 상기 제 2 지르코늄 영역까지의 거리보다 큰 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 지르코늄 알루미늄 산화막은 상기 제 1 전극에 인접한 제 1 면과 상기 제 2 전극에 인접한 제 2 면을 포함하되,
    상기 지르코늄 알루미늄 산화막 내에서 알루미늄의 농도는 상기 제 2 면에서 제일 크고 상기 제 1 면에서 가장 작은 반도체 메모리 소자.
  3. 제 1 항에 있어서,
    상기 제 2 알루미늄 영역에서 알루미늄의 농도는 상기 제 1 알루미늄 영역에서 알루미늄의 농도보다 큰 반도체 메모리 소자.
  4. 제 1 항에 있어서,
    상기 제 1 지르코늄 영역과 상기 제 1 알루미늄 영역 사이에 위치하는 제 1 확산 영역; 및
    상기 제 1 알루미늄 영역과 상기 제 2 지르코늄 영역 사이에 위치하는 제 2 확산 영역을 더 포함하되,
    상기 제 1 및 제 2 확산 영역들은 상기 지르코늄, 상기 알루미늄 및 상기 산소를 포함하고,
    상기 제 1 확산 영역은 상기 제 2 확산 영역 보다 넓은 반도체 메모리 소자.
  5. 제 1 항에 있어서,
    상기 제 1 지르코늄 영역과 상기 제 1 알루미늄 영역 사이에 위치하는 제 1 확산 영역;
    상기 제 1 알루미늄 영역과 상기 제 2 지르코늄 영역 사이에 위치하는 제 2 확산 영역; 및
    상기 제 2 지르코늄 영역과 상기 제 2 알루미늄 영역 사이에 위치하는 제 3 확산 영역을 더 포함하며,
    상기 제 1 내지 제 3 확산 영역들은 상기 지르코늄, 상기 알루미늄 및 상기 산소를 포함하는 반도체 메모리 소자.
  6. 제 1 항에 있어서,
    상기 유전막은 상기 지르코늄 알루미늄 산화막과 상기 제 1 전극 사이에 개재되는 하프늄 산화막을 포함하는 반도체 메모리 소자.
  7. 기판 상에 배치되는 캐패시터를 포함하고,
    상기 캐패시터는 제 1 전극, 제 2 전극 및 이들 사이에 개재된 유전막을 포함하되,
    상기 유전막은:
    상기 제 1 전극에 인접한 하프늄 산화막; 및
    상기 제 2 전극에 인접한 지르코늄 알루미늄 산화막을 포함하되,
    상기 지르코늄 알루미늄 산화막은 상기 하프늄 산화막과 접하는 제 1 면과 상기 제 2 전극과 접하는 제 2 면을 포함하고,
    상기 지르코늄 알루미늄 산화막 내에서 알루미늄의 농도는 상기 제 2 면에서 제일 크고 상기 제 1 면에서 가장 작은 반도체 메모리 소자.
  8. 제 7 항에 있어서,
    상기 지르코늄 알루미늄 산화막은:
    상기 제 1 면에 인접한 제 1 지르코늄 영역;
    상기 제 1 면 및 상기 2 면으로부터 동시에 이격된 제 1 알루미늄 영역;
    상기 제 2 면에 인접한 제 2 알루미늄 영역; 및
    상기 제 1 알루미늄 영역과 상기 제 2 알루미늄 영역 사이에 위치하는 제 2 지르코늄 영역을 포함하며,
    상기 제 1 및 제 2 지르코늄 영역들은 지르코늄과 산소를 포함하되 알루미늄을 배제하고,
    상기 제 1 및 제 2 알루미늄 영역들은 알루미늄과 산소를 포함하되 지르코늄을 배제하는 반도체 메모리 소자.
  9. 제 8 항에 있어서,
    상기 제 2 알루미늄 영역에서 알루미늄의 농도는 상기 제 1 알루미늄 영역에서 알루미늄의 농도보다 큰 반도체 메모리 소자.
  10. 제 8 항에 있어서,
    상기 제 1 알루미늄 영역으로부터 상기 제 1 지르코늄 영역까지의 거리는 상기 제 1 알루미늄 영역으로부터 상기 제 2 지르코늄 영역까지의 거리보다 큰 반도체 메모리 소자.
  11. 제 10 항에 있어서,
    상기 제 1 지르코늄 영역과 상기 제 1 알루미늄 영역 사이에 위치하는 제 1 확산 영역; 및
    상기 제 1 알루미늄 영역과 상기 제 2 지르코늄 영역 사이에 위치하는 제 2 확산 영역을 더 포함하되,
    상기 제 1 및 제 2 확산 영역들은 상기 지르코늄, 상기 알루미늄 및 상기 산소를 포함하고,
    상기 제 1 확산 영역은 상기 제 2 확산 영역 보다 넓은 반도체 메모리 소자.
  12. 제 8 항에 있어서,
    상기 제 1 지르코늄 영역과 상기 제 1 알루미늄 영역 사이에 위치하는 제 1 확산 영역;
    상기 제 1 알루미늄 영역과 상기 제 2 지르코늄 영역 사이에 위치하는 제 2 확산 영역; 및
    상기 제 2 지르코늄 영역과 상기 제 2 알루미늄 영역 사이에 위치하는 제 3 확산 영역을 더 포함하되,
    상기 제 1 내지 제 3 확산 영역들은 상기 지르코늄, 상기 알루미늄 및 상기 산소를 포함하는 반도체 메모리 소자.
  13. 기판 상에 배치되는 캐패시터를 포함하고,
    상기 캐패시터는 제 1 전극, 제 2 전극 및 이들 사이에 개재된 유전막을 포함하되,
    상기 유전막은 A금속, B금속 및 산소를 함유하는 제 1 유전막을 포함하고,
    상기 제 1 유전막 내에서 상기 B금속의 농도는 상기 제 1 전극에 인접한 곳에서 제일 작고 상기 제 2 전극에 인접한 곳에서 제일 큰 반도체 메모리 소자.
  14. 제 13 항에 있어서,
    상기 유전막은 상기 제 1 전극과 상기 제 1 유전막 사이에 개재되는 제 2 유전막을 더 포함하고,
    상기 제 2 유전막의 유전율은 상기 제 1 유전막의 유전율보다 높은 반도체 메모리 소자.
  15. 제 14 항에 있어서,
    상기 제 2 유전막은 상기 A금속 및 상기 B금속을 배제하되, 상기 A금속 및 상기 B금속과 다른 C금속과 산소를 함유하는 반도체 메모리 소자.
  16. 기판 상에 제 1 지르코늄산화막을 증착하는 단계;
    상기 제 1 지르코늄산화막 상에 제 1 알루미늄산화막을 증착하는 단계;
    상기 제 1 알루미늄산화막 상에 제 2 지르코늄산화막을 증착하는 단계;
    제 1 어닐링 공정을 진행하여 상기 제 1 알루미늄산화막 내의 알루미늄 원자들을 상기 제 1 지르코늄산화막과 상기 제 2 지르코늄산화막 속으로 확산시켜 제 1 확산 영역과 제 2 확산 영역을 포함하는 예비 유전막을 형성하는 단계;
    상기 예비 유전막 상에 제 3 지르코늄산화막을 증착하는 단계; 및
    상기 제 3 지르코늄산화막 상에 제 2 알루미늄산화막을 증착하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  17. 제 16 항에 있어서,
    상기 제 2 알루미늄산화막을 증착하는 단계 후에 제 2 어닐링 공정을 진행하여 상기 제 2 알루미늄산화막 내의 알루미늄 원자들을 상기 제 3 지르코늄산화막 속으로 확산시켜 제 3 확산 영역을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조 방법.
  18. 기판 상에 제 1 A금속 산화막을 증착하는 단계;
    상기 제 1 A금속 산화막 상에 제 1 B금속 산화막을 증착하는 단계;
    상기 제 1 B금속 산화막 상에 제 2 A금속 산화막을 증착하는 단계;
    제 1 어닐링 공정을 진행하여 상기 제 1 B금속 산화막 내의 B금속 원자들을 상기 제 1 A금속 산화막과 상기 제 2 A금속 산화막 속으로 확산시켜 제 1 확산 영역과 제 2 확산 영역을 포함하는 예비 유전막을 형성하는 단계;
    상기 예비 유전막 상에 제 3 A금속 산화막을 증착하는 단계; 및
    상기 제 3 A금속 산화막 상에 제 2 B금속 산화막을 증착하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  19. 제 18 항에 있어서,
    상기 제 2 B금속 산화막을 증착하는 단계 후에 제 2 어닐링 공정을 진행하여 상기 제 2 B금속 산화막 내의 B금속 원자들을 상기 제 3 A금속 산화막 속으로 확산시켜 제 3 확산 영역을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조 방법.
  20. 기판 상에 제 1 A금속 산화막을 증착하는 단계;
    상기 제 1 A금속 산화막 상에 제 1 B금속 산화막을 증착하는 단계;
    제 1 어닐링 공정을 진행하여 상기 제 1 B금속 산화막 내의 B금속 원자들을 상기 제 1 A금속 산화막 속으로 확산시켜 제 1 확산 영역을 포함하는 예비 유전막을 형성하는 단계;
    상기 예비 유전막 상에 제 2 A금속 산화막을 증착하는 단계;
    상기 제 2 A금속 산화막 상에 제 2 B금속 산화막을 증착하는 단계; 및
    제 2 어닐링 공정을 진행하여 상기 제 2 B금속 산화막 내의 상기 B금속 원자들을 상기 제 2 A금속 산화막 속으로 확산시켜 제 2 확산 영역을 포함하는 유전막을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
KR1020190070993A 2019-06-14 2019-06-14 반도체 메모리 소자 및 이의 제조 방법 KR20200143109A (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020190070993A KR20200143109A (ko) 2019-06-14 2019-06-14 반도체 메모리 소자 및 이의 제조 방법
US16/795,625 US11239239B2 (en) 2019-06-14 2020-02-20 Semiconductor memory devices and methods of fabricating the same
CN202010141333.1A CN112086456A (zh) 2019-06-14 2020-03-04 半导体存储器装置和制造该半导体存储器装置的方法
US17/407,836 US20210384197A1 (en) 2019-06-14 2021-08-20 Semiconductor memory devices and methods of fabricating the same
US17/558,687 US11641730B2 (en) 2019-06-14 2021-12-22 Semiconductor memory devices and methods of fabricating the same
US17/592,555 US11778805B2 (en) 2019-06-14 2022-02-04 Semiconductor memory devices and methods of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190070993A KR20200143109A (ko) 2019-06-14 2019-06-14 반도체 메모리 소자 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR20200143109A true KR20200143109A (ko) 2020-12-23

Family

ID=73734753

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190070993A KR20200143109A (ko) 2019-06-14 2019-06-14 반도체 메모리 소자 및 이의 제조 방법

Country Status (3)

Country Link
US (2) US11239239B2 (ko)
KR (1) KR20200143109A (ko)
CN (1) CN112086456A (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210018683A (ko) * 2019-08-08 2021-02-18 삼성전자주식회사 지지 패턴을 포함하는 반도체 소자 및 이의 제조 방법
CN114725100A (zh) * 2021-01-04 2022-07-08 长鑫存储技术有限公司 集成电路电容器件及其制备方法
EP4095909A1 (en) * 2021-05-27 2022-11-30 Samsung Electronics Co., Ltd. Semiconductor memory device and method of fabricating the same
KR20230053050A (ko) * 2021-10-13 2023-04-21 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
TWI817672B (zh) * 2022-05-19 2023-10-01 南亞科技股份有限公司 具有單側電容器的半導體結構

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5525550A (en) 1991-05-21 1996-06-11 Fujitsu Limited Process for forming thin films by plasma CVD for use in the production of semiconductor devices
US6573137B1 (en) * 2000-06-23 2003-06-03 International Business Machines Corporation Single sided buried strap
US6620673B1 (en) 2002-03-08 2003-09-16 Alpine Microsystems, Inc. Thin film capacitor having multi-layer dielectric film including silicon dioxide and tantalum pentoxide
KR100505668B1 (ko) 2002-07-08 2005-08-03 삼성전자주식회사 원자층 증착 방법에 의한 실리콘 산화막 형성 방법
US20040168627A1 (en) 2003-02-27 2004-09-02 Sharp Laboratories Of America, Inc. Atomic layer deposition of oxide film
JP4722501B2 (ja) * 2004-01-29 2011-07-13 三星電子株式会社 半導体素子の多層誘電体構造物、半導体及びその製造方法
US7148155B1 (en) 2004-10-26 2006-12-12 Novellus Systems, Inc. Sequential deposition/anneal film densification method
US7790633B1 (en) 2004-10-26 2010-09-07 Novellus Systems, Inc. Sequential deposition/anneal film densification method
KR100724566B1 (ko) * 2005-07-29 2007-06-04 삼성전자주식회사 다층구조의 게이트 층간 유전막을 갖는 플래시 메모리 소자및 그 제조방법들
KR100722989B1 (ko) * 2005-11-10 2007-05-30 주식회사 하이닉스반도체 캐패시터 및 그 제조 방법
KR100717770B1 (ko) * 2006-04-24 2007-05-11 주식회사 하이닉스반도체 지르코늄산화막을 포함하는 적층구조의 유전막을 구비한플래시메모리소자 및 그의 제조 방법
US7745352B2 (en) 2007-08-27 2010-06-29 Applied Materials, Inc. Curing methods for silicon dioxide thin films deposited from alkoxysilane precursor with harp II process
KR101607263B1 (ko) * 2009-02-06 2016-03-30 삼성전자주식회사 유전층의 전기적 특성을 향상시킬 수 있는 반도체 소자의 제조방법
US8637411B2 (en) 2010-04-15 2014-01-28 Novellus Systems, Inc. Plasma activated conformal dielectric film deposition
WO2016100373A1 (en) 2014-12-15 2016-06-23 Stratio, Inc. Reduction of surface roughness in epitaxially grown germanium by controlled thermal oxidation
CN110574160B (zh) * 2017-05-08 2023-05-19 美光科技公司 存储器阵列

Also Published As

Publication number Publication date
CN112086456A (zh) 2020-12-15
US20200395364A1 (en) 2020-12-17
US20220115380A1 (en) 2022-04-14
US11239239B2 (en) 2022-02-01
US11641730B2 (en) 2023-05-02

Similar Documents

Publication Publication Date Title
KR102427397B1 (ko) 반도체 메모리 장치 및 이의 제조 방법
KR102321868B1 (ko) 반도체 메모리 장치
US8120103B2 (en) Semiconductor device with vertical gate and method for fabricating the same
KR20200143109A (ko) 반도체 메모리 소자 및 이의 제조 방법
US9613967B1 (en) Memory device and method of fabricating the same
KR20210116824A (ko) 반도체 메모리 장치 및 이의 제조 방법
US20220157823A1 (en) Semiconductor memory devices and methods of fabricating the same
US20110169061A1 (en) Semiconductor device and method for manufacturing the same
TW201303980A (zh) 製造具有垂直閘極之半導體裝置的方法
KR20210053379A (ko) 반도체 메모리 소자 및 그의 제조 방법
KR20200143113A (ko) 반도체 장치 및 그 제조 방법
US20220216209A1 (en) Method of fabricating a semiconductor memory device
US20220384449A1 (en) Semiconductor memory device and method of fabricating the same
CN111276481A (zh) 半导体器件
KR20230046134A (ko) 반도체 메모리 소자 및 이의 제조 방법
US20230061921A1 (en) Semiconductor structure and manufacturing method thereof
CN115020345A (zh) 半导体结构的制造方法和半导体结构
TWI818247B (zh) 積體電路裝置
TWI808662B (zh) 半導體記憶體裝置
US11908797B2 (en) Integrated circuit device having a bit line and a main insulating spacer with an extended portion
JP2013030698A (ja) 半導体装置の製造方法
US20230320080A1 (en) Semiconductor memory device
US20220406786A1 (en) Semiconductor devices having dummy gate structures
US20220344341A1 (en) Semiconductor devices having air gaps
KR20230137580A (ko) 커패시터 및 이를 포함하는 디램 소자

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal