KR20200121277A - 적층 세라믹 전자부품 - Google Patents

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KR20200121277A
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Abstract

본 발명은 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하며, 서로 마주보는 제1면, 제2면, 상기 제1면, 제2면과 연결되되, 서로 마주보는 제3면, 제4면 및 상기 제1면 내지 제4면과 연결되되, 서로 마주보는 제5면, 제6면을 가지는 세라믹 바디 및 상기 세라믹 바디의 외측에 배치되되, 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극을 포함하며, 상기 세라믹 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하여 용량이 형성되는 액티브부와 상기 액티브부의 상부 및 하부에 형성된 커버부를 포함하고, 상기 커버부의 두께 대비 상기 제1 및 제2 외부전극의 두께 비율은 상기 커버부의 영률(Young's Modulus) 대비 상기 제1 및 제2 외부전극의 영률(Young's Modulus)의 비율의 3 제곱근에 반비례하는 적층 세라믹 전자부품을 제공한다.

Description

적층 세라믹 전자부품 {Multi-layered ceramic electronic component}
본 발명은 적층 세라믹 전자부품에 관한 것으로, 보다 구체적으로는 신뢰성이 우수한 적층 세라믹 전자부품에 관한 것이다.
최근, 기판의 실장 밀도가 고밀도화됨에 따라 적층 세라믹 커패시터의 실장 면적의 감소에 대한 필요성이 증가하고 있으며, 또한, 적층 세라믹 커패시터의 두께를 줄여서 기판 내에 임베딩하거나 AP 하단부에 LSC 타입으로 실장하는 제품들에 대한 수요가 증대되고 있다.
상기의 경우 단순히 실장 면적 감소에 그치지 않고, 기판 내에서 발생하는 ESL의 감소에도 효과가 크기 때문에 두께가 얇은 적층 세라믹 커패시터 제품에 대한 수요가 증가하고 있는 실정이다.
두께가 얇은 적층 세라믹 커패시터는 취성이 크고 파괴 강도가 낮은 문제가 있다.
이러한 낮은 파괴 강도는 적층 세라믹 커패시터의 측정, 선별 및 테이핑 공정 상에서 파손 및 실장 과정에서 파손의 가능성을 증대시킨다.
따라서, 두께가 얇은 적층 세라믹 커패시터의 상업적 적용을 위해서는 상기 두께가 얇은 적층 세라믹 커패시터의 파괴 강도 상승이 선결 과제라 할 수 있다.
종래에는, 두께가 얇은 적층 세라믹 커패시터의 파괴 강도를 향상시키기 위하여 바디의 내부에 전기적 특성 구현과 무관한 금속층을 삽입하는 시도가 있었으나, 바디의 내부에 전기적 특성 구현과 무관한 금속층을 삽입하는 공정의 증가 및 상기 금속층으로 인한 용량 저하의 문제가 있었다.
한편, 적층 세라믹 커패시터의 바디 내부에는 내부전극이 배치되는 않는 보호 영역인 커버부가 존재하며, 커버부는 금속층에 의해 보호받지 못하기 때문에 일정 두께 이상을 확보하지 못하는 경우 파괴 강도가 급격히 낮아지게 된다.
이러한 커버부의 취성을 제어하기 위하여 외부전극의 두께가 일정 이상 확보할 필요성이 대두된다.
한국공개특허공보 2014-0085097
본 발명은 적층 세라믹 전자부품에 관한 것으로, 보다 구체적으로는 신뢰성이 우수한 적층 세라믹 전자부품에 관한 것이다.
본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하며, 서로 마주보는 제1면, 제2면, 상기 제1면, 제2면과 연결되되, 서로 마주보는 제3면, 제4면 및 상기 제1면 내지 제4면과 연결되되, 서로 마주보는 제5면, 제6면을 가지는 세라믹 바디 및 상기 세라믹 바디의 외측에 배치되되, 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극을 포함하며, 상기 세라믹 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하여 용량이 형성되는 액티브부와 상기 액티브부의 상부 및 하부에 형성된 커버부를 포함하고, 상기 커버부의 두께 대비 상기 제1 및 제2 외부전극의 두께 비율은 상기 커버부의 영률(Young's Modulus) 대비 상기 제1 및 제2 외부전극의 영률(Young's Modulus)의 비율의 3 제곱근에 반비례하는 적층 세라믹 전자부품을 제공한다.
본 발명의 다른 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극을 포함하며, 서로 마주보는 제1면, 제2면, 상기 제1면, 제2면과 연결되되, 서로 마주보는 제3면, 제4면 및 상기 제1면 내지 제4면과 연결되되, 서로 마주보는 제5면, 제6면을 가지는 세라믹 바디 및 상기 세라믹 바디의 외측에 배치되되, 상기 내부전극과 전기적으로 연결되는 외부전극을 포함하며, 상기 세라믹 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극을 포함하여 용량이 형성되는 액티브부와 상기 액티브부의 상부 및 하부에 형성되되, 세라믹을 포함하는 커버부를 포함하고, 상기 외부전극은 상기 세라믹 바디의 외측에 배치되되, 제1 도전성 금속을 포함하는 제1 전극층과 상기 제1 전극층 상에 배치되되, 제2 도전성 금속을 포함하는 도금층을 포함하며, 상기 외부전극의 두께는 상기 제1 도전성 금속의 영률(Young's Modulus)과 제2 도전성 금속의 영률(Young's Modulus)에 따라 결정된 제1 전극층과 도금층의 두께의 합이고, 상기 커버부의 두께 대비 상기 외부전극의 두께의 비율은 상기 커버부가 포함하는 세라믹의 영률(Young's Modulus) 대비 상기 제1 도전성 금속과 제2 도전성 금속의 영률(Young's Modulus)의 비율에 반비례하는 적층 세라믹 전자부품을 제공한다.
본 발명의 일 실시형태에 따르면, 상기 외부전극이 포함하는 도전성 금속과 세라믹 바디 내 커버부가 포함하는 세라믹 재료의 영률(Young's Modulus)의 차이에 따라 외부전극의 두께 및 커버부의 두께의 비율을 조절함으로써, 얇은 두께의 적층 세라믹 커패시터의 파괴 강도를 증가시켜 공정 중 파손 및 크랙 발생에 의한 신뢰성 저하를 방지할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 2는 본 발명의 일 실시 형태에 따른 세라믹 바디를 나타낸 모식도이다.
도 3은 도 2의 분해 사시도이다.
도 4는 본 발명의 제1 실시형태에 따른 도 1의 I-I' 단면도이다.
도 5는 본 발명의 제2 실시형태에 따른 도 1의 I-I' 단면도이다.
도 6은 도 1의 B 방향에서 바라본 상부 평면도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙이도록 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 2는 본 발명의 일 실시 형태에 따른 세라믹 바디를 나타낸 모식도이다.
도 3은 도 2의 분해 사시도이다.
도 4는 본 발명의 제1 실시형태에 따른 도 1의 I-I' 단면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극(121) 및 제2 내부전극(122)을 포함하며, 서로 마주보는 제1면, 제2면(S1, S2), 상기 제1면, 제2면(S1, S2)과 연결되되, 서로 마주보는 제3면, 제4면(S3, S4) 및 상기 제1면 내지 제4면과 연결되되, 서로 마주보는 제5면, 제6면(S5, S6)을 가지는 세라믹 바디(110) 및 상기 세라믹 바디(110)의 외측에 배치되되, 상기 제1 내부전극(121)과 전기적으로 연결되는 제1 외부전극(131) 및 상기 제2 내부전극(122)과 전기적으로 연결되는 제2 외부전극(132)을 포함하며, 상기 세라믹 바디(110)는 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극(121) 및 제2 내부전극(122)을 포함하여 용량이 형성되는 액티브부(A)와 상기 액티브부(A)의 상부 및 하부에 형성된 커버부(C)를 포함한다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
본 발명의 일 실시형태에서, 세라믹 바디(110)는 형상에 있어 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.
상기 세라믹 바디(110)는 서로 마주보는 제1 면(S1) 및 제2 면(S2)과 상기 제1 면 및 제2 면을 연결하는 제3 면(S3) 및 제4 면(S4)과 상기 제1 면 내지 제4 면과 연결되되, 서로 마주보는 제5 면(S5) 및 제6 면(S6)을 가질 수 있다.
상기 제1 면(S1) 및 제2 면(S2)은 세라믹 바디(110)의 두께 방향으로 마주보는 면으로, 상기 제3 면(S3) 및 제4 면(S4)은 길이 방향으로 마주보는 면으로 정의될 수 있으며, 상기 제5 면(S5) 및 제6 면(S6)은 폭 방향으로 마주보는 면으로 정의될 수 있다.
상기 세라믹 바디(110)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 직방체 형상일 수 있다.
상기 세라믹 바디(110) 내부에 형성된 복수 개의 내부전극(121, 122)은 세라믹 바디의 제5 면(S5) 또는 제6 면(S6)으로 일단이 노출된다.
상기 내부전극(121, 122)은 서로 다른 극성을 갖는 제1 내부전극(121) 및 제2 내부전극(122)을 한 쌍으로 할 수 있다.
제1 내부전극(121)의 일단은 제5 면(S5)으로 노출되고, 제2 내부전극(122)의 일단은 제6 면(S6)으로 노출될 수 있다.
상기 제1 내부전극(121) 및 제2 내부전극(122)의 타단은 제6 면(S6) 또는 제5 면(S5)으로부터 일정 간격을 두고 형성된다. 이에 대한 보다 구체적인 사항은 후술하도록 한다.
상기 세라믹 바디의 제5 면(S5) 및 제6 면(S6)에는 제1 및 제2 외부전극(131, 132)이 형성되어 상기 내부전극과 전기적으로 연결될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.
상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
이러한 세라믹 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브부(A)와, 상하 마진부로서 액티브부(A)의 상하부에 각각 형성된 상부 및 하부 커버부(C)로 구성될 수 있다.
상기 액티브부(A)는 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
상기 상부 및 하부 커버부(C)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
즉, 상기 상부 및 하부 커버부(C)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.
상기 상부 및 하부 커버부(C)는 단일 유전체층 또는 2 개 이상의 유전체층을 액티브부(A)의 상하면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상기 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상기 제1 내부전극(121)과 전기적으로 연결된 제1 외부전극(131) 및 상기 제2 내부 전극(122)과 전기적으로 연결된 제2 외부전극(132)을 포함할 수 있다.
상기 제1 및 제2 외부전극(131, 132)은 정전 용량 형성을 위해 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결될 수 있으며, 상기 제2 외부전극(132)은 상기 제1 외부전극(131)과 다른 전위에 연결될 수 있다.
상기 제1 내부전극 및 제2 내부전극(121, 122)은 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되며, 상기 세라믹 바디(110)의 폭 방향 제5 면(S5) 또는 제6 면(S6)으로 교대로 노출될 수 있다.
상기 제1 내부전극 및 제2 내부전극(121, 122)이 상기 세라믹 바디(110)의 폭 방향 제5 면(S5) 또는 제6 면(S6)으로 교대로 노출됨으로써, 후술하는 바와 같이 RGC (Reverse Geometry Capacitor) 또는 LICC (Low Inductance Chip Capacitor)를 구현할 수 있다.
일반적인 적층 세라믹 전자 부품은 세라믹 바디의 길이 방향으로 서로 마주 보는 단면에 외부 전극이 배치되어 있을 수 있다.
이 경우 외부 전극에 교류 인가시 전류의 경로가 길기 때문에 전류 루프가 더 크게 형성될 수 있으며, 유도 자기장의 크기가 커져 인덕턴스가 증가할 수 있다.
상기의 문제를 해결하기 위하여, 본 발명의 일 실시형태에 따르면 전류의 경로를 감소시키기 위하여 세라믹 바디(110)의 폭 방향으로 서로 마주 보는 제5 면, 제6 면(S5, S6)에 제1 및 제2 외부 전극(131, 132)이 배치될 수 있다.
이 경우, 제1 및 제2 외부 전극(131, 132) 간의 간격이 작기 때문에 전류 경로가 작아지고, 이로 인하여 전류 루프가 감소하여 인덕턴스를 감소시킬 수 있다.
상기 제1 및 제2 외부 전극(131, 132)은 상기 세라믹 바디(110)의 폭 방향 제5 면(S5) 및 제6 면(S6)에 각각 배치되되, 상기 세라믹 바디(110)의 두께 방향 제1 면(S1) 및 제2 면(S2)으로 연장 배치될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 바디(110)의 두께 방향 제1 면(S1) 및 제2 면(S2)에 배치된 제1 및 제2 외부 전극(131, 132)의 면적은 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2) 각각의 면적 대비 50% 이상을 차지할 수 있다.
상기 제1 및 제2 외부전극(131, 132)은 상기 세라믹 바디(111)의 외측에 배치되되, 제1 도전성 금속을 포함하는 제1 전극층(131a, 132a)과 상기 제1 전극층(131a, 132a) 상에 배치되되, 제2 도전성 금속을 포함하는 도금층(131b, 132b)을 포함할 수 있다.
도 4를 참조하면, 상기 도금층(131b, 132b)은 하나의 층으로 구성된 것으로 도시하고 있으나, 이에 제한되는 것은 아니며, 예를 들어 상기 도금층은 적어도 2층 이상으로 배치될 수 있다.
후술하는 바와 같이 도 5를 참조하면, 상기 도금층은 2층 구조일 수 있으며, 따라서 상기 도금층은 각각 제1 도금층(131b, 132b) 및 제2 도금층(131c, 132c)을 포함할 수 있다.
상기 제1 전극층(131a, 132a)은 제1 도전성 금속 및 글라스를 포함할 수 있다.
정전 용량 형성을 위해 상기 제1 및 제2 외부전극(131, 132)이 상기 세라믹 바디(110)의 폭 방향 제5 면(S5) 및 제6 면(S6)에 각각 형성될 수 있으며, 상기 제1 및 제2 외부전극(131, 132)이 포함하는 상기 제1 전극층(131a, 132a)이 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결될 수 있다.
상기 제1 전극층(131a, 132a)은 상기 제1 및 제2 내부전극(121, 122)과 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상인 제1 도전성 금속을 포함할 수 있다.
상기 제1 전극층(131a, 132a)은 상기 제1 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 외부전극(131, 132)은 상기 제1 전극층(131a, 132a) 상에 배치되되, 제2 도전성 금속을 포함하는 도금층(131b, 132b)을 포함할 수 있다.
상기 제2 도전성 금속은 특별히 제한되는 것은 아니나, 예를 들어 구리(Cu), 니켈(Ni), 주석(Sn) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 제1 도전성 금속과 제2 도전성 금속은 서로 동일한 금속일 수 있으며, 혹은 서로 다른 금속일 수 있다.
예를 들어, 상기 제1 전극층(131a, 132a)이 포함하는 제1 도전성 금속이 니켈(Ni)이고, 도금층(131b, 132b)이 포함하는 제2 도전성 금속이 니켈(Ni), 구리(Cu) 혹은 주석(Sn)일 수 있다.
마찬가지로, 상기 제1 전극층(131a, 132a)이 포함하는 제1 도전성 금속이 구리(Cu)이고, 도금층(131b, 132b)이 포함하는 제2 도전성 금속이 니켈(Ni), 구리(Cu) 혹은 주석(Sn)일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 적층 세라믹 커패시터는 두께가 100 μm 이하일 수 있다.
두께가 100 μm 이하의 얇은 적층 세라믹 커패시터는 기판의 실장 밀도가 고밀도화되고 있는 최근 그 수요가 증가하고 있으나, 두께가 100 μm 이하의 얇은 적층 세라믹 커패시터는 취성이 크고 파괴 강도가 낮은 문제가 있다.
이러한 낮은 파괴 강도는 적층 세라믹 커패시터의 측정, 선별 및 테이핑 공정 상에서 파손 및 실장 과정에서 파손의 가능성을 증대시킨다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 외부전극(131, 132)이 포함하는 도전성 금속과 세라믹 바디(110) 내 커버부(C)가 포함하는 세라믹 재료의 영률(Young's Modulus)의 차이에 따라 제1 및 제2 외부전극(131, 132)의 두께 및 커버부(C)의 두께의 비율을 조절함으로써, 100 μm 이하의 얇은 두께의 적층 세라믹 커패시터의 파괴 강도를 증가시켜 공정 중 파손 및 크랙 발생에 의한 신뢰성 저하를 방지할 수 있다.
구체적으로, 본 발명의 일 실시형태에 따르면, 상기 커버부(C)의 두께(tc) 대비 상기 제1 및 제2 외부전극(131, 132)의 두께(t1, t2의 합 혹은 t1, t2 및 t3의 합) 비율은 상기 커버부(C)의 영률(Young's Modulus) 대비 상기 제1 및 제2 외부전극(131, 132)의 영률(Young's Modulus)의 비율의 3 제곱근에 반비례한다.
본 발명의 일 실시형태에서는, 상기 커버부(C)가 포함하는 세라믹 재료의 영률(Young's Modulus)과 상기 제1 및 제2 외부전극(131, 132)이 포함하는 도전성 금속의 영률(Young's Modulus)의 비율의 3 제곱근한 값을 기초로 커버부(C)의 두께(tc)에 따른 제1 및 제2 외부전극(131, 132)의 두께(t1, t2의 합 혹은 t1, t2 및 t3의 합)를 결정하는 것을 특징으로 한다.
상기 커버부(C)는 내부에 금속층이 배치되지 않기 때문에 일정 이상의 두께를 확보하지 못하는 경우, 파괴 강도가 급격히 낮아질 수 있다.
이러한 커버부(C)의 취성을 제어하기 위하여 크랙 발생을 막기 위하여 외부 전극의 두께를 일정 부분 확보하여야 한다.
본 발명의 일 실시형태에서는, 얇은 커버부(C)의 낮은 파괴 강도를 보완하기 위한 외부전극의 적정 두께를 찾아 내었으며, 구체적으로 기준이 되는 커버부(C)의 두께(tc)에 대하여 공정 중 파손 및 크랙 발생에 의한 신뢰성 저하를 방지할 수 있는 외부전극의 두께는 커버부(C)가 포함하는 세라믹 재료의 영률(Young's Modulus)과 상기 제1 및 제2 외부전극(131, 132)이 포함하는 도전성 금속의 영률(Young's Modulus)의 비율의 3 제곱근한 값에 반비례한다.
이로 인하여, 두께가 100 μm 이하의 얇은 적층 세라믹 커패시터에서 두께가 얇은 커버부(C)를 배치할 경우 신뢰성 저하를 방지할 수 있는 외부전극의 최소 두께를 수치상 결정할 수 있게 되었다.
본 발명의 일 실시형태에 따르면, 두께가 100 μm 이하의 얇은 적층 세라믹 커패시터에서 커버부 두께 대비 외부전극의 두께를 결정하는 것을 특징으로 하며, 두께가 100 μm를 초과하는 종래 구조의 적층 세라믹 커패시터에서는 커버부의 두께가 두꺼워 공정 중 파손 및 크랙 발생의 문제가 없거나 상기 본 발명의 수치가 적용되지 않을 수 있다.
구체적으로, 상기 기준이 되는 커버부(C)의 두께(tc)에 대하여 공정 중 파손 및 크랙 발생에 의한 신뢰성 저하를 방지할 수 있는 외부전극의 두께를 얻기 위하여, 커버부(C)가 포함하는 세라믹 재료의 영률(Young's Modulus) 대비 외부전극이 포함하는 도전성 금속의 영률(Young's Modulus)의 비율을 계산하고 이 값의 3 제곱근을 계산한 값을 도출하였다.
상기 커버부(C)가 세라믹 재료로서 티탄산바륨(BaTiO3)을 포함하는 것을 가정하고, 외부전극의 재료에 따른 외부전극의 두께를 상기 방법에 의해 도출할 수 있다.
예를 들어, 상기 외부전극이 커버부(C)의 영률(Young's Modulus) 대비 70% 수준인 니켈(Ni)을 포함할 경우, 상기 외부전극의 두께는 상기 기준이 되는 커버부(C)의 두께의 80% 이상을 확보하여야 공정 중 파손 및 크랙 발생에 의한 신뢰성 저하를 막을 수 있다.
한편, 상기 외부전극이 커버부(C)의 영률(Young's Modulus) 대비 50% 수준인 구리(Cu)을 포함할 경우, 상기 외부전극의 두께는 상기 기준이 되는 커버부(C)의 두께의 96% 이상을 확보하여야 공정 중 파손 및 크랙 발생에 의한 신뢰성 저하를 막을 수 있다.
또한, 상기 외부전극이 커버부(C)의 영률(Young's Modulus) 대비 20% 수준인 주석(Sn)을 포함할 경우, 상기 외부전극의 두께는 상기 기준이 되는 커버부(C)의 두께의 130% 이상을 확보하여야 공정 중 파손 및 크랙 발생에 의한 신뢰성 저하를 막을 수 있다.
한편, 상술한 바와 같이 상기 제1 및 제2 외부전극(131, 132)은 제1 도전성 금속을 포함하는 제1 전극층(131a, 132a)과 상기 제1 전극층(131a, 132a) 상에 배치되되, 제2 도전성 금속을 포함하는 도금층(131b, 132b)을 포함할 수 있다.
상기 제1 및 제2 외부전극(131, 132)의 두께는 상기 제1 도전성 금속의 영률(Young's Modulus)과 제2 도전성 금속의 영률(Young's Modulus)에 따라 결정된 제1 전극층(131a, 132a)과 도금층(131b, 132b)의 두께의 합(t1, t2의 합)이 된다.
이 경우, 제1 도전성 금속과 제2 도전성 금속이 동일한 금속일 경우에는 상기 계산에 의해 제1 및 제2 외부전극(131, 132)의 두께가 결정될 수 있다.
예를 들어, 상기 커버부(C)의 두께(tc)가 10 μm 이고, 상기 제1 도전성 금속과 제2 도전성 금속이 니켈(Ni)인 경우에는 제1 전극층(131a, 132a)의 두께(t1)가 3 μm 이고, 도금층(131b, 132b)의 두께(t2)가 5 μm 와 같이 상기 제1 및 제2 외부전극(131, 132)의 두께(t1, t2의 합)가 커버부(C)의 두께(tc) 대비 80% 이상인 8 μm 이상이 되도록 한다.
한편, 제1 도전성 금속과 제2 도전성 금속이 다른 금속일 수 있으며, 이 경우에는 각 금속을 포함하는 외부전극의 각각의 층들의 두께가 전체 외부전극의 두께에서 차지하는 분율과 상기 각 금속의 영률(Young's Modulus)의 상기 커버부(C)의 영률(Young's Modulus)에 대한 비율을 조합하여 필요한 제1 및 제2 외부전극(131, 132)의 두께를 결정할 수 있다.
예를 들어, 상기 커버부(C)의 두께가 10 μm 이고, 상기 제1 도전성 금속이 니켈(Ni)로서 제1 전극층(131a, 132a)의 두께(t1)가 3 μm 이고, 제2 도전성 금속이 구리(Cu)로서, 도금층(131b, 132b)의 두께(t2)가 6 μm 와 같이 상기 제1 및 제2 외부전극(131, 132)의 두께(t1, t2의 합)가 커버부(C)의 두께(tc) 대비 90% 이상인 9 μm 이상이 되도록 하여야 한다.
상기 계산을 정리하면, 상기 제1 및 제2 외부전극(131, 132)의 두께는 상기 커버부(C) 두께의 80% 이상일 수 있다.
한편, 상기 제1 도전성 금속 및 제2 도전성 금속의 영률(Young's Modulus)이 상기 커버부(C)가 포함하는 세라믹의 영률(Young's Modulus) 대비 70% 이상인 경우 상기 제1 및 제2 외부전극(131, 132)의 두께(t1, t2의 합)는 커버부(C)의 두께(tc)의 80% 이상일 수 있다.
상기 제1 도전성 금속 및 제2 도전성 금속의 영률(Young's Modulus)이 상기 커버부(C)가 포함하는 세라믹의 영률(Young's Modulus) 대비 50% 이상 70% 미만인 경우 상기 제1 및 제2 외부전극(131, 132)의 두께(t1, t2의 합)는 커버부(C)의 두께(tc)의 96% 이상일 수 있다.
상기 제1 도전성 금속 및 제2 도전성 금속의 영률(Young's Modulus)이 상기 커버부(C)가 포함하는 세라믹의 영률(Young's Modulus) 대비 20% 이상 50% 미만인 경우 상기 제1 및 제2 외부전극(131, 132)의 두께(t1, t2의 합)는 커버부(C)의 두께(tc)의 130% 이상일 수 있다.
도 4를 참조하면, 상기 커버부(C)의 두께(tc)는 상기 적층 세라믹 전자부품의 길이(L) 대비 1/40 이하를 만족할 수 있으며, 상기 적층 세라믹 전자부품의 두께(T) 대비 1/5 이하를 만족할 수 있다.
상기 커버부(C)의 두께(tc)는 상기 적층 세라믹 전자부품의 길이(L) 대비 1/40 이하 또는 상기 적층 세라믹 전자부품의 두께(T) 대비 1/5 이하를 만족할 경우, 파괴 강도가 급격히 낮아져서 공정 중 파손 및 크랙 발생에 의한 신뢰성이 저하될 수 있다.
그러나, 본 발명의 제1 실시형태에 따르면, 상기 외부전극이 포함하는 도전성 금속과 세라믹 바디 내 커버부가 포함하는 세라믹 재료의 영률(Young's Modulus)의 차이에 따라 외부전극의 두께 및 커버부의 두께의 비율을 조절함으로써, 상기 커버부(C)의 두께(tc)가 상기 적층 세라믹 전자부품의 길이(L) 대비 1/40 이하 및, 상기 적층 세라믹 전자부품의 두께(T) 대비 1/5 이하를 만족하더라도, 파괴 강도를 증가시켜 공정 중 파손 및 크랙 발생에 의한 신뢰성 저하를 방지할 수 있다.
도 5는 본 발명의 제2 실시형태에 따른 도 1의 I-I' 단면도이다.
상술한 바와 같이, 상기 도금층은 2층 구조일 수 있으며, 따라서 상기 도금층은 각각 제1 도금층(131b, 132b) 및 제2 도금층(131c, 132c)을 포함할 수 있다.
도 5를 참조하면, 본 발명의 제2 실시형태에 따른 적층 세라믹 커패시터에 있어서, 상기 제1 및 제2 외부전극(131, 132)은 상기 제1 전극층(131a, 132a) 상에 배치되되, 제2 도전성 금속을 포함하는 도금층을 포함하되, 상기 도금층은 제1 도금층(131b, 132b) 및 제2 도금층(131c, 132c)을 포함할 수 있다.
상기 제2 도전성 금속은 특별히 제한되는 것은 아니나, 예를 들어 구리(Cu), 니켈(Ni), 주석(Sn) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 제1 도전성 금속과 제2 도전성 금속은 서로 동일한 금속일 수 있으며, 혹은 서로 다른 금속일 수 있다.
예를 들어, 상기 제1 전극층(131a, 132a)이 포함하는 제1 도전성 금속이 니켈(Ni)이고, 도금층 중 제1 도금층(131b, 132b)이 포함하는 제2 도전성 금속이 니켈(Ni)이며, 제2 도금층(131c, 132c)은 주석(Sn)을 포함할 수 있다.
이 경우, 상기 커버부(C)의 두께(tc) 대비 상기 제1 및 제2 외부전극(131, 132)의 두께(t1, t2 및 t3의 합) 비율은 상기 커버부(C)의 영률(Young's Modulus) 대비 상기 제1 및 제2 외부전극(131, 132)의 영률(Young's Modulus)의 비율의 3 제곱근에 반비례한다.
상기와 같이, 제1 도전성 금속과 제2 도전성 금속이 다른 금속일 수 있으며, 이 경우에는 각 금속을 포함하는 외부전극의 각각의 층들의 두께가 전체 외부전극의 두께에서 차지하는 분율과 상기 각 금속의 영률(Young's Modulus)의 상기 커버부(C)의 영률(Young's Modulus)에 대한 비율을 조합하여 필요한 제1 및 제2 외부전극(131, 132)의 두께를 결정할 수 있다.
예를 들어, 상기 커버부(C)의 두께가 10 μm 이고, 상기 제1 도전성 금속이 니켈(Ni)로서 제1 전극층(131a, 132a)의 두께(t1)가 3 μm 이고, 제2 도전성 금속이 니켈(Ni)로서, 제1 도금층(131b, 132b)의 두께(t2)가 4 μm 및 제2 도전성 금속이 주석(Sn)으로서, 제2 도금층(131c, 132c)의 두께(t3)가 2 μm와 같이 상기 제1 및 제2 외부전극(131, 132)의 두께(t1, t2 및 t3의 합)가 커버부(C)의 두께(tc) 대비 100% 이상인 10 μm 이상이 되도록 하여야 한다.
도 5를 참조하면, 상기 커버부(C)의 두께(tc)는 상기 적층 세라믹 전자부품의 길이(L') 대비 1/40 이하를 만족할 수 있으며, 상기 적층 세라믹 전자부품의 두께(T') 대비 1/5 이하를 만족할 수 있다.
도 6은 도 1의 B 방향에서 바라본 상부 평면도이다.
도 6을 참조하면, 상기 세라믹 바디(110)의 두께 방향 제1 면(S1) 및 제2 면(S2)에 배치된 제1 및 제2 외부 전극(131, 132)의 면적이 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2) 각각의 면적 대비 50% 이상을 차지할 수 있다.
본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품은, 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 내부전극(121, 122)을 포함하며, 서로 마주보는 제1면, 제2면, 상기 제1면, 제2면과 연결되되, 서로 마주보는 제3면, 제4면 및 상기 제1면 내지 제4면과 연결되되, 서로 마주보는 제5면, 제6면을 가지는 세라믹 바디(110) 및 상기 세라믹 바디(110)의 외측에 배치되되, 상기 내부전극(121, 122)과 전기적으로 연결되는 외부전극(131, 132)을 포함하며, 상기 세라믹 바디(110)는 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 내부전극(121, 122)을 포함하여 용량이 형성되는 액티브부(A)와 상기 액티브부(A)의 상부 및 하부에 형성되되, 세라믹을 포함하는 커버부(C)를 포함하고, 상기 외부전극(131, 132)은 상기 세라믹 바디(110)의 외측에 배치되되, 제1 도전성 금속을 포함하는 제1 전극층(131a, 132a)과 상기 제1 전극층(131a, 132a) 상에 배치되되, 제2 도전성 금속을 포함하는 도금층(131b, 132b)을 포함하며, 상기 외부전극(131, 132)의 두께는 상기 제1 도전성 금속의 영률(Young's Modulus)과 제2 도전성 금속의 영률(Young's Modulus)에 따라 결정된 제1 전극층(131a, 132a)과 도금층(131b, 132b)의 두께의 합이고, 상기 커버부(C)의 두께(tc) 대비 상기 외부전극(131, 132)의 두께의 비율은 상기 커버부(C)가 포함하는 세라믹의 영률(Young's Modulus) 대비 상기 제1 도전성 금속과 제2 도전성 금속의 영률(Young's Modulus)의 비율에 반비례한다.
상기 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품에 관한 설명 중 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 설명과 동일한 부분은 중복 설명을 피하기 위하여 여기서는 생략하도록 한다.
본 발명의 다른 실시형태에 따르면, 상술한 바와 같이 상기 외부전극이 포함하는 도전성 금속과 세라믹 바디 내 커버부가 포함하는 세라믹 재료의 영률(Young's Modulus)의 차이에 따라 외부전극의 두께 및 커버부의 두께의 비율을 조절할 수 있어, 얇은 두께의 적층 세라믹 커패시터의 파괴 강도를 증가시켜 공정 중 파손 및 크랙 발생에 의한 신뢰성 저하를 방지할 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조방법에 대하여 설명하나, 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조 방법은 우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층을 형성할 수 있다.
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 μm의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
다음으로, 니켈 입자 평균 크기가 0.1 내지 0.2 μm이며, 40 내지 50 중량부의 니켈 분말을 포함하는 내부전극용 도전성 페이스트를 마련할 수 있다.
상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 내부전극 패턴이 배치된 그린시트를 적층하여 세라믹 바디(110)를 만들었다.
다음으로, 상기 세라믹 바디의 외측에 제1 도전성 금속 및 글라스를 포함하는 제1 전극층을 형성할 수 있다.
상기 제1 도전성 금속은 특별히 제한되는 것은 아니나, 예를 들어 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 글라스는 특별히 제한되는 것은 아니며, 일반적인 적층 세라믹 커패시터의 외부전극 제작에 사용되는 글라스와 동일한 조성의 물질이 사용될 수 있다.
상기 제1 전극층은 상기 세라믹 바디의 상하면 및 단부에 형성됨으로써, 상기 제1 및 제2 내부전극과 각각 전기적으로 연결될 수 있다.
상기 제1 전극층은 제1 도전성 금속 대비 글라스를 5 부피% 이상 포함할 수 있다.
다음으로, 상기 제1 전극층 상에 제2 도전성 금속을 포함하는 도금층을 형성할 수 있다.
상기 제2 도전성 금속은 특별히 제한되는 것은 아니나, 예를 들어 구리(Cu), 니켈(Ni), 주석(Sn) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 외부전극이 포함하는 도전성 금속과 세라믹 바디 내 커버부가 포함하는 세라믹 재료의 영률(Young's Modulus)의 차이에 따라 외부전극의 두께 및 커버부의 두께의 비율을 조절한다.
즉, 외부전극이 포함하는 도전성 금속과 세라믹 바디 내 커버부가 포함하는 세라믹 재료의 영률(Young's Modulus)의 차이에 따라, 상기 커버부의 영률(Young's Modulus) 대비 상기 외부전극의 영률(Young's Modulus)의 비율의 3 제곱근에 반비례하도록 상기 외부전극의 두께를 결정할 수 있다.
이하, 표 1에서는 외부전극이 포함하는 도전성 금속의 종류에 따라 다양한 두께의 외부전극을 세라믹 바디의 외측에 배치하고, 커버부 두께에 따른 크랙 발생 빈도를 측정하였다.
샘플 커버부의 두께 [㎛] 니켈(Ni) 외부 전극의 두께
[㎛]		 구리(Cu) 외부 전극의 두께
[㎛] 		주석(Sn) 외부 전극의 두께
[㎛] 		크랙 발생 빈도(%)
*1 10 3.5 0 0 80
*2 10 5.4 0 0 50
3 10 8.1 0 0 0
4 10 10.2 0 0 0
*5 10 0 3.4 0 90
*6 10 0 5.2 0 70
*7 10 0 6.9 0 50
8 10 0 9.6 0 0
9 10 0 12.4 0 0
*10 10 0 0 5.6 80
*11 10 0 0 8.4 65
12 10 0 0 13.7 0
13 10 0 0 18.2 0
*14 8 2.8 0 0 90
*15 8 4.6 0 0 60
16 8 6.5 0 0 0
17 8 9.1 0 0 0
*18 8 0 3.2 0 85
*19 8 0 5.4 0 60
20 8 0 7.5 0 0
21 8 0 10.3 0 0
*22 8 0 0 4.5 90
*23 8 0 0 10.1 55
24 8 0 0 12.6 0
25 8 0 0 15.5 0
*26 8 1.2 0 7.1 60
*27 8 2.3 0 5.4 15
*28 8 3.5 0 3.9 35
29 8 3.2 0 5.7 0
30 8 4.4 0 3.6 0
*: 비교예
상기 표 1의 데이터는 도 4와 같이 적층 세라믹 커패시터(100)의 세라믹 본체(110)의 폭 방향(W)의 중심부에서 길이 방향(L) 및 두께 방향(T)으로 절개한 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 찍은 사진을 기준으로 각각의 치수를 측정하였다. 여기서, 외부전극의 두께는 제1 전극층과 도금층의 두께의 합(t1, t2의 합)으로 측정하였다. 크랙 발생 빈도수를 측정하기 위해, 샘플 당 200개의 시료를 각각 확인하였다.
상기 표 1에서, 샘플 1 내지 2는 커버부(C)의 두께가 10 ㎛이고 이에 대한 니켈(Ni)을 포함하는 제1 또는 제2 외부 전극(131, 132)의 두께가 커버부 두께 대비 80% 미만인 비교예로서, 크랙 발생 빈도가 높음을 알 수 있다.
반면, 샘플 3 내지 4는 커버부(C)의 두께가 10 ㎛이고 이에 대한 니켈(Ni)을 포함하는 제1 또는 제2 외부 전극(131, 132)의 두께가 커버부 두께 대비 80% 이상인 본 발명의 실시예로서, 크랙이 발생하지 않아 신뢰성이 우수함을 알 수 있다.
그리고, 샘플 5 내지 7은 커버부(C)의 두께가 10 ㎛이고 이에 대한 구리(Cu)를 포함하는 제1 또는 제2 외부 전극(131, 132)의 두께가 커버부 두께 대비 90% 미만인 비교예로서, 크랙 발생 빈도가 높음을 알 수 있다.
반면, 샘플 8 내지 9는 커버부(C)의 두께가 10 ㎛이고 이에 대한 구리(Cu)를 포함하는 제1 또는 제2 외부 전극(131, 132)의 두께가 커버부 두께 대비 90% 이상인 본 발명의 실시예로서, 크랙이 발생하지 않아 신뢰성이 우수함을 알 수 있다.
한편, 샘플 10 내지 11은 커버부(C)의 두께가 10 ㎛이고 이에 대한 주석(Sn)을 포함하는 제1 또는 제2 외부 전극(131, 132)의 두께가 커버부 두께 대비 130% 미만인 비교예로서, 크랙 발생 빈도가 높음을 알 수 있다.
반면, 샘플 12 내지 13은 커버부(C)의 두께가 10 ㎛이고 이에 대한 주석(Sn)을 포함하는 제1 또는 제2 외부 전극(131, 132)의 두께가 커버부 두께 대비 130% 이상인 본 발명의 실시예로서, 크랙이 발생하지 않아 신뢰성이 우수함을 알 수 있다.
또한, 샘플 14 내지 15는 커버부(C)의 두께가 8 ㎛이고 이에 대한 니켈(Ni)을 포함하는 제1 또는 제2 외부 전극(131, 132)의 두께가 커버부 두께 대비 80% 미만인 비교예로서, 크랙 발생 빈도가 높음을 알 수 있다.
반면, 샘플 16 내지 17은 커버부(C)의 두께가 8 ㎛이고 이에 대한 니켈(Ni)을 포함하는 제1 또는 제2 외부 전극(131, 132)의 두께가 커버부 두께 대비 80% 이상인 본 발명의 실시예로서, 크랙이 발생하지 않아 신뢰성이 우수함을 알 수 있다.
그리고, 샘플 18 내지 19는 커버부(C)의 두께가 8 ㎛이고 이에 대한 구리(Cu)를 포함하는 제1 또는 제2 외부 전극(131, 132)의 두께가 커버부 두께 대비 90% 미만인 비교예로서, 크랙 발생 빈도가 높음을 알 수 있다.
반면, 샘플 20 내지 21은 커버부(C)의 두께가 8 ㎛이고 이에 대한 구리(Cu)를 포함하는 제1 또는 제2 외부 전극(131, 132)의 두께가 커버부 두께 대비 90% 이상인 본 발명의 실시예로서, 크랙이 발생하지 않아 신뢰성이 우수함을 알 수 있다.
또한, 샘플 22 내지 23은 커버부(C)의 두께가 8 ㎛이고 이에 대한 주석(Sn)을 포함하는 제1 또는 제2 외부 전극(131, 132)의 두께가 커버부 두께 대비 130% 미만인 비교예로서, 크랙 발생 빈도가 높음을 알 수 있다.
반면, 샘플 24 내지 25는 커버부(C)의 두께가 8 ㎛이고 이에 대한 주석(Sn)을 포함하는 제1 또는 제2 외부 전극(131, 132)의 두께가 커버부 두께 대비 130% 이상인 본 발명의 실시예로서, 크랙이 발생하지 않아 신뢰성이 우수함을 알 수 있다.
한편, 샘플 26 내지 30은 제1 도전성 금속이 니켈(Ni)이고, 제2 도전성 금속이 주석(Sn)으로서, 제1 도전성 금속과 제2 도전성 금속이 다른 금속일 경우이며, 이 경우에는 각 금속을 포함하는 외부전극의 각각의 층들의 두께가 전체 외부전극의 두께에서 차지하는 분율과 상기 각 금속의 영률(Young's Modulus)의 상기 커버부(C)의 영률(Young's Modulus)에 대한 비율을 조합하여 필요한 제1 및 제2 외부전극(131, 132)의 두께를 결정할 수 있다.
샘플 26 내지 28은 커버부(C)의 두께가 8 ㎛이고 이에 대한 니켈(Ni)과 주석(Sn)을 포함하는 제1 또는 제2 외부 전극(131, 132)의 두께가 커버부 두께 대비 비율이 본 발명의 수치범위를 벗어나는 비교예로서, 크랙 발생 빈도가 높음을 알 수 있다.
반면, 샘플 29 내지 30은 커버부(C)의 두께가 8 ㎛이고 이에 대한 니켈(Ni)과 주석(Sn)을 포함하는 제1 또는 제2 외부 전극(131, 132)의 두께가 커버부 두께 비율이 본 발명의 수치범위 내인 본 발명의 실시예로서, 크랙이 발생하지 않아 신뢰성이 우수함을 알 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
110: 세라믹 바디
111: 유전체층 121, 122: 제1 및 제2 내부전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 전극층 131b, 132b, 131c, 132c: 도금층

Claims (11)

  1. 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극을 포함하며, 서로 마주보는 제1면, 제2면, 상기 제1면, 제2면과 연결되되, 서로 마주보는 제3면, 제4면 및 상기 제1면 내지 제4면과 연결되되, 서로 마주보는 제5면, 제6면을 가지는 세라믹 바디; 및
    상기 세라믹 바디의 외측에 배치되되, 상기 내부전극과 전기적으로 연결되는 외부전극;을 포함하며,
    상기 세라믹 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극을 포함하여 용량이 형성되는 액티브부와 상기 액티브부의 상부 및 하부에 형성되되, 세라믹을 포함하는 커버부를 포함하고,
    상기 커버부의 두께는 8 μm 내지 10 μm 이고,
    상기 외부전극은 니켈(Ni)을 포함하고, 상기 외부전극의 두께는 10.2 μm 이하인 적층 세라믹 전자부품.
  2. 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극을 포함하며, 서로 마주보는 제1면, 제2면, 상기 제1면, 제2면과 연결되되, 서로 마주보는 제3면, 제4면 및 상기 제1면 내지 제4면과 연결되되, 서로 마주보는 제5면, 제6면을 가지는 세라믹 바디; 및
    상기 세라믹 바디의 외측에 배치되되, 상기 내부전극과 전기적으로 연결되는 외부전극;을 포함하며,
    상기 세라믹 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극을 포함하여 용량이 형성되는 액티브부와 상기 액티브부의 상부 및 하부에 형성되되, 세라믹을 포함하는 커버부를 포함하고,
    상기 커버부의 두께는 8 μm 내지 10 μm 이고,
    상기 외부전극은 구리(Cu)를 포함하고, 상기 외부전극의 두께는 12.4 μm 이하인 적층 세라믹 전자부품.
  3. 제1항 또는 제2항에 있어서,
    상기 외부전극은 상기 세라믹 바디의 외측에 배치되되, 제1 도전성 금속을 포함하는 제1 전극층과 상기 제1 전극층 상에 배치되되, 제2 도전성 금속을 포함하는 도금층을 포함하는 적층 세라믹 전자부품.
  4. 제3항에 있어서,
    상기 제1 도전성 금속은 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상인 적층 세라믹 전자부품.
  5. 제3항에 있어서,
    상기 제2 도전성 금속은 구리(Cu), 니켈(Ni), 주석(Sn) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상인 적층 세라믹 전자부품.
  6. 제3항에 있어서,
    상기 도금층은 적어도 2층 이상으로 배치된 적층 세라믹 전자부품.
  7. 제1항 또는 제2항에 있어서,
    상기 적층 세라믹 전자부품은 두께가 100 μm 이하인 적층 세라믹 전자부품.
  8. 제1항 또는 제2항에 있어서,
    상기 커버부의 두께는 상기 적층 세라믹 전자부품의 길이 대비 1/40 이하를 만족하는 적층 세라믹 전자부품.
  9. 제1항 또는 제2항에 있어서,
    상기 커버부의 두께는 상기 적층 세라믹 전자부품의 두께 대비 1/5 이하를 만족하는 적층 세라믹 전자부품.
  10. 제1항 또는 제2항에 있어서,
    상기 커버부는 티탄산바륨(BaTiO3)계 세라믹 재료를 포함하는 적층 세라믹 전자부품.
  11. 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극을 포함하며, 서로 마주보는 제1면, 제2면, 상기 제1면, 제2면과 연결되되, 서로 마주보는 제3면, 제4면 및 상기 제1면 내지 제4면과 연결되되, 서로 마주보는 제5면, 제6면을 가지는 세라믹 바디; 및
    상기 세라믹 바디의 외측에 배치되되, 상기 내부전극과 전기적으로 연결되는 외부전극;을 포함하며,
    상기 세라믹 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부전극을 포함하여 용량이 형성되는 액티브부와 상기 액티브부의 상부 및 하부에 형성되되, 세라믹을 포함하는 커버부를 포함하고,
    상기 외부전극은 상기 세라믹 바디의 외측에 배치되되, 제1 도전성 금속을 포함하는 제1 전극층과 상기 제1 전극층 상에 배치되되, 제2 도전성 금속을 포함하는 도금층을 포함하며,
    상기 제2 도전성 금속은 니켈(Ni), 주석(Sn) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상이며,
    상기 커버부의 두께는 상기 적층 세라믹 전자부품의 길이 대비 1/40 이하를 만족하는 적층 세라믹 전자부품.
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