KR20200104769A - 반도체 패키지 및 반도체 패키지 제조 방법 - Google Patents

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Abstract

본 개시의 일 실시예에 따른 반도체 패키지는 제1 면에 칩 패드가 형성된 반도체 칩; 상기 반도체 칩의 상기 제1 면 상의 제1 절연층; 상기 칩 패드와 전기적으로 연결되고, 상기 제1 절연층을 관통하여 형성된 제1 도전성 비아; 상기 제1 도전성 비아와 전기적으로 연결되고, 상기 제1 절연층에 매립되어 형성된 재배선 층; 상기 제1 절연층 상에 있고, 상기 재배선 층과 맞닿는 제2 절연층; 상기 재배선 층과 전기적으로 연결되고, 상기 제2 절연층을 관통하여 형성된 제2 도전성 비아; 상기 제2 도전성 비아와 전기적으로 연결되는 유비엠; 및 상기 유비엠과 전기적으로 연결되는 외부 연결단자;를 포함할 수 있다.

Description

반도체 패키지 및 반도체 패키지 제조 방법 {SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 개시의 기술적 사상은 반도체 패키지 및 반도체 패키지 제조 방법에 관한 것으로서, 보다 구체적으로는, 단순화된 공정으로 생산 비용이 절감된 반도체 패키지 및 상기 반도체 패키지의 제조 방법에 관한 것이다.
반도체 칩의 저장 용량이 고용량화됨과 동시에, 반도체 칩을 포함하는 반도체 패키지는 얇고 가벼워질 것이 요구되고 있다. 고용량의 소형화된 반도체 패키지를 생산하기 위해, 다수의 제조 공정들 및 상기 제조 공정들이 정상적으로 작동하는지 판단하는 점검 공정들이 수행되고 있다. 최근 반도체 패키지 제조 회사들은 상기 제조 공정들 및 상기 점검 공정들을 단순화하여, 반도체 패키지의 생산 비용을 절감하려는 시도를 하고 있다.
본 개시의 기술적 사상이 해결하고자 하는 기술적 과제들 중 하나는 내구성이 우수하고, 외부의 충격으로부터 파손의 위험이 적은 반도체 패키지를 제공하는 것이다.
본 개시의 기술적 사상이 해결하고자 하는 기술적 과제들 중 하나는 단순화된 제조 공정으로 생산 비용을 절감할 수 있는 반도체 패키지 제조 방법을 제공하는 것이다.
본 개시의 기술적 사상이 해결하고자 하는 기술적 과제들 중 하나는 얇고 가벼우면서도 내구성이 뛰어난 반도체 패키지를 생산할 수 있는 반도체 패키지 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 개시의 일 실시예로 제1 면에 칩 패드가 형성된 반도체 칩; 상기 반도체 칩의 상기 제1 면 상의 제1 절연층; 상기 칩 패드와 전기적으로 연결되고, 상기 제1 절연층을 관통하여 형성된 제1 도전성 비아; 상기 제1 도전성 비아와 전기적으로 연결되고, 상기 제1 절연층에 매립되어 형성된 재배선 층; 상기 제1 절연층 상에 있고, 상기 재배선 층과 맞닿는 제2 절연층; 상기 재배선 층과 전기적으로 연결되고, 상기 제2 절연층을 관통하여 형성된 제2 도전성 비아; 상기 제2 도전성 비아와 전기적으로 연결되는 유비엠; 및 상기 유비엠과 전기적으로 연결되는 외부 연결단자;를 포함하는 반도체 패키지를 제공한다.
예시적인 일 실시예로, 상기 제1 절연층 및 상기 제2 절연층은 비감광성 소재를 포함하는 것을 특징으로 한다.
예시적인 일 실시예로, 상기 제1 절연층 및 상기 제2 절연층의 소재는 다른 것을 특징으로 한다.
예시적인 일 실시예로, 상기 재배선 층의 측면들은 상기 제1 절연층에 의해 둘러싸이고, 상기 제1 절연층 상에서 노출된 상기 재배선 층의 제1 면은 상기 제2 절연층과 맞닿는 것을 특징으로 한다.
예시적인 일 실시예로, 상기 유비엠은 상기 제2 절연층에 매립되고, 상기 유비엠의 측면들은 상기 제2 절연층에 의해 둘러싸이고, 상기 제2 절연층 상에서 노출된 상기 유비엠의 제1 면은 상기 제2 절연층과 동일한 높이에 있고, 상기 외부 연결단자는 상기 유비엠의 상기 제1 면과 맞닿는 것을 특징으로 한다.
예시적인 일 실시예로, 상기 제1 도전성 비아, 상기 재배선 층, 상기 제2 도전성 비아, 및 상기 유비엠의 두께의 합은 상기 제1 절연층 및 상기 제2 절연층의 두께의 합과 동일한 것을 특징으로 한다.
예시적인 일 실시예로, 상기 유비엠은 상기 제2 절연층으로부터 돌출되어 형성되고, 상기 외부 연결단자는 상기 유비엠의 측면들을 둘러싸는 것을 특징으로 한다.
예시적인 일 실시예로, 상기 유비엠은 상기 제2 절연층에 매립되고, 상기 유비엠의 측면들은 상기 제2 절연층에 의해 둘러싸이고, 상기 제2 절연층 상에서 노출된 상기 유비엠의 제1 면은 상기 제2 절연층의 외부에 노출된 면보다 상기 반도체 칩에 가깝고, 상기 외부 연결단자는 상기 유비엠의 상기 제1 면과 맞닿고, 상기 유비엠의 상기 제1 면과 상기 외부 연결단자가 맞닿아 형성된 면과 상기 제2 절연층의 외부에 노출된 면 사이에는 단차가 형성된 것을 특징으로 한다.
예시적인 일 실시예로, 상기 재배선 층과 상기 제2 절연층이 맞닿아 형성된 면은 상기 제1 절연층과 상기 제2 절연층이 맞닿아 형성된 면과 동일한 높이에 있는 것을 특징으로 한다.
예시적인 일 실시예로, 상기 재배선 층과 상기 제2 절연층이 맞닿아 형성된 면은 상기 제1 절연층과 상기 제2 절연층이 맞닿아 형성된 면보다 상기 반도체 칩에 가깝고, 상기 재배선 층과 상기 제2 절연층이 맞닿아 형성된 면과 상기 제1 절연층과 상기 제2 절연층이 맞닿아 형성된 면 사이에 단차가 형성된 것을 특징으로 한다.
본 개시의 일 실시예로 칩 패드가 형성된 반도체 칩의 제1 면 상에 제1 절연층을 도포하는 단계; 상기 제1 절연층을 스탬핑(stamping)하여 제1 비아 홀 및 재배선 패턴을 형성하는 단계; 상기 제1 비아 홀이 형성된 부분의 상기 제1 절연층을 식각하여 상기 칩 패드를 노출시키는 단계; 상기 제1 비아 홀 및 상기 재배선 패턴을 제1 전도성 소재로 채워 제1 도전성 비아 및 재배선 층을 형성하는 단계; 상기 제1 전도성 소재를 식각하고, 상기 재배선 층 및 상기 제1 절연층을 외부에 노출시키는 단계; 상기 제1 절연층 상에 제2 절연층을 도포하는 단계; 상기 제2 절연층을 스탬핑하여 제2 비아 홀 및 유비엠 패턴을 형성하는 단계; 상기 제2 비아 홀이 형성된 부분의 상기 제2 절연층을 식각하여 상기 재배선 층을 노출시키는 단계; 상기 제2 비아 홀 및 상기 유비엠 패턴을 제2 전도성 소재로 채워 제2 도전성 비아 및 유비엠을 형성하는 단계; 상기 제2 전도성 소재를 식각하고, 상기 유비엠 및 상기 제2 절연층을 외부에 노출시키는 단계; 및 상기 유비엠 상에 외부 연결 단자를 탑재하는 단계;를 포함하는 반도체 패키지 제조 방법을 제공한다.
예시적인 일 실시예로, 상기 제1 절연층을 스탬핑하여 상기 제1 비아 홀 및 상기 재배선 패턴을 형성하는 단계는, 상기 제1 절연층을 스탬핑하여 상기 제1 비아 홀 및 상기 재배선 패턴을 동시에 형성하는 단계;를 포함하는 것을 특징으로 한다.
예시적인 일 실시예로, 상기 제1 절연층을 스탬핑 하여 상기 제1 비아 홀 및 상기 재배선 패턴을 형성하는 단계는, 제1 돌기부가 형성된 비아 홀 스탬프로 상기 제1 절연층을 스탬핑하여 상기 제1 비아 홀을 형성하는 단계; 및 제2 돌기부가 형성된 재배선 스탬프로 상기 제1 절연층을 스탬핑하여 상기 재배선 패턴을 형성하는 단계;를 포함하는 것을 특징으로 한다.
예시적인 일 실시예로, 상기 비아 홀 스탬프로 상기 제1 절연층을 스탬핑하여 상기 제1 비아 홀을 형성하는 단계에서, 상기 제1 돌기부는 하부에서 볼록한 곡면을 포함하는 것을 특징으로 한다.
예시적인 일 실시예로, 상기 제2 돌기부가 형성된 상기 재배선 스탬프로 상기 제1 절연층을 스탬핑하여 상기 재배선 패턴을 형성하는 단계는, 상기 제2 돌기부가 상기 제1 절연층 내에 매립되는 단계; 및 상기 매립된 제2 돌기부가 상기 제1 절연층으로부터 이탈되어 상기 재배선 패턴을 형성하는 단계;를 포함하고, 상기 제2 돌기부가 상기 제1 절연층 내에 매립되는 단계에서, 상기 재배선 스탬프를 위에서 아래로 내려다 봤을 때, 상기 제1 비아 홀의 중심은 상기 제2 돌기부와 중첩되지 않는 것을 특징으로 한다.
예시적인 일 실시예로, 상기 제1 절연층을 스탬핑(stamping)하여 상기 제1 비아 홀 및 상기 재배선 패턴을 형성하는 단계는, 돌기부가 형성된 스탬프로 상기 제1 절연층을 스탬핑하여, 상기 제1 비아 홀 및 상기 재배선 패턴을 형성하는 단계;를 포함하고, 상기 돌기부의 표면은 해칭(hatcning) 형상으로 패터닝 된 것을 특징으로 한다.
본 개시의 일 실시예로 칩 패드가 형성된 반도체 칩의 제1 면 상에 제1 절연층을 도포하는 단계; 상기 제1 절연층을 스탬핑(stamping)하여 제1 비아 홀 및 재배선 패턴을 형성하는 단계; 상기 제1 비아 홀이 형성된 부분의 상기 제1 절연층을 식각하여 상기 칩 패드를 노출시키는 단계; 상기 제1 비아 홀 및 상기 재배선 패턴을 제1 전도성 소재로 채워 제1 도전성 비아 및 재배선 층을 형성하는 단계; 상기 제1 전도성 소재를 식각하고, 상기 재배선 층 및 상기 제1 절연층을 외부에 노출시키는 단계; 상기 제1 절연층 상에 제2 절연층을 도포하는 단계; 상기 제2 절연층을 스탬핑하여 제2 비아 홀을 형성하는 단계; 상기 제2 비아 홀이 형성된 부분의 상기 제2 절연층을 식각하여 상기 재배선 층을 노출시키는 단계; 상기 제2 비아 홀을 제2 전도성 소재로 채워 제2 도전성 비아를 형성하는 단계; 상기 제2 전도성 소재를 식각하고, 상기 제2 절연층을 외부에 노출시키는 단계; 상기 제2 절연층 상에 포토 리소그래피 공정을 통해 유비엠을 형성하는 단계; 및 상기 유비엠 상에 외부 연결단자를 탑재하는 단계;를 포함하는 것을 특징으로 한다.
예시적인 일 실시예로, 상기 외부 연결단자를 탑재하는 단계는 상기 유비엠의 측면을 둘러싸도록 상기 제2 절연층 상에 상기 외부 연결단자를 탑재하는 단계;를 포함하는 것을 특징으로 한다.
본 개시의 일 실시예에 따른 반도체 패키지는 내구성이 우수하여 외부의 충격으로부터 파손의 위험이 적을 수 있다.
본 개시의 일 실시예에 따른 반도체 패키지 제조 방법은 스탬핑 공정을 포함하여, 적은 생산 비용으로 반도체 패키지를 생산할 수 있다.
본 개시의 일 실시예에 따른 반도체 패키지 제조 방법은 스탬핑 공정을 포함하여, 얇고 가벼우면서도 내구성이 뛰어난 반도체 패키지를 생산할 수 있다.
도 1은 본 개시의 일 실시예에 따른 제1 반도체 패키지의 단면도이다.
도 2는 본 개시의 일 실시예에 따른 제2 반도체 패키지의 단면도이다.
도 3은 본 개시의 일 실시예에 따른 반도체 패키지의 제조 방법의 흐름도이다.
도 4는 본 개시의 일 실시예에 따른 반도체 칩의 제1 면 상에 제1 절연층을 도포하는 단계를 보여주는 도면이다.
도 5는 본 개시의 일 실시예에 따른 제1 절연층을 스탬핑(stamping)하여 제1 비아 홀 및 재배선 패턴을 형성하는 단계를 보여주는 도면이다.
도 6은 본 개시의 일 실시예에 따른 제1 스탬프의 측면도이다.
도 7은 본 개시의 일 실시예에 따른 제1 스탬프의 돌기부의 저면도이다.
도 8은 본 개시의 일 실시예에 따른 제1 스탬핑 공정을 통해 형성된 제1 비아 홀을 보여주는 도면이다.
도 9는 본 개시의 일 실시예에 따른 제1 비아 홀을 식각하는 단계를 보여주는 도면이다.
도 10은 본 개시의 일 실시예에 따른 상기 플라즈마 식각 공정에 의해 식각된 제1 비아 홀을 보여주는 도면이다.
도 11은 본 개시의 일 실시예에 따른 초음파 세정 공정에 의해 세정된 제1 비아 홀을 보여주는 도면이다.
도 12는 본 개시의 일 실시예에 따른 비아 홀 스탬프로 제1 절연층을 스탬핑하여 제1 비아 홀을 형성하는 단계를 보여주는 도면이다.
도 13은 본 개시의 일 실시예에 따른 제1 비아 홀을 식각하는 단계를 보여주는 도면이다.
도 14 및 도 15는 본 개시의 일 실시예에 따른 재배선 스탬프로 제1 절연층을 스탬핑하여 재배선 패턴을 형성하는 단계를 보여주는 도면들이다.
도 16은 제1 비아 홀 및 재배선 패턴이 형성된 제1 절연층을 열 경화시키는 단계를 보여주는 도면이다.
도 17은 본 개시의 일 실시예에 따른 제1 도전성 비아 및 재배선 층을 형성하는 단계를 보여주는 도면이다.
도 18은 본 개시의 일 실시예에 따른 제1 전도성 소재를 식각하는 단계를 보여주는 도면이다
도 19는 본 개시의 일 실시예에 따른 제1 절연층 상에 제2 절연층을 도포하는 단계를 보여주는 도면이다.
도 20은 본 개시의 일 실시예에 따른 제2 절연층을 스탬핑하여 제2 비아 홀 및 유비엠 패턴을 형성하는 단계를 보여주는 도면이다.
도 21은 본 개시의 일 실시예에 따른 제2 비아 홀을 식각하는 단계를 보여주는 도면이다.
도 22는 본 개시의 일 실시예에 따른 제2 도전성 비아 및 제1 유비엠을 형성하는 단계를 보여주는 도면이다.
도 23은 본 개시의 일 실시예에 따른 제2 전도성 소재를 식각하는 단계를 보여주는 도면이다.
도 24는 본 개시의 일 실시예에 따른 제1 외부 연결단자를 탑재하는 단계를 보여주는 도면이다.
도 25는 본 개시의 일 실시예에 따른 반도체 패키지의 제조 방법의 흐름도이다.
도 26은 본 개시의 일 실시예에 따른 제2 절연층 상에 포토 리소그래피 공정을 통한 제2 유비엠을 형성하는 단계를 보여주는 도면이다.
도 27은 본 개시의 일 실시예에 따른 제2 외부 연결단자를 탑재하는 단계를 보여주는 도면이다.
도 28은 본 개시의 일 실시예인 반도체 패키지를 포함하는 전자 시스템을 개략적으로 도시한 블록도이다.
이하, 첨부도면을 참조하여 본 개시의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 개시의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 개시의 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안 된다. 본 개시의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 개시의 개념을 보다 완전하게 설명하기 위해서 제공되는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 개시의 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 개시의 개념의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 반대로 제2 구성 요소는 제1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 개시의 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 개시의 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
첨부된 도면들을 참조하여 본 개시의 기술적 사상들을 설명하기에 앞서, 제1 및 제2 반도체 패키지(100a, 100b)의 구성 요소들의 길이를 정의함에 있어서, 제1 방향(X)의 길이를 너비, 제2 방향(Y)의 길이를 폭, 제3 방향(Z)의 길이를 두께로 지칭한다. 다만, 상기 정의된 용어들은 설명의 편의를 위해 다른 방향의 길이로 지칭될 수도 있다.
도 1은 본 개시의 일 실시예에 따른 제1 반도체 패키지(100a)의 단면도이다. 제1 반도체 패키지(100a)는 웨이퍼 레벨 패키지(wafer level package, WLP)일 수 있다. 예를 들어, 제1 반도체 패키지(100a)는 팬-아웃 웨이퍼 레벨 패키지(Fan-Out Wafer Level Package, FOWLP)일 수 있다. 다만, 이에 한정되지 않고 제1 반도체 패키지(100a)는 패널 레벨 패키지(panel level package, PLP)일 수도 있다.
도 1을 참조할 때, 본 개시의 일 실시예에 따른 제1 반도체 패키지(100a)는 반도체 칩(101), 칩 패드(102), 제1 절연층(103), 제1 도전성 비아(104), 재배선 층(105), 제2 절연층(106), 제2 도전성 비아(107), 제1 유비엠(under bump material, UBM, 108a), 제1 외부 연결단자(109a), 및 보호층(110)을 포함할 수 있다.
본 개시의 일 실시예에 따른 제1 반도체 패키지(100a)의 반도체 칩(101)은 다양한 종류의 복수의 개별 소자들(individual devices)을 포함할 수 있다. 예를 들어, 상기 복수의 개별 소자들은 다양한 미세 전자 소자(microelectronic devices), 예를 들면, CMOS 트랜지스터(complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET(metal-oxide-semiconductor field effect transistor), 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다.
일 실시예에서, 반도체 칩(101)은 메모리 반도체 칩일 수 있다. 상기 메모리 반도체 칩은 예를 들면, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magneto-resistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 칩일 수 있다.
일 실시예에서, 반도체 칩(101)은 로직 칩일 수도 있다. 예를 들어, 반도체 칩(101)은 CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit) 또는 AP(Application Processor)일 수 있다.
도 1을 참조할 때, 제1 반도체 패키지(100a)는 하나의 반도체 칩(101)을 포함하는 것으로 도시되었으나, 제1 반도체 패키지(100a)는 복수의 반도체 칩들(101)을 포함할 수도 있다. 제1 반도체 패키지(100a)에 포함된 복수의 반도체 칩들(101)은 동종의 반도체 칩들일 수 있고, 이종의 반도체 칩들일 수 있다. 일 실시예에서, 제1 반도체 패키지(100a)는 다른 종류의 반도체 칩들이 서로 전기적으로 연결되어 하나의 시스템으로 동작하는 시스템 인 패키지(system in package, SIP)일 수 있다.
일 실시예에서, 반도체 칩(101)의 너비(X 방향의 길이) 및 폭(Y 방향의 길이)은 약 2 밀리미터 내지 약 10 밀리미터일 수 있다. 보다 구체적으로, 반도체 칩(101)의 너비 및 폭은 약 4 밀리미터 내지 약 7 밀리미터일 수 있다. 다만 이에 한정되지 않고, 반도체 칩(101)의 너비 및 폭은 보다 다양한 값을 가질 수 있다. 또한, 반도체 칩(101)의 두께(Z 방향의 길이)는 약 100마이크로미터 내지 약 400 마이크로미터일 수 있다. 보다 구체적으로, 반도체 칩(101)의 두께는 약 150 마이크로미터 내지 약 300마이크로미터일 수 있다. 다만 이에 한정되지 않고, 반도체 칩(101)의 두께는 보다 다양한 값을 가질 수 있다.
일 실시예에서, 반도체 칩(101)은 제1 면(121) 및 상기 제1 면(121)에 대향하는 제2 면(122)을 포함할 수 있다. 반도체 칩(101)의 제1 면(121)에는 칩 패드(102)가 형성될 수 있다. 칩 패드(102)는 반도체 칩(101)에 형성된 다양한 종류의 복수의 개별소자들과 전기적으로 연결될 수 있다. 칩 패드(102)는 약 0.5 마이크로미터 내지 약 1.5 마이크로미터 사이의 두께를 가질 수 있다. 다만, 이에 한정되지 않고, 칩 패드(102)는 다양한 두께의 값을 가질 수도 있다. 또한, 도 1에 도시되지는 않았지만, 반도체 칩(101)의 제1 면(121) 상에는 보호층(미도시)이 덮여있을 수도 있다.
본 개시의 일 실시예에 따른 제1 반도체 패키지(100a)의 제1 절연층(103)은 반도체 칩(101)의 제1 면(121) 상에 있을 수 있다. 보다 구체적으로, 제1 절연층(103)은 반도체 칩(101)의 제1 면(121)과 제2 절연층(106) 사이에 있을 수 있다. 일 실시예에서, 제1 절연층(103)은 반도체 칩(101)의 제1 면(121) 및 제2 절연층(106) 사이에서 약 20 마이크로미터 내지 약 50 마이크로미터의 두께 값을 가질 수 있다.
일 실시예에서, 제1 절연층(103)은 비전도성 소재를 포함할 수 있다. 예를 들어, 제1 절연층(103)은 폴리이미드 또는 에폭시(epoxy)를 포함할 수 있다. 다만 이에 한정되지 않고, 제1 절연층(103)은 실리콘 산화막, 실리콘 질화막, 절연성 폴리머 또는 이들의 조합을 포함할 수도 있다.
일 실시예에서, 제1 절연층(103)에는 후술할 제1 스탬핑(stamping) 공정(도 5, S202)을 통해 제1 비아 홀(도 9, H1) 및 재배선 패턴(도 9, P1)이 형성될 수 있으므로, 제1 절연층(103)은 감광성 소재뿐만 아니라 비감광성 소재 역시 포함할 수 있다.
일 실시예에서, 제1 절연층(103)에는 제1 스탬핑 공정(S202)을 통해 제1 비아 홀(H1)이 형성될 수 있다. 보다 구체적으로, 제1 비아 홀(H1)은 칩 패드(102)가 형성된 부분에서 제1 절연층(103)을 관통하여 형성될 수 있다. 제1 비아 홀(H1)은 테이퍼 구조일 수 있다. 보다 구체적으로, 제1 비아 홀(H1)은 칩 패드(102)에서 멀어지는 방향으로 단면적이 커지는 테이퍼 구조일 수 있다. 다만 이에 한정되지 않고, 제1 비아 홀(H1)은 다양한 구조일 수 있다.
일 실시예에서, 제1 비아 홀(H1)의 지름은 약 5 마이크로미터 내지 약 20 마이크로미터일 수 있다. 예를 들어, 제1 비아 홀(H1)이 테이퍼 구조일 때, 칩 패드(102)와 인접한 영역에서 제1 비아 홀(H1)의 지름은 약 5 마이크로미터일 수 있고, 재배선 층(105)과 인접한 영역에서 제1 비아 홀(H1)의 지름은 약 15마이크로미터일 수 있다. 또한, 제1 비아 홀(H1)이 원통 구조일 때, 칩 패드(102)와 인접한 영역 및 재배선 층(105)과 인접한 영역에서 제1 비아 홀(H1)의 지름은 약 10 마이크로미터일 수 있다. 다만 전술한 바에 한정되지 않고, 제1 비아 홀(H1)의 다양한 형상에 따라, 제1 비아 홀(H1)의 지름의 값은 다양할 수 있다.
일 실시예에서, 제1 절연층(103)에는 복수의 제1 비아 홀(H1)이 형성될 수 있다. 제1 비아 홀(H1) 상호 간 제1 방향(X)의 이격 거리(d1)는 약 30 마이크로미터 내지 100 마이크로미터일 수 있다. 다만 이에 한정되지 않고, 제1 비아 홀(H1) 상호 간 제1 방향(X)의 이격 거리(d1)는 다양한 값을 가질 수 있다.
본 개시의 일 실시예에 따른 제1 반도체 패키지(100a)의 제1 도전성 비아(104)는 제1 비아 홀(H1)을 채우는 전도성 소재일 수 있다. 상기 전도성 소재는 구리, 금, 은 등과 같은 전도성이 우수한 금속 소재일 수 있다.
일 실시예에서, 제1 도전성 비아(104)는 칩 패드(102)와 접촉하고, 상기 칩 패드(102)와 전기적으로 연결될 수 있다. 제1 도전성 비아(104)는 칩 패드(102)와 전기적으로 연결될 수 있고, 이에 따라, 제1 도전성 비아(104)는 반도체 칩(101) 상의 다양한 종류의 복수의 개별 소자들과 전기적으로 연결될 수 있다. 또한, 제1 도전성 비아(104)는 후술할 재배선 층(105)과 전기적으로 연결될 수도 있다.
본 개시의 일 실시예에 따른 제1 반도체 패키지(100a)의 재배선 층(105)은 제1 도전성 비아(104)와 제2 도전성 비아(107)를 전기적으로 연결하기 위한 배선 층일 수 있다. 도 1에 도시된 바와 같이, 재배선 층(105)은 제1 도전성 비아(104)와 제2 도전성 비아(107) 사이에 위치하고, 제1 도전성 비아(104)와 제2 도전성 비아(107)를 전기적으로 연결할 수 있다.
일 실시예에서, 도 1에 도시된 바와 같이, 재배선 층(105)은 제1 절연층(103)의 내부에 매립될 수 있다. 보다 구체적으로, 재배선 층(105)의 제1 면(105a)은 제1 절연층(103)과 실질적으로 동일한 높이에 있을 수 있다. 다시 말해, 재배선 층(105)과 제2 절연층(106)이 맞닿아 형성된 면은 제1 절연층(103)과 제2 절연층(106)이 맞닿아 형성된 면과 실질적으로 동일한 높이에 있을 수 있다. 또한, 재배선 층(105)의 제1 면(105a)에 대향하는 면과 재배선 층(105)의 측면들은 제1 절연층(103)에 의해 둘러싸일 수 있다. 재배선 층(105)이 제1 절연층(103)의 내부에 매립될 수 있어서, 재배선 층(105)은 제1 절연층(103)의 내부에 견고하게 위치할 수 있고, 제1 반도체 패키지(100a)의 두께가 얇아질 수 있다.
일 실시예에서, 도 1에 도시된 바와 달리, 재배선 층(105)의 제1 면(105a)은 제1 절연층(103)보다 낮은 높이에 있을 수도 있다. 다시 말해, 재배선 층(105)의 제1 면(105a)과 제2 절연층(106)이 맞닿아 형성된 면은 제1 절연층(103)과 제2 절연층(106)이 맞닿아 형성된 면보다 반도체 칩(101)에 가까울 수 있다. 이에 따라, 재배선 층(105)의 제1 면(105a)과 제2 절연층(106)이 맞닿아 형성된 면과 제1 절연층(103)과 제2 절연층(106)이 맞닿아 형성된 면 사이에서 단차가 발생할 수 있다. 일 실시예에서, 재배선 층(105)은 복수의 재배선 라인들을 포함할 수 있다. 재배선 라인들 상호 간의 이격 거리(d2)는 약 0.5 마이크로미터 내지 약 3 마이크로미터일 수 있다. 보다 구체적으로, 재배선 라인들 상호 간의 이격 거리(d2)는 약 0.5 마이크로미터 내지 약 1.5 마이크로미터일 수 있다. 다만 이에 한정되지 않고, 재배선 라인들 상호 간의 이격 거리(d2)는 다양한 값을 가질 수 있다. 또한, 재배선 라인들의 너비는 약 0.5 마이크로미터 내지 약 1.5 마이크로미터일 수 있다. 다만 이에 한정되지 않고, 재배선 라인들의 너비는 다양한 값을 가질 수 있다. 또한, 재배선 라인들의 두께는 약 1 마이크로미터 내지 약 5 마이크로미터일 수 있다. 다만, 이에 한정되지 않고, 재배선 라인들의 두께는 다양한 값을 가질 수 있다. 후술할 본 개시의 반도체 패키지 제조 방법들(S200, S300)로 인해, 재배선 층(105)은 종래와 비교했을 때, 상대적으로 좁은 이격 거리(d2), 작은 너비, 및 작은 두께의 값을 가질 수 있다. 이에 따라, 재배선 층(105)은 제1 절연층(103) 내에서 정교하고 미세하게 배열될 수 있다.
일 실시예에서, 재배선 층(105)의 소재는 구리, 금, 은 등과 같이 전도성이 우수한 금속 소재를 포함할 수 있다. 또한, 재배선 층(105)은 제1 도전성 비아(104)의 소재와 실질적으로 동일한 소재일 수 있다. 예를 들어, 제1 도전성 비아(104)의 소재가 구리일 때, 재배선 층(105)의 소재는 구리를 포함할 수 있다.
본 개시의 일 실시예에 따른 제1 반도체 패키지(100a)의 제2 절연층(106)은 제1 절연층(103) 상에 있을 수 있다. 보다 구체적으로, 제2 절연층(106)은 재배선 층(105)과 맞닿으면서, 제1 절연층(103) 상에 있을 수 있다. 또한, 제2 절연층(106)은 제1 절연층(103) 상에서 약 20 마이크로미터 내지 약 50 마이크로미터의 두께로 있을 수 있다.
일 실시예에서, 제2 절연층(106)은 제1 절연층(103)의 소재와 다를 수 있다. 이 때, 제1 절연층(103) 및 제2 절연층(106) 사이에 경계 면이 형성될 수 있다. 상기 경계 면은 전술한 재배선 층(105)의 제1 면(105a)과 실질적으로 동일한 높이에 있을 수 있다. 다만 이에 한정되지 않고, 제1 절연층(103) 및 제2 절연층(106)의 소재는 동일한 소재일 수 있다. 이 때, 제1 절연층(103) 및 제2 절연층(106) 사이에 경계 면이 형성되지 않을 수도 있다.
일 실시예에서, 제2 절연층(106)은 비전도성 소재를 포함할 수 있다. 예를 들어, 제2 절연층(106)은 폴리이미드와 같은 감광성 물질 또는 에폭시를 포함할 수 있다. 다만 이에 한정되지 않고, 제2 절연층(106)은 실리콘 산화막, 실리콘 질화막, 절연성 폴리머 또는 이들의 조합을 포함할 수도 있다.
또한, 제2 절연층(106)에는 후술할 제2 스탬핑 공정(S207)을 통해 제2 비아 홀(H2) 및 유비엠(UBM) 패턴(P2)이 형성될 수 있다. 이에 따라, 제2 절연층(106)은 감광성 소재뿐만 아니라 비감광성 소재 역시 포함할 수 있다.
일 실시예에서, 제2 절연층(106)에는 제2 스탬핑 공정(S207)을 통해 제2 비아 홀(H2)이 형성될 수 있다. 보다 구체적으로, 제2 비아 홀(H2)은 재배선 층(105)이 형성된 부분에서 제2 절연층(106)을 관통하여 형성될 수 있다. 제2 절연층(106)을 관통하여 형성되는 제2 비아 홀(H2)의 개수는 복수일 수 있다. 제2 비아 홀(H2)은 테이퍼 형상일 수 있다. 보다 구체적으로, 제2 비아 홀(H2)은 제1 절연층(103)으로부터 멀어지는 방향으로 단면적이 커지는 테이퍼 형상일 수 있다. 다만 이에 한정되지 않고, 제2 비아 홀(H2)은 다양한 형상일 수 있다.
일 실시예에서, 제2 비아 홀(H2)은 제1 비아 홀(H1)보다 외측에 위치할 수 있다. 다시 말해, 제2 비아 홀(H2)은 제1 비아 홀(H1) 보다 제1 반도체 패키지(100a)의 측면으로부터 가까울 수 있다. 이에 따라, 제2 비아 홀(H2) 간의 이격 거리(d3)는 제1 비아 홀(H1) 간의 이격 거리(d2)보다 큰 값을 가질 수 있다. 다만, 이에 한정되지 않고, 제2 비아 홀(H2)은 제1 비아 홀(H1)의 내측에 위치할 수 있다. 다시 말해, 제2 비아 홀(H2)은 제1 비아 홀(H1) 보다 제1 반도체 패키지(100a)의 측면으로부터 멀 수 있다.
일 실시예에서, 제2 비아 홀(H2)의 지름은 약 5 마이크로미터 내지 약 20 마이크로미터일 수 있다. 예를 들어, 제2 비아 홀(H2)이 테이퍼 구조일 때, 제1 절연층(103)과 인접한 영역에서 제2 비아 홀(H2)의 지름은 약 5 마이크로미터일 수 있고, 제1 유비엠(108a)과 인접한 영역에서 제2 비아 홀(H2)의 지름은 약 15마이크로미터일 수 있다. 또한, 제2 비아 홀(H2)이 원통 구조일 때, 제1 절연층(103)과 인접한 영역 및 제1 유비엠(108a)과 인접한 영역에서 제2 비아 홀(H2)의 지름들은 약 10 마이크로미터로 상호 실질적으로 동일한 값을 가질 수 있다. 다만 전술한 바에 한정되지 않고, 제1 비아 홀(H1)의 다양한 형상에 따라, 제1 비아 홀(H1)의 지름은 다양한 값을 가질 수 있다.
본 개시의 일 실시예에 따른 제1 반도체 패키지(100a)의 제2 도전성 비아(107)는 제2 비아 홀(H2)을 채우는 전도성 소재일 수 있다. 상기 전도성 소재는 구리, 금, 은 등과 같은 전도성이 우수한 금속 소재일 수 있다.
일 실시예에서, 제2 도전성 비아(107)는 재배선 층(105) 및 제1 유비엠(108a)과 접촉할 수 있다. 이에 따라, 반도체 칩(101) 상의 다양한 종류의 복수의 개별 소자들은 제1 도전성 비아(104), 재배선 층(105), 제2 도전성 비아(107), 및 제1 유비엠(108a)을 통해 제1 외부 연결단자(109a)와 전기적으로 연결될 수 있다.
본 개시의 일 실시예에 따른 제1 반도체 패키지(100a)의 제1 유비엠(108a)은 재배선 층(105)과 제1 외부 연결단자(109a)를 전기적으로 연결하기 위한 패드일 수 있다. 도 1에 도시된 바와 같이, 제1 유비엠(108a)은 제2 도전성 비아(107)와 제1 외부 연결단자(109a) 사이에 위치하여, 재배선 층(105)과 제1 외부 연결단자(109a)를 전기적으로 연결할 수 있다.
일 실시예에서, 도 1에 도시된 바와 같이, 제1 유비엠(108a)은 제2 절연층(106)의 내부에 매립될 수 있다. 보다 구체적으로, 제1 유비엠(108a)의 제1 면(108i)은 제2 절연층(106)과 실질적으로 동일한 높이에 있을 수 있다.
일 실시예에서, 도 1에 도시된 바와 달리, 제1 유비엠(108a)의 제1 면(108i)은 제2 절연층(106)보다 낮은 높이에 있을 수도 있다. 다시 말해, 제1 유비엠(108a)의 제1 면(108i)과 제1 외부 연결단자(109a)가 맞닿아 형성된 면은 제2 절연층(106)의 외부에 노출된 면보다 반도체 칩(101)에 가까울 수 있다. 이에 따라, 제1 유비엠(108a)의 제1 면(108i)과 제1 외부 연결단자(109a)가 맞닿아 형성된 면과 제2 절연층(106)의 외부에 노출된 면 사이에서 단차가 발생할 수 있다.
일 실시예에서, 제1 유비엠(108a)의 제1 면(108i)에 대향하는 면과 제1 유비엠(108a)의 측면들은 제2 절연층(106)에 의해 둘러싸일 수 있다. 제1 유비엠(108a)이 제2 절연층(106)의 내부에 매립될 수 있어서, 제1 유비엠(108a)은 제2 절연층(106)의 내부에 견고하게 위치할 수 있고, 제1 반도체 패키지(100a)의 두께가 얇아질 수 있다.
일 실시예에서, 제1 유비엠(108a)의 소재는 구리, 금, 은 등과 같이 전도성이 우수한 금속 소재를 포함할 수 있다. 또한, 제1 유비엠(108a)은 제2 도전성 비아(107)의 소재와 실질적으로 동일한 소재일 수 있다. 예를 들어, 제2 도전성 비아(107)의 소재가 구리일 때, 제1 유비엠(108a)의 소재는 구리를 포함할 수 있다.
본 개시의 일 실시예에 따른 제1 반도체 패키지(100a)의 제1 외부 연결단자(109a)는 제1 유비엠(108a)의 하부에 위치하고, 제1 유비엠(108a)과 전기적으로 연결될 수 있다. 또한, 제1 외부 연결단자(109a)는 제1 유비엠(108a)의 제1 면(108i)과 맞닿을 수 있다.
일 실시예에서, 제1 반도체 패키지(100a)는 제1 외부 연결단자(109a)에 의해 시스템 기판이나 메인 보드 등과 같은 외부 장치와 전기적으로 연결될 수 있다. 제1 외부 연결단자(109a)는 도 1에 도시된 바와 같이, 솔더볼을 포함할 수 있다. 솔더볼은 주석, 은, 구리 및 알루미늄 중 적어도 하나를 포함할 수 있다. 또한, 상기 솔더볼은 도 1에 도시된 바와 같이, 볼 형상일 수 있으나, 이에 한정되지 않고 원기둥, 다각 기둥, 다면체 등의 다양한 형상일 수도 있다.
본 개시의 일 실시예에 따른 제1 반도체 패키지(100a)의 보호층(110)은 반도체 칩(101)의 제2 면(122) 상에 있을 수 있다. 보호층(110)은 반도체 칩(101)을 유해한 환경으로부터 차단하기 위해 형성된 층일 수 있다. 일 실시예로, 보호층(110)은 다양한 산화 막을 포함할 수 있다. 보호층(110)은 반도체 칩(101)의 제2 면 (122) 상에 약 15 마이크로미터 내지 약 30 마이크로미터의 두께로 있을 수 있다.
본 개시의 일 실시예에 따른 제1 반도체 패키지(100a)는 재배선 층(105) 및 제1 유비엠(108a)이 각각 제1 절연층(103) 및 제2 절연층(106)에 매립될 수 있어서, 제1 도전성 비아(104), 재배선 층(105), 제2 도전성 비아(107), 및 제1 유비엠(108a)의 두께의 합은 제1 절연층(103) 및 제2 절연층(106)의 두께의 합과 실질적으로 동일할 수 있다.
본 개시의 일 실시예들에 따른 제1 반도체 패키지(100a)는 제1 및 제2 스탬핑 공정들(S202, S207)을 포함하는 반도체 패키지 제조 방법(S200)으로 생산될 수 있다. 이에 따라, 제1 반도체 패키지(100a)의 생산 비용이 절감될 수 있다.
또한, 본 개시의 실시예들에 따른 제1 반도체 패키지(100a)는 재배선 층(105) 및 제1 유비엠(108a)이 각각 제1 절연층(103) 및 제2 절연층(106)에 매립될 수 있어서, 얇고 가벼우면서도 내구성이 뛰어날 수 있다.
도 2는 본 개시의 일 실시예에 따른 제2 반도체 패키지(100b)의 단면도이다. 도 2를 참조할 때, 본 개시의 일 실시예에 따른 제2 반도체 패키지(100b)는 반도체 칩(101), 칩 패드(102), 제1 절연층(103), 제1 도전성 비아(104), 재배선 층(105), 제2 절연층(106), 제2 도전성 비아(107), 제2 유비엠(under bump material, UBM, 108b), 제2 외부 연결단자(109b), 및 보호층(110)을 포함할 수 있다.
제2 반도체 패키지(100b)의 반도체 칩(101), 칩 패드(102), 제1 절연층(103), 제1 도전성 비아(104), 재배선 층(105), 제2 절연층(106), 제2 도전성 비아(107), 및 보호층(110)에 관한 기술적 사상은 도 1을 참조하여 설명한 제1 반도체 패키지(100a)의 기술적 사상과 실질적으로 동일하므로 자세한 내용은 생략한다.
일 실시예에서, 제2 반도체 패키지(100b)의 제2 유비엠(108b)은 제2 절연층(106)으로부터 돌출되어 형성될 수 있다. 보다 구체적으로, 도 1의 제1 반도체 패키지(100a)의 제1 유비엠(108a)과 달리, 제2 반도체 패키지(100b)의 제2 유비엠(108b)은 제2 절연층(106)에 매립되지 않고, 제2 절연층(106)으로부터 돌출되어 형성될 수 있다. 이에 따라, 제2 외부 연결단자(109b)가 형성되기 전 단계에서, 제2 유비엠(108b)의 측면들은 외부에 노출될 수 있다. 제2 반도체 패키지(100b)의 제2 유비엠(108b)은 종래의 포토 리소그래피 공정을 통해 형성될 수 있다.
일 실시예에서, 제2 반도체 패키지(100b)의 제2 외부 연결단자(109b)는 제2 유비엠(108b)의 노출된 측면들을 둘러싸도록 형성될 수 있다. 이에 따라, 제2 반도체 패키지(100b)의 제2 외부 연결단자(109b)는 견고하게 반도체 패키지(100b) 상에 탑재될 수 있다. 이에 따라, 제2 외부 연결단자(109b)의 내구성이 우수할 수 있고, 제2 반도체 패키지(100b)의 파손의 위험이 감소될 수 있다.
도 3은 본 개시의 일 실시예에 따른 반도체 패키지의 제조 방법(S200)의 흐름도이다. 보다 구체적으로, 도 3은 제1 반도체 패키지(100a)의 제조 방법(S200)의 흐름도일 수 있다.
본 개시의 반도체 패키지 제조 방법(S200)은 반도체 칩(101)의 제1 면(121) 상에 제1 절연층(103)을 도포하는 단계(S201), 제1 절연층(103)을 스탬핑(stamping)하여 제1 비아 홀(H1) 및 재배선 패턴(P1)을 형성하는 단계(S202), 제1 비아 홀(H1)을 식각하는 단계(S203), 제1 도전성 비아(104) 및 재배선 층(105)을 형성하는 단계(S204), 제1 전도성 소재(M1)를 식각하는 단계(S205), 제1 절연층(103) 상에 제2 절연층(106)을 도포하는 단계(S206), 제2 절연층(103)을 스탬핑하여 제2 비아 홀(H2) 및 유비엠 패턴(P2)을 형성하는 단계(S207), 제2 비아 홀(H2)을 식각하는 단계(S208), 제2 도전성 비아(107) 및 제1 유비엠(108a)을 형성하는 단계(S209), 제2 전도성 소재(M2)를 식각하는 단계(S210), 및 제1 외부 연결단자(109a)를 탑재하는 단계(S211)를 포함할 수 있다.
도 4는 본 개시의 일 실시예에 따른 반도체 칩(101)의 제1 면(121) 상에 제1 절연층(103)을 도포하는 단계(S201)를 보여주는 도면이다. 도 3 및 도 4를 함께 참조할 때, 본 개시의 반도체 패키지 제조 방법(S200)은 반도체 칩(101)의 제1 면(121) 상에 제1 절연층(103)을 도포하는 단계(S201)를 포함할 수 있다. 보다 구체적으로, 상기 제1 절연층(103)을 도포하는 단계는 칩 패드(102)가 형성된 반도체 칩(101)의 제1 면(121) 상에 제1 절연층(103)을 약 20 마이크로미터 내지 약 50 마이크로미터의 두께 값으로 도포하는 단계일 수 있다. 제1 절연층(103)은 전술한 바와 같이 비감광성 소재를 포함할 수 있다.
도 5는 본 개시의 일 실시예에 따른 제1 절연층(103)을 스탬핑하여 제1 비아 홀(H1) 및 재배선 패턴(P1)을 형성하는 단계(S202)를 보여주는 도면이다. 도 3 및 도 5를 함께 참조할 때, 본 개시의 반도체 패키지 제조 방법(S200)은 제1 절연층(103)을 스탬핑하여 제1 비아 홀(H1) 및 재배선 패턴(P1)을 형성하는 단계(이하, 제1 스탬핑 공정, S202)를 포함할 수 있다.
일 실시예에서, 제1 스탬핑 공정(S202)은 마이크로미터 단위 또는 나노미터 단위의 크기인 돌기부(44)를 포함하는 제1 스탬프(41)로 제1 절연층(103)을 가압하여, 제1 절연층(103)에 제1 비아 홀(H1) 및 재배선 패턴(P1)을 형성하는 단계일 수 있다.
일 실시예에서, 제1 스탬프(41)의 돌기부(44)는 제1 비아 홀 돌기부(42) 및 재배선 돌기부(43)를 포함할 수 있다. 보다 구체적으로, 제1 비아 홀 돌기부(42)는 제1 절연층(103)에 제1 비아 홀(H1)을 형성시킬 수 있고, 재배선 돌기부(43)는 제1 절연층(103)에 재배선 패턴(P1)을 형성시킬 수 있다. 일 실시예에서, 제1 스탬핑 공정(S202) 후, 제1 절연층(103)에 열 경화 공정이 진행될 수 있다. 제1 비아 홀(H1) 및 재배선 패턴(P1)은 상기 열 경화 공정을 거쳐, 제1 절연층(103)에 안정적으로 형성될 수 있다.
일 실시예에서, 제1 스탬프(41)의 돌기부(44)는 제1 비아 홀 돌기부(42) 및 재배선 돌기부(43) 모두를 포함할 수 있다. 이에 따라, 제1 스탬핑 공정(S202)은 제1 절연층(103)을 스탬핑하여 제1 비아 홀(H1) 및 재배선 패턴(P1)을 동시에 형성하는 단계를 포함할 수 있다.
본 개시의 일 실시예에 따른 반도체 패키지 제조 방법(S200)은 제1 스탬핑 공정(S202)을 통해, 제1 비아 홀(H1) 및 재배선 패턴(P1)을 형성할 수 있으므로, 제1 절연층(103)은 다양한 소재를 포함할 수 있다. 보다 구체적으로, 포토 리소그래피 공정이 아닌 제1 스탬핑 공정(S202)을 통해, 제1 절연층(103)에 제1 비아 홀(H1) 및 재배선 패턴(P1)을 형성할 수 있으므로, 제1 절연층(103)은 비감광성 소재를 포함할 수 있다. 이에 따라, 제1 절연층(103)의 소재의 선택의 폭이 넓어질 수 있고, 제1 반도체 패키지(100a)의 제조 비용이 절감될 수 있다.
일 실시예에서, 제1 스탬핑 공정(S202)을 통해, 제1 절연층(103)에 제1 비아 홀(H1) 및 재배선 패턴(P1)을 형성할 경우, 제1 절연층(103)의 두께는 종래의 포토 리소그래피 공정과 비교하였을 때 보다 두꺼울 수 있다. 이에 따라, 제1 반도체 패키지(100a)의 내구성이 강해질 수 있다.
도 6은 본 개시의 일 실시예에 따른 제1 스탬프(41)의 측면도이다. 전술한 바와 같이, 제1 스탬프(41)는 제1 절연층(103)의 패터닝을 위한 돌기부(44)를 포함할 수 있다. 전술한 바와 같이, 돌기부(44)는 제1 비아 홀 돌기부(42) 및 재배선 돌기부(43)를 포함할 수 있다.
일 실시예에서, 제1 스탬프(41)의 제1 비아 홀 돌기부(42)는 하부에서 볼록한 곡면을 포함할 수 있다. 제1 스탬프(41)의 제1 비아 홀 돌기부(42)가 하부에서 상기 볼록한 곡면을 포함할 수 있어서, 제1 스탬핑 공정(S202)에서, 제1 비아 홀 돌기부(42)에 의한 칩 패드(102)의 물리적 손상을 방지할 수 있다.
도 7은 본 개시의 일 실시예에 따른 제1 스탬프(41)의 돌기부(44)의 저면도이다. 일 실시예에서, 제1 스탬프(41)의 돌기부(44)의 표면은 해칭(hatching) 형상으로 패터닝될 수 있다. 보다 구체적으로, 제1 스탬핑 공정(S202)에서 제1 절연층(103)과 맞닿는 돌기부(44)의 표면은 해칭 형상으로 패터닝될 수 있다. 예를 들어, 돌기부(44)의 표면은 빗금 무늬로 해칭될 수 있고, 요철(凹凸) 형상으로 해칭될 수도 있다.
일 실시예에서, 제1 스탬프(41)의 돌기부(44)의 표면이 해칭 형상으로 패터닝될 수 있어서, 제1 스탬프(41)를 이용한 제1 스탬핑 공정(S202)에서 제1 절연층(103)에 큰 부하가 가해지지 않을 수 있다. 또한, 돌기부(44)의 표면이 해칭 형상으로 패터닝될 수 있어서, 제1 절연층(103) 상에 형성된 제1 비아 홀(H1) 및 재배선 패턴(P1)의 표면 역시 해칭 형상일 수 있다. 이에 따라, 외부에 노출되는 제1 절연층(103)의 단면적이 넓어질 수 있고, 도금 방식을 통해 제1 비아 홀(H1)에 제1 도전성 비아(104)를 형성하는 단계 및 재배선 패턴(P1)에 재배선 층(105)을 형성하는 단계들의 속도가 빨라질 수 있다.
도 8은 본 개시의 일 실시예에 따른 제1 스탬핑 공정(S202)을 통해 형성된 제1 비아 홀(H1)을 보여주는 도면이다. 도 8을 참조할 때, 제1 스탬핑 공정(S202)을 통해 형성된 제1 비아 홀(H1)의 지름은 약 5 마이크로미터 내지 10 마이크로미터일 수 있고, 깊이는 약 8 마이크로미터 내지 20 마이크로미터일 수 있다. 다만 이에 한정되지 않고, 제1 스탬핑 공정(S202)을 통해 형성된 제1 비아 홀(H1)의 지름 및 깊이는 다양한 값을 가질 수 있다.
도 9는 본 개시의 일 실시예에 따른 제1 비아 홀(H1)을 식각하는 단계(S203)를 보여주는 도면이다. 도 3 및 도 9를 함께 참조할 때, 본 개시의 반도체 패키지 제조 방법(S200)은 제1 비아 홀(H1)을 식각하는 단계(S203)를 포함할 수 있다. 보다 구체적으로, 제1 비아 홀(H1)을 식각하는 단계(S203)는 제1 비아 홀(H1)의 최하부에 위치한 제1 절연층(103)을 식각하는 단계일 수 있다. 제1 비아 홀(H1)의 최하부에 위치한 제1 절연층(103)을 식각하여, 칩 패드(102)를 외부에 노출시킬 수 있다.
일 실시예에서, 제1 비아 홀(H1)을 식각하는 단계(S203)는 플라즈마를 이용하여 제1 비아 홀(H1)을 식각하는 단계(이하, 플라즈마 식각 공정)를 포함할 수 있다. 보다 구체적으로, 상기 플라즈마 식각 공정은 진공 챔버에 공정 가스를 주입한 후, 상기 공정 가스에 전기 에너지를 공급하는 단계를 포함할 수 있다. 상기 공급된 전기에너지에 의해 상기 공정 가스는 플라즈마 상태가 될 수 있다. 상기 플라즈마 상태에서 해리된 공정 가스의 반응성 원자들은 제1 비아 홀(H1)의 최하부에 위치한 제1 절연층(103)을 식각하여, 칩 패드(102)를 외부에 노출시킬 수 있다.
도 10은 본 개시의 일 실시예에 따른 상기 플라즈마 식각 공정에 의해 식각된 제1 비아 홀(H1)을 보여주는 도면이다. 도 10을 참조할 때, 상기 플라즈마 식각 공정에 의해 식각된 제1 비아 홀(H1)의 지름은 약 6 마이크로미터 내지 15 마이크로미터일 수 있고, 깊이는 약 5 마이크로미터 내지 16마이크로미터일 수 있다. 다만 이에 한정되지 않고, 상기 플라즈마 식각 공정에 의해 식각된 제1 비아 홀(H1)의 지름 및 깊이는 다양한 값을 가질 수 있다.
도 11은 본 개시의 일 실시예에 따른 초음파 세정 공정에 의해 세정된 제1 비아 홀(H1)을 보여주는 도면이다. 일 실시예에서, 제1 비아 홀(H1)을 식각하는 단계(S203)는 상기 초음파 세정 공정에 의해 제1 비아 홀(H1)을 세정하는 단계를 선택적으로 포함할 수 있다. 또한, 상기 초음파 클리닝 공정은 전술한 상기 플라즈마 식각 공정 이후에 수행될 수 있다.
일 실시예에서, 초음파 세정 공정은 전술한 상기 플라즈마 식각 공정 이후에 제1 비아 홀(H1)의 최하부에 남아있는 제1 절연층(103)에 고주파의 진동에너지를 가하여, 제1 비아 홀(H1)의 상부의 제1 절연층(103)을 제거하여 칩 패드(102)를 외부에 노출 시킬 수 있다.
일 실시예에서, 전술한 상기 플라즈마 식각 공정을 통해 제1 비아 홀(H1)의 최하부에 위치한 제1 절연층(103)이 식각되어 칩 패드(102)가 외부에 노출된 경우, 본 개시의 제1 비아 홀(H1)을 식각하는 단계(S203)는 상기 초음파 세정 공정을 생략할 수도 있다.
도 11을 참조할 때, 초음파 세정 공정에 의해 세정된 제1 비아 홀(H1)의 지름은 약 8 마이크로미터 내지 20 마이크로미터일 수 있고, 깊이는 약 3 마이크로미터 내지 12 마이크로미터일 수 있다. 다만 이에 한정되지 않고, 상기 초음파 세정 공정에 의해 세정된 제1 비아 홀(H1)의 지름 및 깊이는 다양한 값을 가질 수 있다.
도 12 내지 도 16는 본 개시의 일 실시예에 따른 반도체 패키지 제조 방법(S200)의 제1 스탬핑 공정(S202) 및 제1 비아 홀(H1)을 식각하는 단계(S203)를 보여주는 도면이다.
도 12 내지 도 16을 참조할 때, 제1 스탬핑 공정(S202)은 제1 돌기부(51)가 형성된 비아 홀 스탬프(50)로 제1 절연층(103)을 스탬핑하여 제1 비아 홀(H1)을 형성하는 단계(S202a) 및 제2 돌기부(61)가 형성된 재배선 스탬프(60)로 제1 절연층(103)을 스탬핑하여 재배선 패턴(P1)을 형성하는 단계(S202b)를 포함할 수 있다.
일 실시예에서, 제1 스탬핑 공정(S202)은 도 5에 도시된 바와 같이, 제1 스탬프(41)로 제1 절연층(103)에 제1 비아 홀(H1) 및 재배선 패턴(P1)을 동시에 형성하는 단계를 포함할 수 있다. 또한, 제1 스탬핑 공정(S202)은 도 12 내지 도 16에 도시된 바와 같이, 비아 홀 스탬프(50) 및 재배선 스탬프(60)로 제1 비아 홀(H1) 및 재배선 패턴(P1)을 순차적으로 형성하는 단계를 포함할 수도 있다.
도 12는 본 개시의 일 실시예에 따른 비아 홀 스탬프(50)로 제1 절연층(103)을 스탬핑하여 제1 비아 홀(H1)을 형성하는 단계(S202a)를 보여주는 도면이다. 비아 홀 스탬프(50)는 제1 돌기부(51)를 포함할 수 있고, 제1 돌기부(51)는 스탬핑 공정을 통해 제1 절연층(103)에 제1 비아 홀(H1)을 형성할 수 있다.
일 실시예에서, 제1 돌기부(51)는 하부에서 볼록한 곡면을 포함할 수 있다. 비아 홀 스탬프(50)의 제1 돌기부(51)가 하부에서 볼록한 곡면을 포함할 수 있어서, 제1 스탬핑 공정(S202) 과정에서, 제1 돌기부(51)에 의한 칩 패드(102)의 물리적 손상을 방지할 수 있다.
도 13은 본 개시의 일 실시예에 따른 제1 비아 홀(H1)을 식각하는 단계(S203)를 보여주는 도면이다. 보다 구체적으로, 상기 제1 비아 홀(H1)을 식각하는 단계(S203)는 제1 비아 홀(H1)의 최하부에 위치한 제1 절연층(103)을 식각하는 단계일 수 있다. 제1 비아 홀(H1)의 최하부에 위치한 제1 절연층(103)을 식각하여, 칩 패드(102)를 외부에 노출시킬 수 있다.
일 실시예에서, 제1 비아 홀(H1)을 식각하는 단계(S203)는 전술한 플라즈마 식각 공정, 및 초음파 세정 공정을 이용하여 제1 비아 홀(H1)의 최하부에 위치한 제1 절연층(103)을 식각하는 단계를 포함할 수 있다.
도 9를 참조하여 설명한 본 개시의 제1 비아 홀(H1)을 식각하는 단계(S203)는 제1 절연층(103)에 제1 비아 홀(H1) 및 재배선 패턴(P1)을 형성된 후에 수행될 수 있었다. 하지만, 제1 비아 홀(H1)을 식각하는 단계(S203)는 도 13을 참조할 때, 제1 절연층(103)에 제1 비아 홀(H1)이 형성되는 단계(S202a) 이후 및 제1 절연층(103)에 재배선 패턴(P1)이 형성되는 단계(S202b) 이전에 수행될 수도 있다.
도 14 및 도 15는 본 개시의 일 실시예에 따른 재배선 스탬프(60)로 제1 절연층(103)을 스탬핑하여 재배선 패턴(P1)을 형성하는 단계(S202b)를 보여주는 도면들이다. 재배선 스탬프(60)는 제2 돌기부(61)를 포함할 수 있고, 제2 돌기부(61)는 스탬핑 공정을 통해 제1 절연층(103)에 재배선 패턴(P1)을 형성할 수 있다.
일 실시예에서, 재배선 스탬프(60)로 제1 절연층(103)을 스탬핑하여 재배선 패턴(P1)을 형성하는 단계(S202b)는 제2 돌기부(61)가 제1 절연층(103) 내에 매립되는 단계, 및 상기 매립된 제2 돌기부(61)가 제1 절연층(103)으로부터 이탈되어 재배선 패턴(P1)을 형성하는 단계를 포함할 수 있다.
도 14를 참조할 때, 제2 돌기부(61)가 제1 절연층(103) 내에 매립되는 단계에서 제2 돌기부(61)는 제1 비아 홀(H1)의 제1 방향(X)의 너비를 초과하여 위치할 수 있다. 또한, 제1 비아 홀(H1)은 제2 돌기부(61)가 형성하는 제1 방향(X)의 길이의 범위 내에 위치할 수 있다. 예를 들어, 재배선 스탬프(60)를 위에서 아래로 내려다 봤을 때, 제1 비아 홀(H1)의 중심은 제2 돌기부(61)와 중첩될 수 있다.
도 15를 참조할 때, 제2 돌기부(61)가 제1 절연층(103) 내에 매립되는 단계에서 제2 돌기부(61)는 제1 비아 홀(H1)의 제1 방향(X)의 너비를 초과하지 않도록 위치할 수 있다. 또한, 제1 비아 홀(H1)은 제2 돌기부(61)가 형성하는 제1 방향(X)의 길이의 범위를 벗어나는 곳에 위치할 수 있다. 예를 들어, 재배선 스탬프(60)를 위에서 아래로 내려다 봤을 때, 제1 비아 홀(H1)의 중심은 제2 돌기부(61)와 중첩되지 않을 수 있다.
일 실시예에서, 제1 비아 홀(H1)의 중심이 제2 돌기부(61)와 중첩되지 않을 수 있어서, 제2 돌기부(61)의 제1 절연층(103) 내 매립에 의한 제1 비아 홀(H1)의 형상의 변화가 최소화될 수 있다.
도 16은 제1 비아 홀(H1) 및 재배선 패턴(P1)이 형성된 제1 절연층(103)을 열 경화시키는 단계를 보여주는 도면이다. 열 경화 공정을 통해, 제1 비아 홀(H1) 및 재배선 패턴(P1)은 제1 절연층(103)에 안정적으로 형성될 수 있다.
도 17은 본 개시의 일 실시예에 따른 제1 도전성 비아(104) 및 재배선 층(105)을 형성하는 단계(S204)를 보여주는 도면이다. 도 3 및 도 17을 참조할 때, 본 개시의 반도체 패키지 제조 방법(S200)은 제1 도전성 비아(104) 및 재배선 층(105)을 형성하는 단계(S204)를 포함할 수 있다. 보다 구체적으로, 제1 도전성 비아(104)를 형성하는 단계는 전술한 스탬핑 공정 및 식각 공정에 의해 형성된 제1 비아 홀(H1)을 제1 전도성 소재(M1)로 채우는 단계를 포함할 수 있다. 또한, 재배선 층(105)을 형성하는 단계는 전술한 스탬핑 공정으로 형성된 재배선 패턴(P1)을 제1 전도성 소재(M1)로 채우는 단계를 포함할 수 있다. 상기 제1 전도성 소재(M1)는 다양한 금속 소재를 포함할 수 있다. 예를 들어, 상기 제1 전도성 소재(M1)는 구리, 금, 은 등과 같이 전도성이 우수한 금속 소재를 포함할 수 있다.
도 17을 참조할 때, 제1 도전성 비아(104) 및 재배선 층(105)을 형성하는 단계(S204)가 완료될 때, 제1 전도성 소재(M1)는 제1 절연층(103) 및 재배선 층(105)을 약 1 마이크로미터 내지 약 4 마이크로미터 내지의 두께로 덮을 수 있다.
도 18은 본 개시의 일 실시예에 따른 제1 전도성 소재(M1)를 식각하는 단계(S205)를 보여주는 도면이다. 도 3 및 도 18을 함께 참조할 때, 본 개시의 반도체 패키지 제조 방법(S200)은 제1 전도성 소재(M1)를 식각하는 단계(S205)를 포함할 수 있다. 보다 구체적으로, 제1 전도성 소재(M1)를 식각하는 단계(S205)는 전술한 바와 같이 제1 절연층(103) 및 재배선 층(105)을 덮는 제1 전도성 소재(M1)를 식각하여, 재배선 층(105) 및 제1 절연층(103)을 외부에 노출시키는 단계를 포함할 수 있다.
일 실시예에서, 재배선 층(105) 및 제1 절연층(103)이 외부에 노출될 때, 재배선 층(105)의 제1 면(105a)과 제1 절연층(103)은 실질적으로 동일한 높이에 있을 수 있다. 또한, 재배선 층(105)의 제1 면(105a)에 대향하는 면과 측면들은 제1 절연층(103)에 의해 둘러싸일 수 있다. 재배선 층(105)이 제1 절연층(103)의 내부에 매립될 수 있어서, 재배선 층(105)은 제1 절연층(103)의 내부에 견고하게 위치할 수 있고, 제1 반도체 패키지(100a)의 두께가 얇아질 수 있다.
일 실시예에서, 도 18에 도시된 바와 달리, 재배선 층(105)의 제1 면(105a)은 제1 절연층(103)보다 낮은 높이에 있을 수도 있다. 다시 말해, 재배선 층(105)의 제1 면(105a)은 제1 절연층(103)의 외부에 노출된 면보다 반도체 칩(101)에 가까울 수 있다. 이에 따라, 재배선 층(105)의 제1 면(105a)과 제1 절연층(103)의 외부에 노출된 면 사이에서 단차가 발생할 수 있다.
도 19는 본 개시의 일 실시예에 따른 제1 절연층(103) 상에 제2 절연층(106)을 도포하는 단계(S206)를 보여주는 도면이다. 도 3 및 도 19를 함께 참조할 때, 본 개시의 반도체 패키지 제조 방법(S200)은 제1 절연층(103) 상에 제2 절연층(106)을 도포하는 단계(S206)를 포함할 수 있다. 보다 구체적으로, 상기 제2 절연층(106)을 도포하는 단계(S206)는 제1 절연층(103) 상에 제2 절연층(106)을 약 20 마이크로미터 내지 약 50 마이크로미터의 두께 값으로 도포하는 단계일 수 있다.
일 실시예에서, 제1 절연층(103) 및 제2 절연층(106)의 소재는 실질적으로 동일할 수 있다. 다만 이에 한정되지 않고, 제1 절연층(103) 및 제2 절연층(106)의 소재는 다를 수도 있다.
도 20은 본 개시의 일 실시예에 따른 제2 절연층(106)을 스탬핑하여 제2 비아 홀(H2) 및 유비엠 패턴(P2)을 형성하는 단계(S207)를 보여주는 도면이다. 도 3 및 도 20를 함께 참조할 때, 본 개시의 반도체 패키지 제조 방법(S200)은 제2 절연층(106)을 스탬핑하여 제2 비아 홀(H2) 및 유비엠 패턴(P2)을 형성하는 단계(이하 제2 스탬핑 공정, S207)를 포함할 수 있다. 제2 스탬핑 공정의 기술적 사상은 전술한 제1 스탬핑 공정의 기술적 사상과 실질적으로 동일하므로, 자세한 내용은 생략한다.
일 실시예에서, 제2 스탬핑 공정(S207)은 마이크로미터 단위 또는 나노미터 단위의 돌기부(73) 포함하는 제2 스탬프(70)로 제2 절연층(106)을 가압하여, 제2 절연층(106)에 제2 비아 홀(H2) 및 유비엠 패턴(P2)을 형성하는 단계를 포함할 수 있다. 예를 들어, 제2 스탬핑 공정(S207)은 제2 절연층(106)에 제2 비아 홀(H2) 및 유비엠 패턴(P2)을 동시에 형성하는 단계를 포함할 수 있다.
일 실시예에서, 제2 스탬프(70) 돌기부(73)는 제2 비아 홀 돌기부(71) 및 유비엠 돌기부(72)를 포함할 수 있다. 보다 구체적으로, 제2 비아 홀 돌기부(71)는 제2 절연층(106)에 제2 비아 홀(H2)을 형성시킬 수 있고, 유비엠 돌기부(72)는 제2 절연층(106)에 유비엠 패턴(P2)을 형성시킬 수 있다.
일 실시예에서, 제2 스탬핑 공정(S207) 후, 추가적으로 열 경화 공정이 진행될 수 있다. 제2 비아 홀(H2) 및 유비엠 패턴(P2)은 상기 열 경화 공정을 거쳐 제2 절연층(106)에 안정적으로 형성될 수 있다.
본 개시의 일 실시예에 따른 반도체 패키지 제조 방법(S200)은 제2 스탬핑 공정(S207)을 통해, 제2 비아 홀(H2) 및 유비엠 패턴(P2)을 형성할 수 있으므로, 제2 절연층(103)은 다양한 소재를 포함할 수 있다. 보다 구체적으로, 제2 스탬핑 공정(S207)을 통해 제2 절연층(106)에 제2 비아 홀(H2) 및 유비엠 패턴(P2)을 형성할 수 있으므로, 제2 절연층(106)은 비감광성 소재를 포함할 수 있다. 이에 따라, 제2 절연층(106)의 소재의 선택의 폭이 넓어질 수 있고, 제1 반도체 패키지(100a)의 제조 비용이 절감될 수 있다.
도 21은 본 개시의 일 실시예에 따른 제2 비아 홀(H2)을 식각하는 단계(S208)를 보여주는 도면이다. 도 3 및 도 21을 함께 참조할 때, 본 개시의 반도체 패키지 제조 방법(S200)은 제2 비아 홀(H2)을 식각하는 단계(S208)를 포함할 수 있다. 보다 구체적으로, 상기 제2 비아 홀(H2)을 식각하는 단계(S208)는 제2 비아 홀(H2)의 최하부에 위치한 제2 절연층(106)을 식각하는 단계일 수 있다. 제2 비아 홀(H2)의 최하부에 위치한 제2 절연층(106)을 식각하여, 재배선 층(105)을 외부에 노출시킬 수 있다.
일 실시예에서, 제2 비아 홀(H2)을 식각하는 단계(S208)는 전술한 플라즈마 식각 공정을 포함할 수 있다. 또한, 제2 비아 홀(H2)을 식각하는 단계(S208)는 전술한 초음파 세정 공정을 선택적으로 포함할 수도 있다. 상기 플라즈마 식각 공정 및 상기 초음파 세정 공정에 대한 기술적 사상은 전술한 기술적 사상과 실질적으로 동일하므로, 자세한 내용은 생략한다.
일 실시예에서, 제2 비아 홀(H2)을 식각하는 단계(S208)에 의해 식각된 제2 비아 홀(H2)의 지름은 약 5 마이크로미터 내지 약 20 마이크로미터일 수 있고, 깊이는 약 3 마이크로미터 내지 12 마이크로미터일 수 있다.
도 22는 본 개시의 일 실시예에 따른 제2 도전성 비아(107) 및 제1 유비엠(108a)을 형성하는 단계(S209)를 보여주는 도면이다. 도 3 및 도 22를 함께 참조할 때, 본 개시의 반도체 패키지 제조 방법(S200)은 제2 도전성 비아(107) 및 제1 유비엠(108a)을 형성하는 단계(S209)를 포함할 수 있다. 보다 구체적으로, 제2 도전성 비아(107)를 형성하는 단계는 전술한 제2 스탬핑 공정(S207) 및 식각 공정(S208)에 의해 형성된 제2 비아 홀(H2)을 제2 전도성 소재(M2)로 채우는 단계를 포함할 수 있다. 또한, 제1 유비엠(108a)을 형성하는 단계는 전술한 제2 스탬핑 공정(S207)으로 형성된 유비엠 패턴(P2)을 제2 전도성 소재(M2)로 채우는 단계를 포함할 수 있다. 상기 전도성 소재는 다양한 금속 소재를 포함할 수 있다. 예를 들어, 상기 제2 전도성 소재(M2)는 구리, 금, 은 등과 같이 전도성이 우수한 금속 소재를 포함할 수 있다.
도 22를 참조할 때, 제2 도전성 비아(107) 및 제1 유비엠(108a)을 형성하는 단계(S204)가 완료될 때, 제2 전도성 소재(M2)는 제2 절연층(106) 및 제1 유비엠(108a)을 약 1 마이크로미터 내지 약 4 마이크로미터 내지의 두께로 덮을 수 있다.
도 23은 본 개시의 일 실시예에 따른 제2 전도성 소재(M2)를 식각하는 단계(S210)를 보여주는 도면이다. 도 3 및 도 23을 함께 참조할 때, 본 개시의 반도체 패키지 제조 방법(S200)은 제2 전도성 소재(M2)를 식각하는 단계(S210)를 포함할 수 있다. 보다 구체적으로, 제2 전도성 소재(M2)를 식각하는 단계(S210)는 전술한 바와 같이 제2 절연층(106) 및 제1 유비엠(108a)을 덮는 제2 전도성 소재(M2)를 식각하여, 제1 유비엠(108a) 및 제2 절연층(106)을 외부에 노출시키는 단계를 포함할 수 있다.
일 실시예에서, 제2 절연층(106) 및 제1 유비엠(108a)이 외부에 노출될 때, 제2 절연층(106)과 제1 유비엠(108a)의 제1 면(108i)은 실질적으로 동일한 높이에 있을 수 있다. 또한, 제1 유비엠(108a)의 제1 면(108i)에 대향하는 면과 측면들은 제2 절연층(106)에 의해 둘러싸일 수 있다. 제1 유비엠(108a)이 제2 절연층(106)의 내부에 매립될 수 있어서, 제1 유비엠(108a)은 제2 절연층(106)의 내부에 견고하게 위치할 수 있고, 반도체 패키지(100)의 두께가 얇아질 수 있다.
일 실시예에서, 도 23에 도시된 바와 달리, 제1 유비엠(108a)의 외부에 노출된 면은 제2 절연층(106)의 외부에 노출된 면보다 낮은 높이에 있을 수도 있다. 다시 말해, 제1 유비엠(108a)의 외부에 노출된 면은 제2 절연층(103)의 외부에 노출된 면보다 반도체 칩(101)에 가까울 수 있다. 이에 따라, 제1 유비엠(108a)의 외부에 노출된 면과 제2 절연층(106)의 외부에 노출된 면 사이에서 단차가 발생할 수 있다.
도 24는 본 개시의 일 실시예에 따른 제1 외부 연결단자(109a)를 탑재하는 단계(S211)를 보여주는 도면이다. 도 3 및 도 24를 함께 참조할 때, 본 개시의 반도체 패키지 제조 방법(S200)은 제1 외부 연결단자(109a)를 탑재하는 단계(S211)를 포함할 수 있다. 보다 구체적으로, 제1 외부 연결단자(109a)를 탑재하는 단계(S211)는 제1 유비엠(108a) 상에 제1 외부 연결단자(109a)를 탑재하여, 제1 유비엠(108a)과 제1 외부 연결단자(109a)를 전기적으로 연결시키는 단계(S211)를 포함할 수 있다.
도 24를 참조할 때, 제1 외부 연결단자(109a)를 탑재하는 단계는 외부 연결 단자(109)를 제1 유비엠(108a)의 제1 면(108i)과 맞닿도록 탑재하는 단계를 포함할 수 있다. 또한, 제1 외부 연결단자(109a)를 탑재하는 단계(S11)는 제1 외부 연결단자(109a)를 원기둥, 다각 기둥, 다면체 등의 다양한 형상으로 가공하는 공정을 포함할 수 있다.
도 25는 본 개시의 일 실시예에 따른 반도체 패키지의 제조 방법(S300)의 흐름도이다. 보다 구체적으로, 도 25는 제2 반도체 패키지(100b)의 제조 방법(S200)의 흐름도일 수 있다.
본 개시의 반도체 패키지 제조 방법(S300)은 반도체 칩(101)의 제1 면(121) 상에 제1 절연층(103)을 도포하는 단계(S301), 제1 절연층(103)을 스탬핑(stamping)하여 제1 비아 홀(H1) 및 재배선 패턴(P1)을 형성하는 단계(S302), 제1 비아 홀(H1)을 식각하는 단계(S303), 제1 도전성 비아(104) 및 재배선 층(105)을 형성하는 단계(S304), 제1 전도성 소재(M1)를 식각하는 단계(S305), 제1 절연층(103) 상에 제2 절연층(106)을 도포하는 단계(S306), 제2 절연층(103)을 스탬핑하여 제2 비아 홀(H2)을 형성하는 단계(S307), 제2 비아 홀(H2)을 식각하는 단계(S308), 제2 도전성 비아(107)를 형성하는 단계(S309), 제2 전도성 소재(M2)를 식각하는 단계(S310), 제2 절연층(106) 상에 포토 리소그래피 공정을 통한 제2 유비엠(108b)을 형성하는 단계(S311), 및 제2 외부 연결단자(109b)를 탑재하는 단계(S312)를 포함할 수 있다.
일 실시예에서, 반도체 칩(101)의 제1 면(121) 상에 제1 절연층(103)을 도포하는 단계(S301), 제1 절연층(103)을 스탬핑(stamping)하여 제1 비아 홀(H1) 및 재배선 패턴(P1)을 형성하는 단계(S302), 제1 비아 홀(H1)을 식각하는 단계(S303), 제1 도전성 비아(104) 및 재배선 층(105)을 형성하는 단계(S304), 제1 전도성 소재(M1)를 식각하는 단계(S305), 및 제1 절연층(103) 상에 제2 절연층(106)을 도포하는 단계(S306), 제2 절연층(103)을 스탬핑하여 제2 비아 홀(H2)을 형성하는 단계(S307), 제2 비아 홀(H2)을 식각하는 단계(S308), 제2 도전성 비아(107)를 형성하는 단계(S309), 및 제2 전도성 소재(M2)를 식각하는 단계(S310)는 도 3 내지 도 23을 참조하여 설명한 기술적 사상과 실질적으로 동일하므로 자세한 내용은 생략한다.
도 26은 본 개시의 일 실시예에 따른 제2 절연층(106) 상에 포토 리소그래피 공정을 통한 제2 유비엠(108b)을 형성하는 단계(S311)를 보여주는 도면이다.
일 실시예에서, 제2 유비엠(108b)은 포토 리소그래피 공정을 통해 제2 절연층(106) 상에 형성될 수 있다. 이에 따라, 제2 유비엠(108b)은 제2 절연층(106)에 매립되지 않고, 제2 절연층(106)으로부터 돌출되어 형성될 수 있다. 이에 따라, 유비엠(108b)의 측면은 외부에 노출될 수 있다.
도 27은 본 개시의 일 실시예에 따른 제2 외부 연결단자(109b)를 탑재하는 단계(S312)를 보여주는 도면이다. 일 실시예에서, 제2 외부 연결단자(109b)를 탑재하는 단계(S312)는 제2 유비엠(109b)의 측면을 둘러싸도록 제2 절연층(106) 상에 외부 연결단자를 탑재하는 단계를 포함할 수 있다. 이에 따라, 제2 반도체 패키지(100b)의 제2 외부 연결단자(109b)는 견고하게 제2 반도체 패키지(100b) 상에 탑재될 수 있다. 이에 따라, 제2 외부 연결단자(109b)의 내구성이 강해질 수 있고, 제2 반도체 패키지(100b)의 파손의 위험이 감소할 수 있다.
본 개시의 실시예들에 따른 반도체 패키지 제조 방법들(S200, S300)은 전술한 공정들을 포함하여, 제1 및 제2 반도체 패키지들(100a, 100b)의 생산 비용을 절감시킬 수 있다.
또한, 본 개시의 실시예들에 따른 반도체 패키지 제조 방법들(S200, S300)은 전술한 공정들을 포함하여, 얇고 가벼우면서도 내구성이 뛰어난 제1 및 제2 반도체 패키지들(100a, 100b)을 생산할 수 있다.
도 28은 본 개시의 일 실시예인 제1 및 제2 반도체 패키지들(100a, 100b)을 포함하는 전자 시스템(1700)을 개략적으로 도시한 블록도이다.
도 28을 참조할 때, 전자 시스템(1700)은 본 개시의 기술적 사상의 제1 및 제2 반도체 패키지들(100a, 100b)을 포함할 수 있다. 전자 시스템(1700)은 모바일 기기 또는 컴퓨터에 포함될 수 있다. 예를 들어, 전자 시스템(1700)은 메모리 시스템(1701), 마이크로프로세서(1702), 램(1703) 및 데이터 통신을 수행하는 유저 인터페이스(1704)를 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (18)

  1. 제1 면에 칩 패드가 형성된 반도체 칩;
    상기 반도체 칩의 상기 제1 면 상의 제1 절연층;
    상기 칩 패드와 전기적으로 연결되고, 상기 제1 절연층을 관통하여 형성된 제1 도전성 비아;
    상기 제1 도전성 비아와 전기적으로 연결되고, 상기 제1 절연층에 매립되어 형성된 재배선 층;
    상기 제1 절연층 상에 있고, 상기 재배선 층과 맞닿는 제2 절연층;
    상기 재배선 층과 전기적으로 연결되고, 상기 제2 절연층을 관통하여 형성된 제2 도전성 비아;
    상기 제2 도전성 비아와 전기적으로 연결되는 유비엠; 및
    상기 유비엠과 전기적으로 연결되는 외부 연결단자;
    를 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 절연층 및 상기 제2 절연층은 비감광성 소재를 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 제1 절연층 및 상기 제2 절연층의 소재는 다른 것을 특징으로 하는 반도체 패키지.
  4. 제3 항에 있어서,
    상기 재배선 층의 측면들은 상기 제1 절연층에 의해 둘러싸이고,
    상기 제1 절연층 상에서 노출된 상기 재배선 층의 제1 면은 상기 제2 절연층과 맞닿는 것을 특징으로 하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 유비엠은 상기 제2 절연층에 매립되고, 상기 유비엠의 측면들은 상기 제2 절연층에 의해 둘러싸이고,
    상기 제2 절연층 상에서 노출된 상기 유비엠의 제1 면은 상기 제2 절연층과 동일한 높이에 있고,
    상기 외부 연결단자는 상기 유비엠의 상기 제1 면과 맞닿는 것을 특징으로 하는 반도체 패키지.
  6. 제5 항에 있어서,
    상기 제1 도전성 비아, 상기 재배선 층, 상기 제2 도전성 비아, 및 상기 유비엠의 두께의 합은 상기 제1 절연층 및 상기 제2 절연층의 두께의 합과 동일한 것을 특징으로 하는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 유비엠은 상기 제2 절연층으로부터 돌출되어 형성되고,
    상기 외부 연결단자는 상기 유비엠의 측면들을 둘러싸는 것을 특징으로 하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 유비엠은 상기 제2 절연층에 매립되고, 상기 유비엠의 측면들은 상기 제2 절연층에 의해 둘러싸이고,
    상기 제2 절연층 상에서 노출된 상기 유비엠의 제1 면은 상기 제2 절연층의 외부에 노출된 면보다 상기 반도체 칩에 가깝고,
    상기 외부 연결단자는 상기 유비엠의 상기 제1 면과 맞닿고,
    상기 유비엠의 상기 제1 면과 상기 외부 연결단자가 맞닿아 형성된 면과 상기 제2 절연층의 외부에 노출된 면 사이에 단차가 형성된 것을 특징으로 하는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 재배선 층과 상기 제2 절연층이 맞닿아 형성된 면은,
    상기 제1 절연층과 상기 제2 절연층이 맞닿아 형성된 면과 동일한 높이에 있는 것을 특징으로 하는 반도체 패키지.
  10. 제1 항에 있어서,
    상기 재배선 층과 상기 제2 절연층이 맞닿아 형성된 면은,
    상기 제1 절연층과 상기 제2 절연층이 맞닿아 형성된 면보다 상기 반도체 칩에 가깝고,
    상기 재배선 층과 상기 제2 절연층이 맞닿아 형성된 면과 상기 제1 절연층과 상기 제2 절연층이 맞닿아 형성된 면 사이에 단차가 형성된 것을 특징으로 하는 반도체 패키지.
  11. 칩 패드가 형성된 반도체 칩의 제1 면 상에 제1 절연층을 도포하는 단계;
    상기 제1 절연층을 스탬핑(stamping)하여 제1 비아 홀 및 재배선 패턴을 형성하는 단계;
    상기 제1 비아 홀이 형성된 부분의 상기 제1 절연층을 식각하여 상기 칩 패드를 노출시키는 단계;
    상기 제1 비아 홀 및 상기 재배선 패턴을 제1 전도성 소재로 채워 제1 도전성 비아 및 재배선 층을 형성하는 단계;
    상기 제1 전도성 소재를 식각하고, 상기 재배선 층 및 상기 제1 절연층을 외부에 노출시키는 단계;
    상기 제1 절연층 상에 제2 절연층을 도포하는 단계;
    상기 제2 절연층을 스탬핑하여 제2 비아 홀 및 유비엠 패턴을 형성하는 단계;
    상기 제2 비아 홀이 형성된 부분의 상기 제2 절연층을 식각하여 상기 재배선 층을 노출시키는 단계;
    상기 제2 비아 홀 및 상기 유비엠 패턴을 제2 전도성 소재로 채워 제2 도전성 비아 및 유비엠을 형성하는 단계;
    상기 제2 전도성 소재를 식각하고, 상기 유비엠 및 상기 제2 절연층을 외부에 노출시키는 단계; 및
    상기 유비엠 상에 외부 연결 단자를 탑재하는 단계;
    를 포함하는 반도체 패키지 제조 방법.
  12. 제11 항에 있어서,
    상기 제1 절연층을 스탬핑하여 상기 제1 비아 홀 및 상기 재배선 패턴을 형성하는 단계는,
    상기 제1 절연층을 스탬핑하여 상기 제1 비아 홀 및 상기 재배선 패턴을 동시에 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법
  13. 제11 항에 있어서,
    상기 제1 절연층을 스탬핑 하여 상기 제1 비아 홀 및 상기 재배선 패턴을 형성하는 단계는,
    제1 돌기부가 형성된 비아 홀 스탬프로 상기 제1 절연층을 스탬핑하여 상기 제1 비아 홀을 형성하는 단계; 및
    제2 돌기부가 형성된 재배선 스탬프로 상기 제1 절연층을 스탬핑하여 상기 재배선 패턴을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  14. 제13 항에 있어서,
    상기 비아 홀 스탬프로 상기 제1 절연층을 스탬핑하여 상기 제1 비아 홀을 형성하는 단계에서,
    상기 제1 돌기부는 하부에서 볼록한 곡면을 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  15. 제13 항에 있어서,
    상기 제2 돌기부가 형성된 상기 재배선 스탬프로 상기 제1 절연층을 스탬핑하여 상기 재배선 패턴을 형성하는 단계는,
    상기 제2 돌기부가 상기 제1 절연층 내에 매립되는 단계; 및
    상기 매립된 제2 돌기부가 상기 제1 절연층으로부터 이탈되어, 상기 재배선 패턴을 형성하는 단계;를 포함하고,
    상기 제2 돌기부가 상기 제1 절연층 내에 매립되는 단계에서, 상기 재배선 스탬프를 위에서 아래로 내려다 봤을 때, 상기 제1 비아 홀의 중심은 상기 제2 돌기부와 중첩되지 않는 것을 특징으로 하는 반도체 패키지 제조 방법.
  16. 제11 항에 있어서,
    상기 제1 절연층을 스탬핑(stamping)하여 상기 제1 비아 홀 및 상기 재배선 패턴을 형성하는 단계는,
    돌기부가 형성된 스탬프로 상기 제1 절연층을 스탬핑하여, 상기 제1 비아 홀 및 상기 재배선 패턴을 형성하는 단계;를 포함하고,
    상기 돌기부의 표면은 해칭(hatcning) 형상으로 패터닝 된 것을 특징으로 하는 반도체 패키지 제조 방법.
  17. 칩 패드가 형성된 반도체 칩의 제1 면 상에 제1 절연층을 도포하는 단계;
    상기 제1 절연층을 스탬핑(stamping)하여 제1 비아 홀 및 재배선 패턴을 형성하는 단계;
    상기 제1 비아 홀이 형성된 부분의 상기 제1 절연층을 식각하여 상기 칩 패드를 노출시키는 단계;
    상기 제1 비아 홀 및 상기 재배선 패턴을 제1 전도성 소재로 채워 제1 도전성 비아 및 재배선 층을 형성하는 단계;
    상기 제1 전도성 소재를 식각하고, 상기 재배선 층 및 상기 제1 절연층을 외부에 노출시키는 단계;
    상기 제1 절연층 상에 제2 절연층을 도포하는 단계;
    상기 제2 절연층을 스탬핑하여 제2 비아 홀을 형성하는 단계;
    상기 제2 비아 홀이 형성된 부분의 상기 제2 절연층을 식각하여 상기 재배선 층을 노출시키는 단계;
    상기 제2 비아 홀을 제2 전도성 소재로 채워 제2 도전성 비아를 형성하는 단계;
    상기 제2 전도성 소재를 식각하고, 상기 제2 절연층을 외부에 노출시키는 단계;
    상기 제2 절연층 상에 포토 리소그래피 공정을 통해 유비엠을 형성하는 단계; 및
    상기 유비엠 상에 외부 연결단자를 탑재하는 단계;
    를 포함하는 반도체 패키지 제조 방법.
  18. 제17 항에 있어서,
    상기 외부 연결단자를 탑재하는 단계는
    상기 유비엠의 측면을 둘러싸도록 상기 제2 절연층 상에 상기 외부 연결단자를 탑재하는 단계;를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
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KR20170043440A (ko) * 2015-10-13 2017-04-21 삼성전기주식회사 팬-아웃 반도체 패키지 및 그 제조방법
KR20190004597A (ko) * 2017-07-04 2019-01-14 삼성전기주식회사 반도체 장치

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