KR20230053378A - 반도체 패키지 - Google Patents
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Abstract
본 발명의 기술적 사상은 캐비티를 포함하는 지지 패널; 상기 지지 패널의 상기 캐비티 내에 제공되고, 반도체 기판 및 칩 패드를 포함하는 반도체 칩; 상기 반도체 칩의 측벽과 상기 캐비티를 정의하는 상기 지지 패널의 측벽 사이에 제공된 봉지재; 및 상기 반도체 칩의 상면 및 상기 지지 패널의 상면 상의 절연층; 및 상기 절연층의 상면 상에서 연장되고, 상기 반도체 칩의 상기 칩 패드에 전기적으로 연결된 도전성 재배선 패턴;을 포함하고, 상기 지지 패널의 두께는 상기 반도체 칩의 두께 이상이고, 상기 지지 패널과 상기 반도체 칩의 상기 반도체 기판은 동일한 물질을 포함하는 반도체 패키지를 제공한다.
Description
본 발명의 기술적 사상은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 팬-아웃 구조의 반도체 패키지 및 그 제조 방법에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화, 다기능화 및 대용량화되고, 이에 따라 고집적화된 반도체 칩이 요구되고 있다. 특히, 입출력(I/O) 단자의 개수가 증가한 고집적화된 반도체 칩은 입출력 단자 사이의 간격이 감소하여, 입출력 단자 사이의 간섭이 발생할 수 있어, 입출력 단자 사이의 간격을 증가시키기 위하여 팬 아웃 반도체 패키지가 사용되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 캐비티를 포함하는 지지 패널; 상기 지지 패널의 상기 캐비티 내에 제공되고, 반도체 기판 및 칩 패드를 포함하는 반도체 칩; 상기 반도체 칩의 측벽과 상기 캐비티를 정의하는 상기 지지 패널의 측벽 사이에 제공된 봉지재; 및 상기 반도체 칩의 상면 및 상기 지지 패널의 상면 상의 절연층; 및 상기 절연층의 상면 상에서 연장되고, 상기 반도체 칩의 상기 칩 패드에 전기적으로 연결된 도전성 재배선 패턴;을 포함하고, 상기 지지 패널의 두께는 상기 반도체 칩의 두께 이상이고, 상기 지지 패널과 상기 반도체 칩의 상기 반도체 기판은 동일한 물질을 포함하는 반도체 패키지를 제공한다.
예시적인 실시예들에서, 상기 지지 패널과 상기 반도체 칩의 상기 반도체 기판은 실리콘을 포함한다.
예시적인 실시예들에서, 상기 봉지재는 상기 반도체 칩의 하면을 덮고, 상기 지지 패널의 하면은 상기 봉지재의 하면과 동일 평면 상에 있다.
예시적인 실시예들에서, 상기 지지 패널의 하면은 상기 반도체 칩의 하면은 동일 평면 상에 있고, 상기 지지 패널의 상기 하면의 표면 거칠기는 상기 반도체 칩의 하면의 표면 거칠기는 동일하다.
예시적인 실시예들에서, 상기 캐비티는 상기 지지 패널을 부분적으로 관통하고, 상기 지지 패널은 상기 반도체 칩의 하면을 지지하는 바닥면을 더 포함한다.
예시적인 실시예들에서, 상기 반도체 칩의 상기 칩 패드로부터 상기 절연층의 상기 상면까지 연장되고, 상기 반도체 칩의 상기 칩 패드와 상기 도전성 재배선 패턴 사이를 전기적으로 연결하는 도전성 필라를 더 포함하고, 상기 절연층 및 상기 봉지재는 동일한 물질로 형성되어 일체를 이룬다.
예시적인 실시예들에서, 상기 봉지재는 에폭시 몰딩 컴파운드를 포함한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 상면으로부터 연장된 포켓부를 포함하는 지지 패널을 준비하는 단계; 반도체 칩이 부착된 캐리어 기판을 준비하고, 상기 반도체 칩이 상기 지지 패널의 상기 포켓부에 수용되도록 상기 캐리어 기판을 지지 패널의 상면 상에 부착하는 단계; 상기 지지 패널에 상기 지지 패널의 하면으로부터 연장되고 상기 포켓부에 연통하는 홀을 형성하는 단계; 상기 지지 패널의 상기 홀을 채우는 봉지재를 형성하는 단계; 상기 반도체 칩 및 상기 지지 패널로부터 상기 캐리어 기판을 분리하는 단계; 및 상기 지지 패널 및 상기 반도체 칩 상에, 상기 반도체 칩의 칩 패드에 전기적으로 연결된 도전성 재배선 패턴을 포함하는 재배선 구조체를 형성하는 단계;를 포함하는 반도체 패키지의 제조 방법을 제공한다.
예시적인 실시예들에서, 상기 지지 패널은 실리콘을 포함한다.
예시적인 실시예들에서, 상기 재배선 구조체를 형성하는 단계 이후, 상기 지지 패널의 두께 및 상기 봉지재의 두께가 감소하도록, 상기 지지 패널의 하면 및 상기 봉지재의 하면으로부터 연마 공정을 수행하여 단계를 더 포함한다.
예시적인 실시예들에서, 상기 연마 공정을 수행하는 단계는, 상기 반도체 칩의 하면을 노출되도록 상기 봉지재의 일부를 제거하는 것을 포함한다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 상면으로부터 연장된 캐비티를 포함하는 지지 패널을 준비하는 단계; 칩 패드 상에 부착된 도전성 필러를 구비한 반도체 칩을 상기 지지 패널의 상기 캐비티 내에 배치하는 단계; 상기 반도체 칩의 측벽 및 상면을 덮고, 상기 도전성 필러의 측벽을 덮는 제1 절연층을 형성하는 단계; 및 상기 지지 패널 및 상기 반도체 칩 상에, 상기 도전성 필러를 통해 상기 반도체 칩의 칩 패드에 전기적으로 연결된 도전성 재배선 패턴을 포함하는 재배선 구조체를 형성하는 단계;를 포함하는 반도체 패키지의 제조 방법을 제공한다.
본 발명의 예시적인 실시예들에 의하면, 지지 패널은 실리콘 웨이퍼로부터 형성되며, 반도체 칩의 반도체 기판과 동일한 물질(예컨대, 실리콘)으로 이루어질 수 있다. 이 경우, 반도체 패키지의 대부분을 차지하는 지지 패널과 반도체 칩이 서로 유사한 수준의 열 팽창 계수를 가지게 되므로, 반도체 패키지를 구성하는 구성요소들 간의 열 팽창 계수 차이에 기인하여 발생하는 휨 현상을 보다 용이하게 컨트롤할 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2a 내지 도 2n은 도 1에 도시된 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 3은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 5a 내지 도 5k는 도 4에 도시된 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 2a 내지 도 2n은 도 1에 도시된 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 3은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 5a 내지 도 5k는 도 4에 도시된 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
이하, 첨부도면을 참조하여 본 개시의 예시적인 실시예들을 상세히 설명하기로 한다. 그러나, 본 개시의 예시적인 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 개시의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 개시의 예시적인 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 개시의 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 개시의 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 개시의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 개시에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 개시의 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 개시의 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10)를 나타내는 단면도이다.
도 1을 참조하면, 반도체 패키지(10)는 지지 패널(110), 반도체 칩(120), 봉지재(130), 재배선 구조체(140), 외부 연결 단자(151), 및 후면 보호층(170)을 포함할 수 있다. 반도체 패키지(10)는 반도체 패키지(10)의 풋 프린트가 반도체 칩(120)의 풋 프린트보다 큰 팬-아웃 구조의 반도체 패키지일 수 있다.
지지 패널(110)은 서로 반대된 상면(118) 및 하면(119)을 포함할 수 있다. 지지 패널(110)은 대체로 평판 형태를 가질 수 있고, 지지 패널(110)의 상면(118) 및 하면(119)은 각각 평면일 수 있다. 이하에서, 수평 방향은 지지 패널(110)의 상면(118)에 평행한 방향(예를 들어, X방향 및/또는 Y방향)으로 정의하고, 수직 방향(예를 들어, Z방향)은 지지 패널(110)의 상면(118)에 수직한 방향(예를 들어, Z방향)으로 정의한다. 또한, 임의의 부재의 수평 폭은 상기 수평 방향(예를 들어, X방향 및/또는 Y방향)에 따른 길이로 정의하고, 임의의 부재의 수직 높이 또는 두께는 상기 수직 방향(예를 들어, Z방향)에 따른 길이로 정의한다.
지지 패널(110)은 반도체 칩(120)을 수용하기 위한 캐비티(111)를 포함할 수 있다. 평면적 관점에서, 캐비티(111)의 형태는 반도체 칩(120)의 형태에 대응될 수 있다. 예를 들어, 평면적 관점에서, 캐비티(111) 및 반도체 칩(120)은 직사각 형태를 가질 수 있다. 예시적인 실시예들에서, 캐비티(111)는 지지 패널(110)의 상면(118)으로부터 하면(119)까지 연장되어, 지지 패널(110)을 관통하는 형태일 수 있다. 다른 예시적인 실시예들에서, 캐비티(111)는 지지 패널(110)의 상면(118)으로부터 연장하되, 지지 패널(110)을 부분적으로 관통할 수도 있다.
예시적인 실시예들에서, 지지 패널(110)의 두께는 반도체 칩(120)의 두께와 같거나 보다 클 수 있다.
예시적인 실시예들에서, 지지 패널(110)은 실리콘(Si)을 포함할 수 있다. 예를 들어, 지지 패널(110)은 베어(bare) 실리콘 웨이퍼일 수 있다. 다른 예시적인 실시예들에서, 지지 패널(110)은 세라믹, 플라스틱, 폴리머, 유리, 금속 등을 포함할 수도 있다.
반도체 칩(120)은 지지 패널(110)의 캐비티(111) 내에 수용될 수 있다. 반도체 칩(120)은 서로 반대된 상면(128) 및 하면(129)을 포함할 수 있고, 반도체 칩(120)의 상면(128)은 칩 패드(123)가 제공된 패드면일 수 있다. 반도체 칩(120)의 측벽은 캐비티(111)를 정의하는 지지 패널(110)의 측벽으로부터 이격되며, 반도체 칩(120)의 측벽과 지지 패널(110)의 측벽 사이에는 봉지재(130)가 채워지는 틈이 형성될 수 있다. 예시적인 실시예들에서, 반도체 칩(120)의 상면(128)과 지지 패널(110)의 상면(118)은 동일 평면 상에 있을 수 있다.
반도체 칩(120)은 서로 반대된 활성면 및 비활성면을 포함하는 반도체 기판(121)을 포함할 수 있다. 반도체 기판(121)의 활성면은 반도체 칩(120)의 상면(128)에 인접한 표면이고, 반도체 기판(121)의 비활성면은 반도체 칩(120)의 하면(129)에 인접한 표면이거나 반도체 칩(120)의 하면(129)에 해당할 수 있다. 반도체 기판(121)은 예를 들어, 실리콘을 포함할 수 있다. 반도체 기판(121)의 활성면 상에는 반도체 소자층이 형성될 수 있다. 반도체 소자층에는 다양한 종류의 복수의 개별 소자(individual devices)가 형성될 수 있다. 반도체 칩(120)의 칩 패드(123)는 상기 반도체 소자층에 형성된 개별 소자에 전기적으로 연결될 수 있다. 예컨대, 상기 복수의 개별 소자는 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-oxide-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 예시적인 실시예들에서, 반도체 칩(120)은 메모리 칩일 수 있다. 예시적인 실시예들에서, 반도체 칩(120)은 로직 칩일 수 있다.
봉지재(130)는 지지 패널(110)의 캐비티(111) 내에 제공될 수 있다. 봉지재(130)는 반도체 칩(120)의 측벽과 지지 패널(110)의 측벽 사이에 채워질 수 있다. 봉지재(130)는 반도체 칩(120)의 측벽 및 지지 패널(110)의 측벽에 접촉하고, 반도체 칩(120)의 측벽 및 지지 패널(110)의 측벽을 따라 연장될 수 있다. 또한, 봉지재(130)는 반도체 칩(120)의 하면(129)을 덮을 수 있다. 예시적인 실시예들에서, 봉지재(130)의 상면(138)은 지지 패널(110)의 상면(118) 및/또는 반도체 칩(120)의 상면(128)과 동일 평면 상에 있을 수 있다. 예시적인 실시예들에서, 봉지재(130)의 하면(139)은 지지 패널(110)의 하면(119)과 동일 평면 상에 있을 수 있다.
예시적인 실시예들에서, 봉지재(130)는 절연성 폴리머, 에폭시, 또는 이들의 조합으로 형성될 수 있다. 예시적인 실시예들에서, 봉지재(130)는 PID(photo imageable dielectric), 또는 폴리이미드(polyimide)로부터 형성될 수 있다.
예시적인 실시예들에서, 봉지재(130)는 몰딩 물질로 형성될 수 있다. 예시적인 실시예들에서, 봉지재(130)는 에폭시 몰딩 컴파운드(epoxy molding compound, EMC)로 형성될 수 있다.
재배선 구조체(140)는 지지 패널(110) 및 반도체 칩(120) 상에 제공될 수 있다. 재배선 구조체(140)는 반도체 칩(121)에 전기적으로 연결된 도전성 구조물과, 상기 도전성 구조물을 피복하는 재배선 절연층(141)을 포함할 수 있다. 예를 들어, 상기 도전성 구조물은 단층의 도전층일 수도 있고, 복층 구조의 도전층들을 포함할 수도 있다.
예시적인 실시예들에서, 재배선 구조체(140)는 재배선 절연층(141), 제1 도전성 재배선 패턴(143), 및 제2 도전성 재배선 패턴(145)을 포함할 수 있다.
재배선 절연층(141)은 지지 패널(110)의 상면(118) 및 반도체 칩(120)의 상면(128) 상에 차례로 적층된 복수의 절연층을 포함할 수 있다. 예를 들어, 재배선 절연층(141)은 지지 패널(110)의 상면(118) 및 반도체 칩(120)의 상면(128) 상에 적층된 제1 절연층(1411)과, 제1 절연층(1411) 상에 적층된 제2 절연층(1413)을 포함할 수 있다. 제1 절연층(1411) 및 제2 절연층(1413)은, 절연성 폴리머, 에폭시, 또는 이들의 조합으로 형성될 수 있다. 예시적인 실시예들에서, 제1 절연층(1411) 및 제2 절연층(1413)은, PID, 또는 폴리이미드로부터 형성될 수 있다.
예시적인 실시예들에서, 재배선 절연층(141)과 봉지재(130)는 서로 동일한 물질을 포함하거나, 서로 동일한 물질 조합을 포함할 수 있다. 예시적인 실시예들에서, 재배선 절연층(141) 및 봉지재(130)는 동일한 절연성 폴리머로부터 형성될 수 있다. 예를 들어, 재배선 절연층(141) 및 봉지재(130)는 폴리이미드로 형성될 수 있다.
제1 도전성 재배선 패턴(143)은 반도체 칩(120)의 칩 패드(123)에 물리적 및 전기적으로 연결될 수 있다. 제1 도전성 재배선 패턴(143)은 제1 절연층(1411)의 상면을 따라 연장된 도전성 라인 패턴(1431)과, 제1 절연층(1411)을 관통하여 연장된 도전성 비아 패턴(1433)을 포함할 수 있다. 도전성 라인 패턴(1431)은 제2 절연층(1413)에 의해 덮일 수 있다. 도전성 비아 패턴(1433)은 도전성 라인 패턴(1431)과 반도체 칩(120)의 칩 패드(123) 사이를 전기적으로 연결할 수 있다.
제2 도전성 재배선 패턴(145)은 제1 도전성 재배선 패턴(143) 상에 제공되며, 제1 도전성 재배선 패턴(143)에 물리적 및 전기적으로 연결될 수 있다. 제2 도전성 재배선 패턴(145)은 외부 연결 단자(151)가 부착되는 범프 패드를 구성할 수 있다. 즉, 제2 도전성 재배선 패턴(145)은 언더 범프 메탈을 포함할 수 있다. 제2 도전성 재배선 패턴(145)의 일부는 제2 절연층(1413)의 오프닝 내에 매립되어 제1 도전성 재배선 패턴(143)에 접촉되고, 제2 도전성 재배선 패턴(145)의 일부는 제2 절연층(1413)의 상면 상에 있을 수 있다.
제1 도전성 재배선 패턴(143) 및 제2 도전성 재배선 패턴(145)은 텅스텐(W), 구리(Cu), 지르코늄(Zr), 티타늄(Ti), 탄탈럼(Ta), 알루미늄(Al), 루테늄(Ru), 팔라듐(Pd), 백금(Pt), 코발트(Co), 니켈(Ni), 또는 이들의 조합으로 이루어질 수 있다.
외부 연결 단자(151)는 제2 도전성 재배선 패턴(145) 상에 부착되며, 반도체 패키지(10)와 외부 기기 사이를 전기적으로 연결할 수 있다. 예를 들어, 외부 연결 단자(151)는 솔더 볼 또는 솔더 범프를 포함할 수 있다. 외부 기기로부터 제공된 신호(예를 들어, 데이터 신호, 제어 신호, 전원 신호 및/또는 접지 신호)는 외부 연결 단자(151), 제2 도전성 재배선 패턴(145), 및 제1 도전성 재배선 패턴(143)을 차례로 경유하는 신호 전송 경로를 통해 반도체 칩(120)에 제공될 수 있다. 또한, 반도체 칩(120)에서 출력된 신호는 제1 도전성 재배선 패턴(143), 제2 도전성 재배선 패턴(145), 및 외부 연결 단자(151)를 차례로 경유하는 신호 전송 경로를 통해 외부 기기에 제공될 수 있다.
후면 보호층(170)은 지지 패널(110)의 하측 및 반도체 칩(120)의 하측에 제공될 수 있다. 후면 보호층(170)은 필름 형태의 부재일 수 있다. 후면 보호층(170)은 지지 패널(110)의 하면(119) 및 봉지재(130)의 하면(139)에 부착될 수 있다. 후면 보호층(170)은 지지 패널(110)의 하면(119)을 덮어 보호할 수 있다. 후면 보호층(170)은 예를 들어, 절연성 폴리머, 에폭시, 또는 이들의 조합으로 형성될 수 있다. 일부 예시적인 실시예들에서, 후면 보호층(170)은 접착성을 가질 수 있고, 후면 보호층(170)의 하측에 부착되는 히트 싱크 등의 구조물을 고정하는 역할을 수행할 수도 있다.
일반적인 팬-아웃 구조의 반도체 패키지의 경우, 반도체 패키지의 상당 부분은 반도체 칩을 몰딩하는 몰딩 물질이 차지하고 있으며, 반도체 패키지를 구성하는 구성요소들의 열 팽창 계수의 불일치에 기인하여 발생되는 휨 현상(warpage)을 고려하여, 전체 패키지 사이즈와 반도체 칩의 사이즈의 비율인 팬-아웃 비율이 타겟 범위 내에 있을 것이 요구된다. 그러나, 본 발명의 예시적인 실시예들에 의하면, 지지 패널(110)은 실리콘 웨이퍼로부터 형성되며, 반도체 칩(120)의 반도체 기판(121)과 동일한 물질(예컨대, 실리콘)으로 이루어질 수 있다. 이 경우, 반도체 패키지(10)의 대부분을 차지하는 지지 패널(110)과 반도체 칩(120)이 서로 유사한 수준의 열 팽창 계수를 가지게 되므로, 반도체 패키지(10)를 구성하는 구성요소들 간의 열 팽창 계수 차이에 기인하여 발생하는 휨 현상을 보다 용이하게 컨트롤할 수 있다.
도 2a 내지 도 2n은 도 1에 도시된 반도체 패키지(10)의 제조 방법을 나타내는 단면도들이다. 이하에서, 도 2a 내지 도 2n를 참조하여 도 1에 예시된 반도체 패키지(10)의 제조 방법을 설명한다.
도 2a를 참조하면, 지지 패널(110)을 준비한다. 지지 패널(110)은 서로 반대된 상면(118) 및 하면(1191)을 가지며, 상측에 제공된 포켓부들(112)을 포함할 수 있다. 상기 포켓부들(112)은 지지 패널(110)의 상면(118)으로부터 연장하되, 지지 패널(110)을 부분적으로 관통할 수 있다. 예를 들어, 상기 지지 패널(110)의 포켓부들(112)은 평판 형태의 실리콘 웨이퍼에 대한 레이저 가공 및/또는 식각 공정을 통해 형성될 수 있다. 도 2a에서는 지지 패널(110)이 2개의 포켓부들(112)을 포함하는 것으로 도시되었으나, 이는 예시적인 것이며 지지 패널(110)은 수십 내지 수백 개의 포켓부들(112)을 포함할 수 있다.
반도체 칩들(120)이 부착된 캐리어 기판(511)을 준비하고, 지지 패널(110)과 캐리어 기판(511)이 수직 방향(예를 들어, Z방향)으로 정렬되도록 캐리어 기판(511)을 위치시킨다. 캐리어 기판(511)은 반도체 칩들(120)이 포켓부들(112)에 수직 방향(예를 들어, Z방향)으로 정렬되도록 위치될 수 있다. 캐리어 기판(511)의 일면 상에는 접착 필름(513)이 배치될 수 있고, 반도체 칩들(120)은 접착 필름(513)을 통해 캐리어 기판(511)의 일면 상에 부착될 수 있다. 상기 접착 필름(513)은 이형 필름일 수 있다.
도 2a 및 도 2b를 참조하면, 캐리어 기판(511)과 지지 패널(110)을 수직 방향(예를 들어, Z방향)으로 정렬시킨 이후, 캐리어 기판(511)을 하강시켜 캐리어 기판(511)을 지지 패널(110)에 부착시킨다. 접착 필름(513)에 의해, 캐리어 기판(511)은 지지 패널(110)의 상면(118)에 부착될 수 있다. 캐리어 기판(511)에 부착된 반도체 칩들(120)이 지지 패널(110)의 포켓부들(112)에 수용되도록 지지 패널(110)의 상면(118) 상에 캐리어 기판(511)을 부착시킨다. 캐리어 기판(511)과 지지 패널(110)이 부착되었을 때, 각 반도체 칩(120)은 대응된 포켓부(112)에 수용될 수 있다. 반도체 칩(120)의 상면(128) 및 지지 패널(110)의 상면(118)은 접착 필름(513)에 부착되어 있으며, 반도체 칩(120)의 상면(128) 및 지지 패널(110)의 상면(118)은 동일 평면 상에 있을 수 있다. 도 2b에 도시된 바와 같이, 포켓부(112)의 수직 높이 및 수평 폭은 반도체 칩(120)의 수직 높이 및 수평 폭보다 클 수 있다. 이에 따라, 반도체 칩(120)의 측벽과 지지 패널(110)의 측벽 사이에는 틈이 형성될 수 있고, 반도체 칩(120)의 하면(129)과 포켓부(112)의 바닥면 사이에는 틈이 형성될 수 있다.
도 2b 및 도 2c를 참조하면, 지지 패널(110)의 상면(118) 상에 캐리어 기판(511)을 부착시킨 이후, 지지 패널(110)의 일부를 제거하여 지지 패널(110)의 포켓부(112)에 연통하는 홀(116)을 형성한다. 홀(116)은 지지 패널(110)의 하면(1191)으로부터 연장되어 포켓부(112)에 연통할 수 있다. 상기 홀(116)이 형성됨에 따라, 반도체 칩(120)은 지지 패널(110)의 하면(1191)을 통해 노출될 수 있다. 예를 들어, 지지 패널(110)에 홀(116)을 형성하기 위해, 지지 패널(110)의 일부를 레이저 컷팅 및/또는 식각 공정을 통해 제거할 수 있다. 지지 패널(110)의 홀(116) 및 포켓부(112)는 지지 패널(110)을 관통하는 형태의 캐비티(111)를 구성할 수 있다.
도 2d를 참조하면, 지지 패널(110)의 캐비티(111)를 채우는 봉지재(130)를 형성할 수 있다. 봉지재(130)는 지지 패널(110)의 하면(1191)을 덮고, 지지 패널(110)의 하면(1191)을 통해 지지 패널(110)의 캐비티(111)로 유입되어 지지 패널(110)의 캐비티(111)를 채울 수 있다. 봉지재(130)는 반도체 칩(120)의 측벽과 지지 패널(110)의 측벽 사이의 틈을 적어도 부분적으로 채울 수 있다. 봉지재(130)의 상면(138)은 접착 필름(513)에 접촉할 수 있다. 봉지재(130)의 상면(138)은 지지 패널(110)의 상면(118)과 동일 평면 상에 있을 수 있다.
한편, 도 2a 내지 도 2c에서는 포켓부(112)를 가진 지지 패널(110)을 캐리어 기판(511)에 부착하는 단계 및 포켓부(112)와 연통하는 홀(116)을 형성하는 단계가 차례로 수행되어 지지 패널(110)을 관통하는 캐비티(111)가 형성된 것으로 설명되었다. 그러나, 일부 실시예들에서, 지지 패널(110)과 캐리어 기판(511)을 부착하는 단계 이전에 지지 패널(110)은 캐비티(111)를 가지는 상태로 준비될 수 있다. 즉, 캐비티(111)를 가지는 지지 패널(110)을 준비하는 단계 및 캐리어 기판(511)을 지지 패널(100)에 부착하는 단계가 차례로 수행될 수 있다. 이 경우, 도 2c와 같이, 홀(116)을 형성하는 단계는 생략될 수 있다.
도 2d 및 도 2e를 참조하면, 봉지재(130)를 형성한 후, 캐리어 기판(511)을 지지 패널(110) 및 반도체 칩들(120)로부터 분리한다. 예를 들어, 레이저 빔 또는 열을 접착 필름(513)에 인가하여 접착 필름(513)의 접착력을 저하시킨 후에, 캐리어 기판(511)을 지지 패널(110)로부터 분리할 수 있다. 캐리어 기판(511) 및 접착 필름(513)이 제거됨에 따라, 지지 패널(110)의 상면(118) 및 반도체 칩(120)의 상면(128)이 노출될 수 있다.
도 2e 및 도 2f를 참조하면, 도 2e의 결과물의 하측으로부터 연마 공정을 수행하여, 지지 패널(110)의 두께 및 봉지재(130)의 두께를 줄일 수 있다. 상기 연마 공정을 통해, 지지 패널(110)의 하측 일부 및 봉지재(130)의 하측 일부가 제거될 수 있다. 상기 연마 공정은 화학적 기계적 연마, 그라인딩 공정 등을 포함할 수 있다. 지지 패널(110)의 하면(1192) 및 봉지재(130)의 하면(1392)은 연마 공정을 통해 평탄화될 수 있고, 지지 패널(110)의 평탄화된 하면(1192)과 봉지재(130)의 평탄화된 하면(1392)은 서로 동일 평면 상에 있을 수 있다.
다른 예시적인 실시예들에서, 지지 패널(110)의 두께 및 봉지재(130)의 두께를 줄이기 위한 연마 공정은 상기 캐리어 기판(도 2d의 511)이 지지 패널(110)에 부착된 상태에서 수행될 수 있고, 상기 연마 공정이 완료된 후에 지지 패널(110)로부터 캐리어 기판(511)을 제거할 수도 있다.
도 2g를 참조하면, 지지 패널(110)의 상면(118) 및 반도체 칩(120)의 상면(128) 상에 제1 절연층(1411)을 형성한다. 상기 제1 절연층(1411)은 반도체 칩(120)의 칩 패드(123)를 노출시키는 오프닝을 포함할 수 있다. 제1 절연층(1411)을 형성하기 위하여, 지지 패널(110)의 상면(118), 반도체 칩(120)의 상면(128), 및 봉지재(130)의 상면(138)을 덮는 절연성 물질층을 형성하는 단계, 및 상기 절연성 물질층에 대한 패터닝 공정을 수행하여 칩 패드(123)를 노출시키는 오프닝을 형성하는 단계가 차례로 수행될 수 있다. 상기 절연성 물질층에 대한 패터닝 공정은 식각 공정 또는 레이저 드릴링 공정 등을 포함할 수 있다.
도 2h를 참조하면, 반도체 칩(120)의 칩 패드(123)에 연결되는 제1 도전성 재배선 패턴(143)을 형성한다. 제1 도전성 재배선 패턴(143)은 제1 절연층(1411)의 오프닝을 채우는 도전성 비아 패턴(1433) 및 상기 제1 절연층(1411)의 상면을 따라 연장된 도전성 라인 패턴(1431)을 포함할 수 있다. 도전성 비아 패턴(1433) 및 도전성 라인 패턴(1431)은 동일한 금속 배선 공정을 통해 함께 형성될 수 있다.
도 2i를 참조하면, 제1 절연층(1411) 및 도전성 라인 패턴(1431) 상에, 제2 절연층(1413)을 형성한다. 제2 절연층(1413)은 도전성 라인 패턴(1431)을 노출시키는 오프닝을 포함할 수 있다. 제2 절연층(1413)을 형성하기 위하여, 제1 절연층(1411) 및 도전성 라인 패턴(1431)을 덮는 절연성 물질층을 형성하는 단계, 및 상기 절연성 물질층에 대한 패터닝 공정을 수행하여 도전성 라인 패턴(1431)을 노출시키는 오프닝을 형성하는 단계가 차례로 수행될 수 있다. 상기 절연성 물질층에 대한 패터닝 공정은 식각 공정 또는 레이저 드릴링 공정 등을 포함할 수 있다.
도 2j를 참조하면, 제2 절연층(1413)의 오프닝을 통해 노출된 도전성 라인 패턴(1431)의 일부분에 연결되는 제2 도전성 재배선 패턴(145)을 형성한다. 상기 제1 절연층(1411), 제1 도전성 재배선 패턴(143), 제2 절연층(1413), 및 제2 도전성 재배선 패턴(145)은 재배선 구조체(140)를 구성할 수 있다.
도 2k를 참조하면, 제2 도전성 재배선 패턴(145)을 형성한 후에, 제2 도전성 재배선 패턴(145) 상에 외부 연결 단자(151)를 형성한다. 예를 들어, 외부 연결 단자(151)를 형성하기 위하여, 솔더 볼을 제2 도전성 재배선 패턴(145) 상에 부착시킨 후, 상기 솔더 볼에 대한 리플로우 공정을 수행할 수 있다.
도 2k 및 도 2l을 참조하면, 도 2k의 결과물의 하측으로부터 연마 공정을 수행하여, 지지 패널(110)의 두께 및 봉지재(130)의 두께를 줄일 수 있다. 즉, 상기 지지 패널(110)의 하면(1192) 및 상기 봉지재(130)의 하면(1392)으로부터 연마 공정을 수행하여, 지지 패널(110)의 두께 및 봉지재(130)의 두께를 줄일 수 있다. 상기 연마 공정은 화학적 기계적 연마, 그라인딩 공정 등을 포함할 수 있다. 지지 패널(110)의 하면(119) 및 봉지재(130)의 하면(139)은 연마 공정을 통해 평탄화될 수 있고, 지지 패널(110)의 평탄화된 하면(119)과 봉지재(130)의 평탄화된 하면(139)은 서로 동일 평면 상에 있을 수 있다.
예시적인 실시예들에서, 상기 연마 공정은 지지 패널(110)의 일부 및 봉지재(130)의 일부를 제거하되, 반도체 칩(120)의 하면(129)을 노출시키지 않도록 수행될 수 있다. 다른 예시적인 실시예들에서, 상기 연마 공정은 반도체 칩(120)의 하면(129)이 노출될 때까지 수행될 수도 있다.
도 2m을 참조하면, 지지 패널(110)의 하면(119)과 봉지재(130)의 하면(139)을 덮는 후면 보호층(170)을 형성한다. 후면 보호층(170)은 필름 형태를 가지며, 라미네이트 공정을 통해 지지 패널(110)의 하면(119) 및 봉지재(130)의 하면(139) 상에 부착될 수 있다.
도 2n을 참조하면, 도 2m의 결과물에 대한 쏘잉 공정을 수행한다. 평면적 관점에서 지지 패널(110)의 캐비티들(111) 상호 간을 분리하는 지지 패널(110)의 스크라이브 레인(SL)을 따라 쏘잉 공정을 수행할 수 있다. 지지 패널(110)의 스크라이브 레인(SL)을 따라 재배선 구조체(140), 지지 패널(110), 및 후면 보호층(170)을 절단하여, 도 2m의 결과물을 개별 단위의 반도체 패키지들(도 1의 10)로 분리할 수 있다.
도 3은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(11)를 나타내는 단면도이다. 이하에서, 도 1을 참조하여 설명된 반도체 패키지(10)와의 차이점을 중심으로, 도 3에 도시된 반도체 패키지(11)에 대해 설명한다.
도 3을 참조하면, 반도체 패키지(11)는 지지 패널(110), 반도체 칩(120), 봉지재(130), 재배선 구조체(140), 외부 연결 단자(151), 및 후면 보호층(170)을 포함할 수 있다.
지지 패널(110)의 하면(119), 봉지재(130)의 하면(139), 및 반도체 칩(120)의 하면(129)은 각각 평탄화된 표면일 수 있다. 지지 패널(110)의 하면(119), 봉지재(130)의 하면(139), 및 반도체 칩(120)의 하면(129)은 동일 평면 상에 있을 수 있다. 후면 보호층(170)은 지지 패널(110)의 하면(119), 봉지재(130)의 하면(139), 및 반도체 칩(120)의 하면(129)에 부착될 수 있다.
예를 들어, 도 3의 반도체 패키지(11)를 제조하기 위하여, 도 2k에 도시된 구조물을 준비하고, 반도체 칩(120)의 하면(129)이 노출될 때까지 도 2k의 구조물에 대한 연마 공정을 수행할 수 있다. 연마 공정을 통해, 반도체 칩(120)의 일부가 제거되며, 반도체 칩(120)은 평탄화된 하면(129)을 가질 수 있다. 좀 더 구체적으로, 연마 공정을 통해, 반도체 칩(120)의 반도체 기판(121)의 일부가 제거되며, 연마된 반도체 기판(121)의 표면은 평탄화될 수 있다. 지지 패널(110)의 평탄화된 하면(119), 봉지재(130)의 평탄화된 하면(139), 및 반도체 칩(120)의 평탄화된 하면(129)(즉, 반도체 기판(121)의 평탄화된 표면)은 동일 평면 상에 있을 수 있다.
또한, 지지 패널(110)의 평탄화된 하면(119) 및 반도체 칩(120)의 평탄화된 하면(129)은 연마 공정을 통해 함께 평탄화되어 실질적으로 동일한 표면 거칠기를 가질 수 있다. 즉, 지지 패널(110)의 평탄화된 하면(119) 및 반도체 기판(121)의 평탄화된 표면은 연마 공정을 통해 함께 평탄화되어 실질적으로 동일한 표면 거칠기를 가질 수 있다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(12)를 나타내는 단면도이다. 이하에서, 도 1을 참조하여 설명된 반도체 패키지(10)와의 차이점을 중심으로, 도 4에 도시된 반도체 패키지(12)에 대해 설명한다.
도 4를 참조하면, 반도체 패키지(12)는 지지 패널(110), 반도체 칩(120), 봉지재(130a), 도전성 필라(conductive pillar)(153), 재배선 구조체(140), 외부 연결 단자(151), 및 후면 보호층(170)을 포함할 수 있다.
지지 패널(110)의 캐비티(114)는 지지 패널(110)의 상면(118)으로부터 연장하되, 지지 패널(110)을 부분적으로 관통할 수 있다. 지지 패널(110)의 캐비티(114)는 반도체 칩(120)의 측벽과 마주하는 지지 패널(110)의 측벽과, 반도체 칩(120)의 하면(129)을 지지하는 지지 패널(110)의 바닥면에 의해 정의될 수 있다. 반도체 칩(120)은 다이 어태치 필름과 같은 접착 부재(161)를 통해 지지 패널(110)의 바닥면에 부착될 수 있다. 경우에 따라, 접착 부재(161)는 생략될 수도 있다.
반도체 칩(120)의 측벽과 지지 패널(110)의 측벽 사이에는 봉지재(130a)가 제공되고, 반도체 칩(120)의 상면(128) 및 지지 패널(110)의 상면(118) 상에는 제1 절연층(1411)이 제공될 수 있다. 봉지재(130a)와 제1 절연층(1411)은 동일한 물질로 형성되어 일체를 이룰 수 있다. 예를 들어, 봉지재(130a)와 제1 절연층(1411)은 동일한 절연성 폴리머로부터 형성될 수 있다. 봉지재(130a)는 제1 절연층(1411)을 형성하기 위한 코팅 공정을 통해 함께 형성될 수 있다. 이 경우, 봉지재(130a)와 제1 절연층(1411)은 불연속적인 지점(예를 들어, 경계면)없이 연속적으로 연결될 수 있다.
도전성 필라(153)는 반도체 칩(120)의 칩 패드(123) 상에 제공될 수 있다. 도전성 필라(153)는 반도체 칩(120)의 칩 패드(123)로부터 수직 방향(예를 들어, Z방향)으로 연장된 기둥 형태를 가질 수 있다. 도전성 필라(153)의 하면은 반도체 칩(120)의 칩 패드(123)에 접촉하고, 도전성 필라(153)의 상면은 제1 도전성 재배선 패턴(143)에 접촉할 수 있다. 제1 도전성 재배선 패턴(143)은 제1 절연층(1411)의 상면(1419)을 따라 연장된 라인 패턴으로 구성되며, 도전성 필라(153)의 상면에 접촉될 수 있다. 도전성 필라(153)는 제1 도전성 재배선 패턴(143)과 반도체 칩(120)의 칩 패드(123) 사이를 전기적으로 연결할 수 있다.
예시적인 실시예들에서, 도전성 필라(153)는 제1 도전성 재배선 패턴(143)과 동일한 물질 및/또는 동일한 물질 조합을 가질 수 있다. 다른 예시적인 실시예들에서, 도전성 필라(153)는 제1 도전성 재배선 패턴(143)과 상이한 물질 및/또는 상이한 물질 조합을 가질 수 있다. 예를 들어, 도전성 필라(153)는 구리(Cu), 텅스텐(W), 지르코늄(Zr), 티타늄(Ti), 탄탈럼(Ta), 알루미늄(Al), 루테늄(Ru), 팔라듐(Pd), 백금(Pt), 코발트(Co), 니켈(Ni), 또는 이들의 조합을 포함할 수 있다.
예시적인 실시예들에서, 도전성 필라(153)의 상면과 제1 절연층(1411)의 상면(1419)은 동일 평면 상에 있을 수 있다. 예를 들면, 도전성 필라(153)의 상면과 제1 절연층(1411)의 상면(1419)은 화학적 기계적 연마 공정과 같은 평탄화 공정을 통해 함께 연마되어, 동일 평면 상에 있을 수 있다.
예시적인 실시예들에서, 제1 절연층(1411)의 상면(1419)의 표면 거칠기는 제1 절연층(1411)의 다른 표면의 표면 거칠기 및 제1 절연층(1411)의 상면(1419)에 접촉하는 제2 절연층(1413)의 하면의 표면 거칠기와 상이할 수 있다.
제1 절연층(1411)의 상면(1419)이 연마되어 평탄화된 경우, 제1 절연층(1411)의 상면(1419)은 비교적 큰 표면 거칠기를 가지도록 형성될 수 있다. 예시적인 실시예들에서, 제1 절연층(1411)의 상면(1419)의 표면 거칠기는 제1 절연층(1411)의 다른 표면의 표면 거칠기보다 클 수 있다. 예시적인 실시예들에서, 제1 절연층(1411)의 상면(1419)의 표면 거칠기는 반도체 칩(120)의 측벽 또는 지지 패널(110)의 측벽에 접하는 제1 절연층(1411)의 다른 표면의 표면 거칠기보다 클 수 있다. 예를 들어, 제1 절연층(1411)의 상면(1419)의 표면 거칠기는 반도체 칩(120)의 상면(128)에 접촉하는 제1 절연층(1411)의 다른 표면의 표면 거칠기보다 클 수 있다. 예시적인 실시예들에서, 제1 절연층(1411)의 상면(1419)의 표면 거칠기는 제1 절연층(1411)의 상면(1419)에 접촉하는 제2 절연층(1413)의 하면의 표면 거칠기보다 클 수 있다. 제1 절연층(1411)의 상면(1419)이 비교적 큰 표면 거칠기를 가지도록 형성됨에 따라, 제1 도전성 재배선 패턴(143)과 제1 절연층(1411) 간의 접착력이 강화될 수 있다.
도 5a 내지 도 5k는 도 4에 도시된 반도체 패키지(12)의 제조 방법을 나타내는 단면도들이다. 이하에서, 도 5a 내지 도 5k를 참조하여 도 4에 예시된 반도체 패키지(12)의 제조 방법을 설명한다.
도 5a를 참조하면, 지지 패널(110)을 준비한다. 지지 패널(110)은 서로 반대된 상면(118) 및 하면(1193)을 가지며, 상면(118)으로부터 연장된 캐비티들(114)을 포함할 수 있다. 상기 캐비티들(114)은 지지 패널(110)의 상면(118)으로부터 연장하되, 지지 패널(110)을 부분적으로 관통할 수 있다. 예를 들어, 상기 지지 패널(110)의 캐비티들(114)은, 평판 형태의 실리콘 웨이퍼에 대한 레이저 가공 및/또는 식각 공정을 통해 형성될 수 있다. 도 5a에서는 지지 패널(110)이 2개의 캐비티들(114)을 포함하는 것으로 도시되었으나, 이는 예시적인 것이며 지지 패널(110)은 수십 내지 수백 개의 캐비티들(114)을 포함할 수 있다.
도 5b를 참조하면, 칩 패드(123) 상에 부착된 도전성 필라(153)를 구비한 반도체 칩(120)을 지지 패널(110)의 캐비티(114) 내에 배치한다. 반도체 칩(120)은 접착 부재(161)를 통해 지지 패널(110)에 부착될 수 있다.
도 5c를 참조하면, 지지 패널(110)의 캐비티(114) 내에 반도체 칩(120)을 배치한 후, 지지 패널(110) 및 반도체 칩(120)을 덮는 제1 절연층(1411)을 형성한다. 제1 절연층(1411)은 지지 패널(110) 및 반도체 칩(120)의 상면(128)을 덮을 수 있고, 제1 절연층(1411)은 도전성 필라(153)의 적어도 일부를 덮도록 형성될 수 있다. 또한, 제1 절연층(1411)은 반도체 칩(120)의 측벽과 지지 패널(110)의 측벽 사이의 틈을 채우도록 형성될 수 있다. 봉지재(130a)는 제1 절연층(1411)의 일부분에 해당할 수 있다.
도 5c 및 도 5d를 참조하면, 제1 절연층(1411) 및 도전성 필라(153)의 상측에서 연마 공정을 수행하여, 상기 제1 절연층(1411)의 일부 및 상기 도전성 필라(153)의 일부를 제거할 수 있다. 상기 연마 공정은 화학적 기계적 연마, 그라인딩 공정 등을 포함할 수 있다. 상기 연마 공정을 통해, 도전성 필라(153)의 상면이 노출될 수 있다. 제1 절연층(1411)의 상면(1419) 및 도전성 필라(153)의 상면은 연마 공정을 통해 평탄화될 수 있고, 제1 절연층(1411)의 평탄화된 상면과 도전성 필라(153)의 평탄화된 상면은 서로 동일 평면 상에 있을 수 있다.
도 5e를 참조하면, 도전성 필라(153)의 상면에 접촉된 제1 도전성 재배선 패턴(143)을 형성한다. 제1 도전성 재배선 패턴(143)은 제1 절연층(1411)의 상면(1419) 상에서 연장된 라인 패턴을 포함할 수 있다.
도 5f를 참조하면, 제1 절연층(1411) 및 제1 도전성 재배선 패턴(143) 상에, 제2 절연층(1413)을 형성한다. 제2 절연층(1413)은 제1 도전성 재배선 패턴(143)을 노출시키는 오프닝을 포함할 수 있다.
도 5g를 참조하면, 제2 절연층(1413)의 오프닝을 통해 노출된 제1 도전성 재배선 패턴(143)의 일부분에 연결되는 제2 도전성 재배선 패턴(145)을 형성한다. 상기 제1 절연층(1411), 제1 도전성 재배선 패턴(143), 제2 절연층(1413), 및 제2 도전성 재배선 패턴(145)은 재배선 구조체(140)를 구성할 수 있다.
도 5h를 참조하면, 제2 도전성 재배선 패턴(145)을 형성한 후에, 제2 도전성 재배선 패턴(145) 상에 외부 연결 단자(151)를 형성한다.
도 5i를 참조하면, 도 5h의 결과물의 하측으로부터 연마 공정을 수행하여, 지지 패널(110)의 두께를 줄일 수 있다. 상기 연마 공정은 화학적 기계적 연마, 그라인딩 공정 등을 포함할 수 있다. 지지 패널(110)은 연마 공정을 통해 평탄화된 하면(119)을 가질 수 있다.
도 5j를 참조하면, 지지 패널(110)의 하면(119)을 덮는 후면 보호층(170)을 형성한다.
도 5k를 참조하면, 도 5j의 결과물에 대한 쏘잉 공정을 수행한다. 즉, 지지 패널(110)의 스크라이브 레인(SL)을 따라 재배선 구조체(140), 지지 패널(110), 및 후면 보호층(170)을 절단하여, 도 5j의 결과물을 개별 단위의 반도체 패키지들(도 4의 12)로 분리할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 반도체 패키지
110: 지지 패널
111: 캐비티 120: 반도체 칩
130: 봉지재 140: 재배선 구조체
141: 재배선 절연층 143: 제1 도전성 재배선 패턴
145: 제2 도전성 재배선 패턴 151: 외부 연결 단자
170: 후면 보호층
111: 캐비티 120: 반도체 칩
130: 봉지재 140: 재배선 구조체
141: 재배선 절연층 143: 제1 도전성 재배선 패턴
145: 제2 도전성 재배선 패턴 151: 외부 연결 단자
170: 후면 보호층
Claims (12)
- 캐비티를 포함하는 지지 패널;
상기 지지 패널의 상기 캐비티 내에 제공되고, 반도체 기판 및 칩 패드를 포함하는 반도체 칩;
상기 반도체 칩의 측벽과 상기 캐비티를 정의하는 상기 지지 패널의 측벽 사이에 제공된 봉지재; 및
상기 반도체 칩의 상면 및 상기 지지 패널의 상면 상의 절연층; 및
상기 절연층의 상면 상에서 연장되고, 상기 반도체 칩의 상기 칩 패드에 전기적으로 연결된 도전성 재배선 패턴;
을 포함하고,
상기 지지 패널의 두께는 상기 반도체 칩의 두께 이상이고,
상기 지지 패널과 상기 반도체 칩의 상기 반도체 기판은 동일한 물질을 포함하는 반도체 패키지. - 제 1 항에 있어서,
상기 지지 패널과 상기 반도체 칩의 상기 반도체 기판은 실리콘을 포함하는 반도체 패키지. - 제 1 항에 있어서,
상기 봉지재는 상기 반도체 칩의 하면을 덮고,
상기 지지 패널의 하면은 상기 봉지재의 하면과 동일 평면 상에 있는 반도체 패키지. - 제 1 항에 있어서,
상기 지지 패널의 하면과 상기 반도체 칩의 하면은 동일 평면 상에 있고,
상기 지지 패널의 상기 하면의 표면 거칠기와 상기 반도체 칩의 하면의 표면 거칠기는 동일한 반도체 패키지. - 제 1 항에 있어서,
상기 캐비티는 상기 지지 패널을 부분적으로 관통하고,
상기 지지 패널은 상기 반도체 칩의 하면을 지지하는 바닥면을 더 포함하는 반도체 패키지. - 제 5 항에 있어서,
상기 반도체 칩의 상기 칩 패드로부터 상기 절연층의 상기 상면까지 연장되고, 상기 반도체 칩의 상기 칩 패드와 상기 도전성 재배선 패턴 사이를 전기적으로 연결하는 도전성 필라를 더 포함하고,
상기 절연층 및 상기 봉지재는 동일한 물질로 형성되어 일체를 이루는 반도체 패키지. - 제 1 항에 있어서,
상기 봉지재는 에폭시 몰딩 컴파운드를 포함하는 반도체 패키지. - 상면으로부터 연장된 포켓부를 포함하는 지지 패널을 준비하는 단계;
반도체 칩이 부착된 캐리어 기판을 준비하고, 상기 반도체 칩이 상기 지지 패널의 상기 포켓부에 수용되도록 상기 캐리어 기판을 지지 패널의 상면 상에 부착하는 단계;
상기 지지 패널에 상기 지지 패널의 하면으로부터 연장되고 상기 포켓부에 연통하는 홀을 형성하는 단계;
상기 지지 패널의 상기 홀을 채우는 봉지재를 형성하는 단계;
상기 반도체 칩 및 상기 지지 패널로부터 상기 캐리어 기판을 분리하는 단계; 및
상기 지지 패널 및 상기 반도체 칩 상에, 상기 반도체 칩의 칩 패드에 전기적으로 연결된 도전성 재배선 패턴을 포함하는 재배선 구조체를 형성하는 단계;
를 포함하는 반도체 패키지의 제조 방법. - 제 8 항에 있어서,
상기 지지 패널은 실리콘을 포함하는 반도체 패키지의 제조 방법. - 제 8 항에 있어서,
상기 재배선 구조체를 형성하는 단계 이후,
상기 지지 패널의 두께 및 상기 봉지재의 두께가 감소하도록, 상기 지지 패널의 하면 및 상기 봉지재의 하면으로부터 연마 공정을 수행하여 단계를 더 포함하는 반도체 패키지의 제조 방법. - 제 10 항에 있어서,
상기 연마 공정을 수행하는 단계는,
상기 반도체 칩의 하면을 노출되도록 상기 봉지재의 일부를 제거하는 것을 포함하는 반도체 패키지의 제조 방법. - 상면으로부터 연장된 캐비티를 포함하는 지지 패널을 준비하는 단계;
칩 패드 상에 부착된 도전성 필러를 구비한 반도체 칩을 상기 지지 패널의 상기 캐비티 내에 배치하는 단계;
상기 반도체 칩의 측벽 및 상면을 덮고, 상기 도전성 필러의 측벽을 덮는 제1 절연층을 형성하는 단계; 및
상기 지지 패널 및 상기 반도체 칩 상에, 상기 도전성 필러를 통해 상기 반도체 칩의 칩 패드에 전기적으로 연결된 도전성 재배선 패턴을 포함하는 재배선 구조체를 형성하는 단계;
를 포함하는 반도체 패키지의 제조 방법.
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