KR20200104124A - 압전 어레이 소자 제조방법 - Google Patents
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Abstract
본 발명은, 압전 어레이 소자 제조방법에 관한 것으로, 본 발명의 일 실시예에 따른 압전 어레이 소자 제조방법은, 실리콘 기판에 패턴을 형성하여 실리콘 몰드를 준비하는 단계; 상기 패턴을 포함한 상기 실리콘 몰드의 표면을 따라 확산방지막을 형성하는 단계; 상기 패턴이 채워지도록 상기 확산방지막 상에 압전물질층을 형성하는 단계; 상기 압전물질층을 저온 소결하고 상기 패턴의 상부가 노출되도록 상기 압전물질층 및 상기 확산방지막의 상부를 평탄화하는 단계; 상기 확산방지막의 측면의 일부가 노출되도록 상기 실리콘 몰드의 상부를 제거하는 단계; 상기 노출된 부위를 고온 소결하고 상기 실리콘 몰드가 제거된 상부에 에폭시를 형성하는 단계; 상기 실리콘 몰드의 하부를 제거하는 단계; 상기 실리콘 몰드가 제거된 하부에 에폭시를 형성하는 단계; 및 상기 압전물질층이 노출되도록 상기 상부 에폭시의 상면 및 상기 하부 에폭시의 하면을 평탄화하는 단계;를 포함한다.
Description
본 발명은 압전 어레이 소자 제조방법에 관한 것이다.
최근 박막 가공 기술 발달로 인해 압전성, 초전성, 강유전성을 이용한 비휘발성 기억소자, DRAM 커패시터(dynamic random access memory capacitor), SAW 소자(elastic surface wave device) 등과 같은 응용에 대한 연구가 활발히 진행되고 있다. 이 때에 강유전체와 실리콘(Si) 구조의 제작 과정에서 강유전체 물질과 Si과의 반응으로 인해 계면 상태가 나빠지고 강유전체 고유한 특성이 저하되는 문제점이 있다. 특히 Pb 계열의 Pb(Zr,Ti)O3(PZT)와 같은 강유전체 박막은 Si과 쉽게 반응하며, 500 ℃ 정도의 낮은 온도에서 PZT/Si 계면에서 Pb와 Si의 상호 확산이 쉽게 일어나는 현상을 확인할 수 있다. 이에 따라, 강유전체와 Si 사이에 확산을 방지하기 위한 연구가 절실히 요구되고 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 본 발명의 목적은, 압전물질과 실리콘 사이에 확산을 방지하기 위한 압전 어레이 소자 제조방법을 제공하는 것이다.
그러나, 본 발명이 해결하고자 하는 과제는 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 분야 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 측면은, 실리콘 기판에 패턴을 형성하여 실리콘 몰드를 준비하는 단계; 상기 패턴을 포함한 상기 실리콘 몰드의 표면을 따라 확산방지막을 형성하는 단계; 상기 패턴이 채워지도록 상기 확산방지막 상에 압전물질층을 형성하는 단계; 상기 압전물질층을 저온 소결하고 상기 패턴의 상부가 노출되도록 상기 압전물질층 및 상기 확산방지막의 상부를 평탄화하는 단계; 상기 확산방지막의 측면의 일부가 노출되도록 상기 실리콘 몰드의 상부를 제거하는 단계; 상기 노출된 부위를 고온 소결하고 상기 실리콘 몰드가 제거된 상부에 에폭시를 형성하는 단계; 상기 실리콘 몰드의 하부를 제거하는 단계; 상기 실리콘 몰드가 제거된 하부에 에폭시를 형성하는 단계; 및 상기 압전물질층이 노출되도록 상기 상부 에폭시의 상면 및 상기 하부 에폭시의 하면을 평탄화하는 단계;를 포함하는, 압전 어레이 소자 제조방법을 제공한다.
일 실시형태에 따르면, 상기 확산방지막은, Si3N4, TiN, TaN, YSZ, WN, AlN, TaN, HfN, GaN 및 SiNx로 이루어진 군에서 선택되는 적어도 어느 하나를 포함하고, 상기 압전물질층은, PZT(PbZrTiO3), PZN(Pb(Zn, Nb)O3), PbTiO3, PbLaTiO3, BST(BaSrTiO3), BaTiO3, Ba4Ti3O12, SrBi2Ta2O9, SrTiO3, SBT(SrxBiyTaz), SBTN(SrxBiyTazNbw) 및 SBTT(SrxBiyTazTiw)로 이루어진 군에서 선택되는 적어도 어느 하나를 포함하는 것일 수 있다.
일 실시형태에 따르면, 상기 실리콘 몰드의 상부를 제거하는 단계 및 상기 실리콘 몰드의 하부를 제거하는 단계는, 상기 실리콘 몰드의 상부 및 하부를 XeF2, SF6, NF3, F2 및 SiF4로 이루어진 군에서 선택되는 적어도 어느 하나의 에칭가스를 이용하여 제거하는 단계; 및 상기 실리콘 몰드의 잔여 부분은 반응성 이온 에칭 공정을 이용하여 제거하는 단계;를 포함하는 것일 수 있다.
일 실시형태에 따르면, 상기 실리콘 몰드의 상부를 제거하는 단계 및 상기 실리콘 몰드의 하부를 제거하는 단계는, 실리콘 제거율이 2000 Å/sec 내지 3000 Å/sec인 것일 수 있다.
일 실시형태에 따르면, 상기 저온 소결은 500 ℃ 내지 700 ℃의 온도범위에서 수행하고, 상기 고온 소결은 상기 압전물질층 상에 Al2O3, ZrO2, Y2O3, CaO, TiO2 및 MgO로 이루어진 물질을 증착하고, 1000 ℃ 내지 1200 ℃의 온도범위에서 수행하는 것일 수 있다.
본 발명의 다른 측면은, 본 발명의 일 측면에 따른 압전 어레이 소자 제조방법에 의해 제조된 압전 어레이 소자를 제공한다.
본 발명의 일 실시예에 따른 압전 어레이 소자 제조방법에 의하여 압전물질층과 실리콘 몰드 간의 반응을 최대한 억제하기 위해 응용한 공정 기술로 대면적 소자 제조가 가능하여 공정비용을 크게 절감할 수 있다. 그리고, 2단계에 걸쳐 소결을 진행하여 재료 손실이나 결함의 우려가 낮은 장점이 있다. 또한, 일 실시예에 따른 압전 어레이 소자 제조방법에 의하여 확산방지막을 형성하여 압전물질층 내의 압전물질 원소가 실리콘으로 확산하는 것을 효과적으로 막을 수 있을 것으로 기대된다.
도 1 내지 도 9는 본 발명의 일 실시예에 따른 압전 어레이 소자의 제조 방법을 설명하기 위한 공정 단면도들이다.
이하 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 본 발명을 설명함에 있어서, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 또한, 본 명세서에서 사용되는 용어들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
명세서 전체에서, 어떤 부재가 다른 부재 "상에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
이하, 본 발명의 압전 어레이 소자 제조방법에 대하여 실시예 및 도면을 참조하여 구체적으로 설명하도록 한다. 그러나, 본 발명이 이러한 실시예 및 도면에 제한되는 것은 아니다.
본 발명의 일 측면은, 실리콘 기판에 패턴을 형성하여 실리콘 몰드를 준비하는 단계; 상기 패턴을 포함한 상기 실리콘 몰드의 표면을 따라 확산방지막을 형성하는 단계; 상기 패턴이 채워지도록 상기 확산방지막 상에 압전물질층을 형성하는 단계; 상기 압전물질층을 저온 소결하고 상기 패턴의 상부가 노출되도록 상기 압전물질층 및 상기 확산방지막의 상부를 평탄화하는 단계; 상기 확산방지막의 측면의 일부가 노출되도록 상기 실리콘 몰드의 상부를 제거하는 단계; 상기 노출된 부위를 고온 소결하고 상기 실리콘 몰드가 제거된 상부에 에폭시를 형성하는 단계; 상기 실리콘 몰드의 하부를 제거하는 단계; 상기 실리콘 몰드가 제거된 하부에 에폭시를 형성하는 단계; 및 상기 압전물질층이 노출되도록 상기 상부 에폭시의 상면 및 상기 하부 에폭시의 하면을 평탄화하는 단계;를 포함하는, 압전 어레이 소자 제조방법을 제공한다.
도 1 내지 도 9는 본 발명의 일 실시예에 따른 압전 어레이 소자의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 1을 참조하면, 실리콘 기판에 패턴(112)을 형성하여 실리콘 몰드(110)를 준비한다.
일 실시형태에 따르면, 상기 패턴(112)은 건식 식각 공정을 이용하여 형성하는 것일 수 있다. 상기 패턴(112)은 상기 실리콘 몰드에 심도 반응성 이온 에칭(Deep Reactive Ion Etching; DRIE) 공정 또는 레이저 식각 공정으로 형성하는 것일 수 있다. 상기 패턴(112)은 오목부를 포함하는 것일 수 있다. 상기 오목부는 일정한 간격으로 형성된 것일 수 있으며, 상기 오목부는, 높은 종횡비(high aspect ratio)를 가지고, 예를 들어, 100 ㎛ 이상 깊이를 가지는 것일 수 있다.
도 2를 참조하면, 상기 패턴(112)을 포함한 상기 실리콘 몰드(110)의 표면을 따라 확산방지막(120)을 형성한다.
일 실시형태에 따르면, 상기 확산방지막(120)은 압전물질층 내의 압전물질의 원소가 실리콘으로 확산하는 것을 효과적으로 막을 수 있다.
일 실시형태에 따르면, 상기 확산방지막(120)은 화학기상증착(Chemical Vapor Deposition; CVD) 방법으로 형성되는 것일 수 있다.
일 실시형태에 따르면, 상기 확산방지막(120)은, Si3N4, TiN, TaN, YSZ(Yttrium Stabilized Zirconia), WN, AlN, TaN, HfN, GaN 및 SiNx로 이루어진 군에서 선택되는 적어도 어느 하나를 포함하는 것일 수 있다.
일 실시형태에 따르면, 상기 확산방지막(120)은 500 Å 내지 1500 Å인 것일 수 있다. 상기 확산방지막이 500 Å 미만인 경우 압전물질층 내의 압전물질의 원소, 예를 들어, PZT 내의 Pb가 실리콘으로 확산하는 것을 효과적으로 막을 수 없고, 1500 Å 초과인 경우 압전 어레이 소자의 비저항이 증가되는 문제가 있다.
도 3을 참조하면, 상기 패턴(112)이 채워지도록 상기 확산방지막(120) 상에 압전물질층(130)을 형성한다.
일 실시형태에 따르면, 상기 압전물질층(130)은, PZT(PbZrTiO3), PZN(Pb(Zn, Nb)O3), PbTiO3, PbLaTiO3, BST(BaSrTiO3), BaTiO3, Ba4Ti3O12, SrBi2Ta2O9, SrTiO3, SBT(SrxBiyTaz), SBTN(SrxBiyTazNbw) 및 SBTT(SrxBiyTazTiw)로 이루어진 군에서 선택되는 적어도 어느 하나를 포함하는 것일 수 있다. 상기 압전물질은 분말 형태를 포함하는 것일 수 있다.
일 실시형태에 따르면, 상기 압전물질층(130)은, 예를 들어, 2000 bar 내지 3000 bar의 압력을 가하는 냉간 등압 성형(Cold Isostatic Pressing; CIP) 또는 60 ℃ 내지 70 ℃ 사이에서 가열하여 압착하는 라미네이터 방법(laminator)에 의해 상기 패턴 내에 압전물질층(130)을 좀 더 치밀하게 채울 수 있다. 예를 들어, 압전물질을 상기 패턴에 주입하고, CIP 공정을 통해 압전물질을 치밀하게 하고 다시 압전물질을 주입하는 공정을 반복하는 것일 수 있다.
도 4를 참조하면, 상기 압전물질층(130)을 저온 소결하고 상기 패턴(112)의 상부가 노출되도록 상기 압전물질층(130) 및 상기 확산방지막(120)의 상부를 평탄화한다.
일 실시형태에 따르면, 상기 압전물질층(130)은 소결에 의해 압전물질이 결정화되는 것일 수 있으며, 압전물질 중 페로브스카이트 계열은 열처리를 통해 압전성을 발현할 수 있다.
일 실시형태에 따르면, 상기 저온 소결은 500 ℃ 내지 700 ℃의 온도범위에서 수행하는 것일 수 있다. 저온 소결 온도가 500 ℃ 미만인 경우 압전물질층의 소결이 일어나지 않아 구조가 무너지는 문제가 있을 수 있고, 700 ℃ 초과인 경우 확산방지막 물질과 반응이 일어나는 문제가 있을 수 있다.
일 실시형태에 따르면, 상기 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 수행하는 것일 수 있다.
도 5를 참조하면, 상기 확산방지막(120)의 측면의 일부가 노출되도록 상기 실리콘 몰드(110)의 상부를 제거한다.
일 실시형태에 따르면, 상기 실리콘 몰드의 상부를 제거하는 단계는, 상기 실리콘 몰드(110)의 상부를 XeF2, SF6, NF3, F2 및 SiF4로 이루어진 군에서 선택되는 적어도 어느 하나의 에칭가스를 이용하여 제거하는 단계; 및 상기 실리콘 몰드(110)의 잔여 부분은 반응성 이온 에칭(Reactive ion etching; RIE) 공정을 이용하여 제거하는 단계;를 포함하는 것일 수 있다.
일 실시형태에 따르면, 상기 실리콘 몰드(110)의 상부는 실리콘 몰드(110) 전체에서 상부의 50 %에 해당하는 부분일 수 있다.
일 실시형태에 따르면, 상기 실리콘 몰드(110)의 상부를 제거하는 단계는, 실리콘 제거율이 2000 Å/min 내지 3000 Å/min인 것일 수 있다. 상기 실리콘 제거율이 2000 Å/min 미만인 경우 식각 속도가 느려 공정시간이 오래 걸리는 문제가 있고, 3000 Å/min 초과인 경우 실리콘 몰드가 과잉 식각되어 압전물질층이 무너질 수 있는 문제가 있다.
도 6을 참조하면, 상기 노출된 부위를 고온 소결하고 상기 실리콘 몰드(110)가 제거된 상부에 에폭시(140)를 형성한다.
일 실시형태에 따르면, 상기 고온 소결은 상기 압전물질층 상에 고온 소결용 물질로서, Al2O3, ZrO2, Y2O3, CaO, TiO2 및 MgO로 이루어진 물질을 증착하는 것일 수 있다. 상기 물질을 증착하고, 고온 소결 후 미소결 물질은 초음파 세척기 등을 이용하여 제거하는 것일 수 있다.
일 실시형태에 따르면, 상기 고온 소결은, 1000 ℃ 내지 1200 ℃의 온도범위에서 수행하는 것일 수 있다. 고온 소결 온도가 1000 ℃ 미만인 경우 압전물질의 완전한 소결이 이루어지지 않아 압전 특성 저하의 문제가 있을 수 있고, 1200 ℃ 초과인 경우 미소결 물질 또한 소결시켜 추후 제거가 어려워지는 문제가 있을 수 있다.
본 발명의 압전 어레이 소자 제조 방법에서 저온 소결 및 고온 소결 2단계에 걸쳐 소결을 진행함으로써 재료 손실이나 결함의 우려가 낮아진다.
일 실시형태에 따르면, 상기 에폭시(140)는 상기 실리콘 몰드(110)이 제거된 부위의 압전 어레이 간격을 고정시키기 위해 형성하는 것일 수 있다. 상부에 형성된 에폭시(140)는 상부 에폭시인 것일 수 있다.
도 7을 참조하면, 상기 실리콘 몰드(110)의 하부를 제거한다.
일 실시형태에 따르면, 상기 실리콘 몰드(110)의 하부를 제거하는 단계는, 상기 실리콘 몰드의 하부를 XeF2, SF6, NF3, F2 및 SiF4로 이루어진 군에서 선택되는 적어도 어느 하나의 에칭가스를 이용하여 제거하는 단계; 및 상기 실리콘 몰드의 잔여 부분은 반응성 이온 에칭 공정을 이용하여 제거하는 단계;를 포함하는 것일 수 있다.
일 실시형태에 따르면, 상기 실리콘 몰드(110)의 하부를 제거하는 단계는, 실리콘 제거율이 2000 Å/min 내지 3000 Å/min 인 것일 수 있다. 상기 실리콘 제거율이 2000 Å/min 미만인 경우 식각 속도가 느려 식각하는데 공정시간이 오래 걸리는 문제가 있고, 3000 Å/min 초과인 경우 식각 속도가 너무 빨라 공정조절의 어려움이 있을 수 있다.
도 8을 참조하면, 상기 실리콘 몰드(110)가 제거된 하부에 에폭시(140)를 형성한다. 상기 에폭시는, 압전 어레이를 완전 고정하는 것일 수 있다. 하부에 형성된 에폭시(140)는 하부 에폭시인 것일 수 있다. 하부 에폭시에 의해 상부 에폭시와 일체형의 에폭시가 압전물질층(130) 및 확산방지막(120)을 감싸고 있는 형태일 수 있다.
도 9를 참조하면, 상기 압전물질층(130)이 노출되도록 상기 상부 에폭시의 상면 및 상기 하부 에폭시의 하면을 평탄화한다.
일 실시형태에 따르면, 상기 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 수행하는 것일 수 있다.
일 실시형태에 따르면, 상기 평탄화에 의해 압전물질층 패턴을 포함하는 에폭시만 남고, 이러한 압전물질층 패턴을 포함하는 에폭시가 압전 어레이 소자가 된다. 상기 압전 어레이 소자는 확산방지막(120)을 포함하지 않는 것이 바람직할 수 있지만, 패턴(112) 측면의 확산방지막(120)까지 제거하기에는 많은 비용과 시간이 소모되고, 압전 어레이 소자에 치명적인 영향을 미치지는 않으므로 확산방지막(120)이 포함되어도 좋다.
본 발명의 일 실시예에 따른 압전 어레이 소자 제조방법은, 확산방지막을 형성하여 압전물질의 압전 물질 원소가 실리콘으로 확산하는 것을 효과적으로 막을 수 있고, 압전 물질과는 반응하지 않고 실리콘 제거가 가능한 에칭가스에 의해 압전물질과 실리콘 몰드 간의 반응을 최대한 억제할 수 있다. 또한, 본 발명의 이러한 압전물질과 실리콘 간의 반응을 억제하는 공정을 이용하여 대면적 소자 제조가 가능하여 공정 비용을 크게 절감할 수 있다.
본 발명의 다른 측면은, 본 발명의 일 측면에 따른 압전 어레이 소자 제조방법에 의해 제조된 압전 어레이 소자를 제공한다.
이하, 실시예에 의하여 본 발명을 더욱 상세히 설명하고자 한다. 단, 하기 실시예는 본 발명을 예시하기 위한 것일 뿐, 본 발명의 내용이 하기 실시예에 한정되는 것은 아니다.
확산방지막 형성 공정
Si 웨이퍼에 심도 반응성 이온 에칭(Deep Reactive Ion Etching; DRIE) 공정을 이용해서 깊이 100 ㎛, 간격 40 ㎛으로 식각하여 패턴을 형성하여 Si 몰드를 제조하였다. 이 후 화학기상증착(Chemical Vapor Deposition; CVD)으로 확산방지막으로서 Si3N4을 1000 Å 증착하였다. 이 후 Si 몰드 패턴 사이에 압전 물질을 주입하여 주는데 물질 주입 후 냉간 등압 성형(Cold Isostatic Pressing; CIP) 공정을 통해 좀 더 치밀하게 하고 다시 압전 물질을 주입하는 공정을 반복하였다. 이 후 1차로 500 ℃에서 저온 소결을 진행하고 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 상부 폴리싱을 진행하였다. 이 후 압전 물질과는 반응하지 않고 Si 제거가 가능한 XeF2 가스를 이용하여 상부 Si을 반정도 제거하였다. 이 후 압전 물질의 충분한 소결을 위해 1100 ℃에서 2차로 고온 소결을 진행하는데 샘플 위에 고온소결용 물질인 Al2O3 500 Å을 덮고 소결 후에 미소결 물질은 초음파 세척기를 이용하여 제거하였다.
압전 어레이 소자 완성 공정
고온 소결이 끝난 후에 상부에 에폭시를 형성하여 압전 어레이를 고정시켰다. 이 후 XeF2 가스를 이용하여 남은 하부 Si을 제거하고, 하부 에폭시를 형성하여 압전 어레이를 완전 고정하였다. 이 후 상부와 하부 에폭시를 CMP 공정을 이용하여 압전 어레이 소자를 완성하였다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다. 그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
110: 실리콘 몰드
112: 패턴
120: 확산방지막
130: 압전물질층
140: 에폭시
112: 패턴
120: 확산방지막
130: 압전물질층
140: 에폭시
Claims (5)
- 실리콘 기판에 패턴을 형성하여 실리콘 몰드를 준비하는 단계;
상기 패턴을 포함한 상기 실리콘 몰드의 표면을 따라 확산방지막을 형성하는 단계;
상기 패턴이 채워지도록 상기 확산방지막 상에 압전물질층을 형성하는 단계;
상기 압전물질층을 저온 소결하고 상기 패턴의 상부가 노출되도록 상기 압전물질층 및 상기 확산방지막의 상부를 평탄화하는 단계;
상기 확산방지막의 측면의 일부가 노출되도록 상기 실리콘 몰드의 상부를 제거하는 단계;
상기 노출된 부위를 고온 소결하고 상기 실리콘 몰드가 제거된 상부에 에폭시를 형성하는 단계;
상기 실리콘 몰드의 하부를 제거하는 단계;
상기 실리콘 몰드가 제거된 하부에 에폭시를 형성하는 단계; 및
상기 압전물질층이 노출되도록 상기 상부 에폭시의 상면 및 상기 하부 에폭시의 하면을 평탄화하는 단계;
를 포함하는,
압전 어레이 소자 제조방법.
- 제1항에 있어서,
상기 확산방지막은, Si3N4, TiN, TaN, YSZ, WN, AlN, TaN, HfN, GaN 및 SiNx로 이루어진 군에서 선택되는 적어도 어느 하나를 포함하고,
상기 압전물질층은, PZT(PbZrTiO3), PZN(Pb(Zn, Nb)O3), PbTiO3, PbLaTiO3, BST(BaSrTiO3), BaTiO3, Ba4Ti3O12, SrBi2Ta2O9, SrTiO3, SBT(SrxBiyTaz), SBTN(SrxBiyTazNbw) 및 SBTT(SrxBiyTazTiw)로 이루어진 군에서 선택되는 적어도 어느 하나를 포함하는 것인,
압전 어레이 소자 제조방법.
- 제1항에 있어서,
상기 실리콘 몰드의 상부를 제거하는 단계 및 상기 실리콘 몰드의 하부를 제거하는 단계는,
상기 실리콘 몰드의 상부 및 하부를 XeF2, SF6, NF3, F2 및 SiF4로 이루어진 군에서 선택되는 적어도 어느 하나의 에칭가스를 이용하여 제거하는 단계; 및
상기 실리콘 몰드의 잔여 부분은 반응성 이온 에칭 공정을 이용하여 제거하는 단계;
를 포함하는 것인,
압전 어레이 소자 제조방법.
- 제1항에 있어서,
상기 실리콘 몰드의 상부를 제거하는 단계 및 상기 실리콘 몰드의 하부를 제거하는 단계는,
실리콘 제거율이 2000 Å/sec 내지 3000 Å/sec인 것인,
압전 어레이 소자 제조방법.
- 제1항에 있어서,
상기 저온 소결은 500 ℃ 내지 700 ℃의 온도범위에서 수행하고,
상기 고온 소결은 상기 압전물질층 상에 Al2O3, ZrO2, Y2O3, CaO, TiO2 및 MgO로 이루어진 물질을 증착하고, 1000 ℃ 내지 1200 ℃의 온도범위에서 수행하는 것인,
압전 어레이 소자 제조방법.
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-
2019
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