KR20200102398A - Multi-layered ceramic electronic component - Google Patents
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Abstract
Description
본 발명은 적층 세라믹 전자부품에 관한 것으로, 보다 구체적으로는 고용량 적층 세라믹 전자부품에 관한 것이다.The present invention relates to a multilayer ceramic electronic component, and more specifically, to a high-capacity multilayer ceramic electronic component.
최근, 기판의 실장 밀도가 고밀도화됨에 따라 적층 세라믹 커패시터의 실장 면적의 감소에 대한 필요성이 증가하고 있으며, 또한, 적층 세라믹 커패시터의 두께를 줄여서 기판 내에 임베딩하거나 AP 하단부에 LSC 타입으로 실장하는 제품들에 대한 수요가 증대되고 있다. Recently, as the mounting density of the substrate increases, the need to reduce the mounting area of the multilayer ceramic capacitor is increasing. In addition, the thickness of the multilayer ceramic capacitor is reduced to be embedded in the substrate or mounted in the LSC type at the bottom of the AP. The demand for it is increasing.
상기의 경우 단순히 실장 면적 감소에 그치지 않고, 기판 내에서 발생하는 ESL의 감소에도 효과가 크기 때문에 두께가 얇은 적층 세라믹 커패시터 제품에 대한 수요가 증가하고 있는 실정이다.In this case, the demand for multilayer ceramic capacitor products having a thin thickness is increasing because it is not only effective in reducing the mounting area but also in reducing the ESL generated in the substrate.
이에 최근 세라믹 바디 내부에 쓰루홀(Through hole)을 형성하고, 내부에 전극을 채운 후 내부 전극을 연결하는 적층 세라믹 커패시터 제품에 대한 연구가 진행 중에 있다.Accordingly, research on a multilayer ceramic capacitor product in which a through hole is formed inside a ceramic body, and an electrode is filled inside and then the internal electrode is connected is being conducted.
상기와 같이 세라믹 바디 내부에 쓰루홀(Through hole)을 형성하는 공법을 적용할 경우 기존 외부 전극 형성을 위해 세라믹 바디의 외부에 딥핑(Dipping)하는 공정을 생략할 수 있어, 외부전극의 두께 감소만큼 적층 세라믹 커패시터 제품의 사이즈를 증가시킬 수 있는 효과가 있다.When the method of forming a through hole inside the ceramic body as described above is applied, the process of dipping the outside of the ceramic body to form the existing external electrode can be omitted, so that the thickness of the external electrode is reduced. There is an effect that can increase the size of multilayer ceramic capacitor products.
또한, 두께가 박막인 적층 세라믹 커패시터에도 적용할 수 있는 이점이 있다.In addition, there is an advantage that can be applied to a multilayer ceramic capacitor having a thin film thickness.
그러나, 상기 공법을 적용할 경우 외부전극이 세라믹 바디의 상부와 하부에 각각 형성되되 해당 외부전극 간의 연결이 안되어 있고, 아일랜드 형상으로 배치가 되기 때문에, 외부전극 최외측에 배치되는 주석(Sn) 도금층에서 리플로우(Reflow)시 주석(Sn)의 뭉침이 발생하게 된다.However, when the above method is applied, since external electrodes are formed on the upper and lower portions of the ceramic body, respectively, but the external electrodes are not connected and are arranged in an island shape, a tin (Sn) plating layer disposed on the outermost side of the external electrode At the time of reflow, agglomeration of tin (Sn) occurs.
주석(Sn)의 뭉침이 발생할 경우, 결과적으로 외부전극의 두께가 증가하는 문제가 발생하므로, 주석(Sn)의 뭉침을 제어할 수 있는 연구가 필요한 실정이다.When tin (Sn) agglomeration occurs, as a result, a problem of increasing the thickness of the external electrode occurs, there is a need for a study to control the agglomeration of tin (Sn).
본 발명은 적층 세라믹 전자부품에 관한 것으로, 보다 구체적으로는 고용량 적층 세라믹 전자부품에 관한 것이다.The present invention relates to a multilayer ceramic electronic component, and more specifically, to a high-capacity multilayer ceramic electronic component.
본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하며, 서로 마주보는 제1면, 제2면, 상기 제1면, 제2면과 연결되되, 서로 마주보는 제3면, 제4면 및 상기 제1면 내지 제4면과 연결되되, 서로 마주보는 제5면, 제6면을 가지는 세라믹 바디 및 상기 세라믹 바디의 외측에 배치되되, 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극을 포함하며, 상기 제1 외부전극은 상기 세라믹 바디의 제1 면 및 제2 면에 배치되며, 제1 면과 제2 면에 배치된 제1 외부전극은 세라믹 바디 내부에 관통 배치된 제1 비아에 의해 연결되고, 상기 제2 외부전극은 상기 세라믹 바디의 제1 면 및 제2 면에 배치되며, 제1 면과 제2 면에 배치된 제2 외부전극은 세라믹 바디 내부에 관통 배치된 제2 비아에 의해 연결되며, 상기 제1 및 제2 외부전극은 도전성 금속을 포함하는 제1 전극층과 상기 제1 전극층 상에 배치되되, 니켈(Ni)을 포함하는 제1 도금층 및 상기 제1 도금층 상에 배치되되, 주석(Sn)을 포함하는 제2 도금층을 포함하고, 상기 주석(Sn)을 포함하는 제2 도금층의 두께(t2) 대비 니켈(Ni)을 포함하는 제1 도금층의 두께(t1) 비율 (t1/t2)이 1.0 내지 9.0을 만족하는 적층 세라믹 전자부품을 제공한다.One embodiment of the present invention includes a dielectric layer and a first internal electrode and a second internal electrode disposed to face each other with the dielectric layer interposed therebetween, and a first surface, a second surface, the first surface, and a second surface facing each other. A ceramic body having a fifth and sixth surfaces facing each other, the third surface, the fourth surface, and the first to fourth surfaces facing each other, and the outer side of the ceramic body And a first external electrode electrically connected to the first internal electrode and a second external electrode electrically connected to the second internal electrode, wherein the first external electrode comprises a first surface of the ceramic body and A first external electrode disposed on the second surface and disposed on the first surface and the second surface is connected by a first via disposed through the ceramic body, and the second external electrode is a first surface of the ceramic body. And a second external electrode disposed on the second surface, the second external electrode disposed on the first surface and the second surface being connected by a second via disposed through the ceramic body, and the first and second external electrodes comprise a conductive metal. A first electrode layer comprising a first electrode layer and a second plating layer disposed on the first electrode layer, a first plating layer comprising nickel (Ni), and a second plating layer comprising tin (Sn), the Provides a multilayer ceramic electronic component that satisfies the ratio (t1/t2) of the thickness (t1) of the first plating layer containing nickel (Ni) to the thickness (t2) of the second plating layer containing tin (Sn) from 1.0 to 9.0 do.
본 발명의 일 실시형태에 따르면, 주석(Sn)을 포함하는 제2 도금층의 두께 대비 니켈(Ni)을 포함하는 제1 도금층의 두께 비율을 조절함으로써, 외부전극 중 최외측에 배치된 주석(Sn)을 포함하는 제2 도금층에 있어서, 주석(Sn)의 뭉침을 막을 수 있으며, 결과적으로 고용량 적층 세라믹 커패시터를 구현할 수 있다.According to an embodiment of the present invention, by adjusting the ratio of the thickness of the first plating layer including nickel (Ni) to the thickness of the second plating layer including tin (Sn), tin (Sn) disposed on the outermost side of the external electrodes In the second plating layer including ), agglomeration of tin (Sn) can be prevented, and as a result, a high-capacity multilayer ceramic capacitor can be implemented.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 2는 본 발명의 일 실시 형태에 따른 세라믹 바디를 나타낸 모식도이다.
도 3은 본 발명의 제1 실시형태에 따른 도 1의 I-I' 단면도이다.
도 4는 본 발명의 제2 실시형태에 따른 도 1의 I-I' 단면도이다.1 is a perspective view showing a multilayer ceramic capacitor according to an embodiment of the present invention.
2 is a schematic diagram showing a ceramic body according to an embodiment of the present invention.
3 is a cross-sectional view II' of FIG. 1 according to the first embodiment of the present invention.
4 is a cross-sectional view II′ of FIG. 1 according to a second embodiment of the present invention.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.Embodiments of the present invention may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below. In addition, embodiments of the present invention are provided in order to more completely explain the present invention to those having average knowledge in the art. Accordingly, the shapes and sizes of elements in the drawings may be exaggerated for clearer explanation, and elements indicated by the same reference numerals in the drawings are the same elements.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. Throughout the specification, when a part "includes" a certain component, it means that other components may be further included rather than excluding other components unless otherwise stated.
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그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙이도록 한다.In the drawings, portions irrelevant to the description are omitted in order to clearly describe the present invention, and the thickness is enlarged to clearly express various layers and regions, and similar reference numerals are attached to similar portions throughout the specification. Let's do it.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다. 1 is a perspective view showing a multilayer ceramic capacitor according to an embodiment of the present invention.
도 2는 본 발명의 일 실시 형태에 따른 세라믹 바디를 나타낸 모식도이다.2 is a schematic diagram showing a ceramic body according to an embodiment of the present invention.
도 3은 본 발명의 제1 실시형태에 따른 도 1의 I-I' 단면도이다. 3 is a cross-sectional view taken along line II′ of FIG. 1 according to the first embodiment of the present invention.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극(121) 및 제2 내부전극(122)을 포함하며, 서로 마주보는 제1면, 제2면(S1, S2), 상기 제1면, 제2면(S1, S2)과 연결되되, 서로 마주보는 제3면, 제4면(S3, S4) 및 상기 제1면 내지 제4면과 연결되되, 서로 마주보는 제5면, 제6면(S5, S6)을 가지는 세라믹 바디(110) 및 상기 세라믹 바디(110)의 외측에 배치되되, 상기 제1 내부전극(121)과 전기적으로 연결되는 제1 외부전극(131) 및 상기 제2 내부전극(122)과 전기적으로 연결되는 제2 외부전극(132)을 포함하며, 상기 제1 외부전극(131, 132)은 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)에 배치되며, 제1 면(S1)과 제2 면(S2)에 배치된 제1 외부전극(131)은 세라믹 바디(110) 내부에 관통 배치된 제1 비아(141)에 의해 연결되고, 상기 제2 외부전극(132)은 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)에 배치되며, 제1 면(S1)과 제2 면(S2)에 배치된 제2 외부전극(132)은 세라믹 바디(110) 내부에 관통 배치된 제2 비아(142)에 의해 연결되며, 상기 제1 및 제2 외부전극(131, 132)은 도전성 금속을 포함하는 제1 전극층(131a, 132a)과 상기 제1 전극층(131a, 132a) 상에 배치되되, 니켈(Ni)을 포함하는 제1 도금층(131b, 132b) 및 상기 제1 도금층(131b, 132b) 상에 배치되되, 주석(Sn)을 포함하는 제2 도금층(131c, 132c)을 포함한다.1 to 3, a multilayer ceramic electronic component according to an embodiment of the present invention includes a
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.Hereinafter, a multilayer ceramic electronic component according to an embodiment of the present invention will be described, and in particular, a multilayer ceramic capacitor will be described, but the present invention is not limited thereto.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.In the multilayer ceramic capacitor according to the embodiment of the present invention, the'length direction' is defined as the'L' direction in FIG. 1, the'width direction' is the'W' direction, and the'thickness direction' is defined as the'T' direction. do. Here, the'thickness direction' can be used in the same concept as the direction in which the dielectric layers are stacked, that is, the'stacking direction'.
본 발명의 일 실시형태에서, 세라믹 바디(110)는 형상에 있어 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.In one embodiment of the present invention, the
상기 세라믹 바디(110)는 서로 마주보는 제1 면(S1) 및 제2 면(S2)과 상기 제1 면 및 제2 면을 연결하는 제3 면(S3) 및 제4 면(S4)과 상기 제1 면 내지 제4 면과 연결되되, 서로 마주보는 제5 면(S5) 및 제6 면(S6)을 가질 수 있다.The
상기 제1 면(S1) 및 제2 면(S2)은 세라믹 바디(110)의 두께 방향으로 마주보는 면으로, 상기 제3 면(S3) 및 제4 면(S4)은 길이 방향으로 마주보는 면으로 정의될 수 있으며, 상기 제5 면(S5) 및 제6 면(S6)은 폭 방향으로 마주보는 면으로 정의될 수 있다.The first and second surfaces S1 and S2 are surfaces facing in the thickness direction of the
상기 세라믹 바디(110)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다. Although there is no particular limitation on the shape of the
상기 제1 내부전극(121)과 제2 내부전극(122)은 세라믹 바디(110) 내부에 배치되되, 세라믹 바디(110)의 측면으로 노출되지 않는다.The first and second
상기 내부전극(121, 122)은 서로 다른 극성을 갖는 제1 내부전극(121) 및 제2 내부전극(122)을 한 쌍으로 할 수 있다. The
제1 내부전극(121)은 세라믹 바디(110)를 관통하되, 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)으로 노출되는 제1 비아(141)와 전기적으로 연결된다.The first
제2 내부전극(122)은 세라믹 바디(110)를 관통하되, 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)으로 노출되는 제2 비아(142)와 전기적으로 연결된다. The second internal electrode 122 passes through the
상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)에는 제1 및 제2 외부전극(131, 132)이 각각 형성되어 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결될 수 있다.First and second
구체적으로, 상기 제1 내부전극(121)은 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)으로 노출되는 제1 비아(141)에 의해 상기 제1 외부전극(131)과 전기적으로 연결될 수 있다.Specifically, the first
상기 제2 내부전극(122)은 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)으로 노출되는 제2 비아(142)에 의해 상기 제2 외부전극(132)과 전기적으로 연결될 수 있다. The second internal electrode 122 is electrically connected to the second
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.According to an embodiment of the present invention, the raw material for forming the
상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.The material forming the
이러한 세라믹 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브부(A)와, 상하 마진부로서 액티브부(A)의 상하부에 각각 형성된 상부 및 하부 커버부(C)로 구성될 수 있다.The
상기 액티브부(A)는 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.The active part A may be formed by repeatedly stacking a plurality of first and second
상기 상부 및 하부 커버부(C)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.The upper and lower cover portions C may have the same material and configuration as the
즉, 상기 상부 및 하부 커버부(C)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.That is, the upper and lower cover portions C may include a ceramic material, for example, a barium titanate (BaTiO 3 )-based ceramic material.
상기 상부 및 하부 커버부(C)는 단일 유전체층 또는 2 개 이상의 유전체층을 액티브부(A)의 상하면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.The upper and lower cover parts C may be formed by stacking a single dielectric layer or two or more dielectric layers on the upper and lower surfaces of the active part A, respectively, in a vertical direction, and basically prevents damage to internal electrodes due to physical or chemical stress. It can play a role of preventing.
상기 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.The material forming the first and second
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상기 제1 내부전극(121)과 전기적으로 연결된 제1 외부전극(131) 및 상기 제2 내부 전극(122)과 전기적으로 연결된 제2 외부전극(132)을 포함할 수 있다.The multilayer ceramic capacitor according to an embodiment of the present invention includes a first
상기 제1 및 제2 외부전극(131, 132)은 정전 용량 형성을 위해 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결될 수 있으며, 상기 제2 외부전극(132)은 상기 제1 외부전극(131)과 다른 전위에 연결될 수 있다.The first and second
상기 제1 내부전극 및 제2 내부전극(121, 122)은 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되며, 상기 세라믹 바디(110) 내부를 관통하는 제1 및 제2 비아(141, 142)와 각각 연결되어, 제1 및 제2 외부전극(131, 132)과 각각 연결될 수 있다.The first and second
상기 제1 외부전극(131)과 제2 외부전극(131, 132)이 후술하는 바와 같이, 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)에 배치되되, 폭 방향으로 서로 이격하여 배치되기 때문에, RGC (Reverse Geometry Capacitor) 또는 LICC (Low Inductance Chip Capacitor)를 구현할 수 있다.The first and second
일반적인 적층 세라믹 전자 부품은 세라믹 바디의 길이 방향으로 서로 마주 보는 단면에 외부 전극이 배치되어 있을 수 있다. In a typical multilayer ceramic electronic component, external electrodes may be disposed on cross-sections facing each other in the length direction of the ceramic body.
이 경우 외부 전극에 교류 인가시 전류의 경로가 길기 때문에 전류 루프가 더 크게 형성될 수 있으며, 유도 자기장의 크기가 커져 인덕턴스가 증가할 수 있다. In this case, when AC is applied to the external electrode, since the path of the current is long, the current loop may be formed larger, and the magnitude of the induced magnetic field may increase, thereby increasing inductance.
상기의 문제를 해결하기 위하여, 본 발명의 일 실시형태에 따르면 전류의 경로를 감소시키기 위하여 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)에 배치되되, 폭 방향으로 서로 이격하여 제1 및 제2 외부 전극(131, 132)이 배치될 수 있다. In order to solve the above problem, according to an embodiment of the present invention, it is disposed on the first surface (S1) and the second surface (S2) of the
이 경우, 제1 및 제2 외부 전극(131, 132) 간의 간격이 작기 때문에 전류 경로가 작아지고, 이로 인하여 전류 루프가 감소하여 인덕턴스를 감소시킬 수 있다.In this case, since the distance between the first and second
상기 제1 외부 전극(131)은 상기 세라믹 바디(110)의 두께 방향 제1 면(S1) 및 제2 면(S2)에 배치되되, 제1 면(S1)에 배치된 제1 외부전극(131)과 제2 면(S2)에 배치된 제1 외부전극(131)은 세라믹 바디(110)의 외측에서는 연결이 안되어 있기 때문에, 아일랜드 형상으로 배치된다.The first
상기 제1 면(S1)에 배치된 제1 외부전극(131)과 제2 면(S2)에 배치된 제1 외부전극(131)은 상기 세라믹 바디(110) 내부를 관통하는 제1 비아(141)와 각각 연결될 수 있다.The first
마찬가지로, 상기 제2 외부 전극(132)은 상기 세라믹 바디(110)의 두께 방향 제1 면(S1) 및 제2 면(S2)에 배치되되, 제1 면(S1)에 배치된 제2 외부전극(132)과 제2 면(S2)에 배치된 제2 외부전극(132)은 세라믹 바디(110)의 외측에서는 연결이 안되어 있기 때문에, 아일랜드 형상으로 배치된다.Likewise, the second
상기 제1 면(S1)에 배치된 제2 외부전극(132)과 제2 면(S2)에 배치된 제2 외부전극(132)은 상기 세라믹 바디(110) 내부를 관통하는 제2 비아(142)와 각각 연결될 수 있다.The second
상기 제1 및 제2 외부전극(131, 132)은 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)에 서로 이격하여 각각 배치되되, 상기 세라믹 바디(110)의 길이 방향으로 배치되며, 이에 제한되는 것은 아니나, 예를 들어 상기 세라믹 바디(110)의 제1 면(S1) 혹은 제2 면(S2)과 제3 면(S3) 및 제4 면(S4)과의 경계까지 형성될 수 있다.The first and second
또한, 상기 제1 외부전극(131)과 제2 외부전극(132)은 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)에 서로 이격하여 각각 배치되되, 폭 방향으로 서로 마주보면서 배치될 수 있다.In addition, the first
상기 제1 외부전극(131)과 제2 외부전극(132)은 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)에 서로 이격하여 각각 배치되되, 폭 방향으로 서로 마주보면서 배치됨으로써, 전류의 경로를 단축하여 등가직렬인덕턴스(Equivalent Series Inductance, ESL)를 저감할 수 있는 RGC (Reverse Geometry Capacitor) 또는 LICC (Low Inductance Chip Capacitor)를 구현할 수 있다.The first
상기 제1 비아(141) 및 제2 비아(142)는 상기 세라믹 바디(110)와 제1 및 제2 내부 전극(121, 122)에 홀을 형성하고 이에 도전성 물질이 충진되어 형성될 수 있으며, 이러한 도전성 물질은 도전성 페이스트를 도포하거나 도금 등의 방법을 이용할 수 있다. 이 경우, 세라믹 바디(110)의 홀은, 세라믹 그린시트에 레이저 공법 또는 펀칭 등으로 형성되거나, 소성 후의 적층체에 홀 가공하여 얻어질 수 있다.The first via 141 and the second via 142 may be formed by forming holes in the
상기 도전성 물질은 특별히 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상인 도전성 금속을 포함할 수 있다.The conductive material is not particularly limited, and may include, for example, one or more conductive metals selected from the group consisting of copper (Cu), silver (Ag), nickel (Ni), and alloys thereof.
본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터(100)는 제1 및 제2 내부 전극(121, 122)이 각각 제1 비아(141) 및 제2 비아(142)를 통해 제1 외부전극(131) 및 제2 외부전극(132)과 연결되기 때문에 제1 내부전극(121)과 제2 내부 전극(122)이 오버랩 되는 면적을 최대한 크게 할 수 있다. In the multilayer ceramic capacitor 100 according to the first embodiment of the present invention, the first and second
이에, 기존의 유전층과 내부 전극의 두께를 얇게 하여 내부 전극의 적층 수를 증가시키는 등의 방법을 적용하지 않고도 커패시터의 용량을 증가시킬 수 있다. Accordingly, it is possible to increase the capacity of the capacitor without applying a method such as increasing the number of stacked internal electrodes by reducing the thickness of the existing dielectric layer and the internal electrode.
또한, 제1 비아(141) 및 제2 비아(142)를 통해 같은 종류의 내부 전극이 서로 전기적으로 연결되기 때문에 적층 세라믹 커패시터의 두께가 110 ㎛ 이하의 초박막 제품의 경우에도 내부 전극의 연결성을 향상시킬 수 있다.In addition, since internal electrodes of the same type are electrically connected to each other through the first via 141 and the second via 142, the connectivity of the internal electrodes is improved even in the case of ultra-thin products with a thickness of 110 μm or less of the multilayer ceramic capacitor. I can make it.
상기 제1 비아(141)는 제1 내부전극(121)과 연결되되 제2 내부전극(122)과 절연되며, 제2 비아(142)는 제2 내부전극(122)과 연결되되, 제1 내부전극(121)과 절연될 수 있다.The first via 141 is connected to the first
상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)에 배치된 제1 외부전극(131)은 세라믹 바디(110) 내부에 관통 배치된 제1 비아(141)에 의해 연결되며,제1 비아(141)는 제1 내부전극(121)과 연결되되 제2 내부전극(122)과 절연되기 때문에, 상기 제1 외부전극(131)은 제1 내부전극(121)과 전기적으로 연결될 수 있다.The first
한편, 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)에 배치된 제2 외부전극(132)은 세라믹 바디(110) 내부에 관통 배치된 제2 비아(142)에 의해 연결되며, 제2 비아(142)는 제2 내부전극(122)과 연결되되 제1 내부전극(121)과 절연되기 때문에, 상기 제2 외부전극(132)은 제2 내부전극(122)과 전기적으로 연결될 수 있다.Meanwhile, the second
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 외부전극(131, 132)은 상기 세라믹 바디(111)의 외측에 배치되되, 도전성 금속을 포함하는 제1 전극층(131a, 132a)과 상기 제1 전극층(131a, 132a) 상에 배치되되, 니켈(Ni)을 포함하는 제1 도금층(131b, 132b) 및 상기 제1 도금층(131b, 132b) 상에 배치되되, 주석(Sn)을 포함하는 제2 도금층(131c, 132c)을 포함한다.According to an embodiment of the present invention, the first and second
도 3을 참조하면, 상기 도금층은 2층 구조일 수 있으며, 니켈(Ni)을 포함하는 제1 도금층(131b, 132b) 및 상기 제1 도금층(131b, 132b) 상에 배치되되, 주석(Sn)을 포함하는 제2 도금층(131c, 132c)을 포함하지만, 반드시 이에 제한되는 것은 아니다.Referring to FIG. 3, the plating layer may have a two-layer structure, and is disposed on the first plating layers 131b and 132b including nickel (Ni) and the first plating layers 131b and 132b, and tin (Sn) The second plating layers 131c and 132c including, are included, but are not limited thereto.
상기 제1 전극층(131a, 132a)은 도전성 금속 및 글라스를 포함할 수 있다.The
정전 용량 형성을 위해 상기 제1 및 제2 외부전극(131, 132)이 상기 세라믹 바디(110)의 두께 방향 제1 면(S1) 및 제2 면(S2)에 각각 형성될 수 있으며, 상기 제1 및 제2 외부전극(131, 132)이 포함하는 상기 제1 전극층(131a, 132a)이 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결될 수 있다.To form a capacitance, the first and second
보다 구체적으로, 상기 제1 전극층(131a, 132a)이 제1 및 제2 비아(141, 142)와 각각 연결됨으로써, 제1 및 제2 내부전극(121, 122)과 전기적으로 연결될 수 있다.More specifically, by connecting the
상기 제1 전극층(131a, 132a)은 상기 제1 및 제2 내부전극(121, 122)과 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상인 도전성 금속을 포함할 수 있다.The
본 발명의 제1 실시형태에 따르면, 상기 제1 전극층(131a, 132a)은 도전성 금속으로서 니켈(Ni)을 포함할 수 있다. According to the first embodiment of the present invention, the
상기 제1 전극층(131a, 132a)은 상기 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.The
즉, 상기 제1 전극층(131a, 132a)은 도전성 금속과 글라스를 포함하는 소성 타입 전극층일 수 있다. That is, the
본 발명의 제1 실시형태에 따르면, 상기 제1 및 제2 외부전극(131, 132)은 상기 제1 전극층(131a, 132a) 상에 배치되되, 니켈(Ni)을 포함하는 제1 도금층(131b, 132b) 및 상기 제1 도금층(131b, 132b) 상에 배치되되, 주석(Sn)을 포함하는 제2 도금층(131c, 132c)을 포함한다.According to the first embodiment of the present invention, the first and second
본 발명의 제1 실시형태와 같이 외부전극이 세라믹 바디의 상부와 하부에 각각 형성되되 해당 외부전극 간의 연결이 안되어 있고, 아일랜드 형상으로 배치가 되는 경우, 외부전극 최외측에 배치되는 주석(Sn) 도금층에서 리플로우(Reflow)시 주석(Sn)의 뭉침이 발생하게 된다.As in the first embodiment of the present invention, when external electrodes are formed on the upper and lower portions of the ceramic body, but the external electrodes are not connected and are arranged in an island shape, tin (Sn) disposed on the outermost side of the external electrode During reflow in the plating layer, agglomeration of tin (Sn) occurs.
주석(Sn)의 뭉침이 발생할 경우, 결과적으로 외부전극의 두께가 증가하여, 적층 세라믹 커패시터의 사이즈가 증가하므로, 고용량 적층 세라믹 커패시터를 구현할 수 없는 문제가 발생할 수 있다.When tin (Sn) agglomeration occurs, the thickness of the external electrode increases as a result, and the size of the multilayer ceramic capacitor increases, and thus a problem in that a high-capacity multilayer ceramic capacitor cannot be implemented may occur.
상기 문제를 해결하기 위하여, 본 발명의 일 실시형태에 따르면, 상기 주석(Sn)을 포함하는 제2 도금층(131c, 132c)의 두께(t2) 대비 니켈(Ni)을 포함하는 제1 도금층(131b, 132b)의 두께(t1) 비율 (t1/t2)이 1.0 내지 9.0을 만족하도록 조절함으로써, 110 μm 이하의 얇은 두께의 적층 세라믹 커패시터에 있어서, 주석 도금층의 뭉침 발생을 막아 고용량 적층 세라믹 커패시터 구현이 가능하다.In order to solve the above problem, according to an embodiment of the present invention, the
즉, 본 발명의 일 실시형태에 따르면, 니켈(Ni)을 포함하는 제1 도금층의 두께를 주석(Sn)을 포함하는 제2 도금층의 두께보다 두껍게 형성함으로써, 주석 도금층의 뭉침 발생을 막을 수 있고, 결과적으로 외부전극의 전체 두께를 제어할 수 있어, 110 μm 이하의 얇은 두께의 고용량 적층 세라믹 커패시터의 구현이 가능하다.That is, according to an embodiment of the present invention, by forming the thickness of the first plating layer containing nickel (Ni) to be thicker than the thickness of the second plating layer containing tin (Sn), it is possible to prevent agglomeration of the tin plated layer. As a result, it is possible to control the overall thickness of the external electrode, so that a high-capacity multilayer ceramic capacitor having a thickness of less than 110 μm can be implemented.
본 발명의 일 실시형태에 따르면, 상기 적층 세라믹 커패시터는 두께가 110 μm 이하일 수 있다.According to an embodiment of the present invention, the multilayer ceramic capacitor may have a thickness of 110 μm or less.
종래에는 니켈(Ni)을 포함하는 제1 도금층의 두께와 주석(Sn)을 포함하는 제2 도금층의 두께는 큰 차이가 없었으나, 본 발명의 제1 실시형태와 같이 외부전극이 세라믹 바디의 상부와 하부에 각각 형성되되 해당 외부전극 간의 연결이 안되어 있고, 아일랜드 형상으로 배치가 되는 경우, 솔더와 접합되는 주석 도금층의 두께가 증가할 수록 솔더링 혹은 리플로우시 주석 뭉침 현상이 발생할 수 있다.Conventionally, the thickness of the first plating layer containing nickel (Ni) and the thickness of the second plating layer containing tin (Sn) were not significantly different. However, as in the first embodiment of the present invention, the external electrode is In the case where the external electrodes are not connected to each other, but are arranged in an island shape, as the thickness of the tin plating layer joined to the solder increases, tin agglomeration may occur during soldering or reflow.
이와 같이, 주석 도금층의 두께가 증가할 수록 주석 뭉침 현상으로 인하여 외부전극의 두께가 상승하기 때문에 외부전극이 차지하는 부분이 증가하게 되고, 결국 고용량 적층 세라믹 커패시터 구현이 어려운 문제가 있다.As described above, as the thickness of the tin plating layer increases, the thickness of the external electrode increases due to the agglomeration of tin, so that the portion occupied by the external electrode increases, and as a result, it is difficult to implement a high-capacity multilayer ceramic capacitor.
본 발명의 일 실시형태에 따르면, 110 μm 이하의 얇은 두께의 고용량 적층 세라믹 커패시터를 구현하기 위하여, 제한된 도금층의 두께에서 제1 도금층과 제2 도금층의 두께의 바람직한 비율을 도출하였다. According to an embodiment of the present invention, in order to implement a high-capacity multilayer ceramic capacitor having a thickness of 110 μm or less, a preferable ratio of the thickness of the first plating layer and the second plating layer was derived from the thickness of the limited plating layer.
본 발명의 일 실시형태에 따르면, 두께가 110 μm 이하의 얇은 적층 세라믹 커패시터에서 주석(Sn)을 포함하는 제2 도금층(131c, 132c)의 두께(t2) 대비 니켈(Ni)을 포함하는 제1 도금층(131b, 132b)의 두께(t1) 비율 (t1/t2)을 결정하는 것을 특징으로 하며, 두께가 110 μm를 초과하는 종래 구조의 적층 세라믹 커패시터 및 외부전극 구조가 아일랜드 형태가 아닌 세라믹 바디의 길이 방향 양 측면에 배치된 일반적인 적층 세라믹 커패시터의 경우에는 주석(Sn) 도금층에서의 주석(Sn) 뭉침 현상이 발생하지 않거나 고용량 적층 세라믹 커패시터 구현에 특별히 문제가 되지 않을 수 있다. According to an embodiment of the present invention, in a thin multilayer ceramic capacitor having a thickness of 110 μm or less, the first plating layer containing nickel (Ni) compared to the thickness t2 of the second plating layers 131c and 132c containing tin (Sn) Characterized in determining the thickness (t1) ratio (t1/t2) of the plating layers 131b and 132b, the conventional multilayer ceramic capacitor and the external electrode structure having a thickness exceeding 110 μm are In the case of a general multilayer ceramic capacitor disposed on both sides of the lengthwise direction, the tin (Sn) aggregation phenomenon in the tin (Sn) plating layer may not occur or may not be a problem in realization of a high-capacity multilayer ceramic capacitor.
따라서, 상기와 같은 종래의 구조에서는 상기 본 발명의 수치가 반드시 적용되어야 하는 것은 아니다.Therefore, in the conventional structure as described above, the numerical values of the present invention are not necessarily applied.
상기 주석(Sn)을 포함하는 제2 도금층(131c, 132c)의 두께(t2) 대비 니켈(Ni)을 포함하는 제1 도금층(131b, 132b)의 두께(t1) 비율 (t1/t2)이 1.0 미만일 경우에는 주석(Sn) 뭉침이 발생하여 결과적으로, 외부전극 두께가 증가할 수 있다.The ratio (t1/t2) of the thickness t1 of the first plating layers 131b and 132b containing nickel (Ni) to the thickness t2 of the second plating layers 131c and 132c containing tin (Sn) is 1.0 If less than that, tin (Sn) aggregation occurs, and as a result, the thickness of the external electrode may increase.
한편, 상기 주석(Sn)을 포함하는 제2 도금층(131c, 132c)의 두께(t2) 대비 니켈(Ni)을 포함하는 제1 도금층(131b, 132b)의 두께(t1) 비율 (t1/t2)이 9.0을 초과하는 경우에는 세라믹 바디(110)의 두께 대비 외부 전극이 차지하는 두께의 비율이 너무 커서 고용량 적층 세라믹 커패시터를 구현할 수 없다.Meanwhile, the ratio of the thickness t1 of the first plating layers 131b and 132b containing nickel (Ni) to the thickness t2 of the second plating layers 131c and 132c containing tin (Sn) (t1/t2) If it exceeds 9.0, the ratio of the thickness of the
본 발명의 일 실시형태에 따르면, 상기 제1 도금층(131b, 132b)과 제2 도금층(131c, 132c)의 두께의 합은 10 μm 이하일 수 있다.According to an embodiment of the present invention, the sum of the thicknesses of the first plating layers 131b and 132b and the second plating layers 131c and 132c may be 10 μm or less.
본 발명의 일 실시형태에 따르면, 110 μm 이하의 얇은 두께의 적층 세라믹 커패시터의 파괴 강도를 증가시키되, 고용량 적층 세라믹 커패시터를 구현하기 위하여, 상기 주석(Sn)을 포함하는 제2 도금층(131c, 132c)의 두께(t2) 대비 니켈(Ni)을 포함하는 제1 도금층(131b, 132b)의 두께(t1) 비율 (t1/t2)이 1.0 내지 9.0을 만족함과 동시에, 상기 제1 도금층(131b, 132b)과 제2 도금층(131c, 132c)의 두께의 합은 10 μm 이하일 수 있다.According to an embodiment of the present invention, in order to increase the breaking strength of the multilayer ceramic capacitor having a thin thickness of 110 μm or less, but to implement a high-capacity multilayer ceramic capacitor, the second plating layers 131c and 132c including the tin (Sn) ) To the thickness (t2) of the first plating layers 131b and 132b containing nickel (Ni), while satisfying the ratio (t1/t2) of 1.0 to 9.0, the first plating layers 131b and 132b ) And the thickness of the second plating layers 131c and 132c may be 10 μm or less.
상기 제1 도금층(131b, 132b)과 제2 도금층(131c, 132c)의 두께의 합은 10 μm 를 초과할 경우에는 세라믹 바디(110)의 두께 대비 외부 전극이 차지하는 두께의 비율이 너무 커서 고용량 적층 세라믹 커패시터를 구현할 수 없다.When the sum of the thicknesses of the first plating layers 131b and 132b and the second plating layers 131c and 132c exceeds 10 μm, the ratio of the thickness of the
상기 제2 도금층(131c, 132c)의 두께는 0.5 μm 이상일 수 있으며, 상한값은 특별히 제한되는 것은 아니나, 주석(Sn) 뭉침 발생을 막기 위하여, 제2 도금층(131c, 132c)의 두께는 5.0 μm 이하일 수 있다.The thickness of the second plating layers 131c and 132c may be 0.5 μm or more, and the upper limit is not particularly limited, but in order to prevent tin (Sn) aggregation, the thickness of the second plating layers 131c and 132c is 5.0 μm or less. I can.
본 발명의 일 실시형태에 따르면, 상기 세라믹 바디(110)의 두께 방향 제1 면(S1) 및 제2 면(S2)에 배치된 제1 및 제2 외부 전극(131, 132)의 면적은 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2) 각각의 면적 대비 50% 이상을 차지할 수 있다.According to an embodiment of the present invention, the areas of the first and second
도 4는 본 발명의 제2 실시형태에 따른 도 1의 I-I' 단면도이다.4 is a cross-sectional view taken along line II′ of FIG. 1 according to a second embodiment of the present invention.
상술한 바와 같이, 상기 도금층은 2층 구조일 수 있으며, 따라서 상기 도금층은 각각 제1 도금층(131b, 132b) 및 제2 도금층(131c, 132c)을 포함할 수 있다.As described above, the plating layer may have a two-layer structure, and thus the plating layer may include first plating layers 131b and 132b and second plating layers 131c and 132c, respectively.
도 4를 참조하면, 본 발명의 제2 실시형태에 따른 적층 세라믹 커패시터에 있어서, 상기 제1 및 제2 외부전극(131, 132)은 상기 제1 전극층(131a, 132a)과 그 상부에 배치된 제1 도금층(131b, 132b) 사이에 구리(Cu)를 포함하는 제3 도금층(131d, 132d)이 더 배치될 수 있다.4, in the multilayer ceramic capacitor according to the second embodiment of the present invention, the first and second
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조방법에 대하여 설명하나, 이에 제한되는 것은 아니다.Hereinafter, a method of manufacturing a multilayer ceramic electronic component according to an exemplary embodiment will be described, but the present invention is not limited thereto.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조 방법은 우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층을 형성할 수 있다. In a method of manufacturing a multilayer ceramic electronic component according to an embodiment of the present invention, first, a slurry formed including a powder such as barium titanate (BaTiO 3 ) is applied and dried on a carrier film, thereby forming a plurality of ceramic green sheets. Is provided, whereby a dielectric layer can be formed.
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 μm의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.The ceramic green sheet may be prepared by mixing ceramic powder, a binder, and a solvent to prepare a slurry, and the slurry may be prepared in a sheet form having a thickness of several μm by a doctor blade method.
다음으로, 니켈 입자 평균 크기가 0.1 내지 0.2 μm이며, 40 내지 50 중량부의 니켈 분말을 포함하는 내부전극용 도전성 페이스트를 마련할 수 있다.Next, a conductive paste for internal electrodes having an average nickel particle size of 0.1 to 0.2 μm and including 40 to 50 parts by weight of nickel powder may be prepared.
상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 내부전극 패턴이 배치된 그린시트를 적층하여 세라믹 바디(110)를 만들었다. The internal electrode was formed by applying the conductive paste for internal electrodes on the green sheet by a screen printing method, and then the green sheet on which the internal electrode pattern was disposed was laminated to form a
다음으로, 상기 세라믹 바디(110)와 내부 전극에 홀을 형성하고 이에 도전성 물질을 충진함으로써, 제1 비아(141) 및 제2 비아(142)를 형성하였다.Next, a hole is formed in the
상기 제1 비아(141) 및 제2 비아(142)를 형성하기 위하여 충진되는 도전성 물질은 도전성 페이스트를 도포하거나 도금 등의 방법을 이용할 수 있다. The conductive material filled to form the first via 141 and the second via 142 may be coated with a conductive paste or may be plated.
이 경우, 세라믹 바디(110)의 홀은, 세라믹 그린시트에 레이저 공법 또는 펀칭 등으로 형성되거나, 소성 후의 적층체에 홀 가공하여 얻어질 수 있다.In this case, the holes of the
상기 도전성 물질은 특별히 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상인 도전성 금속을 포함할 수 있다.The conductive material is not particularly limited, and may include, for example, one or more conductive metals selected from the group consisting of copper (Cu), silver (Ag), nickel (Ni), and alloys thereof.
다음으로, 상기 세라믹 바디의 외측에 도전성 금속 및 글라스를 포함하는 제1 전극층을 형성할 수 있다.Next, a first electrode layer including a conductive metal and glass may be formed on the outside of the ceramic body.
상기 도전성 금속은 특별히 제한되는 것은 아니나, 예를 들어 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.The conductive metal is not particularly limited, but may be, for example, at least one selected from the group consisting of copper (Cu), silver (Ag), nickel (Ni), and alloys thereof.
본 발명의 일 실시형태에서는 상기 도전성 금속으로서 니켈(Ni)을 사용하여 제1 전극층을 형성할 수 있다.In one embodiment of the present invention, the first electrode layer may be formed using nickel (Ni) as the conductive metal.
상기 글라스는 특별히 제한되는 것은 아니며, 일반적인 적층 세라믹 커패시터의 외부전극 제작에 사용되는 글라스와 동일한 조성의 물질이 사용될 수 있다.The glass is not particularly limited, and a material having the same composition as the glass used for manufacturing the external electrode of a general multilayer ceramic capacitor may be used.
상기 제1 전극층은 상기 세라믹 바디의 상하면에 형성됨으로써, 상기 제1 및 제2 내부전극과 각각 전기적으로 연결될 수 있다.The first electrode layer may be formed on upper and lower surfaces of the ceramic body, and thus may be electrically connected to the first and second internal electrodes, respectively.
상기 제1 전극층은 제1 도전성 금속 대비 글라스를 5 부피% 이상 포함할 수 있다.The first electrode layer may include at least 5% by volume of glass compared to the first conductive metal.
다음으로, 상기 제1 전극층 상에 니켈(Ni)을 포함하는 제1 도금층을 형성할 수 있다.Next, a first plating layer including nickel (Ni) may be formed on the first electrode layer.
다음으로, 상기 제1 도금층 상에 주석(Sn)을 포함하는 제2 도금층을 형성할 수 있다.Next, a second plating layer including tin (Sn) may be formed on the first plating layer.
이하, 표 1에서는 외부전극이 포함하는 제1 도금층과 제2 도금층의 두께 비율에 따른 주석(Sn)의 뭉침 결과를 측정하였다.Hereinafter, in Table 1, the aggregation results of tin (Sn) according to the thickness ratio of the first plating layer and the second plating layer included in the external electrode were measured.
주석(Sn)의 뭉침이 발생하는 경우 그 결과를 X로 표시하고, 비교예로 선정하였으며, 주석(Sn)의 뭉침이 발생하지 않는 경우 그 결과를 O로 표시하고, 실시예로 선정하였다.When agglomeration of tin (Sn) occurs, the result is indicated by X and selected as a comparative example, and when agglomeration of tin (Sn) does not occur, the result is indicated by O and selected as an example.
[㎛]Thickness of the first plating layer containing nickel (Ni)
[㎛]
[㎛] Thickness of the second plating layer containing tin (Sn)
[㎛]
결과Tin (Sn) agglomeration
result
*: 비교예*: Comparative example
상기 표 1에서, 샘플 1 내지 4는 상기 주석(Sn)을 포함하는 제2 도금층(131c, 132c)의 두께(t2) 대비 니켈(Ni)을 포함하는 제1 도금층(131b, 132b)의 두께(t1) 비율 (t1/t2)이 1.0 미만인 경우로서, 주석(Sn) 뭉침이 발생하여 결과적으로, 외부전극 두께가 증가할 수 있다.In Table 1, samples 1 to 4 are the thicknesses of the first plating layers 131b and 132b containing nickel (Ni) compared to the thickness t2 of the second plating layers 131c and 132c containing tin (Sn) ( t1) When the ratio (t1/t2) is less than 1.0, agglomeration of tin (Sn) occurs, and as a result, the thickness of the external electrode may increase.
반면, 샘플 5 내지 9는 상기 주석(Sn)을 포함하는 제2 도금층(131c, 132c)의 두께(t2) 대비 니켈(Ni)을 포함하는 제1 도금층(131b, 132b)의 두께(t1) 비율 (t1/t2)이 1.0 내지 9.0인 본 발명의 실시예로서, 110 μm 이하의 얇은 두께의 적층 세라믹 커패시터에 있어서, 주석(Sn) 뭉침이 발생하지 않아 고용량 적층 세라믹 커패시터 구현이 가능하다. On the other hand, in Samples 5 to 9, the ratio of the thickness (t1) of the first plating layers 131b and 132b containing nickel (Ni) to the thickness t2 of the second plating layers 131c and 132c containing tin (Sn) As an embodiment of the present invention in which (t1/t2) is 1.0 to 9.0, in a multilayer ceramic capacitor having a thickness of 110 μm or less, tin (Sn) agglomeration does not occur, so that a high-capacity multilayer ceramic capacitor can be implemented.
그리고, 샘플 10은 상기 주석(Sn)을 포함하는 제2 도금층(131c, 132c)의 두께(t2) 대비 니켈(Ni)을 포함하는 제1 도금층(131b, 132b)의 두께(t1) 비율 (t1/t2)이 9.0을 초과하는 경우로서, 세라믹 바디(110)의 두께 대비 외부 전극이 차지하는 두께의 비율이 너무 커서 고용량 적층 세라믹 커패시터를 구현할 수 없다.In addition, Sample 10 is a ratio (t1) of the thickness (t1) of the first plating layers (131b, 132b) containing nickel (Ni) to the thickness (t2) of the second plating layers (131c, 132c) containing tin (Sn) When /t2) exceeds 9.0, the ratio of the thickness of the
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.The present invention is not limited by the above-described embodiments and the accompanying drawings, but is intended to be limited by the appended claims. Therefore, various types of substitutions, modifications and changes will be possible by those of ordinary skill in the art within the scope not departing from the technical spirit of the present invention described in the claims, and this also belongs to the scope of the present invention. something to do.
110: 세라믹 바디
111: 유전체층
121, 122: 제1 및 제2 내부전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 전극층
131b, 132b, 131c, 132c: 도금층110: ceramic body
111:
131, 132: first and second external electrodes
131a, 132a:
Claims (12)
상기 세라믹 바디의 외측에 배치되되, 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극;을 포함하며,
상기 제1 외부전극은 상기 세라믹 바디의 제1 면 및 제2 면에 배치되며, 제1 면과 제2 면에 배치된 제1 외부전극은 세라믹 바디 내부에 관통 배치된 제1 비아에 의해 연결되고,
상기 제2 외부전극은 상기 세라믹 바디의 제1 면 및 제2 면에 배치되며, 제1 면과 제2 면에 배치된 제2 외부전극은 세라믹 바디 내부에 관통 배치된 제2 비아에 의해 연결되며,
상기 제1 및 제2 외부전극은 도전성 금속을 포함하는 제1 전극층과 상기 제1 전극층 상에 배치되되, 니켈(Ni)을 포함하는 제1 도금층 및 상기 제1 도금층 상에 배치되되, 주석(Sn)을 포함하는 제2 도금층을 포함하고,
상기 주석(Sn)을 포함하는 제2 도금층의 두께(t2) 대비 니켈(Ni)을 포함하는 제1 도금층의 두께(t1) 비율 (t1/t2)이 1.0 내지 9.0을 만족하는 적층 세라믹 전자부품.
A dielectric layer and a first internal electrode and a second internal electrode disposed to face each other with the dielectric layer interposed therebetween, and are connected to a first surface, a second surface, the first surface, and the second surface facing each other, A ceramic body connected to the third, fourth and first to fourth surfaces facing each other, the ceramic body having fifth and sixth surfaces facing each other; And
And a first external electrode disposed outside the ceramic body and electrically connected to the first internal electrode and a second external electrode electrically connected to the second internal electrode, and
The first external electrode is disposed on the first and second surfaces of the ceramic body, and the first external electrodes disposed on the first and second surfaces are connected by a first via disposed in the ceramic body. ,
The second external electrode is disposed on the first and second surfaces of the ceramic body, and the second external electrodes disposed on the first and second surfaces are connected by a second via disposed in the ceramic body. ,
The first and second external electrodes are disposed on the first electrode layer and the first electrode layer including a conductive metal, and are disposed on the first plating layer and the first plating layer including nickel (Ni), and tin (Sn ) Containing a second plating layer,
A multilayer ceramic electronic component in which a ratio (t1/t2) of the first plating layer including nickel (Ni) to the thickness (t2) of the second plating layer including tin (Sn) satisfies 1.0 to 9.0.
상기 제1 도금층과 제2 도금층의 두께의 합은 10 μm 이하인 적층 세라믹 전자부품.
The method of claim 1,
A multilayer ceramic electronic component in which the sum of the thicknesses of the first plating layer and the second plating layer is 10 μm or less.
상기 제2 도금층의 두께는 0.5 μm 이상인 적층 세라믹 전자부품.
The method of claim 1,
A multilayer ceramic electronic component having a thickness of the second plating layer of 0.5 μm or more.
상기 제1 전극층은 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상의 도전성 금속과 글라스를 포함하는 소성 타입 전극층인 적층 세라믹 전자부품.
The method of claim 1,
The first electrode layer is a firing-type electrode layer including glass and at least one conductive metal selected from the group consisting of copper (Cu), silver (Ag), nickel (Ni), and alloys thereof.
상기 제1 전극층이 포함하는 도전성 금속은 니켈(Ni)인 적층 세라믹 전자부품.
The method of claim 4,
The conductive metal included in the first electrode layer is nickel (Ni).
상기 제1 전극층과 그 상부에 배치된 제1 도금층 사이에 구리(Cu)를 포함하는 제3 도금층이 더 배치된 적층 세라믹 전자부품.
The method of claim 1,
A multilayer ceramic electronic component in which a third plating layer including copper (Cu) is further disposed between the first electrode layer and the first plating layer disposed thereon.
상기 적층 세라믹 전자부품은 두께가 110 μm 이하인 적층 세라믹 전자부품.
The method of claim 1,
The multilayer ceramic electronic component is a multilayer ceramic electronic component having a thickness of 110 μm or less.
상기 세라믹 바디의 길이는 상기 제3면 및 제4면 사이의 거리이고, 상기 세라믹 바디의 폭은 상기 제5면 및 제6면 사이의 거리이며, 상기 제1 내부전극 및 제2 내부전극은 상기 제5면 및 제6면으로 교대로 노출된 적층 세라믹 전자부품.
The method of claim 1,
The length of the ceramic body is a distance between the third and fourth surfaces, the width of the ceramic body is a distance between the fifth and sixth surfaces, and the first internal electrode and the second internal electrode are Multilayer ceramic electronic components alternately exposed to fifth and sixth surfaces.
상기 제1 및 제2 외부전극은 상기 세라믹 바디의 제1 면 및 제2 면에 서로 이격하여 각각 배치된 적층 세라믹 전자부품.
The method of claim 1,
The first and second external electrodes are disposed on a first surface and a second surface of the ceramic body to be spaced apart from each other.
상기 제1 및 제2 외부전극은 상기 세라믹 바디의 폭 방향으로 서로 이격하여 각각 배치된 적층 세라믹 전자부품.
The method of claim 8,
The first and second external electrodes are respectively disposed to be spaced apart from each other in a width direction of the ceramic body.
상기 제1 비아는 제1 내부전극과 연결되되 제2 내부전극과 절연되며, 제2 비아는 제2 내부전극과 연결되되, 제1 내부전극과 절연된 적층 세라믹 전자부품.
The method of claim 1,
The first via is connected to the first internal electrode and is insulated from the second internal electrode, and the second via is connected to the second internal electrode and is insulated from the first internal electrode.
상기 세라믹 바디의 제1 면 및 제2 면에 배치된 제1 외부전극 및 제2 외부전극의 면적은 상기 세라믹 바디의 제1 면 및 제2 면 각각의 면적 대비 50% 이상을 차지하는 적층 세라믹 전자부품.
The method of claim 1,
A multilayer ceramic electronic component in which an area of the first and second external electrodes disposed on the first and second surfaces of the ceramic body occupies 50% or more of each of the first and second surfaces of the ceramic body .
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