KR102574416B1 - Multi-layered ceramic electronic component - Google Patents
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Abstract
본 발명은 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하며, 서로 마주보는 제1면, 제2면, 상기 제1면, 제2면과 연결되되, 서로 마주보는 제3면, 제4면 및 상기 제1면 내지 제4면과 연결되되, 서로 마주보는 제5면, 제6면을 가지는 세라믹 바디 및 상기 세라믹 바디의 외측에 배치되되, 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극을 포함하며, 상기 제1 및 제2 외부전극은 상기 세라믹 바디의 외측에 배치되되, 도전성 금속을 포함하는 제1 전극층과 상기 제1 전극층 상에 배치되되, 니켈(Ni)을 포함하는 제1 도금층 및 상기 제1 도금층 상에 배치되되, 주석(Sn)을 포함하는 제2 도금층을 포함하고, 상기 주석(Sn)을 포함하는 제2 도금층의 두께(t2) 대비 니켈(Ni)을 포함하는 제1 도금층의 두께(t1) 비율 (t1/t2)이 1.0 내지 9.0을 만족하는 적층 세라믹 전자부품을 제공한다.The present invention includes a dielectric layer and first internal electrodes and second internal electrodes disposed to face each other with the dielectric layer interposed therebetween, and the first and second surfaces facing each other are connected to the first and second surfaces. It is connected to the third and fourth surfaces facing each other and the first to fourth surfaces, and is disposed on the outside of the ceramic body and the fifth and sixth surfaces facing each other. A first external electrode electrically connected to the first internal electrode and a second external electrode electrically connected to the second internal electrode, wherein the first and second external electrodes are disposed outside the ceramic body, A first electrode layer including a conductive metal, a first plating layer disposed on the first electrode layer and containing nickel (Ni), and a second plating layer disposed on the first plating layer and containing tin (Sn) and a ratio (t1/t2) of the thickness (t1) of the first plating layer containing nickel (Ni) to the thickness (t2) of the second plating layer containing tin (Sn) satisfies 1.0 to 9.0. provide parts.
Description
본 발명은 적층 세라믹 전자부품에 관한 것으로, 보다 구체적으로는 고용량 적층 세라믹 전자부품에 관한 것이다.The present invention relates to multilayer ceramic electronic components, and more particularly to high-capacity multilayer ceramic electronic components.
최근, 기판의 실장 밀도가 고밀도화됨에 따라 적층 세라믹 커패시터의 실장 면적의 감소에 대한 필요성이 증가하고 있으며, 또한, 적층 세라믹 커패시터의 두께를 줄여서 기판 내에 임베딩하거나 AP 하단부에 LSC 타입으로 실장하는 제품들에 대한 수요가 증대되고 있다. Recently, as the mounting density of the board increases, the need for reducing the mounting area of the multilayer ceramic capacitor increases, and also, the thickness of the multilayer ceramic capacitor is reduced to embed it in the board or to mount in the lower part of the AP in the LSC type. demand is increasing.
상기의 경우 단순히 실장 면적 감소에 그치지 않고, 기판 내에서 발생하는 ESL의 감소에도 효과가 크기 때문에 두께가 얇은 적층 세라믹 커패시터 제품에 대한 수요가 증가하고 있는 실정이다.In the above case, demand for multilayer ceramic capacitor products having a thin thickness is increasing because the effect of not only reducing the mounting area but also reducing ESL generated in the substrate is great.
이에 최근 세라믹 바디 내부에 쓰루홀(Through hole)을 형성하고, 내부에 전극을 채운 후 내부 전극을 연결하는 적층 세라믹 커패시터 제품에 대한 연구가 진행 중에 있다.Accordingly, research on a multilayer ceramic capacitor product in which a through hole is formed inside a ceramic body, electrodes are filled therein, and then internal electrodes are connected is being researched.
상기와 같이 세라믹 바디 내부에 쓰루홀(Through hole)을 형성하는 공법을 적용할 경우 기존 외부 전극 형성을 위해 세라믹 바디의 외부에 딥핑(Dipping)하는 공정을 생략할 수 있어, 외부전극의 두께 감소만큼 적층 세라믹 커패시터 제품의 사이즈를 증가시킬 수 있는 효과가 있다.As described above, when the method of forming a through hole inside the ceramic body is applied, the process of dipping the outside of the ceramic body to form the existing external electrode can be omitted, and the thickness of the external electrode is reduced as much as the thickness of the external electrode. There is an effect of increasing the size of the multilayer ceramic capacitor product.
또한, 두께가 박막인 적층 세라믹 커패시터에도 적용할 수 있는 이점이 있다.In addition, there is an advantage that it can be applied to a multilayer ceramic capacitor having a thin film thickness.
그러나, 상기 공법을 적용할 경우 외부전극이 세라믹 바디의 상부와 하부에 각각 형성되되 해당 외부전극 간의 연결이 안되어 있고, 아일랜드 형상으로 배치가 되기 때문에, 외부전극 최외측에 배치되는 주석(Sn) 도금층에서 리플로우(Reflow)시 주석(Sn)의 뭉침이 발생하게 된다.However, when the above method is applied, external electrodes are formed on the top and bottom of the ceramic body, but there is no connection between the external electrodes and they are arranged in an island shape, so the tin (Sn) plating layer disposed on the outermost side of the external electrodes. At the time of reflow, aggregation of tin (Sn) occurs.
주석(Sn)의 뭉침이 발생할 경우, 결과적으로 외부전극의 두께가 증가하는 문제가 발생하므로, 주석(Sn)의 뭉침을 제어할 수 있는 연구가 필요한 실정이다.When aggregation of tin (Sn) occurs, as a result, a problem of increasing the thickness of the external electrode occurs, and thus, research on controlling agglomeration of tin (Sn) is required.
본 발명은 적층 세라믹 전자부품에 관한 것으로, 보다 구체적으로는 고용량 적층 세라믹 전자부품에 관한 것이다.The present invention relates to multilayer ceramic electronic components, and more particularly to high-capacity multilayer ceramic electronic components.
본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극 및 제2 내부전극을 포함하며, 서로 마주보는 제1면, 제2면, 상기 제1면, 제2면과 연결되되, 서로 마주보는 제3면, 제4면 및 상기 제1면 내지 제4면과 연결되되, 서로 마주보는 제5면, 제6면을 가지는 세라믹 바디 및 상기 세라믹 바디의 외측에 배치되되, 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극을 포함하며, 상기 제1 외부전극은 상기 세라믹 바디의 제1 면 및 제2 면에 배치되며, 제1 면과 제2 면에 배치된 제1 외부전극은 세라믹 바디 내부에 관통 배치된 제1 비아에 의해 연결되고, 상기 제2 외부전극은 상기 세라믹 바디의 제1 면 및 제2 면에 배치되며, 제1 면과 제2 면에 배치된 제2 외부전극은 세라믹 바디 내부에 관통 배치된 제2 비아에 의해 연결되며, 상기 제1 및 제2 외부전극은 도전성 금속을 포함하는 제1 전극층과 상기 제1 전극층 상에 배치되되, 니켈(Ni)을 포함하는 제1 도금층 및 상기 제1 도금층 상에 배치되되, 주석(Sn)을 포함하는 제2 도금층을 포함하고, 상기 주석(Sn)을 포함하는 제2 도금층의 두께(t2) 대비 니켈(Ni)을 포함하는 제1 도금층의 두께(t1) 비율 (t1/t2)이 1.0 내지 9.0을 만족하는 적층 세라믹 전자부품을 제공한다.One embodiment of the present invention includes a dielectric layer and a first internal electrode and a second internal electrode disposed to face each other with the dielectric layer interposed therebetween, wherein the first surface, the second surface, the first surface, and the second inner electrode facing each other are provided. A ceramic body having a third surface and a fourth surface facing each other and a fifth surface and a sixth surface connected to the first to fourth surfaces facing each other and facing each other, and the outside of the ceramic body and a first external electrode electrically connected to the first internal electrode and a second external electrode electrically connected to the second internal electrode, wherein the first external electrode comprises a first surface of the ceramic body and It is disposed on the second surface, and the first external electrodes disposed on the first and second surfaces are connected by a first via disposed inside the ceramic body, and the second external electrode is connected to the first surface of the ceramic body. and second external electrodes disposed on the second surface, and the first and second external electrodes disposed on the second surface are connected by a second via disposed through the inside of the ceramic body, and the first and second external electrodes are made of a conductive metal. A first electrode layer comprising a first electrode layer and a first plating layer disposed on the first electrode layer and comprising nickel (Ni) and a second plating layer disposed on the first plating layer and comprising tin (Sn), wherein the Provided is a multilayer ceramic electronic component in which a ratio (t1/t2) of a thickness (t1) of a first plating layer containing nickel (Ni) to a thickness (t2) of a second plating layer containing tin (Sn) satisfies 1.0 to 9.0. do.
본 발명의 일 실시형태에 따르면, 주석(Sn)을 포함하는 제2 도금층의 두께 대비 니켈(Ni)을 포함하는 제1 도금층의 두께 비율을 조절함으로써, 외부전극 중 최외측에 배치된 주석(Sn)을 포함하는 제2 도금층에 있어서, 주석(Sn)의 뭉침을 막을 수 있으며, 결과적으로 고용량 적층 세라믹 커패시터를 구현할 수 있다.According to one embodiment of the present invention, by adjusting the thickness ratio of the first plating layer containing nickel (Ni) to the thickness of the second plating layer containing tin (Sn), the tin (Sn) disposed on the outermost side of the external electrode ), agglomeration of tin (Sn) can be prevented, and as a result, a high-capacity multilayer ceramic capacitor can be implemented.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 2는 본 발명의 일 실시 형태에 따른 세라믹 바디를 나타낸 모식도이다.
도 3은 본 발명의 제1 실시형태에 따른 도 1의 I-I' 단면도이다.
도 4는 본 발명의 제2 실시형태에 따른 도 1의 I-I' 단면도이다.1 is a perspective view illustrating a multilayer ceramic capacitor according to an embodiment of the present invention.
2 is a schematic diagram showing a ceramic body according to an embodiment of the present invention.
Figure 3 is a II' cross-sectional view of Figure 1 according to the first embodiment of the present invention.
4 is a II' cross-sectional view of FIG. 1 according to a second embodiment of the present invention.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.Embodiments of the present invention can be modified in many different forms, and the scope of the present invention is not limited to the embodiments described below. In addition, the embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Therefore, the shape and size of elements in the drawings may be exaggerated for clearer explanation, and elements indicated by the same reference numerals in the drawings are the same elements.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. Throughout the specification, when a certain component is said to "include", it means that it may further include other components without excluding other components unless otherwise stated.
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그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙이도록 한다.In addition, in order to clearly explain the present invention in the drawings, parts irrelevant to the description are omitted, and the thickness is enlarged in order to clearly express various layers and regions, and similar reference numerals are given to similar parts throughout the specification. let it be
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다. 1 is a perspective view illustrating a multilayer ceramic capacitor according to an embodiment of the present invention.
도 2는 본 발명의 일 실시 형태에 따른 세라믹 바디를 나타낸 모식도이다.2 is a schematic diagram showing a ceramic body according to an embodiment of the present invention.
도 3은 본 발명의 제1 실시형태에 따른 도 1의 I-I' 단면도이다. 3 is a II' sectional view of FIG. 1 according to the first embodiment of the present invention.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부전극(121) 및 제2 내부전극(122)을 포함하며, 서로 마주보는 제1면, 제2면(S1, S2), 상기 제1면, 제2면(S1, S2)과 연결되되, 서로 마주보는 제3면, 제4면(S3, S4) 및 상기 제1면 내지 제4면과 연결되되, 서로 마주보는 제5면, 제6면(S5, S6)을 가지는 세라믹 바디(110) 및 상기 세라믹 바디(110)의 외측에 배치되되, 상기 제1 내부전극(121)과 전기적으로 연결되는 제1 외부전극(131) 및 상기 제2 내부전극(122)과 전기적으로 연결되는 제2 외부전극(132)을 포함하며, 상기 제1 외부전극(131, 132)은 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)에 배치되며, 제1 면(S1)과 제2 면(S2)에 배치된 제1 외부전극(131)은 세라믹 바디(110) 내부에 관통 배치된 제1 비아(141)에 의해 연결되고, 상기 제2 외부전극(132)은 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)에 배치되며, 제1 면(S1)과 제2 면(S2)에 배치된 제2 외부전극(132)은 세라믹 바디(110) 내부에 관통 배치된 제2 비아(142)에 의해 연결되며, 상기 제1 및 제2 외부전극(131, 132)은 도전성 금속을 포함하는 제1 전극층(131a, 132a)과 상기 제1 전극층(131a, 132a) 상에 배치되되, 니켈(Ni)을 포함하는 제1 도금층(131b, 132b) 및 상기 제1 도금층(131b, 132b) 상에 배치되되, 주석(Sn)을 포함하는 제2 도금층(131c, 132c)을 포함한다.1 to 3 , a multilayer ceramic electronic component according to an exemplary embodiment of the present invention includes a dielectric layer 111 and first internal electrodes 121 disposed to face each other with the dielectric layer 111 interposed therebetween, and It includes 2 internal electrodes 122, the first and second surfaces S1 and S2 facing each other, and the third surface connected to the first and second surfaces S1 and S2, facing each other, A ceramic body 110 having fourth surfaces S3 and S4 and fifth and sixth surfaces S5 and S6 connected to the first to fourth surfaces and facing each other, and the ceramic body 110 It is disposed outside, and includes a first external electrode 131 electrically connected to the first internal electrode 121 and a second external electrode 132 electrically connected to the second internal electrode 122, , The first external electrodes 131 and 132 are disposed on the first and second surfaces S1 and S2 of the ceramic body 110, and are disposed on the first and second surfaces S1 and S2. The disposed first external electrodes 131 are connected by first vias 141 penetrating the inside of the ceramic body 110, and the second external electrodes 132 are connected to the first surface of the ceramic body 110. (S1) and the second surface (S2), the second external electrodes 132 disposed on the first surface (S1) and the second surface (S2) are disposed inside the ceramic body 110 through the second Connected by a via 142, the first and second external electrodes 131 and 132 are disposed on the first electrode layers 131a and 132a containing a conductive metal and the first electrode layers 131a and 132a. , First plating layers 131b and 132b containing nickel (Ni) and second plating layers 131c and 132c containing tin (Sn) disposed on the first plating layers 131b and 132b.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.Hereinafter, a multilayer ceramic electronic component according to an exemplary embodiment of the present disclosure will be described, but in particular, a multilayer ceramic capacitor, but is not limited thereto.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.In the multilayer ceramic capacitor according to an embodiment of the present invention, the 'length direction' is defined as the 'L' direction in FIG. 1 , the 'width direction' is defined as the 'W' direction, and the 'thickness direction' is defined as the 'T' direction. do. Here, the 'thickness direction' may be used as the same concept as the direction in which the dielectric layers are stacked, that is, the 'lamination direction'.
본 발명의 일 실시형태에서, 세라믹 바디(110)는 형상에 있어 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.In one embodiment of the present invention, the ceramic body 110 is not particularly limited in shape, but may have a hexahedral shape as shown.
상기 세라믹 바디(110)는 서로 마주보는 제1 면(S1) 및 제2 면(S2)과 상기 제1 면 및 제2 면을 연결하는 제3 면(S3) 및 제4 면(S4)과 상기 제1 면 내지 제4 면과 연결되되, 서로 마주보는 제5 면(S5) 및 제6 면(S6)을 가질 수 있다.The ceramic body 110 has first and second surfaces S1 and S2 facing each other, third and fourth surfaces S3 and S4 connecting the first and second surfaces, and the Doedoe connected to the first to fourth surfaces, may have a fifth surface (S5) and a sixth surface (S6) facing each other.
상기 제1 면(S1) 및 제2 면(S2)은 세라믹 바디(110)의 두께 방향으로 마주보는 면으로, 상기 제3 면(S3) 및 제4 면(S4)은 길이 방향으로 마주보는 면으로 정의될 수 있으며, 상기 제5 면(S5) 및 제6 면(S6)은 폭 방향으로 마주보는 면으로 정의될 수 있다.The first and second surfaces S1 and S2 face each other in the thickness direction of the ceramic body 110, and the third and fourth faces S3 and S4 face each other in the length direction. , and the fifth and sixth surfaces S5 and S6 may be defined as surfaces facing each other in the width direction.
상기 세라믹 바디(110)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다. Although the shape of the ceramic body 110 is not particularly limited, it may have a hexahedral shape as shown.
상기 제1 내부전극(121)과 제2 내부전극(122)은 세라믹 바디(110) 내부에 배치되되, 세라믹 바디(110)의 측면으로 노출되지 않는다.The first internal electrode 121 and the second internal electrode 122 are disposed inside the ceramic body 110, but are not exposed to the side of the ceramic body 110.
상기 내부전극(121, 122)은 서로 다른 극성을 갖는 제1 내부전극(121) 및 제2 내부전극(122)을 한 쌍으로 할 수 있다. The internal electrodes 121 and 122 may include a first internal electrode 121 and a second internal electrode 122 having different polarities as a pair.
제1 내부전극(121)은 세라믹 바디(110)를 관통하되, 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)으로 노출되는 제1 비아(141)와 전기적으로 연결된다.The first internal electrode 121 penetrates the ceramic body 110 and is electrically connected to the first via 141 exposed through the first and second surfaces S1 and S2 of the ceramic body 110. do.
제2 내부전극(122)은 세라믹 바디(110)를 관통하되, 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)으로 노출되는 제2 비아(142)와 전기적으로 연결된다. The second internal electrode 122 penetrates the ceramic body 110 and is electrically connected to the second via 142 exposed through the first and second surfaces S1 and S2 of the ceramic body 110. do.
상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)에는 제1 및 제2 외부전극(131, 132)이 각각 형성되어 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결될 수 있다.First and second external electrodes 131 and 132 are formed on the first and second surfaces S1 and S2 of the ceramic body 110, respectively, to form the first and second internal electrodes 121 and 122. can be electrically connected to
구체적으로, 상기 제1 내부전극(121)은 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)으로 노출되는 제1 비아(141)에 의해 상기 제1 외부전극(131)과 전기적으로 연결될 수 있다.Specifically, the first internal electrode 121 is formed by the first external electrode 131 by the first via 141 exposed to the first and second surfaces S1 and S2 of the ceramic body 110. ) and electrically connected.
상기 제2 내부전극(122)은 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)으로 노출되는 제2 비아(142)에 의해 상기 제2 외부전극(132)과 전기적으로 연결될 수 있다. The second internal electrode 122 is electrically connected to the second external electrode 132 by the second via 142 exposed through the first and second surfaces S1 and S2 of the ceramic body 110. can be connected to
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.According to one embodiment of the present invention, a raw material forming the dielectric layer 111 is not particularly limited as long as sufficient capacitance can be obtained, and may be, for example, barium titanate (BaTiO 3 ) powder.
상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.The material forming the dielectric layer 111 may include various ceramic additives, organic solvents, plasticizers, binders, dispersants, and the like added to powder such as barium titanate (BaTiO 3 ) according to the purpose of the present invention.
이러한 세라믹 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브부(A)와, 상하 마진부로서 액티브부(A)의 상하부에 각각 형성된 상부 및 하부 커버부(C)로 구성될 수 있다.The ceramic body 110 may be composed of an active part (A) as a part contributing to the capacitance of the capacitor, and upper and lower cover parts (C) respectively formed on the upper and lower parts of the active part (A) as upper and lower margins. .
상기 액티브부(A)는 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.The active portion A may be formed by repeatedly stacking a plurality of first and second internal electrodes 121 and 122 with a dielectric layer 111 interposed therebetween.
상기 상부 및 하부 커버부(C)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.The upper and lower cover parts C may have the same material and configuration as the dielectric layer 111 except that they do not include internal electrodes.
즉, 상기 상부 및 하부 커버부(C)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.That is, the upper and lower cover portions C may include a ceramic material, for example, a barium titanate (BaTiO 3 )-based ceramic material.
상기 상부 및 하부 커버부(C)는 단일 유전체층 또는 2 개 이상의 유전체층을 액티브부(A)의 상하면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.The upper and lower cover parts C may be formed by stacking a single dielectric layer or two or more dielectric layers on the upper and lower surfaces of the active part A in the vertical direction, respectively, and basically prevent damage to internal electrodes due to physical or chemical stress. can play a role in preventing
상기 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.Materials forming the first and second internal electrodes 121 and 122 are not particularly limited, and examples include silver (Ag), lead (Pb), platinum (Pt), nickel (Ni), and copper (Cu). ) It may be formed using a conductive paste containing one or more materials.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상기 제1 내부전극(121)과 전기적으로 연결된 제1 외부전극(131) 및 상기 제2 내부 전극(122)과 전기적으로 연결된 제2 외부전극(132)을 포함할 수 있다.In the multilayer ceramic capacitor according to an embodiment of the present invention, a first external electrode 131 electrically connected to the first internal electrode 121 and a second external electrode 132 electrically connected to the second internal electrode 122 ) may be included.
상기 제1 및 제2 외부전극(131, 132)은 정전 용량 형성을 위해 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결될 수 있으며, 상기 제2 외부전극(132)은 상기 제1 외부전극(131)과 다른 전위에 연결될 수 있다.The first and second external electrodes 131 and 132 may be electrically connected to the first and second internal electrodes 121 and 122 to form capacitance. 1 can be connected to a potential different from that of the external electrode 131.
상기 제1 내부전극 및 제2 내부전극(121, 122)은 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되며, 상기 세라믹 바디(110) 내부를 관통하는 제1 및 제2 비아(141, 142)와 각각 연결되어, 제1 및 제2 외부전극(131, 132)과 각각 연결될 수 있다.The first and second internal electrodes 121 and 122 are disposed to face each other with the dielectric layer 111 interposed therebetween, and first and second vias 141 penetrating the inside of the ceramic body 110, 142), and may be connected to the first and second external electrodes 131 and 132, respectively.
상기 제1 외부전극(131)과 제2 외부전극(131, 132)이 후술하는 바와 같이, 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)에 배치되되, 폭 방향으로 서로 이격하여 배치되기 때문에, RGC (Reverse Geometry Capacitor) 또는 LICC (Low Inductance Chip Capacitor)를 구현할 수 있다.As will be described later, the first external electrode 131 and the second external electrodes 131 and 132 are disposed on the first and second surfaces S1 and S2 of the ceramic body 110 in the width direction. Since they are spaced apart from each other, RGC (Reverse Geometry Capacitor) or LICC (Low Inductance Chip Capacitor) can be implemented.
일반적인 적층 세라믹 전자 부품은 세라믹 바디의 길이 방향으로 서로 마주 보는 단면에 외부 전극이 배치되어 있을 수 있다. In general multilayer ceramic electronic components, external electrodes may be disposed on cross sections facing each other in the longitudinal direction of a ceramic body.
이 경우 외부 전극에 교류 인가시 전류의 경로가 길기 때문에 전류 루프가 더 크게 형성될 수 있으며, 유도 자기장의 크기가 커져 인덕턴스가 증가할 수 있다. In this case, since a current path is long when AC is applied to the external electrode, a larger current loop may be formed, and an induced magnetic field may increase, resulting in an increase in inductance.
상기의 문제를 해결하기 위하여, 본 발명의 일 실시형태에 따르면 전류의 경로를 감소시키기 위하여 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)에 배치되되, 폭 방향으로 서로 이격하여 제1 및 제2 외부 전극(131, 132)이 배치될 수 있다. In order to solve the above problem, according to an embodiment of the present invention, the ceramic body 110 is disposed on the first surface S1 and the second surface S2 in order to reduce the current path, in the width direction. The first and second external electrodes 131 and 132 may be spaced apart from each other.
이 경우, 제1 및 제2 외부 전극(131, 132) 간의 간격이 작기 때문에 전류 경로가 작아지고, 이로 인하여 전류 루프가 감소하여 인덕턴스를 감소시킬 수 있다.In this case, since the distance between the first and second external electrodes 131 and 132 is small, the current path is reduced, and as a result, the current loop is reduced and inductance can be reduced.
상기 제1 외부 전극(131)은 상기 세라믹 바디(110)의 두께 방향 제1 면(S1) 및 제2 면(S2)에 배치되되, 제1 면(S1)에 배치된 제1 외부전극(131)과 제2 면(S2)에 배치된 제1 외부전극(131)은 세라믹 바디(110)의 외측에서는 연결이 안되어 있기 때문에, 아일랜드 형상으로 배치된다.The first external electrodes 131 are disposed on the first and second surfaces S1 and S2 of the ceramic body 110 in the thickness direction, and the first external electrodes 131 disposed on the first surface S1 ) and the first external electrode 131 disposed on the second surface S2 are not connected outside the ceramic body 110, so they are disposed in an island shape.
상기 제1 면(S1)에 배치된 제1 외부전극(131)과 제2 면(S2)에 배치된 제1 외부전극(131)은 상기 세라믹 바디(110) 내부를 관통하는 제1 비아(141)와 각각 연결될 수 있다.The first external electrode 131 disposed on the first surface S1 and the first external electrode 131 disposed on the second surface S2 form a first via 141 penetrating the inside of the ceramic body 110. ) can be connected to each other.
마찬가지로, 상기 제2 외부 전극(132)은 상기 세라믹 바디(110)의 두께 방향 제1 면(S1) 및 제2 면(S2)에 배치되되, 제1 면(S1)에 배치된 제2 외부전극(132)과 제2 면(S2)에 배치된 제2 외부전극(132)은 세라믹 바디(110)의 외측에서는 연결이 안되어 있기 때문에, 아일랜드 형상으로 배치된다.Similarly, the second external electrodes 132 are disposed on the first surface S1 and the second surface S2 of the ceramic body 110 in the thickness direction, and the second external electrodes disposed on the first surface S1 Since 132 and the second external electrode 132 disposed on the second surface S2 are not connected from the outside of the ceramic body 110, they are disposed in an island shape.
상기 제1 면(S1)에 배치된 제2 외부전극(132)과 제2 면(S2)에 배치된 제2 외부전극(132)은 상기 세라믹 바디(110) 내부를 관통하는 제2 비아(142)와 각각 연결될 수 있다.The second external electrode 132 disposed on the first surface S1 and the second external electrode 132 disposed on the second surface S2 form a second via 142 penetrating the inside of the ceramic body 110. ) can be connected to each other.
상기 제1 및 제2 외부전극(131, 132)은 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)에 서로 이격하여 각각 배치되되, 상기 세라믹 바디(110)의 길이 방향으로 배치되며, 이에 제한되는 것은 아니나, 예를 들어 상기 세라믹 바디(110)의 제1 면(S1) 혹은 제2 면(S2)과 제3 면(S3) 및 제4 면(S4)과의 경계까지 형성될 수 있다.The first and second external electrodes 131 and 132 are disposed spaced apart from each other on the first and second surfaces S1 and S2 of the ceramic body 110, and the length of the ceramic body 110 is direction, but is not limited thereto, for example, the first surface S1 or the second surface S2, the third surface S3, and the fourth surface S4 of the ceramic body 110 boundaries can be formed.
또한, 상기 제1 외부전극(131)과 제2 외부전극(132)은 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)에 서로 이격하여 각각 배치되되, 폭 방향으로 서로 마주보면서 배치될 수 있다.In addition, the first external electrode 131 and the second external electrode 132 are disposed spaced apart from each other on the first and second surfaces S1 and S2 of the ceramic body 110 in the width direction. They can be placed facing each other.
상기 제1 외부전극(131)과 제2 외부전극(132)은 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)에 서로 이격하여 각각 배치되되, 폭 방향으로 서로 마주보면서 배치됨으로써, 전류의 경로를 단축하여 등가직렬인덕턴스(Equivalent Series Inductance, ESL)를 저감할 수 있는 RGC (Reverse Geometry Capacitor) 또는 LICC (Low Inductance Chip Capacitor)를 구현할 수 있다.The first external electrode 131 and the second external electrode 132 are disposed spaced apart from each other on the first and second surfaces S1 and S2 of the ceramic body 110 and face each other in the width direction. By placing while watching, it is possible to realize RGC (Reverse Geometry Capacitor) or LICC (Low Inductance Chip Capacitor) that can reduce Equivalent Series Inductance (ESL) by shortening the current path.
상기 제1 비아(141) 및 제2 비아(142)는 상기 세라믹 바디(110)와 제1 및 제2 내부 전극(121, 122)에 홀을 형성하고 이에 도전성 물질이 충진되어 형성될 수 있으며, 이러한 도전성 물질은 도전성 페이스트를 도포하거나 도금 등의 방법을 이용할 수 있다. 이 경우, 세라믹 바디(110)의 홀은, 세라믹 그린시트에 레이저 공법 또는 펀칭 등으로 형성되거나, 소성 후의 적층체에 홀 가공하여 얻어질 수 있다.The first via 141 and the second via 142 may be formed by forming holes in the ceramic body 110 and the first and second internal electrodes 121 and 122 and filling them with a conductive material; Such a conductive material may use a method such as applying a conductive paste or plating. In this case, the hole of the ceramic body 110 may be formed in the ceramic green sheet by a laser method or punching, or may be obtained by hole processing in the laminated body after firing.
상기 도전성 물질은 특별히 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상인 도전성 금속을 포함할 수 있다.The conductive material is not particularly limited, and may include, for example, at least one conductive metal selected from the group consisting of copper (Cu), silver (Ag), nickel (Ni), and alloys thereof.
본 발명의 제1 실시형태에 따른 적층 세라믹 커패시터(100)는 제1 및 제2 내부 전극(121, 122)이 각각 제1 비아(141) 및 제2 비아(142)를 통해 제1 외부전극(131) 및 제2 외부전극(132)과 연결되기 때문에 제1 내부전극(121)과 제2 내부 전극(122)이 오버랩 되는 면적을 최대한 크게 할 수 있다. In the multilayer ceramic capacitor 100 according to the first embodiment of the present invention, the first and second internal electrodes 121 and 122 are connected to the first external electrode (through the first via 141 and the second via 142, respectively). 131) and the second external electrode 132, the overlapped area between the first internal electrode 121 and the second internal electrode 122 can be maximized.
이에, 기존의 유전층과 내부 전극의 두께를 얇게 하여 내부 전극의 적층 수를 증가시키는 등의 방법을 적용하지 않고도 커패시터의 용량을 증가시킬 수 있다. Accordingly, the capacity of the capacitor can be increased without applying a method such as increasing the number of stacked internal electrodes by reducing the thickness of the dielectric layer and the internal electrodes.
또한, 제1 비아(141) 및 제2 비아(142)를 통해 같은 종류의 내부 전극이 서로 전기적으로 연결되기 때문에 적층 세라믹 커패시터의 두께가 110 ㎛ 이하의 초박막 제품의 경우에도 내부 전극의 연결성을 향상시킬 수 있다.In addition, since the internal electrodes of the same type are electrically connected to each other through the first via 141 and the second via 142, the connectivity of the internal electrodes is improved even in the case of an ultra-thin film product having a thickness of 110 μm or less of the multilayer ceramic capacitor. can make it
상기 제1 비아(141)는 제1 내부전극(121)과 연결되되 제2 내부전극(122)과 절연되며, 제2 비아(142)는 제2 내부전극(122)과 연결되되, 제1 내부전극(121)과 절연될 수 있다.The first via 141 is connected to the first internal electrode 121 and insulated from the second internal electrode 122, and the second via 142 is connected to the second internal electrode 122, the first internal It may be insulated from the electrode 121.
상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)에 배치된 제1 외부전극(131)은 세라믹 바디(110) 내부에 관통 배치된 제1 비아(141)에 의해 연결되며,제1 비아(141)는 제1 내부전극(121)과 연결되되 제2 내부전극(122)과 절연되기 때문에, 상기 제1 외부전극(131)은 제1 내부전극(121)과 전기적으로 연결될 수 있다.The first external electrodes 131 disposed on the first and second surfaces S1 and S2 of the ceramic body 110 are connected by first vias 141 penetrating the inside of the ceramic body 110. Since the first via 141 is connected to the first internal electrode 121 but insulated from the second internal electrode 122, the first external electrode 131 is electrically connected to the first internal electrode 121. can be connected
한편, 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)에 배치된 제2 외부전극(132)은 세라믹 바디(110) 내부에 관통 배치된 제2 비아(142)에 의해 연결되며, 제2 비아(142)는 제2 내부전극(122)과 연결되되 제1 내부전극(121)과 절연되기 때문에, 상기 제2 외부전극(132)은 제2 내부전극(122)과 전기적으로 연결될 수 있다.Meanwhile, the second external electrodes 132 disposed on the first and second surfaces S1 and S2 of the ceramic body 110 are connected to the second vias 142 penetrating the inside of the ceramic body 110. Since the second via 142 is connected to the second internal electrode 122 but insulated from the first internal electrode 121, the second external electrode 132 is connected to the second internal electrode 122. can be electrically connected.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 외부전극(131, 132)은 상기 세라믹 바디(111)의 외측에 배치되되, 도전성 금속을 포함하는 제1 전극층(131a, 132a)과 상기 제1 전극층(131a, 132a) 상에 배치되되, 니켈(Ni)을 포함하는 제1 도금층(131b, 132b) 및 상기 제1 도금층(131b, 132b) 상에 배치되되, 주석(Sn)을 포함하는 제2 도금층(131c, 132c)을 포함한다.According to one embodiment of the present invention, the first and second external electrodes 131 and 132 are disposed outside the ceramic body 111, and the first electrode layers 131a and 132a including a conductive metal and the Disposed on the first electrode layers 131a and 132a, the first plating layers 131b and 132b containing nickel (Ni) and disposed on the first plating layers 131b and 132b, containing tin (Sn) It includes second plating layers 131c and 132c.
도 3을 참조하면, 상기 도금층은 2층 구조일 수 있으며, 니켈(Ni)을 포함하는 제1 도금층(131b, 132b) 및 상기 제1 도금층(131b, 132b) 상에 배치되되, 주석(Sn)을 포함하는 제2 도금층(131c, 132c)을 포함하지만, 반드시 이에 제한되는 것은 아니다.Referring to FIG. 3 , the plating layer may have a two-layer structure, and is disposed on the first plating layers 131b and 132b containing nickel (Ni) and the first plating layers 131b and 132b, and tin (Sn) It includes the second plating layers 131c and 132c including, but is not necessarily limited thereto.
상기 제1 전극층(131a, 132a)은 도전성 금속 및 글라스를 포함할 수 있다.The first electrode layers 131a and 132a may include conductive metal and glass.
정전 용량 형성을 위해 상기 제1 및 제2 외부전극(131, 132)이 상기 세라믹 바디(110)의 두께 방향 제1 면(S1) 및 제2 면(S2)에 각각 형성될 수 있으며, 상기 제1 및 제2 외부전극(131, 132)이 포함하는 상기 제1 전극층(131a, 132a)이 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결될 수 있다.To form capacitance, the first and second external electrodes 131 and 132 may be formed on the first and second surfaces S1 and S2 of the ceramic body 110 in the thickness direction, respectively. The first electrode layers 131a and 132a included in the first and second external electrodes 131 and 132 may be electrically connected to the first and second internal electrodes 121 and 122 .
보다 구체적으로, 상기 제1 전극층(131a, 132a)이 제1 및 제2 비아(141, 142)와 각각 연결됨으로써, 제1 및 제2 내부전극(121, 122)과 전기적으로 연결될 수 있다.More specifically, the first electrode layers 131a and 132a may be electrically connected to the first and second internal electrodes 121 and 122 by being connected to the first and second vias 141 and 142 , respectively.
상기 제1 전극층(131a, 132a)은 상기 제1 및 제2 내부전극(121, 122)과 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상인 도전성 금속을 포함할 수 있다.The first electrode layers 131a and 132a may be formed of the same conductive material as the first and second internal electrodes 121 and 122, but are not limited thereto. For example, copper (Cu) or silver (Ag), nickel (Ni), and at least one conductive metal selected from the group consisting of alloys thereof.
본 발명의 제1 실시형태에 따르면, 상기 제1 전극층(131a, 132a)은 도전성 금속으로서 니켈(Ni)을 포함할 수 있다. According to the first embodiment of the present invention, the first electrode layers 131a and 132a may include nickel (Ni) as a conductive metal.
상기 제1 전극층(131a, 132a)은 상기 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.The first electrode layers 131a and 132a may be formed by applying a conductive paste prepared by adding glass frit to the conductive metal powder and then firing it.
즉, 상기 제1 전극층(131a, 132a)은 도전성 금속과 글라스를 포함하는 소성 타입 전극층일 수 있다. That is, the first electrode layers 131a and 132a may be sintering type electrode layers including conductive metal and glass.
본 발명의 제1 실시형태에 따르면, 상기 제1 및 제2 외부전극(131, 132)은 상기 제1 전극층(131a, 132a) 상에 배치되되, 니켈(Ni)을 포함하는 제1 도금층(131b, 132b) 및 상기 제1 도금층(131b, 132b) 상에 배치되되, 주석(Sn)을 포함하는 제2 도금층(131c, 132c)을 포함한다.According to the first embodiment of the present invention, the first and second external electrodes 131 and 132 are disposed on the first electrode layers 131a and 132a, and the first plating layer 131b containing nickel (Ni) , 132b) and second plating layers 131c and 132c disposed on the first plating layers 131b and 132b and containing tin (Sn).
본 발명의 제1 실시형태와 같이 외부전극이 세라믹 바디의 상부와 하부에 각각 형성되되 해당 외부전극 간의 연결이 안되어 있고, 아일랜드 형상으로 배치가 되는 경우, 외부전극 최외측에 배치되는 주석(Sn) 도금층에서 리플로우(Reflow)시 주석(Sn)의 뭉침이 발생하게 된다.As in the first embodiment of the present invention, when external electrodes are formed on the top and bottom of the ceramic body, but the external electrodes are not connected and are arranged in an island shape, tin (Sn) disposed on the outermost side of the external electrode Aggregation of tin (Sn) occurs during reflow in the plating layer.
주석(Sn)의 뭉침이 발생할 경우, 결과적으로 외부전극의 두께가 증가하여, 적층 세라믹 커패시터의 사이즈가 증가하므로, 고용량 적층 세라믹 커패시터를 구현할 수 없는 문제가 발생할 수 있다.When aggregation of tin (Sn) occurs, as a result, the thickness of the external electrode increases and the size of the multilayer ceramic capacitor increases, so that a high-capacity multilayer ceramic capacitor cannot be implemented.
상기 문제를 해결하기 위하여, 본 발명의 일 실시형태에 따르면, 상기 주석(Sn)을 포함하는 제2 도금층(131c, 132c)의 두께(t2) 대비 니켈(Ni)을 포함하는 제1 도금층(131b, 132b)의 두께(t1) 비율 (t1/t2)이 1.0 내지 9.0을 만족하도록 조절함으로써, 110 μm 이하의 얇은 두께의 적층 세라믹 커패시터에 있어서, 주석 도금층의 뭉침 발생을 막아 고용량 적층 세라믹 커패시터 구현이 가능하다.In order to solve the above problem, according to an embodiment of the present invention, the first plating layer 131b containing nickel (Ni) compared to the thickness t2 of the second plating layers 131c and 132c containing tin (Sn). , 132b) by adjusting the ratio (t1/t2) of the thickness (t1) to satisfy 1.0 to 9.0, in a multilayer ceramic capacitor with a thin thickness of 110 μm or less, it is possible to prevent agglomeration of the tin plating layer and implement a high-capacity multilayer ceramic capacitor. possible.
즉, 본 발명의 일 실시형태에 따르면, 니켈(Ni)을 포함하는 제1 도금층의 두께를 주석(Sn)을 포함하는 제2 도금층의 두께보다 두껍게 형성함으로써, 주석 도금층의 뭉침 발생을 막을 수 있고, 결과적으로 외부전극의 전체 두께를 제어할 수 있어, 110 μm 이하의 얇은 두께의 고용량 적층 세라믹 커패시터의 구현이 가능하다.That is, according to one embodiment of the present invention, by forming the thickness of the first plating layer containing nickel (Ni) thicker than the thickness of the second plating layer containing tin (Sn), it is possible to prevent the occurrence of agglomeration of the tin plating layer, , As a result, the total thickness of the external electrode can be controlled, so that a high-capacity multilayer ceramic capacitor with a thin thickness of 110 μm or less can be realized.
본 발명의 일 실시형태에 따르면, 상기 적층 세라믹 커패시터는 두께가 110 μm 이하일 수 있다.According to one embodiment of the present invention, the multilayer ceramic capacitor may have a thickness of 110 μm or less.
종래에는 니켈(Ni)을 포함하는 제1 도금층의 두께와 주석(Sn)을 포함하는 제2 도금층의 두께는 큰 차이가 없었으나, 본 발명의 제1 실시형태와 같이 외부전극이 세라믹 바디의 상부와 하부에 각각 형성되되 해당 외부전극 간의 연결이 안되어 있고, 아일랜드 형상으로 배치가 되는 경우, 솔더와 접합되는 주석 도금층의 두께가 증가할 수록 솔더링 혹은 리플로우시 주석 뭉침 현상이 발생할 수 있다.Conventionally, there was no significant difference between the thickness of the first plating layer containing nickel (Ni) and the thickness of the second plating layer containing tin (Sn). In the case where the external electrodes are not connected to each other and are arranged in an island shape, tin aggregation may occur during soldering or reflow as the thickness of the tin plating layer bonded to the solder increases.
이와 같이, 주석 도금층의 두께가 증가할 수록 주석 뭉침 현상으로 인하여 외부전극의 두께가 상승하기 때문에 외부전극이 차지하는 부분이 증가하게 되고, 결국 고용량 적층 세라믹 커패시터 구현이 어려운 문제가 있다.In this way, as the thickness of the tin plating layer increases, the thickness of the external electrode increases due to the tin agglomeration phenomenon, so the portion occupied by the external electrode increases, resulting in a problem in that it is difficult to implement a high-capacity multilayer ceramic capacitor.
본 발명의 일 실시형태에 따르면, 110 μm 이하의 얇은 두께의 고용량 적층 세라믹 커패시터를 구현하기 위하여, 제한된 도금층의 두께에서 제1 도금층과 제2 도금층의 두께의 바람직한 비율을 도출하였다. According to an embodiment of the present invention, in order to realize a high-capacity multilayer ceramic capacitor with a thin thickness of 110 μm or less, a preferred ratio between the thicknesses of the first plating layer and the second plating layer was derived from the limited thickness of the plating layer.
본 발명의 일 실시형태에 따르면, 두께가 110 μm 이하의 얇은 적층 세라믹 커패시터에서 주석(Sn)을 포함하는 제2 도금층(131c, 132c)의 두께(t2) 대비 니켈(Ni)을 포함하는 제1 도금층(131b, 132b)의 두께(t1) 비율 (t1/t2)을 결정하는 것을 특징으로 하며, 두께가 110 μm를 초과하는 종래 구조의 적층 세라믹 커패시터 및 외부전극 구조가 아일랜드 형태가 아닌 세라믹 바디의 길이 방향 양 측면에 배치된 일반적인 적층 세라믹 커패시터의 경우에는 주석(Sn) 도금층에서의 주석(Sn) 뭉침 현상이 발생하지 않거나 고용량 적층 세라믹 커패시터 구현에 특별히 문제가 되지 않을 수 있다. According to an embodiment of the present invention, in a thin multilayer ceramic capacitor having a thickness of 110 μm or less, the first plating layer 131c or 132c containing tin (Sn) has a thickness t2 of nickel (Ni) It is characterized in that the ratio (t1/t2) of the thickness (t1) of the plating layers (131b, 132b) is determined, and the thickness exceeds 110 μm in a multilayer ceramic capacitor of a conventional structure and a ceramic body in which the external electrode structure is not an island shape. In the case of general multilayer ceramic capacitors disposed on both sides in the length direction, tin (Sn) aggregation in the tin (Sn) plating layer may not occur or may not be a particular problem in implementing a high-capacity multilayer ceramic capacitor.
따라서, 상기와 같은 종래의 구조에서는 상기 본 발명의 수치가 반드시 적용되어야 하는 것은 아니다.Therefore, in the conventional structure as described above, the numerical value of the present invention is not necessarily applied.
상기 주석(Sn)을 포함하는 제2 도금층(131c, 132c)의 두께(t2) 대비 니켈(Ni)을 포함하는 제1 도금층(131b, 132b)의 두께(t1) 비율 (t1/t2)이 1.0 미만일 경우에는 주석(Sn) 뭉침이 발생하여 결과적으로, 외부전극 두께가 증가할 수 있다.The ratio (t1/t2) of the thickness t1 of the first plating layers 131b and 132b containing nickel (Ni) to the thickness t2 of the second plating layers 131c and 132c containing tin (Sn) is 1.0 If it is less than 0, tin (Sn) agglomeration may occur, and as a result, the thickness of the external electrode may increase.
한편, 상기 주석(Sn)을 포함하는 제2 도금층(131c, 132c)의 두께(t2) 대비 니켈(Ni)을 포함하는 제1 도금층(131b, 132b)의 두께(t1) 비율 (t1/t2)이 9.0을 초과하는 경우에는 세라믹 바디(110)의 두께 대비 외부 전극이 차지하는 두께의 비율이 너무 커서 고용량 적층 세라믹 커패시터를 구현할 수 없다.Meanwhile, the ratio (t1/t2) of the thickness t1 of the first plating layers 131b and 132b containing nickel (Ni) to the thickness t2 of the second plating layers 131c and 132c containing tin (Sn) When this ratio exceeds 9.0, the ratio of the thickness occupied by the external electrode to the thickness of the ceramic body 110 is too large, so a high-capacity multilayer ceramic capacitor cannot be implemented.
본 발명의 일 실시형태에 따르면, 상기 제1 도금층(131b, 132b)과 제2 도금층(131c, 132c)의 두께의 합은 10 μm 이하일 수 있다.According to one embodiment of the present invention, the sum of the thicknesses of the first plating layers 131b and 132b and the second plating layers 131c and 132c may be 10 μm or less.
본 발명의 일 실시형태에 따르면, 110 μm 이하의 얇은 두께의 적층 세라믹 커패시터의 파괴 강도를 증가시키되, 고용량 적층 세라믹 커패시터를 구현하기 위하여, 상기 주석(Sn)을 포함하는 제2 도금층(131c, 132c)의 두께(t2) 대비 니켈(Ni)을 포함하는 제1 도금층(131b, 132b)의 두께(t1) 비율 (t1/t2)이 1.0 내지 9.0을 만족함과 동시에, 상기 제1 도금층(131b, 132b)과 제2 도금층(131c, 132c)의 두께의 합은 10 μm 이하일 수 있다.According to one embodiment of the present invention, in order to increase the breaking strength of a multilayer ceramic capacitor having a thin thickness of 110 μm or less, but to realize a high capacity multilayer ceramic capacitor, the second plating layers 131c and 132c containing the tin (Sn) The ratio (t1/t2) of the thickness (t1) of the first plating layer (131b, 132b) containing nickel (Ni) to the thickness (t2) of ) satisfies 1.0 to 9.0, and at the same time, the first plating layer (131b, 132b) ) and the thicknesses of the second plating layers 131c and 132c may be 10 μm or less.
상기 제1 도금층(131b, 132b)과 제2 도금층(131c, 132c)의 두께의 합은 10 μm 를 초과할 경우에는 세라믹 바디(110)의 두께 대비 외부 전극이 차지하는 두께의 비율이 너무 커서 고용량 적층 세라믹 커패시터를 구현할 수 없다.When the sum of the thicknesses of the first plating layers 131b and 132b and the second plating layers 131c and 132c exceeds 10 μm, the ratio of the thickness occupied by the external electrodes to the thickness of the ceramic body 110 is too large, resulting in high-capacity lamination. Ceramic capacitors cannot be implemented.
상기 제2 도금층(131c, 132c)의 두께는 0.5 μm 이상일 수 있으며, 상한값은 특별히 제한되는 것은 아니나, 주석(Sn) 뭉침 발생을 막기 위하여, 제2 도금층(131c, 132c)의 두께는 5.0 μm 이하일 수 있다.The thickness of the second plating layers 131c and 132c may be 0.5 μm or more, and the upper limit is not particularly limited, but the thickness of the second plating layers 131c and 132c may be 5.0 μm or less to prevent tin (Sn) aggregation. can
본 발명의 일 실시형태에 따르면, 상기 세라믹 바디(110)의 두께 방향 제1 면(S1) 및 제2 면(S2)에 배치된 제1 및 제2 외부 전극(131, 132)의 면적은 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2) 각각의 면적 대비 50% 이상을 차지할 수 있다.According to an embodiment of the present invention, the areas of the first and second external electrodes 131 and 132 disposed on the first and second surfaces S1 and S2 of the ceramic body 110 in the thickness direction may be It may occupy 50% or more of the area of each of the first and second surfaces S1 and S2 of the ceramic body 110 .
도 4는 본 발명의 제2 실시형태에 따른 도 1의 I-I' 단면도이다.4 is a II' cross-sectional view of FIG. 1 according to a second embodiment of the present invention.
상술한 바와 같이, 상기 도금층은 2층 구조일 수 있으며, 따라서 상기 도금층은 각각 제1 도금층(131b, 132b) 및 제2 도금층(131c, 132c)을 포함할 수 있다.As described above, the plating layer may have a two-layer structure, and thus the plating layer may include first plating layers 131b and 132b and second plating layers 131c and 132c, respectively.
도 4를 참조하면, 본 발명의 제2 실시형태에 따른 적층 세라믹 커패시터에 있어서, 상기 제1 및 제2 외부전극(131, 132)은 상기 제1 전극층(131a, 132a)과 그 상부에 배치된 제1 도금층(131b, 132b) 사이에 구리(Cu)를 포함하는 제3 도금층(131d, 132d)이 더 배치될 수 있다.Referring to FIG. 4 , in the multilayer ceramic capacitor according to the second embodiment of the present invention, the first and second external electrodes 131 and 132 are disposed on and above the first electrode layers 131a and 132a. Third plating layers 131d and 132d containing copper (Cu) may be further disposed between the first plating layers 131b and 132b.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조방법에 대하여 설명하나, 이에 제한되는 것은 아니다.Hereinafter, a method of manufacturing a multilayer ceramic electronic component according to an exemplary embodiment of the present invention will be described, but is not limited thereto.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조 방법은 우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층을 형성할 수 있다. In the method of manufacturing a multilayer ceramic electronic component according to an embodiment of the present invention, first, a slurry formed including powder such as barium titanate (BaTiO 3 ) is coated on a carrier film and dried to form a plurality of ceramic green sheets. To provide, thereby forming a dielectric layer.
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 μm의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.The ceramic green sheet may be prepared in a sheet form having a thickness of several μm by preparing a slurry by mixing ceramic powder, a binder, and a solvent, and using a doctor blade method.
다음으로, 니켈 입자 평균 크기가 0.1 내지 0.2 μm이며, 40 내지 50 중량부의 니켈 분말을 포함하는 내부전극용 도전성 페이스트를 마련할 수 있다.Next, a conductive paste for internal electrodes having an average nickel particle size of 0.1 to 0.2 μm and containing 40 to 50 parts by weight of nickel powder may be prepared.
상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 내부전극 패턴이 배치된 그린시트를 적층하여 세라믹 바디(110)를 만들었다. After forming internal electrodes by applying the conductive paste for internal electrodes on the green sheets by a screen printing method, the ceramic body 110 was made by laminating green sheets having internal electrode patterns disposed thereon.
다음으로, 상기 세라믹 바디(110)와 내부 전극에 홀을 형성하고 이에 도전성 물질을 충진함으로써, 제1 비아(141) 및 제2 비아(142)를 형성하였다.Next, first vias 141 and second vias 142 were formed by forming holes in the ceramic body 110 and the internal electrodes and filling them with a conductive material.
상기 제1 비아(141) 및 제2 비아(142)를 형성하기 위하여 충진되는 도전성 물질은 도전성 페이스트를 도포하거나 도금 등의 방법을 이용할 수 있다. The conductive material filled to form the first via 141 and the second via 142 may be coated with a conductive paste or a method such as plating.
이 경우, 세라믹 바디(110)의 홀은, 세라믹 그린시트에 레이저 공법 또는 펀칭 등으로 형성되거나, 소성 후의 적층체에 홀 가공하여 얻어질 수 있다.In this case, the hole of the ceramic body 110 may be formed in the ceramic green sheet by a laser method or punching, or may be obtained by hole processing in the laminated body after firing.
상기 도전성 물질은 특별히 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상인 도전성 금속을 포함할 수 있다.The conductive material is not particularly limited, and may include, for example, at least one conductive metal selected from the group consisting of copper (Cu), silver (Ag), nickel (Ni), and alloys thereof.
다음으로, 상기 세라믹 바디의 외측에 도전성 금속 및 글라스를 포함하는 제1 전극층을 형성할 수 있다.Next, a first electrode layer including a conductive metal and glass may be formed outside the ceramic body.
상기 도전성 금속은 특별히 제한되는 것은 아니나, 예를 들어 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.The conductive metal is not particularly limited, but may be, for example, at least one selected from the group consisting of copper (Cu), silver (Ag), nickel (Ni), and alloys thereof.
본 발명의 일 실시형태에서는 상기 도전성 금속으로서 니켈(Ni)을 사용하여 제1 전극층을 형성할 수 있다.In one embodiment of the present invention, the first electrode layer may be formed using nickel (Ni) as the conductive metal.
상기 글라스는 특별히 제한되는 것은 아니며, 일반적인 적층 세라믹 커패시터의 외부전극 제작에 사용되는 글라스와 동일한 조성의 물질이 사용될 수 있다.The glass is not particularly limited, and a material having the same composition as that of glass used for manufacturing external electrodes of general multilayer ceramic capacitors may be used.
상기 제1 전극층은 상기 세라믹 바디의 상하면에 형성됨으로써, 상기 제1 및 제2 내부전극과 각각 전기적으로 연결될 수 있다.The first electrode layer may be electrically connected to the first and second internal electrodes by being formed on the upper and lower surfaces of the ceramic body.
상기 제1 전극층은 제1 도전성 금속 대비 글라스를 5 부피% 이상 포함할 수 있다.The first electrode layer may include 5% by volume or more of glass compared to the first conductive metal.
다음으로, 상기 제1 전극층 상에 니켈(Ni)을 포함하는 제1 도금층을 형성할 수 있다.Next, a first plating layer containing nickel (Ni) may be formed on the first electrode layer.
다음으로, 상기 제1 도금층 상에 주석(Sn)을 포함하는 제2 도금층을 형성할 수 있다.Next, a second plating layer including tin (Sn) may be formed on the first plating layer.
이하, 표 1에서는 외부전극이 포함하는 제1 도금층과 제2 도금층의 두께 비율에 따른 주석(Sn)의 뭉침 결과를 측정하였다.Hereinafter, in Table 1, the aggregation result of tin (Sn) according to the thickness ratio of the first plating layer and the second plating layer included in the external electrode was measured.
주석(Sn)의 뭉침이 발생하는 경우 그 결과를 X로 표시하고, 비교예로 선정하였으며, 주석(Sn)의 뭉침이 발생하지 않는 경우 그 결과를 O로 표시하고, 실시예로 선정하였다.When agglomeration of tin (Sn) occurs, the result is marked as X and selected as a comparative example, and when agglomeration of tin (Sn) does not occur, the result is marked as O and selected as an example.
[㎛]Thickness of the first plating layer containing nickel (Ni)
[μm]
[㎛] Thickness of the second plating layer containing tin (Sn)
[μm]
결과Tin (Sn) clumping
result
*: 비교예*: Comparative example
상기 표 1에서, 샘플 1 내지 4는 상기 주석(Sn)을 포함하는 제2 도금층(131c, 132c)의 두께(t2) 대비 니켈(Ni)을 포함하는 제1 도금층(131b, 132b)의 두께(t1) 비율 (t1/t2)이 1.0 미만인 경우로서, 주석(Sn) 뭉침이 발생하여 결과적으로, 외부전극 두께가 증가할 수 있다.In Table 1, samples 1 to 4 show the thickness (t2) of the first plating layers 131b and 132b containing nickel (Ni) compared to the thickness (t2) of the second plating layers 131c and 132c containing tin (Sn). t1) When the ratio (t1/t2) is less than 1.0, tin (Sn) agglomeration may occur, and as a result, the thickness of the external electrode may increase.
반면, 샘플 5 내지 9는 상기 주석(Sn)을 포함하는 제2 도금층(131c, 132c)의 두께(t2) 대비 니켈(Ni)을 포함하는 제1 도금층(131b, 132b)의 두께(t1) 비율 (t1/t2)이 1.0 내지 9.0인 본 발명의 실시예로서, 110 μm 이하의 얇은 두께의 적층 세라믹 커패시터에 있어서, 주석(Sn) 뭉침이 발생하지 않아 고용량 적층 세라믹 커패시터 구현이 가능하다. On the other hand, in Samples 5 to 9, the ratio of the thickness t1 of the first plating layers 131b and 132b containing nickel (Ni) to the thickness t2 of the second plating layers 131c and 132c containing tin (Sn) As an embodiment of the present invention in which (t1/t2) is 1.0 to 9.0, in a multilayer ceramic capacitor having a thin thickness of 110 μm or less, agglomeration of tin (Sn) does not occur, and thus a high capacity multilayer ceramic capacitor can be implemented.
그리고, 샘플 10은 상기 주석(Sn)을 포함하는 제2 도금층(131c, 132c)의 두께(t2) 대비 니켈(Ni)을 포함하는 제1 도금층(131b, 132b)의 두께(t1) 비율 (t1/t2)이 9.0을 초과하는 경우로서, 세라믹 바디(110)의 두께 대비 외부 전극이 차지하는 두께의 비율이 너무 커서 고용량 적층 세라믹 커패시터를 구현할 수 없다.In Sample 10, the ratio of the thickness t1 of the first plating layers 131b and 132b containing nickel (Ni) to the thickness t2 of the second plating layers 131c and 132c containing tin (Sn) (t1 When /t2) exceeds 9.0, the ratio of the thickness occupied by the external electrodes to the thickness of the ceramic body 110 is too large to implement a high-capacity multilayer ceramic capacitor.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.The present invention is not limited by the above-described embodiments and accompanying drawings, but is intended to be limited by the appended claims. Therefore, various forms of substitution, modification and change will be possible by those skilled in the art within the scope of the technical spirit of the present invention described in the claims, and this also falls within the scope of the present invention. something to do.
110: 세라믹 바디
111: 유전체층 121, 122: 제1 및 제2 내부전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 전극층 131b, 132b, 131c, 132c: 도금층110: ceramic body
111: dielectric layer 121, 122: first and second internal electrodes
131, 132: first and second external electrodes
131a, 132a: first electrode layer 131b, 132b, 131c, 132c: plating layer
Claims (24)
상기 세라믹 바디의 외측에 배치되되, 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극;을 포함하며,
상기 제1 외부전극은 상기 세라믹 바디의 제1 면 및 제2 면에만 배치되며, 제1 면과 제2 면에 배치된 제1 외부전극은 세라믹 바디 내부에 관통 배치된 제1 비아에 의해 연결되고,
상기 제2 외부전극은 상기 세라믹 바디의 제1 면 및 제2 면에만 배치되며, 제1 면과 제2 면에 배치된 제2 외부전극은 세라믹 바디 내부에 관통 배치된 제2 비아에 의해 연결되며,
상기 제1 및 제2 외부전극은 도전성 금속으로 니켈(Ni)을 포함하는 제1 전극층과 상기 제1 전극층 상에 배치되되, 니켈(Ni)을 포함하는 제1 도금층 및 상기 제1 도금층 상에 배치되되, 주석(Sn)을 포함하는 제2 도금층을 포함하고,
상기 주석(Sn)을 포함하는 제2 도금층의 두께(t2) 대비 니켈(Ni)을 포함하는 제1 도금층의 두께(t1) 비율 (t1/t2)이 1.0 내지 9.0을 만족하며,
상기 제3 면 및 제4 면은 길이 방향으로 마주보는 면, 상기 제5 면 및 제6 면은 폭 방향으로 마주보는 면이라 할 때, 상기 세라믹 바디의 폭은 길이보다 작으며, 상기 제1 및 제2 비아는 상기 폭 방향으로 이격되어 배치되고, 상기 제1 및 제2 외부 전극은 상기 폭 방향으로 이격되어 배치되는 적층 세라믹 전자부품.
It includes a dielectric layer and first internal electrodes and second internal electrodes disposed to face each other with the dielectric layer interposed therebetween, and connected to first and second surfaces facing each other, the first and second surfaces facing each other. a ceramic body having a third surface, a fourth surface, and a fifth surface and a sixth surface connected to the first to fourth surfaces and facing each other; and
A first external electrode disposed outside the ceramic body and electrically connected to the first internal electrode and a second external electrode electrically connected to the second internal electrode;
The first external electrodes are disposed only on the first and second surfaces of the ceramic body, and the first external electrodes disposed on the first and second surfaces are connected by first vias disposed inside the ceramic body, ,
The second external electrodes are disposed only on the first and second surfaces of the ceramic body, and the second external electrodes disposed on the first and second surfaces are connected by second vias disposed inside the ceramic body. ,
The first and second external electrodes are disposed on a first electrode layer containing nickel (Ni) as a conductive metal and the first electrode layer, and disposed on the first plating layer containing nickel (Ni) and the first plating layer. Doedoe, including a second plating layer containing tin (Sn),
The ratio (t1/t2) of the thickness (t1) of the first plating layer containing nickel (Ni) to the thickness (t2) of the second plating layer containing tin (Sn) satisfies 1.0 to 9.0;
When the third and fourth surfaces face each other in a longitudinal direction and the fifth and sixth faces face each other in a width direction, the width of the ceramic body is smaller than the length, and the first and sixth faces The second vias are spaced apart from each other in the width direction, and the first and second external electrodes are spaced apart from each other in the width direction.
상기 제1 도금층과 제2 도금층의 두께의 합은 10 μm 이하인 적층 세라믹 전자부품.
According to claim 1,
The multilayer ceramic electronic component wherein the sum of the thicknesses of the first plating layer and the second plating layer is 10 μm or less.
상기 제2 도금층의 두께는 0.5 μm 이상인 적층 세라믹 전자부품.
According to claim 1,
The multilayer ceramic electronic component wherein the second plating layer has a thickness of 0.5 μm or more.
상기 제1 전극층은 글라스를 더 포함하는 소성 타입 전극층인 적층 세라믹 전자부품.
According to claim 1,
The first electrode layer is a sintering type electrode layer further including glass.
상기 제1 전극층과 그 상부에 배치된 제1 도금층 사이에 구리(Cu)를 포함하는 제3 도금층이 더 배치된 적층 세라믹 전자부품.
According to claim 1,
A multilayer ceramic electronic component further comprising a third plating layer containing copper (Cu) disposed between the first electrode layer and the first plating layer disposed thereon.
상기 적층 세라믹 전자부품은 두께가 110 μm 이하인 적층 세라믹 전자부품.
According to claim 1,
The multilayer ceramic electronic component has a thickness of 110 μm or less.
상기 세라믹 바디의 길이는 상기 제3면 및 제4면 사이의 거리이고, 상기 세라믹 바디의 폭은 상기 제5면 및 제6면 사이의 거리이며, 상기 제1 내부전극 및 제2 내부전극은 상기 제5면 및 제6면으로 교대로 노출된 적층 세라믹 전자부품.
According to claim 1,
The length of the ceramic body is the distance between the third and fourth surfaces, the width of the ceramic body is the distance between the fifth and sixth surfaces, and the first and second internal electrodes are A multilayer ceramic electronic component alternately exposed on the fifth and sixth surfaces.
상기 제1 및 제2 외부전극은 상기 세라믹 바디의 제1 면 및 제2 면에 서로 이격하여 각각 배치된 적층 세라믹 전자부품.
According to claim 1,
The first and second external electrodes are disposed spaced apart from each other on the first and second surfaces of the ceramic body, respectively.
상기 제1 및 제2 외부전극은 상기 세라믹 바디의 폭 방향으로 서로 이격하여 각각 배치된 적층 세라믹 전자부품.
According to claim 8,
The first and second external electrodes are disposed spaced apart from each other in the width direction of the ceramic body.
상기 제1 비아는 제1 내부전극과 연결되되 제2 내부전극과 절연되며, 제2 비아는 제2 내부전극과 연결되되, 제1 내부전극과 절연된 적층 세라믹 전자부품.
According to claim 1,
The first via is connected to the first inner electrode and insulated from the second inner electrode, and the second via is connected to the second inner electrode and insulated from the first inner electrode.
상기 세라믹 바디의 제1 면 및 제2 면에 배치된 제1 외부전극 및 제2 외부전극의 면적은 상기 세라믹 바디의 제1 면 및 제2 면 각각의 면적 대비 50% 이상을 차지하는 적층 세라믹 전자부품.
According to claim 1,
The area of the first and second external electrodes disposed on the first and second surfaces of the ceramic body accounts for 50% or more of the area of the first and second surfaces of the ceramic body, respectively. .
상기 세라믹 바디의 외측에 배치되되, 상기 제1 내부전극과 전기적으로 연결되는 제1 외부전극 및 상기 제2 내부전극과 전기적으로 연결되는 제2 외부전극;을 포함하며,
상기 제1 외부전극은 상기 세라믹 바디의 제1 면 및 제2 면에 배치되며, 제1 면과 제2 면에 배치된 제1 외부전극은 세라믹 바디 내부에 관통 배치된 제1 비아에 의해 연결되고,
상기 제2 외부전극은 상기 세라믹 바디의 제1 면 및 제2 면에 배치되며, 제1 면과 제2 면에 배치된 제2 외부전극은 세라믹 바디 내부에 관통 배치된 제2 비아에 의해 연결되며,
상기 제1 및 제2 외부전극은 도전성 금속을 포함하는 제1 전극층과 상기 제1 전극층 상에 배치되되, 니켈(Ni)을 포함하는 제1 도금층 및 상기 제1 도금층 상에 배치되되, 주석(Sn)을 포함하는 제2 도금층을 포함하고,
상기 주석(Sn)을 포함하는 제2 도금층의 두께(t2) 대비 니켈(Ni)을 포함하는 제1 도금층의 두께(t1) 비율 (t1/t2)이 1.0 내지 9.0을 만족하며,
상기 제1 도금층의 두께(t1)은 5㎛ 이상이고,
상기 제3 면 및 제4 면은 길이 방향으로 마주보는 면, 상기 제5 면 및 제6 면은 폭 방향으로 마주보는 면이라 할 때, 상기 세라믹 바디의 폭은 길이보다 작으며, 상기 제1 및 제2 비아는 상기 폭 방향으로 이격되어 배치되고, 상기 제1 및 제2 외부 전극은 상기 폭 방향으로 이격되어 배치되는 적층 세라믹 전자 부품..
It includes a dielectric layer and first internal electrodes and second internal electrodes disposed to face each other with the dielectric layer interposed therebetween, and connected to first and second surfaces facing each other, the first and second surfaces facing each other. a ceramic body having a third surface, a fourth surface, and a fifth surface and a sixth surface connected to the first to fourth surfaces and facing each other; and
A first external electrode disposed outside the ceramic body and electrically connected to the first internal electrode and a second external electrode electrically connected to the second internal electrode;
The first external electrodes are disposed on the first and second surfaces of the ceramic body, and the first external electrodes disposed on the first and second surfaces are connected by first vias disposed inside the ceramic body, ,
The second external electrodes are disposed on the first and second surfaces of the ceramic body, and the second external electrodes disposed on the first and second surfaces are connected by second vias disposed inside the ceramic body. ,
The first and second external electrodes are disposed on a first electrode layer containing a conductive metal and on the first electrode layer, and disposed on a first plating layer containing nickel (Ni) and the first plating layer, and tin (Sn ) Including a second plating layer containing,
The ratio (t1/t2) of the thickness (t1) of the first plating layer containing nickel (Ni) to the thickness (t2) of the second plating layer containing tin (Sn) satisfies 1.0 to 9.0;
The thickness (t1) of the first plating layer is 5 μm or more,
When the third and fourth surfaces face each other in a longitudinal direction and the fifth and sixth faces face each other in a width direction, the ceramic body has a width smaller than a length, and the first and sixth faces The second vias are spaced apart from each other in the width direction, and the first and second external electrodes are spaced apart from each other in the width direction.
상기 제1 도금층과 제2 도금층의 두께의 합은 10 μm 이하인 적층 세라믹 전자부품.
According to claim 13,
The multilayer ceramic electronic component wherein the sum of the thicknesses of the first plating layer and the second plating layer is 10 μm or less.
상기 제2 도금층의 두께는 0.5 μm 이상인 적층 세라믹 전자부품.
According to claim 13,
The multilayer ceramic electronic component wherein the second plating layer has a thickness of 0.5 μm or more.
상기 제1 전극층은 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상의 도전성 금속과 글라스를 포함하는 소성 타입 전극층인 적층 세라믹 전자부품.
According to claim 13,
The first electrode layer is a sintering type electrode layer including glass and one or more conductive metals selected from the group consisting of copper (Cu), silver (Ag), nickel (Ni), and alloys thereof.
상기 제1 전극층이 포함하는 도전성 금속은 니켈(Ni)인 적층 세라믹 전자부품.
According to claim 16,
The multilayer ceramic electronic component of claim 1 , wherein the conductive metal included in the first electrode layer is nickel (Ni).
상기 제1 전극층과 그 상부에 배치된 제1 도금층 사이에 구리(Cu)를 포함하는 제3 도금층이 더 배치된 적층 세라믹 전자부품.
According to claim 13,
A multilayer ceramic electronic component further comprising a third plating layer containing copper (Cu) disposed between the first electrode layer and the first plating layer disposed thereon.
상기 적층 세라믹 전자부품은 두께가 110 μm 이하인 적층 세라믹 전자부품.
According to claim 13,
The multilayer ceramic electronic component has a thickness of 110 μm or less.
상기 세라믹 바디의 길이는 상기 제3면 및 제4면 사이의 거리이고, 상기 세라믹 바디의 폭은 상기 제5면 및 제6면 사이의 거리이며, 상기 제1 내부전극 및 제2 내부전극은 상기 제5면 및 제6면으로 교대로 노출된 적층 세라믹 전자부품.
According to claim 13,
The length of the ceramic body is the distance between the third and fourth surfaces, the width of the ceramic body is the distance between the fifth and sixth surfaces, and the first and second internal electrodes are A multilayer ceramic electronic component alternately exposed on the fifth and sixth surfaces.
상기 제1 및 제2 외부전극은 상기 세라믹 바디의 제1 면 및 제2 면에 서로 이격하여 각각 배치된 적층 세라믹 전자부품.
According to claim 13,
The first and second external electrodes are disposed spaced apart from each other on the first and second surfaces of the ceramic body, respectively.
상기 제1 및 제2 외부전극은 상기 세라믹 바디의 폭 방향으로 서로 이격하여 각각 배치된 적층 세라믹 전자부품.
According to claim 20,
The first and second external electrodes are disposed spaced apart from each other in the width direction of the ceramic body.
상기 제1 비아는 제1 내부전극과 연결되되 제2 내부전극과 절연되며, 제2 비아는 제2 내부전극과 연결되되, 제1 내부전극과 절연된 적층 세라믹 전자부품.
According to claim 13,
The first via is connected to the first inner electrode and insulated from the second inner electrode, and the second via is connected to the second inner electrode and insulated from the first inner electrode.
상기 세라믹 바디의 제1 면 및 제2 면에 배치된 제1 외부전극 및 제2 외부전극의 면적은 상기 세라믹 바디의 제1 면 및 제2 면 각각의 면적 대비 50% 이상을 차지하는 적층 세라믹 전자부품.
According to claim 13,
The area of the first and second external electrodes disposed on the first and second surfaces of the ceramic body accounts for 50% or more of the area of the first and second surfaces of the ceramic body, respectively. .
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| JP2013206898A (en) * | 2012-03-27 | 2013-10-07 | Tdk Corp | Chip type electronic component |
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