KR20200099122A

KR20200099122A - Optoelectronic device

Info

Publication number: KR20200099122A
Application number: KR1020200102560A
Authority: KR
Inventors: 자오싱 천; 지아취안 왕; 첸츠 랴오; 츠야오 청; 춘가이 코; 첸푸 선
Original assignee: 에피스타 코포레이션
Priority date: 2019-12-20
Filing date: 2020-08-14
Publication date: 2020-08-21
Also published as: KR102331621B1

Abstract

According to the present invention, a photoelectric device includes at least four boundaries, a first surface, and a second surface corresponding to the first surface. Two arbitrary adjacent borders include: a first semiconductor layer capable of forming a corner; a second semiconductor layer formed on the first surface of the first semiconductor layer; a second electrical electrode formed on the second semiconductor layer; and at least two first electrical electrodes formed on the first surface of the first semiconductor layer, wherein the first electrical electrodes are separated from each other to form a design shape.

Description

광전소자{OPTOELECTRONIC DEVICE}Optoelectronic device {OPTOELECTRONIC DEVICE}

본 발명은 광전소자에 관한 것으로, 특히 광전소자의 전극 설계에 관한 것이다. The present invention relates to an optoelectronic device, and more particularly, to an electrode design of an optoelectronic device.

발광다이오드(light-emitting diode, LED)의 발광 원리는 전자가 n형 반도체와 p형 반도체 사이에 이동하는 에너지 차이를 이용하여 빛의 형태로 에너지를 방출하는 것이다. 이런 발광 원리는 발열에 의한 백열등의 원리와 다르므로, 발광 다이오드는 냉광원이라 불린다. 그 밖에, 발광다이오드는 내구성이 높고, 수명이 길며, 가볍고, 전기 소모량이 낮은 장점을 가지므로, 오늘날 조명 시장은 발광다이오드는 큰 기대를 모으고 있으며, 차세대의 조명수단으로서 종래의 광원을 점차적으로 대체하여 교통신호, 백라이트 모듈, 가로등 조명, 의료 설비 등 각종 분야에서 응용되고 있다. The light-emitting principle of a light-emitting diode (LED) is to emit energy in the form of light using the energy difference that electrons move between an n-type semiconductor and a p-type semiconductor. Since this light-emitting principle is different from the principle of an incandescent lamp by heat, a light-emitting diode is called a cold light source. In addition, since light-emitting diodes have high durability, long lifespan, light weight, and low electricity consumption, in today's lighting market, light-emitting diodes are attracting great expectations and gradually replace conventional light sources as a next-generation lighting means. Therefore, it is applied in various fields such as traffic signals, backlight modules, street lights, and medical facilities.

도 1은 종래의 발광소자 구조 개략도이다. 도 1에서 도시한 바와 같이, 종래 발광소자(100)는 투명기판(10), 투명기판(10) 상에 위치하는 반도체 적층(12) 및 상기 반도체적층(12) 상에 위치하는 적어도 하나의 전극(14)을 포함하며, 상기 반도체 적층(12)은 위에서부터 아래로 제1 도전형 반도체층(120), 활성층(122) 및 제2 도전형 반도체층(124)을 포함한다. 1 is a schematic diagram of a structure of a conventional light emitting device. As shown in FIG. 1, the conventional light emitting device 100 includes a transparent substrate 10, a semiconductor stack 12 positioned on the transparent substrate 10, and at least one electrode positioned on the semiconductor stack 12. 14, and the semiconductor stack 12 includes a first conductivity type semiconductor layer 120, an active layer 122, and a second conductivity type semiconductor layer 124 from top to bottom.

또한, 상기 발광소자(100)는 추가적으로 기타 소자와 결합하여 발광장치(light-emitting apparatus)를 형성할 수도 있다. 도 2는 종래의 발광장치 구조 개략도이다. 도 2에 도시한 바와 같이, 발광장치(200)는 하나 이상의 회로(202)의 서브마운트(20); 상기 서브마운트(20) 상에 위치하고, 상기 발광소자(100)를 서브마운트(20) 상에 본딩 고정하며, 발광소자(100)의 기판(10)으로 하여금 서브 마운트(20) 상의 회로(202)와 전기적으로 연결하도록 하는 하나 이상의 솔더(solder, 22); 및 발광소자(100)의 전극(14)과 서브마운트(20) 상의 회로(202)를 전기적으로 연결하는 전기 연결구조(24)를 구비하고, 상기 서브마운트(20)는 발광장치(200)의 회로 배치를 간편하게 하고, 방열 효과를 향상시키는 리드 프레임(lead frame) 또는 큰 사이즈 마운팅 기판(mounting substrate)일 수 있다. In addition, the light-emitting device 100 may additionally be combined with other devices to form a light-emitting apparatus. 2 is a schematic diagram of a structure of a conventional light emitting device. As shown in Fig. 2, the light emitting device 200 includes a submount 20 of one or more circuits 202; Located on the submount 20, the light emitting device 100 is bonded and fixed on the submount 20, and the substrate 10 of the light emitting device 100 causes the circuit 202 on the submount 20 One or more solders (solder, 22) to be electrically connected with; And an electrical connection structure 24 electrically connecting the electrode 14 of the light emitting device 100 and the circuit 202 on the submount 20, wherein the submount 20 It may be a lead frame or a large-sized mounting substrate that simplifies circuit arrangement and improves heat dissipation effect.

본 발명은 광전소자의 전극 설계 형태를 제공하는 것을 목적으로 한다.An object of the present invention is to provide an electrode design form of an optoelectronic device.

본 발명의 광전소자는, 적어도 4개의 경계(境界), 제1 표면, 상기 제1 표면과 대응되는 제2 표면을 구비하고, 임의의 두 개의 서로 인접한 상기 경계는 코너를 구성할 수 있는 제1 반도체층; 제1 반도체층의 제1 표면 상에 형성된 제2 반도체층; 제2 반도체층 상에 형성된 제2 전기적 전극; 및 제1 반도체층의 제1 표면 상에 형성된 적어도 2개의 제1 전기적 전극을 포함하고, 상기 제1 전기적 전극들은 서로 분리되어 설계 형태를 형성한다.The optoelectronic device of the present invention includes at least four boundaries, a first surface, and a second surface corresponding to the first surface, and any two adjacent boundaries are a first Semiconductor layer; A second semiconductor layer formed on the first surface of the first semiconductor layer; A second electrical electrode formed on the second semiconductor layer; And at least two first electrical electrodes formed on the first surface of the first semiconductor layer, wherein the first electrical electrodes are separated from each other to form a design shape.

도 1은 종래의 어레이 광전소자의 측면 구조도이다.
도 2는 종래의 발광장치 구조 개략도이다.
도 3a는 본 발명의 일 실시예에 따른 광전소자 유닛의 평면 구조도이다.
도 3b는 본 발명의 일 실시예에 따른 광전소자 유닛의 측면 구조도이다.
도 3c는 본 발명의 다른 실시예에 따른 광전소자 유닛의 평면 구조도이다.
도 4a~도 4d는 본 발명의 다른 실시예에 따른 광전소자 유닛의 평면 구조도이다.
도 5a~도 5c는 발광모듈의 개략도이다.
도 6a~도 6b는 광원 발생 장치를 나타낸 개략도이다.
도 7은 전구를 나타낸 개략도이다. 1 is a side structure diagram of a conventional array photoelectric device.
2 is a schematic diagram of a structure of a conventional light emitting device.
3A is a schematic structural diagram of an optoelectronic device unit according to an embodiment of the present invention.
3B is a side structural diagram of an optoelectronic device unit according to an embodiment of the present invention.
3C is a plan view of an optoelectronic device unit according to another embodiment of the present invention.
4A to 4D are plan structural diagrams of an optoelectronic device unit according to another embodiment of the present invention.
5A-5C are schematic diagrams of a light emitting module.
6A to 6B are schematic diagrams showing a light source generator.
7 is a schematic diagram showing a light bulb.

본 발명은 발광소자 및 그 제조방법을 개시하였으며, 본 발명을 더욱 자세하고 완전하게 이해하기 위해서는, 도 3a 내지 도 7을 결합하여 다음의 설명을 참고하기 바란다. The present invention discloses a light emitting device and a method of manufacturing the same, and in order to understand the present invention in more detail and completeness, please refer to the following description in conjunction with FIGS. 3A to 7.

도 3a와 도 3b는 본 발명의 제1 실시예에 따른 광전소자(300)의 평면도와 측면도이다. 도 3b는 도 3a의 A-B-C 방향의 측면 구조도이다. 광전소자(300)는 기판(30)을 구비한다. 기판(30)은 단일 재료에 한정되지 않으며, 복수의 서로 다른 재료로 구성된 복합식 기판일 수도 있다. 예를 들면, 기판(30)은 2개의 서로 접합된 제1 기판(미도시)과 제2 기판(미도시)을 포함할 수 있다. 3A and 3B are plan and side views of the photoelectric device 300 according to the first embodiment of the present invention. FIG. 3B is a side structural view of FIG. 3A in the direction A-B-C. The photoelectric device 300 includes a substrate 30. The substrate 30 is not limited to a single material, and may be a composite substrate composed of a plurality of different materials. For example, the substrate 30 may include a first substrate (not shown) and a second substrate (not shown) bonded to each other.

종래의 에피택시 성장 공정을 통해, 기판(30) 상에 제1 표면(3111) 및 제1 표면과 대응되는 제2 표면(3112)을 구비하는 제1 반도체층(311), 제1 반도체층(311)의 제1 표면(3111) 상에 형성되는 활성층(312), 및 활성층(312) 상에 형성되는 제2 반도체층(313)을 포함하는 에피택셜적층을 형성한다. 이어, 포토리소그래피 기술을 이용하여 일부 에피택셜층을 선택적으로 제거하여 광전소자(300)의 경계에 일부 제1 반도체층(311)을 노출시키고, 광전소자(300) 내에 트렌치(S)를 형성한다. 일 실시예에서 이 트렌치(S)는 일부 제1 반도체층(311)을 노출시키고 제2 반도체층(313)에 의해 둘러싸인다. 일 실시예에서, 트렌치(S)는 평면도에서 가늘고 긴 형상이다. Through a conventional epitaxy growth process, a first semiconductor layer 311 and a first semiconductor layer having a first surface 3111 and a second surface 3112 corresponding to the first surface on the substrate 30 An epitaxial stacked layer including an active layer 312 formed on the first surface 3111 of 311 and a second semiconductor layer 313 formed on the active layer 312 is formed. Subsequently, a part of the epitaxial layer is selectively removed using a photolithography technique to expose a part of the first semiconductor layer 311 at the boundary of the photoelectric device 300, and a trench S is formed in the photoelectric device 300. . In one embodiment, this trench S exposes some of the first semiconductor layer 311 and is surrounded by the second semiconductor layer 313. In one embodiment, the trench S is elongated in plan view.

그리고, 광전소자(300)의 에피텍셜적층(31)의 표면 및 상기 트렌치(S)의 측벽 상에 화학기상증착(CVD) 또는 물리기상증착(PVD) 등의 기술로 제1 절연층(341)을 증착 형성한다. And, the first insulating layer 341 on the surface of the epitaxial stack 31 of the photoelectric device 300 and on the sidewall of the trench S by a technique such as chemical vapor deposition (CVD) or physical vapor deposition (PVD). To form a deposit.

그리고 상기 광전소자(300)의 경계 옆에 노출된 제1 반도체층(311) 상에 적어도 하나의 제1의 제1 전기적 전극(321)을 형성한다. 일 실시예에서 제1의 제1 전기적 전극(321)은 제2 반도체층(313)에 의해 둘러싸이지 않고, 제2의 제1 전기적 전극(322)이 상기 트렌치(S) 내에 형성된다. 이 실시예에서 분리되어 있는 제1의 제1 전기적 전극(321) 및 제2의 제1 전기적 전극(322)은 제1 전기적 전극의 전극 설계 형태를 형성한다. In addition, at least one first first electrical electrode 321 is formed on the first semiconductor layer 311 exposed next to the boundary of the photoelectric device 300. In one embodiment, the first first electrical electrode 321 is not surrounded by the second semiconductor layer 313, and the second first electrical electrode 322 is formed in the trench S. The first first electrical electrode 321 and the second first electrical electrode 322 separated in this embodiment form an electrode design form of the first electrical electrode.

본 발명의 실시예에서 광전소자의 경계에 가까운 영역의 전류 확산을 향상시키도록 전극 설계 형태는 전극 수량, 전극 형상 및 전극 위치의 선택을 포함할 수 있다. 예를 들면 제1 전기적 전극의 전극 설계 형태는 하나 또는 복수의 제1 전기적 전극(321) 및 하나 또는 복수의 제2의 제1 전기적 전극(322)을 포함할 수 있고, 제2의 제1 전기적 전극(322)은 위에서 보면 제2 반도체층(313)에 의해 둘러싸이고, 연장된 형상이다. In an embodiment of the present invention, the electrode design form may include selection of the number of electrodes, electrode shapes, and electrode positions to improve current diffusion in a region close to the boundary of the photoelectric device. For example, the electrode design form of the first electrical electrode may include one or more first electrical electrodes 321 and one or more second first electrical electrodes 322, and may include a second first electrical electrode. The electrode 322 is surrounded by the second semiconductor layer 313 when viewed from above, and has an extended shape.

일 실시예에서 광전소자(300)의 제1 반도체층(311)은 적어도 4개의 경계를 가지고, 서로 인접한 두 경계는 코너를 구성할 수 있고, 경계를 넘는 도전구조가 없다. 본 실시예에서 제1의 제1 전기적 전극(321)은 광전소자(300)의 동일한 경계 상의 두 코너에 형성되고, 서로 분리되어 있으며 광전소자(300)의 경계를 넘지 않는다. In an embodiment, the first semiconductor layer 311 of the photoelectric device 300 has at least four boundaries, two adjacent boundaries may form corners, and there is no conductive structure beyond the boundary. In this embodiment, the first first electrical electrodes 321 are formed at two corners on the same boundary of the photoelectric device 300, are separated from each other, and do not cross the boundary of the photoelectric device 300.

일 실시예에서 제1의 제1 전기적 전극(321)의 제1 반도체층(311) 상에서의 투영은 도형을 이룰 수 있고, 이 도형은 다각형, 원형, 타원형, 반원형이거나 또는 원호면(圓弧面)을 가진다. 제2의 제1 전기적 전극(322)은 선형, 호형, 선형과 호형의 혼합형이거나 적어도 하나의 분기부를 가질 수 있다. 일 실시예에서 제2의 제1 전기적 전극(322)은 헤드부와 테일부를 가질 수 있고, 상기 헤드부의 폭은 테일부의 폭보다 크다. In one embodiment, the projection of the first first electrical electrode 321 onto the first semiconductor layer 311 may form a figure, and the figure may be a polygon, a circle, an ellipse, a semicircle, or a circular arc surface (圓弧面). The second first electrical electrode 322 may be a linear type, an arc type, a mixed type of linear and arc type, or may have at least one branch. In an embodiment, the second first electrical electrode 322 may have a head portion and a tail portion, and the width of the head portion is greater than the width of the tail portion.

이어서, 제2 반도체층(313) 상에 제2 전기적 전극(33)을 형성한다. 일 실시예에서 제2 전기적 전극(33)의 제1 반도체층(311)에서의 투영 면적과 제2 반도체층(313)의 상표면적의 비는 90~100%이다. Subsequently, a second electrical electrode 33 is formed on the second semiconductor layer 313. In one embodiment, the ratio of the projected area of the second electrical electrode 33 on the first semiconductor layer 311 and the trademark area of the second semiconductor layer 313 is 90 to 100%.

그 다음, 상기 제1의 제1 전기적 전극(321), 제2의 제1 전기적 전극(322), 제2 전기적 전극(33) 및 일부 제1 절연층(341) 상에 제2 절연층(342)을 형성할 수 있다. 제2 절연층(342)은 제2 전기적 전극(33)과 후에 형성되는 제4 전극(36)을 전기적 연결하기 위한 제1 개구(3421)를 구비할 수 있고, 제2 절연층(342)은 제1의 제1 전기적 전극(321)과 후에 형성되는 제3 전극(35)을 전기적 연결하기 위한 제2 개구(3422)를 구비할 수도 있다. 일 실시예에서 제1 절연층(341) 또는 제2 절연층(342)은 상기 노출된 제1 반도체층(311)을 완전히 커버할 수 있다. Then, a second insulating layer 342 on the first first electrical electrode 321, the second first electrical electrode 322, the second electrical electrode 33, and a portion of the first insulating layer 341 ) Can be formed. The second insulating layer 342 may have a first opening 3421 for electrically connecting the second electrical electrode 33 and the fourth electrode 36 formed later, and the second insulating layer 342 is A second opening 3422 for electrically connecting the first first electrical electrode 321 and the third electrode 35 formed later may be provided. In an embodiment, the first insulating layer 341 or the second insulating layer 342 may completely cover the exposed first semiconductor layer 311.

일 실시예에서 상기 제1 절연층(341) 또는 제2 절연층(342)은 투명 절연층일 수 있다. 상기 제1 절연층(341) 또는 제2 절연층(342)의 재료는 산화물, 질화물, 또는 폴리머(polymer)일 수 있고, 산화물은 산화알루미늄(Al₂O₃), 산화규소(SiO₂), 이산화티타늄(TiO₂), 탄탈륨 펜트옥사이드(Tantalum Pentoxide, Ta₂O₅), 또는 산화알루미늄(AlO_x)을 포함할 수 있고, 질화물은 질화알루미늄(AlN), 질화규소(SiN_X)를 포함할 수 있고; 폴리머는 폴리이미드(polyimide) 또는 벤조시클로부탄(benzocyclobutane, BCB) 등 재료 또는 이들의 복합 조합을 포함할 수 있다. 일 실시예에서 제1 절연층(341) 또는 제2 절연층(342)은 분산 브래그 반사경(Distributed Bragg Reflector) 구조일 수 있다. In one embodiment, the first insulating layer 341 or the second insulating layer 342 may be a transparent insulating layer. The material of the first insulating layer 341 or the second insulating layer 342 may be an oxide, a nitride, or a polymer, and the oxide is aluminum oxide (Al ₂ O ₃ ), silicon oxide (SiO ₂ ), May include titanium dioxide (TiO ₂ ), tantalum pentoxide (Tantalum Pentoxide, Ta ₂ O ₅ ), or aluminum oxide (AlO _x ), and the nitride may include aluminum nitride (AlN), silicon nitride (SiN _X ) There is; The polymer may include a material such as polyimide or benzocyclobutane (BCB), or a composite combination thereof. In one embodiment, the first insulating layer 341 or the second insulating layer 342 may have a Distributed Bragg Reflector structure.

마지막으로, 상기 제2 절연층(342), 제1의 제1 전기적 전극(321), 제2의 제1 전기적 전극(322) 상에 제3 전극(35)을 형성하여 제1의 제1 전기적 전극(321), 제2의 제1 전기적 전극(322)과 전기적으로 연결시키고, 상기 제2 절연층(342), 제2 전기적 전극(33) 상에 제4 전극을 형성하여 제2 전기적 전극(33)과 전기적으로 연결시킨다. 일 실시예에서 위에서 보면, 제3 전극(35)과 제4 전극(36)의 제1 반도체층(311) 상에서의 투영 면적의 비가 80% 이상이고 100% 미만이다. Finally, by forming a third electrode 35 on the second insulating layer 342, the first first electrical electrode 321, and the second first electrical electrode 322, the first electrical The electrode 321 and the second first electrical electrode 322 are electrically connected, and a fourth electrode is formed on the second insulating layer 342 and the second electrical electrode 33 to form a second electrical electrode ( 33) and electrically. In one embodiment, when viewed from above, the ratio of the projected area of the third electrode 35 and the fourth electrode 36 on the first semiconductor layer 311 is 80% or more and less than 100%.

일 실시예에서 제3 전극(35)은 제1의 제1 전기적 전극(321)의 일부만 커버할 수 있고, 다른 한 실시예에서 제3 전극(35)은 제1의 제1 전기적 전극(321)을 완전히 커버할 수 있다. In one embodiment, the third electrode 35 may cover only a part of the first first electrical electrode 321, and in another embodiment, the third electrode 35 is the first first electrical electrode 321 Can be fully covered.

일 실시예에서, 제3 전극(35)의 상부 가장자리에서 기판(30)의 상부 가장자리까지의 높이는 H1이고, 제4 전극(36)의 상부 가장자리에서 기판(30)의 상부 가장자리까지의 높이는 H2이고, H1은 실질적으로 H2와 동일하다. 일 실시예에서, H1과 H2의 차이는 5~10%보다 작다. H1과 H2의 차이를 조절하는 것을 통해, 광전소자(300)가 후에 탑재판 또는 회로소자와 플립 칩 구조를 형성할 때의 단선(斷線) 확률을 줄일 수 있어, 제품 수율을 증가시킨다. 일 실시예에서, 제3 전극(35)의 경계와 제4 전극(36)의 경계는 최소거리 D1을 가지고, D1은 50㎛ 보다 크고, 일 실시예에서 D1은50~200㎛, 100~200㎛일 수 있다. In one embodiment, the height from the upper edge of the third electrode 35 to the upper edge of the substrate 30 is H1, and the height from the upper edge of the fourth electrode 36 to the upper edge of the substrate 30 is H2. , H1 is substantially the same as H2. In one embodiment, the difference between H1 and H2 is less than 5-10%. By controlling the difference between H1 and H2, the probability of disconnection when the photoelectric device 300 later forms a flip chip structure with a mounting plate or circuit device can be reduced, thereby increasing product yield. In one embodiment, the boundary of the third electrode 35 and the boundary of the fourth electrode 36 have a minimum distance D1, D1 is greater than 50㎛, in one embodiment D1 is 50 ~ 200㎛, 100 ~ 200 It may be μm.

일 실시예에서, 제1의 제1 전기적 전극(321), 제2의 제1 전기적 전극(322), 제2 전기적 전극(33), 제3 전극(35) 및 제4 전극(36)은 다층 구조일 수 있고, 및/또는 반사층(미도시)을 포함하고, 활성층(312)에서 출사되는 광선에 대해 80% 이상의 반사율을 가질 수 있다. 일 실시예에서, 제1의 제1 전기적 전극(321), 제2의 제1 전기적 전극(322) 및 제3 전극(35)은 동일 공정에서 형성될 수도 있다. 일 실시예에서, 광전소자(300)에서 출사된 광선은 제1의 제1 전기적 전극(321), 제2의 제1 전기적 전극(322), 제2 전기적 전극(33), 제3 전극(35) 또는 제4 전극(36)을 거쳐 반사되어 기판(30) 방향에서 광전소자(300)를 떠날 수 있다. In one embodiment, the first first electrical electrode 321, the second first electrical electrode 322, the second electrical electrode 33, the third electrode 35 and the fourth electrode 36 are multilayered. It may be a structure, and/or may include a reflective layer (not shown), and may have a reflectance of 80% or more with respect to the light emitted from the active layer 312. In one embodiment, the first first electrical electrode 321, the second first electrical electrode 322, and the third electrode 35 may be formed in the same process. In one embodiment, the light rays emitted from the photoelectric device 300 are the first first electrical electrode 321, the second first electrical electrode 322, the second electrical electrode 33, and the third electrode 35. ) Or reflecting through the fourth electrode 36 to leave the photoelectric device 300 in the direction of the substrate 30.

일정한 도전성을 이루기 위하여, 제1의 제1 전기적 전극(321), 제2의 제1 전기적 전극(322), 제2 전기적 전극(33), 제3 전극(35) 및 제4 전극(36)의 재료는 예를 들면 금(Au), 은(Ag), 구리(Cu), 크롬(Cr), 알루미늄(Al), 백금(Pt), 니켈(Ni), 티타늄(Ti), 주석(Sn) 등의 금속, 이들의 합금 또는 적층 조합일 수 있다. In order to achieve constant conductivity, the first first electrical electrode 321, the second first electrical electrode 322, the second electrical electrode 33, the third electrode 35, and the fourth electrode 36 Materials are, for example, gold (Au), silver (Ag), copper (Cu), chromium (Cr), aluminum (Al), platinum (Pt), nickel (Ni), titanium (Ti), tin (Sn), etc. It may be a metal, an alloy thereof, or a laminated combination.

일 실시예에서 탑재판 또는 회로 소자(미도시)를 제공하여, 와이어 본딩 또는 납땜 등 방식으로 탑재판 또는 회로 소자 상에 제1 탑재판 전극(미도시) 및 제2 탑재판 전극(미도시)을 형성할 수 있다. 이 제1 탑재판 전극, 및 제2 탑재판 전극은 광전소자(300)의 제3 전극(35), 제4 전극(36)과 플립 칩 구조를 형성할 수 있다. In one embodiment, a mounting plate or circuit element (not shown) is provided, and a first mounting plate electrode (not shown) and a second mounting plate electrode (not shown) on the mounting plate or circuit element by wire bonding or soldering, etc. Can be formed. The first mounting plate electrode and the second mounting plate electrode may form a flip chip structure with the third electrode 35 and the fourth electrode 36 of the photoelectric device 300.

일 실시예에서 제1의 제1 전기적 전극(321), 및/또는 제2의 제1 전기적 전극(322)과 제3 전극(35) 사이에 제1 조절층(미도시)을 형성할 수 있고, 제1 조절층은 제1의 제1 전기적 전극(321) 및/또는 제2 전기적 전극(322)과 제3 전극(35)에 전기적으로 연결된다. 일 실시예에서 제2 전기적 전극(33)과 제4 전극(36) 사이에 제2 조절층(미도시)을 형성할 수 있고, 제2 조절층은 제2 전기적 전극(33)과 제4 전극(36)에 전기적으로 연결된다. 본 실시예에서 제1 조절층 및 제2 조절층은 각각 높이를 가질 수 있고, 제1 조절층 및 제2 조절층의 형성 위치로 인해, 제1 조절층 및 제2 조절층의 높이가 상기 H1과 H2의 높이에 영향을 주게 된다. 따라서 제1 조절층 및/또는 제2 조절층의 형성 높이를 각각 설계하는 것을 통해 상기 H1과 H2의 높이 차이를 줄일 수 있어, 광전소자(300)가 후에 탑재판 또는 회로소자와 플립 칩 구조를 형성할 때의 단선 확률을 줄일 수 있고, 나아가 제품 수율을 증가시킨다. 일 실시예에서 제1 조절층의 제1 반도체층(3111) 상에서의 투영 면적은 제3 전극(35)의 제1 반도체층(311) 상에서의 투영 면적보다 크거나, 또는 제2 조절층의 제1 반도체층(311) 상에서의 투영 면적은 제4 전극(36)의 제1 반도체층(311) 상에서의 투영 면적보다 크다. 일 실시예에서, 제1 조절층 또는 제2 조절층의 바람직한 재료는 예를 들면 금(Au), 은(Ag), 동(Cu), 크롬(Cr), 알루미늄(Al), 백금(Pt), 니켈(Ni), 티타늄(Ti), 주석(Sn) 등의 금속, 이들의 합금 또는 적층 조합일 수 있다. 일 실시예에서 제1 조절층 또는 제2 조절층은 다층 구조일 수 있고, 및/또는 반사층(미도시)을 포함하고, 또한 활성층(312)에서 출사된 광선에 대해 80% 이상의 반사율을 가질 수 있다. In one embodiment, a first control layer (not shown) may be formed between the first first electrical electrode 321 and/or the second first electrical electrode 322 and the third electrode 35 , The first control layer is electrically connected to the first first electrical electrode 321 and/or the second electrical electrode 322 and the third electrode 35. In one embodiment, a second control layer (not shown) may be formed between the second electrical electrode 33 and the fourth electrode 36, and the second control layer includes the second electrical electrode 33 and the fourth electrode. It is electrically connected to (36). In this embodiment, the first control layer and the second control layer may each have a height, and due to the formation positions of the first control layer and the second control layer, the height of the first control layer and the second control layer is H1 And the height of H2. Therefore, it is possible to reduce the height difference between the H1 and H2 by respectively designing the formation height of the first control layer and/or the second control layer, so that the optoelectronic device 300 can later form a mounting plate or circuit device and a flip chip structure. The probability of disconnection during formation can be reduced, and furthermore, product yield is increased. In one embodiment, the projected area of the first control layer on the first semiconductor layer 3111 is larger than the projected area of the third electrode 35 on the first semiconductor layer 311, or The projected area on the first semiconductor layer 311 is larger than the projected area of the fourth electrode 36 on the first semiconductor layer 311. In one embodiment, preferred materials for the first or second control layer are, for example, gold (Au), silver (Ag), copper (Cu), chromium (Cr), aluminum (Al), platinum (Pt). , Nickel (Ni), titanium (Ti), tin (Sn), and other metals, alloys or stacked combinations thereof. In one embodiment, the first control layer or the second control layer may have a multilayer structure, and/or include a reflective layer (not shown), and may have a reflectance of 80% or more with respect to light rays emitted from the active layer 312. have.

도 3c는 본 발명의 제2 실시예에 따른 광전소자(400)의 평면도이다. 본 실시예에서 광전소자의 제조방법, 사용 재료 및 도면 부호 등은 상기 제1 실시예와 동일하므로 더 이상 설명하지 않는다. 본 발명의 실시예에서 광전소자(400)의 경계에 가까운 영역의 전류 확산을 향상시키도록 전극 설계 형태는 전극 수량, 전극 형상 및 전극 위치의 선택을 포함할 수 있다. 3C is a plan view of an optoelectronic device 400 according to a second embodiment of the present invention. In this embodiment, the method of manufacturing the photoelectric device, materials used, and reference numerals are the same as those of the first embodiment, and thus will not be described any more. In an embodiment of the present invention, the electrode design form may include selection of the number of electrodes, electrode shapes, and electrode positions to improve current diffusion in a region close to the boundary of the photoelectric device 400.

일 실시예에서 광전소자(400)의 제1 반도체층(311)은 적어도 4개의 경계를 가지고, 서로 인접한 두 경계는 코너를 구성할 수 있고, 경계를 넘는 도전 구조가 없다. 본 실시예에서 제1의 제1 전기적 전극(321)은 제1 반도체층(311)의 임의의 코너에 형성되고, 제2 절연층(342)은 제1의 제1 전기적 전극(321)과 후에 형성되는 제3 전극(35)을 전기적으로 연결하기 위한 제2 개구(3422)를 구비할 수 있다. 제2의 제1 전기적 전극(322)은 제1 반도체층(311) 상에 형성되고, 제2 반도체층(313)에 의해 둘러싸이고, 제2 절연층(342)은 제2의 제1 전기적 전극(322)과 후속 형성되는 제3 전극(35)을 전기적으로 연결하기 위한 제3 개구(3423)를 구비할 수도 있다. In an embodiment, the first semiconductor layer 311 of the photoelectric device 400 has at least four boundaries, two adjacent boundaries may form corners, and there is no conductive structure beyond the boundary. In this embodiment, the first first electrical electrode 321 is formed at an arbitrary corner of the first semiconductor layer 311, and the second insulating layer 342 is formed after the first first electrical electrode 321 A second opening 3422 for electrically connecting the formed third electrode 35 may be provided. The second first electrical electrode 322 is formed on the first semiconductor layer 311 and is surrounded by the second semiconductor layer 313, and the second insulating layer 342 is a second first electrical electrode. A third opening 3423 for electrically connecting the 322 to the third electrode 35 formed subsequently may be provided.

본 실시예에서 제1의 제1 전기적 전극(321)의 제1 반도체층(311) 상에서의 투영은 도형을 이룰 수 있고, 이 도형은 다각형, 원형, 타원형, 반원형이거나 또는 원호면을 가진다. 제2의 제1 전기적 전극(322)은 연장된 형상이며, 그 형상은 선형, 호형, 선형과 호형의 혼합형이거나, 또는 적어도 하나의 분기부를 가질 수 있다. 일 실시예에서 제2의 제1 전기적 전극(322)은 헤드부 및 테일부를 가질 수 있고, 상기 헤드부의 폭은 테일부의 폭보다 크다.In this embodiment, the projection of the first first electrical electrode 321 onto the first semiconductor layer 311 may form a figure, and the figure may be a polygon, a circle, an ellipse, a semicircle, or have an arc surface. The second first electrical electrode 322 has an elongated shape, and may have a linear shape, an arc shape, a mixed linear shape and an arc shape, or may have at least one branch. In one embodiment, the second first electrical electrode 322 may have a head portion and a tail portion, and the width of the head portion is greater than the width of the tail portion.

본 실시예에서 제3의 제1 전기적 전극(323)이 광전소자(400)의 경계 옆에 노출된 제1 반도체층(311) 상에 형성된다. 일 실시예에서 제3의 제1 전기적 전극(323)은 제2 반도체층(313)에 의해 둘러싸이지 않고, 제2 절연층(342)은 제3의 제1 전기적 전극(323)과 후에 형성되는 제3 전극(35)을 전기적으로 연결하기 위한 제4 개구(3424)를 구비한다. 제4의 제1 전기적 전극(324)이 광전소자(400)의 경계 옆 노출된 제1 반도체층(311) 상에 형성된다. 일 실시예에서 제4의 제1 전기적 전극(324)은 제2 반도체층(313)에 의해 둘러싸이지 않고, 제2 절연층(342)은 제4의 제1 전기적 전극(324)과 후에 형성되는 제3 전극(35)을 전기적으로 연결하기 위한 제5 개구(3425)를 구비한다. In this embodiment, the third first electrical electrode 323 is formed on the exposed first semiconductor layer 311 next to the boundary of the photoelectric device 400. In one embodiment, the third first electrical electrode 323 is not surrounded by the second semiconductor layer 313, and the second insulating layer 342 is formed after the third first electrical electrode 323 A fourth opening 3424 for electrically connecting the third electrode 35 is provided. A fourth first electrical electrode 324 is formed on the exposed first semiconductor layer 311 next to the boundary of the photoelectric device 400. In one embodiment, the fourth first electrical electrode 324 is not surrounded by the second semiconductor layer 313, and the second insulating layer 342 is formed after the fourth first electrical electrode 324. A fifth opening 3425 for electrically connecting the third electrode 35 is provided.

본 실시예에서 제3의 제1 전기적 전극(323)의 제1 반도체층(311) 상에서의 투영은 도형을 이룰 수 있고, 이 도형은 다각형, 원형, 타원형, 반원형이거나 또는 원호면을 가진다. 제4의 제1 전기적 전극(324)은 선형, 호형, 선형과 호형의 혼합형이거나 또는 적어도 하나의 분기부를 가질 수 있다. 일 실시예에서 제4의 제1 전기적 전극(324)은 헤드부 및 테일부를 가질 수 있으며, 상기 헤드부의 폭은 테일부의 폭보다 클 수 있다. 일 실시예에서 제3의 제1 전기적 전극(323)과 제4의 제1 전기적 전극(324)의 형상은 다르다. In this embodiment, the projection of the third first electrical electrode 323 onto the first semiconductor layer 311 may form a figure, which is a polygon, a circle, an ellipse, a semicircle, or has an arc surface. The fourth first electrical electrode 324 may be a linear, arc, mixed linear and arc, or may have at least one branch. In one embodiment, the fourth first electrical electrode 324 may have a head portion and a tail portion, and the width of the head portion may be greater than the width of the tail portion. In one embodiment, the shapes of the third first electrical electrode 323 and the fourth first electrical electrode 324 are different.

일 실시예에서 제품 설계의 요구에 따라, 제1의 제1 전기적 전극(321)과 제3의 제1 전기적 전극(323)은 광전소자(400)의 동일 경계 옆에 형성될 수 있고, 서로 분리되어 있다. 일 실시예에서 제1의 제1 전기적 전극(321) 및 제4의 제1 전기적 전극(324), 또는 제3의 제1 전기적 전극(323) 및 제4 전기적 전극(324)은 광전소자(400)의 동일한 경계 옆에 형성되지 않는다.In one embodiment, according to the product design requirements, the first first electrical electrode 321 and the third first electrical electrode 323 may be formed next to the same boundary of the photoelectric device 400 and separated from each other. Has been. In an embodiment, the first first electrical electrode 321 and the fourth first electrical electrode 324, or the third first electrical electrode 323 and the fourth electrical electrode 324 are photoelectric elements 400 ) Is not formed next to the same boundary.

일 실시예에서 제4의 제1 전기적 전극(324)의 헤드부는 제3 전극(35)에 의해 커버될 수 있고, 제4의 제1 전기적 전극(324)의 테일부는 제4 전극(36)에 의해 커버되지 않는다. 본 실시예에서 제3 전극(35)의 제1 반도체층(311) 상에서의 투영 면적은 제4 전극(36)의 제1 반도체층(311) 상에서의 투영 면적보다 크고, 제3 전극(35) 및 제4 전극(36)의 제1 반도체층(311) 상에서의 투영 면적의 비는 110~120%사이에 있다. 일 실시예에서 상기 제2의 제1 전기적 전극(322) 및 제4의 제1 전기적 전극(324)의 테일부 연장 방향은 실질적으로 서로 평행된다. In one embodiment, the head portion of the fourth first electrical electrode 324 may be covered by the third electrode 35, and the tail portion of the fourth first electrical electrode 324 is attached to the fourth electrode 36. Not covered by In this embodiment, the projected area of the third electrode 35 on the first semiconductor layer 311 is larger than the projected area of the fourth electrode 36 on the first semiconductor layer 311, and the third electrode 35 And a ratio of the projected area of the fourth electrode 36 on the first semiconductor layer 311 to be between 110 and 120%. In one embodiment, the extension directions of the tail portions of the second first electrical electrode 322 and the fourth first electrical electrode 324 are substantially parallel to each other.

도 4a는 본 발명의 제3 실시예에 따른 광전소자(500)의 평면도이다. 본 실시예에서 광전소자의 제조방법, 사용 재료 및 도면 부호 등은 상기 제1 실시예와 동일하므로 더 이상 설명하지 않는다. 본 발명의 실시예에서, 광전소자(500)의 경계에 가까운 영역의 전류 확산을 향상시키도록 전극 설계 형태는 전극 수량, 전극 형상 및 전극 위치의 선택을 포함할 수 있다. 4A is a plan view of an optoelectronic device 500 according to a third embodiment of the present invention. In this embodiment, the method of manufacturing the photoelectric device, materials used, and reference numerals are the same as those of the first embodiment, and thus will not be described any more. In an embodiment of the present invention, the electrode design form may include selection of the number of electrodes, electrode shapes, and electrode positions to improve current diffusion in a region close to the boundary of the photoelectric device 500.

본 실시예에서 광전소자(500)의 4개 경계는 직사각형을 형성하고, 서로 인접한 두 경계는 코너를 형성할 수 있고, 경계를 넘는 도전 구조가 없다. 상기 경계는 제1 긴 변(B1), 제2 긴 변(B3), 제1 짧은 변(B2) 및 제2 짧은 변(B4)을 가진다. 일 실시예에서 상기 제1 긴 변(B1) 또는 제2 긴 변(B3)의 길이는 제1 짧은 변(B2) 또는 제2 짧은 변(B4)보다 크다. 본 실시예에서 제3 전극(35) 및 제4 전극(36)의 제1 반도체층(311) 상에서의 투영은 제1 긴 변(B1) 또는 제2 긴 변(B3)을 따라 배열된다. In this embodiment, four boundaries of the photoelectric device 500 may form a rectangle, two adjacent boundaries may form corners, and there is no conductive structure beyond the boundary. The boundary has a first long side (B1), a second long side (B3), a first short side (B2), and a second short side (B4). In one embodiment, the length of the first long side B1 or the second long side B3 is greater than the first short side B2 or the second short side B4. In this embodiment, the projections of the third and fourth electrodes 35 and 36 onto the first semiconductor layer 311 are arranged along the first long side B1 or the second long side B3.

본 실시예에서 두 개의 서로 분리되어 있는 제1의 제1 전기적 전극(321)은 제1 짧은 변(B2)의 두 코너에 형성되고, 제2 절연층(342)은 제1의 제1 전기적 전극(321)과 후속 형성되는 제3 전극(35)을 전기적으로 연결하기 위한 제2 개구(3422)를 구비할 수도 있다. 두 개의 제4의 제1 전기적 전극(324)은 각각 제1 긴 변(B1) 및 제2 긴 변(B3)의 경계 옆에 노출된 제1 반도체층(311) 상에 위치한다. 본 실시예에서 제3의 제1 전기적 전극(323)은 제1 짧은 변(B2) 상에 형성되고, 제2 절연층(342)은 제3의 제1 전기적 전극(323)과 후에 형성되는 제3 전극(35)을 전기적으로 연결하기 위한 제4 개구(3424)를 구비할 수도 있다. 제4의 제1 전기적 전극(324)는 제2 반도체층(313)에 의해 둘러싸이지 않고, 제2 절연층(342)은 제4의 제1 전기적 전극(324)과 후에 형성되는 제3 전극(35)을 전기적으로 연결하기 위한 제3 개구(3423)를 구비할 수도 있다. In this embodiment, two first electrical electrodes 321 separated from each other are formed at two corners of the first short side B2, and the second insulating layer 342 is a first first electrical electrode. A second opening 3422 for electrically connecting the 321 and the subsequent third electrode 35 to each other may be provided. The two fourth first electrical electrodes 324 are positioned on the exposed first semiconductor layer 311 next to the boundary between the first long side B1 and the second long side B3, respectively. In this embodiment, the third first electrical electrode 323 is formed on the first short side B2, and the second insulating layer 342 is formed after the third first electrical electrode 323 A fourth opening 3424 for electrically connecting the three electrodes 35 may be provided. The fourth first electrical electrode 324 is not surrounded by the second semiconductor layer 313, and the second insulating layer 342 includes the fourth first electrical electrode 324 and a third electrode ( A third opening 3423 for electrically connecting 35) may be provided.

일 실시예에서 제3의 제1 전기적 전극(323)과 상기 두 개의 제1의 제1 전기적 전극(321)의 거리는 실질적으로 같다. 그 밖에, 제1의 제1 전기적 전극(321), 제4의 제1 전기적 전극(324) 및 제3 전극(35)은 동일 공정에서 형성될 수 있다.In one embodiment, the distance between the third first electrical electrode 323 and the two first first electrical electrodes 321 is substantially the same. In addition, the first first electrical electrode 321, the fourth first electrical electrode 324, and the third electrode 35 may be formed in the same process.

본 실시예에서 제1의 제1 전기적 전극(321)의 제1 반도체층(311) 상에서의 투영은 도형을 이룰 수 있고, 이 도형은 다각형, 원형, 타원형, 반원형이거나 또는 원호면을 가진다. 제3의 제1 전기적 전극(323)의 제1 반도체층(311) 상에서의 투영은 도형을 이룰 수 있고, 이 도형은 다각형, 원형, 타원형, 반원형이거나 또는 원호면을 가진다. 제4의 제1 전기적 전극(324)은 연장된 형상이며, 선형, 호형, 선형과 호형 혼합형이거나 또는 적어도 하나의 분기부를 가질 수 있다. 일 실시예에서 제4의 제1 전기적 전극(324)은 헤드부 및 테일부를 구비하고, 상기 헤드부의 폭은 테일부의 폭보다 클 수 있다. 일 실시예에서 제3의 제1 전기적 전극(323)과 제4의 제1 전기적 전극(324)의 형상은 다르다. In this embodiment, the projection of the first first electrical electrode 321 onto the first semiconductor layer 311 may form a figure, and the figure may be a polygon, a circle, an ellipse, a semicircle, or have an arc surface. Projection of the third first electrical electrode 323 onto the first semiconductor layer 311 may form a figure, which figure is a polygon, a circle, an ellipse, a semicircle, or has an arc surface. The fourth first electrical electrode 324 has an elongated shape, and may be linear, arc, mixed linear and arc, or have at least one branch. In an embodiment, the fourth first electrical electrode 324 includes a head portion and a tail portion, and a width of the head portion may be greater than a width of the tail portion. In one embodiment, the shapes of the third first electrical electrode 323 and the fourth first electrical electrode 324 are different.

일 실시예에서, 상기 제4의 제1 전기적 전극(324)의 헤드부는 제1 짧은 변(B2)을 향하고, 테일부는 제2 짧은 변(B4)을 향한다. 일 실시예에서, 제4의 제1 전기적 전극(324)의 헤드부는 제3 전극(35)에 의해 커버될 수 있고, 제4의 제1 전기적 전극(324)의 테일부는 제4 전극(36)에 의해 커버되지 않는다. 일 실시예에서, 상기 두 제4의 제1 전기적 전극(324)의 테일부 연장 방향은 실질적으로 서로 평행된다. 본 실시예에서 제3 전극(35)의 제1 반도체층(311) 상에서의 투영 면적은 제4 전극(36)의 제1 반도체층(311) 상에서의 투영 면적보다 크고, 제3 전극(35) 및 제4 전극(36)의 제1 반도체층(311) 상에서의 투영 면적의 비는 110~120%이다. In one embodiment, the head portion of the fourth first electrical electrode 324 faces the first short side B2, and the tail portion faces the second short side B4. In one embodiment, the head portion of the fourth first electrical electrode 324 may be covered by the third electrode 35, and the tail portion of the fourth first electrical electrode 324 is the fourth electrode 36 Not covered by In one embodiment, the extension directions of the tail portions of the two fourth first electrical electrodes 324 are substantially parallel to each other. In this embodiment, the projected area of the third electrode 35 on the first semiconductor layer 311 is larger than the projected area of the fourth electrode 36 on the first semiconductor layer 311, and the third electrode 35 And a ratio of the projected area of the fourth electrode 36 onto the first semiconductor layer 311 is 110 to 120%.

도 4b는 본 발명의 제4 실시예에 따른 광전소자(600)의 평면도이다. 본 실시예에서 광전소자의 제조방법, 사용 재료 및 도면 부호 등은 상기 제1 실시예와 동일하므로 더 이상 설명하지 않는다. 본 발명의 실시예에서 광전소자(600)의 경계에 가까운 영역의 전류 확산을 향상시키도록 전극 설계 형태는 전극 수량, 전극 형상 및 전극 위치의 선택을 포함할 수 있다. 4B is a plan view of an optoelectronic device 600 according to a fourth embodiment of the present invention. In this embodiment, the method of manufacturing the photoelectric device, materials used, and reference numerals are the same as those of the first embodiment, and thus will not be described any more. In an embodiment of the present invention, the electrode design form may include selection of the number of electrodes, electrode shapes, and electrode positions to improve current diffusion in a region close to the boundary of the photoelectric device 600.

본 실시예에서, 광전소자(600)의 4개 경계는 직사각형을 형성하고, 서로 인접한 두 경계는 코너를 구성할 수 있고, 경계를 넘는 도전 구조가 없다. 광전소자(600)는 제1 긴 변(B1), 제2 긴 변(B3), 제1 짧은 변(B2) 및 제2 짧은 변(B4)을 가진다. 일 실시예에서 상기 제1 긴 변(B1) 또는 제2 긴 변(B3)의 길이는 제1 짧은 변(B2) 또는 제2 짧은 변(B4)보다 크다. 본 실시예에서 제3 전극(35) 및 제4 전극(36)의 제1 반도체층(311) 상에서의 투영은 제1 긴 변(B1) 또는 제2 긴 변(B3)을 따라 배열된다. In this embodiment, four borders of the photoelectric device 600 form a rectangle, two borders adjacent to each other may form a corner, and there is no conductive structure beyond the border. The photoelectric device 600 has a first long side B1, a second long side B3, a first short side B2, and a second short side B4. In one embodiment, the length of the first long side B1 or the second long side B3 is greater than the first short side B2 or the second short side B4. In this embodiment, the projections of the third and fourth electrodes 35 and 36 onto the first semiconductor layer 311 are arranged along the first long side B1 or the second long side B3.

본 실시예에서는 적어도 하나의 제1의 제1 전기적 전극(321)을 포함한다. 일 실시예에서 제1 반도체층(311)의 4개 코너에 4개의 제1의 제1 전기적 전극(321)을 형성할 수 있고, 제2 절연층(342)은 제1의 제1 전기적 전극(321)과 후에 형성되는 제3 전극(35)을 전기적으로 연결하기 위한 제2 개구(3422)를 구비할 수도 있다. 두 개의 제2의 제1 전기적 전극(322)은 제1 반도체층(311) 상에 형성되고, 제2 반도체층(313)에 의해 둘러싸이고, 제2 절연층(342)은 제2의 제1 전기적 전극(322)과 후속 형성되는 제3 전극(35)을 전기적으로 연결하기 위한 제3 개구(3423)를 구비할 수도 있다. In this embodiment, at least one first electric electrode 321 is included. In an embodiment, four first first electrical electrodes 321 may be formed at four corners of the first semiconductor layer 311, and the second insulating layer 342 may be formed as a first first electrical electrode ( A second opening 3422 for electrically connecting the 321 and the third electrode 35 formed later may be provided. The two second first electrical electrodes 322 are formed on the first semiconductor layer 311, surrounded by the second semiconductor layer 313, and the second insulating layer 342 is a second first electrical electrode 322. A third opening 3423 for electrically connecting the electrical electrode 322 and the subsequently formed third electrode 35 may be provided.

본 실시예에서 제1의 제1 전기적 전극(321)의 제1 반도체층(311) 상에서의 투영은 도형을 이룰 수 있고, 이 도형은 다각형, 원형, 타원형, 반원형이거나 또는 원호면을 가진다. 제2의 제1 전기적 전극(322)의 제1 반도체층(311) 상에서의 투영은 도형을 이룰 수 있고, 이 도형은 다각형, 원형, 타원형, 반원형이거나 또는 원호면을 가진다. 일 실시예에서, 상기 두 제2의 제1 전기적 전극(322)의 제1 반도체층(311) 상에서의 투영 형상은 같거나 다를 수 있다. In this embodiment, the projection of the first first electrical electrode 321 onto the first semiconductor layer 311 may form a figure, and the figure may be a polygon, a circle, an ellipse, a semicircle, or have an arc surface. The projection of the second first electrical electrode 322 onto the first semiconductor layer 311 may form a figure, which figure is a polygon, a circle, an ellipse, a semicircle, or has an arc surface. In one embodiment, the projection shapes of the two second first electrical electrodes 322 on the first semiconductor layer 311 may be the same or different.

본 실시예에서 제3 전극(35)은 두 개의 연장부(351)를 포함하고, 상기 두 연장부(351)는 실질적으로 노치(R)를 형성할 수 있고, 제4 전극(36)은 노치(R) 내에 위치한다. 그 밖에, 제1의 제1 전기적 전극(321), 제2의 제1 전기적 전극(322) 및 제3 전극(35)은 동일 공정에서 형성될 수 있다. In this embodiment, the third electrode 35 includes two extension portions 351, the two extension portions 351 may substantially form a notch R, and the fourth electrode 36 is It is located within (R). In addition, the first first electrical electrode 321, the second first electrical electrode 322, and the third electrode 35 may be formed in the same process.

도 4c는 본 발명의 제5 실시예에 따른 광전소자(700)의 평면도이다. 본 실시예에서 광전소자의 제조방법, 사용 재료 및 도면 부호 등은 상기 제1 실시예와 동일하므로 더 이상 설명하지 않는다. 본 발명의 실시예에서, 광전 소자(700)의 경계에 가까운 영역의 전류 확산을 향상시키도록, 전극 설계의 형태는 전극 수량, 전극 형상 및 전극 위치의 선택을 포함할 수 있다.4C is a plan view of an optoelectronic device 700 according to a fifth embodiment of the present invention. In this embodiment, the method of manufacturing the photoelectric device, materials used, and reference numerals are the same as those of the first embodiment, and thus will not be described any more. In an embodiment of the present invention, in order to improve current diffusion in a region close to the boundary of the photoelectric device 700, the shape of the electrode design may include selection of the number of electrodes, electrode shapes, and electrode positions.

일 실시예에서, 광전소자(700)의 제1 반도체층(311)은 적어도 4개의 경계를 가지고, 서로 인접한 두 경계는 코너를 구성할 수 있고, 경계를 넘는 도전 구조가 없다. 본 실시예에서는 각각 제1 반도체층(311)의 4개 코너에 형성되는 4개의 제1의 제1 전기적 전극(321)을 포함하고, 제2 절연층(342)은 제1의 제1 전기적 전극(321)과 후에 형성되는 제3 전극(35)을 전기적으로 연결하기 위한 제2 개구(3422)를 구비할 수도 있다. 복수의 제2의 제1 전기적 전극(322)은 제1 반도체층(311) 상에 형성되고, 제2 반도체층(313)에 의해 둘러싸이고, 제2 절연층(342)은 제2의 제1 전기적 전극(322)과 후에 형성되는 제3 전극(35)을 전기적으로 연결하기 위한 제4 개구(3424)를 구비할 수도 있다. 복수의 제3의 제1 전기적 전극(323)은 광전소자(700)의 경계 옆에 노출된 제1 반도체층(311) 상에 형성된다. 다시 말하면, 제3의 제1 전기적 전극(323)은 제2 반도체층(323)에 의해 둘러싸이지 않고, 제1 반도체층(311)의 임의의 한 경계 옆에 하나 또는 복수의 제3의 제1 전기적 전극(323)을 포함할 수 있다. 제2 절연층(342)은 제2의 제1 전기적 전극(322)과 후에 형성되는 제3 전극(35)을 전기적으로 연결하기 위한 제3 개구(3423)를 구비할 수 있다. In one embodiment, the first semiconductor layer 311 of the optoelectronic device 700 has at least four boundaries, two adjacent boundaries may form a corner, and there is no conductive structure beyond the boundary. In this embodiment, each of the first semiconductor layer 311 includes four first electrical electrodes 321 formed at four corners, and the second insulating layer 342 is a first first electrical electrode. A second opening 3422 for electrically connecting the 321 and the third electrode 35 formed later may be provided. The plurality of second first electrical electrodes 322 are formed on the first semiconductor layer 311, surrounded by the second semiconductor layer 313, and the second insulating layer 342 is formed on the first semiconductor layer 311. A fourth opening 3424 for electrically connecting the electrical electrode 322 and the third electrode 35 formed later may be provided. The plurality of third first electrical electrodes 323 are formed on the first semiconductor layer 311 exposed next to the boundary of the photoelectric device 700. In other words, the third first electrical electrode 323 is not surrounded by the second semiconductor layer 323, and one or more third first electrodes 323 are adjacent to an arbitrary boundary of the first semiconductor layer 311. It may include an electrical electrode 323. The second insulating layer 342 may include a third opening 3423 for electrically connecting the second first electrical electrode 322 and the third electrode 35 formed later.

본 실시예에서, 제1의 제1 전기적 전극(321)의 제1 반도체층(311) 상에서의 투영은 도형을 이룰 수 있고, 이 도형은 다각형, 원형, 타원형, 반원형이거나 또는 원호면을 가진다. 제2의 제1 전기적 전극(322)의 제1 반도체층(311) 상에서의 투영은 도형을 이룰 수 있고, 이 도형은 다각형, 원형, 타원형, 반원형이거나 또는 원호면을 가진다. 일 실시예에서 제2의 제1 전기적 전극(322)은 연장된 형상일 수 있고, 연장 방향은 연장부(351)의 연장 방향에 평행될 수 있다. 제2의 제1 전기적 전극(322)은 선형, 호형, 선형과 호형의 혼합형이거나 또는 적어도 하나의 분기부를 가질 수 있다. 일 실시예에서 상기 복수의 제2의 제1 전기적 전극(322)의 제1 반도체층(311) 상에서의 투영 면적은 같거나 다를 수 있다. 제3의 제1 전기적 전극(323)의 제1 반도체층(311) 상에서의 투영은 도형을 이룰 수 있고, 이 도형은 다각형, 원형, 타원형, 반원형이거나 또는 원호면을 가진다. In this embodiment, the projection of the first first electrical electrode 321 onto the first semiconductor layer 311 may form a figure, which figure is a polygon, a circle, an ellipse, a semicircle, or has an arc surface. The projection of the second first electrical electrode 322 onto the first semiconductor layer 311 may form a figure, which figure is a polygon, a circle, an ellipse, a semicircle, or has an arc surface. In an embodiment, the second first electrical electrode 322 may have an extended shape, and an extension direction may be parallel to an extension direction of the extension part 351. The second first electrical electrode 322 may be a linear, arc, mixed linear and arc, or may have at least one branch. In one embodiment, the projected areas of the plurality of second first electrical electrodes 322 on the first semiconductor layer 311 may be the same or different. Projection of the third first electrical electrode 323 onto the first semiconductor layer 311 may form a figure, which figure is a polygon, a circle, an ellipse, a semicircle, or has an arc surface.

본 실시예에서 제3 전극(35)은 3개의 연장부(351)를 포함하고, 상기 3개의 연장부(351)는 실질적으로 두 개의 노치(R)를 형성할 수 있고, 또한 두 개의 제4 전극(36)이 상기 두 개의 노치(R) 내에 형성될 수 있다. 본 실시예에서 적어도 하나의 제2의 제1 전기적 전극(322)이 상기 연장부(351)에 형성될 수 있다.In this embodiment, the third electrode 35 includes three extension portions 351, and the three extension portions 351 may substantially form two notches R, and two fourth extension portions 351 An electrode 36 may be formed in the two notches R. In this embodiment, at least one second first electrical electrode 322 may be formed on the extension part 351.

일 실시예에서 상기 제1의 제1 전기적 전극(321), 제2의 제1 전기적 전극(322), 제3의 제1 전기적 전극(323)의 제1 반도체층(311) 상에서의 투영 형상은 같거나 다를 수 있다. 그 밖에, 제1의 제1 전기적 전극(311), 제2의 제1 전기적 전극(322), 제3의 제1 전기적 전극(323) 및 제3 전극(35)은 동일 공정에서 형성될 수도 있다. In one embodiment, the projection shapes of the first first electrical electrode 321, the second first electrical electrode 322, and the third first electrical electrode 323 on the first semiconductor layer 311 are May be the same or different. In addition, the first first electrical electrode 311, the second first electrical electrode 322, the third first electrical electrode 323, and the third electrode 35 may be formed in the same process. .

도 4d는 본 발명의 제6 실시예에 따른 광전소자(700')의 평면도이다. 본 실시예는 제5 실시예의 가능한 변화예로, 광전소자의 제조방법, 사용 재료, 전극설계 및 도면 부호 등은 상기 제5 실시예와 동일하므로 더 이상 설명하지 않는다. 4D is a plan view of an optoelectronic device 700' according to a sixth embodiment of the present invention. This embodiment is a possible variation of the fifth embodiment, and the manufacturing method of the photoelectric device, the material used, the electrode design and reference numerals, etc. are the same as those of the fifth embodiment and will not be described any further.

본 실시예에서 광전소자(700')의 제2 절연층(3421')은 제2 전기적 전극(33)과 후속 형성된 제4 전극(36)을 전기적으로 연결하기 위한 복수의 제1 개구(3421')를 구비한다. 본 실시예에서 제2 절연층(342)은 복수의 제1 개구(3421)를 구비하여 제3 전극(35) 및 제4 전극(36) 높이의 차이를 줄일 수 있고, 후에 탑재판 또는 회로 소자와 플립 칩 타입 구조를 형성할 때의 단선 확률을 줄여 제품 수율을 증가시킨다. In this embodiment, the second insulating layer 3421 ′ of the photoelectric device 700 ′ is a plurality of first openings 3421 ′ for electrically connecting the second electrical electrode 33 and the subsequently formed fourth electrode 36. ). In this embodiment, the second insulating layer 342 has a plurality of first openings 3421 to reduce the difference in height of the third electrode 35 and the fourth electrode 36, and later, the mounting plate or circuit element It increases product yield by reducing the probability of disconnection when forming and flip chip type structures.

도 5a 내지 도 5c는 발광모듈을 나타낸 개략도이고, 도 5a는 발광모듈의 외부를 나타낸 투시도이고, 발광모듈(800)은 마운트(502), 광전소자(미도시), 복수의 렌즈(504, 506, 508 및 510) 및 두 개의 전원 공급 단말(512 및 514)을 포함할 수 있다. 이 발광모듈(800)은 후술하는 발광 유닛(540)에 연결될 수 있다. 5A to 5C are schematic views showing a light emitting module, and FIG. 5A is a perspective view showing the exterior of the light emitting module, and the light emitting module 800 includes a mount 502, an optoelectronic device (not shown), and a plurality of lenses 504 and 506 , 508 and 510) and two power supply terminals 512 and 514. The light emitting module 800 may be connected to a light emitting unit 540 to be described later.

도 5b~도 5c는 발광모듈(800)을 나타낸 단면도이고, 그 중 도 5c는 도 5b의 E 영역 확대도이다. 마운트(502)는 상부 마운트(503) 및 하부 마운트(501)를 포함할 수 있고, 하부 마운트(501)의 표면은 상부 마운트(503)와 접촉할 수 있다. 렌즈(504) 및 렌즈(508)는 상부 마운트(503) 상에 형성된다. 상부 마운트(503)는 적어도 하나의 관통홀(515)을 형성할 수 있고, 본 발명 실시예에 따라 형성된 광전 소자(300) 또는 기타 실시예의 광전소자(미도시)는 상기 관통홀(515)에 형성되어 하부 마운트(501)와 접촉할 수 있고, 또한 고무 재료(521)에 의해 감싸진다. 고무 재료(521) 상에 렌즈(508)가 있고, 고무 재료(521)의 재료는 실리콘 수지, 에폭시 수지 또는 기타 재료일 수 있다. 일 실시예에서 관통홀(515)의 두 측벽 상에 반사층을 형성하여 발광 효율을 증가시킬 수 있다. 하부 마운트(501)의 하부 표면에 금속층(517)을 형성하여 방열 효율을 향상시킬 수 있다. 5B to 5C are cross-sectional views showing the light emitting module 800, of which FIG. 5C is an enlarged view of area E of FIG. 5B. The mount 502 may include an upper mount 503 and a lower mount 501, and a surface of the lower mount 501 may contact the upper mount 503. The lens 504 and the lens 508 are formed on the upper mount 503. The upper mount 503 may form at least one through hole 515, and the photoelectric device 300 formed according to the embodiment of the present invention or the photoelectric device (not shown) of other embodiments may be formed in the through hole 515. It is formed so that it can contact the lower mount 501 and is also wrapped by a rubber material 521. There is a lens 508 on the rubber material 521, and the material of the rubber material 521 may be a silicone resin, an epoxy resin, or other material. In an exemplary embodiment, light emission efficiency may be increased by forming reflective layers on two sidewalls of the through hole 515. A metal layer 517 may be formed on the lower surface of the lower mount 501 to improve heat dissipation efficiency.

도 6a~도 6b는 광원 발생 장치를 나타낸 개략도(900)이고, 광원 발생 장치(900)는 발광 모듈(800), 발광 유닛(540), 발광 모듈(800)에 전류를 공급하는 전기 공급 시스템(미도시) 및 전기 공급 시스템을 제어하는 제어소자(미도시)를 포함할 수 있다. 광원 발생 장치(900)는 가로등, 차등 또는 실내 조명 광원과 같은 조명 장치일 수 있고, 교통 신호 또는 평면 디스플레이 백라이트 모듈의 백라이트 광원일 수도 있다. 6A to 6B are schematic diagrams 900 illustrating a light source generating device, and the light source generating device 900 is an electricity supply system for supplying current to the light emitting module 800, the light emitting unit 540, and the light emitting module 800 ( (Not shown) and a control element (not shown) for controlling the electricity supply system. The light source generating device 900 may be a lighting device such as a street light, a differential lamp, or an indoor lighting source, and may be a traffic signal or a backlight light source of a flat display backlight module.

도 7은 전구를 나타낸 개략도이다. 전구(1000)는 하우징(921), 렌즈(922), 조명 모듈(924), 지지 프레임(925), 라디에이터(926), 연결부(927) 및 전기 접속부(928)를 포함한다. 조명 모듈(924)은 마운트(923)를 포함하고, 마운트(923) 상에 적어도 하나의 상기 실시예의 광전 소자(300) 또는 기타 실시예의 광전 소자(미도시)를 포함한다. 7 is a schematic diagram showing a light bulb. The light bulb 1000 includes a housing 921, a lens 922, a lighting module 924, a support frame 925, a radiator 926, a connection part 927, and an electrical connection part 928. The lighting module 924 includes a mount 923 and includes at least one photoelectric device 300 of the above embodiment or a photoelectric device (not shown) of other embodiments on the mount 923.

구체적으로 말하자면, 기판(30)은 성장 및/또는 탑재 기초이다. 후보 재료로는 도전 기판 또는 비도전 기판, 투광 기판 또는 비투광 기판을 포함할 수 있다. 도전 기판 재료는 게르마늄(Ge), 비화갈륨(GaAs), 인화인듐(InP), 탄화규소(SiC), 규소(Si), 산화리튬알루미늄(LiAlO₂), 산화아연(ZnO), 질화갈륨(GaN), 질화알루미늄(AlN) 금속일 수 있다. 투광 기판 재료는 사파이어(Sapphire), 산화리튬알루미늄(LiAlO₂), 산화아연(ZnO), 질화갈륨(GaN), 유리, 다이아몬드, CVD 다이아몬드, 다이아몬드상 카본(Diamond-Like Carbon; DLC), 첨정석(spinel, MgAl₂O₄), 산화알루미늄(Al₂O₃), 산화규소(SiO_X) 및 산화리튬갈륨(LiGaO₂)일 수 있다. Specifically, the substrate 30 is a growth and/or mounting basis. The candidate material may include a conductive substrate or a non-conductive substrate, a transparent substrate, or a non-transmissive substrate. Conductive substrate materials are germanium (Ge), gallium arsenide (GaAs), indium phosphide (InP), silicon carbide (SiC), silicon (Si), lithium aluminum oxide (LiAlO ₂ ), zinc oxide (ZnO), gallium nitride (GaN) ), aluminum nitride (AlN) metal. Translucent substrate materials are sapphire, lithium aluminum oxide (LiAlO ₂ ), zinc oxide (ZnO), gallium nitride (GaN), glass, diamond, CVD diamond, diamond-like carbon (DLC), spinel (spinel, MgAl ₂ O ₄ ), aluminum oxide (Al ₂ O ₃ ), silicon oxide (SiO _X ), and lithium gallium oxide (LiGaO ₂ ).

에피텍셜적층(31)은 제1 반도체층(311), 활성층(312), 및 제2 반도체층(313)을 포함한다. 제1 반도체층(311) 및 제2 반도체층(313)은 예를 들면 클래딩층(cladding layer) 또는 구속층(confinement layer)이고, 단일 또는 다층 구조일 수 있다. 상기 제1 반도체층(311)과 제2 반도체층(313)은 전기적 특성, 극성 또는 도펀트가 서로 다르고, 그 전기적 특성은 p형, n형 및 i형 중 적어도 임의의 2개의 조합에서 선택될 수 있고, 각각 전자, 정공을 제공하여, 전자, 정공으로 하여금 활성층(312)에서 결합하여 발광하게 한다. 제1 반도체층(311), 활성층(312) 및 제2 반도체층(313)의 재료는 Ⅲ-Ⅴ족 반도체 재료를 포함할 수 있으며, 예를 들면Al_xIn_yGa_(1-x-y)N 또는 Al_xIn_yGa_(1-x-y)P이고, 여기서 0≤x, y≤1；(x+y)≤1이다. 활성층(312)의 재료에 따라, 에피텍셜적층은 파장이 610nm 내지 650nm 사이에 있는 적색광, 파장이 530nm 내지 570nm 사이에 있는 녹색광, 파장이 450nm 내지 490nm 사이에 있는 청색광 또는 파장이 400nm보다 작은 자외선을 방출한다. The epitaxial stacked layer 31 includes a first semiconductor layer 311, an active layer 312, and a second semiconductor layer 313. The first semiconductor layer 311 and the second semiconductor layer 313 are, for example, a cladding layer or a confinement layer, and may have a single or multilayer structure. The first semiconductor layer 311 and the second semiconductor layer 313 have different electrical characteristics, polarities, or dopants, and their electrical characteristics may be selected from a combination of at least any two of p-type, n-type and i-type. And, by providing electrons and holes, respectively, electrons and holes are combined in the active layer 312 to emit light. Materials of the first semiconductor layer 311, the active layer 312, and the second semiconductor layer 313 may include a III-V group semiconductor material, for example, Al _x In _y Ga _(1-xy) N or Al _x In _y Ga _(1-xy) P, where 0≦x, y≦1; (x+y)≦1. Depending on the material of the active layer 312, the epitaxial layer may be used for red light having a wavelength between 610 nm and 650 nm, green light having a wavelength between 530 nm and 570 nm, blue light having a wavelength between 450 nm and 490 nm, or ultraviolet light having a wavelength less than 400 nm. Emit

본 발명의 다른 한 실시예에서, 광전소자(300, 400, 500, 600, 700, 700')는 에피텍셜 소자 또는 발광 다이오드일 수 있고, 그 발광 주파수 스펙트럼은 에피텍셜적층의 단일 또는 복수 층의 물리 또는 화학 요소를 변화시켜 조절할 수 있다. 이 단일 또는 복수 층의 에피텍셜적층 재료는 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 질소(N), 아연(Zn) 및 산소(O)로 이루어진 군에서 선택될 수 있다. 활성층(312)의 구조는 예를 들면 싱글 헤테로 구조(single heterostructure; SH), 더블사이드 헤테로 구조(double-side double heterostructure; DDH) 또는 다중 양자 우물(multi-quantum well; MQW) 구조이다. 또한, 활성층(312)의 양자 우물의 로그를 조절하면 발광 파장을 변화시킬 수 있다. In another embodiment of the present invention, the photoelectric device (300, 400, 500, 600, 700, 700') may be an epitaxial device or a light-emitting diode, and the emission frequency spectrum is a single or multiple layers of an epitaxial stack. It can be controlled by changing physical or chemical factors. This single or multiple layer epitaxial laminate material is selected from the group consisting of aluminum (Al), gallium (Ga), indium (In), phosphorus (P), nitrogen (N), zinc (Zn) and oxygen (O). Can be. The structure of the active layer 312 is, for example, a single heterostructure (SH), a double-side double heterostructure (DDH), or a multi-quantum well (MQW) structure. In addition, the emission wavelength can be changed by adjusting the logarithm of the quantum well of the active layer 312.

본 발명의 일 실시예에서, 제1 반도체층(311)과 기판(20) 사이에 버퍼층(buffer layer, 미도시)을 선택적으로 더 포함할 수 있다. 이 버퍼층은 두 가지 재료 시스템의 사이에 개재되어, 기판(30)의 재료 시스템을 제1 반도체층(311)으로 "전이"시키는 재료 시스템이다. 발광 다이오드의 구조에 있어서, 버퍼층은 두 재료 사이의 격자 부정합을 감소시키는 재료층이다. 다른 한편으로 버퍼층은 두 가지 재료 또는 두 개로 분리된 구조를 결합시키기 위한 단일 또는 다중 구조로서 버퍼층의 재료는 유기 재료, 무기 재료, 금속 및 반도체 등에서 선택될 수 있으며, 그 구조는 반사층, 열전도층, 도전층, 저항 접촉(ohmic contact)층, 변형 저항층, 응력 완화(stress release)층, 응력 조절(stress adjustment)층, 접합(bonding)층, 파장 변환층, 및 기계 고정 구조 등에서 선택될 수 있다. 일 실시예에서, 이 버퍼층의 재료는 질화알루미늄 또는 질화갈륨에서 선택될 수 있고, 버퍼층은 스퍼터링 또는 원자층 증착(Atomic Layer Deposition, ALD)의 방식으로 형성될 수 있다. In an embodiment of the present invention, a buffer layer (not shown) may be optionally further included between the first semiconductor layer 311 and the substrate 20. This buffer layer is a material system that is interposed between the two material systems and "transfers" the material system of the substrate 30 to the first semiconductor layer 311. In the structure of the light emitting diode, the buffer layer is a material layer that reduces lattice mismatch between the two materials. On the other hand, the buffer layer is a single or multiple structure for combining two materials or a structure separated by two, and the material of the buffer layer may be selected from organic materials, inorganic materials, metals and semiconductors, and the structure may be a reflective layer, a heat conductive layer, It may be selected from a conductive layer, an ohmic contact layer, a strain resistance layer, a stress release layer, a stress adjustment layer, a bonding layer, a wavelength conversion layer, and a mechanical fixing structure. . In one embodiment, the material of this buffer layer may be selected from aluminum nitride or gallium nitride, and the buffer layer may be formed by sputtering or atomic layer deposition (ALD).

제2 반도체층(313)과 제2 전기적 전극(33) 사이에 접촉층(미도시)을 선택적으로 더 형성할 수 있다. 구체적으로 말하자면, 접촉층은 광학층, 전기층, 또는 이들의 조합일 수 있다. 여기서 "변화"는 전자파 방사선 또는 광선의 적어도 어느 하나의 광학적 특성을 변화시키는 것을 말하며, 상기 특성은 주파수, 파장, 강도, 플럭스량, 효율, 색온, 연색 지수(rendering index), 라이트 필드(light field) 및 가시각도(angle of view)를 포함하나 이에 한정되지 않는다. 전기층은 접촉층의 임의의 대향측 사이의 전압, 저항, 전류, 전기용량 중 적어도 하나의 수치, 밀도, 분포에 변화가 발생하거나 변화가 발생할 추세를 갖게 할 수 있다. 접촉층의 구성 재료는 산화물, 도전 산화물, 투명 산화물, 50% 또는 그 이상의 투과율을 갖는 산화물, 금속, 상대적으로 투광하는 금속, 50% 또는 그 이상의 투과율을 갖는 금속, 유기질, 무기질, 형광체, 인광체, 세라믹스, 반도체, 도핑 반도체, 및 무도핑 반도체 중 적어도 하나를 포함한다. 일부 응용에서, 접촉층의 재료는 산화인듐주석, 산화카드뮴주석, 산화안티몬주석, 산화인듐아연, 산화아연알루미늄 및 산화아연주석 중 적어도 하나이다. 상대적으로 투광하는 금속일 경우, 그 두께는 대략 0.005㎛~0.6㎛이다. A contact layer (not shown) may be selectively formed between the second semiconductor layer 313 and the second electrical electrode 33. Specifically, the contact layer may be an optical layer, an electric layer, or a combination thereof. Here, "change" refers to changing at least one optical property of electromagnetic radiation or light rays, and the properties are frequency, wavelength, intensity, amount of flux, efficiency, color temperature, rendering index, light field ) And the angle of view, but are not limited thereto. The electric layer may have a change or a trend in which a change occurs in at least one value, density, and distribution of voltage, resistance, current, and capacitance between any opposite sides of the contact layer. The material of the contact layer is an oxide, a conductive oxide, a transparent oxide, an oxide having a transmittance of 50% or more, a metal, a relatively light-transmitting metal, a metal having a transmittance of 50% or more, an organic material, an inorganic material, a phosphor, a phosphor, It includes at least one of ceramics, semiconductors, doped semiconductors, and non-doped semiconductors. In some applications, the material of the contact layer is at least one of indium tin oxide, cadmium tin oxide, antimony tin oxide, indium zinc oxide, zinc aluminum oxide, and zinc tin oxide. In the case of a relatively light-transmitting metal, its thickness is approximately 0.005 μm to 0.6 μm.

이상의 각 도면 및 설명은 단지 특정 실시예에만 대응되나, 각 실시예에서 설명하였거나 또는 개시된 소자, 실시방식, 설계원칙 및 기술 원리는 서로 명백하게 충돌, 모순되거나, 또는 공동으로 실시하기 어려운 것을 제외하고, 필요에 따라 임의로 참고, 교체, 조합, 조절 또는 병합할 수 있다. 본 발명은 위에서 설명한 바와 같으나, 본 발명의 범위, 실시 순서 또는 사용한 재료와 제조 공정 및 방법은 이에 한정되지 않는다. 본 발명에 대한 각종 수식 또는 변경은 모두 본 발명의 정신과 범위를 벗어나지 않는다.Each of the drawings and description above corresponds only to a specific embodiment, except that the elements, implementation methods, design principles and technical principles described or disclosed in each embodiment clearly conflict, contradict each other, or are difficult to jointly implement, It can be referenced, replaced, combined, adjusted or merged arbitrarily as needed. The present invention is as described above, but the scope, order of implementation, or materials and manufacturing processes and methods used are not limited thereto. Any various formulas or modifications to the present invention do not depart from the spirit and scope of the present invention.

100, 200, 300, 400, 500, 600, 700, 700' : 광전소자
10: 투명기판
12: 반도체적층
14, E1,E2: 전극
30: 기판
U: 광전소자 유닛
31: 에피택셜적층
311: 제1 반도체층
312: 활성층
313: 제2 반도체층
S: 트렌치
341: 제1 절연층
342: 제2 절연층
3421: 제1 개구
3422: 제2 개구
3423: 제3 개구
3424: 제4 개구
3425: 제5 개구
321: 제1의 제1 전기적 전극
322: 제2의 제1 전기적 전극
323: 제3의 제1 전기적 전극
324: 제4의 제1 전기적 전극
33: 제2 전기적 전극
35: 제3 전극
B1: 제1 긴 변
B3: 제2 긴 변
B4: 제1 짧은 변
351: 긴 형상의 연장부(연신부)
R: 노치
36: 제4 전극
800: 발광모듈
501: 하부 마운트
502: 마운트
503: 상부 마운트
504, 506, 508, 510: 렌즈
512, 514: 전원 공급 단말
515: 관통홀
519: 반사층
521: 고무 재료
540: 하우징
900: 광원발생장치
1000: 전구
700: 광전소자
721: 하우징
722: 렌즈
724: 조명모듈
725: 지지 프레임
726: 라디에이터
727: 연결부
728: 전기 접속부
ABC: 방향
D1: 거리
H1, H2: 높이100, 200, 300, 400, 500, 600, 700, 700': photoelectric device
10: transparent substrate
12: semiconductor lamination
14, E1, E2: electrode
30: substrate
U: photoelectric device unit
31: epitaxial lamination
311: first semiconductor layer
312: active layer
313: second semiconductor layer
S: trench
341: first insulating layer
342: second insulating layer
3421: first opening
3422: second opening
3423: third opening
3424: fourth opening
3425: fifth opening
321: first first electrical electrode
322: second first electrical electrode
323: third first electrical electrode
324: fourth first electrical electrode
33: second electrical electrode
35: third electrode
B1: first long side
B3: second long side
B4: first short side
351: elongated extended portion (elongated portion)
R: notch
36: fourth electrode
800: light-emitting module
501: lower mount
502: mount
503: upper mount
504, 506, 508, 510: lens
512, 514: power supply terminal
515: through hole
519: reflective layer
521: rubber material
540: housing
900: light source generator
1000: light bulb
700: photoelectric device
721: housing
722: lens
724: lighting module
725: support frame
726: radiator
727: connection
728: electrical connection
ABC: Direction
D1: distance
H1, H2: height

Claims

광전소자에 있어서,
에피택셜적층, 제1 절연층, 제3 전극, 제2 절연층 및 복수의 제4 전극을 포함하고,
상기 에피택셜적층은 제1 반도체층, 상기 제1 반도체층 상에 형성된 활성층, 및 상기 활성층 상에 형성된 제2 반도체층을 포함하고;
상기 제1 반도체층은 복수의 경계를 포함하고,
상기 복수의 경계의 서로 인접한 두 개의 경계는 상기 제1 반도체층의 코너를 구성하며;
상기 제1 반도체층은 상기 복수의 경계와 인접한 노출된 영역을 포함하여, 상기 활성층 및 상기 제2 반도체층에 의해 커버되지 않으며;
상기 제1 절연층은 상기 에피택셜적층 상에 형성되며, 상기 노출된 영역에 위치하는 복수의 제1 개구를 포함하고;
상기 제3 전극은 상기 에피택셜적층 상에 형성되며, 상기 복수의 제1 개구를 통해 상기 제1 반도체층에 전기적으로 연결되고, 상기 제3 전극은 복수의 연장부를 포함하며;
상기 제2 절연층은 상기 제2 반도체층 상에 형성되는 복수의 제2 개구를 포함하고;
상기 복수의 제4 전극은 상기 제2 반도체층 상에 형성되며, 상기 복수의 제2 개구를 통해 상기 제2 반도체층에 전기적으로 연결되고;
상기 복수의 연장부 중의 하나는 상기 복수의 제4 전극 사이에 위치하는,
광전소자.In the photoelectric device,
Including an epitaxial laminate, a first insulating layer, a third electrode, a second insulating layer, and a plurality of fourth electrodes,
The epitaxial stacked layer includes a first semiconductor layer, an active layer formed on the first semiconductor layer, and a second semiconductor layer formed on the active layer;
The first semiconductor layer includes a plurality of boundaries,
Two borders adjacent to each other of the plurality of borders constitute a corner of the first semiconductor layer;
The first semiconductor layer includes exposed regions adjacent to the plurality of boundaries, and is not covered by the active layer and the second semiconductor layer;
The first insulating layer is formed on the epitaxial stacked layer and includes a plurality of first openings positioned in the exposed area;
The third electrode is formed on the epitaxial stack, is electrically connected to the first semiconductor layer through the plurality of first openings, and the third electrode includes a plurality of extensions;
The second insulating layer includes a plurality of second openings formed on the second semiconductor layer;
The plurality of fourth electrodes are formed on the second semiconductor layer, and are electrically connected to the second semiconductor layer through the plurality of second openings;
One of the plurality of extensions is located between the plurality of fourth electrodes,
Photoelectric device.

제1항에 있어서,
상기 제2 절연층은 상기 제3 전극 및 제4 전극 사이에 형성되는, 광전소자. The method of claim 1,
The second insulating layer is formed between the third electrode and the fourth electrode, the photoelectric device.

제1항에 있어서,
상기 복수의 연장부는 노치가 형성되는, 광전소자. The method of claim 1,
The photoelectric device, wherein the plurality of extension portions are notched.

제1항에 있어서,
상기 제1 반도체층 상에 형성되어 상기 제2 반도체층에 의해 둘러싸이는 트렌치를 더 포함하는, 광전소자. The method of claim 1,
The photoelectric device further comprising a trench formed on the first semiconductor layer and surrounded by the second semiconductor layer.

제4항에 있어서,
상기 복수의 연장부는 상기 복수의 트렌치 상에 위치하여 상기 복수의 트렌치를 통해 상기 제1 반도체층에 전기적으로 연결되는, 광전소자. The method of claim 4,
The plurality of extensions are positioned on the plurality of trenches and are electrically connected to the first semiconductor layer through the plurality of trenches.

제4항에 있어서,
상기 에피택셜적층은 표면을 포함하며, 상기 복수의 트렌치는 복수의 측벽을 포함하며 상기 제1 절연층은 상기 표면 및 복수의 측벽 상에 형성되는, 광전소자. The method of claim 4,
The epitaxial layered layer includes a surface, the plurality of trenches includes a plurality of sidewalls, and the first insulating layer is formed on the surface and a plurality of sidewalls.

제1항에 있어서,
상기 제3 전극은 은(Ag), 동(Cu), 크롬(Cr), 알루미늄(Al), 티타늄(Ti), 백금(Pt), 니켈(Ni), 주석(Sn), 이들의 합금 또는 적층 조합을 포함하는, 광전소자.The method of claim 1,
The third electrode is silver (Ag), copper (Cu), chromium (Cr), aluminum (Al), titanium (Ti), platinum (Pt), nickel (Ni), tin (Sn), alloys or laminates thereof Photoelectric device comprising a combination.

제1항에 있어서,
상기 제4 전극은 금 (Au), 구리 (Cu), 니켈 (Ni), 주석 (Sn) 등, 이들의 합금 또는 적층 조합을 포함하는, 광전소자. The method of claim 1,
The fourth electrode includes gold (Au), copper (Cu), nickel (Ni), tin (Sn), and the like, and an alloy or stacked combination thereof.

제1항에 있어서,
위에서 보면, 상기 제4 전극의 위에서 본 면적은 상기 제3 전극의 위에서 본 면적보다 작은, 광전소자.The method of claim 1,
When viewed from above, an area viewed from above of the fourth electrode is smaller than an area viewed from above of the third electrode.

제1항에 있어서,
상기 제3 전극의 한 경계와 상기 제4 전극의 한 경계 사이의 최소거리는 50μm보다 큰, 광전소자.The method of claim 1,
A photoelectric device, wherein a minimum distance between one boundary of the third electrode and one boundary of the fourth electrode is greater than 50 μm.