KR20200098750A - 표시 장치 - Google Patents

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KR20200098750A
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KR
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semiconductor layer
channel region
gate
disposed
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KR1020190015474A
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임기주
김태영
김효중
박종우
최영태
황현철
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 표시 장치는 기판; 상기 기판 상에 배치된 게이트 패턴; 상기 기판 상에 배치되고 상기 게이트 패턴과 두께 방향으로 중첩하는 채널 영역을 포함하는 산화물 반도체층; 및 상기 게이트 패턴의 상부에 배치된 절연막으로서 상기 다수 캐리어 보조 이온을 포함하는 절연막을 포함하고, 상기 게이트 패턴은 상기 산화물 반도체층의 상기 채널 영역과 비중첩하는 영역에서 내부에 형성된 복수의 게이트 홀을 포함하며, 상기 산화물 반도체층의 상기 채널 영역은 다수 캐리어 보조 이온을 포함한다.

Description

표시 장치{Display device}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다. 그 중 유기 발광 표시 장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기 발광 소자를 이용하여 영상을 표시한다. 유기 발광 표시 장치는 유기 발광 소자에 구동 전류를 제공하는 복수의 트랜지스터를 포함한다
본 발명이 해결하고자 하는 과제는 반도체층의 채널 영역의 캐리어 보조 이온의 농도가 균일한 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 윈도우 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판; 상기 기판 상에 배치된 게이트 패턴; 상기 기판 상에 배치되고 상기 게이트 패턴과 두께 방향으로 중첩하는 채널 영역을 포함하는 산화물 반도체층; 및 상기 게이트 패턴의 상부에 배치된 절연막으로서 상기 다수 캐리어 보조 이온을 포함하는 절연막을 포함하고, 상기 게이트 패턴은 상기 산화물 반도체층의 상기 채널 영역과 비중첩하는 영역에서 내부에 형성된 복수의 게이트 홀을 포함하며, 상기 산화물 반도체층의 상기 채널 영역은 다수 캐리어 보조 이온을 포함한다.
상기 절연막은 SiNx를 포함하고, 상기 다수 캐리어 보조 이온을 상기 복수의 게이트 홀을 통해 상기 산화물 반도체층의 상기 채널 영역에 제공하도록 구성될 수 있다.
상기 다수 캐리어 보조 이온은 수소 이온을 포함할 수 있다.
상기 산화물 반도체층은 상기 채널 영역의 주변에 배치된 소스 영역, 및 상기 채널 영역을 사이에 두고 상기 소스 영역과 이격된 드레인 영역을 더 포함할 수 있다.
상기 소스 영역, 및 상기 드레인 영역은 상기 게이트 패턴과 두께 방향으로 비중첩할 수 있다.
상기 소스 영역, 및 상기 드레인 영역의 상기 다수 캐리어 보조 이온의 농도는 상기 채널 영역의 상기 다수 캐리어 보조 이온의 농도보다 클 수 있다.
상기 게이트 패턴 상에 배치된 소스 전극, 및 드레인 전극을 더 포함하고, 상기 소스 전극은 상기 소스 영역과 콘택하고, 상기 드레인 전극은 상기 드레인 영역과 콘택하며, 상기 산화물 반도체층, 상기 게이트 패턴, 상기 소스 전극, 및 상기 드레인 전극은 트랜지스터를 구성할 수 있다.
발광 다이오드를 더 포함하되, 상기 트랜지스터는 상기 발광 다이오드에 구동 전류를 전달하는 구동 트랜지스터를 포함할 수 있다.
상기 채널 영역의 상기 다수 캐리어 보조 이온의 농도는 균일할 수 있다.
상기 채널 영역의 상기 다수 캐리어 보조 이온의 최소 농도는 상기 다수 캐리어 보조 이온의 최대 농도의 0.9 이내일 수 있다.
상기 복수의 게이트 홀은 상기 게이트 패턴에 의해 완전히 둘러싸이고, 상기 게이트 패턴의 표면으로부터 상기 게이트 패턴을 관통할 수 있다.
상기 복수의 게이트 홀은 상기 산화물 반도체층의 상기 채널 영역의 연장 방향을 따라 배열될 수 있다.
상기 게이트 패턴은 상기 산화물 반도체층의 상기 채널 영역과 중첩하는 영역을 사이에 두고 이격 배치된 제1 게이트 패턴 영역, 및 제2 게이트 패턴 영역을 포함하고, 상기 게이트 홀은 상기 제1 게이트 패턴 영역, 및 상기 제2 게이트 패턴 영역에 배치될 수 있다.
상기 복수의 게이트 홀의 배치 밀도는 상기 산화물 반도체층의 상기 채널 영역의 중심부에 가까워질수록 클 수 있다.
상기 게이트 패턴의 상기 복수의 게이트 홀은 상기 산화물 반도체층의 상기 채널 영역과 중첩하는 영역에 더 배치될 수 있다.
상기 채널 영역과 중첩하는 영역에 배치된 상기 복수의 게이트 홀의 배치 밀도는 상기 채널 영역과 비중첩하는 영역에 배치된 상기 복수의 게이트 홀의 배치 밀도보다 작을 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 기판; 상기 기판 상에 배치된 게이트 패턴; 상기 기판 상에 배치되고 상기 게이트 패턴과 두께 방향으로 중첩하는 채널 영역을 포함하는 산화물 반도체층; 및 상기 게이트 패턴의 상부에 배치된 절연막을 포함하고, 상기 게이트 패턴은 상기 산화물 반도체층의 상기 채널 영역과 비중첩하는 영역에서 내부에 형성된 복수의 게이트 홀을 포함하며, 상기 절연막은 다수 캐리어 보조 이온을 상기 복수의 게이트 홀을 통해 상기 산화물 반도체층의 상기 채널 영역에 제공하도록 구성되되, 상기 산화물 반도체층의 상기 채널 영역의 상기 다수 캐리어 보조 이온의 농도는 균일할 수 있다.
상기 다수 캐리어 보조 이온은 수소 이온을 포함하고, 상기 채널 영역의 상기 수소 이온의 최소 농도는 상기 수소 이온의 최대 농도의 0.9 이내일 수 있다.
상기 게이트 패턴의 상기 복수의 게이트 홀은 상기 산화물 반도체층의 상기 채널 영역과 중첩하는 영역에 더 배치될 수 있다.
상기 채널 영역과 중첩하는 영역에 배치된 상기 복수의 게이트 홀의 배치 밀도는 상기 채널 영역과 비중첩하는 영역에 배치된 상기 복수의 게이트 홀의 배치 밀도보다 작을 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따르면 반도체층의 채널 영역의 캐리어 보조 이온의 농도가 균일한 표시 장치를 제공할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 블록도이다.
도 2는 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 3은 일 실시예에 따른 표시 장치의 일 화소의 산화물 반도체층 및 게이트 패턴들을 나타낸 레이아웃도이다.
도 4는 도 3의 Ⅳ-Ⅳ' 선을 따라 자른 단면도이다.
도 5는 도 4의 A 영역 및 B 영역을 확대한 도면이다.
도 6은 도 4의 Ⅵ-Ⅵ' 선을 따라 자른 단면도이다.
도 7은 도 6의 C 영역을 확대한 도면이다.
도 8은 일 실시예에 따른 게이트 전극 및 산화물 반도체층의 채널 영역을 나타내는 평면도이다.
도 9는 일 트랜지스터의 채널 길이에 따른 문턱 전압(Vth)은 보여주는 그래프이다.
도 10은 다른 실시예에 따른 표시 장치의 일 화소의 산화물 반도체층 및 게이트 패턴들을 나타낸 레이아웃도이다.
도 11은 도 10의 단면도이다.
도 12(a) 및 도 12(b)는 또 다른 실시예에 따른 표시 장치의 일 화소의 산화물 반도체층 및 게이트 패턴들을 나타낸 레이아웃도이다.
도 13은 또 다른 실시예에 따른 표시 장치의 일 화소의 산화물 반도체층 및 게이트 패턴들을 나타낸 레이아웃도이다.
도 14는 또 다른 실시예에 따른 표시 장치의 일 화소의 산화물 반도체층 및 게이트 패턴들을 나타낸 레이아웃도이다.
도 15는 또 다른 실시예에 따른 표시 장치의 일 화소의 산화물 반도체층 및 게이트 패턴들을 나타낸 레이아웃도이다.
도 16은 도 15의 단면도이다.
도 17은 또 다른 실시예에 따른 표시 장치의 일 화소의 산화물 반도체층 및 게이트 패턴들을 나타낸 레이아웃도이다.
도 18은 또 다른 실시예에 따른 표시 장치의 일 화소의 산화물 반도체층 및 게이트 패턴들을 나타낸 레이아웃도이다.
도 19는 도 18의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다. 이하에서는 표시 장치로서 유기 발광 표시 장치를 예로 들어 설명하기로 한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 블록도이다.
표시 장치(1)는 예를 들어, 유기 발광 표시 장치가 적용될 수 있다. 이하의 실시예에서는 표시 장치(1)로서 유기 발광 표시 장치가 적용된 경우를 예시하지만, 이에 제한되지 않고, 액정 디스플레이 장치(LCD), 퀀텀닷 유기 발광 표시 장치(QD-OLED), 퀀텀닷 액정 디스플레이 장치(QD-LCD), 퀀텀 나노 발광 표시 장치(QNED), 마이크로 엘이디 장치(Micro LED) 등 다른 종류의 표시 장치가 적용될 수도 있다.
도 1을 참조하면, 표시 장치(1)는 복수의 화소(10)를 포함하는 표시 영역(DA), 주사 구동부(20), 데이터 구동부(30), 발광 제어 구동부(40), 및 제어부(50)를 포함한다. 제어부(50)는 주사 구동부(20), 데이터 구동부(30), 및 발광 제어 구동부(40)를 제어하는 기능을 한다.
표시 영역(DA)은 복수의 주사 라인(SL11~SL1n, SL21~SL2n)(n은 2이상 정수), 복수의 데이터 라인(DL1~DLm)(m은 2이상 정수), 및 복수의 발광 제어 라인(EL1~ELn)의 교차부에 위치되어, 행렬 형태로 배열된 복수의 화소(10)들을 포함한다.
복수의 주사 라인(SL11~SL1n, SL21~SL2n) 및 복수의 발광 제어 라인(EL1~ELn)은 행 방향으로 연장되고, 복수의 데이터 라인(DL1~DLm)은 열 방향으로 연장될 수 있다. 행 방향과 열 방향은 서로 바뀔 수도 있다. 초기화 전압 공급 라인은 행별로 분지되어 행 방향으로 연장되고, 제1 전원 전압의 공급 라인은 열별로 분지되어 열 방향으로 연장될 수 있다. 그러나, 이에 제한되는 것은 아니고, 초기화 전압 공급 라인과 제1 전원 전압의 공급 라인의 연장 방향은 다양하게 변형 가능하다.
예시적인 화소인 1행 1열의 화소에는 2개의 주사 라인(SL11, SL21), 1개의 데이터 라인(DL1), 1개의 발광 제어 라인(EML), 1개의 초기화 전압 공급 라인 및 1개의 제1 전원 전압의 공급 라인이 지날 수 있다. 다른 화소도 마찬가지의 배선이 지날 수 있다. 다만, 이에 제한되지 않고 화소인 1행 1열의 화소에는 3개의 주사 라인이 지나갈 수도 있다.
주사 구동부(20)는 복수의 주사 라인(SL11~SL1n, SL21~SL2n)을 통해 각 화소에 두 개의 주사 신호를 생성하여 전달한다. 즉, 주사 구동부(20)는 제1 주사 라인(SL11~SL1n), 및 제2 주사 라인(SL21~SL2n)으로 주사 신호를 순차적으로 공급한다.
데이터 구동부(30)는 복수의 데이터 라인(DL1 내지 DLm)을 통해 각 화소(10)에 데이터 신호를 전달한다. 데이터 신호는 제2 주사 라인(SL21~SL2n)으로 제2 주사 신호가 공급될 때마다 상기 제2 주사 신호에 의해 선택된 화소(10)로 공급된다.
발광 제어 구동부(40)는 복수의 발광 제어 라인(EML1 내지 EMLn)을 통해 각 화소(10)에 발광 제어 신호를 생성하여 전달한다. 상기 발광 제어 신호는 화소(10)의 발광 시간을 제어한다. 발광 제어 구동부(40)는 주사 구동부(20)가 상기 주사 신호뿐만 아니라 상기 발광 제어 신호를 생성하는 경우, 또는 화소(10)의 내부 구조에 따라 생략될 수도 있다.
제어부(50)는 외부에서 전달되는 복수의 영상 신호(R, G, B)를 복수의 영상 데이터 신호(DR, DG, DB)로 변경하여 데이터 구동부(30)에 전달한다. 또한 제어부(50)는 수직동기신호(Vsync), 수평동기신호(Hsync), 및 클럭신호(MCLK)를 전달받아 주사 구동부(20), 데이터 구동부(30), 및 발광 제어 구동부(40)의 구동을 제어하기 위한 제어 신호를 생성하여 각각에 전달한다. 즉, 제어부(50)는 주사 구동부(20)를 제어하는 주사 구동 제어 신호(SCS), 데이터 구동부(30)를 제어하는 데이터 구동 제어 신호(DCS), 및 발광 제어 구동부(40)를 제어하는 발광 구동 제어 신호(ECS)를 각각 생성하여 전달한다.
복수의 화소(10) 각각은 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS)을 공급받는다. 제1 전원전압(ELVDD)은 소정의 하이 레벨 전압일 수 있고, 제2 전원전압(ELVSS)은 제1 전원전압(ELVDD)보다 낮은 전압일 수 있다.
복수의 화소(10) 각각은 복수의 데이터 라인(DL1 내지 DLm)을 통해 전달된 데이터 신호에 따라 발광 소자로 공급되는 구동 전류에 의해 소정 휘도의 빛을 발광한다.
제1 전원 전압(ELVDD), 제2 전원 전압(ELVSS), 초기화 전압(VINT) 등은 외부 전압원으로부터 공급될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 2를 참조하면, 표시 장치(1)의 일 화소의 회로는 유기 발광 다이오드(OLED), 복수의 트랜지스터(T1~T7) 및 유지 커패시터(Cst)를 포함한다. 일 화소의 회로에는 데이터 신호(DATA), 제1 주사 신호(Gn-1), 제2 주사 신호(Gn), 발광 제어 신호(EM), 제1 전원 전압(ELVDD), 제2 전원 전압(ELVSS), 및 초기화 전압(VINT)이 인가된다.
유기 발광 다이오드(OLED)는 애노드 전극 및 캐소드 전극을 포함한다. 유지 커패시터(Cst)는 제1 전극 및 제2 전극을 포함한다.
복수의 트랜지스터는 제1 내지 제7 트랜지스터(T1~T7)를 포함할 수 있다. 각 트랜지스터(T1~T7)는 게이트 전극, 제1 전극 및 제2 전극을 포함한다. 각 트랜지스터(T1~T7)의 제1 전극과 제2 전극 중 어느 하나는 소스 전극이고 다른 하나는 드레인 전극이 된다.
각 트랜지스터(T1~T7)는 박막 트랜지스터일 수 있다.
이하, 각 구성에 대해 상세히 설명한다.
제1 트랜지스터(T1)의 게이트 전극은 유지 커패시터(Cst)의 제1 전극과 연결된다. 제1 트랜지스터(T1)의 제1 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원 전압(ELVDD)을 인가하는 제1 전원 전압 공급 라인(VDDL)과 연결된다. 제1 트랜지스터(T1)의 제2 전극은 제6 트랜지스터(T6)를 경유하여 유기 발광 다이오드(OLED)의 애노드 전극과 연결된다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(DATA)를 전달받아 유기 발광 다이오드(OLED)에 구동 전류(Id)를 공급한다.
제2 트랜지스터(T2)의 게이트 전극은 제2 주사 신호(Gn)를 인가하는 제2 주사 라인(SLn)과 연결된다. 제2 트랜지스터(T2)의 제1 전극은 데이터 라인(DLm)과 연결된다. 제2 트랜지스터(T2)의 제2 전극은 제1 트랜지스터(T1)의 제1 전극과 연결되어 있으면서 제5 트랜지스터(T5)를 경유하여 제1 전원 전압 공급 라인(VDDL)과 연결된다. 제2 트랜지스터(T2)는 제2 주사 신호(Gn)에 따라 턴온되어 데이터 신호(DATA)를 제1 트랜지스터(T1)의 제1 전극으로 전달하는 스위칭 동작을 수행한다.
제3 트랜지스터(T3)의 게이트 전극은 제1 주사 신호(Gn)를 인가하는 제2 주사 라인(SLn)과 연결된다. 제3 트랜지스터(T3)의 제1 전극은 유지 커패시터(Cst)의 제1 전극과 제1 트랜지스터(T1)의 게이트 전극과 연결되고, 제3 트랜지스터(T3)의 제2 전극은 제1 트랜지스터(T1)의 제2 전극, 및 제6 트랜지스터(T6)의 제1 전극에 연결된다.
제4 트랜지스터(T4)의 게이트 전극은 제1 주사 신호(Gn-1) 단자와 연결된다. 제4 트랜지스터(T4)의 제1 전극은 초기화 전압 공급 라인(ViniL)과 제7 트랜지스터(T7)의 제1 전극과 연결된다. 제4 트랜지스터(T4)의 제2 전극은 제3 트랜지스터(T3)의 제1 전극, 제1 트랜지스터의 게이트 전극, 및 유지 커패시터(Cst)의 제1 전극과 연결된다.
제5 트랜지스터(T5)의 게이트 전극은 발광 제어 신호(EM)를 인가하는 발광 제어 라인(EMLn)과 연결된다. 제5 트랜지스터(T5)의 제1 전극은 제1 전원 전압(ELVDD) 단자와 연결된다. 제5 트랜지스터(T5)의 제2 전극은 제1 트랜지스터(T1)의 제1 전극 및 제2 트랜지스터(T2)의 제2 전극과 연결된다.
제6 트랜지스터(T6)의 게이트 전극은 발광 제어 신호(EM)를 인가하는 발광 제어 라인(EMLn)과 연결된다. 제6 트랜지스터(T6)의 제1 전극은 제1 트랜지스터(T1)의 제2 전극과 연결된다. 제6 트랜지스터(T6)의 제2 전극은 유기 발광 다이오드(OLED)의 애노드 전극과 연결된다.
제5 트랜지스터(T5)와 제6 트랜지스터(T6)는 발광 제어 신호(EM)에 따라 동시에 턴온되고, 그에 따라 유기 발광 다이오드(OLED)에 구동 전류(Id)가 흐르게 된다.
제7 트랜지스터(T7)의 게이트 전극은 제1 주사 신호(Gn-1)를 인가하는 제1 주사 라인(SLn-1)과 연결되고 제7 트랜지스터(T7)의 제1 전극은 유지 커패시터(Cst)의 제1 전극, 및 제4 트랜지스터(T4)의 제1 전극과 연결된다. 제7 트랜지스터(T7)의 제2 전극은 유기 발광 다이오드(OLED)의 애노드 전극, 및 제6 트랜지스터(T6)의 제2 전극과 연결된다.
유지 커패시터(Cst)의 제2 전극은 제1 전원 전압 공급 라인(VDDL)과 연결된다. 유지 커패시터(Cst)의 제1 전극은 제1 트랜지스터(T1)의 게이트 전극, 및 제4 트랜지스터(T3)의 제2 전극에 함께 연결된다. 유기 발광 다이오드(OLED)의 캐소드 전극은 제2 전원 전압(ELVSS) 공급 라인(VSSL)과 연결된다. 유기 발광 다이오드(OLED)는 제1 트랜지스터(T1)로부터 구동 전류(Id)를 전달받아 발광함으로써 화상을 표시한다.
이하, 상술한 화소의 평면 배치 및 단면 구조에 대해 상세히 설명한다.
도 3은 일 실시예에 따른 표시 장치의 일 화소의 산화물 반도체층 및 게이트 패턴들을 나타낸 레이아웃도이고, 도 4는 도 3의 Ⅳ-Ⅳ' 선을 따라 자른 단면도이고, 도 5는 도 4의 A 영역 및 B 영역을 확대한 도면이고, 도 6은 도 4의 Ⅵ-Ⅵ' 선을 따라 자른 단면도이고, 도 7은 도 6의 C 영역을 확대한 도면이고, 도 8은 일 실시예에 따른 게이트 전극 및 산화물 반도체층의 채널 영역을 나타내는 평면도이다. 도 3은 설명의 편의를 위해 표시 장치의 일 화소의 트랜지스터의 구성 중 산화물 반도체층 및 게이트 패턴들만을 도시하였지만, 이외 구성들은 본 기술 분야에 널리 알려져 있으므로, 구체적인 도시 및 설명은 생략하기로 한다.
이하의 실시예에서, 일부의 구성 요소에 대해서는 도 1 및 도 2에서 언급한 구성 요소와 실질적으로 동일하더라도 구성 요소들 간의 배치 및 결합 관계를 용이하게 설명하기 위해 새로운 도면 부호가 부여되었다.
도 3 내지 도 8을 참조하면, 상술한 바와 같이 화소는 복수의 트랜지스터(T1~T7), 유지 커패시터(도 2의 'Cst', 이하 동일), 및 유기 발광 다이오드(도 2의 'OLED', 이하 동일)를 포함한다.
트랜지스터(T1~T7)는 전극을 이루는 도전층, 채널을 형성하는 반도체층 및 절연층을 포함한다. 유지 커패시터(Cst)는 전극을 이루는 도전층들과 도전층들 사이에 배치된 절연층을 포함한다. 유기 발광 다이오드(OLED)는 애노드 전극과 캐소드 전극을 이루는 도전층 및 그 사이에 배치된 유기 발광층을 포함한다. 각 엘리멘트들의 전기적인 연결은 도전층으로 이루어진 배선 및/또는 도전 물질로 이루어진 비아에 의해 이루어질 수 있다. 상술한 도전 물질이나 도전층, 반도체층, 절연층, 유기 발광층 등은 기판(710) 상에 배치된다.
화소의 각 층들은 기판(710), 버퍼층(720), 반도체층(ACT), 제1 절연층(730), 제1 도전층(310), 제2 절연층(740), 제2 도전층(320)의 순서로 배치될 수 있다. 상술한 각 층들은 단일막으로 이루어질 수 있지만, 복수의 막을 포함하는 적층막으로 이루어질 수도 있다. 각 층들 사이에는 다른 층이 더 배치될 수도 있다.
기판(710)은 그 위에 배치되는 각 층들을 지지한다. 유기 발광 표시 장치가 배면 또는 양면 발광형인 경우 투명한 기판이 사용될 수 있다. 유기 발광 표시 장치가 전면 발광형인 경우 투명한 기판뿐만 아니라, 반투명이나 불투명 기판이 적용될 수도 있다.
기판(710)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 상기 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 있다. 기판(710)은 금속 재질의 물질을 포함할 수도 있다.
기판(710)은 리지드(rigid) 기판(710)이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판(710)일 수 있다. 플렉시블 기판을 이루는 물질의 예로 폴리이미드(PI)를 들 수 있지만, 이에 제한되는 것은 아니다.
버퍼층(720)은 기판(710)의 전체 면 상에 배치될 수 있다. 버퍼층(720)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(720)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 버퍼층(720)은 기판(710)의 종류나 공정 조건 등에 따라 생략될 수도 있다.
버퍼층(720) 상에 반도체층(ACT)이 배치될 수 있다. 반도체층(ACT)은 트랜지스터(T1-T7)의 채널을 이룰 수 있다. 반도체층(ACT)은 각 화소별로 서로 분리될 수 있다. 반도체층(ACT)은 평면상 특정한 패턴을 가질 수 있다. 예시된 실시예에서 반도체층(ACT)은 일체로 형성될 수 있다. 몇몇 실시예에서 반도체층(ACT)은 복수의 층에 배치되도록 형성될 수 있지만, 이에 제한되지는 않는다.
반도체층(ACT)은 제1 트랜지스터(T1)의 제1 반도체층(ACT1), 제2 트랜지스터(T2)의 제2 반도체층(ACT2), 제3 트랜지스터(T3)의 제3 반도체층(ACT3), 제4 트랜지스터(T4)의 제4 반도체층(ACT4), 제5 트랜지스터(T5)의 제5 반도체층(ACT5), 제6 트랜지스터(T6)의 제6 반도체층(ACT6), 및 제7 트랜지스터(T7)의 제7 반도체층(ACT7)을 포함할 수 있다.
도 3에 도시된 바와 같이, 반도체층(ACT1-ACT7)은 대체로 열 방향으로 연장된 제1 세로부와 제2 세로부, 대체로 행 방향으로 연장된 가로부, 및 상기 제2 세로부에서 열 방향으로 연장된 절곡부를 포함할 수 있다. 상기 제1 세로부, 상기 제2 세로부, 상기 가로부, 및 는 상기 절곡부는 물리적으로 연결되어 있을 수 있다.
상기 제1 세로부는 화소의 좌측에 인접하여 배치되고, 상기 제2 세로부는 화소의 우측에 인접하여 배치될 수 있다. 상기 제1 세로부와 상기 제2 세로부는 서로 이격되어 배치될 수 있다. 상기 가로부는 상기 제1 세로부와 상기 제2 세로부의 중간 부위를 연결할 수 있다. 본 명세서에서 상기 제1 세로부와 상기 제2 세로부의 "상측 부위"는 평면상 가로부와의 연결부보다 위쪽에 위치하는 부위를, "하측 부위"는 평면상 가로부와의 연결부보다 아래쪽에 위치하는 부위를 각각 지칭할 수 있다. 반도체층(ACT)의 평면 형상은 대략 'H'자 형상과 유사할 수 있다.
제2 반도체층(ACT2)은 상기 제1 세로부의 상기 상측 부위에 배치되고, 제5 반도체층(ACT5)은 상기 제1 세로부 상기 하측 부위에 배치될 수 있다. 제6 반도체층(ACT6)은 상기 제2 세로부의 상기 하측 부위에 배치될 수 있다. 제3 반도체층(ACT3), 제4 반도체층(ACT4), 및 제7 반도체층(ACT7)은 제6 반도체층(ACT6)의 상측에 배치될 수 있다. 제1 반도체층(ACT1)은 상기 가로부에 배치될 수 있다.
반도체층(ACT)의 상기 절곡부는 좌측 행 방향을 따라 형성된 제1 서브 가로부, 상기 제1 서브 가로부에서 상측 열 방향을 따라 형성된 제1 서브 세로부, 상기 제1 서브 세로부에서 우측 행 방향을 따라 형성된 제2 서브 가로부, 상기 제2 서브 가로부에서 하측 열 방향을 따라 형성된 제2 서브 세로부, 및 상기 제2 서브 세로부에서 상측 열 방향을 따라 형성된 제3 서브 세로부를 포함할 수 있다. 제3 반도체층(ACT3)은 상기 제1 서브 가로부에 배치되고, 제4 반도체층(ACT4)은 상기 제1 서브 세로부, 상기 제2 서브 가로부, 상기 제2 서브 세로부, 및 상기 제3 서브 가로부에 배치되고, 제7 반도체층(ACT7)은 상기 제3 서브 가로부, 및 상기 제3 서브 세로부에 배치될 수 있다.
반도체층(ACT)은 산화물 반도체일 수 있다. 이하의 실시예에서 반도체층(ACT)이 산화물 반도체로 적용된 경우를 예시하지만, 이에 제한되지 않고 반도체층(ACT)은 비정질 규소　반도체, 다결정 규소　반도체　등으로 이루어질 수 있다.　 반도체층(ACT)이　산화물　반도체로 이루어진 경우, 인듐-갈륨-아연　산화물(IGZO, Indium Gallium Zinc Oxide), 아연-주석　산화물(ZTO, Zinc Tin Oxide), 인듐-주석　산화물(IZO, Indium Tin Oxide) 등의 재료가 이용될 수 있다.
반도체층(ACT)에서 각 트랜지스터(T1-T7)의 소소/드레인 전극과 연결되는 부위(소스/드레인 영역)에는 캐리어 보조 이온이 도핑되어 있을 수 있다. 상기 캐리어 보조 이온은 반도체층(ACT)의 다수 캐리어를 보조하는 다수 캐리어 보조 이온일 수 있다. 즉, 트랜지스터(T1~T7)가 NMOS가 적용된 경우 상기 캐리어 보조 이온은 다수 캐리어인 전자를 보조하는 다수 캐리어 보조 이온일 수 있고, 트랜지스터(T1~T7)가 PMOS가 적용된 경우 상기 캐리어 보조 이온은 다수 캐리어인 정공을 보조하는 다수 캐리어 보조 이온일 수 있다. 상기 캐리어 보조 이온이 상기 소스/드레인 영역에 도핑되어 있음으로써 상기 소스/드레인 영역의 저항이 전반적으로 낮아질 수 있다. 상기 캐리어 보조 이온은 상기 소스/드레인 영역뿐만 아니라, 채널 영역에도 도핑될 수 있다. 상기 채널 영역에 도핑된 상기 캐리어 보조 이온은 각 트랜지스터의 문턱 전압(Vth)을 낮추는 역할을 할 수 있다. 이에 대해서는 후술하기로 한다.
도 3 및 도 4를 참조하면, 제1 트랜지스터(T1)의 경우 후술할 소스 전극(SE) 및 드레인 전극(DE)과 연결되는 소스 영역(SR), 및 드레인 영역(DR)에는 상기 캐리어 보조 이온이 도핑되어 있어 제1 트랜지스터(T1)의 소스/드레인 영역(SR, DR)의 저항을 낮출 수 있다.
제1 절연층(730)은 반도체층(ACT) 상에 배치되고, 대체로 기판(710)의 전체 면에 걸쳐 배치될 수 있다. 제1 절연층(730)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다. 제1 절연층(730)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 절연층(730)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 제1 절연층(730)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제1 도전층(310)은 제1 절연층(730) 상에 배치된다. 제1 도전층(310)은 복수의 게이트 패턴들을 포함한다. 예를 들어, 제1 도전층(310)은 도 3에 도시된 바와 같이, 제1 주사 신호(도 2의 'Gn-1', 이하 동일)를 전달하는 제1 주사 라인(311), 제2 주사 신호(도 2의 'Gn', 이하 동일)를 전달하는 제2 주사 라인(313), 발광 제어 신호(도 2의 'EM', 이하 동일)을 전달하는 발광 제어 라인(315), 및 제1 트랜지스터(T1)의 게이트 전극(317)을 포함할 수 있다.
일 실시예에 따른 트랜지스터는 상기 복수의 게이트 패턴들을 포함하는 제1 도전층(310)이 반도체층(ACT)의 상부에 배치된 탑 게이트 방식이 적용된 경우를 중심으로 설명하지만, 몇몇 실시예에 따른 트랜지스터는 상기 복수의 게이트 패턴들을 포함하는 제1 도전층(310)이 반도체층(ACT), 및 기판(710) 사이에 배치된 바텀 게이트 방식이 적용될 수도 있다.
제1 주사 라인(311)은 제4 트랜지스터(T4)의 게이트 전극, 및 제7 트랜지스터(T7)의 게이트 전극을 포함하고, 제2 주사 라인(313)은 제2 트랜지스터(T2)의 게이트 전극, 제3 트랜지스터(T3)의 게이트 전극을 포함하고, 발광 제어 라인(315)은 제5 트랜지스터(T5)의 게이트 전극과 제6 트랜지스터(T6)의 게이트 전극을 포함할 수 있다.
제1 주사 라인(311), 제2 주사 라인(313), 및 발광 제어 라인(315)은 각각 행 방향을 따라 연장될 수 있다. 제1 주사 라인(311), 제2 주사 라인(313), 및 발광 제어 라인(315)은 각각 행 방향을 따라 화소의 경계를 넘어 이웃하는 화소로 연장될 수 있다.
제1 주사 라인(311)은 화소의 위쪽에 위치할 수 있다. 제1 주사 라인(311)은 제4 반도체층(ACT4)과 중첩하며, 해당 중첩 부위에서 제4 트랜지스터(T4)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 우측 열 방향에 위치하는 제4 반도체층(ACT4)은 제4 트랜지스터(T4)의 제1 전극 영역이 되고, 좌측 열 방향에 위치하는 제4 반도체층(ACT4)은 제4 트랜지스터(T4)의 제2 전극 영역이 될 수 있다. 제1 주사 라인(311)은 제7 반도체층(ACT7)과 중첩하며, 해당 중첩 부위에서 제7 트랜지스터(T7)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 상측 열 방향에 위치하는 제7 반도체층(ACT7)은 제7 트랜지스터(T7)의 제2 전극 영역이 되고, 하측 열 방향에 위치하는 제7 반도체층(ACT7)은 제7 트랜지스터(T7)의 제1 전극 영역이 될 수 있다.
제2 주사 라인(313)은 제1 주사 라인(311)의 하측 열 방향에 위치할 수 있다. 제2 주사 라인(313)은 제2 반도체층(ACT2)과 중첩하며, 해당 중첩 부위에서 제2 트랜지스터(T2)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 상측 열 방향에 위치하는 제2 반도체층(ACT2)은 제2 트랜지스터(T2)의 제1 전극 영역이 되고, 하측 열 방향에 위치하는 제2 반도체층(ACT2)은 제2 트랜지스터(T2)의 제2 전극 영역이 될 수 있다.
또, 제2 주사 라인(313)은 제3 반도체층(ACT3)과 중첩하며, 해당 중첩 부위에서 제3 트랜지스터(T3)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 좌측 열 방향, 즉 반도체층(ACT)의 상기 제1 세로부는 제3 트랜지스터(T3)의 제1 전극 영역이 되고, 우측 열 방향에 위치하는 제3 반도체층(ACT3)은 제3 트랜지스터(T3)의 제2 전극 영역이 될 수 있다.
발광 제어 라인(315)은 평면상 제2 주사 라인(313)의 하측 열 방향에 배치될 수 있다. 발광 제어 라인(315)은 제5 반도체층(ACT5)과 중첩하며, 해당 중첩 부위에서 제5 트랜지스터(T5)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 하측 열 방향에 위치한 제5 반도체층(ACT5)은 제5 트랜지스터(T5)의 제1 전극이 되고, 상측 열 방향에 위치한 제5 반도체층(ACT5)은 제5 트랜지스터(T5)의 제2 전극이 될 수 있다.
또, 발광 제어 라인(315)은 제6 반도체층(ACT6)과 중첩하며, 해당 중첩 부위에서 제6 트랜지스터(T6)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 상측 열 방향에 위치한 제6 반도체층(ACT6)은 제6 트랜지스터(T6)의 제1 전극 영역이 되고, 하측 열 방향에 위치한 제6 반도체층(ACT6)은 제6 트랜지스터(T6)의 제2 전극 영역이 될 수 있다.
제1 트랜지스터(T1)의 게이트 전극(317)은 화소의 중앙부에 위치할 수 있다. 제1 트랜지스터(T1)의 게이트 전극(317)은 평면상 제2 주사 라인(313)과 발광 제어 라인(315)의 사이에 위치할 수 있다. 화소별 제1 트랜지스터(T1)의 게이트 전극(317)은 분리될 수 있다.
제1 트랜지스터(T1)의 게이트 전극(317)은 제1 반도체층(ACT1)과 중첩한다. 상기 중첩 부위를 기준으로 그보다 좌측 행 방향에 위치하는 제1 반도체층(ACT1)은 제1 트랜지스터(T1)의 제1 전극 영역이 되고, 우측 행 방향에 위치하는 제1 반도체층(ACT1)은 제1 트랜지스터(T1)의 제2 전극이 될 수 있다.
상술한 바와 같이, 제1 도전층(310)의 상기 복수의 게이트 패턴들은 하부의 반도체층(ACT)과 중첩하거나 비중첩할 수 있다. 각 반도체층(ACT)의 상부 각 게이트 패턴들과 중첩하는 영역은 각 반도체층(ACT)의 채널 영역이 되고, 그 주변의 영역은 소스/드레인 영역이 된다. 즉, 상술한 반도체층(ACT)들의 상기 제1 전극 영역, 및 상기 제2 전극 영역은 각각 소스/드레인 영역일 수 있다.
이하에서는 복수의 트랜지스터(T1~T7) 중 제1 트랜지스터(T1)를 중심으로 설명한다. 다만, 제1 트랜지스터(T1)를 제외한 다른 트랜지스터(T2~T7)의 경우에도 상술하는 설명이 적용될 수 있음은 자명하다.
제1 반도체층(ACT1)들의 게이트 전극(317)과 중첩하는 영역은 제1 반도체층(ACT1)의 채널 영역(CR)이 되고, 게이트 전극(317)과 비중첩하는 영역은 제1 반도체층(ACT1)의 소스/드레인 영역(SR, DR)이 된다.
제1 도전층(310)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 도전층(310)은 단일막 또는 다층막일 수 있다.
한편, 각 반도체층(ACT)들의 채널 영역은 채널 길이, 및 채널 폭을 갖는다. 각 반도체층(ACT)들의 채널 영역의 상기 채널 길이는 각 반도체층(ACT)의 상부의 각 게이트 패턴들과 중첩하는 영역의 채널 영역으로부터 인접한 각 반도체층(ACT)의 제1 전극 영역을 향하는 방향으로의 길이를 의미한다. 또, 각 반도체층(ACT)들의 채널 영역의 상기 채널 폭은 각 반도체층(ACT)의 상부의 각 게이트 패턴들과 중첩하는 영역의 채널 영역으로부터 인접한 각 반도체층(ACT)의 제1 전극 영역을 향하는 방향과 교차하는 방향으로의 길이를 의미한다.
제1 트랜지스터(T1)의 제1 반도체층(ACT1)은 도 3에 예시된 바와 같이 게이트 전극(317)과 중첩하는 영역에서 상기 가로부를 따라 연장된 길이의 채널 길이(L)를 갖고, 그와 교차하는 방향의 채널 폭을 가질 수 있다. 제1 반도체층(ACT1)의 채널 길이(L)는 제1 반도체층(ACT1)의 게이트 전극(317)과 중첩하는 영역에서 좌측에서부터 상측 열 방향으로 연장된 부분, 그로부터 우측 행 방향으로 연장된 부분, 및 그로부터 하측 열 방향으로 연장된 부분을 따라 연장된 길이를 의미할 수 있다. 제1 반도체층(ACT1)의 채널 길이(L)는 제1 반도체층(ACT1)의 형상에 따라 상이해질 수 있다.
도 9를 참조하면, 도 9의 도시된 그래프의 가로축은 게이트 전극(317)에 인가된 전압 및 소스 전극(SE)에 인가된 전압 간 차이(Vgs)를 나타내고, 세로축은 제1 트랜지스터(T1)의 드레인 전극(DE)을 통해 유기 발광 다이오드(OLED)로 제공되는 구동 전류(Ids)를 나타낸다.
제1 반도체층(ACT1)의 상기 채널 폭을 고정하여 측정할 경우, 제1 반도체층(ACT1)의 채널 길이(L)가 변함에 따라 제1 트랜지스터(T1)의 문턱 전압(Vth)이 상이해질 수 있다. 도 9에 도시된 바와 같이, 제1 반도체층(ACT1)의 채널 길이(L)와 제1 트랜지스터(T1)의 문턱 전압(Vth)은 반비례할 수 있다. 즉, 제1 반도체층(ACT1)의 채널 길이(L)가 커질수록 제1 트랜지스터(T1)의 문턱 전압(Vth)은 낮아지는 경향을 보일 수 있다.
제1 트랜지스터(T1)의 문턱 전압(Vth)이 상이하면 제1 트랜지스터(T1)에 문턱 전압(Vth)이상의 전압을 인가하기 위한 외부 전압원의 구조 및 전압 조절이 필요 이상으로 복잡해져 표시 장치(1)의 구조 및 작동의 간소화에 역행할 수 있다. 따라서, 제1 트랜지스터(T1)의 문턱 전압(Vth)을 제1 반도체층(ACT1)의 채널 길이(L)에 무관하게 일정한 수준이 되는 것이 요구된다.
한편, 제1 트랜지스터(T1)의 문턱 전압(Vth)을 채널 길이(L)에 무관하게 일정한 수준이 되기 위해서는 제1 반도체층(ACT1)의 채널 영역(CR)의 상술한 캐리어 보조 이온(CSI)이 채널 길이(L)와 무관하게 채널 길이(L) 및 상기 채널 폭이 형성하는 채널 영역에 일정한 농도로 분포하도록 조절하는 것이 선제적으로 고려될 수 있다. 즉, 채널 영역(CR)에 도핑된 캐리어 보조 이온(CSI)은 상기한 바와 같이 제1 트랜지스터(T1)의 문턱 전압(Vth)을 낮추는 역할을 하기 때문에, 채널 영역(CR)에 캐리어 보조 이온(CSI)이 제1 트랜지스터(T1)의 채널 길이(L)에 비례하여 도핑되는 것이 바람직하게 고려될 수 있다.
또, 후술하는 바와 같이 캐리어 보조 이온(CSI)은 게이트 전극(317) 상부에 배치된 제2 절연층(740)으로부터 제1 반도체층(ACT1)에 제공되는데, 캐리어 보조 이온(CSI)은 게이트 전극(317)이 비배치된 영역으로부터 제공될 수 있다. 즉, 게이트 전극(317) 및 제1 반도체층(ACT1)이 중첩하는 영역, 즉 채널 영역(CR)의 채널 길이(L)가 길어지면 채널 영역(CR)의 중심부로 제공되는 캐리어 보조 이온(CSI)의 수가 줄어들 수 있다. 이 경우 전반적인 채널 영역(CR)에 도핑된 캐리어 보조 이온(CSI)이 비균일해짐에 따라 전반적으로 채널 영역(CR)의 캐리어 보조 이온(CSI) 농도를 조절하는 것이 어려워져 결과적으로 채널 길이(L)에 무관하게 제1 트랜지스터(T1)의 문턱 전압(Vth)을 일정한 수준으로 만드는 것이 어려워질 수 있다. 본 명세서에서 '균일'의 용어는 완전히 균일한 의미를 포함함뿐만 아니라, 통상적으로 균일하다고 볼 수 있을 정도의 의미를 포괄하는 넓은 개념을 포함하는 용어로 이해될 수 있다.
이를 위해, 게이트 전극(317)은 채널 영역(CR) 주변에 내부에 게이트 전극(317)의 표면으로부터 게이트 전극(317)을 관통하는 게이트 홀(GH)을 포함함으로써 채널 영역(CR)에 도핑된 캐리어 보조 이온(CSI)을 제1 트랜지스터(T1)의 채널 길이(L)에 비례하여 만들 수 있을뿐만 아니라, 채널 영역(CR)에 도핑된 캐리어 보조 이온(CSI)의 농도를 채널 영역(CR)에 무관하게 균일하게 할 수 있다.
게이트 홀(GH)은 도 3에 도시된 바와 같이 게이트 전극(317)의 구성 물질에 의해 완전히 둘러싸인 형상을 가질 수 있다. 또, 게이트 홀(GH)은 직사각형 또는 정사각형 형상일 수 있다.
게이트 홀(GH)은 제1 반도체층(ACT1)과 두께 방향으로 비중첩하는 영역에 배치될 수 있다. 즉, 게이트 홀(GH)은 제1 반도체층(ACT1)의 채널 영역(CR)의 상기 좌측에서부터 상측 열 방향으로 연장된 부분, 상기 그로부터 우측 행 방향으로 연장된 부분, 및 상기 그로부터 하측 열 방향으로 연장된 부분을 따라 그 주변에 배치될 수 있다. 게이트 홀(GH)은 도 3에서 제1 반도체층(ACT1)의 채널 영역(CR)의 상단부에 배치되는 것으로 도시되었지만, 이에 제한되지 않고 제1 반도체층(ACT1)의 채널 영역(CR)의 상기 상단부의 채널 영역(CR)을 사이에 두고 이격된 하단부에 배치될 수도 있다.
채널 영역(CR)의 게이트 홀(GH)의 배치 밀도는 도 3에 도시된 바와 같이, 채널 영역(CR)을 따라 균일할 수 있다.
게이트 전극(317)의 게이트 홀(GH)은 상술한 제2 절연층(740)에서 제공되는 캐리어 보조 이온(CSI)이 제1 반도체층(ACT1)의 채널 영역(CR)으로 침투할 수 있는 경로를 제공할 수 있다.
제2 절연층(740)은 제1 도전층(310)과 제2 도전층(320)을 절연시키는 역할을 한다. 제2 절연층(740)은 제1 도전층(310) 상에 배치되고, 대체로 기판(710)의 전체 면에 걸쳐 배치될 수 있다. 제2 절연층(740)은 층간 절연막일 수 있다.
제2 절연층(740)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 제2 절연층(740)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다. 일 실시예에서 제2 절연층(740)은 실리콘 질화물(SiNx)을 포함하여 이루어질 수 있다.
나아가, 상술한 바와 같이 제2 절연층(740)은 실리콘 질화물(SiNx)의 제조 과정 상에서 생성된 캐리어 보조 이온(CSI)을 더 포함할 수 있다. 예를 들어, 캐리어 보조 이온(CSI)은 수소 이온(H+)일 수 있다. 제2 절연층(740)의 캐리어 보조 이온(CSI)은 제1 반도체층(ACT1)으로 제공될 수 있다. 즉, 제2 절연층(740)은 캐리어 보조 이온 제공층일 수 있다.
제2 도전층(320)은 제2 절연층(740) 상에 배치된다. 제2 도전층(320)은 제1 반도체층(ACT1)의 소스 영역(SR)과 콘택홀을 통해 연결되는 소스 전극(SE), 및 드레인 영역(DR)과 콘택홀을 통해 연결되는 드레인 전극(DE)을 포함할 수 있다. 도시하지 않았지만, 제2 도전층(320)은 데이터 신호(도 2의 'DATA', 이하 동일)를 전달하는 복수의 데이터 라인, 제1 전원 전압의 공급 라인을 더 포함할 수 있으나, 이에 제한되지 않는다. 소스 전극(SE), 드레인 전극(DE), 게이트 전극(317)은 제1 트랜지스터(T1)의 3단자를 이룰 수 있다.
한편, 캐리어 보조 이온(CSI)은 불소 이온(F-)을 더 포함할 수 있다. 불소 이온(F_)은 상술한 소스 영역(SR)과 소스 전극(SE), 드레인 영역(DR)과 드레인 전극(DE)을 각각 연결하는 상기 콘택홀의 형성시 발생할 수 있다. 즉, 상기 콘택홀은 드라인 에칭(Dry Etching) 공정을 통해 형성되는데, 드라이 에칭 공정시 이용되는 HF(불소 산), 또는 SF6(육불화황)의 사용 후 잔여 기체 및/또는 이온 등이 상기 콘택홀 주변에 남을 수 있다. 상기 불소 이온은 제1 반도체층(ACT1)으로 침투하여 제1 반도체층(ACT1)의 소스/드레인 영역(SR, DR)의 전기 저항을 낮춰줄 수 있고, 일부 채널 영역(CR)에 제공될 수 있다.
이외에도 도시하지 않았지만, 제2 절연층(740)과 제2 도전층(320) 사이에 초기화 전압(도 2의 'VINT', 이하 동일)를 공급하는 초기화 전압 라인, 전압 메쉬 전극, 및 유지 커페시터 전극 라인을 포함하는 제3 도전층이 더 배치될 수 있다.
상기 제3 도전층은 상술한 제1 도전층(310)의 예시 물질 중 적어도 하나를 포함하여 이루어질 수 있다.
상기 제3 도전층이 배치되는 경우 상기 제3 도전층 및 제2 도전층(320) 사이에 제3 절연층을 더 포함할 수 있다. 상기 제3 절연층은 상술한 제2 절연층(740)의 예시 물질 중 적어도 하나를 포함하여 이루어질 수 있다. 이에 제한되는 것은 아니지만, 상기 제3 절연층은 제2 절연층(740)의 구성 물질과 동일할 수 있고, 제2 절연층(740)과 마찬가지로 캐리어 보조 이온(CSI)을 제1 반도체층(ACT1)에 제공하는 캐리어 보조 이온 제공층으로도 기능할 수 있다.
도 3, 도 5 내지 도 7을 참조하면, 제2 절연층(740)으로부터 제1 반도체층(ACT1)의 채널 영역(CR)으로 캐리어 보조 이온(CSI)은 게이트 전극(317)과 비중첩하는 영역에서 제공될 수 있다. 제1 반도체층(ACT1)의 채널 영역(CR)의 캐리어 보조 이온(CSI)의 농도는 제1 반도체층(ACT1)의 소스/드레인 영역(SR, DR)의 캐리어 보조 이온(CSI)의 농도보다 작을 수 있다.
제1 반도체층(ACT1)의 소스/드레인 영역(SR, DR)의 상부(PTH1) 및 측면(PTH2)으로 이동된 캐리어 보조 이온(CSI)이 채널 영역(CR)으로 제공될 수 있다. 또, 제2 절연층(740)으로부터 제1 반도체층(ACT1)의 채널 영역(CR)으로 캐리어 보조 이온(CSI)은 도 3에 도시된 바와 같이, 평면상 채널 영역(CR)의 상측 및 하측으로부터 제공될 수 있다. 다만, 상술한 바와 같이 게이트 전극(317) 및 제1 반도체층(ACT1)이 중첩하는 영역, 즉 채널 영역(CR)의 채널 길이(L)가 길어지면 제1 반도체층(ACT1)의 소스/드레인 영역(SR, DR)의 상부 및 측면으로 이동된 캐리어 보조 이온(CSI)이 채널 영역(CR)으로 제공되기 위한 경로 길이가 길어져 채널 영역(CR)의 중심부로 제공되는 캐리어 보조 이온(CSI)의 수가 줄어들 수 있다.
다만, 일 실시예의 표시 장치(1)는 게이트 전극(317)이 채널 영역(CR) 주변에 내부에 게이트 전극(317)의 표면으로부터 게이트 전극(317)을 관통하는 게이트 홀(GH)을 포함함으로써 채널 영역(CR)으로 제공되는 캐리어 보조 이온(CSI)의 수를 쉽게 조절할 수 있다. 뿐만 아니라, 캐리어 보조 이온(CSI)의 채널 영역(CR)의 중심부로 제공되는 경로를 제공함으로써 도 8에 도시된 바와 같이, 채널 영역(CR)에 도핑된 캐리어 보조 이온(CSI)의 농도를 채널 영역(CR)의 연장 방향을 따라 균일하게 할 수 있다. 예를 들어, 채널 영역(CR)의 캐리어 보조 이온(CSI)의 최소 농도는 캐리어 보조 이온(CSI)의 최대 농도의 0.9배일 수 있다.
즉, 채널 영역(CR)의 채널 길이(L)에 무관하게 도핑된 캐리어 보조 이온(CSI)의 일정 수준으로 유지할 수 있고, 이를 통해 제1 트랜지스터(T1)의 문턱 전압(Vth)을 채널 길이(L)에 무관하게 일정한 수준으로 유지할 수 있다.
이하, 다른 실시예에 따른 표시 장치에 대해 설명한다. 이하의 실시예에서 이미 설명한 실시예와 동일한 구성에 대해서는 동일한 참조 부호로서 지칭하고, 그 설명을 생략하거나 간략화한다.
도 10은 다른 실시예에 따른 표시 장치의 일 화소의 산화물 반도체층 및 게이트 패턴들을 나타낸 레이아웃도이고, 도 11은 도 10의 단면도이다.
도 10 및 도 11을 참조하면, 본 실시예에 따른 표시 장치(2)의 게이트 전극(317_1)은 채널 영역(CR)의 평면상 하단부에 배치된 게이트 홀(GH_1)을 더 포함할 수 있다.
더욱 구체적으로 설명하면, 본 실시예에 따른 게이트 전극(317_1)은 채널 영역(CR)의 평면상 상단부에 배치된 게이트 홀(GH) 및 평면상 하단부에 배치된 게이트 홀(GH_1)을 포함할 수 있다.
채널 영역(CR)의 평면상 하단부에 배치된 게이트 홀(GH_1)은 게이트 전극(317_1)의 표면으로부터 게이트 전극(317_1)을 두께 방향으로 관통할 수 있다.
게이트 홀(GH_1)은 일 실시예에 따른 게이트 홀(GH)과 마찬가지로 채널 영역(CR)에 캐리어 보조 이온(CSI)을 제공하는 역할을 할 수 있다.
게이트 홀(GH_1)은 도 10에 도시된 바와 같이 게이트 전극(317_1)의 구성 물질에 의해 완전히 둘러싸인 형상을 가질 수 있다. 또, 게이트 홀(GH_1)은 직사각형 또는 정사각형 형상일 수 있다.
게이트 홀(GH_1)은 제1 반도체층(ACT1)과 두께 방향으로 비중첩하는 영역에 배치되고, 제1 반도체층(ACT1)의 채널 영역(CR)의 상기 좌측에서부터 상측 열 방향으로 연장된 부분, 상기 그로부터 우측 행 방향으로 연장된 부분, 및 상기 그로부터 하측 열 방향으로 연장된 부분을 따라 그 주변에 배치될 수 있다.
본 실시예의 표시 장치(2)는 게이트 전극(317_1)이 채널 영역(CR) 주변에 내부에 게이트 전극(317_1)의 표면으로부터 게이트 전극(317_1)을 관통하는 게이트 홀(GH, GH_1)을 포함함으로써 채널 영역(CR)으로 제공되는 캐리어 보조 이온(CSI)의 수를 쉽게 조절할 수 있다. 뿐만 아니라, 캐리어 보조 이온(CSI)의 채널 영역(CR)의 중심부로 제공되는 경로를 제공함으로써 채널 영역(CR)에 도핑된 캐리어 보조 이온(CSI)의 농도를 채널 영역(CR)의 연장 방향을 따라 균일하게 할 수 있다.
즉, 채널 영역(CR)의 채널 길이(L)에 무관하게 도핑된 캐리어 보조 이온(CSI)의 일정 수준으로 유지할 수 있고, 이를 통해 제1 트랜지스터(T1)의 문턱 전압(Vth)을 채널 길이(L)에 무관하게 일정한 수준으로 유지할 수 있다.
도 12(a) 및 도 12(b)는 또 다른 실시예에 따른 표시 장치의 일 화소의 산화물 반도체층 및 게이트 패턴들을 나타낸 레이아웃도이다.
도 12(a) 및 도 12(b)는 일 실시예에 따른 게이트 홀(GH)의 형상이 이에 제한되지 않고 다양하게 변할 수 있음을 예시한다.
도 12(a)는 게이트 홀(GH_2)의 평면 형상이 원형 또는 타원 형상임을 예시하고, 도 12(b)는 게이트 홀(GH_3)의 평면 형상이 삼각형 형상임을 예시하고 있다.
본 실시예의 경우에도, 게이트 전극(317_2, 317_3)이 채널 영역(CR) 주변에 내부에 게이트 전극(317_2, 317_3)의 표면으로부터 게이트 전극(317_2, 317_3)을 관통하는 게이트 홀(GH_2, GH_3)을 포함함으로써 채널 영역(CR)으로 제공되는 캐리어 보조 이온(CSI)의 수를 쉽게 조절할 수 있다. 뿐만 아니라, 캐리어 보조 이온(CSI)의 채널 영역(CR)의 중심부로 제공되는 경로를 제공함으로써 채널 영역(CR)에 도핑된 캐리어 보조 이온(CSI)의 농도를 채널 영역(CR)의 연장 방향을 따라 균일하게 할 수 있다.
즉, 채널 영역(CR)의 채널 길이(L)에 무관하게 도핑된 캐리어 보조 이온(CSI)의 일정 수준으로 유지할 수 있고, 이를 통해 제1 트랜지스터(T1)의 문턱 전압(Vth)을 채널 길이(L)에 무관하게 일정한 수준으로 유지할 수 있다.
도 13은 또 다른 실시예에 따른 표시 장치의 일 화소의 산화물 반도체층 및 게이트 패턴들을 나타낸 레이아웃도이다.
도 13을 참조하면, 본 실시예에 따른 표시 장치(5)의 게이트 전극(317_4)은 게이트 홀(GH_4)의 배치 밀도가 채널 영역(CR)에 따라 상이하다는 점에서 도 3에 따른 표시 장치(1)와 상이하다.
더욱 구체적으로 설명하면, 본 실시예에 따른 게이트 전극(317_4)은 게이트 홀(GH_4)의 배치 밀도가 상이할 수 있다. 예를 들어, 게이트 홀(GH_4)은 채널 영역(CR)과 소스/드레인 영역(SR, DR)의 경계, 즉 채널 영역(CR)의 테두리에서 채널 영역(CR)의 중심부로 점차적으로 배치 밀도가 증가할 수 있다.
상술한 바와 같이 제1 반도체층(ACT1)의 소스/드레인 영역(SR, DR)의 상면 및 측면으로 이동된 캐리어 보조 이온(CSI)이 채널 영역(CR)으로 제공될 수 있는데, 게이트 전극(317_4) 및 제1 반도체층(ACT1)이 중첩하는 영역, 즉 채널 영역(CR)의 채널 길이(L)가 길어지면 제1 반도체층(ACT1)의 소스/드레인 영역(SR, DR)의 상부 및 측면으로 이동된 캐리어 보조 이온(CSI)이 채널 영역(CR)으로 제공되기 위한 경로 길이가 길어져 채널 영역(CR)의 중심부로 제공되는 캐리어 보조 이온(CSI)의 수가 줄어들 수 있다.
다만, 본 실시예에 따른 표시 장치(5)는 게이트 홀(GH_4)의 배치 밀도가 채널 영역(CR)에 따라 상이함으로써 채널 영역(CR)의 중심부로 제공되는 캐리어 보조 이온(CSI)의 수를 증가시킬 수 있다. 이로 인해, 채널 영역(CR)에 도핑된 캐리어 보조 이온(CSI)의 농도를 채널 영역(CR)의 연장 방향을 따라 균일하게 할 수 있다.
도 14는 또 다른 실시예에 따른 표시 장치의 일 화소의 산화물 반도체층 및 게이트 패턴들을 나타낸 레이아웃도이다.
도 14를 참조하면, 본 실시예에 따른 표시 장치(6)는 게이트 전극(317_5)의 게이트 홀이 채널 영역(CR)의 중심부로 올수록 배치 밀도가 증가한다는 점에서 도 10의 게이트 전극(317_1)과 상이하다.
더욱 구체적으로 설명하면, 본 실시예에 따른 표시 장치(6)는 게이트 전극(317_5)의 게이트 홀이 채널 영역(CR)의 중심부로 올수록 배치 밀도가 커질 수 있다. 이에 대해서는 도 13에서 이미 설명한 바 중복 설명은 생략하기로 한다. 즉, 본 실시예에 따른 게이트 전극(317_5)은 채널 영역(CR)의 평면상 상단부, 및 하단부에 배치된 게이트 홀들의 배치 밀도가 채널 영역(CR)의 중심부로 올수록 커질 수 있음을 예시한다.
본 실시예의 경우에도 상술한 바와 같이 제1 반도체층(ACT1)의 소스/드레인 영역(SR, DR)의 상면 및 측면으로 이동된 캐리어 보조 이온(CSI)이 채널 영역(CR)으로 제공될 수 있는데, 게이트 전극(317_5) 및 제1 반도체층(ACT1)이 중첩하는 영역, 즉 채널 영역(CR)의 채널 길이(L)가 길어지면 제1 반도체층(ACT1)의 소스/드레인 영역(SR, DR)의 상부 및 측면으로 이동된 캐리어 보조 이온(CSI)이 채널 영역(CR)으로 제공되기 위한 경로 길이가 길어져 채널 영역(CR)의 중심부로 제공되는 캐리어 보조 이온(CSI)의 수가 줄어들 수 있다.
다만, 본 실시예에 따른 표시 장치(6)는 게이트 홀(GH_4, GH_1a)의 배치 밀도가 채널 영역(CR)에 따라 상이함으로써 채널 영역(CR)의 중심부로 제공되는 캐리어 보조 이온(CSI)의 수를 증가시킬 수 있다. 이로 인해, 채널 영역(CR)에 도핑된 캐리어 보조 이온(CSI)의 농도를 채널 영역(CR)의 연장 방향을 따라 균일하게 할 수 있다.
도 15는 또 다른 실시예에 따른 표시 장치의 일 화소의 산화물 반도체층 및 게이트 패턴들을 나타낸 레이아웃도이고, 도 16은 도 15의 단면도이다.
도 15 및 도 16을 참조하면, 본 실시예에 따른 표시 장치(7)는 게이트 전극(317_6)이 채널 영역(CR)과 중첩하는 영역에 게이트 홀(GH_5)을 더 포함한다는 점에서 도 3에 따른 표시 장치(1)와 상이하다.
더욱 구체적으로 설명하면, 본 실시예에 따른 표시 장치(7)는 게이트 전극(317_6)이 채널 영역(CR)과 중첩하는 영역에 게이트 홀(GH_5)을 더 포함할 수 있다.
채널 영역(CR)과 중첩하는 게이트 홀(GH_5)은 게이트 전극(317_6)의 표면으로부터 게이트 전극(317_6)을 두께 방향으로 관통할 수 있다.
게이트 홀(GH_5)은 일 실시예에 따른 게이트 홀(GH)과 마찬가지로 채널 영역(CR)에 캐리어 보조 이온(CSI)을 제공하는 역할을 할 수 있다.
게이트 홀(GH_5)은 도 15에 도시된 바와 같이 게이트 전극(317_6)의 구성 물질에 의해 완전히 둘러싸인 형상을 가질 수 있다. 또, 게이트 홀(GH_5)은 직사각형 또는 정사각형 형상일 수 있다.
본 실시예의 표시 장치(7)는 게이트 전극(317_6)이 채널 영역(CR) 주변에 내부에 게이트 전극(317_6)의 표면으로부터 게이트 전극(317_6)을 관통하는 게이트 홀(GH, GH_5)을 포함함으로써 채널 영역(CR)으로 제공되는 캐리어 보조 이온(CSI)의 수를 쉽게 조절할 수 있다. 뿐만 아니라, 캐리어 보조 이온(CSI)의 채널 영역(CR)의 중심부로 제공되는 경로를 제공함으로써 채널 영역(CR)에 도핑된 캐리어 보조 이온(CSI)의 농도를 채널 영역(CR)의 연장 방향을 따라 균일하게 할 수 있다.
즉, 채널 영역(CR)의 채널 길이(L)에 무관하게 도핑된 캐리어 보조 이온(CSI)의 일정 수준으로 유지할 수 있고, 이를 통해 제1 트랜지스터(T1)의 문턱 전압(Vth)을 채널 길이(L)에 무관하게 일정한 수준으로 유지할 수 있다.
도 17은 또 다른 실시예에 따른 표시 장치의 일 화소의 산화물 반도체층 및 게이트 패턴들을 나타낸 레이아웃도이다.
도 17을 참조하면, 본 실시예에 따른 표시 장치(8)는 채널 영역(CR)과 비중첩하는 영역에 배치된 게이트 홀(GH_4) 및 채널 영역(CR)과 중첩하는 영역에 배치된 게이트 홀(GH_5a)의 배치 밀도가 채널 영역(CR)을 따라 상이하다는 점에서 도 15 및 도 16에 따른 실시예와 상이하다.
더욱 구체적으로 설명하면, 본 실시예에 따른 표시 장치(8)는 게이트 전극(317_7)의 게이트 홀이 채널 영역(CR)의 중심부로 올수록 배치 밀도가 커질 수 있다. 이에 대해서는 도 13에서 이미 설명한 바 중복 설명은 생략하기로 한다. 즉, 본 실시예에 따른 게이트 전극(317_7)은 채널 영역(CR)의 비중첩하는 영역 및 채널 영역(CR)과 중첩하는 영역에 배치된 게이트 홀(GH_4, GH_5a)들의 배치 밀도가 채널 영역(CR)의 중심부로 올수록 커질 수 있음을 예시한다.
본 실시예의 경우에도 상술한 바와 같이 제1 반도체층(ACT1)의 소스/드레인 영역(SR, DR)의 상면 및 측면으로 이동된 캐리어 보조 이온(CSI)이 채널 영역(CR)으로 제공될 수 있는데, 게이트 전극(317_7) 및 제1 반도체층(ACT1)이 중첩하는 영역, 즉 채널 영역(CR)의 채널 길이(L)가 길어지면 제1 반도체층(ACT1)의 소스/드레인 영역(SR, DR)의 상부 및 측면으로 이동된 캐리어 보조 이온(CSI)이 채널 영역(CR)으로 제공되기 위한 경로 길이가 길어져 채널 영역(CR)의 중심부로 제공되는 캐리어 보조 이온(CSI)의 수가 줄어들 수 있다.
다만, 본 실시예에 따른 표시 장치(8)는 게이트 홀(GH_4, GH_5a)의 배치 밀도가 채널 영역(CR)에 따라 상이함으로써 채널 영역(CR)의 중심부로 제공되는 캐리어 보조 이온(CSI)의 수를 증가시킬 수 있다. 이로 인해, 채널 영역(CR)에 도핑된 캐리어 보조 이온(CSI)의 농도를 채널 영역(CR)의 연장 방향을 따라 균일하게 할 수 있다.
도 18은 또 다른 실시예에 따른 표시 장치의 일 화소의 산화물 반도체층 및 게이트 패턴들을 나타낸 레이아웃도이고, 도 19는 도 18의 단면도이다.
도 18 및 도 19를 참조하면, 본 실시예에 따른 표시 장치(9)는 채널 영역(CR)과 중첩 배치된 도 15에 따른 게이트 홀(GH_5)을 더 포함한다는 점에서 도 10의 실시예와 상이하다.
더욱 구체적으로 설명하면, 본 실시예에 따른 표시 장치(9)는 채널 영역(CR)의 평면상 상단부에 배치된 게이트 홀(GH), 채널 영역(CR)의 평면상 하단부에 배치된 게이트 홀(GH_1), 및 채널 영역(CR)과 중첩 배치되는 게이트 홀(GH_5)을 포함할 수 있다.
이와 관련된 설명은 도 10 및 도 15에서 설명한 바, 중복 설명은 생략하기로 한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
ACT: 반도체층
310: 제1 도전층
320: 제2 도전층
CSI: 캐리어 보조 이온

Claims (20)

  1. 기판;
    상기 기판 상에 배치된 게이트 패턴;
    상기 기판 상에 배치되고 상기 게이트 패턴과 두께 방향으로 중첩하는 채널 영역을 포함하는 산화물 반도체층; 및
    상기 게이트 패턴의 상부에 배치된 절연막으로서 다수 캐리어 보조 이온을 포함하는 절연막을 포함하고,
    상기 게이트 패턴은 상기 산화물 반도체층의 상기 채널 영역과 비중첩하는 영역에서 내부에 형성된 복수의 게이트 홀을 포함하며,
    상기 산화물 반도체층의 상기 채널 영역은 상기 다수 캐리어 보조 이온을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 절연막은 SiNx를 포함하고, 상기 다수 캐리어 보조 이온을 상기 복수의 게이트 홀을 통해 상기 산화물 반도체층의 상기 채널 영역에 제공하도록 구성된 표시 장치.
  3. 제2 항에 있어서,
    상기 다수 캐리어 보조 이온은 수소 이온을 포함하는 표시 장치.
  4. 제1 항에 있어서,
    상기 산화물 반도체층은 상기 채널 영역의 주변에 배치된 소스 영역, 및 상기 채널 영역을 사이에 두고 상기 소스 영역과 이격된 드레인 영역을 더 포함하는 표시 장치.
  5. 제4 항에 있어서,
    상기 소스 영역, 및 상기 드레인 영역은 상기 게이트 패턴과 두께 방향으로 비중첩하는 표시 장치.
  6. 제5 항에 있어서,
    상기 소스 영역, 및 상기 드레인 영역의 상기 다수 캐리어 보조 이온의 농도는 상기 채널 영역의 상기 다수 캐리어 보조 이온의 농도보다 큰 표시 장치.
  7. 제5 항에 있어서,
    상기 게이트 패턴 상에 배치된 소스 전극, 및 드레인 전극을 더 포함하고,
    상기 소스 전극은 상기 소스 영역과 콘택하고,
    상기 드레인 전극은 상기 드레인 영역과 콘택하며, 상기 산화물 반도체층, 상기 게이트 패턴, 상기 소스 전극, 및 상기 드레인 전극은 트랜지스터를 구성하는 표시 장치.
  8. 제7 항에 있어서,
    발광 다이오드를 더 포함하되,
    상기 트랜지스터는 상기 발광 다이오드에 구동 전류를 전달하는 구동 트랜지스터를 포함하는 표시 장치.
  9. 제1 항에 있어서,
    상기 채널 영역의 상기 다수 캐리어 보조 이온의 농도는 균일한 표시 장치.
  10. 제9 항에 있어서,
    상기 채널 영역의 상기 다수 캐리어 보조 이온의 최소 농도는 상기 다수 캐리어 보조 이온의 최대 농도의 0.9 이내인 표시 장치.
  11. 제1 항에 있어서,
    상기 복수의 게이트 홀은 상기 게이트 패턴에 의해 완전히 둘러싸이고, 상기 게이트 패턴의 표면으로부터 상기 게이트 패턴을 관통하는 표시 장치.
  12. 제1 항에 있어서,
    상기 복수의 게이트 홀은 상기 산화물 반도체층의 상기 채널 영역의 연장 방향을 따라 배열된 표시 장치.
  13. 제12 항에 있어서,
    상기 게이트 패턴은 상기 산화물 반도체층의 상기 채널 영역과 중첩하는 영역을 사이에 두고 이격 배치된 제1 게이트 패턴 영역, 및 제2 게이트 패턴 영역을 포함하고,
    상기 게이트 홀은 상기 제1 게이트 패턴 영역, 및 상기 제2 게이트 패턴 영역에 배치된 표시 장치.
  14. 제12 항에 있어서,
    상기 복수의 게이트 홀의 배치 밀도는 상기 산화물 반도체층의 상기 채널 영역의 중심부에 가까워질수록 큰 표시 장치.
  15. 제1 항에 있어서,
    상기 게이트 패턴의 상기 복수의 게이트 홀은 상기 산화물 반도체층의 상기 채널 영역과 중첩하는 영역에 더 배치된 표시 장치.
  16. 제15 항에 있어서,
    상기 채널 영역과 중첩하는 영역에 배치된 상기 복수의 게이트 홀의 배치 밀도는 상기 채널 영역과 비중첩하는 영역에 배치된 상기 복수의 게이트 홀의 배치 밀도보다 작은 표시 장치.
  17. 기판;
    상기 기판 상에 배치된 게이트 패턴;
    상기 기판 상에 배치되고 상기 게이트 패턴과 두께 방향으로 중첩하는 채널 영역을 포함하는 산화물 반도체층; 및
    상기 게이트 패턴의 상부에 배치된 절연막을 포함하고,
    상기 게이트 패턴은 상기 산화물 반도체층의 상기 채널 영역과 비중첩하는 영역에서 내부에 형성된 복수의 게이트 홀을 포함하며,
    상기 절연막은 다수 캐리어 보조 이온을 상기 복수의 게이트 홀을 통해 상기 산화물 반도체층의 상기 채널 영역에 제공하도록 구성되되,
    상기 산화물 반도체층의 상기 채널 영역의 상기 다수 캐리어 보조 이온의 농도는 균일한 표시 장치.
  18. 제17 항에 있어서,
    상기 다수 캐리어 보조 이온은 수소 이온을 포함하고,
    상기 채널 영역의 상기 수소 이온의 최소 농도는 상기 수소 이온의 최대 농도의 0.9 이내인 표시 장치.
  19. 제17 항에 있어서,
    상기 게이트 패턴의 상기 복수의 게이트 홀은 상기 산화물 반도체층의 상기 채널 영역과 중첩하는 영역에 더 배치된 표시 장치.
  20. 제17 항에 있어서,
    상기 채널 영역과 중첩하는 영역에 배치된 상기 복수의 게이트 홀의 배치 밀도는 상기 채널 영역과 비중첩하는 영역에 배치된 상기 복수의 게이트 홀의 배치 밀도보다 작은 표시 장치.
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