KR20200089886A - 데이터 저장 시스템 및 이를 위한 프리차지 정책 설정 방법 - Google Patents

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Abstract

본 기술의 일 실시예에 의한 데이터 저장 시스템은 복수의 로우 선택 라인에 각각 접속되는 복수의 메모리 셀을 포함하고, 적어도 하나의 포트를 통해 호스트 장치와 통신하는 메모리 장치 및 제 1 프리차지 방식 또는 제 2 프리차지 방식 중에서 선택되는 제 1 프리차지 정책과, 로우 선택 라인에 대한 접근 어드레스에 기초하여 제 1 프리차지 정책 및 제 2 프리차지 정책 중 어느 하나를 결정하며, 정책 제어신호 및 결정된 프리차지 정책에 따라 로우 선택 라인을 제어하도록 구성되는 메모리 컨트롤러를 포함하도록 구성될 수 있다.

Description

데이터 저장 시스템 및 이를 위한 프리차지 정책 설정 방법{Data Storage System and Setting Method of Precharge Policy}
본 기술은 반도체 집적 장치에 관한 것으로, 보다 구체적으로는 데이터 저장 시스템 및 이를 위한 프리차지 정책 설정 방법에 관한 것이다.
반도체 메모리 장치는 로우 선택 라인 및 컬럼 선택 라인 간에 접속되는 복수의 메모리 셀을 포함할 수 있으며, 복수의 메모리 셀들을 포함화는 복수의 서브 영역으로 구분될 수 있다.
반도체 메모리 장치는 호스트의 요청에 따라 특정 메모리 셀들에, 다른 관점으로는 호스트가 요청한 로우 라인이 포함된 특정 서브 영역을 로우 라인에 의해 활성화(active)한 후 특정 컬럼 선택 라인에 접근하여 데이터를 라이트(write) 또는 리드(read)할 수 있다.
로우/컬럼 선택 라인에 접근하여 데이터를 처리한 후 서브 영역을 어떠한 상태로 관리할 것인지는 메모리 컨트롤러에 프리차지 정책(Precharge Policy)으로 설정될 수 있다.
오픈(open) 프리차지 정책은 특정 로우 선택 라인에 접근하여 데이터를 처리한 후 해당 로우 선택 라인을 포함하는 서브 영역을 액티브 상태로 유지하는 정책일 수 있다. 다시 말해, 특정 서브 영역을 특정 로우 선택 라인에 의해 액티브시켜 데이터를 처리한 후 해당 서브 영역의 특정 로우 선택 라인을 액티브 상태로 유지해 두는 정책일 수 있다.
클로즈(close) 프리차지 정책은 특정 로우 선택 라인을 액티브시켜 데이터를 처리한 후 해당 로우 선택 라인을 포함하는 서브 영역을 프리차지하는 정책일 수 있다. 다른 관점에서, 특정 서브 영역을 특정 로우 선택 라인에 의해 액티브시켜 데이터를 처리한 후 해당 로우 선택 라인을 액티브 상태로부터 프리차지 상태로 천이시키는 정책일 수 있다.
서브 영역에 대한 프리차지 정책은 초기에 설정된 상태 그대로 고정되어 운영되는 것이 일반적이다.
메모리 장치에 대한 호스트 장치의 접근 패턴에 따라 서브 영역이 액티브 상태 또는 프리차지 상태를 유지하거나, 액티브 상태와 프리차지 상태 간을 반복하여 천이할 수 있다.
그런데 서브 영역을 대기 상태 즉, 프리차지 상태에서 액티브 상태로 바꾸거나, 액티브 상태에서 프리차지 상태로 변화시키기 위해서는 전력 소모가 뒤따르기 마련이다. 특히 프리차지 상태에서 액티브 상태로의 천이에는 더욱 많은 전력이 소모될 수 있다. 따라서 서브 영역에 대한 프리차지 정책을 결정하는 것은 것은 전력 소모량과 처리 속도 등 반도체 메모리 장치의 성능을 좌우하는 주요 인자가 될 수 있다.
본 기술의 실시예는 반도체 메모리 장치에 대한 접근 양상에 따라 프리차지 정책을 동적으로 설정할 수 있는 데이터 저장 시스템 및 이를 위한 프리차지 정책 설정 방법을 제공할 수 있다.
본 기술의 일 실시예에 의한 데이터 저장 시스템은 복수의 로우 선택 라인에 각각 접속되는 복수의 메모리 셀을 포함하고, 적어도 하나의 포트를 통해 호스트 장치와 통신하는 메모리 장치; 및 제 1 프리차지 방식 또는 제 2 프리차지 방식 중에서 선택되는 제 1 프리차지 정책과, 상기 로우 선택 라인에 대한 접근 어드레스에 기초하여 상기 제 1 프리차지 정책 및 제 2 프리차지 정책 중 어느 하나를 결정하며, 정책 제어신호 및 상기 결정된 프리차지 정책에 따라 상기 로우 선택 라인을 제어하도록 구성되는 메모리 컨트롤러;를 포함하도록 구성될 수 있다.
본 기술의 실 실시예에 의한 프리차지 정책 설정 방법은 복수의 로우 선택 라인에 각각 접속되는 복수의 메모리 셀을 포함하고, 적어도 하나의 포트를 통해 호스트 장치와 통신하는 메모리 장치와, 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 데이터 저장 시스템의 프리차지 정책 설정 방법으로서, 상기 메모리 컨트롤러가, 제 1 프리차지 방식 또는 제 2 프리차지 방식 중에서 선택되는 제 1 프리차지 정책과, 상기 로우 선택 라인에 대한 접근 어드레스에 기초하여 상기 제 1 프리차지 정책 및 제 2 프리차지 정책 중 어느 하나를 결정하며, 정책 제어신호 및 상기 결정된 프리차지 정책에 따라 상기 로우 선택 라인을 제어하도록 구성될 수 있다.
본 기술에 의하면 다중 포트를 구비하는 메모리 장치에 대한 호스트 장치의 접근 양상에 따라 프리차지 정책을 가변시킬 수 있다.
메모리 영역의 로우 선택 라인에 반복적이고 연속적인 접근이 이루어지는지, 또는 일회적인 접근이 이루어지는지에 따라 프리차지 정책을 변경할 수 있으므로, 호스트 장치의 요구에 적응적으로 로우 선택 라인의 상태를 제어할 수 있다
도 1은 일 실시예에 의한 데이터 저장 시스템의 구성도이다.
도 2는 일 실시예에 의한 메모리 장치의 구성도이다.
도 3은 일 실시예에 의한 메모리 컨트롤러의 구성도이다.
도 4는 일 실시예에 의한 프리차지 정책 설정 회로의 구성도이다.
도 5는 일 실시예에 의한 제 2 정책 설정 회로의 구성도이다.
도 6은 일 실시예에 의한 포트별 정책 결정 회로의 구성도이다.
도 7은 일 실시예에 의한 정책 제어 회로의 구성도이다.
도 8은 일 실시예에 의한 정책 결정 회로의 구성도이다.
도 9는 일 실시예에 의한 스토리지 시스템의 구성도이다.
이하, 첨부된 도면을 참조하여 본 기술의 실시예를 보다 구체적으로 설명한다.
도 1은 일 실시예에 의한 데이터 저장 시스템의 구성도이다.
도 1을 참조하면, 일 실시예에 의한 데이터 저장 시스템(10)은 메모리 컨트롤러(100), 호스트 장치(110), 호스트 인터페이스(120), 메모리 장치(130) 및 메모리 인터페이스(140)를 포함할 수 있다.
호스트 장치(110)는 제어신호, 커맨드, 데이터 등을 포함하는 호스트 신호를 생성할 수 있다. 호스트 신호는 호스트 인터페이스(120)를 통해 메모리 컨트롤러(100)로 제공될 수 있다.
호스트 장치(110)는 적어도 하나의 마스터 장치(110-1~110-n)를 포함할 수 있고, 각각의 마스터 장치(110-1~110-n)는 컨트롤러(111~11n)를 구비할 수 있다. 각각의 마스터 장치(110-1~110-n)는 어플리케이션 프로세서, 멀티미디어 프로세서, 모뎀, 이미지 프로세서 등이 될 수 이으나 이에 한정되는 것은 아니다.
메모리 컨트롤러(100)는 호스트 인터페이스(120)를 통해 호스트 장치(110)로부터 제공되는 호스트 신호를 분석하고 처리할 수 있다. 메모리 컨트롤러(100)는 데이터 저장 시스템(10)을 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 백그라운드 기능 블럭들의 동작을 제어할 수 있다.
메모리 장치(130)는 적어도 하나의 포트(P1~Pm) 및 메모리 코어를 포함할 수 있다.
각각의 포트(P1~Pm)는 호스트 장치(110)와 메모리 장치(13) 간의 통신 채널일 수 있으며, 마스터(110-1110-n)로부터 출력된 소정의 제어신호, 커맨드, 데이터를 수신하도록 구성된다.
도 2는 일 실시예에 의한 메모리 장치의 구성도이다.
도 2를 참조하면, 메모리 코어(1300)는 복수의 로우 선택 라인(R) 및 복수의 컬럼 선택 라인(C) 간에 접속되는 복수의 메모리 셀을 포함할 수 있다. 일 실시예에서, 메모리 코어(1300)는 복수의 서브 영역(서브 영역 0~l)으로 구분될 수 있으며, 복수의 서브 영역(서브 영역 0~l) 각각은 복수의 페이지를 포함할 수 있다. 페이지는 하나의 로우 선택 라인(R)에 접속된 메모리 셀들의 집합일 수 있다.
메모리 컨트롤러(100)는 호스트 장치(110)로부터 제공되는 제어신호에 기초하여 서브영역 선택 신호(BA), 로우 선택 신호(RA) 및 컬럼 선택 신호(CA)를 생성하여 메모리 코어(1300)의 특정 영역에 접근할 수 있다. 아울러, 접근된 메모리 영역과 데이터(DATA) 교환을 수행할 수 있다.
다시 도 1을 참조하면, 메모리 인터페이스(140)는 메모리 컨트롤러(100)로부터 메모리 장치(130)로 제어신호 및 커맨드가 전송되는 경로 및 메모리 장치(130)와 메모리 컨트롤러(100) 간의 데이터 송수신 경로로 작용할 수 있다.
일 실시예에서, 메모리 컨트롤러(100)는 프리차지 정책 설정 회로(20)를 포함할 수 있다.
프리차지 방식이란, 메모리 컨트롤러(100)가 메모리 장치(130)의 특정 서브 영역에 접근하여 데이터를 처리한 후 해당 서브 영역을 어떠한 상태로 관리할 것인지를 결정하기 위한 관리 방식을 의미한다.
서브 영역은 예를 들어 오픈 프리차지 방식으로 관리되거나 클로즈 프리차지 방식으로 관리될 수 있다.
오픈(open) 프리차지 방식은 특정 로우 선택 라인에 접근하여 데이터를 처리한 후 해당 로우 선택 라인을 액티브 상태로 유지하는 방식일 수 있다. 다른 관점에서, 오픈 프리차지 방식은 접근한 로우 선택 라인이 포함된 서브 영역을 액티브 상태로 유지하는 방식일 수 있다.
클로즈(close) 프리차지 방식은 특정 로우 선택 라인에 접근하여 데이터를 처리한 후 해당 로우 선택 라인을 프리차지하는 방식일 수 있다. 다른 관점에서, 클로즈 프리차지 방식은 접근한 로우 선택 라인이 포함된 서브 영역을 프리차지하는 방식일 수 있다.
일 실시예에서, 프리차지 정책 설정 회로(20)는 적어도 하나의 포트(P1~Pm)별 초기 설정된 프리차지 정책인 제 1 프리차지 정책, 호스트 장치(110)의 요청에 기초한 메모리 장치(130)에 대한 접근 어드레스, 및 기 설정된 정책 제어신호에 응답하여 초기 프리차지 정책(제 1 프리차지 정책) 또는 동적 프리차지 정책(제 2 프리차지 정책) 중에서 결정된 프리차지 정책에 따라 메모리 장치(130)의 로우 선택 라인을 제어하도록 구성될 수 있다.
여기에서, 제 2 프리차지 정책인 동적 프리차지 정책이란 메모리 장치(130)에 대한 접근 어드레스에 기초하여 제 1 프리차지 정책인 초기 프리차지 정책을 유지할 것인지 또는 변경할 것인지 결정하고, 그 결정 결과에 따라 로우 선택 라인을 관리하는 것을 의미한다.
일 실시예에서, 적어도 하나의 마스터 장치(110-1~110-n)는 적어도 하나의 포트(P1~Pm)에 대응되도록 구성될 수 있다.
일 실시예에서, 마스터 장치(110-1~110-n)는 자신에게 할당된 포트(P1~Pm)를 통해 메모리 코어(1300)에 특정 양상을 가지고 접근할 수 있다. 예를 들어 특정 포트를 통해 메모리 코어(1300)의 같은 페이지에 연속적으로 접근하거나, 특정 포트를 통해 메모리 코어(1300)의 페이지에 일회적으로 접근하거나, 특정 페이지에 간헐적으로 접근하는 양상을 보일 수 있다.
그러므로 프리차지 정책 설정 회로(20)는 각 포트 별로 기 설정된 초기 프리차지 정책에 대한 정보와, 각 포트를 통해 접근할 메모리 장치(130)의 어드레스를 제공받는다. 그리고, 정책 제어신호가 초기 프리차지 정책을 유지하도록 설정된 경우에는 각 로우 선택 라인 즉, 각 페이지에 대하여 기 설정된 초기 프리차지 정책을 유지할 수 있다. 반면, 정책 제어신호가 프리차지 정책을 동적으로 변경하도록 설정된 경우에는 접근 어드레스에 대응하는 로우 선택 라인에 대한 초기 프리차지 정책을 유지하거나 변경할 수 있다.
도 3은 일 실시예에 의한 메모리 컨트롤러의 구성도이다.
도 3을 참조하면, 일 실시예에 의한 메모리 컨트롤러(100)는 커맨드 제어 회로(101), 어드레스 처리 회로(103), 커맨드 스케쥴링 회로(105) 및 프리차지 정책 설정 회로(20)를 포함할 수 있다.
커맨드 제어 회로(101)는 호스트 장치(100)로부터 제공되는 외부 커맨드(e_CMD)를 디코딩하여 내부 커맨드 신호(CMD)로 출력할 수 있다. 메모리 장치(130)가 복수의 포트를 구비하는 경우, 커맨드 제어 회로(101)는 호스트 장치(100)로부터 제공되는 외부 포트 ID(e_PID)를 디코딩하여 포트 식별자(PID)로 출력할 수 있다.
어드레스 처리 회로(103)는 호스트 장치(100)로부터 논리 어드레스(LA)를 수신하고 맵핑관계를 파악하여 물리 어드레스(PA)를 생성할 수 있다.
프리차지 정책 설정 회로(20)는 포트 식별자(PID) 및 물리 어드레스(PA)를 제공받는 한편, 상태 제어 레지스터(Control Status Register; CSR)로부터 포트별 초기 프리차지 정책 및 정책 제어신호를 수신할 수 있다. 이에 따라 프리차지 정책 설정 회로(20)는 호스트 장치(110)에 의해 접근되는 로우 선택 라인에 대한 프리차지 정책을 결정하고 그에 따른 프리차지 신호(PCG)를 생성할 수 있다. 상태 제어 레지스터(CSR)는 포트별 초기 프리차지 정책을 저장할 수 있으며, 정책 제어신호와 함께 포트별 초기 프리차지 정책을 프리차지 정책 설정 회로(20)로 제공할 수 있다.
커맨드 스케쥴링 회로(105)는 커맨드 신호(CMD), 포트 식별자(PID), 물리 어드레스(PA) 및 프리차지 신호(PCG)에 응답하여 커맨드를 스케쥴링하고 그에 따라 메모리 인터페이스(140)를 통해 메모리 장치(130)에 접근하여 커맨드가 처리되도록 구성될 수 있다.
도 4는 일 실시예에 의한 프리차지 정책 설정 회로의 구성도이다.
도 4를 참조하면, 프리차지 정책 설정 회로(20)는 제 1 정책 설정 회로(210), 제 2 정책 설정 회로(220) 및 제 1 선택 회로(230)를 포함할 수 있다.
제 1 정책 설정 회로(210)는 포트 식별자(PID) 및 포트별 초기 프리차지 정책(PCGPOL_PORTx)에 응답하여 기본 정책 신호(PCGPOL_BASE)를 생성하도록 구성될 수 있다.
제 2 정책 설정 회로(220)는 포트 식별자(PID) 및 포트별 초기 프리차지 정책(PCGPOL_PORTx)에 더하여, 물리 어드레스(PA)의 발생 양상 즉, 물리 어드레스(PA)의 변화 여부에 기초하여 동적 정책 신호(PCGPOL_DYNAMIC)을 생성하도록 구성될 수 있다.
제 1 선택 회로(230)는 상태 제어 레지스터(CSR)로부터 제공되는 정책 제어신호(POL_con)에 기초하여 기본 정책 신호(PCGPOL_BASE)와 동적 정책 신호(PCGPOL_DYNAMIC) 중 어느 하나를 프리차지 신호(PCG)로 출력하도록 구성될 수 있다.
일 실시예에서, 정책 제어신호(POL_con)가 제 1 논리 레벨인 경우 제 1 선택 회로(230)는 기본 정책 신호(PCGPOL_BASE)를 프리차지 신호(PCG)로 출력할 수 있다. 이 경우 접근되는 로우 선택 라인에 대한 프리차지 정책은 초기 프리차지 정책을 유지하도록 설정될 수 있다.
일 실시예에서, 정책 제어신호(POL_con)가 제 2 논리 레벨인 경우 제 1 선택 회로(230)는 동적 정책 신호(PCGPOL_DYNAMIC)를 프리차지 신호(PCG)로 출력할 수 있다. 이 경우 접근되는 로우 선택 라인에 대한 프리차지 정책은 해당 로우 선택 라인에 대한 접근 양상에 기초하여 유지 또는 가변될 수 있다.
메모리 장치(130)는 단일 포트를 구비할 수 있으며, 이 경우 도 4에 도시한 프리차지 정책 설정 회로(20)에 의해 결정된 프리차지 신호(PCG)에 따라 오픈 프리차지 방식 또는 클로즈 프리차지 방식으로 동작할 수 있다.
도 5는 일 실시예에 의한 제 2 정책 설정 회로의 구성도이다.
도 5를 참조하면, 일 실시예에 의한 제 2 정책 설정 회로(220)는 포트 선택 회로(2205), 포트별 정책 결정 회로(2201) 및 제 2 선택 회로(2203)를 포함할 수 있다.
포트 선택 회로(2205)는 포트 식별자(PID)에 기초하여 포트 선택 신호(sel_portx)를 생성할 수 있다.
포트별 정책 결정 회로(2201; 2201-1~2201-m)는 포트 선택 신호(sel_portx)에 응답하여 인에이블될 수 있고, 물리 어드레스(PA) 및 포트별 초기 프리차지 정책(PCGPOL_PORTx)에 응답하여 물리 어드레스(PA)의 발생 양상이 반영된 포트별 정책신호(policy portx)를 생성하도록 구성될 수 있다.
제 2 선택 회로(2203)는 포트별 정책 결정 회로(2201)로부터 포트별 정책신호(policy portx)를 제공받고 포트 식별자(PID)에 기초하여 해당 포트에 대한 포트별 정책신호(policy portx)를 동적 정책 신호(PCGPOL_DYNAMIC)로 출력하도록 구성될 수 있다.
도 6은 일 실시예에 의한 포트별 정책 결정 회로의 구성도이다.
도 6을 참조하면, 포트별 정책 결정 회로(2201-x)는 접근양상 추적부(240) 및 정책 제어 회로(250)를 포함할 수 있다.
접근 양상 추적부(240)는 이전에 접근 요청된 어드레스와 현재 접근 요청된 어드레스의 비교 결과에 따라 양상 판별 신호(conf)를 생성하도록 구성될 수 있다.
양상 판별 신호(conf)는 메모리 코어(1300)를 구성하는 복수의 서브 영역 중 활성화되어 있는, 즉 액티브 상태인 서브 영역 내의 동일하거나 다른 페이지에 대한 접근을 나타내는 제 1 신호 레벨, 예를 들어 충돌(conflict) 신호 레벨, 또는 제 1 신호 레벨을 반전한 제 2 신호 레벨, 예를 들어 비충돌(non conflict) 신호 레벨 중 어느 하나의 레벨로 생성될 수 있다.
정책 제어 회로(250)는 양상 판별 신호(conf) 및 포트별 초기 프리차지 정책(PCGPOL_PORTx)에 기초하여 포트별 정책신호(policy portx)를 생성하도록 구성될 수 있다.
다른 관점에서, 정책 제어 회로(250)는 특정 로우 선택 라인의 초기 프리차지 정책(PCGPOL_PORTx)이 오픈 프리차지 방식 또는 클로즈 프리차지 방식으로 설정되어 있을 때, 해당 로우 선태 라인에 반복 접근되는지, 일시적으로 접근되는지, 간헐적으로 접근되는지에 따라 최초의 초기 프리차지 정책(PCGPOL_PORTx)으로 선택된 프리차지 방식을 유지하거나 다른 프리차지 방식으로 변경하도록 구성될 수 있다.
일 실시예에서, 접근 양상 추적부(240)는 어드레스 출력부(2401), 래치회로(2403) 및 비교회로(2405)를 포함하도록 구성될 수 있다.
어드레스 출력부(2401)는 포트 선택 신호(sel_portx)에 따라 인에이블되어, 현재 어드레스(PA) 및 이전 어드레스(PA_P)를 제공받으며 현재 어드레스(PA)를 출력하도록 구성될 수 있다.
래치회로(2403)는 어드레스 출력부(2401)로부터 현재 어드레스(PA)를 제공받아 래치한 후 이전 어드레스(PA_P)로 출력할 수 있다.
비교회로(2405)는 어드레스 출력부(2401)로부터 제공되는 현재 어드레스(PA)와 래치회로(2403)로부터 제공되는 이전 어드레스(PA_P)를 비교하여 양상 판별 신호(conf)를 출력하도록 구성될 수 있다. 양상 판별 신호(conf)는 현재 어드레스의 서브 영역과 이전 어드레스의 서브 영역의 일치 여부를 나타내는 어드레스 일치 신호라 지칭할 수 있다.
정책 제어 회로(250)는 포트별 초기 프리차지 정책(PCGPOL_PORTx)과 양상 판별 신호(conf)를 제공받아 포트별로 프리차지 정책을 결정할 수 있다.
일 실시예에서, 정책 제어회로(250)는 특정 페이지(로우 선택 라인)에 대한 반복 충돌 횟수 및 초기 프리차지 정책(PCGPOL_PORTx)에 기초하여 초기 프리차지 정책(PCGPOL_PORTx)을 유지 또는 변경할 수 있다. 반복 충돌 횟수란 어드레스의 반복 일치 횟수일 수 있다.
도 7은 일 실시예에 의한 정책 제어 회로의 구성도이다.
도 7을 참조하면, 일 실시예에 의한 정책 제어 회로(250-1)는 양상 판별 신호(conf)와 포트별 초기 프리차지 정책(PCGPOL_PORTx)을 제공받아 현재 내부 상태와 비교하여 천이할 다음 상태를 결정하며, 결정된 다음 상태에 해당하는 제어 신호를 포트별 정책신호(policy portx)로 출력하는 유한 상태 제어부일 수 있다.
일 실시예에서, 정책 제어 회로(250-1)는 특정 페이지에 대한 초기 프리차지 정책(PCGPOL_PORTx)이 오픈 프리자치 정책인 경우 상태(A)로부터 동작을 개시할 수 있다. 이 상태에서, 양상 판별 신호(conf)가 해당 서브 영역에 대한 충돌 접근을 나타내는 충돌(conflict) 신호 레벨이면, 정책 제어 회로(250-1)는 초기 프리차지 정책(PCGPOL_PORTx)을 일단 유지하고 다음 상태(B)로 천이한다. 한편, 양상 판별 신호(conf)가 해당 서브 영역에 대한 비충돌(non conflict) 신호 레벨이면, 정책 제어 회로(250-1)는 현재 상태(A)를 유지한다.
한편, 상태(B)로 천이한 후 양상 판별 신호(conf)가 충돌(conflict) 신호 레벨이면 정책 제어 회로(250-1)는 초기 프리차지 정책(PCGPOL_PORTx)을 한번 더 유보하며 다음 상태(C)로 천이한다. 만약, 상태(B)에서 양상 판별 신호(conf)가 비충돌(non conflict) 신호 레벨이면, 정책 제어 회로(250-1)는 이전 상태(A)로 천이한다.
상태(C)에서 양상 판별 신호(conf)가 충돌(conflict) 신호 레벨이면 정책 제어 회로(250-1)는 초기 프리차지 정책(PCGPOL_PORTx)을 클로즈 프리차지 방식으로 변경하는 다음 상태(D)로 천이한다. 한편, 상태(C)에서 양상 판별 신호(conf)가 비충돌(non conflict) 신호 레벨이면, 정책 제어 회로(250-1)는 이전 상태(B)로 복귀한다.
상태(D)로 천이한 후 양상 판별 신호(conf)가 충돌(conflict) 신호 레벨이면, 정책 제어 회로(250-1)는 현재 상태(D)를 유지하고 비충돌(no conflict) 신호 레벨이면 다음 상태(E)로 천이한다. 즉, 프리차지 정책이 변경되도록 천이한 후 양상 판별 신호(conf)가 충돌(conflict) 신호 레벨이면 현재 상태(D)를 유지하고 비충돌(no conflict) 신호 레벨이면 변경된 프리차지 정책을 유지하면서 다음 상태(E)로 천이한다.
상태(E)에서 양상 판별 신호(conf)가 충돌(conflict) 신호 레벨이면 정책 제어 회로(250-1)는 이전 상태(D)로 복귀한다. 한편, 상태(E)에서 양상 판별 신호(conf)가 비충돌(non conflict) 신호 레벨이면, 정책 제어 회로(250-1)는 다음 상태(F)로 천이한다.
상태(F)에서 양상 판별 신호(conf)가 충돌(conflict) 신호레벨이면 정책 제어 회로(250-1)는 이전 상태(E)로 복귀한다. 한편, 상태(F)에서 양상 판별 신호(conf)가 비충돌(non conflict) 신호 레벨이면, 정책 제어 회로(250-1)는 다음 상태(A)로 천이한다.
특정 페이지에 대한 초기 프리차지 정책(PCGPOL_PORTx)이 클로즈 프리자치 정책인 경우에는 상태(D)로부터 동작을 개시할 수 있으며 이후의 동작은 상술한 바로부터 유사한 원리로 이해할 수 있을 것이다.
도 7에 도시한 정책 제어 회로(250-1)인 유한 상태 제어부는 특정 페이지에 기 설정된 임계치에 해당하는 횟수만큼 접근이 이루어지면 해당 페이지의 프리차지 정책을 변경하도록 구성할 수 있다. 또한, 특정 페이지에 간헐적으로 반복 접근되는 경우에는 다음 명령에 의해 다시 접근될 가능성이 높으므로 간헐적인 반복 접근이 이루어지는 페이지에 대해서는 초기 프리차지 정책을 유지하다가 기 설정된 임계치만큼 접근이 이루어지면 프리차지 정책을 변경하도록 구성할 수 있다.
일 실시예에서, 유한 상태 제어부의 깊이(Depth)는 기 설정되는 임계치에 따라 결정될 수 있다.
도 8은 일 실시예에 의한 정책 결정 회로의 구성도이다.
도 8을 참조하면, 일 실시예에 의한 정책 제어 회로(250-2)는 카운트 제어신호 생성 회로(2501), 피가수(augend) 생성부(2503), 누산회로(2505), 비교회로(2507) 및 선택회로(2509)를 포함하도록 구성될 수 있다.
카운트 제어신호 생성 회로(2501)는 양상 판별 신호(conf)와 초기 프리차지 정책(PCGPOL_PORTx)에 응답하여 카운트 제어신호를 생성하도록 구성될 수 있다.
피가수 생성부(2503)는 카운트 제어신호에 응답하여 복수의 피가수(+1, -1, 0) 중 어느 하나를 출력하도록 구성될 수 있다.
누산회로(2505)는 피가수 생성부(2503)에서 생성되는 피가수를 누적 가산하도록 구성될 수 있다.
비교회로(2507)는 기 설정된 임계치(TH)와 누산회로(2505)의 출력 신호를 비교하여 비교신호를 생성하도록 구성될 수 있다.
선택회로(2509)는 비교신호에 응답하여 초기 프리차지 정책(PCGPOL_PORTx) 또는 변경된 초기 프리차지 정책(/PCGPOL_PORTx)을 포트별 정책신호(policy portx)로 생성하도록 구성될 수 있다.
이와 같이, 일 실시예에 의한 정책 제어 회로(250, 250-1, 250-2)는 특정 페이지에 대한 반복 접근 횟수에 따라 초기 프리차지 정책을 유지하거나 변경하도록 구성될 수 있다.
도 1 내지 도 8에서 설명한 메모리 장치(130)는 DRAM(Dynamic Random Access Memory)과 같이 메모리 셀에 대한 접근시 로우 선택 라인을 액티브시키고, 데이터 처리 후 해당 로우 선택 라인을 액티브 상태로 유지하거나 프리차지시키는 메모리 장치일 수 있다.
DRAM은 그 자체로 데이터 저장 매체로 사용될 수 있고, 타 스토리지 시스템, 예를 들어 플래시 메모리 기반 스토리지 시스템의 캐쉬 또는 버퍼 메모리로 사용될 수 있다.
한편, 대용량을 지원하고, 비휘발성이며, 낮은 단가 및 적은 전력 소모, 고속 데이터 처리 속도를 제공하는 등의 장점을 갖는 플래시 메모리는 하드 디스크를 대체하는 솔리드 스테이트 드라이브(solid state drive)(1200)(이하, SSD) 타입, 내장 메모리로 사용될 수 있는 임베디드 타입, 모바일 타입 등으로 구현될 수 있으며, DRAM은 이러한 스토리지 시스템의 동작 메모리, 또는 버퍼 메모리로써 이용될 수 있다.
도 9는 일 실시예에 의한 스토리지 시스템의 구성도이다.
도 9를 참조하면, 스토리지 시스템(1000)은 호스트 장치(1100)와 데이터 저장 장치(1200)를 포함할 수 있다. 일 실시예에서, 데이터 저장 장치(1200)는 솔리드 스테이트 드라이브(solid state drive)(1200)(SSD)로 구성될 수 있다.
데이터 저장 장치(1200)는 컨트롤러(1210), 비휘발성 메모리 장치들(1220-0 ~ 1220-n), 버퍼 메모리(1230), 전원 공급기(1240), 신호 커넥터(1101) 및 전원 커넥터(1103)를 포함할 수 있다.
컨트롤러(1210)는 데이터 저장 장치(1200)의 제반 동작을 제어할 수 있다. 컨트롤러(1210)는 호스트 인터페이스 유닛, 컨트롤 유닛, 동작 메모리로서의 랜덤 액세스 메모리, 에러 정정 코드(ECC) 유닛 및 메모리 인터페이스 유닛을 포함할 수 있다.
호스트 장치(1100)와 데이터 저장 장치(1200)는 신호 커넥터(1101)를 통해 신호를 송수신할 수 있다. 여기에서, 신호란 명령어, 어드레스, 데이터를 포함할 수 있다.
컨트롤러(1210)는 호스트 장치(1100)로부터 입력된 신호를 분석하고 처리할 수 있다. 컨트롤러(1210)는 데이터 저장 장치(1200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 백그라운드 기능 블럭들의 동작을 제어할 수 있다.
컨트롤러(1210)에 구비될 수 있는 에러 정정 코드(ECC) 유닛은 비휘발성 메모리 장치들(1220-0 ~ 1220-n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛은 검출된 에러를 정정할 수 있다.
버퍼 메모리(1230)는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(1230)는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(1230)에 임시 저장된 데이터는 컨트롤러(1210)의 제어에 따라 호스트 장치(1100) 또는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)로 전송될 수 있다.
비휘발성 메모리 장치들(1220-0 ~ 1220-n)은 데이터 저장 장치(1200)의 저장 매체로 사용될 수 있다. 비휘발성 메모리 장치들(1220-0 ~ 1220-n) 각각은 복수의 채널들(CH0~CHn)을 통해 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 비휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(1240)는 전원 커넥터(1103)를 통해 입력된 전원을 데이터저장장치(1200)에 제공할 수 있다. 전원 공급기(1240)는 보조 전원 공급기(1241)를 포함할 수 있다. 보조 전원 공급기(1241)는 서든 파워 오프(sudden power off)가 발생되는 경우, 데이터 저장 장치(1200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(1241)는 대용량 캐패시터들(capacitors)을 포함할 수 있으나 이에 한정되는 것은 아니다.
신호 커넥터(1101)는 호스트 장치(1100)와 데이터 저장 장치(1200)의 인터페이스 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있음은 자명하다.
전원 커넥터(1103)는 호스트 장치(1100)의 전원 공급 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있음은 물론이다.
일 실시예에서, 컨트롤러(1210)에 구비되는 동작 메모리, 버퍼 메모리(1230)는 도 1 내지 도 8을 참조하여 설명한 메모리 컨트롤러(100)에 의해 제어되어 그 프리차지 정책이 관리될 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 데이터 저장 시스템
100 : 메모리 컨트롤러
110 : 호스트 장치
120 : 호스트 인터페이스
130 : 메모리 장치
140 : 메모리 인터페이스
20 : 프리차지 정책 설정 회로
1000 : 스토리지 시스템

Claims (16)

  1. 복수의 로우 선택 라인에 각각 접속되는 복수의 메모리 셀을 포함하고, 적어도 하나의 포트를 통해 호스트 장치와 통신하는 메모리 장치; 및
    제 1 프리차지 방식 또는 제 2 프리차지 방식 중에서 선택되는 제 1 프리차지 정책과, 상기 로우 선택 라인에 대한 접근 어드레스에 기초하여 상기 제 1 프리차지 정책 및 제 2 프리차지 정책 중 어느 하나를 결정하며, 정책 제어신호 및 상기 결정된 프리차지 정책에 따라 상기 로우 선택 라인을 제어하도록 구성되는 메모리 컨트롤러;
    를 포함하도록 구성되는 데이터 저장 시스템.
  2. 제 1 항에 있어서,
    상기 메모리 장치는 복수의 포트를 구비하고,
    상기 제 1 프리차지 정책은 상기 복수의 포트별로 설정되는 데이터 저장 시스템.
  3. 제 1 항에 있어서,
    상기 프리차지 정책이 상기 제 2 프리차지 정책으로 결정되는 경우 상기 로우 선택 라인에 대한 프리차지 방식은 상기 제 1 프리차지 방식 또는 상기 제 2 프리차지 방식을 유지하거나, 상기 제 1 프리차지 방식과 상기 제 2 프리차지 방식 간에 변경되도록 구성되는 데이터 저장 시스템.
  4. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 상기 제 1 프리차지 정책 및 상기 접근 어드레스의 변화 여부에 기초하여 상기 제 1 프리차지 정책으로 선택된 프리차지 방식을 유지 또는 변경하도록 구성되는 데이터 저장 시스템.
  5. 제 1 항에 있어서,
    상기 메모리 컨트롤러는
    상기 제 1 프리차지 정책에 응답하여 제 1 정책 신호를 생성하는 제 1 정책 설정 회로;
    상기 제 1 프리차지 정책 및 상기 접근 어드레스에 기초하여 제 2 정책 신호를 생성하는 제 2 정책 설정 회로; 및
    상기 정책 제어신호에 따라 상기 제 1 정책 신호 및 상기 제 2 정책 신호 중 하나를 선택하여 프리차지 신호로 출력하는 제 1 선택 회로;를 포함하고,
    상기 제 2 정책 설정 회로는,
    이전에 요청된 접근 어드레스와 현재 요청된 접근 어드레스를 비교하여 양상 판별 신호(conf)를 생성하도록 구성되는 접근 양상 추적부; 및
    상기 양상 판별 신호 및 상기 제 1 프리차지 정책에 기초하여 상기 제 2 정책 신호를 출력하도록 구성되는 정책 제어 회로;
    를 포함하도록 구성되는 데이터 저장 시스템.
  6. 제 5 항에 있어서,
    상기 메모리 장치는 복수의 포트를 구비하고,
    상기 제 1 정책 설정 회로는 포트 식별자 및 상기 복수의 포트별 초기 프리차지 정책에 응답하여 상기 제 1 프리차지 정책에 응답하여 제 1 정책 신호를 생성하도록 구성되고,
    상기 제 2 정책 설정 회로는 상기 복수의 포트 별로 구비되어, 상기 포트 식별자, 상기 복수의 포트별 상기 초기 프리차지 정책 및 상기 접근 어드레스에 기초하여 상기 복수의 포트별로 상기 제 2 정책 신호를 생성하도록 구성되며,
    상기 메모리 컨트롤러는 상기 포트 식별자에 기초하여 포트 선택 신호를 생성하는 포트 선택 회로; 및
    상기 포트 선택 신호에 응답하여 상기 포트별 제 2 정책 신호 중 하나를 선택하도록 구성되는 제 2 선택 회로;
    를 포함하도록 구성되는 데이터 저장 시스템.
  7. 제 5 항에 있어서,
    상기 정책 제어 회로는, 상기 양상 판별 신호와 상기 제 1 프리차지 정책을 제공받아 현재 내부 상태와 비교하여 천이할 다음 상태를 결정하고, 결정된 상기 다음 상태에 해당하는 제어 신호를 상기 제 2 정책신호로 출력하도록 구성되는 데이터 저장 시스템.
  8. 제 5 항에 있어서,
    상기 정책 제어 회로는,
    상기 양상 판별 신호와 상기 제 1 프리차지 정책에 응답하여 카운트 제어신호를 생성하도록 구성되는 카운트 제어신호 생성 회로;
    상기 카운트 제어신호에 응답하여 복수의 피가수 중 어느 하나를 출력하도록 구성되는 피가수 생성부;
    피가수 생성부에서 생성되는 피가수를 누적 가산하도록 구성되는 누산회로;
    기 설정된 임계치와 상기 누산회로의 출력 신호를 비교하여 비교신호를 생성하도록 구성되는 비교회로; 및
    상기 제 1 프리차지 정책으로 선택된 프리차지 방식, 또는 상기 제 1 프리차지 정책으로 선택된 프리차지 방식과 상이한 프리차지 방식을 상기 제 2 정책신호로 생성하도록 구성되는 선택회로;
    를 포함하도록 구성되는 데이터 저장 시스템.
  9. 제 1 항에 있어서,
    상기 제 1 프리차지 방식은 특정 로우 선택 라인을 액티브 상태로 유지하는 오픈 프리차지 방식이고, 상기 제 2 프리차지 방식은 액티브 상태의 특정 로우 선택 라인을 프리차지하는 클로즈 프리차지 방식인 데이터 저장 시스템.
  10. 제 1 항에 있어서,
    상기 메모리 장치는 적어도 하나의 상기 로우 선택 라인을 포함하는 복수의 서브 영역으로 구분되고,
    상기 메모리 컨트롤러는 상기 결정된 프리차지 정책에 따라 상기 로우 선택 라인이 포함된 서브 영역을 제어하도록 구성되는 데이터 저장 시스템.
  11. 제 10 항에 있어서,
    상기 메모리 컨트롤러는 이전 접근 어드레스와 현재 접근 어드레스를 비교하여 접근 양상을 판별하고,
    특정 로우 선택 라인이 포함된 서브 영역에 대한 연속 또는 간헐적인 접근 횟수 및 상기 제 1 프리차지 정책에 기초하여 상기 제 1 프리차지 정책으로 선택된 프리차지 방식을 유지 또는 변경하도록 구성되는 데이터 저장 시스템.
  12. 복수의 로우 선택 라인에 각각 접속되는 복수의 메모리 셀을 포함하고, 적어도 하나의 포트를 통해 호스트 장치와 통신하는 메모리 장치와, 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 데이터 저장 시스템의 프리차지 정책 설정 방법으로서,
    상기 메모리 컨트롤러가, 제 1 프리차지 방식 또는 제 2 프리차지 방식 중에서 선택되는 제 1 프리차지 정책과, 상기 로우 선택 라인에 대한 접근 어드레스에 기초하여 상기 제 1 프리차지 정책 및 제 2 프리차지 정책 중 어느 하나를 결정하며, 정책 제어신호 및 상기 결정된 프리차지 정책에 따라 상기 로우 선택 라인을 제어하도록 구성되는 데이터 저장 시스템의 프리차지 정책 설정 방법.
  13. 제 12 항에 있어서,
    상기 메모리 컨트롤러가 상기 제 1 프리차지 정책 및 상기 접근 어드레스의 변화 여부에 기초하여 상기 제 1 프리차지 정책으로 선택된 프리차지 방식을 유지 또는 변경하도록 구성되는 데이터 저장 시스템의 프리차지 정책 설정 방법.
  14. 제 12 항에 있어서,
    상기 프리차지 정책이 상기 제 2 프리차지 정책으로 결정되는 경우, 상기 컨트롤러가 상기 로우 선택 라인에 대한 프리차지 방식을 상기 제 1 프리차지 방식 또는 상기 제 2 프리차지 방식으로 유지하거나, 상기 제 1 프리차지 방식과 상기 제 2 프리차지 방식 간에 변경하도록 구성되는 데이터 저장 시스템의 프리차지 정책 설정 방법.
  15. 제 12 항에 있어서,
    상기 메모리 장치는 복수의 포트를 구비하고,
    상기 메모리 컨트롤러가 상기 복수의 포트별로 설정된 상기 제 1 프리차지 정책 및 상기 접근 어드레스의 변화 여부에 기초하여 상기 제 1 프리차지 정책으로 선택된 프리차지 방식을 유지 또는 변경하도록 구성되는 데이터 저장 시스템의 프리차지 정책 설정 방법.
  16. 제 12 항에 있어서,
    상기 제 1 프리차지 방식은 특정 로우 선택 라인을 액티브 상태로 유지하는 오픈 프리차지 방식이고, 상기 제 2 프리차지 방식은 액티브 상태의 특정 로우 선택 라인을 프리차지하는 클로즈 프리차지 방식인 데이터 저장 시스템의 프리차지 정책 설정 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11580017B2 (en) * 2020-04-27 2023-02-14 Silicon Motion, Inc. Method and apparatus and computer program product for preparing logical-to-physical mapping information for host side
US11347504B2 (en) * 2020-07-10 2022-05-31 Korea Electronics Technology Institute Memory management method and apparatus for processing-in-memory

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6799241B2 (en) * 2002-01-03 2004-09-28 Intel Corporation Method for dynamically adjusting a memory page closing policy
KR20050035699A (ko) * 2003-10-14 2005-04-19 삼성전자주식회사 메모리 시스템의 에너지 절감 방법 및 장치
US8627009B2 (en) 2008-09-16 2014-01-07 Mosaid Technologies Incorporated Cache filtering method and apparatus
CN101639817B (zh) * 2009-03-13 2012-01-25 青岛海信信芯科技有限公司 一种存储器的控制方法、存储器控制器和存储器控制***
US20130173864A1 (en) * 2012-01-04 2013-07-04 Elpida Memory, Inc. Semiconductor device including row cache register
KR20140028618A (ko) * 2012-08-29 2014-03-10 삼성전자주식회사 쓰기 페일을 줄이는 메모리 장치, 이를 포함하는 메모리 시스템 및 그 쓰기 방법
CN103136120B (zh) * 2012-12-31 2016-01-27 北京北大众志微***科技有限责任公司 行缓冲管理策略确定方法和装置、bank划分方法和装置
US10133493B2 (en) * 2016-03-01 2018-11-20 Marvell World Trade Ltd. DRAM controller with adaptive precharge policy

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