KR20200088541A - 표시 장치 - Google Patents

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storage
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이윤석
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Abstract

표시 장치가 제공된다. 표시 장치는 제1 도전체, 상기 제1 도전체를 덮는 제1 절연층 및 상기 제1 절연층 상에 배치된 제1 반도체층과 제2 도전체를 포함하되, 상기 제1 도전체는 게이트선, 상기 게이트선에 연결된 게이트 전극, 및 상기 게이트선과 분리된 스토리지선을 포함하고, 상기 제1 반도체층은 상기 게이트 전극과 중첩하는 채널 영역 및 상기 스토리지선과 중첩하는 제1 반사방지패턴을 포함하고, 상기 제2 도전체는 데이터선, 적어도 부분적으로 상기 채널 영역 상에 배치되고 상기 데이터선과 연결된 소스 전극, 및 적어도 부분적으로 상기 채널 영역 상에 배치되고 상기 소스 전극과 분리된 드레인 전극을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치 중 액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어지며, 전기장 생성전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 배향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.
본 발명이 해결하고자 하는 과제는, 높은 해상도를 지니며 및 고주파수 구동을 수행할 수 있으면서도 외광 반사율이 적은 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제 해결을 위한 본 발명의 일 실시예에 따른 표시 장치는, 제1 도전체, 상기 제1 도전체를 덮는 제1 절연층 및 상기 제1 절연층 상에 배치된 제1 반도체층과 제2 도전체를 포함하되, 상기 제1 도전체는 게이트선, 상기 게이트선에 연결된 게이트 전극, 및 상기 게이트선과 분리된 스토리지선을 포함하고, 상기 제1 반도체층은 상기 게이트 전극과 중첩하는 채널 영역 및 상기 스토리지선과 중첩하는 제1 반사방지패턴을 포함하고, 상기 제2 도전체는 데이터선, 적어도 부분적으로 상기 채널 영역 상에 배치되고 상기 데이터선과 연결된 소스 전극, 및 적어도 부분적으로 상기 채널 영역 상에 배치되고 상기 소스 전극과 분리된 드레인 전극을 포함한다.
일 실시예에 따르면, 상기 표시 장치는 상기 제1 반도체층과 상기 제2 도전체 상에 배치되는 제2 절연층 및 상기 제2 절연층 상에 배치되는 제3 도전체를 더 포함하되, 상기 제3 도전체는 화소 전극을 포함하고, 상기 화소 전극은 상기 제2 절연층을 관통하는 컨택홀을 통해 상기 드레인 전극과 연결될 수 있다.
일 실시예에 따르면, 상기 제1 반사방지패턴은 상기 화소 전극의 일부와 중첩할 수 있다.
일 실시예에 따르면, 상기 게이트선은 상기 화소 전극을 가로지를 수 있다.
일 실시예에 따르면, 상기 제1 반도체층은 상기 게이트선에 중첩하는 제2 반사방지패턴을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제2 반사방지패턴은 상기 데이터선에 중첩할 수 있다.
일 실시예에 따르면, 상기 표시 장치는 상기 제2 도전체 상에 배치되는 제2 반도체층을 더 포함하되, 상기 제2 반도체층은 상기 데이터선과 중첩하는 제3 반사방지패턴을 포함할 수 있다.
일 실시예에 따르면, 상기 제3 반사방지패턴의 폭은 상기 데이터선의 폭 대비, ±2㎛ 범위 내일 수 있다.
일 실시예에 따르면, 상기 표시 장치는 상기 제2 도전체와 상기 제2 반도체층 사이에 배치되는 제3 절연층을 더 포함할 수 있다.
일 실시예에 따르면, 상기 스토리지선은, 상기 제1 반사방지패턴과 중첩하는 스토리지 전극패턴 및 상기 제1 반사방지패턴과 비중첩하되 스토리지선 돌출부를 포함하되, 상기 스토리지선 돌출부는 상기 드레인 전극과 중첩할 수 있다.
일 실시예에 따르면, 상기 스토리지 전극패턴의 폭은 9㎛ 내지 13.5㎛일 수 있다.
일 실시예에 따르면, 상기 제1 반사방지패턴의 폭은 상기 스토리지 전극패턴의 폭 대비, ±2㎛ 범위 내일 수 있다.
일 실시예에 따르면, 상기 제1 반사방지패턴의 두께는 700Å 내지 1000Å일 수 있다.
일 실시예에 따르면, 상기 제1 도전체는 상기 게이트 전극에 연결된 리페어선을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제1 반도체층은 상기 리페어선에 중첩하는 제4 반사방지패턴을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제4 반사방지패턴은 상기 데이터선에 중첩할 수 있다.
상기 과제 해결을 위한 본 발명의 다른 실시예에 따른 표시 장치는, 베이스 기판, 상기 베이스 기판 상에 배치되며, 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격된 제1 게이트선 및 제2 게이트선, 상기 제1 게이트선 및 상기 제2 게이트선과 절연 배치되며, 상기 제2 방향으로 연장되고, 상기 제1 방향으로 서로 이격된 제1 데이터선 및 제2 데이터선, 상기 제1 게이트선에 연결된 제1 게이트 전극, 상기 제1 데이터선에 연결된 제1 전극, 및 제2 전극을 포함하는 제1 스위칭 소자, 상기 제2 게이트선에 연결된 제2 게이트 전극, 상기 제2 데이터선과 연결된 제3 전극, 및 제4 전극을 포함하는 제2 스위칭 소자, 상기 제1 스위칭 소자의 상기 제2 전극과 연결된 제1 화소 전극, 상기 제2 스위칭 소자의 상기 제4 전극과 연결된 제2 화소 전극, 상기 제1 게이트선 및 상기 제2 게이트선과 분리된 제1 스토리지선 및 제2 스토리지선 및 제1 스토리지선 및 제2 스토리지선과 중첩하는 제1 반사방지패턴을 포함하되, 상기 제1 게이트선 및 상기 제2 게이트선은 서로 전기적으로 연결되고, 상기 제1 반사방지패턴은 반도체물질을 포함한다.
일 실시예에 따르면, 상기 제1 화소 전극과 상기 제2 화소 전극은 상기 제2 방향으로 인접배치될 수 있다.
일 실시예에 따르면, 상교 표시 장치는 상기 제1 화소 전극 및 상기 제2 화소 전극에 중첩하는 동일 색의 컬러 필터를 더 포함할 수 있다.
일 실시예에 따르면, 상기 제1 스토리지선은 상기 제1 화소 전극의 적어도 일부와 중첩하고, 상기 제2 스토리지선은 상기 제2 화소 전극의 적어도 일부와 중첩할 수 있다.
일 실시예에 따르면, 상기 제1 데이터선 및 상기 제2 데이터선은 상기 제1 화소 전극과 상기 제2 화소 전극을 가로지를 수 있다.
일 실시예에 따르면, 상기 제1 게이트선은 상기 제1 화소 전극을 가로지르고, 상기 제2 게이트선은 상기 제2 화소 전극을 가로지를 수 있다.
일 실시예에 따르면, 상기 제1 게이트선, 상기 제2 게이트선, 상기 제1 스토리지선 및 상기 제2 스토리지선은 동일층에 배치될 수 있다.
일 실시예에 따르면, 상기 표시 장치는 상기 제1 화소 전극과 상기 제2 화소 전극 사이에 배치되는 블랙 매트릭스를 더 포함할 수 있다.
일 실시예에 따르면, 상기 표시 장치의 해상도는 8K이상일 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면, 표시 장치는 높은 해상도를 갖으며 고주파수 구동을 수행할 수 있으면서도 외광 반사율을 최소화할 수 있다.
본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 액정 표시 장치를 개략적으로 나타낸 블록도이다.
도 2는 도 1에 도시한 제1 내지 제4 화소부의 등가 회로도이다.
도 3은 도 1에 도시한 제1 내지 제4 화소부를 나타낸 레이아웃도이다.
도 4는 도 3에 도시한 제1 화소부를 보다 상세히 나타낸 도면이다.
도 5는 도 4에 도시한 제1 화소부에 포함되는 게이트 도전체를 나타낸 도면이다.
도 6은 도 4에 도시한 제1 화소부에 포함되는 제1 반도체층을 나타낸 도면이다.
도 7은 도 4에 도시한 제1 화소부에 포함되는 데이터 도전체를 나타낸 도면이다.
도 8은 도 4에 도시한 제1 화소부에 포함된 투명 도전체를 나타낸 도면이다.
도 9는 도 4의 I1-I1’선에 대응되는 액정 표시 장치의 단면도이다.
도 10은 도 4의 I2-I2’선을 대응되는 액정 표시 장치의 단면도이다.
도 11은 다른 실시예에 따른 액정 표시 장치의 단면도이다.
도 12 및 도 13은 또 다른 실시예들에 따른 액정 표시 장치들의 단면도이다.
도 14는 또 다른 액정 표시 장치의 제1 화소부를 나타낸 레이아웃도이다.
도 15는 도 14의 Ⅱ-Ⅱ’선에 대응되는 액정 표시 장치의 단면도이다.
도 16 내지 도 18은 또 다른 실시예들에 따른 액정 표시 장치의 단면도이다.
도 19는 또 다른 실시예에 따른 액정 표시 장치의 제1 내지 제4 화소부를 나타낸 레이아웃도이다.
도 20은 도 19의 제1 화소부를 보다 상세히 나타낸 도면이다.
도 21은 도 20의 Ⅲ- Ⅲ’선에 대응되는 액정 표시 장치의 단면도이다.
도 22는 또 다른 실시예에 따른 액정 표시 장치의 제1 내지 제4 화소부를 나타낸 레이아웃도이다.
도 23은 도 22의 제1 화소부를 보다 상세히 나타낸 도면이다.
도 24는 도 23의 Ⅳ- Ⅳ’선에 대응되는 액정 표시 장치의 단면도이다.
도 25는 또 다른 실시예에 따른 액정 표시 장치의 제1 내지 제4 화소부를 나타낸 레이아웃도이다.
도 26은 도 25에 도시한 제1 화소부를 보다 상세히 나타낸 도면이다.
도 27은 도 26에 도시한 제1 화소부에 포함되는 게이트 도전체를 나타낸 도면이다.
도 28은 도 26에 도시한 제1 화소부에 포함되는 제1 반도체층을 나타낸 도면이다.
도 29는 도 26에 도시한 제1 화소부에 포함되는 데이터 도전체를 나타낸 도면이다.
도 30은 도 26에 도시한 제1 화소부에 포함된 투명 도전체를 나타낸 도면이다.
도 31은 도 26의 Ⅴ1- Ⅴ1’선에 대응되는 액정 표시 장치의 단면도이다.
도 32는 도 26의 Ⅴ2- Ⅴ2’선을 대응되는 액정 표시 장치의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는다.
본 명세서의 다양한 실시예들에 따른 표시 장치는 동영상이나 정지영상을 표시하는 장치 또는 입체 영상을 표시하는 장치로서 이동 통신 단말기, 스마트폰, 태블릿, 스마트 워치 및 내비게이션 등과 같은 휴대용 전자 기기뿐만 아니라 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명한다. 이하에서는 표시 장치로서 액정 표시 장치를 예로 들어 설명하기로 한다. 다만, 이에 제한되지 않고 발명의 사상을 변경하지 않는 한 유기발광 표시 장치, 전계 방출 표시 장치, 전기영동 표시 장치, 양자점 발광 표시 장치 또는 마이크로 LED 표시 장치와 같은 다른 표시장치에도 적용될 수 있다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1은 일 실시예에 따른 액정 표시 장치를 개략적으로 나타낸 블록도이다.
도 1을 참조하면, 액정 표시 장치(1)는 표시부(11), 게이트 구동부(12), 데이터 구동부(13) 및 타이밍 제어부(14)를 포함한다.
표시부(11)는 화상을 표시하는 영역으로 정의된다. 표시부(11)는 제1 내지 제4 화소부(PX1 내지 PX4)를 포함하는 복수의 화소부가 배치될 수 있다. 복수의 화소부 각각은 제1 내지 제n 게이트선(GL1 내지 GLn, n은 2 이상의 자연수) 중 하나와, 제1 내지 제m 데이터선(DL1 내지 DLm, m은 2 이상의 자연수) 중 하나와 각각 전기적으로 연결될 수 있다. 표시부(11)에서 각 게이트선(GL1 내지 GLn), 각 데이터선(DL1 내지 DLm)은 절연될 수 있다.
여기서, 제1 내지 제n 게이트선(GL1 내지 GLn)은 제1 방향(dr1)으로 연장될 수 있다. 또한, 제1 내지 제m 데이터선(DL1 내지 DLm)은 제2 방향(dr2)으로 연장될 수 있다. 본 명세서에서, 설명의 편의상 도면상 가로방향을 제1 방향(dr1)으로 정의하고, 제1 방향(dr1)과 교차하는 방향을 제2 방향(dr2)으로 정의하기로 한다. 즉, 제2 방향(dr2)은 도면상 세로방향을 나타낼 수 있다. 또한, 제1 방향(dr1) 일 측이라 함은 제1 방향(dr1)으로 연장하는 직선 중 가상의 점을 기준으로 도면상 우측 방향을 지칭하는 것이고, 제1 방향(dr1) 타 측이라 함은 도면상 좌측 방향을 지칭하는 것으로 이해될 수 있다. 제2 방향(dr2) 일 측이라 함은 제2 방향(dr2)으로 연장하는 직선 중 가상의 점을 기준으로 도면상 하측 방향을 지칭하는 것이고, 제2 방향(dr2) 타 측이라 함은 도면상 상측 방향을 지칭하는 것으로 이해될 수 있다. 다만, 실시예는 언급한 방향에 한정되지 않고, 제1 방향(dr1)과 제2 방향(dr2)은 상호 교차하는 상대적인 방향을 지칭하는 것으로 이해되어야 한다.
한편, 제1 내지 제n 게이트선(GL1 내지 GLn) 중 인접한 두 개의 게이트선은 서로 직접 연결될 수 있다. 예를 들어, 제1 게이트선(GL1)은 제2 게이트선(GL2)과 직접 연결되고 제3 게이트선과 제4 게이트선이 직접 연결되지만, 제2 게이트선(GL2)과 제3 게이트선은 직접 연결되지 않을 수 있다. 일 실시예에서, 인접한 두 개의 게이트선은 표시부(11) 밖에서 직접 연결될 수 있으나, 이에 제한되는 것은 아니다. 이에 대해서는 도 2를 참조하여 보다 상세히 설명하기로 한다.
게이트 구동부(12)는 타이밍 제어부(14)로부터 제공받은 제1 제어 신호(CONT1)를 기초로, 제1 내지 제n 게이트 신호(G1 내지 Gn)를 생성할 수 있다. 게이트 구동부(12)는 생성된 제1 내지 제n 게이트 신호(G1 내지 Gn)를 제1 내지 제n 게이트선(GL1 내지 GLn)을 통해 표시부(11)에 배치되는 복수의 화소부에 제공할 수 있다. 게이트 구동부(12)는 일 실시예로 복수의 스위칭 소자를 통해 형성될 수도 있으며, 다른 실시예로 집적 회로일 수도 있다.
데이터 구동부(13)는 타이밍 제어부(14)로부터 제2 제어 신호(CONT2) 및 영상 데이터(DATA)를 제공받을 수 있다. 데이터 구동부(13)는 제2 제어 신호(CONT2) 및 영상 데이터(DATA)를 기초로, 제1 내지 제m 데이터 신호(D1 내지 Dm)를 생성할 수 있다. 데이터 구동부(13)는 생성된 제1 내지 제m 데이터 신호(D1 내지 Dm)를 제1 내지 제m 데이터선(DL1 내지 DLm)을 통해 표시부(11)에 배치되는 복수의 화소부에 제공할 수 있다. 데이터 구동부(13)는 일 실시예로 쉬프트 레지스터(shift register), 래치(latch) 및 디지털-아날로그 변환부 등을 포함할 수 있다.
타이밍 제어부(14)는 외부로부터 영상 신호(RGB) 및 제어 신호(CS)를 입력받을 수 있다. 타이밍 제어부(14)는 영상 신호(RGB) 및 제어 신호(CS)를 표시부(11)의 동작 조건에 적합하도록 처리하여, 영상 데이터(DATA), 제1 제어 신호(CONT1) 및 제2 제어 신호(CONT2)를 생성할 수 있다. 일 실시예로, 타이밍 제어부(14)는 설정된 주파수(예를 들어, 30Hz 내지 150Hz) 구동 방식에 적합한 제1 제어 신호(CONT1) 및 제2 제어 신호(CONT2)를 생성할 수 있다.
영상 신호(RGB)는 표시부(11)에 제공될 복수의 계조 데이터를 포함할 수 있다. 또한, 제어 신호(CS)는 일 실시예로, 수평 동기 신호, 수직 동기 신호 및 메인 클럭 신호 등을 포함할 수 있다. 수평 동기 신호는 표시부(11)의 한 선을 표시하는데 걸리는 시간을 나타낸다. 수직 동기 신호는 한 프레임(frame)의 영상을 표시하는데 걸리는 시간을 나타낸다. 메인 클럭 신호는 타이밍 제어부(14)가 게이트 구동부(12) 및 데이터 구동부(13) 각각과 동기되어, 각종 신호 생성을 위한 기준이 되는 신호이다.
이하, 표시부(11)에 배치되는 복수의 화소부에 대해, 제1 내지 제4 화소부(PX1 내지 PX4)를 기준으로 보다 상세히 설명하기로 한다.
도 2는 도 1에 도시한 제1 내지 제4 화소부의 등가 회로도이다. 도 3은 도 1에 도시한 제1 내지 제4 화소부를 나타낸 레이아웃도이다.
도 2 및 도 3을 참조하면, 제1 화소부(PX1) 및 제2 화소부(PX2)는 제2 방향(dr2)을 따라 인접하게 배치될 수 있다. 또한, 제3 화소부(PX3) 및 제4 화소부(PX4)도 제2 방향(dr2)을 따라 인접하게 배치될 수 있다. 제1 화소부(PX1) 및 제3 화소부(PX3)는 제1 방향(dr1)을 따라 인접하게 배치될 수 있다. 또한, 제2 화소부(PX2) 및 제4 화소부(PX4)도 제1 방향(dr1)을 따라 인접하게 배치될 수 있다.
제1 내지 제4 화소부(PX1 내지 PX4)는 서로 다른 데이터선, 즉, 제1 내지 제4 데이터선(DL1 내지 DL4) 각각으로부터 서로 다른 데이터 신호(D1 내지 D4)를 제공받을 수 있다.
액정 표시 장치(1)는 제1 화소부(PX1)와 제3 화소부(PX3)를 포함하며, 제1 방향(dr1)으로 연장되는 제1 화소행, 및 제1 화소행과 제2 방향(dr2)으로 인접하며 배치되고, 제2 화소부(PX2)와 제4 화소부(PX4)를 포함하며, 제1 방향(dr1)으로 연장되는 제2 화소행을 포함할 수 있다. 한편, 서로 동일한 행에 배치되는 화소부 간에는 서로 동일한 게이트선으로부터 게이트 신호를 제공받을 수 있다. 예를 들어, 제1 화소행은 제1 게이트선(GL1)으로부터 제1 게이트 신호(G1)를 제공받을 수 있으며, 제2 화소행은 제2 게이트선(GL2)으로부터 제2 게이트 신호(G2)를 제공받을 수 있다.
여기서, 제1 게이트선(GL1) 및 제2 게이트선(GL2)은 제1 노드(N1)를 통해 서로 직접 및/또는 전기적으로 연결된다. 즉, 제1 게이트선(GL1)으로부터 제공되는 제1 게이트 신호(G1) 및 제2 게이트선(GL2)으로부터 제공되는 제2 게이트 신호(G2)는 서로 동일한 신호일 수 있다. 제1 노드(N1)의 위치는 특별히 제한되지 않으며, 일 실시예로 표시부(11) 외측(즉, 화상이 표시되지 않는 비표시 영역)에 배치될 수 있다. 한편, 제1 게이트선(GL1) 및 제2 게이트선(GL2)이 제1 노드(N1)에서만 연결되는 것은 아니다. 즉, 제1 게이트선(GL1) 및 제2 게이트선(GL2)이 서로 연결되는 노드의 개수는 복수일 수도 있다.
제1 내지 제4 화소부(PX1 내지 PX4)는 각각 스위칭 소자(TR1 내지 TR4), 화소 전극(PE1 내지 PE4), 액정 커패시터(Clc1 내지 Clc4) 및 스토리지 커패시터(Cst1 내지 Cst4)를 포함할 수 있다. 이에 대해서는 제1 화소부(PX1)를 기준으로 보다 상세히 설명하기로 한다.
제1 화소부(PX1)는 제1 스위칭 소자(TR1), 제1 화소 전극(PE1), 제1 액정 커패시터(Clc1) 및 제1 스토리지 커패시터(Cst1)를 포함할 수 있다.
제1 스위칭 소자(TR1)는 일 실시예로 입력 전극, 출력 전극 및 제어 전극을 갖는 박막 트랜지스터(TFT)일 수 있다. 이하, 입력 전극을 소스 전극, 출력 전극을 드레인 전극, 제어 전극을 게이트 전극으로 표현하기로 한다.
제1 스위칭 소자(TR1)는 제1 게이트선(GL1)과 전기적으로 연결되는 제1 게이트 전극(GE1), 제1 데이터선(DL1)과 전기적으로 연결되는 제1 소스 전극(SE1) 및 제1 화소 전극(PE1)과 전기적으로 연결되는 제1 드레인 전극(DE1)을 포함할 수 있다. 여기서, 제1 스위칭 소자(TR1)의 제1 드레인 전극(DE1)은 제1 컨택홀(CNT1)을 통해 제1 화소 전극(PE1)과 전기적으로 연결될 수 있다. 제1 컨택홀(CNT)은 일 실시예에서, 제1 데이터선(DL1)과 제2 데이터선(DL2)으로부터 등거리에 위치할 수 있다. 제1 스위칭 소자(TR1)는 제1 게이트선(GL1)으로부터 제공받은 제1 게이트 신호(G1)를 기초로 스위칭 동작을 수행하여, 제1 데이터선(DL1)으로부터 제공받은 제1 데이터 신호(D1)를 제1 화소 전극(PE1)에 제공할 수 있다.
제1 액정 커패시터(Clc1)는 제1 화소 전극(PE1)과 공통 전압(Vcom)이 제공되는 공통 전극(도 9의 ‘340’ 참조) 사이에서 형성된다. 제1 스토리지 커패시터(Cst1)는 제1 화소 전극(PE1)과 스토리지 전압(Vcst)이 제공되는 제1 스토리지선(RL1) 사이에서 형성된다. 제1 화소 전극(PE1)의 형상 및 다른 구성과의 관계에 대해서는 후술하기로 한다.
이하, 제1 화소부(PX1) 및 제2 화소부(PX2)를 기준으로, 본 발명의 일 실시예에 따른 액정 표시 장치(1)의 구동에 대해 설명하기로 한다.
제1 스위칭 소자(TR1)는 제1 게이트 신호(G1)를 기초로 스위칭 동작을 수행한다. 또한, 제2 스위칭 소자(TR2)는 제2 게이트 신호(G2)를 기초로 스위칭 동작을 수행한다. 다만, 전술한 바와 같이, 제1 게이트선(GL1) 및 제2 게이트선(GL2)은 서로 연결된다. 즉, 제1 게이트 신호(G1) 및 제2 게이트 신호(G2)는 실질적으로 동일한 신호이다.
이에 따라, 제1 스위칭 소자(TR1) 및 제2 스위칭 소자(TR2)가 서로 동일한 스위칭 동작을 수행하게 된다. 다만, 제1 스위칭 소자(TR1)는 제1 데이터선(DL1)과 전기적으로 연결되는 반면, 제2 스위칭 소자(TR2)는 제2 데이터선(DL2)과 전기적으로 연결되므로, 제1 화소 전극(PE1) 및 제2 화소 전극(PE2) 각각에는 서로 다른 데이터 신호가 제공될 수 있다. 즉, 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)은 동시에 서로 다른 데이터 신호를 제공받을 수 있다. 이를 통해, 본 발명의 일 실시예에 따른 액정 표시 장치(1)는 고주파수 구동이 요구되는 고해상도 제품 및 초고해상도 제품에도 적용이 가능하다. 여기서, 고주파수 구동이 요구되는 제품이라 함은, 예를 들어, 구동 주파수가 120Hz 이상인 액정 표시 장치를 의미할 수 있다. 또한, 고해상도 제품 및 초고해상도 제품이라 하면, 예를 들어, 각각 해상도가 4K(UHD) 및 8K이상인 제품을 의미할 수 있다.
다음으로, 도 3 내지 도 10을 참조하여, 본 발명의 일 실시예에 따른 액정 표시 장치(1)의 구성들의 배치 관계에 대해 설명하기로 한다. 설명의 편의를 위해, 제1 화소부(PX1)를 기준으로 설명하기로 한다. 제1 화소부(PX1)에 대한 설명이 제2 내지 제4 화소부(PX2 내지 PX4)에 적용될 수 있음은 자명하다.
도 4는 도 3에 도시한 제1 화소부를 보다 상세히 나타낸 도면이다. 도 5는 도 4에 도시한 제1 화소부에 포함되는 게이트 도전체를 나타낸 도면이다. 도 6은 도 4에 도시한 제1 화소부에 포함되는 제1 반도체층을 나타낸 도면이다. 도 7은 도 4에 도시한 제1 화소부에 포함되는 데이터 도전체를 나타낸 도면이다. 도 8은 도 4에 도시한 제1 화소부에 포함된 투명 도전체를 나타낸 도면이다. 도 9는 도 4의 I1-I1’선에 대응되는 액정 표시 장치의 단면도이다. 도 10은 도 4의 I2-I2’선을 대응되는 액정 표시 장치의 단면도이다. 구성간 배치관계를 명확하게 하기위해, 도 6에서 게이트 도전체를 점선으로, 제1 반도체층은 실선으로 표시하였다.
제1 표시판(200)은 제2 표시판(300)과 서로 마주보도록 배치된다. 액정층(400)은 제1 표시판(200) 및 제2 표시판(300) 사이에 개재된다. 액정층(400)은 복수의 액정 분자(410)를 포함할 수 있다. 제1 표시판(200)은 일 실시예로 제2 표시판(300)과 실링(sealing)을 통해 합착될 수 있다.
제1 표시판(200)에 대해 설명하기로 한다.
베이스 기판(210)은 일 실시예로 투명 절연 기판일 수 있다. 여기서 투명 절연 기판은 유리 재료, 석영 재료 또는 투광성 플라스틱 재료를 포함할 수 있다. 다른 실시예로, 베이스 기판(210)은 플렉서블(flexible) 기판이거나, 복수의 필름 등이 적층된 형상일 수도 있다.
베이스 기판(210) 상에 게이트 도전체(GW)가 배치될 수 있다. 게이트 도전체(GW)는 제1 게이트선(GL1)을 포함하는 복수의 게이트선, 제1 게이트 전극(GE1)을 포함하는 복수의 게이트 전극, 제1 스토리지선(RL1)을 포함하는 복수의 스토리지선, 제1 스토리지선 돌출부(RLP1)를 포함하는 복수의 스토리지선 돌출부, 및 제1 스토리지 전극패턴(RE11)과 제2 스토리지 전극패턴(RE12)을 포함하는 복수의 스토리지 전극을 포함할 수 있다. 또한, 게이트 도전체(GW)는 일 실시예에서, 제1 리페어선(RPL1)을 포함하는 복수의 리페어선을 더 포함할 수도 있다.
제1 게이트선(GL1)은 제1 방향(dr1)을 따라 연장되되, 게이트 전극(GE1)과 직접 연결된다. 제1 리페어선(RPL1)은 제1 방향(dr1)을 따라 연장되며, 제1 게이트선(GL1)과 이격되어 배치될 수 있다. 제1 리페어선(RPL1)은 제1 게이트선(GL1)과 전기적으로 연결될 수 있다. 일 실시예로, 제1 리페어선(RPL1)은 제1 게이트 전극(GE1) 및 상기 제1 게이트 전극(GE1)과 동일 행에 배치되는 게이트 전극과 직접 연결됨으로써, 제1 게이트선(GL1)과 전기적으로 연결될 수 있다. 제1 리페어선(RPL1)도 제1 게이트선(GL1)과 동일한 게이트 신호를 제공받을 수 있다. 이에 따라, 제1 게이트선(GL1)이 단선되는 경우에도, 제1 스위칭 소자(TR1)는 정상적으로 스위칭 동작을 수행할 수 있다. 한편, 다른 실시예에서, 제1 리페어선(RPL1)은 생략될 수도 있다. 또한, 제1 리페어선(RPL1)과 제1 게이트선(GL1)의 위치가 서로 변경될 수도 있다.
제1 화소부(PX1)는 제1 스토리지선(RL1)을 포함할 수 있다. 제1 스토리지선(RL1)은 제1 게이트선(GL1)을 포함하는 복수의 게이트선과 동일 층에 배치될 수 있다. 제1 스토리지선(RL1)은 제1 게이트선(GL1)은 절연되며, 서로 이격되어 배치될 수 있다.
제1 스토리지선(RL1)은 일 실시예로, 대체로 제1 방향(dr1)으로 연장되며, 제1 게이트선(GL1) 및 제1 리페어선(RPL1)과 이격되도록 배치될 수 있다. 제1 화소 전극(PE1)의 일부는 제1 스토리지선(RL1)과 중첩되도록 배치될 수 있다. 본 명세서에서 “중첩된다”라고 표현하면, 다른 정의가 없는 한 두 구성이 액정 표시 장치(1)의 두께 방향(도 9에서 베이스 기판(210)의 표면에 수직한 방향)으로 중첩(overlap)되는 것을 의미한다.
제1 스토리지선(RL1)은 제1 스토리지선 돌출부(RLP1)를 포함하는 복수의 스토리지선 돌출부 및 제1 스토리지 전극패턴(RE11)과 제2 스토리지 전극패턴(RE12)을 포함하는 복수의 스토리지 전극패턴을 포함할 수 있다.
제1 스토리지선 돌출부(RLP1)는 대체로 제1 방향(dr1)으로 연장하는 제1 스토리지선(RL1)에서 제2 방향(dr2) 일측으로 돌출된 부분일 수 있다. 제1 스토리지선 돌출부(RLP1)는 후술되는 제1 컨택홀(CNT1), 제1 드레인 전극 연장부(DEP1) 및 제1 드레인 전극 연결부(PE1d)와 중첩할 수 있다.
제1 스토리지 전극패턴(RE11) 및 제2 스토리지 전극패턴(RE12)은 대체로 제1 방향으로 연장하는 제1 스토리지선(RL1)에서 제2 방향(dr2) 타측으로 돌출된 부분일 수 있다. 각 스토리지 전극패턴(RE11, RE12)은 각각 제1 방향(dr1)으로 인접하는 화소 전극들 사이에 위치할 수 있다. 예를 들어, 제2 스토리지 전극패턴(RE12)은 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 사이에 위치할 수 있다. 또한, 제2 스토리지 전극패턴(RE12)과 제1 스토리지 전극패턴(RE11)은 각각 제1 화소 전극(PE1)의 제1 방향(dr1) 일단에 위치한 가장자리 및 타단에 위치한 가장자리와 중첩할 수 있다.
제1 스토리지선 돌출부(RLP1), 제1 스토리지 전극패턴(RE11) 및 제2 스토리지 전극패턴(RE12)은 제1 스토리지선(RL1)과 직접 연결되거나 전기적으로 연결될 수 있고, 모두 스토리지 전압(Vcst)이 제공될 수 있다. 제1 화소 전극(PE1)에 제1 스토리지선 돌출부(RLP1), 제1 스토리지 전극패턴(RE11) 및 제2 스토리지 전극패턴(RE12)이 중첩됨에 따라, 전술한 제1 스토리지 커패시터(Cst1)가 형성될 수 있다.
게이트 도전체(GW)는 알루미늄(Al), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 중에서 선택되는 단일 막, 적어도 두 개로 구성되는 이중 막 또는 세 개로 구성되는 삼중 막으로 형성될 수 있다. 게이트 도전체(GW)에 포함되는 제1 게이트선(GL1)을 포함하는 복수의 게이트선, 제1 게이트 전극(GE1)을 포함하는 복수의 게이트 전극, 각 스토리지선(RL1), 각 스토리지선 돌출부(RLP1), 각 스토리지 전극패턴(RE11, RE12), 및 제1 리페어선(RPL1)을 포함하는 복수의 리페어선은 서로 동일한 마스크 공정을 통해 동시에 형성될 수 있다.
게이트 도전체(GW) 상에 제1 절연층(221)이 배치될 수 있다. 제1 절연층(221)은 게이트 절연층일 수 있다. 일 실시예로, 제1 절연층(221)은 질화 규소 또는 산화 규소 등으로 형성될 수 있다. 제1 절연층(221)은 물리적 성질이 다른 적어도 두 개의 절연층을 포함하는 다중 막 구조를 가질 수도 있다.
제1 반도체층(AW1)은 제1 절연층(221) 상에 배치될 수 있다. 제1 반도체층(AW1)은 제1 반도체 패턴(SM1)을 포함하는 복수의 반도체 패턴, 제1 스토리지 반사방지패턴(ARP11)과 제2 스토리지 반사방지패턴(ARP12)을 포함하는 복수의 스토리지 반사방지패턴 및 제1 내지 제8 게이트 반사방지패턴(ARP101 내지 ARP108)을 포함하는 복수의 게이트 반사방지패턴을 포함할 수 있다.
제1 반도체 패턴(SM1)은 제1 게이트 전극(GE1)의 내부와 중첩하도록 배치될 수 있다. 제1 반도체 패턴(SM1)은 제1 스위칭 소자(TR1)의 채널 영역을 형성할 수 있다. 제1 반도체 패턴(SM1)은 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)과 직접 또는 전기적으로 연결될 수 있다.
명확하게 도시하진 않았지만, 제1 반도체 패턴(SM1)은 제1 스위칭 소자(TR1)의 제1 소스 전극 및 제1 드레인 전극과 연결되는 부위(소스 영역 및 드레인 영역)에는 불순물 이온이 도핑되어 있을 수 있다. 예를 들어, PMOS 트랜지스터의 경우 붕소(B) 등 3가 도펀트가 p형 불순물 이온으로 사용될 수 있고, NMOS 트랜지스터의 경우 n+ 수소화 비정질 규소 따위의 물질이나 실리사이드(silicide)와 같은 물질이 n형 불순물 이온으로 사용될 수 있다.
제1 스토리지 반사방지패턴(ARP11) 및 제2 스토리지 반사방지패턴(ARP12)은 각각 제1 스토리지 전극패턴(RE11) 및 제2 스토리지 전극패턴(RE12)과 중첩하도록 배치될 수 있다.
일 실시예로, 제1 스토리지 반사방지패턴(ARP11) 및 제2 스토리지 반사방지패턴(ARP12)의 폭(L2, 예를 들어, 제1 방향(dr1)의 두께)은 각각 제1 스토리지 전극패턴(RE11) 및 제2 스토리지 전극패턴(RE12)의 폭(L1, 예를 들어, 제1 방향(dr1)의 두께)과 거의 동일할 수 있다. 예를 들어, 제1 스토리지 반사방지패턴(ARP11), 제2 스토리지 반사방지패턴(ARP12), 제1 스토리지 전극패턴(RE11) 및 제2 스토리지 전극패턴(RE12)의 폭(L1, L2)은 약 9㎛ 내지 약 13.5㎛일 수 있다. 이때, 제1 스토리지 반사방지패턴(ARP11) 및 제2 스토리지 반사방지패턴(ARP12)의 두께는, 예를 들어, 약 700Å 내지 약 1000Å일 수 있다.
제1 게이트 반사방지패턴(ARP101) 및 제2 게이트 반사방지패턴(ARP102)은 각각 제1 스토리지선(RL1)과 중첩하도록 배치될 수 있다. 제1 게이트 반사방지패턴(ARP101) 및 제2 게이트 반사방지패턴(ARP102)은 제1 스토리지선 돌출부(RLP1)를 사이에 두고 위치할 수 있다.
제1 게이트 반사방지패턴(ARP101)은 제1 스토리지선(RL1)과 제1 데이터선(DL1)이 교차하는 부분과 중첩하도록 배치될 수 있다. 제2 게이트 반사방지패턴(ARP102)은 제1 스토리지선(RL1)과 제2 데이터선(DL2)이 교차하는 부분과 중첩하도록 배치될 수 있다.
제1 게이트 반사방지패턴(ARP101)은 제1 스토리지선(RL1)과 제1 데이터선(DL1) 사이의 커플링 현상을 감소시킬 수 있다. 제2 게이트 반사방지패턴(ARP102)은 제1 스토리지선(RL1)과 제2 데이터선(DL2) 사이의 커플링 현상을 감소시킬 수 있다.
제3 게이트 반사방지패턴(ARP103) 및 제4 게이트 반사방지패턴(ARP104)은 각각 제1 리페어선(RPL1)과 중첩하도록 배치될 수 있다. 제3 게이트 반사방지패턴(ARP103) 및 제4 게이트 반사방지패턴(ARP104)은 제1 게이트 전극(GE1)을 사이에 두고 위치할 수 있다.
제3 게이트 반사방지패턴(ARP103)은 제1 리페어선(RPL1)과 제1 데이터선(DL1)이 교차하는 부분과 중첩하도록 배치될 수 있다. 제4 게이트 반사방지패턴(ARP104)은 제1 리페어선(RPL1)과 제2 데이터선(DL2)이 교차하는 부분과 중첩하도록 배치될 수 있다.
제3 게이트 반사방지패턴(ARP103)은 제1 리페어선(RPL1)과 제1 데이터선(DL1) 사이의 커플링 현상을 감소시킬 수 있다. 제4 게이트 반사방지패턴(ARP104)은 제1 리페어선(RPL1)과 제2 데이터선(DL2) 사이의 커플링 현상을 감소시킬 수 있다.
제5 게이트 반사방지패턴(ARP105), 제6 게이트 반사방지패턴(ARP106), 제7 게이트 반사방지패턴(ARP107) 및 제8 게이트 반사방지패턴(ARP108)은 각각 제1 게이트선(GL1)과 중첩하도록 배치될 수 있다. 제5 게이트 반사방지패턴(ARP105)은 제1 게이트선(GL1)과 제1 데이터선(DL1)이 교차하는 부분과 중첩하도록 배치될 수 있다. 제6 게이트 반사방지패턴(ARP106)은 제1 게이트선(GL1)과 제2 데이터선(DL2)이 교차하는 부분과 중첩하도록 배치될 수 있다. 제7 게이트 반사방지패턴(ARP107) 및 제8 게이트 반사방지패턴(ARP108)은 각각 제1 게이트선(GL1)과 제1 소스 전극(SE1)이 교차하는 부분과 중첩하도록 배치될 수 있다. 다른 실시예에서, 제7 게이트 반사방지패턴(ARP107) 및 제8 게이트 반사방지패턴(ARP108)은 접하며 하나의 게이트 반사방지패턴일 수 있다.
제5 게이트 반사방지패턴(ARP105)은 제1 게이트선(GL1)과 제1 데이터선(DL1) 사이의 커플링 현상을 감소시킬 수 있다. 제6 게이트 반사방지패턴(ARP106)은 제1 게이트선(GL1)과 제2 데이터선(DL2) 사이의 커플링 현상을 감소시킬 수 있다. 제7 게이트 반사방지패턴(ARP107) 및 제8 게이트 반사방지패턴(ARP108)은 각각 제1 게이트선(GL1)과 제1 소스 전극(SE1) 사이의 커플링 현상을 감소시킬 수 있다.
각 스토리지 반사방지패턴 및 각 게이트 반사방지패턴은 도면에 도시된 것에 한정되지 않는다. 다른 실시예에서, 각 게이트 반사방지패턴 중 적어도 일부는 생략될 수도 있다.
제1 반도체층(AW1)은 일 실시예로, 비정질 규소(a-Si), 다결정 규소 등의 반도체물질을 포함할 수 있다. 다른 실시예로, 제1 반도체층(AW1)은 산화물 반도체를 포함할 수 있다. 제1 반도체층(AW1)이 산화물 반도체를 포함하는 경우, 반도체층은 IGZO(In-Ga-Zinc-Oxide), ZnO, ZnO2, CdO, SrO, SrO2, CaO, CaO2, MgO, MgO2, InO, In2O2, GaO, Ga2O, Ga2O3, SnO, SnO2, GeO, GeO2, PbO, Pb2O3, Pb3O4, TiO, TiO2, Ti2O3, 및 Ti3O5을 포함한 산화물 반도체 중에서 선택되는 하나로 형성될 수 있다.
액정 표시 장치(1)의 외부로부터 내부에 입사되는 외광 중 다시 액정 표시 장치(1)의 내부로부터 외부로 반사되는 반사광은 게이트 도전체(GW)에 의해 반사되는 게이트 반사광이 상당히 높은 비율을 차지한다. 각 스토리지 반사방지패턴 및 각 게이트 반사방지패턴이 최대한 게이트 도전체(GW)에 중첩되도록 배치됨으로써, 게이트 반사광을 줄일 수 있고, 전체적으로 액정 표시 장치(1)의 출사되는 반사광이 감소될 수 있다. 즉, 액정 표시 장치(1)의 외광 반사율(입사되는 외광 대비 출사되는 반사광의 비율)이 감소될 수 있다.
제1 반도체층(AW1) 상에 데이터 도전체(DW)가 배치될 수 있다. 도시하진 않았지만, 데이터 도전체(DW)는 저항성 접촉층(미도시)을 더 포함할 수 있다. 저항성 접촉층은 제1 반도체층(AW1)의 상부에 배치될 수 있다. 저항성 접촉층은 인(phosphorus)과 같은 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 다만, 저항성 접촉층은 반도체층(230)이 산화물 반도체로 이루어지는 경우라면, 생략될 수 있다.
데이터 도전체(DW)는 제1 데이터선(DL1)과 제2 데이터선(DL2)을 포함하는 복수의 데이터선, 제1 소스 전극(SE1)을 포함하는 복수의 소스 전극 및 제1 드레인 전극(DE1)을 포함하는 복수의 드레인 전극을 포함할 수 있다.
제1 소스 전극(SE1)은 제1 데이터선(DL1)으로부터 제1 방향(dr1) 일측으로 분지된 형태일 수 있다. 제1 소스 전극(SE1)의 적어도 일부는 제1 게이트 전극(GE1)의 일부와 중첩될 수 있다.
제1 드레인 전극(DE1)은 제1 게이트 전극(GE1)과 중첩되되, 제1 소스 전극(SE1)과 소정의 거리 이격되어 배치될 수 있다. 한편, 제1 드레인 전극(DE1)은 제1 드레인 전극 연장부(DEP1)를 더 포함할 수 있다. 제1 드레인 전극 연장부(DEP1)는 제1 스토리지선 돌출부 및 제1 컨택홀(CNT1)과 중첩될 수 있다.
도면에서 제1 소스 전극(SE1)의 모양이 각진 ‘U’자 형상이며, 제1 드레인 전극(DE1)이 제1 소스 전극(SE1)에 의해 둘러싸인 것으로 도시하였으나, 이에 제한되는 것은 아니다. 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제1 반도체 패턴(SM1) 및 제1 게이트 전극(GE1)은 전술한 제1 스위칭 소자(TR1)를 형성한다.
제1 데이터선(DL1)은 제1 스토리지선(RL1) 및 제1 게이트선(GL1)과 절연될 수 있다. 제1 데이터선(DL1)은 제1 드레인 전극 연장부(DEP1)와의 쇼트(short)를 방지하기 위해, 제1 꺽인 부분(BP1) 및 제2 꺽인 부분(BP2)을 포함할 수 있다. 또한, 제2 데이터선(DL2)은 제1 드레인 전극 연장부(DEP1)와의 쇼트를 방지하기 위해, 제3 꺽인 부분(BP3) 및 제4 꺽인 부분(BP4)을 포함할 수 있다. 제1 데이터선(DL1) 및 제2 데이터선(DL2)은 각 꺽인 부분 외에서 대체로 제2 방향(dr2)으로 연장될 수 있다. 제1 데이터선(DL1) 및 제2 데이터선(DL2)의 각 꺽인 부분은 제1 방향(dr1) 일측 "G 타측으로 꺾인다. 일 실시예로, 제1 드레인 전극 연장부(DEP1)부터 제1 데이터선(DL1)까지의 간격과 제1 드레인 전극 연장부(DEP1)부터 제2 데이터선(DL2)까지의 간격은 동일할 수 있다.
데이터 도전체(DW)는 알루미늄(Al), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 중에서 선택되는 단일 막, 적어도 두 개로 구성되는 이중 막 또는 세 개로 구성되는 삼중 막으로 형성될 수 있다. 다만 이에 제한되는 것은 아니며, 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다. 데이터 도전체(DW)는 일 실시예로 동일한 마스크 공정을 통해 동시에 형성될 수 있다.
데이터 도전체(DW) 상에 제2 절연층(222)이 배치될 수 있다. 일 실시예로, 제2 절연층(222)은 패시베이션 막일 수 있다. 제2 절연층(222)은 제1 드레인 전극 연장부(DEP1)의 적어도 일부를 노출시키는 제1 컨택홀(CNT1)을 포함하는 복수의 컨택홀들을 포함한다.
제2 절연층(222)은 질화 규소와 산화 규소 등의 무기 절연물로 형성될 수 있다. 제2 절연층(222)은 후술하는 컬러 필터(230a, 230b, 230c)의 안료가 제1 반도체 패턴(SM1)으로 유입되는 것을 방지할 수 있다.
제2 절연층(222) 상에 컬러 필터(230a, 230b, 230c)가 배치될 수 있다. 컬러 필터(230a, 230b, 230c)는 제2 절연층(222)의 제1 컨택홀(CNT1)과 중첩되며, 제1 드레인 전극 연장부(DEP1)의 적어도 일부를 노출시키는 개구부를 포함한다.
컬러 필터(230a, 230b, 230c)를 통과한 광은 적색(red), 녹색(green) 및 청색(blue)의 삼원색 등 기본색(primary color) 중 하나를 표시할 수 있다. 다만, 상기 컬러 필터(230a, 230b, 230c)를 통과한 광의 표시 색이 기본색으로 제한되는 것은 아니며, 청록색(cyan), 자홍색(magenta), 옐로(yellow) 및 화이트(white) 계열의 색 중 어느 하나를 표시할 수도 있다.
일 실시예로, 컬러 필터(230a, 230b, 230c)는 제1 방향(dr1)으로 인접하는 화소부마다 서로 다른 색을 표시하는 물질로 형성될 수 있고, 제2 방향(dr2)으로 인접하는 화소부는 같은 색을 표시하는 물질로 형성될 수 있다. 예를 들어, 제2 방향(dr2)으로 인접한 제1 화소부(PX1)와 제2 화소부(PX2)에는 동일한 색의 컬러 필터가 형성될 수 있고, 상기 색은 적색, 녹색 및 청색 중 하나일 수 있다. 그리고, 제1 화소부(PX1) 및 제2 화소부(PX2)와 제1 방향(dr1)으로 인접한 제3 화소부(PX3)와 제4 화소부(PX4)는 제1 화소부(PX1)와 제2 화소부(PX2)에서 선택된 색상을 제외한 나머지 색상의 중 하나의 컬러 필터가 형성될 수 있다. 다만, 이에 제한되는 것은 아니고, 다른 실시예에서 방향에 관계없이 인접하는 화소부마다 서로 다른 색을 표시하는 물질로 형성될 수도 있다. 도 9 및 도 10에서는 컬러 필터(230a, 230b, 230c)가 제1 표시판(200)에 배치되는 것으로 도시하였으나, 이와는 달리 제2 표시판(300)에 배치될 수도 있다.
컬러 필터(230a, 230b, 230c) 상에 제3 절연층(250)이 배치될 수 있다. 일 실시예, 제3 절연층(250)은 패시베이션막일 수 있다. 제3 절연층(250)은 질화 규소와 산화 규소 등의 무기 절연물로 형성될 수 있다. 다른 실시예에서, 제3 절연층(250)은 생략될 수도 있다. 제3 절연층(250)은 제2 절연층(222)의 제1 컨택홀(CNT1)과 중첩되며, 제1 드레인 전극 연장부(DEP1)의 적어도 일부를 노출시키는 개구부를 포함할 수 있다.
도시되진 않았지만, 컬러 필터(230a, 230b, 230c)와 제3 절연층(250) 사이에, 유기 절연막이 배치될 수도 있다. 유기 절연막은 평탄화 특성이 우수하며, 감광성(photosensitivity)을 가지는 유기 물질을 포함할 수 있다. 유기 절연막은 생략될 수도 있다. 유기 절연막은 제2 절연층(222)의 제1 컨택홀(CNT1)과 중첩되며, 제1 드레인 전극 연장부(DEP1)의 적어도 일부를 노출시키는 개구부를 포함할 수 있다.
상술한 것과 같이, 제2 절연층(222)의 제1 컨택홀(CNT1)과 중첩하는 컬러 필터(230a, 230b, 230c)의 개구부, 상술한 유기 절연막의 개구부 및 제3 절연층(250)의 개구부는 모두 제1 컨택홀(CNT1)을 형성할 수 있다.
제3 절연층(250) 상에 투명 도전체(TW)가 배치될 수 있다. 투명 도전체(TW)는 투명 도전 물질을 포함할 수 있다. 여기서, 투명 도전 물질은 다결정, 단결정 또는 비정질의 ITO(Indium Tin Oxide)를 포함할 수 있다. 투명 도전체(TW)는 제1 화소 전극(PE1)을 포함하는 복수의 화소 전극 및 제1 차폐 전극(SC1)을 포함하는 복수의 차폐 전극들을 포함할 수 있다.
제1 화소 전극(PE1)은 제1 컨택홀(CNT1)을 통해 노출된 제1 드레인 전극 연장부(DEP1)와 직접 접촉될 수 있다. 또한, 제1 화소 전극(PE1)은 공통 전극(340)과 중첩된다. 이에 따라, 제1 액정 커패시터(Clc1, 도 2 참조)는 서로 중첩되는 제1 화소 전극(PE1)과 공통 전극(340) 사이에서 형성될 수 있다.
이하, 제1 화소 전극(PE1)의 형상에 대해 보다 상세히 설명하기로 한다.
제1 화소 전극(PE1)은 복수의 줄기전극, 복수의 줄기전극으로부터 연장하는 복수의 제1 가지전극(PE1c) 및 제1 드레인 전극 연장부(DEP1)와 접촉하는 제1 드레인 전극 연결부(PE1d)를 포함한다.
복수의 줄기전극 제1 방향(dr1)으로 연장하는 제1 줄기전극(PE1a)과 제2 방향으로 연장하는 제2 줄기전극(PE1b)을 포함한다. 제1 줄기전극(PE1a)은 도면상 가로줄기전극이고, 제2 줄기전극(PE1b)은 세로줄기전극일 수 있다. 일 실시예로, 제1 줄기전극(PE1a)과 제2 줄기전극(PE1b)은 서로 길이를 등분하며 교차할 수 있다.
복수의 제1 가지전극(PE1c)은 제1 줄기전극(PE1a) 및/또는 제2 줄기전극(PE1b)으로부터 제1 방향(dr1) 및 제2 방향(dr2)과 다른 방향으로 연장할 수 있다. 복수의 제1 가지전극(PE1c) 중 적어도 일부는 제1 스토리지 전극패턴(RE11), 제2 스토리지 전극패턴(RE12), 제1 스토리지 반사방지패턴(ARP11) 및 제2 스토리지 반사방지패턴(ARP12)과 중첩할 수 있다.
복수의 제1 가지전극(PE1c) 중 일부는 대체로 제2 방향(dr2) 일측으로 연장하여 제1 드레인 전극 연결부(PE1d)와 연결될 수 있다. 따라서, 제1 드레인 전극 연장부(DEP1)와 연결되는 제1 드레인 전극 연결부(PE1d)와 함께, 제1 줄기전극(PE1a), 제2 줄기전극(PE1b) 및 복수의 제1 가지전극(PE1c)은 모두 전기적으로 연결되고, 동일 신호를 전달받을 수 있다.
제1 차폐 전극(SC1)은 제1 화소 전극(PE1)과 절연되며, 대체로 제1 방향(dr1)을 따라 연장된다. 예를 들어, 제1 차폐 전극(SC1)은 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 사이 및 제3 화소 전극(PE3)과 제4 화소 전극(PE4) 사이에 위치할 수 있다. 일 실시예로, 제1 차폐 전극(SC1)은 제1 게이트선(GL1)과 중첩될 수 있다. 또한, 제1 차폐 전극(SC1)의 일부는 분지되어 제1 데이터선(DL1) 또는 제2 데이터선(DL2)의 일부와 중첩될 수 있다. 예를 들어, 제1 화소부(PX1)를 기준으로, 제1 차폐 전극(SC1)은 제2 데이터선(DL2)의 일부와 중첩되되, 동시에 제2 게이트 반사방지패턴(ARP102), 제3 게이트 반사방지패턴(ARP103) 및 제6 게이트 반사방지패턴(ARP106)과 중첩될 수 있다.
제1 차폐 전극(SC1)에는 공통 전극(340)과 동일한 레벨의 전압이 인가되며, 이에 따라, 상기 제1 차폐 전극(SC1)과 상기 공통 전극(340) 사이에는 전계가 형성되지 않는다. 제1 차폐 전극(SC1)이 제공되지 않는 기존의 액정 표시 장치에서는 화소의 가장자리에 해당하는 영역에 위치한 액정 분자들(410)은, 제1 화소 전극(PE1)과 공통 전극(340) 사이에 프린지 전계가 약하기 때문에 오배열의 가능성이 높았으며, 그 결과 빛샘 현상이 발생하였다. 그러나, 본 실시예에 따른 액정 표시 장치(1)는 제1 차폐 전극(SC1)이 형성된 영역에 전계가 형성되지 않기 때문에, 해당 영역에 위치한 액정 분자들(410)의 오배열이 방지된다. 그 결과, 빛샘 현상이 감소될 수 있다.
도시하진 않았지만, 투명 도전체(TW) 상에 제1 배향막(미도시)이 배치될 수 있다. 제1 배향막은 액정층(400) 내의 복수의 액정 분자의 초기 배향을 유도할 수 있다. 제1 배향막은 일 실시예로 주쇄의 반복 단위 내에 이미드기를 갖는 고분자 유기 재료를 포함하여 이루어질 수 있다.
다음으로, 제2 표시판(300)에 대해 설명하기로 한다.
제2 기판(310)은 베이스 기판(210)과 대향되도록 배치된다. 제2 기판(310)은 투명한 유리 또는 플라스틱 등으로 형성될 수 있으며, 일 실시예로 베이스 기판(210)과 동일한 재질로 형성될 수 있다.
블랙 매트릭스(320)는 제2 기판(310) 상에 배치될 수 있다. 대체로 제1 방향으로 연장하며, 제2 방향으로 인접한 화소 전극들 사이에 배치될 수 있다. 예를 들어, 블랙 매트릭스(320) 중 하나는 제1 화소 전극(PE1)과 제2 화소 전극(PE2)의 사이 및 제3 화소 전극(PE3)과 제4 화소 전극(PE4)의 사이에 위치할 수 있다.
블랙 매트릭스(320)는 제2 방향(dr2)으로 인접한 화소 전극들 사이로 광이 투과되는 것을 차단할 수 있다. 블랙 매트릭스(320)의 재료는 광을 차단할 수 있는 경우라면 특별히 제한되지 않는다. 일 실시예로, 블랙 매트릭스(320)는 감광성 조성물, 유기물 또는 금속성 물질 등으로 형성될 수 있다. 감광성 조성물은 일 실시예로, 바인더 수지, 중합성 모노머, 중합성 올리고머, 안료, 분산제 등을 포함할 수 있다. 금속성 물질은 크롬 등을 포함할 수 있다.
평탄화층(330)은 블랙 매트릭스(320) 상에 배치될 수 있다. 평탄화층(330)은 공통 전극(340)에 대해 평탄성을 제공할 수 있다. 평탄화층(330)의 재료는 특별히 제한되지 않으며, 일 실시예로 유기 물질 또는 무기 물질을 포함할 수 있다.
공통 전극(340)은 평탄화층(330) 상에 배치될 수 있다. 공통 전극(340)은 적어도 일부가 제1 화소 전극(PE1)과 중첩될 수 있다. 공통 전극(340)은 일 실시예로 통판 형태로 형성될 수 있다. 즉, 공통 전극(340)은 제2 기판(310)의 전면에 걸쳐 형성될 수 있다. 다만, 이에 제한되는 것은 아니며, 공통 전극(340)은 복수의 슬릿부를 포함할 수도 있다. 공통 전극(340)은 일 실시예로 ITO 및 IZO 등의 투명 도전 물질이나, 알루미늄, 은, 크롬 또는 그 합금 등의 반사성 금속으로 형성될 수 있다.
도시하진 않았지만, 공통 전극(340) 상에는 제2 배향막(미도시)이 배치될 수 있다. 제2 배향막은 액정층(400) 내의 복수의 액정 분자의 초기 배향을 유도할 수 있다. 제2 배향막은 일 실시예로 제1 배향막과 동일한 재료로 형성될 수 있다.
이어서, 액정층(400)에 대하여 설명하기로 한다.
액정층(400)은 복수의 액정 분자들(410)을 포함한다. 일 실시예로, 복수의 액정 분자들(410)은 음의 유전율 이방성을 가지고 초기 배향 상태에서 수직 배향될 수 있다. 복수의 액정 분자들(410)은 초기 배향 상태에서 소정의 선 경사(pretilt) 각도를 가질 수도 있다. 복수의 액정 분자들(410)의 초기 배향은 전술한 제1 및 제2 배향막에 의해 유도될 수 있다. 복수의 액정 분자(410)는 제1 표시판(200)과 제2 표시판(300) 사이에 전계가 형성되면, 특정 방향으로 기울어지거나 또는 회전함으로써 액정층(400)을 투과하는 광의 편광 상태를 변화시킬 수 있다.
이하, 제1 화소부(PX1)의 도메인 영역 및 액정 제어에 대해 설명하기로 한다.
일 실시예로, 제1 화소 전극(PE1)은 제1 내지 제4 도메인 영역(DM1 내지 DM4)을 포함할 수 있다. 각 도메인 영역(DM1 내지 DM4)은 제1 줄기전극(PE1a)과 제2 줄기전극(PE1b)을 기준으로 달리 위치한 제1 가지전극들(PE1c)들에 의해 정의될 수 있다. 예를 들어, 제1 도메인 영역(DM1)은 제1 줄기전극(PE1a)을 기준으로 제1 방향(dr1) 타측 영역과 제2 줄기전극(PE1b)을 기준으로 제2 방향(dr2) 타측 영역이 서로 중첩되는 영역에 위치한 제1 가지전극들(PE1c)들에 의해 정의될 수 있다. 제2 도메인 영역(DM2)은 제1 줄기전극(PE1a)을 기준으로 제1 방향(dr1) 일측 영역과 제2 줄기전극(PE1b)을 기준으로 제2 방향(dr2) 타측 영역이 서로 중첩되는 영역에 위치한 제1 가지전극들(PE1c)들에 의해 정의될 수 있다. 제3 도메인 영역(DM3)은 제1 줄기전극(PE1a)을 기준으로 제1 방향(dr1) 타측 영역과 제2 줄기전극(PE1b)을 기준으로 제2 방향(dr2) 일측 영역이 서로 중첩되는 영역에 위치한 제1 가지전극들(PE1c)들에 의해 정의될 수 있다. 제4 도메인 영역(DM4)은 제1 줄기전극(PE1a)을 기준으로 제1 방향(dr1) 일측 영역과 제2 줄기전극(PE1b)을 기준으로 제2 방향(dr2) 일측 영역이 서로 중첩되는 영역에 위치한 제1 가지전극들(PE1c)들에 의해 정의될 수 있다. 일 실시예로, 제1 내지 제4 도메인 영역(DM1 내지 DM4)의 각 면적은 동일할 수 있으나, 이에 제한되는 것은 아니다.
전계가 형성되는 경우에, 각 도메인 영역(DM1 내지 DM4)에서의 액정 분자(410)가 기울어지는 방향에 대해 설명하기로 한다.
제1 내지 제4 도메인 영역(DM1 내지 DM4)에 배치되는 복수의 액정 분자는 전계가 형성되는 경우, 일 실시예에서, 제1 줄기전극(PE1a)과 제2 줄기전극(PE1b)에 의해 형성된 교차점을 향하여 기울어지도록 제어될 수 있다. 다시 말해, 복수의 액정 분자(410)는 제1 가지전극들(PE1c)이 연장되는 방향의 반대 방향을 항하여 기울어지도록 제어될 수 있다.
결과적으로, 제1 내지 제4 도메인 영역(DM1 내지 DM4)에 배치되는 복수의 액정 분자들(410)은 여러 방향으로 기울어지도록 제어되면서도, 각 방향으로 기울어지는 액정 분자들(410)의 분포는 모두 동일할 수 있다. 이에 따라, 액정 표시 장치(1)는 텍스쳐(texture) 현상을 방지할 수 있으며, 균일한 측면 시인성을 가질 수 있다.
다음으로, 본 발명의 다른 실시예에 따른 액정 표시 장치에 대해 설명하기로 한다. 다만, 도 1 내지 도 10에서 설명한 내용과 중복되는 설명은 생략하기로 하며, 도 1 내지 도 10에서 설명한 구성과 동일한 구성에 대해서는 동일한 도면 부호를 사용하기로 한다.
도 11은 다른 실시예에 따른 액정 표시 장치의 단면도이다. 도 11은 도 9의 변형예에 해당한다.
도 11을 참조하면, 본 실시예에 따른 액정 표시 장치는 도 9의 실시예 대비, 블랙 매트릭스(320)가 각 스토리지 전극패턴들(RE11, RE12) 및 각 스토리지 반사방지패턴(ARP11, ARP12)과도 중첩하도록 배치된 점에서 그 차이가 있다.
블랙 매트릭스(320)는 제1 방향(dr1)으로 인접한 화소 전극들(예를 들어, PE1과 PE3) 사이에 배치될 수 있다. 몇몇 실시예에서, 일부 가지전극들(PE1c)의 끝단이 블랙 매트릭스(320)와 중첩할 수 있다.
한편, 블랙 매트릭스(320)는 각 스토리지 전극패턴들(RE11, RE12) 및 각 스토리지 반사방지패턴들과 중첩할 수 있다. 도면상, 블랙 매트릭스(320)의 폭은 각 스토리지 전극패턴들(RE11, RE12) 및 각 스토리지 반사방지패턴들(ARP11, ARP12)의 폭과 동일하도록 도시하였지만, 이에 제한되는 것은 아니다. 블랙 매트릭스의 폭은 각 스토리지 전극패턴들(RE11, RE12) 및 각 스토리지 반사방지패턴들(ARP11, ARP12)의 폭에 비해 좁거나 넓을 수도있다.
각 화소 전극(PE1 등)의 제1 방향(dr1) 가장자리에 해당하는 영역에 위치한 액정 분자들(410)은, 화소 전극(PE1)과 공통 전극(340) 사이에 프린지 전계가 약하기 때문에 오배열의 가능성이 높았으며, 그 결과 빛샘 현상이 발생할 수 있다. 이때, 제2 표시판(300)에 배치되는 블랙 매트릭스(320)를 제1 방향(dr1)으로 인접한 화소 전극사이와 중첩하도록 두어, 빛샘 현상을 감소시킬 수 있다.
또한, 블랙 매트릭스(320)는 각 스토리지 전극패턴들(RE11, RE12) 및 각 스토리지 반사방지패턴들(ARP11, ARP12)로 입사하는 외광을 줄일 수 있다. 각 스토리지 전극패턴들(RE11, RE12) 및 각 스토리지 반사방지패턴들(ARP11, ARP12)로부터 출사하는 반사광을 블랙 매트릭스(320)가 차단할 수 있다. 이로 인해, 액정 표시 장치의 외광 반사율이 추가로 감소될 수 있다.
도 12 및 도 13은 또 다른 실시예들에 따른 액정 표시 장치들의 단면도이다. 도 12 및 도 13은 각각 도 9의 변형예들에 해당한다.
도 12 및 도 13을 참조하면, 본 실시예들에 따른 액정 표시 장치들은 도 9의 실시예 대비, 중첩하는 각 스토리지 전극패턴들(RE11, RE12)과 각 스토리지 반사방지패턴들(ARP11, ARP12)간의 폭이 상이한 점에서 그 차이가 있다.
먼저, 도 12를 참조하면, 각 스토리지 반사방지패턴들(ARP11, ARP12)의 폭(L2)이 각 스토리지 전극패턴들(RE11, RE12)의 폭(L1)보다 넓을 수 있다. 예를 들어, 각 스토리지 반사방지패턴들(ARP11, ARP12)의 폭(L2)은 각 스토리지 전극패턴들(RE11, RE12)의 폭(L1) 대비, 제1 방향(dr1) 일측 "G 타측으로 각각 약 2㎛ 넓을 수 있다. 즉, 각 스토리지 반사방지패턴들(ARP11, ARP12)의 폭(L2)은 각 스토리지 전극패턴들(RE11, RE12)의 폭(L1) 대비, 약 3㎛ 내지 약 5㎛정도 넓을 수 있다.
각 스토리지 반사방지패턴들(ARP11, ARP12)의 폭(L2)이 각 스토리지 전극패턴들(RE11, RE12)의 폭(L1)보다 넓은 경우, 제1 표시판(200)과 제2 표시판(300)의 정렬오류(align-miss)에도(이로 인해, 각 스토리지 반사방지패턴들(ARP11, ARP12)의 폭(L2)이 각 스토리지 전극패턴들(RE11, RE12)의 오버레이가 미소하게 틀어지더라도) 각 스토리지 반사방지패턴들(ARP11, ARP12)이 각 스토리지 전극패턴들(RE11, RE12)을 덮을 수 있어, 외광 반사율을 감소시킬 수 있다.
다음으로, 도 13을 참조하면, 각 스토리지 반사방지패턴들(ARP11, ARP12)의 폭(L2)이 각 스토리지 전극패턴들(RE11, RE12)의 폭(L1)보다 넓을 수 있다. 예를 들어, 각 스토리지 반사방지패턴들(ARP11, ARP12)의 폭(L2)은 각 스토리지 전극패턴들(RE11, RE12)의 폭(L1) 대비, 제1 방향(dr1) 일측 "G 타측으로 각각 약 2㎛ 좁을 수 있다. 즉, 각 스토리지 반사방지패턴들(ARP11, ARP12)의 폭(L2)은 각 스토리지 전극패턴들(RE11, RE12)의 폭(L1) 대비, 약 3㎛ 내지 약 5㎛정도 좁을 수 있다.
각 스토리지 반사방지패턴들(ARP11, ARP12)의 폭(L2)이 각 스토리지 전극패턴들(RE11, RE12)의 폭(L1)보다 좁은 경우, 각 스토리지 반사방지패턴들(ARP11, ARP12)과 각 스토리지 전극패턴들(RE11, RE12)사이의 커플링을 최소화하면서도, 각 스토리지 전극패턴들(RE11, RE12)과 인접한 데이터선들(DL1, DL2)의 간격을 줄일 수 있다.
실시예들에서, 각 스토리지 반사방지패턴들(ARP11, ARP12)의 폭(L2)은 각 스토리지 전극패턴들(RE11, RE12)의 폭(L1) 대비, ±2㎛ 범위 내일 수 있다.
도 14는 또 다른 액정 표시 장치의 제1 화소부를 나타낸 레이아웃도이다. 도 15는 도 14의 Ⅱ-Ⅱ’선에 대응되는 액정 표시 장치의 단면도이다.
도 14 및 도 15를 참조하면, 본 실시예에 따른 액정 표시 장치는 도 4 및 도 9의 실시예 대비, 제2 반도체층(AW2) 및 제4 절연층(224)을 더 포함하는 점에서 그 차이가 있다.
이하, 제1 화소부(PX1_1)를 기준으로 설명한다.
제2 반도체층(AW2) 및 제4 절연층(224)은 컬러 필터(230a, 230b, 230c)와 제2 절연층(222) 사이에 배치될 수 있다. 이하, 제2 반도체층(AW2) 및 제4 절연층(224)의 배치관계에 대해 설명한다.
제2 절연층(222) 상에 제2 반도체층(AW2)이 배치될 수 있다. 제2 반도체층(AW2)은 제1 데이터 반사방지패턴(ARP111) 및 제2 데이터 반사방지패턴(ARP112)을 포함하는 복수의 데이터 반사장지패턴을 포함할 수 있다.
제1 데이터 반사방지패턴(ARP111)은 제1 데이터선(DL1)과 중첩되도록 배치될 수 있다. 제1 데이터 반사방지패턴(ARP111)은 제1 화소 전극(PE1)이 배치되는 영역에 형성될 수 있다. 제1 데이터 반사방지패턴(ARP111)의 폭(L4)은 제1 데이터선(DL1)의 폭(L3)과 동일할 수 있으나, 이에 제한되는 것은 아니다. 제1 데이터 반사방지패턴(ARP111)의 폭(L4)은 제1 데이터선(DL1)의 폭(L3) 대비, 좁거나 넓을 수도 있다.
제2 데이터 반사방지패턴(ARP112)은 제2 데이터선(DL2)과 중첩되도록 배치될 수 있다. 제2 데이터 반사방지패턴(ARP112)은 제1 화소 전극(PE1)이 배치되는 영역에 형성될 수 있다. 제2 데이터 반사방지패턴(ARP112)의 폭은 제2 데이터선(DL2)의 폭과 동일할 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체층(AW2)은 일 실시예로, 비정질 규소(a-Si), 다결정 규소 등으로 형성될 수 있다. 다른 실시예로, 제2 반도체층(AW2)은 산화물 반도체를 포함할 수 있다. 제2 반도체층(AW2)이 산화물 반도체를 포함하는 경우, 반도체층은 IGZO(In-Ga-Zinc-Oxide), ZnO, ZnO2, CdO, SrO, SrO2, CaO, CaO2, MgO, MgO2, InO, In2O2, GaO, Ga2O, Ga2O3, SnO, SnO2, GeO, GeO2, PbO, Pb2O3, Pb3O4, TiO, TiO2, Ti2O3, 및 Ti3O5을 포함한 산화물 반도체 중에서 선택되는 하나로 형성될 수 있다.
각 데이터 반사방지패턴(ARP111, ARP112)은 데이터 도전체에 의한 외광 반사율을 감소시킬 수 있다. 이에 따라, 액정 표시 장치의 외광 반사율은 추가로 감소될 수 있다.
제2 반도체층(AW2) 상에 제4 절연층(224)이 배치될 수 있다. 제4 절연층(224)은 패시베이션막일 수 있다. 제4 절연층(224)은 질화 규소와 산화 규소 등의 무기 절연물로 형성될 수 있다. 다른 실시예에서, 제4 절연층(224)은 생략될 수도 있다. 제4 절연층(224)은 제2 절연층(222)의 제1 컨택홀(CNT1)과 중첩되며, 제1 드레인 전극 연장부(DEP1)의 적어도 일부를 노출시키는 개구부를 포함할 수 있다.
제4 절연층(224) 상에 컬러 필터(230a, 230b, 230c)가 차례로 배치될 수 있다.
도 16 내지 도 18은 또 다른 실시예들에 따른 액정 표시 장치들의 단면도이다. 도 16 내지 도 18은 각각 도 15의 변형예들에 해당한다.
도 16을 참조하면, 본 실시예에 따른 액정 표시 장치는 도 15의 실시예 대비, 제4 절연층(224)이 생략된 점에서 그 차이가 있다.
데이터 도전체(DW) 상에 바로 제2 반도체층(AW2)이 배치될 수 있다. 본 실시예에서, 제1 반도체층(AW1), 데이터 도전체(DW) 및 제2 반도체층(AW2)은 하나의 마스크 공정에 의해 형성될 수 있다.
제1 데이터선(DL1)과 제2 데이터선(DL2) 하부에 각각 제1 데이터 반도체패턴(AP1)과 제2 데이터 반도체패턴(AP2)이 배치될 수 있다. 제1 데이터 반도체패턴(AP1)과 제2 데이터 반도체패턴(AP2)은 제1 반도체층(AW1)에 대응될 수 있다. 다른 실시예에서, 제1 데이터 반도체패턴(AP1)과 제2 데이터 반도체패턴(AP2)은 생략될 수도 있다.
도 17 및 도 18을 참조하면, 본 실시예에 따른 액정 표시 장치는 도 15의 실시예 대비, 각 데이터선(DL1, DL2)의 폭(L3)과 각 데이터 반사방지패턴(ARP111, ARP112)의 폭(L4)이 상이한 점에서 그 차이가 있다.
각 데이터선(DL1, DL2)의 폭(L3)과 각 데이터 반사방지패턴(ARP111, ARP112)의 폭(L4)은 다를 수 있다. 실시예들에서, 각 데이터 반사방지패턴(ARP111, ARP112)의 폭(L4)은 각 데이터선(DL1, DL2)의 폭(L3) 대비, ±2㎛ 범위 내일 수 있다.
각 데이터선(DL1, DL2)의 폭(L3)과 각 데이터 반사방지패턴(ARP111, ARP112)의 폭(L4)은 달리 형성함으로써, 액정 표시 장치는 도 12 및 도 13의 실시예에서 설명한 효과와 대응되는 효과를 가질 수 있다.
도 19는 또 다른 실시예에 따른 액정 표시 장치의 제1 내지 제4 화소부를 나타낸 레이아웃도이다. 도 20은 도 19의 제1 화소부를 보다 상세히 나타낸 도면이다. 도 21은 도 20의 Ⅲ- Ⅲ’선에 대응되는 액정 표시 장치의 단면도이다.
도 19 내지 도 21을 참조하면, 본 실시예에 따른 액정 표시 장치는 도 3, 도 4 및 도 9의 실시예 대비, 각 화소 전극이 엣지전극을 더 포함하는 점에서 그 차이가 있다.
이하, 제1 화소부(PX1_2)를 기준으로 설명하도록 한다.
제1 화소 전극(PE1_1)은 제2 방향(dr2)으로 연장되고, 제1 줄기전극(PE1a)과 연결되는 적어도 하나의 엣지전극을 포함할 수 있다. 예를 들어, 제1 화소 전극(PE1_1)은 제1 줄기전극(PE1a)의 제1 방향(dr1) 타측 단부에 연결되고, 제1 스토리지 전극패턴(RE11) 및 제1 스토리지 반사방지패턴(ARP11)에 중첩되는 제1 엣지전극(EB1a)을 포함할 수 있다. 또한, 제1 화소 전극(PE1_1)은 제1 줄기전극(PE1a)의 제1 방향(dr1) 일측 단부에 연결되고, 제1 스토리지 전극패턴(RE11) 및 제2 스토리지 반사방지패턴(ARP12)에 중첩되는 제2 엣지전극(EB1b)을 포함할 수 있다. 도면상, 제1 엣지전극(EB1a) 및 제2 엣지전극(EB1b)이 제1 가지전극에 접하지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 가지전극은 제1 엣지전극(EB1a) 및 제2 엣지전극(EB1b)과 접하도록 연장될 수도 있다.
각 엣지전극(EB1a, EB1b)은 제1 방향(dr1)으로 인접한 화소 전극 사이에서 발생될 수 있는 액정 배향 간섭을 줄일 수 있다.
도 22는 또 다른 실시예에 따른 액정 표시 장치의 제1 내지 제4 화소부를 나타낸 레이아웃도이다. 도 23은 도 22의 제1 화소부를 보다 상세히 나타낸 도면이다. 도 24는 도 23의 Ⅳ- Ⅳ’선에 대응되는 액정 표시 장치의 단면도이다.
도 22 내지 도 24를 참조하면, 본 실시예에 따른 액정 표시 장치는 도 3, 도 4 및 도 9의 실시예 대비, 각 화소 전극의 제2 줄기전극이 데이터선과 중첩하도록 배치된 점에서 그 차이가 있다.
이하, 제1 화소부(PX1_3) 및 제2 화소부(PX2_3)를 기준으로 설명하도록 한다.
제1 화소 전극(PE1)은 제1 데이터선(DL1)에 전기적으로 연결되고, 제2 화소 전극(PE2)은 제2 데이터선(DL2)에 전기적으로 연결될 수 있다.
한편, 제1 화소 전극(PE1)의 제2 줄기전극(PE1b)은 제2 데이터선(DL2)에 중첩하도록 배치될 수 있다. 이에 따라, 제1 화소 전극(PE1)의 제2 줄기전극(PE1b)을 기준으로 제1 방향(dr1) 일측에 배치된 제1 가지전극들(PE1c) 보다 제1 방향(dr1) 타측에 배치된 제1 가지전극들(PE1c)의 길이가 대체로 길 수 있다.
제2 화소 전극(PE2)의 제2 줄기전극(PE2b)은 제1 데이터선(DL1)에 중첩하도록 배치될 수 있다. 이에 따라, 제2 화소 전극(PE2)의 제2 줄기전극(PE2b)을 기준으로 제1 방향(dr1) 타측에 배치된 제2 가지전극들(PE2c) 보다 제1 방향(dr1) 일측에 배치된 제2 가지전극들(PE2c)의 길이가 대체로 길 수 있다.
각 화소 전극(PE1, PE2)의 제2 줄기 전극(PE1b, PE2b)이 데이터선(DL1, DL2)에 중첩하도록 배치됨으로써, 액정 표시 장치는 개구율이 증가될 수 있다.
도 25는 또 다른 실시예에 따른 액정 표시 장치의 제1 내지 제4 화소부를 나타낸 레이아웃도이다. 도 26은 도 25에 도시한 제1 화소부를 보다 상세히 나타낸 도면이다. 도 27은 도 26에 도시한 제1 화소부에 포함되는 게이트 도전체를 나타낸 도면이다. 도 28은 도 26에 도시한 제1 화소부에 포함되는 제1 반도체층을 나타낸 도면이다. 도 29는 도 26에 도시한 제1 화소부에 포함되는 데이터 도전체를 나타낸 도면이다. 도 30은 도 26에 도시한 제1 화소부에 포함된 투명 도전체를 나타낸 도면이다. 도 31은 도 26의 Ⅴ1- Ⅴ1’선에 대응되는 액정 표시 장치의 단면도이다. 도 32는 도 26의 Ⅴ2- Ⅴ2’선을 대응되는 액정 표시 장치의 단면도이다. 구성간 배치관계를 명확하게 하기위해, 도 28에서 게이트 도전체(GW_1)를 점선으로, 제1 반도체층(AW1_1)은 실선으로 표시하였다.
도 25 내지 도 32를 참조하면, 본 실시예에 따른 액정 표시 장치는 도 3 내지 도 10의 실시예 대비, 하나의 화소 전극(예를 들어, PE1_2)이 두개의 서브 화소 전극(예를 들어, PE11 및 PE12)으로 나뉘고, 상기 두개의 서브 화소 전극(PE11과 PE12) 사이에 게이트선(예를 들어, GL1)이 위치하는 점에서 그 차이가 있다.
이하, 제1 화소부(PX1_4)를 기준으로 설명한다.
제1 화소 전극(PE1_2)은 제1 게이트선(GL1)을 기준으로 제2 방향(dr2) 타측에 배치된 제1 서브 화소 전극(PE11), 제1 게이트선(GL1)을 기준으로 제2 방향(dr2) 일측에 배치된 제2 서브 화소 전극(PE12) 및 제1 서브 화소 전극(PE11)과 제2 서브 화소 전극(PE12)을 연결하는 제1 서브 화소 연결 전극(PE14a)과 제2 서브 화소 연결 전극(PE14b)을 포함할 수 있다.
제1 서브 화소 전극(PE11) 및 제2 서브 화소 전극(PE12)은 각각 제1 줄기전극(PE11a, PE12a), 제2 줄기전극(PE11b, PE12b) 및 제1 가지전극(PE11c, PE12c)을 포함할 수 있다.
제1 서브 화소 전극(PE11)의 제2 줄기전극(PE11b)은 제2 데이터선(DL2)에 중첩하도록 배치될 수 있고, 제2 서브 화소 전극(PE12)의 제2 줄기전극(PE12b)은 제1 데이터선(DL1)에 중첩하도록 배치될 수 있다. 이에 따라, 각 화소부의 개구율이 증가될 수 있다.
제1 서브 화소 전극(PE11)의 제1 줄기전극(PE11a)의 일단 및 타단에 제2 방향(dr2)으로 연장하는 제1 엣지전극(EB11)과 제2 엣지전극(EB12)이 연결될 수 있다. 제2 서브 화소 전극(PE12)의 제1 줄기전극(PE12a)의 일단 및 타단에 제2 방향(dr2)으로 연장하는 제3 엣지전극(EB13)과 제4 엣지전극(EB14)이 연결될 수 있다. 각 엣지전극은 제1 방향(dr1)으로 인접한 화소 전극 사이에서 발생될 수 있는 액정 배향 간섭을 줄일 수 있다.
제1 서브 화소 연결 전극(PE14a)과 제2 서브 화소 연결 전극(PE14b)은 대체로 제2 방향(dr2)으로 연장될 수 있다. 제1 서브 화소 연결 전극(PE14a)과 제2 서브 화소 연결 전극(PE14b)은 사이에 제1 드레인 전극 연결부(DEP1)가 배치될 수 있다. 일 실시예로, 제1 드레인 전극 연결부(DEP1)는 제1 서브 화소 연결 전극(PE14a)으로부터 분지되어 형성될 수 있다.
제1 스토리지선(RL1), 제1 리페어선(RPL1) 및 제1 게이트선(GL1)은 각각 제1 방향(dr1)으로 연장하되, 평면상 제1 서브 화소 연결 전극(PE14a) 및 제2 서브 화소 연결 전극(PE14b)을 가로지를 수 있다. 제1 화소 전극(PE1_2)이 두 서브 화소 전극(PE11, PE12)을 포함하고, 각 서브 화소 전극(PE11, PE12) 사이에 배선이 지나가게 배치함으로써, 제1 화소 전극(PE1_2)의 면적이 증가될 수 있다. 이에 따라, 액정 표시 장치의 개구율이 증가될 수 있다.
한편, 제1 화소부(PX1_4)에 제1 내지 제4 스토리지 반사방지패턴(ARP11, ARP12, ARP21, ARP22)이 배치될 수 있다. 제1 서브 화소 전극(PE11)과 제2 서브 화소 전극(PE12)에 배치되는 스토리지 전극패턴(RE11, RE12, RE21, RE22)은 각각 다른 스토리지 선의 구성일 수 있다. 예를 들어, 제1 서브 화소 전극(PE11)의 제1 가지전극(PE11c)과 중첩되는 제1 스토리지 전극패턴(RE11) 및 제2 스토리지 전극패턴(RE12)은 제1 스토리지선(RL1)의 구성일 수 있다. 제2 서브 화소 전극(PE12)의 제1 가지전극(PE12c)과 중첩되는 제3 스토리지 전극패턴(RE21) 및 제4 스토리지 전극패턴(RE21)은 제2 스토리지선(RL2)의 구성일 수 있다.
제1 스토리지 반사방지패턴(ARP11)과 제2 스토리지 반사방지패턴(ARP12)은 각각 제1 스토리지 전극패턴(RE11) 및 제2 스토리지 전극패턴(RE12)에 중첩하도록 배치될 수 있다. 제3 스토리지 반사방지패턴(ARP21)과 제4 스토리지 반사방지패턴(ARP22)은 각각 제3 스토리지 전극패턴(RE21) 및 제4 스토리지 전극패턴(RE22)에 중첩하도록 배치될 수 있다. 이에 따라, 게이트 도전체(GW_1)로부터 출사되는 반사광을 줄일 수 있다.
도면에서, 도 4와 달리 각 게이트 방사방지패턴(예를 들어, ARP101 내지 ARP108)이 생략된 것으로 도시되었지만, 이에 제한되는 것은 아니다. 다른 실시예에서, 각 데이터선(DL1, DL2)과 게이트 도전체(GW_1)가 교차하는 곳에 중첩되도록 배치된 각 게이트 방사방지패턴(ARP101 내지 ARP108)을 더 포함할 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
PX1: 제1 화소부
TR1: 제1 스위칭 소자
RL1: 제1 스토리지선
GL1: 제1 게이트선
DL1, DL2: 제1 데이터선 및 제2 데이터선
RPL1: 제1 리페어선
PE1: 제1 화소 전극
ARP11, ARP12: 제1 및 제2 스토리지 반사방지패턴
ARP101 내지 ARP108: 제1 내지 제8 게이트 반사방지패턴

Claims (25)

  1. 제1 도전체;
    상기 제1 도전체를 덮는 제1 절연층; 및
    상기 제1 절연층 상에 배치된 제1 반도체층과 제2 도전체를 포함하되,
    상기 제1 도전체는 게이트선, 상기 게이트선에 연결된 게이트 전극, 및 상기 게이트선과 분리된 스토리지선을 포함하고,
    상기 제1 반도체층은 상기 게이트 전극과 중첩하는 채널 영역 및 상기 스토리지선과 중첩하는 제1 반사방지패턴을 포함하고,
    상기 제2 도전체는 데이터선, 적어도 부분적으로 상기 채널 영역 상에 배치되고 상기 데이터선과 연결된 소스 전극, 및 적어도 부분적으로 상기 채널 영역 상에 배치되고 상기 소스 전극과 분리된 드레인 전극을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 반도체층과 상기 제2 도전체 상에 배치되는 제2 절연층; 및
    상기 제2 절연층 상에 배치되는 제3 도전체를 더 포함하되,
    상기 제3 도전체는 화소 전극을 포함하고,
    상기 화소 전극은 상기 제2 절연층을 관통하는 컨택홀을 통해 상기 드레인 전극과 연결되는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 반사방지패턴은 상기 화소 전극의 일부와 중첩하는 표시 장치.
  4. 제2 항에 있어서,
    상기 게이트선은 상기 화소 전극을 가로지르는 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 반도체층은 상기 게이트선에 중첩하는 제2 반사방지패턴을 더 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 제2 반사방지패턴은 상기 데이터선에 더 중첩하는 표시 장치.
  7. 제1 항에 있어서,
    상기 제2 도전체 상에 배치되는 제2 반도체층을 더 포함하되,
    상기 제2 반도체층은 상기 데이터선과 중첩하는 제3 반사방지패턴을 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제3 반사방지패턴의 폭은 상기 데이터선의 폭 대비, ±2㎛ 범위 내인 표시 장치.
  9. 제7 항에 있어서,
    상기 제2 도전체와 상기 제2 반도체층 사이에 배치되는 제3 절연층을 더 포함하는 표시 장치.
  10. 제1 항에 있어서, 상기 스토리지선은,
    상기 제1 반사방지패턴과 중첩하는 스토리지 전극패턴; 및
    상기 제1 반사방지패턴과 비중첩하되 스토리지선 돌출부를 포함하되,
    상기 스토리지선 돌출부는 상기 드레인 전극과 중첩하는 표시 장치.
  11. 제10 항에 있어서,
    상기 스토리지 전극패턴의 폭은 9㎛ 내지 13.5㎛ 표시 장치.
  12. 제10 항에 있어서,
    상기 제1 반사방지패턴의 폭은 상기 스토리지 전극패턴의 폭 대비, ±2㎛ 범위 내인 표시 장치.
  13. 제1 항에 있어서,
    상기 제1 반사방지패턴의 두께는 700Å 내지 1000Å인 표시 장치.
  14. 제1 항에 있어서,
    상기 제1 도전체는 상기 게이트 전극에 연결된 리페어선을 더 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 반도체층은 상기 리페어선에 중첩하는 제4 반사방지패턴을 더 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 제4 반사방지패턴은 상기 데이터선에 중첩하는 표시 장치.
  17. 베이스 기판;
    상기 베이스 기판 상에 배치되며, 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격된 제1 게이트선 및 제2 게이트선;
    상기 제1 게이트선 및 상기 제2 게이트선과 절연 배치되며, 상기 제2 방향으로 연장되고, 상기 제1 방향으로 서로 이격된 제1 데이터선 및 제2 데이터선;
    상기 제1 게이트선에 연결된 제1 게이트 전극, 상기 제1 데이터선에 연결된 제1 전극, 및 제2 전극을 포함하는 제1 스위칭 소자;
    상기 제2 게이트선에 연결된 제2 게이트 전극, 상기 제2 데이터선과 연결된 제3 전극, 및 제4 전극을 포함하는 제2 스위칭 소자;
    상기 제1 스위칭 소자의 상기 제2 전극과 연결된 제1 화소 전극;
    상기 제2 스위칭 소자의 상기 제4 전극과 연결된 제2 화소 전극;
    상기 제1 게이트선 및 상기 제2 게이트선과 분리된 제1 스토리지선 및 제2 스토리지선; 및
    제1 스토리지선 및 제2 스토리지선과 중첩하는 제1 반사방지패턴을 포함하되,
    상기 제1 게이트선 및 상기 제2 게이트선은 서로 전기적으로 연결되고,
    상기 제1 반사방지패턴은 반도체물질을 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 화소 전극과 상기 제2 화소 전극은 상기 제2 방향으로 인접배치된 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 화소 전극 및 상기 제2 화소 전극에 중첩하는 동일 색의 컬러 필터를 더 포함하는 표시 장치.
  20. 제17 항에 있어서,
    상기 제1 스토리지선은 상기 제1 화소 전극의 적어도 일부와 중첩하고,
    상기 제2 스토리지선은 상기 제2 화소 전극의 적어도 일부와 중첩하는 표시 장치.
  21. 제17 항에 있어서,
    상기 제1 데이터선 및 상기 제2 데이터선은 상기 제1 화소 전극과 상기 제2 화소 전극을 가로지르는 표시 장치.
  22. 제17 항에 있어서,
    상기 제1 게이트선은 상기 제1 화소 전극을 가로지르고,
    상기 제2 게이트선은 상기 제2 화소 전극을 가로지르는 표시 장치.
  23. 제17 항에 있어서,
    상기 제1 게이트선, 상기 제2 게이트선, 상기 제1 스토리지선 및 상기 제2 스토리지선은 동일층에 배치되는 표시 장치.
  24. 제17 항에 있어서,
    상기 제1 화소 전극과 상기 제2 화소 전극 사이에 배치되는 블랙 매트릭스를 더 포함하는 표시 장치.
  25. 제17 항에 있어서,
    상기 표시 장치의 해상도는 8K이상인 표시 장치.
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