KR20200084055A - 탄소 기반 막의 공간적으로 선택적인 애싱 (ashing) 을 사용하여 증착 유도된 CD 불균형을 개선하는 방법 - Google Patents

탄소 기반 막의 공간적으로 선택적인 애싱 (ashing) 을 사용하여 증착 유도된 CD 불균형을 개선하는 방법 Download PDF

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Abstract

탄소 기반 증착을 갖는 웨이퍼 위에 피처들을 형성하기 위한 방법이 제공된다. 탄소 기반 증착은 사전튜닝되고, 사전튜닝은 탄소 기반 증착 중 일부의 불균일한 제거를 유발한다. 실리콘 옥사이드 기반 재료의 옥사이드 증착이 ALD 프로세스를 통해 증착되고, 옥사이드 증착을 증착하는 것은 사전튜닝에 의한 탄소 기반 증착 중 일부의 불균일한 제거에 상보적인 탄소 기반 증착 중 일부의 불균일한 제거를 유발한다.

Description

탄소 기반 막의 공간적으로 선택적인 애싱 (ashing) 을 사용하여 증착 유도된 CD 불균형을 개선하는 방법
관련된 출원에 대한 교차 참조
본 출원은 2017년 11월 29일에 출원된 미국 특허 가출원 번호 제 62/591,949 호, 및 2018년 5월 8일에 출원된 미국 특허 출원 번호 제 15/974,172 호의 우선권의 이익을 주장하고, 이는 모든 목적들을 위해 참조로서 본 명세서에 인용된다.
본 개시는 반도체 디바이스들의 형성에 관한 것이다. 보다 구체적으로, 본 개시는 패턴 증배 (multiplication) 가 마스크 밀도 또는 라인 주파수를 두 배 또는 네 배가 되도록 사용되는 반도체 디바이스들의 형성에 관한 것이다. 이러한 패턴 증배는 탄소 피처들 주위에 옥사이드 스페이서들을 형성하고 이후 탄소 피처들을 제거할 수도 있어서, 마스크로서 작용하도록 옥사이드 스페이서들을 남긴다.
본 개시의 목적에 따라 그리고 전술한 것을 달성하기 위해, 탄소 기반 증착을 갖는 웨이퍼 위에 피처들을 형성하기 위한 방법이 제공된다. 탄소 기반 증착은 사전튜닝되고, 사전튜닝은 탄소 기반 증착 중 일부의 불균일한 제거를 유발한다. 실리콘 옥사이드 (SiO2) 기반 재료의 옥사이드 증착이 ALD (Atomic Layer Deposition) 프로세스를 통해 증착되고, 옥사이드 증착을 증착하는 것은 사전튜닝에 의해 탄소 기반 증착 중 일부의 불균일한 제거에 상보적인 탄소 기반 증착 중 일부의 불균일한 제거를 유발한다.
또 다른 현상에서, 탄소 기반 증착을 갖는 웨이퍼 위에 피처들을 형성하기 위한 방법이 제공된다. 탄소 기반 증착은 사전튜닝되고, 사전튜닝은 탄소 기반 증착 중 일부의 불균일한 제거를 유발한다. 옥사이드 증착이 ALD 프로세스를 통해 증착되고, 옥사이드 증착을 증착하는 것은 탄소 기반 증착 중 일부의 불균일한 제거를 유발한다. 적어도 하나의 부가적인 프로세스가 제공되고, 적어도 하나의 부가적인 프로세스는 웨이퍼 위에 피처들의 형성을 완료하고, 피처들은 사전튜닝 없이 형성될 피처들보다 균일하다.
본 개시의 이들 및 다른 특징들은 본 개시의 상세한 기술 (description) 및 이하의 도면들과 함께 아래에 보다 상세하게 기술될 것이다.
본 개시는 유사한 참조 번호들이 유사한 엘리먼트들을 참조하는, 첨부한 도면들의 도면들에 제한이 아니라 예로서 예시된다.
도 1은 일 실시예의 고 레벨 플로우차트이다.
도 2는 일 실시예에서 사용될 수도 있는 프로세스 챔버의 개략적인 도면이다.
도 3은 일 실시예의 실시에 사용될 수도 있는 컴퓨터 시스템의 개략적인 도면이다.
도 4a 내지 도 4f는 일 실시예에 따라 프로세싱된 스택 (stack) 의 개략적인 단면도들이다.
도 5는 사전튜닝 프로세스의 보다 상세한 플로우차트이다.
도 6은 보다 저 에너지 옥사이드 증착의 보다 상세한 플로우차트이다.
도 7은 보다 고 에너지 옥사이드 증착의 보다 상세한 플로우차트이다.
도 8은 일 실시예에 따른 탄소 제거의 그래프이다.
도 9는 또 다른 실시예의 플로우차트이다.
본 개시는 첨부한 도면들에 예시된 바와 같이 개시의 일부 바람직한 실시예들을 참조하여 이제 상세하게 기술될 것이다. 이하의 기술에서, 본 개시의 완전한 이해를 제공하기 위해 수많은 구체적 상세들이 제시된다. 그러나, 본 개시가 이들 구체한 상세들의 일부 또는 전부 없이 실시될 수도 있다는 것이 당업자들에게 명백할 것이다. 다른 예들에서, 공지된 프로세스 단계들 및/또는 구조체들은 본 개시를 불필요하게 모호하게 하지 않기 위해 상세히 기술되지 않았다.
일반적인 멀티-패터닝 스킴 (multi-patterning scheme) 에서, 탄소 기반 막이 초기 구조체를 규정하기 위해 증착되고 패터닝된다. 옥사이드 스페이서 (spacer) 막이 이어서 탄소 기반 막 위에 증착된다. 옥사이드 스페이서 막은 탄소 기반 막을 노출하도록 에칭될 수도 있어서, 탄소 기반 막 피처들의 측면들 상에 옥사이드 스페이서들을 남긴다. 탄소 기반 막은 두 배의 빈도, 피처들 간의 간격 및 CD가 반인 옥사이드 스페이서들을 남기면서 제거된다. 프로세스가 N 회로 반복되면, 최종 구조체의 CD는 탄소 막의 초기 구조체의 2-N일 수도 있다. 옥사이드 스페이서 막의 증착 및 후속 에칭은 웨이퍼에 걸쳐 불균일한 방식으로 탄소 막의 일부를 제거한다. 이러한 탄소의 불균일한 제거는 웨이퍼에 걸쳐 손실 NU (non-uniformity) 로 불린다. 일례에서, 웨이퍼의 나머지 부분들과 비교하여 웨이퍼의 에지 (edge) 의 3 cm 내에서 보다 많은 탄소 막이 제거된다.
종래의 기술은 웨이퍼에 걸친 손실 NU를 최소화하기 위한 시도를 위해 증착 플라즈마 자체를 튜닝하는 것에 의존한다. 이 접근법의 명백한 문제는 탄소 코어 손실 프로파일과 옥사이드 막 두께 프로파일의 커플링이다. 플라즈마가 막 두께 NU를 최소화하기 위해 이미 최적화되었으면, 손실 NU를 최소화하기 위한 재최적화는 전자를 상당히 열화시킬 수도 있다. 이는 한 개의 노브 (knob) 가 두 개의 파라미터들을 동시에 최적화하려고 하는 전형적인 경우이다.
또 다른 종래의 방법은 증착 프로세스에 의해 부여된 손실 NU를 보상하기 위해 웨이퍼에 걸쳐 탄소 코어 에칭 프로파일을 튜닝하는 것일 수도 있다. 그러나, 에칭 프로파일 튜닝은 종종 사소하지 않고, 증착 프로세스에서의 결점들을 보상하기 위해 복잡한 에칭 프로세스를 수정하는 것에 일반적인 저항이 있다.
상기 스킴을 사용한 문제들 중 하나는 PEALD (Plasma-Enhanced ALD) 옥사이드 증착 동안 발생할 수 있는 탄소 코어 손실이다. 손실은 옥사이드 막을 성장시키기 위해 필요한 산소 라디칼들에 의해 주로 유발되지만, 플라즈마 내에 또한 존재할 수도 있는 아르곤 (Ar) 과 같은 중이온들에 의해 또한 유발될 수도 있다. 손실은 옥사이드 증착 프로세스의 부정적인 결과이고, 웨이퍼에 걸쳐 가변할 수도 있다. 이는 결국, 최종 구조체의 CD를 웨이퍼에 걸쳐 차등적으로 이동시킬 수 있다; 예를 들어, CD|edge < CD|center. 따라서, 증착 플라즈마를 매우 균일하게 만들지 않고 웨이퍼 상의 어느 곳에서나 타겟 CD를 달성하는 것이 어려울 것이다.
이해를 용이하게 하기 위해, 도 1은 일 실시예의 고 레벨 플로우차트이다. 탄소 기반 증착이 웨이퍼 위에 증착된다 (단계 (104)). 탄소 기반 증착이 사전튜닝되고, 사전튜닝은 탄소 기반 증착의 일부의 불균일한 제거를 유발한다 (단계 (108)). 보다 저 에너지 ALD 프로세스는 옥사이드 증착을 증착하도록 사용되고 (단계 (110)), 보다 저 에너지 ALD 프로세스는 탄소 기반 증착의 일부를 제거하지 않거나 최소로 제거한다. 보다 고 에너지의 ALD 프로세스가 옥사이드 증착을 증착하도록 사용되고 (단계 (112)), 옥사이드 증착을 증착하는 것은 사전튜닝에 의한 탄소 기반 증착의 일부의 불균일한 제거에 상보적인 탄소 기반 증착의 일부의 불균일한 제거를 유발한다. 옥사이드 증착은 실리콘 옥사이드 기반 재료이다. 옥사이드 증착은 에칭 백된다 (etched back) (단계 (116)). 탄소 기반 증착은 제거된다 (단계 (120)). 하부 층이 에칭되고, 옥사이드 증착은 마스크로서 사용된다 (단계 (124)).
예
도 2는 일 실시예에서 사용될 수도 있는 프로세스 챔버의 개략적인 도면이다. 하나 이상의 실시예들에서, 프로세스 챔버 (200) 가 챔버 벽 (252) 에 의해 둘러싸인 챔버 (249) 내에 가스 유입구를 제공하는 가스 분배 플레이트 (206) 및 웨이퍼 지지부 (208) 를 포함한다. 챔버 (249) 내부에, 웨이퍼 (203) 가 웨이퍼 지지부 (208) 위에 포지셔닝된다. 에지 링 (209) 이 웨이퍼 지지부 (208) 를 둘러싼다. 가스 소스 (210) 가 가스 분배 플레이트 (206) 를 통해 챔버 (249) 에 연결된다. 지지부 온도 제어기 (250) 가 웨이퍼 지지부 (208) 에 연결된다. RF (Radio Frequency) 소스 (230) 가 이 실시예에서 가스 분배 플레이트 (206) 인, 상부 전극에 RF 전력을 제공한다. 일 예시적인 실시예에서, 400 ㎑, 13.56 ㎒, 및 선택 가능하게 2 ㎒, 27 ㎒ 전력 소스들이 RF 소스 (230) 를 구성한다. 이 실시예에서, 웨이퍼 지지부 (208) 는 접지된다. 이 실시예에서, 일 생성기가 주파수 각각에 대해 제공된다. 다른 실시예들에서, 생성기들은 개별적인 RF 소스들 내에 있을 수도 있고, 또는 개별적인 RF 생성기들이 상이한 전극들에 연결될 수도 있다. 예를 들어, 상부 전극은 상이한 RF 소스들에 연결된 내측 전극 및 외측 전극을 가질 수도 있다. RF 소스들 및 전극들의 다른 배열들이 다른 실시예들에서 사용될 수도 있다. 제어기 (235) 가 RF 소스 (230), 배기 펌프 (220), 및 가스 소스 (210) 에 제어 가능하게 연결된다. 이러한 챔버의 일 예는 CA, Fremont의 Lam Research Corporation에 의해 제조된 StrikerTM Oxide system이다.
도 3은 실시예들에서 사용된 제어기 (235) 를 구현하기에 적합한 컴퓨터 시스템 (300) 을 도시하는 고 레벨 블록도이다. 컴퓨터 시스템은 집적 회로, 인쇄 회로 기판, 및 소형 휴대용 디바이스로부터, 대형 슈퍼 컴퓨터까지의 범위의 다양한 물리적 형태들을 가질 수도 있다. 컴퓨터 시스템 (300) 은 하나 이상의 프로세서들 (302) 을 포함하고, (그래픽들, 텍스트, 및 다른 데이터를 디스플레이하기 위한) 전자 디스플레이 디바이스 (304), 메인 메모리 (306) (예를 들어, RAM (Random Access Memory)), 저장 디바이스 (308) (예를 들어, 하드 디스크 드라이브), 이동식 저장 디바이스 (310) (예를 들어, 광학 디스크 드라이브), 사용자 인터페이스 디바이스들 (312) (예를 들어, 키보드들, 터치 스크린들, 키패드들, 마우스들 또는 다른 포인팅 디바이스들, 등), 및 통신 인터페이스 (314) (예를 들어, 무선 네트워크 인터페이스) 를 더 포함할 수 있다. 통신 인터페이스 (314) 는 소프트웨어 및 데이터로 하여금 링크를 통해 컴퓨터 시스템 (300) 과 외부 디바이스들 사이에서 이송되게 한다. 시스템은 또한 전술한 디바이스들/모듈들이 연결되는 통신 인프라스트럭처 (316) (예를 들어, 통신 버스, 크로스-오버 바 (cross-over bar), 또는 네트워크) 를 포함할 수도 있다.
통신 인터페이스 (314) 를 통해 전송된 정보는 신호들을 반송하고 전선 또는 케이블, 광섬유, 전화선, 휴대전화 링크, 무선 주파수 링크, 및/또는 다른 통신 채널들을 사용하여 구현될 수도 있는 통신 링크를 통해, 통신 인터페이스 (314) 에 의해 수신될 수 있는 전자, 전자기, 광학, 또는 다른 신호들과 같은 신호들의 형태일 수도 있다. 이러한 통신 인터페이스를 사용하여, 하나 이상의 프로세서들 (302) 이 네트워크로부터 정보를 수신할 수도 있고, 또는 상기 기술된 방법 단계들을 수행하는 동안 네트워크에 정보를 출력할 수도 있다는 것이 고려된다. 또한, 방법 실시예들은 프로세서들 상에서만 실행될 수도 있거나, 프로세싱의 일부를 공유하는 원격 프로세서들과 함께 인터넷과 같은 네트워크를 통해 실행될 수도 있다.
용어 “비일시적 컴퓨터 판독가능 매체”는 일반적으로 메인 메모리, 보조 메모리, 이동식 저장장치, 및 하드 디스크들, 플래시 메모리, 디스크 드라이브 메모리, CD-ROM 및 다른 형태들의 영구 메모리와 같은 저장 디바이스들과 같은 매체를 지칭하도록 사용되고, 반송파들 또는 신호들과 같은 일시적 주제를 커버하는 것으로 해석되지 않아야 한다. 컴퓨터 코드의 예들은 컴파일러에 의해 생성된 것과 같은 기계 코드, 및 인터프리터 (interpreter) 를 사용하여 컴퓨터에 의해 실행되는 보다 고 레벨 코드를 포함하는 파일들을 포함한다. 컴퓨터 판독가능 매체는 또한 반송파에 구현된 컴퓨터 데이터 신호에 의해 송신되고, 프로세서에 의해 실행 가능한 인스트럭션들의 시퀀스를 나타내는 컴퓨터 코드일 수도 있다.
본 실시예의 구현의 일례에서, 탄소 기반 증착이 웨이퍼 위에 형성된다 (단계 (104)). 도 4a는 탄소 기반 증착 (412) 아래에 배치되고, 중간 층 (408) 아래에 배치된 웨이퍼 (404) 를 갖는 스택 (400) 의 부분의 개략적 단면도이다. 이 예에서, 탄소 기반 증착 (412) 은 제 1 마스크 피처 (414) 와 제 2 마스크 피처(416) 를 갖는, 포토레지스트 마스크와 같은 유기 패터닝된 마스크이다. 하나 이상의 층들 (미도시) 이 웨이퍼 (404) 와 중간 층 (408) 사이에 배치될 수도 있다. 반사방지 코팅과 같은 하나 이상의 층들 (미도시) 이 또한 중간 층 (408) 과 탄소 기반 증착 (412) 사이에 배치될 수도 있다.
탄소 기반 증착은 사전튜닝되고, 사전튜닝은 탄소 기반 증착의 일부의 불균일한 제거를 유발한다. 도 5는 사전튜닝의 단계의 보다 상세한 플로우차트이다. 사전튜닝 가스가 프로세스 챔버 내로 흐른다 (단계 (504)). 이 예에서, 사전튜닝 가스는 1000 sccm의 O2, 1500 sccm의 Ar, 및 25,000 sccm의 N2이다. 사전튜닝 가스는 플라즈마로 변환된다 (단계 (508)). 이 예에서, 750 W의 RF가 13.56 ㎒의 주파수로 제공된다. 15 V의 바이어스가 제공된다. 3 초 후, 프로세스 챔버 내로의 사전튜닝 가스의 플로우는 중단된다 (단계 (512)). 도 4b는 탄소 기반 증착 (412) 이 사전튜닝된 (단계 (108)) 후 스택 (400) 의 단면도이다. 일반적으로, NU는 웨이퍼 (404) 에 걸치고, 웨이퍼 (404) 의 중심부가 웨이퍼의 에지에서 피처들에 대해 균일하게 프로세싱되지 않을 수도 있다. 도 4b는 이러한 불균일성이 서로 이격되는 피처들에 실제로 있는, 나란하게 예시되는 피처들 내의 불균일성을 개략적으로 예시한다. 또한, 특정한 양태들은 실시예의 일반적인 양태들을 예시하기 위해 과장되었다. 이 예에서, 제 1 마스크 피처 (114) 중 일부는 사전튜닝에 의해 제거되고, 제 2 마스크 피처 (416) 중 아무 것도 사전튜닝에 의해 제거되지 않는다.
보다 저 에너지 증착이 ALD 프로세스를 통해 탄소 기반 증착 상에 증착된다 (단계 (110)). 도 6은 보다 저 에너지 옥사이드 증착 (단계 (110)) 의 보다 상세한 플로우차트이다. 전구체 가스가 프로세스 챔버 내로 흐른다 (단계 (604)). 이 예에서 전구체 가스는 400 sccm의 아미노실란이다. 0.4 초 후, 프로세스 챔버 내로의 전구체 가스의 플로우는 중단된다 (단계 (612)). 실리콘 함유 전구체 층이 탄소 기반 증착 (412) 위에 증착된다. 제 1 퍼지 가스가 프로세스 챔버 내로 흐른다 (단계 (616)). 이 예에서, 제 1 퍼지 가스는 아르곤 및 산소 (O2) 이다. 제 1 퍼지 가스의 플로우가 중단된다 (단계 (620)). 산화 가스가 프로세스 챔버 내로 흐른다 (단계 (624)). 이 예에서 산화 가스는 13,000 sccm의 Ar 및 1500 sccm의 O2이다. 산화 가스는 플라즈마로 변환된다 (단계 (628)). 이 예에서, 100 내지 500 W의 RF가 13.56 ㎒의 주파수로 제공된다. 0.25 초 후, 프로세스 챔버 내로의 산화 가스의 플로우는 중단된다 (단계 (632)). 산화 가스로부터의 플라즈마는 증착된 실리콘 함유 전구체 층을 실리콘 옥사이드로 변환한다. 제 2 퍼지 가스가 프로세스 챔버 내로 흐른다 (단계 (636)). 제 2 퍼지 가스의 플로우가 중단된다 (단계 (640)). 사이클은 이후 전구체 가스를 프로세스 챔버로 흘리는 단계 (단계 (604)) 로부터 반복된다. 이 예에서, 프로세스는 2 내지 10 사이클들로 반복된다. 보다 저 에너지 옥사이드 증착 (단계 (110)) 은 탄소 기반 증착 (412) 에 최소 손상으로 실리콘 옥사이드 층을 증착하기에 충분한 저 에너지로 수행된다.
보다 고 에너지 옥사이드 증착 (단계 (112)) 이 ALD 프로세스를 통해 탄소 기반 증착 상에 증착된다. 도 7은 보다 고 에너지 옥사이드 증착 (단계 (112)) 의 보다 상세한 플로우차트이다. 전구체 가스가 프로세스 챔버 내로 흐른다 (단계 (704)). 이 예에서 전구체 가스는 400 sccm의 아미노실란이다. 0.25 초 후, 프로세스 챔버 내로의 전구체 가스의 플로우는 중단된다 (단계 (712)). 실리콘 함유 전구체 층이 탄소 기반 증착 (412) 위에 증착된다. 제 1 퍼지 가스가 프로세스 챔버 내로 흐른다 (단계 (716)). 이 예에서, 제 1 퍼지 가스는 아르곤 및 산소이다. 제 1 퍼지 가스의 플로우가 중단된다 (단계 (720)). 산화 가스가 프로세스 챔버 내로 흐른다 (단계 (724)). 이 예에서 산화 가스는 13,000 sccm의 Ar 및 1500 sccm의 O2이다. 산화 가스는 플라즈마로 변환된다 (단계 (728)). 이 예에서, 800 내지 1200 W의 RF가 13.56 ㎒의 주파수로 제공된다. 이 예에서, 보다 고 에너지 옥사이드 증착 동안 제공된 RF 전력은 보다 저 에너지 옥사이드 증착 동안 제공된 RF 전력보다 높다. 보다 바람직하게, 보다 고 에너지 옥사이드 증착 동안 제공된 RF 전력은 보다 저 에너지 옥사이드 증착 동안 제공된 RF 전력보다 적어도 300 W 높다. 일부 실시예들에서, 보다 고 에너지 옥사이드 증착 동안 제공된 RF 전력은 보다 저 에너지 옥사이드 증착 동안 제공된 RF 전력의 적어도 2 배이다. 0.4 초 후, 프로세스 챔버 내로의 산화 가스의 플로우는 중단된다 (단계 (732)). 산화 가스로부터의 플라즈마는 증착된 실리콘 함유 전구체 층을 실리콘 옥사이드로 변환한다. 제 2 퍼지 가스가 프로세스 챔버 내로 흐른다 (단계 (736)). 제 2 퍼지 가스의 플로우가 중단된다 (단계 (740)). 사이클은 이후 전구체 가스를 프로세스 챔버로 흘리는 단계 (단계 (704)) 로부터 반복된다. 이 예에서, 프로세스는 126 내지 134 사이클들로 반복된다. 보다 고 에너지 옥사이드 증착 (단계 (112)) 은 앞선 보다 저 에너지 옥사이드 증착 동안 형성된 보호 막으로 인해 탄소 기반 증착 (412) 에 손상을 거의 주지 않는다.
도 4c는 보다 고 에너지 옥사이드 증착 (단계 (112)) 이 탄소 기반 증착 (412) 상에 증착된 후 스택 (400) 의 단면도이다. 이 예에서, 옥사이드 증착 (420) 은 제 1 마스크 피처 (414) 보다 제 2 마스크 피처 (416) 를 더 제거함으로써, 탄소 기반 증착 (412) 을 불균일하게 제거했다. 옥사이드 증착 (420) 의 증착에 의한 탄소 기반 증착의 불균일한 제거는, 옥사이드 증착의 증착에 의한 탄소 기반 증착 중 일부의 불균일한 제거와 사전튜닝에 의한 탄소 기반 증착 중 일부의 불균일한 제거의 조합이 옥사이드 증착 단독 증착에 의해 탄소 기반 증착 중 일부의 불균일한 제거보다 탄소 기반 증착의 보다 균일한 제거를 발생시킨다는 점에서, 사전튜닝에 의한 탄소 기반 증착 (412) 중 일부의 불균일한 제거에 상보적이다. 이 예에서, 제 1 마스크 피처 (414) 로부터 제거된 양은 제 2 마스크 피처 (416) 로부터 제거된 양과 대략 동일하다.
이 예에서, 개별적인 단계가 탄소 기반 증착 (412) 의 부분을 노출시키기 위해 옥사이드 증착 (420) 을 에칭 백하도록 (단계 (116)) 사용된다. 옥사이드 증착 (420) 을 에칭 백하기 위한 예시적인 레시피는 불소 함유 종을 사용한 RIE (Reactive Ion Etching) 이다. 도 4d는 옥사이드 증착 (420) 이 에칭 백된 후 스택 (400) 의 단면도이다.
탄소 기반 증착이 제거된다 (단계 (120)). 레시피의 일 예는 산소 함유 종을 사용한 플라즈마 애싱일 것이다. 도 4e는 탄소 기반 증착이 제거된 후 스택 (400) 의 단면도이다.
옥사이드 증착이 마스크로 사용된 하부 층이 에칭된다 (단계 (124)). 이 예에서, 에칭되는 하부 층은 이 예에서 폴리실리콘인 중간 층 (408) 이다. 도 4f는 중간 층 (408) 이 에칭된 후 스택 (400) 의 단면도이다.
도 8은 최종 탄소 기반 증착 제거 프로파일이 사전튜닝 및 옥사이드 증착 증착의 손실 프로파일들을 중첩함으로써 어떻게 평평하게 될 수 있는지 보여준다. 도 8은 사전튜닝에 의해 유발된 탄소 제거 대 웨이퍼의 중심으로부터 거리의 그래프 (804) 를 도시한다. 보다 고 에너지 옥사이드 증착에 의해 유발된 탄소 제거 대 웨이퍼의 중심으로부터 거리의 그래프 (808) 가 또한 도시된다. 사전튜닝 및 보다 고 에너지 옥사이드 증착 모두에 의해 제거된 탄소의 합계가 또한 도시된다 (812). 사전튜닝 및 보다 고 에너지 옥사이드 증착 모두에 의해 제거된 탄소의 합 (812) 은 두 프로세스들을 차례로 실행하는 것과 동일하다.
증착 프로세스 합계
손실 평균 (Å) 51.07 64.74
손실 범위 (Å) 12.47 6.01
표 1은 일례에서 보다 고 에너지 옥사이드 증착 단독에 의해 유발된 탄소 기반 증착의 옹스트롬의 평균 손실 및 손실 범위 및 사전튜닝과 보다 고 에너지 옥사이드 증착의 합계를 도시한다. 이 예에서, 보다 높은 에너지 옥사이드 증착 프로세스의 보울 (bowl) 형상 손실 프로파일은 사전튜닝의 돔 (dome) 형상 프로파일에 의해 보상된다. 최종 프로파일은 보다 고 에너지 옥사이드 증착 단독의 프로파일보다 실질적으로 평평하고, 보다 고 에너지 옥사이드 증착 단독에 대해 12.5 Å로부터 사전튜닝 및 보다 고 에너지 옥사이드 증착으로 인한 손실의 합계에 대해 6.0 Å로 손실 범위의 대응하는 개선이 관찰된다. 이 예에서, 개선된 균일성은 보다 낮은 범위에 의해 나타난다. 이용 가능한 (입력들을 튜닝하는) 프로세스 노브들을 사용하여 사전튜닝을 적절하게 맞춤으로써, 사전튜닝으로부터의 탄소 기반 증착의 제거는 최소화될 수도 있다. 바람직하게, 탄소 기반 증착의 두께의 총 20 Å 미만이 사전튜닝에 의해 제거된다. 보다 바람직하게, 탄소 기반 증착의 두께의 총 10 Å 미만이 사전튜닝에 의해 제거된다. 바람직하게, 사전튜닝 및 보다 고 에너지 옥사이드 증착에 의한 탄소 증착의 제거 또는 손실 범위는 10 Å 미만이다. 보다 바람직하게, 사전튜닝 및 보다 고 에너지 옥사이드 증착에 의한 탄소 증착의 제거 또는 손실 범위는 5 Å 미만이다. 다양한 실시예들에서, 타겟 제거 깊이가 복잡한 제작 프로세스를 결정하는데 사용되기 때문에, 타겟 제거 깊이가 제공된다. 제거된 탄소의 두께가 타겟 제거 깊이보다 상당히 보다 크거나 보다 적은 프로세스를 제공하는 것은 수율을 감소시키는 방식으로 복잡한 제작 프로세스를 변화시킨다. 일부 실시예들에서, 사전튜닝을 제공하는 것은 제거된 탄소의 두께를 증가시킨다. 표준의 보다 고 에너지 옥사이드 증착만이 사용되면, 제거된 탄소는 타겟 두께보다 클 것이다. 보다 저 에너지 옥사이드 증착을 제공하는 것은 제거되는 탄소의 두께를 감소시킨다. 보다 저 에너지 옥사이드 증착 및 보다 고 에너지 옥사이드 증착의 조합을 제공함으로써 타겟 제거 깊이가 달성된다.
옥사이드 증착에 의한 탄소 기반 증착의 불균일한 제거에 대하여 탄소 기반 증착의 불균일한 상보적인 제거를 갖는 사전튜닝을 제공함으로써, 상기 실시예는 보다 균일한 패턴을 제공한다. 디바이스 사이즈들이 축소함에 따라, 이러한 개선은 균일성을 증가시키고 결함을 감소시킨다.
다양한 실시예들에서, 사전튜닝은 옥사이드 증착을 증착하기 직전에 인-시츄 (in-situ) 로 행해질 수 있다. 다양한 실시예들에서, 사전튜닝하고 옥사이드 증착을 증착한 후 누적되는 탄소 기반 증착 제거는 실질적으로 균일하거나, 그렇지 않으면 미리 결정된 통합 요건들을 충족시키기 위해 맞춤된다. 일 실시예에서, 사전튜닝에 의한 탄소 기반 증착의 제거는 옥사이드 증착의 증착에 의해 유발된 제거가 최소화되는 에칭 프로파일을 최대로 바이어싱함으로써 (biasing) 최소화된다. 다양한 실시예들에서, 사전튜닝은 산소, 질소, 또는 아르곤 중 적어도 하나를 포함하는 사전튜닝 가스를 사용할 수도 있다. 사전튜닝은 가스 컴포넌트들의 각각의 비들을 가변시킴으로써 조절되고 맞춰질 수 있는, 에칭 프로파일의 튜닝을 허용한다. 또한, 사전튜닝의 압력 및 RF 전력은 에칭 프로파일을 더 튜닝하기 위해 또한 활용될 수 있다.
다양한 실시예들에서, 피드포워드 (feedforward) 스킴 및 피드백 스킴 모두는 프로세스 구현예들의 일부로서 활용될 수 있다. 전자에 대해, 선행하는 에칭 단계 후 검사 결과들은 사전튜닝을 위한 최적의 설정들을 결정하는 제어기들에 입력들로서 사용될 수 있다. 후자에 대해, 옥사이드 증착 및 에칭 후 최종 CD 측정값들이 입력들로서 사용될 수 있다.
다양한 실시예들은 탄소 증착 제거의 독립적인 제어 가능성을 제공한다. 플라즈마 사전튜닝은 달성할 수 있는 프로파일들 (예를 들어, 보울, 돔, 및 평평한) 의 측면에서 유연성을 주는, 손실 프로파일을 사전 튜닝하는 것 이외에 다른 기능이 없다. 일부 실시예들에서, 사전튜닝은 옥사이드 증착과 동일한 모듈 내에서 인-시츄로 수행되고, 부가적인 하드웨어나 설비들을 요구하지 않는다. 통상적인 목표된 프로파일들에 대해, 사전튜닝은 총 증착 시간에 10 초 미만을 부가하고, 이에 따라 임의의 시간 영향을 최소화한다. 사전튜닝 가스에 대해 Ar, N2, 및 O2와 같은 상이한 가스들의 상대적인 흐름 비들 및 레이트들은 탄소 기반 증착의 불균일한 사전튜닝을 튜닝하기 위한 제어 파라미터들로서 사용된다.
도 9는 또 다른 실시예의 고 레벨 플로우차트이다. 탄소 기반 증착이 웨이퍼 위에 증착된다 (단계 (904)). 탄소 기반 증착은 사전튜닝되고 (단계 (908)), 사전튜닝은 탄소 기반 증착 중 일부의 불균일한 제거를 유발한다. 옥사이드 증착이 ALD 프로세스를 통해 증착되고 (단계 (912)), 옥사이드 증착을 증착하는 것은 탄소 기반 증착 중 일부의 불균일한 제거를 유발한다. 옥사이드 증착은 실리콘 옥사이드 기반 증착이다. 적어도 하나의 부가적인 프로세스가 제공되고 (단계 (916)), 적어도 하나의 부가적인 프로세스는 웨이퍼 위의 피처들의 형성을 완료하고, 피처들은 사전튜닝 없이 형성되는 피처들보다 균일하다. 상이한 프로세스 챔버에 대해, 프로세스 챔버는 적어도 하나의 부가적인 프로세스로 불균일한 프로세스를 제공할 수도 있다. 이러한 경우에서, 실리콘 옥사이드를 증착한 후 균일한 평평한 프로파일 대신, 프로세스 챔버가 적어도 하나의 부가적인 프로세스 후 웨이퍼에 걸쳐 보다 균일한 반도체들을 제공하기 위해 맞춤된 프로파일을 사용하기 때문에, 적어도 하나의 부가적인 프로세스의 불균일성을 보완하는 맞춤된 프로파일이 옥사이드 증착을 증착한 후 목표된다. 사전튜닝은 옥사이드 증착을 증착한 후 맞춤된 프로파일을 제공하기 위해 설계되어, 발생하는 피처들은 사전튜닝 없이 형성된 피처들보다 균일하다.
다양한 실시예들에서, 사전튜닝 가스 내의 산소는 사전튜닝 동안 일부 탄소 기반 증착 제거를 유발하도록 일부 애싱을 제공한다. 사전튜닝 가스 내의 아르곤 및 질소는 균일성 제어를 위해 사용될 수도 있고, 산소 대 아르곤 대 질소의 비는 탄소 기반 증착의 프로파일을 튜닝하기 위해 사용된다. 일부 실시예들에서, 사전튜닝 가스에서 산소 대 아르곤의 비는 2:1 내지 1:2이다.
다양한 실시예들에서 탄소 기반 증착 (412) 은 비정질 탄소, 포토레지스트, 스핀 온 (spin on) 탄소, 또는 CVD (Chemical Vapor Deposition) 탄소, 또는 애싱 가능한 하드마스크 (hardmask) 일 수도 있다.
본 개시가 몇몇의 바람직한 실시예들의 측면에서 기술되었지만, 본 개시의 범위 내에 속하는 변경들, 수정들, 치환들, 및 다양한 대체 등가물들이 있다. 또한 본 개시의 방법들 및 장치들을 구현하는 많은 대안적인 방식들이 있다는 것에 유의해야 한다. 따라서 이하의 첨부된 청구항들은 본 개시의 진정한 정신 및 범위 내에 속하는 이러한 변경들, 수정들, 치환들, 및 다양한 대체 등가물들을 모두 포함하는 것으로 해석된다는 것이 의도된다.

Claims (19)

  1. 탄소 기반 증착을 갖는 웨이퍼 위에 피처들을 형성하기 위한 방법에 있어서,
    탄소 기반 증착을 사전튜닝 (pretuning) 하는 단계로서, 상기 사전튜닝은 상기 탄소 기반 증착 중 일부의 불균일한 제거를 유발하는, 상기 사전튜닝 (pretuning) 하는 단계; 및
    ALD (Atomic Layer Deposition) 프로세스를 통해 실리콘 옥사이드 기반 재료의 옥사이드 증착을 증착하는 단계로서, 상기 옥사이드 증착을 증착하는 단계는 상기 사전튜닝에 의한 상기 탄소 기반 증착 중 일부의 상기 불균일한 제거에 상보적인 상기 탄소 기반 증착 중 일부의 불균일한 제거를 유발하는, 상기 증착하는 단계를 포함하는, 피처들을 형성하기 위한 방법.
  2. 제 1 항에 있어서,
    상기 옥사이드 증착에 의한 상기 탄소 기반 증착 중 일부의 상기 불균일한 제거는, 상기 옥사이드 증착의 증착에 의한 상기 탄소 기반 증착 중 일부의 상기 불균일한 제거와 상기 사전튜닝에 의한 상기 탄소 기반 증착 중 일부의 상기 불균일한 제거의 조합이 상기 옥사이드 증착의 증착에 의한 상기 탄소 기반 증착 중 일부의 상기 불균일한 제거보다 상기 탄소 기반 증착의 보다 균일한 제거를 발생시킨다는 점에서, 상기 사전튜닝에 의한 상기 탄소 기반 증착 중 일부의 상기 불균일한 제거에 상보적인, 피처들을 형성하기 위한 방법.
  3. 제 2 항에 있어서,
    상기 보다 균일한 제거는 상기 웨이퍼에 걸쳐 보다 균일한 제거인, 피처들을 형성하기 위한 방법.
  4. 제 1 항에 있어서,
    상기 탄소 기반 증착을 제거하는 단계; 및
    마스크로서 상기 옥사이드 증착을 사용하여, 상기 옥사이드 증착 아래에 에칭 층을 에칭하는 단계를 더 포함하는, 피처들을 형성하기 위한 방법.
  5. 제 1 항에 있어서,
    상기 탄소 기반 증착을 사전튜닝하는 단계는,
    산소, 및 Ar 또는 질소 중 적어도 하나를 포함하는 사전튜닝 가스를 제공하는 단계,
    상기 탄소 기반 증착 중 일부의 불균일한 제거를 유발하는 플라즈마로 상기 사전튜닝 가스를 변환하는 단계, 및
    상기 사전튜닝 가스를 중단하는 단계를 포함하는, 피처들을 형성하기 위한 방법.
  6. 제 5 항에 있어서,
    상기 사전튜닝 가스는 산소 및 아르곤을 포함하고, 상기 산소 대 상기 아르곤의 비는 2:1 내지 1:2인, 피처들을 형성하기 위한 방법.
  7. 제 1 항에 있어서,
    상기 사전튜닝하는 단계는 상기 탄소 기반 증착의 20 Å 미만의 두께를 제거하는, 피처들을 형성하기 위한 방법.
  8. 제 7 항에 있어서,
    상기 옥사이드 증착을 증착하는 단계 및 상기 사전튜닝하는 단계는 10 Å 미만의 상기 탄소 기반 증착의 상기 웨이퍼에 걸친 제거 범위를 제공하는, 피처들을 형성하기 위한 방법.
  9. 제 1 항에 있어서,
    상기 사전튜닝하는 단계는 돔 (dome) 형상 프로파일의 상기 탄소 기반 증착을 제거하고, 상기 옥사이드 증착을 증착하는 단계는 보울 (bowl) 형상 프로파일의 상기 탄소 기반 증착을 제거하는, 피처들을 형성하기 위한 방법.
  10. 제 1 항에 있어서,
    상기 옥사이드 증착을 증착하는 단계는,
    복수의 사이클들의 보다 저 에너지 옥사이드 증착을 제공하는 단계로서, 사이클 각각은,
    전구체 가스를 흘리는 단계;
    산화 가스를 흘리는 단계;
    플라즈마로 상기 산화 가스를 변환하도록 제 1 RF 전력을 제공하는 단계를 포함하는, 상기 보다 저 에너지 옥사이드 증착을 제공하는 단계, 및
    복수의 사이클들의 보다 고 에너지 옥사이드 증착을 제공하는 단계로서, 사이클 각각은,
    전구체 가스를 흘리는 단계;
    산화 가스를 흘리는 단계; 및
    플라즈마로 상기 산화 가스를 변환하도록 제 2 RF 전력을 제공하는 단계를 포함하고, 상기 제 2 RF 전력은 상기 제 1 RF 전력보다 높은, 상기 보다 고 에너지 옥사이드 증착을 제공하는 단계를 포함하는, 피처들을 형성하기 위한 방법.
  11. 제 1 항에 있어서,
    상기 사전튜닝을 최적화하기 위해 피드백 또는 피드포워드 (feedforward) 입력 중 적어도 하나를 제공하는 단계를 더 포함하는, 피처들을 형성하기 위한 방법.
  12. 탄소 기반 증착을 갖는 웨이퍼 위에 피처들을 형성하기 위한 방법에 있어서,
    탄소 기반 증착을 사전튜닝하는 단계로서, 상기 사전튜닝은 상기 탄소 기반 증착 중 일부의 불균일한 제거를 유발하는, 상기 사전튜닝하는 단계;
    ALD 프로세스를 통해 옥사이드 증착을 증착하는 단계로서, 상기 옥사이드 증착을 증착하는 단계는 상기 탄소 기반 증착 중 일부의 불균일한 제거를 유발하는, 상기 증착하는 단계; 및
    적어도 하나의 부가적인 프로세스를 제공하는 단계로서, 상기 적어도 하나의 부가적인 프로세스는 상기 웨이퍼 위에 피처들의 형성을 완료하고, 상기 피처들은 사전튜닝 없이 형성될 피처들보다 균일한, 상기 적어도 하나의 부가적인 프로세스를 제공하는 단계를 포함하는, 피처들을 형성하기 위한 방법.
  13. 제 12 항에 있어서,
    상기 피처들은 상기 웨이퍼에 걸쳐 보다 균일한, 피처들을 형성하기 위한 방법.
  14. 제 12 항에 있어서,
    상기 탄소 기반 증착을 제거하는 단계; 및
    마스크로서 상기 옥사이드 증착을 사용하여, 상기 옥사이드 증착 아래에 에칭 층을 에칭하는 단계를 더 포함하는, 피처들을 형성하기 위한 방법.
  15. 제 12 항에 있어서,
    상기 탄소 기반 증착을 사전튜닝하는 단계는,
    산소, 및 Ar 또는 질소 중 적어도 하나를 포함하는 사전튜닝 가스를 제공하는 단계,
    상기 탄소 기반 증착 중 일부의 불균일한 제거를 유발하는 플라즈마로 상기 사전튜닝 가스를 변환하는 단계, 및
    상기 사전튜닝 가스를 중단하는 단계를 포함하는, 피처들을 형성하기 위한 방법.
  16. 제 15 항에 있어서,
    상기 사전튜닝 가스는 산소 및 아르곤을 포함하고, 상기 산소 대 상기 아르곤의 비는 2:1 내지 1:2인, 피처들을 형성하기 위한 방법.
  17. 제 12 항에 있어서,
    상기 사전튜닝하는 단계는 상기 탄소 기반 증착의 20 Å 미만의 두께를 제거하는, 피처들을 형성하기 위한 방법.
  18. 제 12 항에 있어서,
    상기 옥사이드 증착을 증착하는 단계는,
    복수의 사이클들의 보다 저 에너지 옥사이드 증착을 제공하는 단계로서, 사이클 각각은,
    전구체 가스를 흘리는 단계;
    산화 가스를 흘리는 단계;
    플라즈마로 상기 산화 가스를 변환하도록 제 1 RF 전력을 제공하는 단계를 포함하고, 상기 제 2 RF 전력은 상기 제 1 RF 전력보다 높은, 상기 보다 저 에너지 옥사이드 증착을 제공하는 단계, 및
    복수의 사이클들의 보다 고 에너지 옥사이드 증착을 제공하는 단계로서, 사이클 각각은,
    전구체 가스를 흘리는 단계;
    산화 가스를 흘리는 단계; 및
    플라즈마로 상기 산화 가스를 변환하도록 제 2 RF 전력을 제공하는 단계를 포함하고, 상기 제 2 RF 전력은 상기 제 1 RF 전력보다 높은, 상기 보다 고 에너지 옥사이드 증착을 제공하는 단계를 포함하는, 피처들을 형성하기 위한 방법.
  19. 제 12 항에 있어서,
    상기 사전튜닝을 최적화하기 위해 피드백 또는 피드포워드 입력 중 적어도 하나를 제공하는 단계를 더 포함하는, 피처들을 형성하기 위한 방법.
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US7534363B2 (en) 2002-12-13 2009-05-19 Lam Research Corporation Method for providing uniform removal of organic material
US7135402B2 (en) * 2005-02-01 2006-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Sealing pores of low-k dielectrics using CxHy
KR100780944B1 (ko) 2005-10-12 2007-12-03 삼성전자주식회사 탄소함유막 식각 방법 및 이를 이용한 반도체 소자의 제조방법
US7962452B2 (en) 2007-12-28 2011-06-14 International Business Machines Corporation Data deduplication by separating data from meta data
US9892917B2 (en) 2010-04-15 2018-02-13 Lam Research Corporation Plasma assisted atomic layer deposition of multi-layer films for patterning applications
US8901016B2 (en) * 2010-12-28 2014-12-02 Asm Japan K.K. Method of forming metal oxide hardmask
CN104465333B (zh) * 2013-09-17 2017-12-29 中芯国际集成电路制造(上海)有限公司 光刻胶图形的形成方法、晶体管栅极的形成方法
US9875888B2 (en) 2014-10-03 2018-01-23 Applied Materials, Inc. High temperature silicon oxide atomic layer deposition technology
KR101719407B1 (ko) 2015-01-20 2017-03-23 재단법인 멀티스케일 에너지시스템 연구단 하이브리드 구조 패턴을 갖는 고분자막 및 이의 제조방법
CN106158595B (zh) * 2015-04-20 2019-03-12 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
KR20170019668A (ko) 2015-08-12 2017-02-22 (주)디엔에프 플라즈마 원자층 증착법을 이용한 실리콘 질화 박막의 제조방법
US20170178899A1 (en) * 2015-12-18 2017-06-22 Lam Research Corporation Directional deposition on patterned structures
US10978302B2 (en) 2017-11-29 2021-04-13 Lam Research Corporation Method of improving deposition induced CD imbalance using spatially selective ashing of carbon based film

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