KR20200083863A - 디스플레이 소자 - Google Patents

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KR20200083863A
KR20200083863A KR1020180173914A KR20180173914A KR20200083863A KR 20200083863 A KR20200083863 A KR 20200083863A KR 1020180173914 A KR1020180173914 A KR 1020180173914A KR 20180173914 A KR20180173914 A KR 20180173914A KR 20200083863 A KR20200083863 A KR 20200083863A
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transistor
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gate electrode
spacer
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KR1020180173914A
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황치선
이하균
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한국전자통신연구원
(주)엠브이테크
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Abstract

본 발명에 따른 디스플레이 소자는 단위 픽셀영역을 갖는 기판; 상기 기판의 상기 단위 픽셀 영역 상에 배치된 제 1트랜지스터; 및 상기 기판의 상기 단위 픽셀 영역 상에 배치된 제 2트랜지스터를 포함할 수 있다.

Description

디스플레이 소자{Display Device}
본 발명은 디스플레이 소자에 관한 것으로서, 더욱 상세하게는 수직채널 트랜지스터를 포함하는 능동형 유기 발광 다이오드(AMOLED) 디스플레이 소자에 관한 것이다.
능동형 유기 발광 다이오드(Active Matrix Organic Light Emitting Diode, AMOLD)는 OLED의 한 종류이다. 트랜지스터가 디스플레이의 발광 소자마다 내장되어 발광 소자가 개별적으로 발광 가능하여, 전력소모가 상대적으로 적으며 더 정교한 화면을 구현할 수 있다는 장점이 있다. AMOLED 디스플레이의 초고해상도 화질에 대한 수요가 증가함에 따라 픽셀면적을 최소화 하는 기술에 대한 요구 수준 역시 높아지고 있다.
본 발명이 해결하고자 하는 과제는 수직채널 트랜지스터를 이용하여 소형화된 디스플레이 소자를 제공하는 데에 있다.
본 발명에 따른 디스플레이 소자는 단위 픽셀영역을 갖는 기판; 상기 기판의 상기 단위 픽셀 영역 상에 배치된 제 1트랜지스터; 및 상기 기판의 상기 단위 픽셀 영역 상에 배치된 제 2트랜지스터를 포함하되, 상기 제 1 트랜지스터는: 제 1 하부 소스/드레인 전극; 제 1 하부 소스/드레인 전극의 상면 상에 배치된 제 1상부 소스/드레인 전극; 상기 제 1 하부 소스/드레인 전극의 상기 상면과 상기 제 1상부 소스/드레인 사이에 배치된 제 1 스페이서; 상기 제 1 스페이서의 측면 상의 제 1 액티브 반도체층; 및 상기 제 1 액티브 반도체층의 측면 상의 제 1 게이트 전극을 포함하고 상기 제 2 트랜지스터는: 제 2 하부 소스/드레인 전극; 제 2 하부 소스/드레인 전극의 상면 상에 배치된 제 2상부 소스/드레인 전극; 상기 제 2 하부 소스/드레인 전극의 상기 상면과 상기 제 2상부 소스/드레인 전극 사이에 배치된 제 2 스페이서; 상기 제 2 스페이서의 측면 상의 제 2 액티브 반도체층; 및 상기 제 2 액티브 반도체층의 측면 상의 제 2 게이트 전극을 포함하고, 상기 제 2 게이트 전극은 상기 제 1 상부 소스/드레인 전극의 상면 상으로 연장되어 상기 제 1 상부 소스/드레인 전극과 전기적으로 연결될 수 있다.
본 발명에 따르면 AMOLED 디스플레이의 픽셀의 크기를 최소화 할 수 있다. 이에 따라 디스플레이 소자는 초고해상도를 구현할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 디스플레이 소자를 도시한 평면도이다.
도 1b는 도 1a의 I-I’선을 따라 자른 단면이다.
도 2a는 다른 실시예에 따른 디스플레이 소자를 도시한 평면도이다.
도 2b는 도 2a의 II-II’선을 따라 자른 단면이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시 예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/도는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 본 발명의 실시 예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 예시적인 실시 예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1a는 본 발명의 일 실시예에 따른 디스플레이 소자를 도시한 평면도이다. 도 1b는 도 1a의 I-I’선을 따라 자른 단면이다.
도 1a 및 도 1b를 참조하면, 디스플레이 소자는 기판(100), 제 1 트랜지스터 및 제 2 트랜지스터를 포함할 수 있다. 기판(100)은 복수의 유닛픽셀영역들(80)을 가질 수 있다. 픽셀은 화면을 구성하는 가장 기본이 되는 단위이다.
제 1 트랜지스터는 기판(100)의 각 유닛픽셀영역(80) 상에 제공될 수 있다. 제 1 트랜지스터는 스위칭 트랜지스터로 기능할 수 있다.
제 1 트랜지스터는 제 1 하부 소스/드레인 전극(10), 제 1 스페이서(20), 제 1 상부 소스/드레인 전극(30), 제 1 액티브 반도체층(40), 제 1 게이트 절연막(50), 및 제 1 게이트 전극(60)을 포함할 수 있다.
제 1 하부 소스/드레인 전극(10)은 기판(100) 상에 제공될 수 있다. 제 1 하부 소스/드레인 전극(10)은 금속과 같은 도전성 물질을 포함할 수 있다.
제 1 상부 소스/드레인 전극(30)은 제 1 하부 소스/드레인 전극(10) 상에 배치될 수 있다. 제 1 상부 소스/드레인 전극(30)은 금속과 같은 도전성 물질을 포함할 수 있다.
제 1 스페이서(20)는 제 1 하부 소스/드레인 전극(10)의 상면과 제 1 상부 소스/드레인 전극(30) 사이에 배치될 수 있다. 제 1 스페이서(20)는 절연성 물질을 포함할 수 있다. 제 1 스페이서(20)는 제 1 트랜지스터에서 채널의 길이를 결정짓는 기능을 할 수 있다.
제 1 액티브 반도체층(40)은 제 1 스페이서(20)의 측면 상에 제공될 수 있다. 제 1 액티브 반도체층(40)은 반도체 물질을 포함할 수 있다. 예를 들어, 제 1 액티브 반도체층(40)은 비정질 실리콘, 결정질 실리콘, 산화물 반도체, 및/또는 유기 반도체 물질을 포함할 수 있다. 제 1 액티브 반도체층(40)은 제 1 트랜지스터의 채널로 기능할 수 있다.
제 1 게이트 전극(60)은 제 1 스페이서(20)의 측면 상에 제공될 수 있다. 제 1 게이트 전극(60)은 제 1 게이트 절연막(50) 상에 제공될 수 있다. 제 1 게이트 전극(60)은 금속과 같은 도전성 물질을 포함할 수 있다.
제 1 게이트 절연막(50)은 제 1 게이트 전극(60) 하면 상에 제공될 수 있다. 제 1 게이트 절연막(50)은 제 1 액티브 반도체층(40)과 제 1 게이트 전극(60) 사이에 제공될 수 있다. 제 1 게이트 절연막(50)은 제 1 하부 소스/드레인 전극(10)과 제 1 게이트 전극(60) 사이 및 제 1 상부 소스/드레인 전극(30)과 제 1 게이트 전극(60) 사이로 더 연장될 수 있다.
제 2 트랜지스터는 기판(100)의 각 유닛픽셀영역(80) 상에 제공될 수 있다. 제 2 트랜지스터는 드라이빙 트랜지스터로 기능할 수 있다.
제 2 트랜지스터는 제 2 하부 소스/드레인 전극(15), 제 2 스페이서(25), 제 2 상부 소스/드레인 전극(35), 제 2 액티브 반도체층(45), 제 2 게이트 절연막(55), 및 제 2 게이트 전극(65)을 포함할 수 있다.
제 2 하부 소스/드레인 전극(15)은 기판(100) 상에 제공될 수 있다. 제 2 하부 소스/드레인 전극(15)은 금속과 같은 도전성 물질을 포함할 수 있다.
제 2 상부 소스/드레인 전극(35)은 제 2 하부 소스/드레인 전극(15) 상에 배치될 수 있다. 제 2 상부 소스/드레인 전극(35)은 금속과 같은 도전성 물질을 포함할 수 있다.
제 2 스페이서(25)는 제 2 하부 소스/드레인 전극(15)의 상면과 제 2 상부 소스/드레인 전극(35) 사이에 배치될 수 있다. 제 2 스페이서(25)는 절연성 물질을 포함할 수 있다. 제 2 스페이서(25)는 제 2 트랜지스터에서 채널의 길이를 결정짓는 기능을 할 수 있다.
제 2 액티브 반도체층(45)은 제 2 스페이서(25)의 측면상에 제공될 수 있다. 제 2 액티브 반도체층(45)은 반도체 물질을 포함할 수 있다. 예를 들어, 제 2 액티브 반도체층(45)은 비정질 실리콘, 결정질 실리콘, 산화물 반도체, 및/또는 유기 반도체 물질을 포함할 수 있다. 제 2 액티브 반도체층(45)은 제 2 트랜지스터의 채널로 기능할 수 있다.
제 2 게이트 전극(65)은 제 2 스페이서(25) 측면상에 제공될 수 있다. 제 2 게이트 전극(65)은 제 2 게이트 절연막(55) 상에 제공될 수 있다. 제 2 게이트 전극(65)은 금속과 같은 도전성 물질을 포함할 수 있다. 제 2 게이트 전극(65)은 제 1 상부 소스/드레인 전극(30)의 상면 상으로 연장되어 제 1 상부 소스/드레인 전극(30)과 전기적으로 연결될 수 있다. 예를 들어, 제 2 게이트 전극(65)은 컨택홀(70) 내로 연장될 수 있다. 컨택홀(70)은 제 2 게이트 절연막(55)을 관통하여 제 1 상부 소스/드레인 전극(30)을 노출시킬 수 있다. 제 1 게이트 전극(60)과 제 2 게이트 전극(65)은 이격 배치 될 수 있다. 제 1 게이트 전극(60)은 제 2 게이트 전극(65)과 전기적으로 연결되지 않는다.
제 2 게이트 절연막(55)은 제 2 게이트 전극(65)의 하면 상에 제공될 수 있다. 제 2 게이트 절연막(55)은 제 2 액티브 반도체층(45)과 제 2 게이트 전극(65) 사이에 제공될 수 있다. 제 2 게이트 절연막(55)은 제 2 하부 소스/드레인 전극(15)과 제 2 게이트 전극(65) 사이 및 제 2 상부 소스/드레인 전극(35)과 제 2 게이트 전극(65) 사이로 더 연장될 수 있다. 제 2 게이트 절연막(55)은 제 1 상부 소스/드레인 전극(30)과 제 2 게이트 전극(65) 사이로 더 연장될 수 있다. 제 2 게이트 절연막(55)은 컨택홀(70)을 가질 수 있다.
도 2a는 본 발명의 다른 실시예에 따른 디스플레이 소자를 도시한 평면도이다. 도 2b는 도 2a의 Ⅱ-Ⅱ'선을 따라 자른 단면이다.
도 2a 및 도 2b를 참조하면, 디스플레이 소자는 기판(100), 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터 및 제 4 트랜지스터를 포함할 수 있다. 기판(100)은 유닛픽셀영역들(80', 181)을 포함할 수 있다. 기판(100)의 유닛픽셀영역들(80', 181)은 제 1 유닛픽셀영역(80') 및 제 2 유닛픽셀영역(181)을 포함할 수 있다. 기판(100)의 제 2 유닛픽셀영역(181)은 제 1 유닛픽셀영역(80')과 인접할 수 있다.
제 1 트랜지스터와 제 2 트랜지스터는 도 1a 및 도 1b의 제 1 트랜지스터 및 제 2 트랜지스터와 실질적으로 동일하다. 제 1 트랜지스터와 제 2 트랜지스터는 제 1 유닛픽셀영역(80')상에 제공될 수 있다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
제 3 트랜지스터는 기판(100)의 제 2 유닛픽셀영역(181) 상에 제공될 수 있다. 제 3 트랜지스터는 스위칭 트랜지스터로 기능할 수 있다.
제 3 트랜지스터는 제 3 하부 소스/드레인 전극(111), 제 3 스페이서(121), 제 3 상부 소스/드레인 전극(131), 및 제 3 액티브 반도체층(141)을 포함할 수 있다. 제 3 트랜지스터는 제 1 트랜지스터의 제 1 게이트 절연막(50) 및 제 1 게이트 전극(60)을 포함할 수 있다.
제 3 하부 소스/드레인 전극(111)은 기판(100) 상에 제공될 수 있다. 제 3 하부 소스/드레인 전극(111)은 금속과 같은 도전성 물질을 포함할 수 있다.
제 3 상부 소스/드레인 전극(131)은 제 3 하부 소스/드레인 전극(111) 상에 배치될 수 있다. 제 3 상부 소스/드레인 전극(131)은 금속과 같은 도전성 물질을 포함할 수 있다.
제 3 스페이서(121)는 제 3 하부 소스/드레인 전극(111)의 상면과 제 3 상부 소스/드레인 전극(131) 사이에 배치될 수 있다. 제 3 스페이서(121)는 절연성 물질을 포함할 수 있다. 제 3 스페이서(121)는 제 3 트랜지스터에서 채널의 길이를 결정짓는 기능을 할 수 있다.
제 3 액티브 반도체층(141)은 제 3 스페이서(121)의 측면 상에 제공될 수 있다. 제 3 액티브 반도체층(141)은 반도체 물질을 포함할 수 있다. 예를 들어, 제 3 액티브 반도체층(141)은 비정질 실리콘, 결정질 실리콘, 산화물 반도체, 및/또는 유기 반도체 물질을 포함할 수 있다. 제 3 액티브 반도체층(141)은 제 3 트랜지스터의 채널로 기능할 수 있다.
제 1 게이트 전극(60)은 제 3 스페이서(121)의 측면상에 제공될 수 있다. 제 1 게이트 전극(60)은 제 3 게이트 절연막(151) 상에 제공될 수 있다. 제 1 게이트 전극(60)은 금속과 같은 도전성 물질을 포함할 수 있다. 제 1 게이트 전극(60)은 제 3 트랜지스터의 게이트 전극으로 기능할 수 있다.
제 1 게이트 절연막(50)은 제 3 게이트 전극(160)의 하면 상에 제공될 수 있다. 제 1 게이트 절연막(50)은 제 3 액티브 반도체층(141)과 제 1 게이트 전극(60) 사이에 제공될 수 있다. 제 1 게이트 절연막(50)은 제 3 하부 소스/드레인 전극(111)과 제 1 게이트 전극(60) 사이 및 제 3 상부 소스/드레인 전극(131)과 제 1 게이트 전극(60) 사이로 더 연장될 수 있다.
제 4 트랜지스터는 기판(100)의 제 2 유닛픽셀영역(181) 상에 제공될 수 있다. 제 4 트랜지스터는 드라이빙 트랜지스터로 기능할 수 있다.
제 4 트랜지스터는 제 4 스페이서(126), 제 4 상부 소스/드레인 전극(136), 제 4 액티브 반도체층(146), 제 4 게이트 절연막(156), 및 제 4 게이트 전극(166)을 포함할 수 있다. 제 4 트랜지스터는 제 2 하부 소스/드레인 전극(115')을 포함할 수 있다.
제 2 하부 소스/드레인 전극(115')은 기판(100)의 제 1 유닛픽셀영역(80') 및 제 2 유닛픽셀영역(181)상에 중첩될 수 있다. 제 2 하부 소스/드레인 전극(115')은 금속과 같은 도전성 물질을 포함할 수 있다. 제 2 하부 소스/드레인 전극(115')은 제 4 트랜지스터의 소스/드레인 전극으로 기능할 수 있다.
제 4 상부 소스/드레인 전극(136)은 제 2 하부 소스/드레인 전극(115') 상에 배치될 수 있다. 제 4 상부 소스/드레인 전극(136)은 금속과 같은 도전성 물질을 포함할 수 있다.
제 4 스페이서(126)는 제 2 하부 소스/드레인 전극(115')의 상면과 제 4 상부 소스/드레인 전극(136) 사이에 배치될 수 있다. 제 4 스페이서(126)는 절연성 물질을 포함할 수 있다. 제 4 스페이서(126)는 제 4 트랜지스터에서 채널의 길이를 결정짓는 기능을 할 수 있다.
제 4 액티브 반도체층(146)은 제 4 스페이서(126)의 측면 상에 제공될 수 있다. 제 4 액티브 반도체층(146)은 반도체 물질을 포함할 수 있다. 예를 들어, 제 4 액티브 반도체층(146)은 비정질 실리콘, 결정질 실리콘, 산화물 반도체, 및/또는 유기 반도체 물질을 포함할 수 있다. 제 4 액티브 반도체층(146)은 제 4 트랜지스터의 채널로 기능할 수 있다.
제 4 게이트 전극(166)은 제 4 스페이서(126)의 측면 상에 제공될 수 있다. 제 4 게이트 전극(166)은 제 4 게이트 절연막(156) 상에 제공될 수 있다. 제 4 게이트 전극(166)은 금속과 같은 도전성 물질을 포함할 수 있다. 제 4 게이트 전극(166)은 제 3 상부 소스/드레인 전극(131)의 상면 상으로 연장되어 제 3 상부 소스/드레인 전극(131)과 전기적으로 연결될 수 있다. 예를 들어, 제 4 게이트 전극(166)은 컨택홀(171) 내로 연장될 수 있다. 컨택홀(171)은 제 4 게이트 절연막(156)을 관통하여 제 3 상부 소스/드레인 전극(131)을 노출시킬 수 있다.
제 4 게이트 절연막(156)은 제 4 게이트 전극(166)의 하면 상에 제공될 수 있다. 제 4 게이트 절연막(156)은 제 4 액티브 반도체층(146)과 제 4 게이트 전극(166) 사이에 제공될 수 있다. 제 4 게이트 절연막(156)은 제 4 상부 소스/드레인 전극(136)과 제 4 게이트 전극(166) 사이 및 제 2 하부 소스/드레인 전극(115')과 제 4 게이트 전극(166) 사이로 더 연장될 수 있다. 제 4 게이트 절연막(156)은 제 3 하부 소스/드레인 전극(111)과 제 4 게이트 전극(166)사이 및 제 3 상부 소스/드레인 전극(131)과 제 4 게이트 전극(166) 사이로 더 연장 될 수 있다. 제 4 게이트 절연막(156)은 컨택홀(171)을 가질 수 있다. 제 1 게이트 전극(60)과 제 4 게이트 전극(166)은 이격 배치 될 수 있다. 제 1 게이트 전극(60)과 제 4 게이트 전극(166)은 전기적으로 연결되지 않는다.

Claims (1)

  1. 단위 픽셀 영역을 갖는 기판;
    상기 기판의 상기 단위 픽셀 영역 상에 배치된 제 1 트랜지스터; 및
    상기 기판의 상기 단위 픽셀 영역 상에 배치된 제 2 트랜지스터를 포함하되,
    상기 제 1 트랜지스터는:
    제 1 하부 소스/드레인 전극;
    제 1 하부 소스/드레인 전극의 상면 상에 배치된 제 1 상부 소스/드레인 전극;
    상기 제 1 하부 소스/드레인 전극의 상기 상면과 상기 제 1 상부 소스/드레인 사이에 배치된 제 1 스페이서;
    상기 제 1 스페이서의 측면 상의 제 1 액티브 반도체층; 및
    상기 제 1 액티브 반도체층의 측면 상의 제 1 게이트 전극을 포함하고,
    상기 제 2 트랜지스터는:
    제 2 하부 소스/드레인 전극;
    제 2 하부 소스/드레인 전극의 상면 상에 배치된 제 2 상부 소스/드레인 전극;
    상기 제 2 하부 소스/드레인 전극의 상기 상면과 상기 제 2 상부 소스/드레인 전극 사이에 배치된 제 2 스페이서;
    상기 제 2 스페이서의 측면 상의 제 2 액티브 반도체층; 및
    상기 제 2 액티브 반도체층의 측면 상의 제 2 게이트 전극을 포함하고,
    상기 제 2 게이트 전극은 상기 제 1 상부 소스/드레인 전극의 상면 상으로 연장되어 상기 제 1 상부 소스/드레인 전극과 전기적으로 연결되는 디스플레이 소자.
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