KR20200051215A - 인쇄회로기판 및 이를 포함하는 패키지 구조물 - Google Patents

인쇄회로기판 및 이를 포함하는 패키지 구조물 Download PDF

Info

Publication number
KR20200051215A
KR20200051215A KR1020180134273A KR20180134273A KR20200051215A KR 20200051215 A KR20200051215 A KR 20200051215A KR 1020180134273 A KR1020180134273 A KR 1020180134273A KR 20180134273 A KR20180134273 A KR 20180134273A KR 20200051215 A KR20200051215 A KR 20200051215A
Authority
KR
South Korea
Prior art keywords
layer
cavity
adhesive layer
circuit board
printed circuit
Prior art date
Application number
KR1020180134273A
Other languages
English (en)
Inventor
전기수
성민재
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020180134273A priority Critical patent/KR20200051215A/ko
Priority to US16/662,080 priority patent/US10950587B2/en
Priority to CN201911069393.0A priority patent/CN111148347A/zh
Publication of KR20200051215A publication Critical patent/KR20200051215A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/13Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226Via connections in a multilevel interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • H05K1/112Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113Via provided in pad; Pad over filled via
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/115Via connections; Lands around holes or via connections
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/182Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/22Secondary treatment of printed circuits
    • H05K3/28Applying non-metallic protective coatings
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/22Secondary treatment of printed circuits
    • H05K3/28Applying non-metallic protective coatings
    • H05K3/284Applying non-metallic protective coatings for encapsulating mounted components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4697Manufacturing multilayer circuits having cavities, e.g. for mounting components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0233Structure of the redistribution layers
    • H01L2224/02331Multilayer structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0237Disposition of the redistribution layers
    • H01L2224/02381Side view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009Pre-treatment of the layer connector or the bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047Details of electrical connections between containers
    • H01L2225/1058Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15153Shape the die mounting substrate comprising a recess for hosting the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15153Shape the die mounting substrate comprising a recess for hosting the device
    • H01L2924/15155Shape the die mounting substrate comprising a recess for hosting the device the shape of the recess being other than a cuboid
    • H01L2924/15156Side view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1532Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1532Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15333Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a land array, e.g. LGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape
    • H01L2924/1816Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/14Structural association of two or more printed circuits
    • H05K1/144Stacked arrangements of planar printed circuit boards
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/04Assemblies of printed circuits
    • H05K2201/041Stacked PCBs, i.e. having neither an empty space nor mounted components in between
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/096Vertically aligned vias, holes or stacked vias
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09827Tapered, e.g. tapered hole, via or groove
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09863Concave hole or via
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227Other objects, e.g. metallic pieces
    • H05K2201/10378Interposers
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954Other details of electrical connections
    • H05K2201/10977Encapsulated connections
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/13Moulding and encapsulation; Deposition techniques; Protective layers
    • H05K2203/1305Moulding and encapsulation
    • H05K2203/1316Moulded encapsulation of mounted components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/13Moulding and encapsulation; Deposition techniques; Protective layers
    • H05K2203/1305Moulding and encapsulation
    • H05K2203/1322Encapsulation comprising more than one layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 발명의 일 측면에 따른 인쇄회로기판은, 일면에 범프패드가 매립된 절연재; 상기 절연재의 상기 일면에 적층되는 접착층; 상기 접착층에 적층되는 절연층; 및 상기 접착층과 상기 절연층을 일괄 관통하여 상기 범프패드는 노출시키는 캐비티를 포함하고, 상기 캐비티의 횡단면적은 상기 절연재 측으로 갈수록 작아진다.

Description

인쇄회로기판 및 이를 포함하는 패키지 구조물{PRINTED CIRCUIT BOARD AND PACKAGE STRUCTURE HAVING THE SAME}
본 발명은 인쇄회로기판 및 이를 포함하는 패키지 구조물에 관한 것이다.
두 패키지(package)가 상하로 적층된 패키지 온 패키지(POP) 구조에서, 하부 패키지의 회로가 미세화되면, 두 패키지를 연결하는 솔더볼 피치(pitch)가 작아지고 솔더볼 높이도 낮아지게 된다. 솔더볼 높이가 낮아지면, 하부 패키지에 실장된 전자소자의 두께는 일정 이상으로 높아질 수 없다.
한국공개특허 제10-2012-0137173호 (2012.12.20. 공개)
본 발명의 일 측면에 따르면, 일면에 범프패드가 매립된 절연재; 상기 절연재의 상기 일면에 적층되는 접착층; 상기 접착층에 적층되는 절연층; 및 상기 접착층과 상기 절연층을 일괄 관통하여 상기 범프패드는 노출시키는 캐비티를 포함하고, 상기 캐비티의 횡단면적은 상기 절연재 측으로 갈수록 작아지는 인쇄회로기판이 제공된다.
본 발명의 다른 측면에 따르면, 상부패키지와 하부패키지가 결합된 패키지 구조물에 있어서, 상기 하부패키지는, 전자소자가 실장된 인쇄회로기판을 포함하고, 상기 인쇄회로기판은, 일면에 범프패드가 매립된 절연재; 상기 절연재의 상기 일면에 적층되는 접착층; 상기 접착층에 적층되는 절연층; 및 상기 접착층과 상기 절연층을 일괄 관통하여 상기 범프패드는 노출시키는 캐비티를 포함하고, 상기 캐비티의 횡단면적은 상기 절연재 측으로 갈수록 작아지고, 상기 전자소자는 상기 캐비티 내에 위치하여 상기 범프패드와 접합되는 패키지 구조물이 제공된다.
도 1은 본 발명의 일 실시예에 따른 인쇄회로기판을 나타낸 도면.
도 2는 본 발명의 다른 실시예에 따른 인쇄회로기판을 나타낸 도면.
도 3은 본 발명의 또 다른 실시예에 따른 인쇄회로기판을 나타낸 도면.
도 4는 본 발명의 또 다른 실시예에 따른 인쇄회로기판을 나타낸 도면.
도 5는 도 4에 도시된 인쇄회로기판을 이용한 패키지를 나타낸 도면.
도 6은 본 발명의 일 실시예에 따른 인쇄회로기판의 제조 방법을 나타낸 도면.
도 7은 본 발명의 일 실시예에 따른 패키지 구조물을 나타낸 도면.
도 8은 본 발명의 다른 실시예에 따른 패키지 구조물을 나타낸 도면.
도 9는 본 발명의 또 다른 실시예에 따른 인쇄회로기판을 나타낸 도면.
본 발명에 따른 인쇄회로기판 및 이를 포함하는 패키지 구조물의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 이하 사용되는 제1, 제2 등과 같은 용어는 동일 또는 상응하는 구성 요소들을 구별하기 위한 식별 기호에 불과하며, 동일 또는 상응하는 구성 요소들이 제1, 제2 등의 용어에 의하여 한정되는 것은 아니다.
또한, 결합이라 함은, 각 구성 요소 간의 접촉 관계에 있어, 각 구성 요소 간에 물리적으로 직접 접촉되는 경우만을 뜻하는 것이 아니라, 다른 구성이 각 구성 요소 사이에 개재되어, 그 다른 구성에 구성 요소가 각각 접촉되어 있는 경우까지 포괄하는 개념으로 사용하도록 한다.
도 1(a)는 본 발명의 일 실시예에 따른 인쇄회로기판을 나타낸 도면이다.
도 1(a)는 참조하면, 본 발명의 일 실시예에 따른 인쇄회로기판은, 절연재(100), 접착층(200), 절연층(300) 및 캐비티(C)를 포함할 수 있다.
절연재(100)는 비전도성의 물질로 이루어지는 판상의 구조체이다. 절연재(100)는 수지를 포함하는 물질로 이루어질 수 있고, 절연재(100)에 포함되는 수지는 열경화성 수지, 열가소성 수지 등 다양하게 선택될 수 있다. 예를 들어, 절연재(100)를 이루는 수지로는 에폭시 수지, 폴리이미드(PI) 수지, BT 수지, 액정폴리머(LCP) 등이 선택될 수 있으나, 이에 제한되는 것은 아니다. 한편, 구체적인 절연재(100)로서 프리프레그(PPG)와 ABF 필름이 있다.
절연재(100)에는 섬유 보강재나 필러가 포함될 수 있다. 섬유 보강재는 유리섬유를 포함할 수 있고, 유리섬유는, 굵기에 따라서 구분되는 glass filament, glass fiber, glass fabric 중 적어도 하나일 수 있다. 프리프레그는 에폭시 수지가 유리섬유에 함침된 구조를 가질 수 있다. 한편, 필러는 무기필러 또는 유기필러일 수 있고, 무기필러로는 실리카(SiO2), 알루미나(Al2O3), 탄화규소(SiC), 황산바륨(BaSO4), 탈크, 진흙, 운모가루, 수산화알루미늄(AlOH3), 수산화마그네슘(Mg(OH)2), 탄산칼슘(CaCO3), 탄산마그네슘(MgCO3), 산화마그네슘(MgO), 질화붕소(BN), 붕산알루미늄(AlBO3), 티탄산바륨(BaTiO3) 및 지르콘산칼슘(CaZrO3)으로 구성된 군에서 선택된 적어도 하나 이상이 사용될 수 있다.
절연재(100)는 내부에 내층회로를 포함할 수 있다. 내층회로는 전기신호를 전달하는 경로를 제공하며, 구리(Cu), 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 백금(Pt) 중 적어도 하나로 형성될 수 있다. 또한, 절연재(100) 내부에는 내층회로와 연결되어 층간 연결 경로를 제공하는 이너비아(IV)가 형성될 수 있다. 이너비아(IV)는 구리(Cu), 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 백금(Pt) 중 적어도 하나로 형성될 수 있고, 내층회로와 동일한 금속으로 형성될 수 있다.
내층회로의 적어도 일부는 절연재(100)의 일면에 매립되는 구조로 구현될 수 있다. 도 1(a)에서와 같이 절연재(100)의 일면(a)은 절연재(100)의 상면이 될 수 있다. 내층회로가 '절연재(100)의 일면에 매립된다'는 것은 내층회로 두께 중 적어도 일부가 절연재(100) 내부에 위치함을 의미한다. 예를 들어, 내층회로는 완전히 내층회로 내에 위치하여, 내층회로의 상면만 절연재(100)의 일면으로 노출될 수 있고, 내층회로의 상면은 절연재(100)의 일면과 동일 평면 상에 위치할 수 있다.
내층회로는 복수의 회로선을 포함할 수 있고, 복수의 회로선 중 적어도 일부는 그 단부에 패드를 구비할 수 있다. 패드의 폭은 회로선의 폭보다 클 수 있다. 회로선 단부에 구비된 패드는 범프패드(BP) 또는 비아패드(VP)일 수 있다. 범프패드(BP)는 솔더범프와 연결되는 패드이고, 비아패드(VP)는 비아(400)가 연결되는 패드이다. 비아패드(VP)는 범프패드(BP)보다 절연재(100)의 가장자리 측에 위치할 수 있다. 즉, 범프패드(BP)는 절연재(100)의 중앙부에 위치할 수 있다. 범프패드(BP)와 비아패드(VP)는 각각 복수로 형성될 수 있다.
절연재(100)는 복수의 층으로 이루어질 수 있다. 복수의 층은 서로 동일하거나 다른 물질로 이루어질 수 있다. 도 1(a)에는 설명의 편의 상 절연재(100)가 제1 층(111)과 제2 층(112)의 두 층으로 이루어져 있고, 상측에 위치한 층을 제1 층(111), 그 하측에 위치한 층을 제2 층(112)이라 할 수 있다. 여기서, 제1 층(111)의 일면은 상술한 절연재(100)의 일면과 동일한 면(a)일 수 있다. 한편, 절연재(100)는 도 1(a)과 달리 3층 이상의 구조로 형성될 수 있으며, 절연재(100)의 층 수가 제한되는 것은 아니다.
절연재(100)의 각 층(111, 112)은 내층회로를 포함할 수 있다. 제1 층(111)의 일면에 매립된 것을 제1 내층회로(510)라 하고, 제1 층(111)의 타면에 형성되어 제2 층(112)의 일면(b)에 매립된 것을 제2 내층회로(520)라 할 수 있다. 여기서, 제1 층(111)의 타면과 제2 층(112)의 일면은 동일한 면(b)이다. 제1 내층회로(510)와 제2 내층회로(520)는 이너비아(IV)를 통해 전기적으로 연결될 수 있다. 이너비아(IV)는 복수로 형성될 수 있고, 복수의 이너비아(IV)는 제2 내층회로(520)와 범프패드(BP)를 연결하는 것, 및/또는 제2 내층회로(520)와 비아패드(VP)를 연결하는 것을 포함할 수 있다.
절연재(100)가 3층 이상의 N층 이상의 구조로 형성되는 경우, 절연재(100)는 제1 층(111) 내지 제N층을 포함하고, 제1 내층회로(510) 내지 제N 내층회로를 포함할 수 있다.
접착층(200)은 절연재(100)의 일면, 즉, 제1 층(111)의 일면에 적층되어 제1 내층회로(510)를 커버할 수 있고, 특히 접착층(200)은 비아패드(VP)를 커버할 수 있다. 접착층(200)은 접착성을 구비할 수 있고, 열경화성 수지로 이루어진 수지층일 수 있다. 접착층(200)은 에폭시 수지, 아미노 수지, 페놀 수지, 우레아 수지, 멜라민 수지, 불포화 폴리에스텔 수지, 폴리우레탄 수지 중 적어도 하나로 이루어질 수 있다. 한편, 접착층(200)은 열경화성 뿐만 아니라 광경화성 성질을 가질 수 있다.
절연층(300)은 접착층(200)에 적층되며, 접착층(200)을 기준으로 절연재(100)의 반대편에 위치할 수 있다. 절연층(300)은 에폭시 수지, 폴리이미드(PI) 수지, BT 수지, 액정폴리머(LCP) 등에서 선택된 적어도 하나의 수지로 이루어질 수 있고, 구체적으로 프리프레그(PPG), ABF 필름을 포함할 수 있다. 절연층(300)은 앞서 설명한 유리섬유, 필러 등을 포함할 수 있다. 절연층(300)은 절연재(100)와 동일하거나 다른 물질로 이루어질 수 있다. 절연층(300)은 접착층(200)에 의해 절연재(100)에 접착될 수 있다.
절연층(300)의 두께는 접착층(200)의 두께보다 클 수 있다. 절연층(300)의 두께는 절연재(100)의 총 두께(제1 층(111) 및 제2 층(112) 전체의 두께) 이상일 수 있다. 또한, 접착층(200)의 두께는 절연재(100)의 한 층(제1 층(111) 또는 제2 층(112))의 두께 이하일 수 있다. 절연층(300)과 접착층(200)의 총 두께는 50um 이상일 수 있다. 절연층(300)과 접착층(200)의 총 두께는 후술하는 캐비티(C)의 두께를 결정할 수 있으므로, 캐비티(C)의 두께 역시 50um 이상일 수 있다.
접착층(200)과 절연층(300)에는 캐비티(C)가 형성될 수 있고, 캐비티(C)는 범프패드(BP)를 노출시킨다. 즉, 캐비티(C)의 위치는 범프패드(BP)를 노출할 수 있는 부분으로 결정될 수 있고, 범프패드(BP)가 복수인 경우 캐비티(C)는 복수의 범프패드(BP) 모두를 노출시킬 수 있다. 캐비티(C)는 하나이고, 하나의 캐비티(C)가 복수의 범프패드(BP) 모두를 노출시킬 수 있는 위치에 형성될 수 있다. 범프패드(BP)가 절연재(100)의 중앙부에 위치하는 경우, 캐비티(C) 역시 절연재(100)의 중앙부에 대응하여 형성될 수 있다. 단, 도 1(a)에 도시된 바와 같이, 캐비티(C)에 의해서 제1 내층회로(510) 중 범프패드(BP)가 아닌 부분도 노출될 수 있다.
캐비티(C)는 접착층(200)과 절연층(300)을 일괄 관통할 수 있다. 접착층(200)과 절연층(300)이 일괄 관통된다는 것은 캐비티(C)를 형성하는 공정 상에서 접착층(200)과 절연층(300)이 한꺼번에 제거됨을 의미하고, 구조적으로는 캐비티(C)의 내측면이 접착층(200)과 절연층(300)의 경계에서 꺾임이 없이 부드럽게 연결되는 면을 가짐을 의미한다. 즉, 캐비티(C)의 종단면에서 캐비티(C)의 내측면은 선형(이하, '캐비티(C)의 단면선'이라 함)으로 나타나는데, 접착층(200)과 절연층(300)의 경계에 있어서, 접착층(200) 부분의 기울기(또는 곡률)와 절연층(300) 부분의 기울기(또는 곡률)가 동일하다.
캐비티(C)의 횡단면적은 절연재(100) 측(하측)으로 갈수록 작아진다. 도 1(b) 내지 도 1(e)는 도 1(a)의 A 영역의 확대도로서, 이하, 도 1(b) 내지 도 1(e)를 참조하여, 캐비티(C)의 형상이 다양하게 변형될 수 있음을 설명한다.
예를 들어, 도 1(b)와 같이, 캐비티(C)의 횡단면적이 하측으로 갈수록 일정하게 작아질 수 있다. 이 경우, 캐비티(C)의 단면선은 하측으로 갈수록 하향하는 직선으로 나타난다. 접착층(200)에서의 캐비티(C)의 단면선과 절연층(300)에서의 캐비티(C) 단면선은 동일 선 상에 위치한다.
한편, 캐비티(C)의 내측면은 오목한 곡면을 포함할 수 있다. 여기서, 오목한 곡면이란 접착층(200) 및 절연층(300)의 내부로 움푹 들어간 곡면을 의미하며, 캐비티(C)의 종단면에서 나타나는 캐비티(C)의 단면선은 아래로 쳐진 곡선을 포함할 수 있다. 이러한 오목한 곡면은 캐비티(C)의 내측면 일부 또는 전체에서 나타날 수 있다. 도 1(a)에는 오목한 곡면이 캐비티(C)의 내측면 전체에서 나타나도록 도시되어 있다.
도 1(c) 내지 도 1(e)에서는 오목한 곡면(s2)이 캐비티(C)의 내측면 일부에서 나타난다. 오목한 곡면이 아닌 부분은 평면적인 경사면(캐비티(C)의 횡단면이 일정하게 감소하는 영역)(s1)이 될 수 있다. 여기서, 캐비티(C)의 내측면은 오목한 곡면(s2)에서는 곡선으로 나타나고, 평면적인 경사면(s1)에서는 직선으로 나타난다. 다만, 평면적인 경사면(s1)과 오목한 곡면(s2)이 만나는 부분에서는, 순간 기울기가 동일하기 때문에, 경계에서 꺾임이 없이 부드럽게 연결된다.
도 1(c)를 참조하면, 평면적인 경사면(s1)은 접착층(200) 일부 영역과 절연층(300) 전체에 걸쳐 형성된다. 오목한 곡면(s2)은 접착층(200)의 나머지 영역에서 나타난다.
도 1(d)를 참조하면, 평면적인 경사면(s1)은 절연층(300)에서만 형성되고, 오목한 곡면(s2)은 접착층(200)에서만 형성된다.
도 1(e)를 참조하면, 평면적인 경사면(s1)은 절연층(300)의 일부 영역에서 형성되고, 오목한 곡면(s2)은 절연층(300)의 나머지 영역과 접착층(200) 전체에 걸쳐 형성된다.
다만, 상술한 바와 같이, 모든 경우에 있어서, 평면적인 경사면(s1)과 오목한 곡면(s2)이 만나는 부분에서는, 순간 기울기가 동일하기 때문에, 경계에서 꺾임이 없이 부드럽게 연결된다.
다시 도 1(a)를 참조하면, 캐비티(C)는 절연층(300)을 관통하는 제1 영역(C1)과, 접착층(200)을 관통하는 제2 영역(C2)을 포함할 수 있다. 캐비티(C)의 제1 영역(C1)의 내측면은, 캐비티(C)의 제2 영역(C2)의 내측면보다 가파르게 형성될 수 있다. 이 경우, 제1 영역(C1)에서 제2 영역(C2)으로 갈수록 캐비티(C)의 단면선은 수평에 가까워지게 기울기가 변할 수 있(기울기가 작아질 수 있)다. 여기서, 캐비티(C)의 단면선에 있어서, 제1 영역(C1)에서의 기울기 변화량은 제2 영역(C2)에서의 기울기 변화량보다 작을 수 있다.
절연층(300)의 상면에는 제1 외층회로(610)가 형성되고, 절연재(100)의 타면(제2 층(112)의 타면(c))에는 제2 외층회로(620)가 형성될 수 있다. 제1 외층회로(610)는 절연층(300)의 상면에서 상측으로 돌출되고, 제2 외층회로(620)는 절연재(100)의 타면(제2 층(112)의 타면)에서 하측으로 돌출될 수 있다. 즉, 제1 외층회로(610)와 제2 외층회로(620)는 돌출 방향이 서로 반대일 수 있다.
한편, 제1 외층회로(610) 및 제2 외층회로(620)는 동일한 재질로 형성될 수 있다. 제1 외층회로(610) 및 제2 외층회로(620)는 각각 구리(Cu), 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 백금(Pt) 중 적어도 하나로 형성될 수 있다. 외층회로(제1 외층회로(610) 및 제2 외층회로(620))는 내층회로(제1 내층회로(510) 및 제2 내층회로(520)) 보다 외측에 위치하고, 인쇄회로기판에서 최외측 회로일 수 있다.
한편, 본 실시예에 따른 인쇄회로기판은, 비아(400), 솔더레지스트 등을 더 포함할 수 있다.
비아(400)는 절연층(300)과 접착층(200)을 일괄 관통하여, 제1 외층회로(610)와 제1 내층회로(510)를 전기적으로 연결할 수 있다. 특히, 비아(400)는 비아패드(VP)와 연결될 수 있다. 비아(400)는 절연층(300)과 접착층(200)을 일괄 관통하므로, 절연층(300)과 접착층(200) 경계에서 별도의 랜드를 가지지 않는다. 비아패드(VP)는 범프패드(BP)보다 가장자리에 위치하는 경우, 비아(400)는 캐비티(C)보다 가장자리에 위치할 수 있고, 비아(400)는 캐비티(C)의 주변부에 캐비티(C)의 둘레를 따라 배치될 수 있다. 여기서, 비아(400)는 복수로 형성될 수 있다.
비아(400)의 횡단면적은 비아패드(VP) 측으로 갈수록 작아질 수 있다. 이 경우, 도 1(a)에서와 같이, 비아(400)의 종단면이 역사다리꼴로 나타난다.
상술한 바와 같이, 이너비아(IV) 중 적어도 일부는 비아패드(VP)와 연결될 수 있다. 비아패드(VP)와 연결되는 이너비아(IV)의 횡단면적은 비아패드(VP) 측으로 갈수록 작아지고, 도 1(a)에서 이너비아(IV)의 종단면은 정사다리꼴로 나타날 수 있다. 즉, 비아(400)와 이너비아(IV)는 비아패드(VP)를 중심으로 대칭적인 형상을 이룰 수 있다. 하지만 이 경우에도 비아(400)와 이너비아(IV)의 높이(두께)는 서로 다를 수 있고, 비아(400)의 높이(두께)가 이너비아(IV)의 높이(두께)보다 클 수 있다.
복수의 이너비아(IV) 중 일부는 비아패드(VP)와 연결되지 않을 수 있는데, 비아패드(VP)와 연결되지 않는 이너비아(IV) 역시, 그 횡단면적은 절연재(100)의 일면 측으로 갈수록 작아질 수 있다. 또한, 제2 외층회로(620)와 제2 내층회로(520)도 이너비아(IV)로 연결될 수 있고, 제2 외층회로(620)와 제2 내층회로(520)를 연결하는 이너비아(IV)의 횡단면적도 절연재(100)의 일면 측으로 갈수록 작아질 수 있다. 요컨대, 절연층(300)과 접착층(200)을 관통하는 비아(400)와, 절연재(100) 내부에 형성된 모든 이너비아(IV)는 서로 대칭되는 형상(또는 반대되는 형상)을 가질 수 있다.
솔더레지스트는 외층회로를 보호하기 위해 절연층(300)의 상면 또는 절연재(100)의 타면(하면)(제2 층(112)의 타면(c))에 적층될 수 있다. 솔더레지스트는 감광성 물질로 이루어질 수 있다. 또한, 솔더레지스트는 열경화 및/또는 광경화 성질을 가질 수 있다.
솔더레지스트는, 절연층(300)의 상면에 형성되어 제1 외층회로(610)를 보호하는 제1 솔더레지스트(810), 절연재(100)의 하면(제2 층(112)의 타면)에 형성되어 제2 외층회로(620)를 보호하는 제2 솔더레지스트(820)를 포함할 수 있다. 제1 솔더레지스트(810)는 캐비티(C)를 커버하지 않으므로, 제1 솔더레지스트(810)가 절연층(300) 상에 형성되더라도 인쇄회로기판에서 범프패드(BP)는 노출될 수 있다.
한편, 제1 솔더레지스트(810)는 제1 외층회로(610)의 적어도 일부를 노출하는 제1 개구(811)를 구비하고, 제2 솔더레지스트(820)는 제2 외층회로(620)의 적어도 일부를 노출하는 제2 개구(821)를 구비할 수 있다. 각 개구(제1 개구(811), 제2 개구(821))를 통해 노출되는 외층회로의 영역은 외부기판과 접합될 수 있다.
도 2는 본 발명의 다른 실시예에 따른 인쇄회로기판을 나타낸 도면이다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 인쇄회로기판은 절연재(100), 접착층(200), 절연층(300) 및 캐비티(C)를 포함하며, 제2의 접착층(210)을 더 포함한다. 절연재(100), 접착층(200), 절연층(300)에 대해서는 도 1을 참조하여 설명한 실시예와 동일하며, 중복되는 설명을 생략한다.
제2의 접착층(210)은 절연층(300)의 상면에 적층되는 층으로, 열경화성 수지로 이루어진 수지층일 수 있다. 제2의 접착층(210)은 에폭시 수지, 아미노 수지, 페놀 수지, 우레아 수지, 멜라민 수지, 불포화 폴리에스텔 수지, 폴리우레탄 수지 중 적어도 하나로 이루어질 수 있다. 제2의 접착층(210)은 유리 섬유를 포함하는 프리프레그 및/또는 유리 섬유를 포함하지 않는 빌드업 필름을 포함할 수 있다. 제2의 접착층(210)은 열경화성 뿐만 아니라 광경화성 성질을 가질 수 있다. 제2의 접착층(210)은 상술한 접착층(200)과 동일한 물질로 이루어질 층일 수 있다. 제2의 접착층(210)의 두께는 접착층(200)의 두께보다 작을 수 있다.
제2 접착층(200)과 접착층(200)은 절연층(300)의 양면에 형성됨으로써 인쇄회로기판의 워피지를 저감시킬 수 있다.
캐비티(C)의 횡단면적은 절연재(100) 측(하측)으로 갈수록 작아진다. 또한, 캐비티(C)는 접착층(200), 절연층(300)뿐만 아니라 제2의 접착층(210)까지 일괄 관통하여 형성될 수 있다. 즉, 캐비티(C)를 형성하는 공정 상에서 접착층(200), 절연층(300) 및 제2의 접착층(210)이 한꺼번에 제거되며, 캐비티(C)의 내측면은, 접착층(200)과 절연층(300)의 경계, 그리고 절연층(300)과 제2의 접착층(210)의 경계에서, 꺾임이 없이 부드럽게 연결되는 면을 가짐을 의미한다. 또한, 캐비티(C)의 단면선 역시 각각의 경계에서 순간 기울기(또는 곡률)이 달라지지 않으므로, 부드러운 직선 또는 곡선을 가질 수 있다.
캐비티(C)의 내측면은 오목한 곡면을 포함할 수 있다. 여기서, 오목한 곡면이란 접착층(200), 절연층(300) 및 제2의 접착층(210)의 내부로 움푹 들어간 곡면을 의미하며, 캐비티(C)의 종단면에서 나타나는 캐비티(C)의 단면선은 아래로 쳐진 곡선을 포함할 수 있다. 한편, 캐비티(C) 단면선의 일부는 직선일 수 있다.
절연층(300)과 접착층(200)에서의 캐비티(C) 내측면 형상과 관련하여, 도 1을 참조하여 설명한 것과 동일하다. 제2 절연층(210)에서의 캐비티(C) 내측면은 평면적인 경사면 및/또는 오목한 곡면을 포함할 수 있다. 즉, 제2의 접착층(210)에서의 캐비티(C) 단면선은 직선 및/또는 곡선을 포함할 수 있다.
캐비티(C)는 절연층(300)을 관통하는 제1 영역(C1)과, 접착층(200)을 관통하는 제2 영역(C2)과, 제2의 접착층(210)을 관통하는 제3 영역(C3)을 포함할 수 있다. 캐비티(C)의 제1 영역(C1)의 내측면은, 캐비티(C)의 제2 영역(C2)의 내측면보다 가파르게 형성될 수 있다. 또한, 캐비티(C)의 제3 영역(C3)의 내측면은 캐비티(C)의 제1 영역(C1)의 내측면보다 가파르게 형성될 수 있다. 이 경우, 제3 영역(C3), 제1 영역(C1), 제2 영역(C2) 순으로 갈수록 캐비티(C)의 단면선은 수평에 가까워지게 기울기가 변할 수 있(기울기가 작아질 수 있)다. 여기서, 캐비티(C)의 단면선에 있어서, 제1 영역(C1)에서의 기울기 변화량은 제2 영역(C2)에서의 기울기 변화량보다 작을 수 있다. 또한, 제3 영역(C3)에서의 기울기 변화량은 제1 영역(C1)에서의 기울기 변화량보다 작을 수 있다.
본 실시예에 따른 인쇄회로기판은 비아(400), 솔더레지스트 등을 더 포함할 수 있다.
비아(400)는 접착층(200), 절연층(300)뿐만 아니라 제2의 접착층(210)까지 일괄 관통하여 형성될 수 있다. 비아(400)는, 접착층(200)과 절연층(300)의 경계, 그리고 절연층(300)과 제2의 접착층(210)의 경계에 있어서 랜드를 갖지 않는다. 비아(400)의 횡단면적은 제2의 접착층(210)에서 접착층(200)으로 갈수록 작아질 수 있다.
본 실시예에 따른 인쇄회로기판에서는, 제1 외층회로(610)는 제2의 접착층(210) 상에 형성된다. 이는, 도 1을 참조하여 설명한 실시예에 따른 인쇄회로기판에서 제1 외층회로(610)가 절연층(300) 상면에 형성되는 것과 구별된다. 상술한 비아(400)는 제1 외층회로(610)와 제1 내층회로(510)를 전기적으로 연결하도록 접착층(200), 절연층(300) 및 제2의 접착층(210)을 일괄 관통하는 것으로 이해할 수 있다.
이외의 구성에 대해서는 도 1을 참조하여 설명한 것이 동일하게 적용될 수 있다.
도 3은 본 발명의 또 다른 실시예에 따른 인쇄회로기판을 나타낸 도면이다.
도 3을 참조하면, 본 발명의 또 다른 실시예에 따른 인쇄회로기판은, 절연재(100), 접착층(200), 절연층(300) 및 캐비티(C)를 포함하며, 보호층(700)을 더 포함한다. 절연재(100), 접착층(200), 절연층(300) 및 캐비티(C)에 대해서는 도 1을 참조하여 설명한 실시예와 동일하며, 중복되는 설명을 생략한다.
보호층(700)은 절연재(100)의 일면에 형성되며, 캐비티(C)의 둘레를 따라 형성된다. 보호층(700)은 제1 내층회로(510)를 보호할 수 있다. 특히 보호층(700)은 캐비티(C) 가공 시 캐비티(C)의 저면 중 캐비티(C) 둘레부에 위치하는 제1 내층회로(510)의 손상을 방지할 수 있다. 캐비티(C) 가공이 샌드 블래스트(sand blast)로 이루어지는 경우, 캐비티(C) 둘레부에 위치하는 제1 내층회로(510) 손상이 발생할 수 있으며, 이는 보호층(700)으로 방지될 수 있다. 여기서, 보호층(700)의 인성(toughness)은 접착층(200)의 인성보다 클 수 있다. 따라서, 샌드 블래스트 처리 시, 보호층(700)은 샌드 블래스트에 사용되는 연마재에 의해 거의 가공되지 않을 수 있다.
보호층(700)은 캐비티(C) 둘레를 따라 연속적으로 형성될 수 있고, 고리 형상을 가질 수 있다.
보호층(700)의 가장자리는 접착층(200)에 의해 커버될 수 있다. 즉, 보호층(700)은 절연재(100)의 일면에 먼저 적층되고, 그 후에 접착층(200)이 절연재(100)의 일면에 적층되어, 접착층(200)이 보호층(700)을 커버하며, 캐비티(C)는 보호층(700)의 외곽보다 좁은 영역에서 형성될 수 있다.
보호층(700)은 상술한 솔더레지스트와 동일한 물질로 형성될 수 있다.
이외의 구성에 대해서는 도 1을 참조하여 설명한 것이 동일하게 적용될 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 인쇄회로기판을 나타낸 도면이다.
도 4(a)를 참조하면, 본 발명의 또 다른 실시예에 따른 인쇄회로기판은, 절연재(100), 접착층(200), 절연층(300) 및 캐비티(C)를 포함하며, 솔더레지스트를 더 포함한다. 절연재(100), 접착층(200), 절연층(300) 및 캐비티(C)에 대해서는 도 1을 참조하여 설명한 실시예와 동일하며, 중복되는 설명을 생략한다.
솔더레지스트는, 절연층(300)의 상면에 형성되어 제1 외층회로(610)를 보호하는 제1 솔더레지스트(810), 절연재(100)의 하면(제2 층(112)의 타면)에 형성되어 제2 외층회로(620)를 보호하는 제2 솔더레지스트(820), 그리고 절연재(100)의 일면에 형성되어 제1 내층회로(510)를 보호하는 제3 솔더레지스트(830)를 포함할 수 있다. 제3 솔더레지스트(830)의 적어도 일부는 캐비티(C) 내에 위치한다.
제1 솔더레지스트(810)는 제1 외층회로(610)의 적어도 일부를 노출하는 제1 개구(811)를 구비하고, 제2 솔더레지스트(820)는 제2 외층회로(620)의 적어도 일부를 노출하는 제2 개구(821)를 구비할 수 있다. 또한, 제3 솔더레지스트(830)는 범프패드(BP)를 노출하는 제3 개구(831)를 구비한다. 제3 개구(831)의 폭은 범프패드(BP)의 폭보다 작을 수 있다.
제1 솔더레지스트(810)는 캐비티(C)를 커버하지 않고, 제3 솔더레지스트(830)는 제3 개구(831)를 구비하므로, 인쇄회로기판에서 범프패드(BP)는 노출될 수 있다.
제1 솔더레지스트(810) 내지 제3 솔더레지스트(830)는 감광성 물질로 이루어질 수 있다. 또한, 솔더레지스트는 열경화 및/또는 광경화 성질을 가질 수 있다. 제1 솔더레지스트(810) 내지 제3 솔더레지스트(830)는 동일한 물질로 이루어질 수 있다. 한편, 제1 솔더레지스트(810) 내지 제3 솔더레지스트(830) 중 적어도 두 개는 서로 다른 물질로 이루어질 수 있다.
특히, 제3 솔더레지스트(830)는 접착층(200)보다 인성(toughness)이 강한 물질로 이루어질 수 있고, 제3 솔더레지스트(830)는 제1 솔더레지스트(810) 및/또는 제2 솔더레지스트(820)보다 인성이 강한 물질로 이루어질 수 있다.
제3 솔더레지스트(830)는 접착층(200)보다 절연재(100)의 일면에 먼저 적층될 수 있다. 여기서, 제3 솔더레지스트(830)는 절연재(100)의 일면 전면(全面)이 아닌 캐비티(C)가 형성될 영역에 대응하여 형성될 수 있다. 구체적으로 제3 솔더레지스트(830)는 절연재(100)의 일면의 전면(全面)에 형성되었다가 캐비티(C)가 형성될 영역에 대응하여 잔류하도록 패터닝될 수 있다.
접착층(200) 및 절연층(300)이 절연재(100)의 일면에 적층된 후 캐비티(C) 가공 시, 캐비티(C)는 제3 솔더레지스트(830)의 잔류 영역보다 좁게 형성될 수 있다. 제3 솔더레지스트(830)는 캐비티(C) 가공으로부터 제1 내층회로(510)를 보호할 수 있다. 캐비티(C) 가공이 샌드 블래스트로 이루어지는 경우, 제3 솔더레지스트(830)는 샌드 블래스트에 사용되는 연마재에 의해 파손되지 않을 수 있다. 특히, 제3 솔더레지스트(830)의 일부(830')는 상술한 보호층(700)과 동일한 기능을 수행할 수 있다. 제3 솔더레지스트(830)의 상기 일부(830')는 캐비티(C) 둘레를 따라 연속적으로 형성될 수 있고, 고리 형상을 가질 수 있다. 또한, 제3 솔더레지스트(830)의 상기 일부(830')의 가장자리는 접착층(200)에 의해 커버될 수 있다.
한편, 캐비티(C) 가공 후에 제3 솔더레지스트(830)에는 제3 개구(831)가 형성될 수 있다.
도 4(b)는 도 4(c)의 변형예이다. 도 4(c)를 참조하면, 제3 솔더레지스트(830)가 캐비티(C)의 저면을 포함하여 절연재(100)의 일면(a)의 거의 전 영역에 형성되어, 접착층(200)이 제3 솔더레지스트(830) 상에 형성된다. 즉, 제3 솔더레지스트(830)는 접착층(200)과 절연재(100) 사이에 개재된다. 이 경우, 비아(400)는 접착층(200), 절연층(300) 및 제3 솔더레지스트(830)를 일괄 관통한다.
도 4(c)는 도 4(b)의 변형예이다. 도 4(c)를 참조하면, 제3 솔더레지스트(830) 상에 보호층(700)이 형성된다. 보호층(700)은 캐비티(C)의 둘레를 따라 연속적으로 형성될 수 있고, 보호층(700)의 가장자리 일부는 접착층(200)으로 커버될 수 있다. 보호층(700)은 제3 솔더레지스트(830)와 동일하거나 다른 물질로 이루어질 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 인쇄회로기판을 나타낸 도면이다.
도 9를 참조하면, 본 발명의 또 다른 실시예에 따른 인쇄회로기판은, 절연재(100), 접착층(200), 절연층(300) 및 캐비티(C)를 포함할 수 있다. 본 실시예에서는 도 1(a)를 참조하는 실시예와 비교하여, 절연재(100)의 구성에서 차이가 있다. 또한, 이하로는 본 실시예에서의 주요 특징에 대해서만 설명하며, 중복되는 설명은 생략한다.
본 실시예에서, 절연재(100)는 코어층(100), 제1 층(111) 및 제2 층(112)을 포함할 수 있다. 코어층(100)은 에폭시 수지, 폴리이미드(PI) 수지, BT 수지, 액정폴리머(LCP) 등의 수지를 포함할 수 있고, 구체적으로 코어층(100)으로 프리프레그(PPG), ABF 필름이 사용될 수 있다. 제1 층(111)은 코어층(100)의 일면(상면)에 형성되며, 제2 층(112)은 코어층(100)의 타면(하면)에 형성된다. 제1 층(111)과 제2 층(112)에 대해서는 도 1을 참조하여 설명한 것과 동일하다.
내층회로는 추가 내층회로(511)를 더 포함할 수 있다. 추가 내층회로(511)는 코어층(100)의 일면에 형성되고, 이너비아(IV)를 통해 제1 내층회로(510)와 전기적으로 연결될 수 있다. 또한, 추가 내층회로(511)는 제2 내층회로(520)와 관통비아(TV)를 통해 전기적으로 연결될 수 있다. 관통비아(TV)는 코어층(110)을 관통하며, 관통비아(TV)의 횡단면적은 관통비아(TV)의 중앙으로 갈수록 작아질 수 있으나, 이에 제한되는 것은 아니다.
도 5는 도 4(a)에 도시된 인쇄회로기판을 이용한 패키지를 나타낸 도면이다.
도 5를 참조하면, 전자소자(22)가 인쇄회로기판에 실장됨으로써 패키지가 구현된다. 여기서, 도 5를 참조하는 패키지는 패키지 온 패키지 구조에서의 하부패키지일 수 있다.
전자소자(22)는 캐비티(C) 내에 위치한다. 전자소자(22)는 캐비티(C) 상면보다 돌출될 수 있다. 즉, 전자소자(22)의 두께가 캐비티(C)의 두께보다 클 수 있다. 다만, 이는 제한되는 것은 아니며, 전자소자(22)가 캐비티(C)보다 돌출되지 않을 수 있다.
전자소자(22)의 일면에는 전극(22a)이 구비되고, 전극(22a)은 범프패드(BP)를 향해 돌출되게 형성될 수 있다. 전자소자(22)의 전극(22a)은 범프패드(BP) 개수와 동일한 수로 형성될 수 있다. 전자소자(22)의 전극(22a)은 범프패드(BP)와 접합될 수 있다. 전자소자(22)의 전극(22a)은 범프패드(BP)와 솔더와 같은 접합부재(23)로 접합될 수 있다. 즉, 솔더와 같은 접합부재(23)는 제3 개구(831) 내에 범프패드(BP) 상에 위치하며, 전자소자(22)의 전극(22a)은 접합부재(23) 상에 위치한다. 인쇄회로기판에는 캐비티(C)가 형성되므로, 전자소자(22)의 두께가 크더라도 상기 패키지와 다른 패키지가 상하로 적층되는 경우, 두 패키지 사이의 거리가 전자소자(22) 두께 이상으로 클 필요가 없다. 한편, 전자소자(22)는 능동소자, 수동소자, 집적회로 중 적어도 하나일 수 있다.
인쇄회로기판을 이용한 패키지를 설명하기 위해 도 4(a)를 참조하는 인쇄회로기판을 예로 들었으나, 도 1 내지 도 4를 참조하는 다른 인쇄회로기판도 동일하게 패키지를 구현할 수 있다. 즉, 도 1 내지 도 4를 참조하는 모든 인쇄회로기판에서, 캐비티(C) 내에 전자소자(22)가 삽입되고, 전자소자(22)의 전극(22a)이 범프패드(BP)와 접합되어 패키지가 제공될 수 있다.
도 6은 본 발명의 일 실시예에 따른 인쇄회로기판의 제조 방법을 나타낸 도면이다.
도 6(a) 및 도 6(b)를 참조하면, 캐리어 필름(CF)을 이용하여, 제1 내층회로(510), 제2 내층회로(520), 제2 외층회로(620) 및 이너비아(IV)가 구비된 절연재(100)가 형성된다. 구체적으로 캐리어 필름(CF)에 제1 내층회로(510)를 형성하고, 제1 층(111)을 적층하고, 이너비아(IV)와 제2 내층회로(520)를 형성하고, 제2 층(112)을 적층하고, 이너비아(IV)와 제2 외층회로(620)를 형성하고, 캐리어 필름(CF)이 제거를 제거하는 순서대로 절연재(100)가 형성될 수 있다. 한편, 캐리어 필름(CF)을 이용하기 때문에 제1 내층회로(510)는 제1 층(111)의 일면에 매립될 수 있다.
도 6(c)를 참조하면, 절연재(100) 일면에 접착층(200)과 절연층(300)이 순차 적층된다.
도 6(d)를 참조하면, 비아(400) 및 제1 외층회로(610)가 형성된다.
도 6(e)를 참조하면, 캐비티(C)가 형성된다. 캐비티(C)는 샌드 블래스트 처리를 통해 형성될 수 있다. 샌드 블래스트는 알루미나 등의 연마재를 시료에 투사하여 시료를 제거하는 방식이다. 샌드 블래스트에 의하면 접착층(200)과 절연층(300)이 일괄로 제거될 수 있다. 또한, 샌드 블래스트에 의하면 캐비티(C)의 내측면이 오목한 곡면을 포함할 수 있고, 접착층(200)에서의 캐비티(C) 내측면보다 절연층(300)에서의 캐비티(C) 내측면이 더 가파르게 형성될 수 있다.
한편, 도 6은 도 1(a)를 참조하는 인쇄회로기판의 제조 방법을 설명하고 있지만, 도 1 내지 도 4를 참조하는 다른 인쇄회로기판의 제조 방법도 이와 유사하다.
다만, 도 2를 참조하는 인쇄회로기판의 제조 방법에서는, 절연층(300) 상에 제2의 접착층(210)을 형성하는 공정이 추가되고, 제1 외층회로(610)가 제2의 접착층(210) 상에 형성되고, 비아(400)는 접착층(200), 절연층(300) 및 제2의 접착층(210)을 일괄 관통하도록 형성되며, 캐비티(C)도 접착층(200), 절연층(300) 및 제2의 접착층(210)을 일괄 관통하도록 형성된다.
도 3을 참조하는 인쇄회로기판의 제조 방법에서는, 절연재(100) 일면에 접착층(200) 및 절연층(300)이 적층되기 전에 절연재(100) 일면에 보호층(700)이 적층되며, 접착층(200) 및 절연층(300)이 적층될 때, 접착층(200)은 보호층(700)을 커버한다. 캐비티(C)는 보호층(700)의 외곽보다 좁은 영역에서 형성되어, 보호층(700)의 적어도 일부가 캐비티(C)를 통해 노출될 수 있다. 또한, 이 경우, 캐비티(C)가 형성된 후에도 보호층(700)의 일부는 접착층(200)에 의해 커버될 수 있다.
도 4(a)를 참조하는 인쇄회로기판의 제조 방법에서는, 절연재(100) 일면에 접착층(200) 및 절연층(300)이 적층되기 전에 절연재(100) 일면에 제3 솔더레지스트(830)가 적층되며, 제3 솔더레지스트(830)는 범프패드(BP)를 커버한다. 접착층(200) 및 절연층(300)이 적층될 때, 접착층(200)은 제3 솔더레지스트(830)를 커버한다. 캐비티(C)는 제3 솔더레지스트(830)의 외곽보다 좁은 영역에서 형성되어, 제3 솔더레지스트(830)의 적어도 일부는 캐비티(C)를 통해 노출된다. 노출된 제3 솔더레지스트(830)에 제3 개구(831)를 형성하여 범프패드(BP)를 노출시킨다. 또한, 이 경우, 캐비티(C)가 형성된 후에도 제3 솔더레지스트(830)의 일부는 접착층(200)에 의해 커버될 수 있다.
도 7은 본 발명의 일 실시예에 따른 패키지 구조물을 나타낸 도면이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 패키지 구조물은 상부패키지(10)와 하부패키지(20)를 포함한다. 상부패키지(10)는 전자소자(12)가 실장된 인쇄회로기판(11)을 포함한다. 상부패키지(10)의 인쇄회로기판(11)은 캐비티를 포함하지 않을 수 있다. 이 경우, 전자소자(12)는 인쇄회로기판(11)의 상면에 실장될 수 있다. 전자소자(12)는 와이어 본딩 방식으로 실장될 수 있으나, 제한되는 것은 아니며 플립칩 실장 방식도 가능하다.
본 실시예에서의 하부패키지(20)에는 도 5를 참조하여 설명한 패키지가 그대로 적용될 수 있다.
하부패키지(20)는 전자소자(22)가 실장된 인쇄회로기판(21)을 포함하며, 본 실시예에서의 인쇄회로기판(21)에는 상술한 다양한 실시예에 따른 인쇄회로기판이 그대로 적용될 수 있다.
전자소자(22)는 캐비티(C) 내에 위치한다. 전자소자(22)의 일면에는 전극(22a)이 구비되고, 전극(22a)은 범프패드(BP)를 향해 돌출되게 형성될 수 있다. 전자소자(22)의 전극(22a)은 범프패드(BP) 개수와 동일한 수로 형성될 수 있다. 전자소자(22)의 전극(22a)은 범프패드(BP)와 접합될 수 있다. 전자소자(22)의 전극(22a)은 범프패드(BP)와 솔더와 같은 접합부재(23)로 접합될 수 있다.
인쇄회로기판(21)이 제3 솔더레지스트(830)를 포함하는 경우, 솔더와 같은 접합부재(23)는 제3 개구(831) 내에 범프패드(BP) 상에 위치하며, 전자소자(22)의 전극(22a)은 접합부재(23) 상에 위치한다.
전자소자(22)는 능동소자, 수동소자, 집적회로 중 적어도 하나일 수 있다.
전자소자(22)가 삽입된 캐비티(C)에는 제1 몰딩재(30)가 형성될 수 있다. 이러한 제1 몰딩재(30)는 캐비티(C) 내의 전자소자(22)를 고정할 수 있다. 제1 몰딩재(30)는 하부패키지(20) 상측까지 형성될 수 있다. 특히, 전자소자(22)가 캐비티(C) 상면보다 돌출되는 경우, 제1 몰딩재(30)는 전자소자(22)의 상면(타면) 높이까지 형성될 수 있다. 상기 제1 몰딩재(30)의 상측에 상부패키지(10)가 위치할 수 있다.
제1 몰딩재(30)와 상부패키지(10) 사이에는 제2 몰딩재(40)가 개재될 수 있다. 제2 몰딩재(40)는 후술하는 전도성부재(50)의 두께에 의해 벌어지는 두 패키지 간의 갭에 충전된다. 전자소자(22)가 캐비티(C) 상면보다 돌출되는 경우로서, 제1 몰딩재(30)가 전자소자(22)의 상면(타면) 높이까지 형성되는 경우, 제2 몰딩재(40)는 전자소자(22)의 상면(타면)과 접촉될 수 있다. 한편, 필요에 따라서 제2 몰딩재(40)는 생략될 수 있다.
한편, 상부패키지(10)에서 인쇄회로기판(11)에 실장된 전자소자(12)도 몰딩될 수 있다.
상부패키지(10)와 하부패키지(20)는 솔더볼과 같은 전도성부재(50)로 접합될 수 있다. 전도성부재(50)는 비아(400) 상에 위치하고 제1 외층회로(610) 중 제1 솔더레지스트(810)의 제1 개구(811)를 통해 노출되는 영역에 접합될 수 있다. 전도성부재(50)는 제1 몰딩재(30)와 제2 몰딩재(40)를 관통할 수 있다. 비아(400)가 캐비티(C)보다 가장자리에 위치하는 경우, 전도성부재(50)도 하부패키지(20)의 가장자리에 위치할 수 있다.
본 실시예에 따른 패키지 구조물은 하부패키지(20)의 인쇄회로기판에 캐비티(C)가 형성되고 그 내부에 전자소자(22)가 실장되기 때문에, 하부패키지(20)와 상부패키지(10) 사이의 거리가 전자소자(22) 두께 이상으로 클 필요가 없고, 두 패키지를 접합하는 전도성부재(50)의 피치가 작은 경우에도 별도의 인터포저(interposer) 없이 두 패키지가 패키지 온 패키지 의 패키지 구조물을 구현할 수 있다.
패키지 구조물을 제조하는 순서는 다음과 같다.
상부패키지(10)와 하부패키지(20)를 각각 준비한다. 특히, 하부패키지(20)에 있어서는, 캐비티(C)를 구비하는 인쇄회로기판을 형성하고, 캐비티(C) 내에 전자소자(22)를 위치시켜 전자소자(22)를 범프패드(BP)와 접합시킨다. 캐비티(C) 내로 유입되는 제1 몰딩재(30)를 형성한 후, 제1 몰딩재(30)를 관통하여 비아(400) 상의 제1 외층회로(610)에 접합되는 전도성부재(50)를 형성한다. 구체적으로는, 제1 몰딩재(30)에 홀을 형성하고, 홀 내에 전도성부재(50)를 위치시킨다. 전도성부재(50) 상에 상부패키지(10)를 접합시키고, 상부패키지(10)와 하부패키지(20)의 사이에 제2 몰딩재(40)를 형성한다.
도 8은 본 발명의 다른 실시예에 따른 패키지 구조물을 나타낸 도면이다.
도 8을 참조하는 패키지 구조물은 도 7을 참조하는 패키지 구조물과 비교하여 언더필(60)이 추가된다.
언더필(60)은 하부패키지(20)에서 전자소자(22)가 인쇄회로기판의 캐비티(C)에 실장되고, 전자소자(22)와 절연재(100) 사이에 충전되는 물질로 캐비티(C) 내의 전자소자(22)를 고정할 수 있다. 특히, 전자소자(22)의 전극(22a)이 돌출형성되어 전자소자(22) 일면과 절연재(100) 사이에 갭이 발생하는 경우, 그 갭 내에 언더필(60)이 충전된다.
한편, 언더필(60)에 의해 전자소자(22)가 고정되기 때문에 상술한 제1 몰딩재(30)는 생략될 수 있고, 더불어 제2 몰딩재(40)도 생략될 수 있다. 다만, 도 8의 도시와 달리, 두 패키지 사이에 단일층의 몰딩재가 개재될 수도 있다.
이상, 본 발명의 일 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.
10: 상부패키지
11: 인쇄회로기판
12: 전자소자
20: 하부패키지
21: 인쇄회로기판
22: 전자소자
22a: 전극
23: 접합부재
30: 제1 몰딩재
40: 제2 몰딩재
50: 전도성부재
60: 언더필
100: 절연재
111: 제1 층
112: 제2 층
200: 접착층
210: 제2의 접착층
300: 절연층
400: 비아
510: 제1 내층회로
520: 제2 내층회로
610: 제1 외층회로
620: 제2 외층회로
700: 보호층
810: 제1 솔더레지스트
820: 제2 솔더레지스트
830: 제3 솔더레지스트
C: 캐비티
C1: 제1 영역
C2: 제2 영역
C3: 제3 영역
BP: 범프패드
VP: 비아패드
IV: 이너비아
CF: 캐리어 필름

Claims (22)

  1. 일면에 범프패드가 매립된 절연재;
    상기 절연재의 상기 일면에 적층되는 접착층;
    상기 접착층에 적층되는 절연층; 및
    상기 접착층과 상기 절연층을 일괄 관통하여 상기 범프패드는 노출시키는 캐비티를 포함하고,
    상기 캐비티의 횡단면적은 상기 절연재 측으로 갈수록 작아지는 인쇄회로기판.
  2. 제1항에 있어서,
    상기 캐비티의 내측면은 오목한 곡면을 포함하는 인쇄회로기판.
  3. 제2항에 있어서,
    상기 캐비티는, 상기 절연층을 관통하는 제1 영역과, 상기 접착층을 관통하는 제2 영역을 포함하고,
    상기 제1 영역의 내측면은 상기 제2 영역의 내측면보다 가파르게 형성되는 인쇄회로기판.
  4. 제1항에 있어서,
    상기 절연층의 두께가 상기 접착층의 두께보다 큰 인쇄회로기판.
  5. 제1항에 있어서,
    상기 절연층과 상기 접착층을 일괄 관통하는 비아를 더 포함하는 인쇄회로기판.
  6. 제5항에 있어서,
    상기 절연재의 상기 일면에 매립되는 비아패드를 더 포함하고,
    상기 비아는 상기 비아패드와 연결되는 인쇄회로기판.
  7. 제6항에 있어서,
    상기 비아패드와 연결되도록 상기 절연재 내부에 형성된 이너비아를 더 포함하고,
    상기 비아의 횡단면적은 상기 비아패드 측으로 갈수록 작아지고,
    상기 이너비아의 횡단면적은 상기 비아패드 측으로 갈수록 작아지는 인쇄회로기판.
  8. 제1항에 있어서,
    상기 절연층 상에 형성되는 제2의 접착층을 더 포함하는 인쇄회로기판.
  9. 제1항에 있어서,
    상기 캐비티의 저면에 형성되고, 상기 범프패드를 노출시키는 솔더레지스트를 더 포함하는 인쇄회로기판.
  10. 제1항에 있어서,
    상기 절연재의 일면에 상기 캐비티의 둘레를 따라 형성된 보호층을 더 포함하는 인쇄회로기판.
  11. 제10항에 있어서,
    상기 보호층의 가장자리는 상기 접착층에 의해 커버되는 인쇄회로기판.
  12. 상부패키지와 하부패키지가 결합된 패키지 구조물에 있어서,
    상기 하부패키지는, 전자소자가 실장된 인쇄회로기판을 포함하고,
    상기 인쇄회로기판은,
    일면에 범프패드가 매립된 절연재;
    상기 절연재의 상기 일면에 적층되는 접착층;
    상기 접착층에 적층되는 절연층; 및
    상기 접착층과 상기 절연층을 일괄 관통하여 상기 범프패드는 노출시키는 캐비티를 포함하고,
    상기 캐비티의 횡단면적은 상기 절연재 측으로 갈수록 작아지고,
    상기 전자소자는 상기 캐비티 내에 위치하여 상기 범프패드와 접합되는 패키지 구조물.
  13. 제12항에 있어서,
    상기 캐비티의 내측면은 오목한 곡면을 포함하는 패키지 구조물.
  14. 제13항에 있어서,
    상기 캐비티는, 상기 절연층을 관통하는 제1 영역과, 상기 접착층을 관통하는 제2 영역을 포함하고,
    상기 제1 영역의 내측면은 상기 제2 영역의 내측면보다 가파르게 형성되는 패키지 구조물.
  15. 제12항에 있어서,
    상기 절연층의 두께가 상기 접착층의 두께보다 큰 패키지 구조물.
  16. 제12항에 있어서,
    상기 인쇄회로기판은, 상기 절연층과 상기 접착층을 일괄 관통하는 비아를 더 포함하고,
    상기 비아는 상기 상부패키지와 전기적으로 연결되는 패키지 구조물.
  17. 제16항에 있어서,
    상기 인쇄회로기판은, 상기 절연재의 상기 일면에 매립되는 비아패드를 더 포함하고,
    상기 비아는 상기 비아패드와 연결되는 패키지 구조물.
  18. 제17항에 있어서,
    상기 인쇄회로기판은, 상기 절연재 내부에 상기 비아패드와 연결되도록 형성된 이너비아를 더 포함하고,
    상기 비아의 횡단면적은 상기 비아패드 측으로 갈수록 작아지고,
    상기 이너비아의 횡단면적은 상기 비아패드 측으로 갈수록 작아지는 패키지 구조물.
  19. 제12항에 있어서,
    상기 인쇄회로기판은, 상기 절연층 상에 형성되는 제2의 접착층을 더 포함하는 패키지 구조물.
  20. 제12항에 있어서,
    상기 인쇄회로기판은, 상기 캐비티의 저면에 형성되고, 상기 범프패드를 노출시키는 솔더레지스트를 더 포함하는 패키지 구조물.
  21. 제12항에 있어서,
    상기 인쇄회로기판은, 상기 절연재의 일면에 상기 캐비티의 둘레를 따라 형성된 보호층을 더 포함하는 패키지 구조물.
  22. 제21항에 있어서,
    상기 보호층의 가장자리는 상기 접착층에 의해 커버되는 패키지 구조물.
KR1020180134273A 2018-11-05 2018-11-05 인쇄회로기판 및 이를 포함하는 패키지 구조물 KR20200051215A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180134273A KR20200051215A (ko) 2018-11-05 2018-11-05 인쇄회로기판 및 이를 포함하는 패키지 구조물
US16/662,080 US10950587B2 (en) 2018-11-05 2019-10-24 Printed circuit board and package structure
CN201911069393.0A CN111148347A (zh) 2018-11-05 2019-11-05 印刷电路板和封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180134273A KR20200051215A (ko) 2018-11-05 2018-11-05 인쇄회로기판 및 이를 포함하는 패키지 구조물

Publications (1)

Publication Number Publication Date
KR20200051215A true KR20200051215A (ko) 2020-05-13

Family

ID=70458964

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180134273A KR20200051215A (ko) 2018-11-05 2018-11-05 인쇄회로기판 및 이를 포함하는 패키지 구조물

Country Status (3)

Country Link
US (1) US10950587B2 (ko)
KR (1) KR20200051215A (ko)
CN (1) CN111148347A (ko)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022045752A1 (ko) * 2020-08-27 2022-03-03 엘지이노텍 주식회사 회로 기판 및 이를 포함하는 반도체 패키지 기판
WO2022231016A1 (ko) * 2021-04-26 2022-11-03 엘지이노텍 주식회사 회로기판 및 이를 포함하는 패키지 기판
WO2023090843A1 (ko) * 2021-11-16 2023-05-25 엘지이노텍 주식회사 회로기판 및 이를 포함하는 반도체 패키지
WO2023101465A1 (ko) * 2021-12-01 2023-06-08 엘지이노텍 주식회사 반도체 패키지
WO2024035151A1 (ko) * 2022-08-10 2024-02-15 엘지이노텍 주식회사 회로 기판 및 이를 포함하는 반도체 패키지
KR102674312B1 (ko) * 2023-01-13 2024-06-12 엘지이노텍 주식회사 반도체 패키지

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210046978A (ko) * 2019-10-21 2021-04-29 엘지이노텍 주식회사 인쇄회로기판, 패키지 기판 및 이의 제조 방법
CN115474337A (zh) * 2019-10-29 2022-12-13 群创光电股份有限公司 电子装置
US10741483B1 (en) * 2020-01-28 2020-08-11 Advanced Semiconductor Engineering, Inc. Substrate structure and method for manufacturing the same
CN111422825B (zh) * 2020-06-11 2020-09-22 潍坊歌尔微电子有限公司 传感器的制造方法
KR20220008168A (ko) 2020-07-13 2022-01-20 삼성전자주식회사 반도체 패키지
KR20220151431A (ko) * 2021-05-06 2022-11-15 삼성전기주식회사 인쇄회로기판
CN115632047A (zh) * 2022-10-08 2023-01-20 华为数字能源技术有限公司 封装结构及电子设备

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120137173A (ko) 2011-06-10 2012-12-20 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4560436A (en) * 1984-07-02 1985-12-24 Motorola, Inc. Process for etching tapered polyimide vias
JP2004214566A (ja) * 2003-01-08 2004-07-29 Renesas Technology Corp 半導体装置の製造方法および半導体装置
US7602068B2 (en) * 2006-01-19 2009-10-13 International Machines Corporation Dual-damascene process to fabricate thick wire structure
JP5032205B2 (ja) 2006-05-30 2012-09-26 三菱樹脂株式会社 キャビティー部を有する多層配線基板
US7396762B2 (en) * 2006-08-30 2008-07-08 International Business Machines Corporation Interconnect structures with linear repair layers and methods for forming such interconnection structures
TWI473553B (zh) * 2008-07-03 2015-02-11 Advanced Semiconductor Eng 晶片封裝結構
JP5370765B2 (ja) * 2008-09-29 2013-12-18 日立化成株式会社 半導体素子搭載用パッケージ基板とその製造方法
CN102405692A (zh) 2009-04-02 2012-04-04 松下电器产业株式会社 电路基板的控制方法及电路基板
US8980691B2 (en) * 2013-06-28 2015-03-17 Stats Chippac, Ltd. Semiconductor device and method of forming low profile 3D fan-out package
JP6294024B2 (ja) * 2013-07-30 2018-03-14 京セラ株式会社 配線基板およびこれを用いた実装構造体
KR20170086921A (ko) * 2016-01-19 2017-07-27 삼성전기주식회사 패키지기판 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120137173A (ko) 2011-06-10 2012-12-20 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022045752A1 (ko) * 2020-08-27 2022-03-03 엘지이노텍 주식회사 회로 기판 및 이를 포함하는 반도체 패키지 기판
WO2022231016A1 (ko) * 2021-04-26 2022-11-03 엘지이노텍 주식회사 회로기판 및 이를 포함하는 패키지 기판
WO2023090843A1 (ko) * 2021-11-16 2023-05-25 엘지이노텍 주식회사 회로기판 및 이를 포함하는 반도체 패키지
WO2023101465A1 (ko) * 2021-12-01 2023-06-08 엘지이노텍 주식회사 반도체 패키지
WO2024035151A1 (ko) * 2022-08-10 2024-02-15 엘지이노텍 주식회사 회로 기판 및 이를 포함하는 반도체 패키지
KR102674312B1 (ko) * 2023-01-13 2024-06-12 엘지이노텍 주식회사 반도체 패키지

Also Published As

Publication number Publication date
US20200144234A1 (en) 2020-05-07
CN111148347A (zh) 2020-05-12
US10950587B2 (en) 2021-03-16

Similar Documents

Publication Publication Date Title
KR20200051215A (ko) 인쇄회로기판 및 이를 포함하는 패키지 구조물
KR101942141B1 (ko) 지문센서 패키지
US10991647B2 (en) Printed circuit board and package structure having the same
JP3546131B2 (ja) 半導体チップパッケージ
JP6661232B2 (ja) 配線基板、半導体装置、配線基板の製造方法及び半導体装置の製造方法
US6475327B2 (en) Attachment of a stiff heat spreader for fabricating a cavity down plastic chip carrier
US20150001738A1 (en) Wiring board, semiconductor device, and method of manufacturing wiring board
JP2023139109A (ja) プリント回路基板及びこれを含む電子素子パッケージ
KR20170086921A (ko) 패키지기판 및 그 제조 방법
US6538305B2 (en) BGA type semiconductor device having a solder-flow damping/stopping pattern
US20020124955A1 (en) Attachment of a heat spreader for fabricating a cavity down plastic chip carrier
US10777495B2 (en) Printed circuit board and semiconductor package including the same
CN112996237A (zh) 印刷电路板
US11903145B2 (en) Wiring board and semiconductor module including the same
EP4383956A1 (en) Circuit board and semiconductor package comprising same
EP4380325A1 (en) Circuit board and semiconductor package comprising same
CN116746285A (zh) 复合配线基板
KR102456322B1 (ko) 기판 스트립 및 이를 포함하는 전자소자 패키지
JP2017034109A (ja) プリント配線板および半導体パッケージ
KR20230030995A (ko) 회로 기판 및 이를 포함하는 패키지 기판
KR20200097977A (ko) 인쇄회로기판
KR20220148007A (ko) 회로기판 및 이를 포함하는 패키지 기판
CN118044343A (zh) 电路板和包括该电路板半导体封装
KR101120903B1 (ko) 볼 그리드 어레이 기판, 반도체 칩 패키지 및 이들의 제조방법
KR101120925B1 (ko) 볼 그리드 어레이 기판 및 반도체 칩 패키지 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X601 Decision of rejection after re-examination