KR20200036706A - 매립형 메모리용 스트랩-셀 아키텍처 - Google Patents

매립형 메모리용 스트랩-셀 아키텍처 Download PDF

Info

Publication number
KR20200036706A
KR20200036706A KR1020190070179A KR20190070179A KR20200036706A KR 20200036706 A KR20200036706 A KR 20200036706A KR 1020190070179 A KR1020190070179 A KR 1020190070179A KR 20190070179 A KR20190070179 A KR 20190070179A KR 20200036706 A KR20200036706 A KR 20200036706A
Authority
KR
South Korea
Prior art keywords
line
strap
gate
cell
row
Prior art date
Application number
KR1020190070179A
Other languages
English (en)
Other versions
KR102269802B1 (ko
Inventor
웬-투오 후앙
포-웨이 리우
용-시유안 뜨세
핑-쳉 리
치아-셩 린
유-링 수
시 쿠앙 양
헝-링 시
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20200036706A publication Critical patent/KR20200036706A/ko
Application granted granted Critical
Publication of KR102269802B1 publication Critical patent/KR102269802B1/ko

Links

Images

Classifications

    • H01L27/11519—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823493—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/11526—
    • H01L27/11565—
    • H01L27/11573—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본원의 다양한 실시형태는 상이한 스트랩-셀 타입의 수를 줄이고 스트랩-라인 밀도를 감소시키는 스트랩-셀 아키텍처를 구비한 메모리 어레이를 포함하는 집적 메모리 칩에 관한 것이다. 일부 실시형태에 있어서, 메모리 어레이는 스트랩 셀의 3개의 상이한 타입, 즉 소스 라인/소거 게이트(SLEG) 스트랩 셀; 제어 게이트/워드 라인(CGWL) 스트랩 셀; 및 워드 라인 스트랩 셀로 제한된다. 상이한 스트랩-셀 타입의 수가 적으면 메모리 어레이의 설계를 단순화하고 대응하는 인터커넥트 구조의 설계를 더욱 단순화할 수 있다. 또한, 일부 실시형태에서는, 3개의 다른 스트랩-셀 타입은 예를 들어, 워드 라인, 소거 게이트, 및 제어 게이트를 인터커넥트 구조의 상이한 금속화층 내의 대응하는 스트랩 라인에 전기적으로 결합시킬 수 있다. 상이한 금속화층 사이에 스트랩 라인을 분산시킴으로써, 스트랩-라인 밀도가 감소한다.

Description

매립형 메모리용 스트랩-셀 아키텍처{STRAP-CELL ARCHITECTURE FOR EMBEDDED MEMORY}
<관련 출원의 참조>
본 출원은 2018년 9월 27일에 출원한 미국 가출원 번호 제62/737,274호에 대해 우선권을 주장하며, 이 우선권 출원의 내용은 그 전체가 본 명세서에 원용된다.
<배경>
매립형 플래시는 공통 집적 회로(IC) 칩 상에 로직 디바이스와 통합되는 플래시 메모리이다. 이러한 통합은 칩간 인터커넥트 구조를 없앰으로써 성능을 높이고 플래시 메모리와 로직 디바이스 간에 공정 단계를 공유함으로써 제조 비용을 줄인다. 일부 타입의 플래시 메모리는 스택형 게이트 플래시 메모리와 분할형 게이트 플래시 메모리를 포함한다. 분할형 게이트 플래시 메모리는 스택형 게이트 플래시 메모리에 비해, 전력 소비가 적고, 주입 효율이 높으며, 쇼트 채널 효과에 대한 취약성이 적고, 소거 면역성이 우수하다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은, 강화형 스트랩-셀 아키텍처를 구비한 메모리 어레이를 포함하고 강화형 스트랩-셀 아키텍처에 대응하는 인터커넥트 구조를 더 포함하는 집적 칩의 일부 실시형태의 개략도를 도시한다.
도 2는 도 1의 강화형 스트랩-셀 아키텍처를 구비한 메모리 어레이를 포함하는 집적 칩의 일부 실시형태의 블록도이다.
도 3은, 도 1의 강화형 스트랩-셀 아키텍처를 구비한 메모리 어레이를 포함하고 그 메모리 어레이를 둘러싸는 주변 디바이스를 더 포함하는 집적 칩의 일부 실시형태의 블록도이다.
도 4a와 도 4b는 도 1의 경계 셀, 도 1의 소스-라인/소거-게이트(SLEG) 스트랩 셀, 및 도 1의 메모리 셀을 포함하는 집적 칩의 일부 실시형태의 평면 레이아웃을 도시한다.
도 5a 내지 도 5c는 경계 셀, SLEG 스트랩 셀, 및 메모리 셀에 있어서 도 4a 또는 도 4b의 집적 칩의 일부 실시형태의 단면도를 도시한다.
도 6a와 도 6b는 도 1의 제어-게이트/워드-라인(CGWL) 스트랩 셀 및 도 1의 메모리 셀을 포함하는 집적 칩의 일부 실시형태의 평면 레이아웃을 도시한다.
도 7a와 도 7b는 CGWL 스트랩 셀에 있어서 도 6a와 도 6b의 집적 칩의 일부 실시형태의 단면도를 각각 도시한다.
도 8a와 도 8b는 도 1의 워드-라인 스트랩 셀 및 도 1의 메모리 셀을 포함하는 집적 칩의 일부 실시형태의 평면 레이아웃을 도시한다.
도 9a와 도 9b는 워드-라인 스트랩 셀에 있어서 도 8a와 도 8b의 집적 칩의 일부 실시형태의 단면도를 각각 도시한다.
도 10a 내지 도 10f는 메모리 어레이가 추가 컬럼을 포함하는, 집적 칩의 상이한 레벨에 있어서의 도 1의 집적 칩의 일부 실시형태의 평면 레이아웃을 각각 도시한다.
도 11a-도 11d 내지 도 20a-도 20d는 강화형 스트랩-셀 아키텍처를 구비한 메모리 어레이를 포함하는 집적 칩을 형성하는 방법의 일부 실시형태의 일련의 단면도를 도시한다.
도 21은 도 11a-도 11d 내지 도 20a-도 20d의 방법의 일부 실시형태의 블록도를 도시한다.
본 개시내용은 이 개시내용의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
일부 실시형태에 있어서, 메모리 어레이는 다수의 로우와 다수의 컬럼에서 다수의 분할-게이트 메모리 셀을 포함하고, 로우를 따라 연장되는 다수의 매설 라인 및 복수의 폴리실리콘을 더 포함한다. 폴리실리콘 및 매설 라인은 분할-게이트 메모리 셀을 부분적으로 규정하고, 분할-게이트 메모리 셀에 대한 판독 및/또는 기록을 용이하게 한다. 폴리실리콘 라인은 예컨대 제어 게이트, 워드 라인 및 소거 게이트에 대응할 수 있고, 매설 라인은 예컨대 소스 라인에 대응할 수 있다. 폴리실리콘 및 매설 라인은 고저항성이라서 폴리실리콘 및 매설 라인을 따라 큰 전압 강하가 있다는 것이 과제이다. 이러한 큰 전압 강하는 최소 판독 및/또는 기록 전압을 상승시켜 전력 효율을 저감한다. 해결책은 금속 라인이 낮은 저항을 갖기 때문에 폴리실리콘 및 매설 라인에 금속 라인을 스트랩하는 것이다. 따라서, 메모리 어레이의 일부 실시형태는 금속 라인을 폴리실리콘 및 매설 라인에 전기적으로 결합시키는 장소로서 사용할, 폴리실리콘 및 매설 라인을 따라 이격되는 스트랩 셀을 포함한다.
일부 실시형태에서, 메모리 어레이는 스트랩 셀의 4개의 상이한 타입, 즉 제어 게이트/소스 라인(CGSL) 스트랩 셀; 소스 라인(SL) 스트랩 셀; 워드 라인/소거 게이트(WLEG) 스트랩 셀; 및 소거 게이트(EG) 스트랩 셀을 포함한다. 그런데, 스트랩 셀의 상이한 타입의 수가 많으면 메모리 어레이를 설계할 때 복잡성을 초래한다. 또한, 일부 실시형태에서, 워드 라인, 소거 게이트, 및 제어 게이트를 위한 금속 라인은 인터커넥트 구조의 단일 금속화층(예를 들어, 금속 3) 내에 있다. 그러나, 단일 금속화층 내에 워드 라인, 소거 게이트, 및 제어 게이트를 위한 금속 라인을 배열하게 되면, (예를 들어, 프로세스 노드 40 이상에서) 메모리 어레이가 축소됨에 따라 문제가 발생할 수 있다. 예를 들어, 메모리 어레이가 축소됨에 따라, 인터커넥터 구조의 금속간 및/또는 층간 유전체층에 대해 극저 k(ELK, extreme low k) 유전체 재료를 사용할 수 있다. 그러나, ELK 유전체 재료는 보다 높은 유전 상수를 갖는 비다공성 대응 재료와 비교해, 높은 다공성을 가지며 따라서 TDDB(time dependent dielectric breakdown, 경시절연파괴)이 낮다. TDDB가 낮기 때문에, 금속 라인 간의 최소 간격이 비다공성 대응 재료를 사용할 경우보다 클 수 있다. 또한, 단일 금속화층 내에 금속 라인수가 많기 때문에, 최소 간격 제약을 위반하지 않는다면 메모리 어레이의 의미있는 스케일링은 배제된다. 이 제약을 위반하면 잠재적으로 디바이스 고장 및/또는 금속 라인 간의 높은 누설 전류량을 초래한다.
본원의 다양한 실시형태는 상이한 스트랩-셀 타입의 수를 줄이고 스트랩-라인 밀도를 감소시키는 스트랩-셀 아키텍처를 구비한 메모리 어레이를 포함하는 집적 메모리 칩에 관한 것이다. 일부 실시형태에 있어서, 메모리 어레이는 스트랩 셀의 3개의 상이한 타입, 즉 소스 라인/소거 게이트(SLEG) 스트랩 셀; 제어 게이트/워드 라인(CGWL) 스트랩 셀; 및 워드 라인 스트랩 셀로 제한된다. 상이한 스트랩 셀 타입의 수가 적으면 메모리 어레이의 설계를 단순화하고 대응하는 인터커넥트 구조의 설계를 더욱 단순화할 수 있다.
3개의 상이한 스트랩 셀 타입은 예를 들어, 워드 라인, 소거 게이트, 및 제어 게이트를 인터커넥트 구조의 상이한 금속화층 내의 대응하는 스트랩 라인에 전기적으로 결합시킬 수 있다. 예를 들어, 워드 라인은 금속 2 내의 워드-라인 스트랩 라인에 전기적으로 결합될 수 있고, 제어 게이트는 금속 3 내의 제어-게이트 스트랩 라인에 전기적으로 결합될 수 있으며, 소거 게이트는 금속 4 내의 소거-게이트 스트랩 라인에 전기적으로 결합될 수 있다. 그러나, 다른 적절한 금속화층이 워드-라인 스트랩 라인, 제어-게이트 스트랩 라인, 및 소거-게이트 스트랩 라인에 적용될 수도 있다. 상이한 금속화층 사이에 워드-라인 스트랩 라인, 제어-게이트 스트랩 라인, 및 소거-게이트 스트랩 라인을 분산시킴으로써, 스트랩 라인 밀도가 감소된다(즉, 스트랩-라인 간격이 증가함). 이것은 (예를 들어, 프로세스 노드 40 이상에서) 메모리 어레이의 향상된 스케일링을 허용하고 그리고/또는 인터커넥트 구조의 층간 및/또는 금속간 유전체층을 위한 ELK 유전체 재료의 사용을 허용한다.
3개의 상이한 스트랩 셀 타입은 예를 들어 판독 및/또는 기록 전압 강하를 최소화하는 그리고/또는 4개 이상의 상이한 스트랩-셀 타입(해당 예는 전술하였음)을 갖는 스트랩-셀 아키텍처와 매칭되는 빈도로 대응 스트랩 라인에 전기적 결합을 제공하도록 레이아웃될 수도 있다. 예를 들어, SLEG 스트랩 셀은 소스 라인 및 워드 라인을 따라 큰 판독 전압 강하를 방지하기 위해, 제1 빈도로 소스 라인을 대응하는 소스-라인 스트랩 라인에 전기적으로 결합시킬 수 있고, CGWL 스트랩 셀 및 워드 라인 스트랩 셀은 워드 라인을 대응하는 워드 라인 스트랩 라인에 전기적으로 결합시킬 수 있다. 제1 빈도는, 예를 들어, 32 비트 라인 또는 다른 적절한 값일 수 있다. 제2 빈도는, 예를 들어, 제1 빈도의 두 배 또는 일부 다른 적절한 배수일 수도 있고/있거나, 예를 들어 64 비트 라인 또는 다른 적절한 값일 수도 있다.
도 1을 참조하면, 강화형 스트랩-셀 아키텍처를 구비한 메모리 어레이를 포함하는 집적 칩의 일부 실시형태의 개략도(100)가 제공된다. 이하에서 이해하겠지만, 강화형 스트랩 셀 아키텍처는 상이한 스트랩 셀 타입의 수를 줄이고 스트랩-라인 밀도를 감소시킨다는 점에서 "강화된" 것이다. 메모리 어레이는 복수의 로우 및 복수의 컬럼에 복수의 셀을 포함한다. 로우는 Rl 내지 Rl +7로 각각 라벨링되고, 컬럼은 C1 내지 C3, Cn 내지 Cn +2, 그리고 Co 내지 Co+1로 각각 라벨링된다. 로우 및 컬럼 라벨의 아랫첨자는 대응하는 로우 및 컬럼 번호를 식별한다. 또한, l은 로우 번호를 나타내는 정수 변수인 반면, n과 o는 컬럼 번호를 나타내는 정수 변수이다.
복수의 셀은 복수의 경계 셀(102), 복수의 SLEG 스트랩 셀(104), 복수의 CGWL 스트랩 셀(106), 복수의 워드-라인 셀(108), 및 복수의 메모리 셀(110)을 포함한다. 각 타입의 셀 중 일부에만 라벨링된 것을 알아야 한다. 경계 셀(102)은 메모리 어레이의 경계에 있는 미사용 셀이며, 각각 2개의 로우에 걸쳐 있다. 경계 셀(102)은 경계에서의, 피처 밀도의 큰 변화, 그래서 높은 정도의 공정 불균일성으로부터 메모리와 스트랩 셀을 보호하기 위해 메모리와 스트랩 셀을 경계로부터 오프셋시킨다. SLEG 스트랩 셀(104), CGWL 스트랩 셀(106), 및 워드-라인 스트랩 셀(108) 각각은 2개의 로우에 걸쳐 있고, 보이지는 않지만 각각의 로우를 따라 반복된다. SLEG 스트랩 셀(104)은 소스 라인(도시 생략) 및 소거 게이트(도시 생략)을 대응하는 소스-라인 스트랩 라인(112) 및 대응하는 소거-게이트 스트랩 라인(114)에 전기적으로 결합시킨다. CGWL 스트랩 셀(106)은 제어 게이트(도시 생략) 및 워드 라인(도시 생략)을 대응하는 제어-게이트 스트랩 라인(116) 및 대응하는 워드-라인 스트랩 라인(118)에 전기적으로 결합시킨다. 워드-라인 스트랩 셀(108)은 워드 라인을 대응하는 워드-라인 스트랩 라인(118)에 전기적으로 결합시킨다. 제어-게이트 스트랩 라인(116) 중 일부에만 그리고 워드-라인 스트랩 라인(118) 중 일부에만 라벨링된 것을 알아야 한다. 제어 게이트, 워드 라인, 소거 게이트, 및 소스 라인은 로우을 따라 연장되고 복수의 셀을 부분적으로 규정한다. 메모리 셀(110)은 데이터의 개별 비트를 저장하며, 예컨대 3세대 SUPERFLASH(ESF3) 메모리 셀일 수도 또는 기타 적절한 메모리 셀일 수도 있다.
일부 실시형태에서, 메모리 어레이는 3개의 상이한 타입의 스트랩 셀: 1) SLEG 스트랩 셀(104); 2) CGWL 스트랩 셀(106); 및 3) 워드-라인 스트랩 셀(108)에 제한된다. 이 상이한 스트랩-셀 타입의 수가 적으면 4개 이상의 상이한 스트랩-셀 타입을 가진 메모리 어레이와 비교해서 메모리 셀의 설계를 단순화할 수 있으며, 4개 이상의 상이한 스트랩-셀 타입을 가진 메모리 어레이에 대한 인터커넥트 구조와 비교해서, 메모리 어레이에 대한 인터커넥트 구조의 설계를 더욱 단순화할 수 있다.
인터커넥트 구조는 복수의 셀을 상호접속시키며, 복수의 와이어(120)와 복수의 비아(122)를 포함한다. 와이어(120)와 비아(122)는 메모리 어레이 아래의 범례에만 라벨링되는 것을 알아야 한다. 와이어(120)는 복수의 와이어 레벨로 그룹화되고, 비아(122)는 복수의 비아 레벨로 그룹화된다. 레벨은 집적 칩을 단면으로 볼 때에 메모리 어레이보다 높은 높이에 해당한다. 복수의 와이어 레벨은 제1 와이어 레벨(M1), 제2 와이어 레벨(M2), 제3 와이어 레벨(M3), 및 제4 와이어 레벨(M4)을 포함한다. 와이어 레벨은 와이어(120)의 두께에 의해 개략적으로 도시되며, 메모리 어레이보다 높은 높이는 와이어 두께에 따라 증가한다. 복수의 비아 레벨은 컨택 비아 레벨(CO)(즉, 제로 비아 레벨), 제1 비아 레벨(V1), 제2 비아 레벨(V2), 및 제3 비아 레벨(V3)을 포함한다. 비아 레벨은 형상 및/또는 색상으로 개략적으로 도시된다. 예를 들어, 검은색 원은 컨택 비아 레벨(CO)의 비아에 대응하는 반면, 흰색 정사각형은 제2 비아 레벨(V2)의 비아에 대응한다.
컨택 비아 레벨(CO)의 비아는 셀로부터 제1 와이어 레벨(M1)의 와이어로 연장되고, 제1 비아 레벨(V1)의 비아는 제1 와이어 레벨(M1)의 와이어로부터 제2 와이어 레벨(M2)의 와이어로 연장된다. 또한, 제2 비아 레벨(V2)의 비아는 제2 와이어 레벨(M2)의 와이어로부터 제3 와이어 레벨(M3)의 와이어로 연장되고, 제3 비아 레벨(V3)의 비아는 제3 와이어 레벨(M3)의 와이어로부터 제4 와이어 레벨(M4)의 와이어로 연장된다. 상이한 레벨의 비아들이 직접 겹치는 경우, 개재되는 와이어는 도시하지 않음을 알아야 한다.
복수의 와이어(120)는 제1 와이어 레벨(M1)에서, 복수의 비트 라인(124), 소스-라인 션트 와이어(126), 및 소거-게이트 션트 와이어(128)를 포함한다. 비트 라인(124) 중 일부에만 라벨링된 것을 알아야 한다. 비트 라인(124)는 메모리 셀(110)이 위치하는 컬럼(예컨대, 컬럼 C3, Cn, Cn+2, 및 Co)을 따라 연장되고, 컨택 비아 레벨(CO)의 비아를 통해 대응하는 컬럼에 있는 메모리 셀에 전기적으로 결합된다. 소스-라인 및 소거-게이트 션트 와이어(126, 128)는 SLEG 스트랩 셀(104)이 위치하는 컬럼(예컨대, 컬럼 C2)을 따라 연장되며, 컨택 비아 레벨(CO)의 비아를 통해 SLEG 스트랩 셀(104)에서 소스 라인(도시 생략) 및 소거 게이트(도시 생략)에 각각 전기적으로 결합된다.
또한, 복수의 와이어(120)는 소거-라인 스트랩 라인(112), 소거-게이트 스트랩 라인(114), 제어-게이트 스트랩 라인(116), 및 워드-라인 스트랩 라인(118)을 포함한다. 소스-라인 및 소거-게이트 스트랩 라인(112, 114)은 제4 와이어 레벨(M4)이고, 제1, 제2, 및 제3 비아 레벨(V1, V2, 및 V3)의 비아를 통해 소스-라인 및 소거-게이트 션트 와이어(126, 128)에 각각 전기적으로 결합된다. 제어-게이트 스트랩 라인(116)은 제3 와이어 레벨(M3)이고, CGWL 스트랩 셀(106)에서 대응하는 로우에 있는 제어 게이트(도시 생략)에 전기적으로 결합된다. 이러한 전기적 결합은 컨택 비아 레벨(CO) 그리고 제1 및 제2 비아 레벨(V1, V2)의 비아를 통해 이루어진다. 워드-라인 스트랩 라인(118)은 제2 와이어 레벨(M2)이고, CGWL 스트랩 셀(106) 및 워드-라인 스트랩 셀(108)에서 대응하는 로우에 있는 워드 라인(도시 생략)에 전기적으로 결합된다. 이러한 전기적 결합은 컨택 비아 레벨(CO) 및 제1 비아 레벨(V1)의 비아를 통해 이루어진다.
단일 와이어 레벨(예컨대, M3)보다는 상이한 와이어 레벨(예컨대, M2, M3, 및 M4)에서, 소거-게이트 스트랩 라인(114), 제어-게이트 스트랩 라인(116), 및 워드-라인 스트립 라인(118)을 배열함으로써, 다양한 스트랩 라인에 대한 스트랩-라인 밀도가 감소된다(즉, 스트랩-라인 간격이 증가한다). 또한, 스트랩-라인 밀도가 감소함으로써, 프로세스 노드 40 이상에 대해 메모리 어레이가 스케일 다운될 수 있다.
일부 실시형태에서는, 메모리 어레이가 스케일 다운됨에 따라 스트랩 라인 간의 간격이 작아진다. 스트랩-라인 밀도의 감소 없이, 스트랩 라인 간의 간격은 TDDB를 막기 위해 최소 간격 미만으로 될 수 있다. 또한, 일부 실시형태에서, 메모리 어레이가 스케일 다운됨에 따라 금속간 유전체(IMD)층에 ELK 유전체 재료가 사용된다. ELK 유전체 재료는 보다 높은 유전 상수를 갖는 비다공성 대응 재료와 비교해, 높은 다공성을 가지며 따라서 TDDB이 낮다. TDDB가 낮기 때문에, 스트랩 라인 간의 최소 간격이 비다공성 대응 재료를 사용할 경우보다 클 수 있다. 따라서, IMD층에 ELK 유전체 재료를 사용하면 TDDB의 위험을 악화시키고 감소된 스트랩 라인 밀도의 중요성을 증가시킨다.
도 1에서는 다양한 스트랩 라인을 도시하며 다양한 션트 와이어가 특정 와이어 레벨에 있음을 도시하지만, 다른 실시형태에서는 스트랩 라인의 일부 또는 전부 그리고/또는 션트 와이어의 일부 또는 전부가 상이한 와이어 레벨일 수도 있다. 예를 들어, 다른 실시형태에서는 제어-게이트 스트랩 라인(116)이 제2 와이어 레벨(M2)일 수도 있고, 워드-라인 스트랩 라인(118)이 제3 와이어 레벨(M3)일 수도 있다. 다른 실시형태에서는, 소거-게이트 스트랩 라인(114)이 제4 와이어 레벨(M4)일 수도 있고, 소스-라인 스트랩 라인(112)이 제5 와이어 레벨(도시 생략)일 수도 있으며, 그 반대일 수도 있다.
도 2를 참조하면, 도 1의 강화형 스트랩-셀 아키텍처를 구비한 메모리 어레이를 포함하는 집적 칩의 일부 실시형태의 블록도(200)가 제공된다. 메모리 어레이는 복수의 로우 및 복수의 컬럼에 복수의 셀을 포함한다. 로우는 Rm 내지 Rm +15로 각각 라벨링되고, 컬럼은 C1 내지 C287로 각각 라벨링된다. 로우 및 컬럼 라벨의 아랫첨자는 대응하는 로우 및 컬럼 번호를 식별하고, m은 로우 번호를 나타내는 정수의 변수이다.
복수의 셀은 복수의 메모리-셀 블록(202)을 포함한다. 메모리-셀 블록(202) 중 일부에만 라벨링된 것을 알아야 한다. 각각의 메모리-셀 블록(202)은 복수의 메모리 셀을 포함하고, 동일한 수의 메모리 셀을 갖는다. 각각의 메모리-셀 블록의 메모리 셀은 메모리 어레이 내의 개별 컬럼에 대응하는데, 각각의 메모리-셀 블록(202)은 복수의 컬럼에 걸쳐 있다. 일부 실시형태에서는, 도시하는 바와 같이, 각각의 메모리-셀 블록(202)이 16개의 컬럼에 걸쳐서 16개의 메모리 셀을 갖는다. 다른 실시형태에서는, 각각의 메모리-셀 블록(202)이 기타 적절한 수의 컬럼에 걸쳐서 기타 적절한 수의 메모리 셀을 갖는다. 메모리-셀 블록(202)의 메모리 셀은 예컨대 도 1에서 도시 및/또는 설명한 메모리 셀(110)와 같을 수도 있다. 일부 실시형태에서, 메모리-셀 블록(202)은 컬럼(C3-18, C20-35, C37-68, C70-85, C87-102, C104-135, C137-152, C154-169, C171-202, C204-219, C221-236, C238-269, 및 C271- 286)에 있다. 그러나, 다른 컬럼들도 가능하다.
복수의 셀은 도 1의 경계 셀(102), 도 1의 복수의 SLEG 스트랩 셀(104), 도 1의 복수의 SLEG 스트랩 셀(106), 및 도 1의 복수의 워드-라인 스트랩 셀(108)을 더 포함한다. 경계 셀(102)의 일부에만 라벨링되고, 각각의 스트랩-셀 타입의 일부에만 라벨링되는 것을 알아야 한다. 도 1에서 설명한 바와 같이, 경계 셀(102)은 메모리 어레이의 경계(예컨대, 컬럼 C1)에 있는 미사용 셀이며, 각각 2개의 로우에 걸쳐 있다. 또한, SLEG 스트랩 셀(104), CGWL 스트랩 셀(106), 및 워드-라인 스트랩 셀(108) 각각은 2개의 로우에 걸쳐 있고, 로우를 따라 반복된다.
일부 실시형태에서, SLEG 스트랩 셀(104)은 컬럼(C2, C36, C69, C103, C136, C170, C203, C237, 및 C270)에 있다. 그러나, 다른 컬럼들도 가능하다. 일부 실시형태에서, SLEG 스트랩 셀(104)은 로우를 따라 균등하게 이격되어 있으며 그리고/또는 SLEG 빈도(Fsleg)로 로우를 따라 주기적으로 반복된다. SLEG 빈도(Fsleg)는 예컨대 32 메모리 셀(즉, 32 비트 라인)일 수도 또는 기타 적절한 수의 메모리 셀 및/또는 비트 라인일 수도 있다. 또한, SLEG 빈도(Fsleg)는 예컨대 2 메모리-셀 블록 또는 기타 적절한 수의 메모리-셀 블록일 수도 있다. 일부 실시형태에서, SLEG 빈도(Fsleg)는 32 메모리 셀(즉, 32 비트 라인) 이하라서 소스 라인은 매 32 메모리 셀 이하로 대응하는 소스-라인 스트랩 라인에 전기적으로 결합된다. 소스 라인을 매 32 메모리 셀 이하로 대응하는 소스-라인 스트랩 라인에 전기적으로 결합시킴으로써, 소스 라인을 따르는 전압 강하가 작다. 소스 라인이 대응하는 소스-라인 스트랩 라인에 전기적으로 결합되는 빈도가 32 메모리 셀을 초과하면, 소스-라인 스트랩 라인을 따르는 전압 강하가 클 수 있고, 판독 교란 및/또는 고장(failure)을 초래할 수도 있다.
일부 실시형태에서는, CGWL 스트랩 셀(106)이 컬럼(C19, C153, 및 C287)에 있다. 그러나, 다른 컬럼들도 가능하다. 일부 실시형태에서, CGWL 스트랩 셀(106)은 로우를 따라 균등하게 이격되어 있으며 그리고/또는 CGWL 빈도(Fcgwl)로 로우를 따라 주기적으로 반복된다. CGWL 빈도(Fcgwl)는 예컨대 128 메모리 셀(즉, 128 비트 라인)일 수도 또는 기타 적절한 수의 메모리 셀 및/또는 비트 라인일 수도 있다. 또한, CGWL 빈도(Fcgwl)는 예컨대 8 메모리-셀 블록 또는 기타 적절한 정수 개의 메모리-셀 블록일 수도 있고/있거나 예컨대 SLEG 빈도(Fsleg)의 4배 또는 SLEG 빈도(Fsleg)의 기타 적절한 정수배일 수도 있다.
일부 실시형태에서는, 워드-라인 스트랩 셀(108)이 컬럼(C86 및 C153)에 있다. 그러나, 다른 컬럼들도 가능하다. 일부 실시형태에서, 워드-라인 스트랩 셀(108)은 로우를 따라 균등하게 이격되어 있으며 그리고/또는 워드-라인 빈도(Fwl)로 로우를 따라 주기적으로 반복된다. 워드-라인 빈도(Fwl)는 예컨대 128 메모리 셀(즉, 128 비트 라인)일 수도 또는 기타 적절한 수의 메모리 셀 및/또는 비트 라인일 수도 있다. 또한, 워드-라인 빈도(Fwl)는 예컨대 8 메모리-셀 블록 또는 기타 적절한 정수 개의 메모리-셀 블록일 수도 있고/있거나 예컨대 SLEG 빈도(Fsleg)의 4배 또는 SLEG 빈도(Fsleg)의 기타 적절한 정수배일 수도 있다. 또한, 워드-라인 빈도(Fwl)는 예컨대 CGWL 빈도(Fcgwl)와 동일할 수도 있다.
일부 실시형태에서, CGWL 스트랩 셀(106)과 워드-라인 스트랩 셀(108)은 로우를 따라 교번하여 반복되어 워드 라인이 매 64 메모리 셀(즉, 64 비트 라인) 이하로 대응하는 워드-라인 스트랩 라인에 전기적으로 결합된다. 워드 라인을 매 64 메모리 셀 이하로 대응하는 소스-라인 스트랩 라인에 전기적으로 결합시킴으로써, 소스 라인을 따르는 전압 강하가 작다. 워드 라인이 대응하는 워드-라인 스트랩 라인에 전기적으로 결합되는 빈도가 64 메모리 셀을 초과하면, 워드 라인을 따르는 전압 강하가 클 수 있고, 판독 교란 및/또는 고장을 초래할 수도 있다.
일부 실시형태에서는, 박스(BX1) 내의 메모리 어레이의 일부가 경계 셀(102)에서 시작하여 각각의 로우를 따라 반복된다. 일부 실시형태에서는, 메모리 어레이의 로우가 복수의 메모리 페이지로 그룹화된다. 명확성을 위해, 메모리 페이지는 각각 Pz 및 Pz +1로 라벨링되는데, 아랫첨자는 대응하는 페이지 번호를 식별하고, z는 페이지 번호를 나타내는 정수의 변수이다. 일부 실시형태에서는, 도시하는 바와 같이, 각각의 메모리 페이지가 8 연속 로우로 규정되는 메모리 어레이의 일부이다. 다른 실시형태에서는, 각 메모리 페이지가 1, 2, 16, 또는 기타 적절한 수의 연속 로우로 규정된다. 일부 실시형태에서는, 박스(BX2) 내의 메모리 어레이의 일부가 각 메모리 페이지에서 반복되고/되거나 도 1의 개략도(100)가 박스(BX) 내에 사용된다. 후자에 있어서, 도 1의 컬럼(Co+1)은 예컨대 도 2의 컬럼(C86)과 동일할 수도 있고 그리고/또는 도 1의 로우(Rl)는 예컨대 도 2의 로우(Rm)와 동일할 수도 있다.
도 2에 도시하지는 않았지만, 인터커넥트 구조는 복수의 셀을 상호접속시키고, 복수의 워드-라인 스트랩 라인, 복수의 제어-게이트 스트랩 라인, 복수의 소거-게이트 스트랩 라인, 및 복수의 소스-라인 스트랩 라인을 포함한다. 각 로우는 그 로우를 따라 연장되는 개별 워드-라인 스트랩 라인을 가지며, 그 로우를 따라 연장되는 개별 제어-게이트 스트랩 라인을 갖는다. 각 메모리 페이지는, 메모리 페이지의 제1 로우에 의해 공유되며 제1 로우를 따라 연장되는 개별 소거-게이트 스트랩 라인을 갖는다. 마찬가지로, 각 메모리 페이지는, 메모리 페이지의 제2 로우에 의해 공유되며 제2 로우를 따라 연장되는 개별 소스-라인 스트랩 라인을 갖는다. 워드-라인 스트랩 라인, 제어-게이트 스트랩 라인, 소거-게이트 스트랩 라인, 및 소스-라인 스트랩 라인은 예컨대 도 1과 관련하여 설명 및/또는 도시한 대응물(counterpart)과 같을 수도 있다.
인터커넥트 구조는 복수의 소스-라인 션트 와이어 및 복수의 소거-게이트 션트 와이어를 더 포함한다. 각 메모리 페이지는 복수의 개별 소스-라인 션트 와이어를 가지며, 각 메모리 페이지는 복수의 개별 소거-게이트 션트 와이어를 갖는다. 각 메모리 페이지의 개별 소스-라인 션트 와이어는 SLEG 스트랩 셀(104)을 갖는 컬럼에 각각 있고, 각 메모리 페이지의 개별 소거-게이트 션트 와이어는 SLEG 스트랩 셀(104)을 갖는 컬럼에 각각 있다. 소스-라인 션트 와이어 및 소거-게이트 션트 와이어는 예컨대 도 1과 관련하여 설명 및/또는 도시한 대응물과 같을 수도 있다.
도 3을 참조하면, 도 1의 강화형 스트랩-셀 아키텍처를 구비한 메모리 어레이를 포함하고 그 메모리 어레이를 둘러싸는 주변 디바이스(302)를 더 포함하는 집적 칩의 일부 실시형태의 블록도(300)가 제공된다. 메모리 셀은 집적 칩의 메모리 영역(304)에 있고, 도 1의 경계 셀(102), 도 1의 복수의 SLEG 스트랩 셀(104), 도 1의 복수의 SLEG 스트랩 셀(106), 및 도 1의 복수의 워드-라인 스트랩 셀(108)을 포함한다. 또한, 메모리 어레이는 도 2의 메모리-셀 블록(202)을 포함한다. 경계 셀(102)의 일부에만 라벨링되고, 스트랩-셀 블록(202)의 일부에만 라벨링되며, 각각의 스트랩-셀 타입의 일부에만 라벨링되는 것을 알아야 한다. 일부 실시형태에서는, 도 1의 개략도(100)가 박스(BX3) 내에 사용된다.
주변 디바이스(302)는 메모리 영역(304)을 둘러싸는 집적 칩의 주변 영역(306)에 있다. 주변 디바이스(302) 중 일부에만 라벨링된 것을 알아야 한다. 주변 디바이스(302)는 예컨대 트랜지스터 및/또는 기타 적절한 반도체 디바이스일 수도 또는 이들을 포함할 수도 있다. 또한, 주변 디바이스(302)는 예컨대 판독/기록 회로 및/또는 메모리 어레이의 동작을 위한 기타 적절한 회로를 구현할 수도 있다. 주변 디바이스(302)와 메모리 어레이를 공통 집적 칩 상에 통합하는 것에 의해, 메모리 어레이는 매립형 메모리 어레이라고도 알려질 수 있다.
도 4a을 참조하면, 도 1의 경계 셀(102), 도 1의 SLEG 스트랩 셀(104), 및 도 1의 메모리 셀(110)을 포함하는 집적 칩의 일부 실시형태의 평면 레이아웃(400A)이 제공된다. 경계 셀(102), SLEG 스트랩 셀(104), 및 메모리 셀(110)은 소거-게이트측 디바이스 영역(402a) 및 복수의 워드-라인측 디바이스 영역(402b) 상에 있다. 워드-라인측 디바이스 영역(402b) 중 일부에만 라벨링된 것을 알아야 한다. 또한, 경계 셀(102), SLEG 스트랩 셀(104), 및 메모리 셀(110)은 한쌍의 워드 라인(404), 한쌍의 제어 게이트(406), 및 소거 게이트(408)에 의해 부분적으로 규정된다.
소거-게이트측 및 워드-라인측 디바이스 영역(402a, 402b)은 격리 구조(410)에 의해 둘러싸여 경계가 정해지는 (단면으로 보았을 때) 기판(402)의 상부 영역에 대응한다. 소거-게이트측 디바이스 영역(402a)은 경계 셀(102), SLEG 스트랩 셀(104) 및 메모리 셀(110)에 의해 공유된다. 워드-라인측 디바이스 영역(402b)은 경계 셀(102) 및 SLEG 스트랩 셀(104)마다 상이하다. 기판(402)은 예컨대, 벌크 단결정 실리콘 기판, 실리콘-온-절연체(SOI) 기판, 또는 기타 적절한 반도체 기판이거나 이들을 포함할 수 있다. 격리 구조(410)는 예컨대 실리콘 산화물 및/또는 기타 적절한 유전체 재료이거나 이들을 포함할 수 있고/있거나 예컨대 STI(shallow trench isolation) 구조 또는 기타 적절한 격리 구조이거나 이들을 포함할 수 있다.
워드 라인(404), 제어 게이트(406), 및 소거 게이트(408)는 개별 길이(L)를 따라 평행하게 연장되고, 길이(L)에 수직인 방향으로 또는 다른 방향으로 교차하여 서로 이격되어 있다. 길이(L) 중 하나에만 레이블링된 것을 알아야 한다. 제어 게이트(406)는 워드 라인(404) 사이에서 각각 워드 라인(404)에 접해 있고, 소거 게이트(408)는 제어 게이트(406) 사이에서 제어 게이트(406)에 접해 있다. 워드 라인(404) 및 제어 게이트(406)와 대조적으로, 소거 게이트(408)는 각각 경계 셀(102) 및 SLEG 스트랩 셀(104)에서 그 길이를 따라 불연속부(412)를 갖는다. 불연속부(412) 중 일부에만 라벨링된 것을 알아야 한다. 워드 라인(404), 제어 게이트(406), 및 소거 게이트(408)는 예컨대 도핑된 폴리실리콘 및/또는 기타 적절한 전도체 재료이거나 이들을 포함할 수 있다.
컨택 비아 레벨의 복수의 비아(122)(즉, 컨택 비아)가 SLEG 스트랩 셀(104) 및 메모리 셀(110) 상에 있다. 비아(122) 중 일부에만 라벨링된 것을 알아야 한다. SLEG 스트랩 셀(104)에 있는 컨택 비아는 소거 게이트(408)를 대응하는 소거-게이트 스트랩 라인(도시 생략)에 전기적으로 결합시키고, 또한 (단면에서 보았을 때에) 소거 게이트(408) 하부의 소스 라인(도시 생략)을 대응하는 소스-라인 스트랩 라인(도시 생략)에 전기적으로 결합시킨다. 메모리 셀(110)에 있는 컨택 비아는 메모리 셀(110)의 개별 소스/드레인 영역(도시 생략)을 대응하는 비트 라인(도시 생략)에 전기적으로 결합시킨다.
도 4b를 참조하면, 경계 셀(102) 및 SLEG 스트랩 셀(104)이 워드-라인측 디바이스 영역(402b)를 공유하는, 도 4a의 집적 칩의 일부 다른 실시형태의 평면 레이아웃(400B)이 제공된다.
도 5a를 참조하면, 경계 셀(102)에서의 도 4a 및/또는 도 4b의 집적 회로의 일부 실시형태의 단면도(500A)가 제공된다. 단면도(500A)는 예컨대 도 4a 및/또는 도 4b의 라인 A를 따라 잘려진 것일 수 있다. 워드 라인(404) 및 제어 게이트(406)는 기판(402) 및 격리 구조(410) 위에 있다. 또한, 워드 라인(404) 및 제어 게이트(406)는 각각 기판 내의 소스/드레인 영역(502) 및 소스 라인(504)에 접해 있다. 워드 라인(404)은 소스/드레인 영역(502) 사이에서 각각 소스/드레인 영역(502)에 접해 있고, 제어 게이트(406)는 소스 라인(504)의 양측 상에 각각 있다. 워드 라인(404) 중 하나에만, 제어 게이트(406) 중 하나에만, 소스/드레인 영역(502) 중 하나에만 라벨링된 것을 알아야 한다.
소스/드레인 영역(502) 및 소스 라인(504)은 기판(402)의 도핑된 영역이다. 소스/드레인 영역(502) 및 소스 라인(504)은 예컨대 도핑 타입(예컨대, p타입 또는 n타입)을 공유할 수도 그리고/또는 예컨대 기판(402)의 인접한 영역과 반대되는 도핑 타입을 가질 수도 있다. 집적 칩의 동작 중에, 전도성 채널(도시 생략)이 기판(402)의 상면을 따라, 워드 라인(404) 및 제어 게이트(406) 아래에 형성될 수 있다. 격리 구조(410)는 전도성 채널이 경계 셀(102)에서 소스/드레인 영역(502)으로부터 소스 라인(504)으로 연장되는 것을 막는다.
제어 게이트(406)는 개별 플로팅 게이트(506) 위에 있으며 개별 제어-게이트 하드 마스크(508)에 의해 덮여진다. 플로팅 게이트(506)는 개별 플로팅-게이트 유전체층(510)에 의해 기판(402)으로부터 이격되어 있으며, 개별 제어-게이트 유전체층(512)에 의해 제어 게이트(406)로부터 이격되어 있다. 플로팅 게이트(506) 중 하나에만, 제어-게이트 하드 마스크(508) 중 하나에만, 플로팅-게이트 유전체층(510) 중 하나에만, 그리고 제어-게이트 유전체층(512) 중 하나에만 라벨링된 것을 알아야 한다. 플로팅 게이트(506)는 예컨대 도핑된 폴리실리콘 및/또는 기타 적절한 전도체 재료이거나 이들을 포함할 수 있다. 플로팅-게이트 유전체층(510)은 예컨대 도핑된 실리콘 산화물 및/또는 기타 적절한 유전체이거나 이들을 포함할 수 있다. 제어-게이트 하드 마스크(508) 및/또는 제어-게이트 유전체층(512)은 예컨대 실리콘 산화물, 실리콘 질화물, 기타 적절한 유전체, 또는 이들의 임의의 조합이거나 이들을 포함할 수 있다.
제어 게이트(406)는 개별 제어-게이트 측벽 스페이서(514)에 의해 라이닝되고, 플로팅 게이트(506) 및 소스 라인(504)은 소거-게이트 유전체층(516)에 의해 라이닝된다. 또한, 워드 라인(404)은 개별 워드-라인 유전체층(518)에 의해 라이닝된다. 제어-게이트 측벽 스페이서(514) 중 하나에만 그리고 워드-라인 유전체층(518) 중 하나에만 라벨링된 것을 알아야 한다. 소거-게이트 유전체층(516)은 소거 게이트(도면에 보이지 않음)를 플로팅 게이트(506), 소스 라인(504), 및 제어 게이트 측벽 스페이서(514)로부터 분리시킨다. 워드 라인 유전체층(518)은 워드 라인(404)을 제어-게이트 측벽 스페이서(514) 및 기판(402)으로부터 분리시킨다. 제어-게이트 측벽 스페이서(514)는 예컨대 실리콘 산화물, 실리콘 질화물, 기타 적절한 유전체, 또는 이들의 임의의 조합이거나 이들을 포함할 수 있다. 소거-게이트 유전체층(518) 및/또는 워드-라인 유전체층(518)은 예컨대 실리콘 산화물 및/또는 기타 적절한 유전체이거나 이들을 포함할 수 있다.
실리사이드층(520)이 워드 라인(404) 및 소스/드레인 영역(502)을 각각 덮고, 인터커넥트 구조(522)가 실리사이드층(520) 및 경계 셀(102)을 덮는다. 실리사이드층(520) 중 일부에만 라벨링된 것을 알아야 한다. 실리사이드층(520)은 예컨대 니켈 실리사이드 및/또는 기타 적절한 실리사이드일 수도 또는 이들을 포함할 수도 있다. 인터커넥트 구조(522)는 인터커넥트 유전체층(524)을 포함하고, 인터커넥트 유전체층(524) 내에 적층된 복수의 비아(이들 중 어느 것도 도 5a에 보이지 않음) 및 복수의 와이어(120)를 더 포함한다. 인터커넥트 유전체층(524)은 ELK 유전체 재료 및/또는 기타 적절한 유전체 재료이거나 이들을 포함할 수 있다. ELK 유전체 재료는 약 2.5, 2.0, 또는 기타 적절한 값 미만의 유전 상수를 가질 수 있고 그리고/또는 예컨대 다공성 실리콘 산탄화물(SiOC) 및/또는 기타 적절한 ELK 유전체 재료이거나 이들을 포함할 수 있다.
와이어(120)는 제1 와이어 레벨(M1), 제2 와이어 레벨(M2), 제3 와이어 레벨(M3), 그리고 제4 와이어 레벨(M4)로 그룹화되는 반면, 비아는 컨택 비아 레벨(CO), 제1 비아 레벨(V1), 제2 비아 레벨(V2), 및 제3 비아 레벨(V3)로 그룹화된다. 제2 와이어 레벨(M2)에서, 워드-라인 스트랩 라인(118)은 워드 라인(404) 위에 각각 있게 된다. 워드-라인 스트랩 라인(118)은 도 5a의 단면도(500A)의 외부에서 워드 라인(404)에 전기적으로 결합된다. 제3 와이어 레벨(M3)에서, 제어-게이트 스트랩 라인(116)은 제어 게이트(406) 위에 각각 있게 된다. 제어-게이트 스트랩 라인(116)은 도 5a의 단면도(500A)의 외부에서 제어 게이트(406)에 전기적으로 결합된다. 제4 와이어 레벨(M4)에서, 소거-게이트 스트랩 라인(114)은 경계 셀(102) 위에 각각 있게 된다. 소거-게이트 스트랩 라인(114)은 도 5a의 단면도(500A)의 외부에서 소거 게이트(도시 생략)에 전기적으로 결합된다.
와이어(120)와 비아는 워드 라인(404), 제어 게이트(406), 소거 게이트, 및 소스 라인(504)보다 저항이 낮다. 따라서, 다양한 스트랩 라인을 워드 라인(404), 제어 게이트(406), 소스 라인(504), 및 소거 게이트에 주기적으로 전기적으로 결합시키면 그에 따르는 전압 강하가 감소한다. 와이어(120)와 비아는 예컨대 구리, 알루미늄 구리, 알루미늄, 텅스텐, 기타 적절한 전도체 재료, 또는 이들의 임의의 조합이거나 이들을 포함할 수 있다. 일부 실시형태에 있어서, 워드 라인(404), 제어 게이트(406), 및 소거 게이트는 도핑된 폴리실리콘을 포함하고, 소스 라인(504)은 도핑된 단결정 실리콘을 포함하는 반면, 와이어(120)와 비아는 금속을 포함한다. 그러나, 다른 실시형태에서는 다른 재료도 가능하다.
도 5b를 참조하면, SLEG 스트랩 셀(104)에서의 도 4a 및/또는 도 4b의 집적 회로의 일부 실시형태의 단면도(500B)가 제공된다. 단면도(500B)는 예컨대 도 4a 및/또는 도 4b의 라인 B를 따라 잘려진 것일 수 있다. SLEG 스트랩 셀(104)은, 소스 라인(504)이 제1 와이어 레벨(M1)에서 소스-라인 션트 와이어(126)에 전기적으로 결합되는 것을 제외하면, 도 5a에서 설명 및/또는 도시한 경계 셀(102)과 같다.
도 5c를 참조하면, 메모리 셀(110)에서의 도 4a 및/또는 도 4b의 집적 회로의 일부 실시형태의 단면도(500C)가 제공된다. 단면도(500C)는 예컨대 도 4a 및/또는 도 4b의 라인 C를 따라 잘려진 것일 수 있다. 메모리 셀(110)는 몇가지 예외 사항이 있지만 도 5a에서 도시 및/또는 설명한 경계 셀(102)과 같다. 소거 게이트(408)가 소스 라인(504)을 덮고, 실리사이드층(520)이 소거 게이트(408)를 덮는다. 또한, 격리 구조(410)(도 5a 참조)가 제거되고, 소스/드레인 영역(502)이 제1 와이어 레벨(M1)에서 비트 라인(124)에 전기적으로 결합된다. 실리사이드층(520) 중 일부에만 그리고 소스/드레인 영역(502) 중 하나에만 라벨링된 것을 알아야 한다.
메모리 셀(110) 하부에서 격리 구조(410)를 제거함으로써, 메모리 셀(110) 하부에서 기판(402)의 상면을 따라 전도성 채널(도시 생략)이 형성될 수 있다. 이러한 전도성 채널은 소스/드레인 영역(502)으로부터 소스 라인(504)으로 연장되어 메모리 셀(110)에 대한 판독 및/또는 기록을 용이하게 할 수 있다.
도 6a을 참조하면, 도 1의 CGWL 스트랩 셀(106) 및 도 1의 메모리 셀(110)을 포함하는 집적 칩의 일부 실시형태의 평면 레이아웃(600A)이 제공된다. CGWL 스트랩 셀(106)과 메모리 셀(110)은 기판(402)의 소거-게이트측 디바이스 영역(402a), 기판(402)의 복수의 워드-라인측 디바이스 영역(402b), 및 격리 구조(402) 상에 있다. 워드-라인측 디바이스 영역(402b) 중 일부에만 라벨링된 것을 알아야 한다. 기판(402), 소거-게이트측 및 워드-라인측 디바이스 영역(402a, 402b), 그리고 격리 구조(410)는 예컨대 도 4a와 관련하여 설명한 바와 같을 수 있다.
한쌍의 워드 라인(404), 한쌍의 제어 게이트(406), 및 소거 게이트(408)가 CGWL 스트랩 셀(106)과 메모리 셀(110)을 부분적으로 규정한다. 워드 라인(404), 제어 게이트(406), 및 소거 게이트(408)는, 예컨대 소거 게이트(408)가 CGWL 스트랩 셀(106) 및 메모리 셀(110)에서 연속된다는 점을 제외하면, 도 4a와 관련하여 설명한 바와 같을 수 있다. 또한, 제어 게이트(406)는 CGWL 스트랩 셀(106)에서 개별 패드 영역(602)을 갖는다. 패드 영역(602)은 대각선으로 대향해 있으며, 각각은 각각의 제어 게이트(406)의 단일 측면으로부터 인접하는 워드 라인(404)을 통해 돌출된다. 이에 워드 라인(404)의 개별 길이를 따라 불연속부가 도입된다.
컨택 비아 레벨의 복수의 비아(122)(즉, 컨택 비아)가 CGWL 스트랩 셀(106) 및 메모리 셀(110) 상에 있다. 비아(122) 중 일부에만 라벨링된 것을 알아야 한다. CGWL 스트랩 셀(106)에 있는 컨택 비아는 패드 영역(602)을 대응하는 제어-게이트 스트랩 라인(도시 생략)에 전기적으로 결합시키고, 또한 워드 라인(404)을 대응하는 워드-라인 스트랩 라인(도시 생략)에 전기적으로 결합시킨다. 메모리 셀(110)에 있는 컨택 비아는 메모리 셀(110)의 개별 소스/드레인 영역(도시 생략)을 대응하는 비트 라인(도시 생략)에 전기적으로 결합시킨다.
도 6b를 참조하면, 제어 게이트(406)의 패드 영역(602) 각각이 각각의 제어 게이트(406)의 양 측면으로부터 돌출하는, 도 6a의 집적 칩의 일부 다른 실시형태의 평면 레이아웃(600B)이 제공된다. 또한, 소거 게이트(408)가 패드 영역(602) 주위를 따르고, 워드 라인(404)은 패드 영역(602)에서 연속된다.
도 7a를 참조하면, CGWL 스트랩 셀(106)에서의 도 6a의 집적 회로의 일부 실시형태의 단면도(700A)가 제공된다. 단면도(700A)는 예컨대 도 7a의 라인 D를 따라 잘려진 것일 수 있다. SLEG 스트랩 셀(104)은, 소스 라인(504)이 소거 게이트(408)에 의해 덮이고, 최좌측 제어 게이트(406)가 패드 영역(602)을 갖는 것을 제외하면, 도 5a에서 설명 및/또는 도시한 경계 셀(102)과 같다. 또한, 패드 영역(602) 및 인접한 소스/드레인 영역(502) 사이에는 워드 라인이 없다. 제어 게이트(406) 중 하나에만 그리고 소스/드레인 영역(502) 중 하나에만 라벨링된 것을 알아야 한다. 패드 영역(602)은 인터커넥트 구조(522)를 통해 상부의 제어-게이트 스트랩 라인(116)에 전기적으로 결합된다.
도 7b를 참조하면, CGWL 스트랩 셀(106)에서의 도 6b의 집적 회로의 일부 실시형태의 단면도(700B)가 제공된다. 단면도(700B)는 예컨대 도 7b의 라인 D를 따라 잘려진 것일 수 있으며, 패드 영역(602) 및 인접한 소스/드레인 영역(502) 사이에 워드 라인(404)이 있는, 도 7a의 변형이다.
도 8a을 참조하면, 도 1의 워드-라인 스트랩 셀(108) 및 도 1의 메모리 셀(100)을 포함하는 집적 칩의 일부 실시형태의 평면 레이아웃(800A)이 제공된다. 워드-라인 스트랩 셀(108)과 메모리 셀(110)은 기판(402)의 소거-게이트측 디바이스 영역(402a), 기판(402)의 복수의 워드-라인측 디바이스 영역(402b), 및 격리 구조(402) 상에 있다. 기판(402), 소거-게이트측 및 워드-라인측 디바이스 영역(402a, 402b), 그리고 격리 구조(410)는 예컨대 도 4a와 관련하여 설명한 바와 같을 수 있다.
한쌍의 워드 라인(404), 한쌍의 제어 게이트(406), 및 소거 게이트(408)가 워드-라인 스트랩 셀(108)과 메모리 셀(110)을 부분적으로 규정한다. 워드 라인(404), 제어 게이트(406), 및 소거 게이트(408)는, 예컨대 소거 게이트(408)가 워드-라인 스트랩 셀(106)에서 연속된다는 점을 제외하면, 도 4a와 관련하여 설명한 바와 같을 수 있다.
컨택 비아 레벨의 복수의 비아(122)(즉, 컨택 비아)가 워드-라인 스트랩 셀(108) 및 메모리 셀(110) 상에 있다. 비아(122) 중 일부에만 라벨링된 것을 알아야 한다. 워드-라인 스트랩 셀(108)에 있는 컨택 비아는 워드 라인(404)을 대응하는 워드-라인 스트랩 라인(도시 생략)에 전기적으로 결합시킨다. 메모리 셀(110)에 있는 컨택 비아는 메모리 셀(110)의 개별 소스/드레인 영역(도시 생략)을 대응하는 비트 라인(도시 생략)에 전기적으로 결합시킨다.
도 8b를 참조하면, 워드-라인측 디바이스 영역(402b)이 생략되거나 달리 소거-게이트측 디바이스 영역(402a)와 통합되는, 도 8a의 집적 칩의 일부 다른 실시형태의 평면 레이아웃(800B)이 제공된다.
도 9a를 참조하면, 워드-라인 스트랩 셀(108)에서의 도 8a의 집적 회로의 일부 실시형태의 단면도(900A)가 제공된다. 단면도(900A)는 예컨대 도 8a의 라인 E를 따라 잘려진 것일 수 있다. 워드-라인 스트랩 셀(108)은, 소스 라인(504)이 소거 게이트(408)에 의해 덮이고, 격리 구조(410)가 워드 라인(404) 하부에 국한되는 것을 제외하면, 도 5a에서 설명 및/또는 도시한 경계 셀(102)과 같다. 또한, 워드 라인(404)은 인터커넥트 구조(522) 내의 대응하는 워드-라인 스트랩 라인(118)에 전기적으로 결합된다.
도 9b를 참조하면, 워드-라인 스트랩 셀(108)에서의 도 8b의 집적 회로의 일부 실시형태의 단면도(900B)가 제공된다. 단면도(900B)는 예컨대 도 8b의 라인 E를 따라 잘려진 것일 수 있으며, 워드-라인 스트랩 셀(108) 하부에서 격리 구조(410)가 생략된, 도 9a의 변형이다.
도 10a 내지 도 10f를 참조하면, 메모리 어레이가 추가 컬럼을 포함하는, 집적 칩의 각각 상이한 레벨에 있어서의 도 1의 집적 칩의 일부 실시형태의 평면 레이아웃(1000A-1000F)이 도시된다. 추가 컬럼은 컬럼(Cn+2)과 컬럼(Co) 사이에 있고, 컬럼(Cp 내지 Cp + 2)과 컬럼(Cq 내지 Cq+2)을 포함하며, 여기서 n, o, p, 및 q는 컬럼 번호를 나타내는 정수의 변수이다.
경계 셀(102)은 컬럼(C1)을 따라 반복되고, 메모리 셀(110)은 컬럼(C3, Cn, Cn +2, Cp, Cp+2, Cq, Cq +2, 및 Co)을 따라 반복된다. 그러나, 다른 컬럼도 가능하다. 또한, 하나의 경계 셀에만 그리고 하나의 메모리 셀에만 라벨링된 것을 알아야 한다. 예컨대, 경계 셀(102)은 각각 도 4a 및/또는 도 4b에 도시한 바와 같은 평면 레이아웃을 가질 수 있고/있거나, 예컨대 각각 도 5a에 도시한 단면도를 가질 수도 있다. 예를 들어, 도 5a는 도 10a 내지 도 10f의 라인 A를 따라 잘려진 것일 수 있다. 메모리 셀(100)은 각각 도 4a, 도 4b, 도 6a, 도 6b, 도 8a, 및 도 8b의 조합 중 임의의 하나에 도시된 평면 레이아웃을 가질 수 있고/있거나, 예컨대 각각 도 5c에 도시한 단면도를 가질 수도 있다. 예를 들어, 도 5c는 도 10a 내지 도 10f의 라인 C를 따라 잘려진 것일 수 있다.
SLEG 스트랩 셀(104)은 컬럼(C2, Cp+1, 및 Cq+1)을 따라 반복되고, CGWL 스트랩 셀(106)은 컬럼(Cn+1)을 따라 반복되며, 워드-라인 스트랩 셀(108)은 컬럼(Co+1)을 따라 반복된다. 그러나, 다른 컬럼들도 가능하다. 또한, 가독성을 위해 셀의 각 타입의 하나에만 라벨링된 것을 알아야 한다. SLEG 스트랩 셀(104)은 각각 도 4a 및/또는 도 4b에 도시한 바와 같은 평면 레이아웃을 가질 수 있고/있거나, 예컨대 각각 도 5b에 도시한 단면도를 가질 수도 있다. 예를 들어, 도 5b는 도 10a 내지 도 10f의 라인 B를 따라 잘려진 것일 수 있다. CGWL 스트랩 셀(106)은 각각 도 6a 및/또는 도 6b에 도시한 바와 같은 평면 레이아웃을 가질 수 있고/있거나, 예컨대 각각 도 7a 및/또는 도 7b에 도시한 단면도를 가질 수도 있다. 예를 들어, 도 7a 및 도 7b는 도 10a 내지 도 10f의 라인 D를 따라 잘려진 것일 수 있다. 워드-라인 스트랩 셀(108)은 각각 도 8a 및/또는 도 8b에 도시한 바와 같은 평면 레이아웃을 가질 수 있고/있거나, 예컨대 각각 도 9a 및/또는 도 9b에 도시한 단면도를 가질 수도 있다. 예를 들어, 도 9a 및 도 9b는 도 10a 내지 도 10f의 라인 E를 따라 잘려진 것일 수 있다.
도 10a의 평면 레이아웃(1000A)을 구체적으로 참조하면, 소거-게이트측 디바이스 영역(402a) 및 복수의 워드-라인측 디바이스 영역(402b)은 격리 구조(410)에 의해 둘러싸여 경계가 정해진다. 또한, 복수의 소스 라인(504)과 복수의 컨택 비아(122co)(즉, 컨택 비아 레벨의 비아)가 소거-게이트측 디바이스 영역(402a)과 워드-라인측 디바이스 영역(402b) 상에 있다. 워드-라인측 디바이스 영역(402b) 중 일부에만, 소스 라인(504) 중 일부에만, 그리고 컨택 비아(122co) 중 일부에만 라벨링된 것을 알아야 한다. 소스 라인(504)은 소거-게이트측 디바이스 영역(402a) 내에 있고 대응하는 로우를 따라 연장된다. 컨택 비아(122co)는 소거-게이트측 디바이스 영역(402a)의 선택부(즉, 소스 라인(504))와, 소거-게이트측 디바이스 영역(402a) 상의 게이트 구조(도시 생략)를, 대응하는 스트랩 및 단면에서 볼 때에 소거-게이트측 디바이스 영역(402a) 위에 있는 비트 라인에 전기적으로 결합시킨다.
도 10b의 평면 레이아웃(1000B)을 구체적으로 참조하면, 도 10a의 격리 구조(410)와 소스 라인(504)이 생략되어 있다. 또한, 복수의 워드 라인(404), 복수의 제어 게이트(406), 및 복수의 소거 게이트(408)가 소거-게이트측 디바이스 영역(402a)과 워드-라인측 디바이스 영역(402b) 상에 있다. 워드 라인(404) 중 일부에만, 제어 게이트(406) 중 일부에만, 소거 게이트(408) 중 일부에만, 그리고 워드-라인측 디바이스 영역(402b) 중 일부에만 라벨링된 것을 알아야 한다.
워드 라인(404), 제어 게이트(406), 및 소거 게이트(408)는 대응하는 로우를 따라 평행하게 연장되며, 다양한 셀(예컨대, CGWL 스트랩 셀(106))을 부분적으로 규정한다. 경계 셀(102) 및 SLEG 스트랩 셀(104)에서, 소거 게이트(408)는, 각각의 길이를 따라 불연속부를 갖는다. CGWL 스트랩 셀(106)에서, 제어 게이트(406)는, 워드 라인(404)를 통해 돌출하며 워드 라인(404)에 불연속부를 도입하는 패드 영역(602)을 갖는다. 패드 영역(602) 중 하나에만 라벨링된 것을 알아야 한다. 워드 라인(404), 제어 게이트(406), 및 소거 게이트(408)는 컨택 비아(122co)에 의해 대응하는 스트랩 라인에 전기적으로 결합된다. 또한, 소거-게이트측 디바이스 영역(402a)의 선택 영역은 컨택 비아(122co)에 의해 대응하는 스트랩 및 비트 라인에 전기적으로 결합된다. 컨택 비아(122) 중 일부에만 라벨링된 것을 알아야 한다.
도 10c의 평면 레이아웃(1000C)을 구체적으로 참조하면, 도 10b의 워드 라인(404), 도 10b의 제어 게이트(406), 및 도 10b의 소거 게이트(48)가 생략되어 있다. 또한, 복수의 제1-레벨 와이어(120m1)와 복수의 제1-레벨 비아(122v1)가 소거-게이트측 디바이스 영역(402a)과 워드-라인측 디바이스 영역(402b) 상에 있다. 제1-레벨 와이어(120m1) 중 일부에만, 제1-레벨 비아(122v1) 중 일부에만, 그리고 워드-라인측 디바이스 영역(402b) 중 일부에만 라벨링된 것을 알아야 한다.
제1-레벨 와이어(120m1)는 컨택 비아(122co)를 통해 (단면에서 보았을 때) 하부 구조에 전기적으로 결합되고 제1-레벨 비아(122v1)를 통해 (단면에서 보았을 때) 상부 와이어에 전기적으로 결합된다. 제1-레벨 와이어(120m1)는 복수의 소스-라인 션트 와이어(126) 및 복수의 소거-게이트 션트 와이어(128)를 포함한다. 소스-라인 션트 와이어(126) 중 하나에만 그리고 소거-게이트 션트 와이어(128) 중 하나에만 라벨링된 것을 알아야 한다. 소스-라인 및 소거-게이트 션트 와이어(126, 128)는 SLEG 스트랩 셀(104)이 위치하는 컬럼(예컨대, 컬럼 C2)을 따라 연장되며, 각 메모리 페이지에서 컬럼을 따라 반복된다(그 중 하나만 도시됨). 각 메모리 페이지에서 컬럼을 따라 반복됨으로써, 소스-라인 및 소거-게이트 션트 와이어(126, 128)는 각 메모리 페이지마다, 도 10a의 소스 라인(504) 및 도 10b의 소거 게이트(408)와의, 대응하는 소스-라인 스트랩 라인 및 대응하는 소거-게이트 스트랩 라인의 전기적 결합을 용이하게 한다.
도 10d의 평면 레이아웃(1000D)을 구체적으로 참조하면, 도 10c의 제1-레벨 와이어(120m1)와 도 10c의 컨택 비아(122co)가 생략되어 있다. 또한, 복수의 제2-레벨 와이어(120m2)와 복수의 제2-레벨 비아(122v2)가 소거-게이트측 디바이스 영역(402a)과 워드-라인측 디바이스 영역(402b) 상에 있다. 제2-레벨 와이어(120m2) 중 일부에만, 제2-레벨 비아(122v2) 중 일부에만, 그리고 워드-라인측 디바이스 영역(402b) 중 일부에만 라벨링된 것을 알아야 한다.
제2-레벨 와이어(120m2)는 제1-레벨 비아(122v1)를 통해 (단면에서 보았을 때) 하부 와이어에 전기적으로 결합되고 제2-레벨 비아(122v2)를 통해 (단면에서 보았을 때) 상부 와이어에 전기적으로 결합된다. 제2-레벨 와이어(120m2)는 복수의 워드-라인 스트랩 라인(118)을 포함한다. 워드-라인 스트랩 라인(118) 중 일부에만 라벨링된 것을 알아야 한다. 워드-라인 스트랩 라인(118)은 대응하는 로우를 따라 연장되고 각각 도 10b의 워드 라인(404)에 전기적으로 결합된다.
도 10e의 평면 레이아웃(1000E)을 구체적으로 참조하면, 도 10d의 제2-레벨 와이어(120m2)와 도 10d의 제1-레벨 비아(122v1)가 생략되어 있다. 또한, 복수의 제3-레벨 와이어(120m3)와 복수의 제3-레벨 비아(122v3)가 소거-게이트측 디바이스 영역(402a)과 워드-라인측 디바이스 영역(402b) 상에 있다. 제3-레벨 와이어(120m3) 중 일부에만, 제3-레벨 비아(122v3) 중 일부에만, 그리고 워드-라인측 디바이스 영역(402b) 중 일부에만 라벨링된 것을 알아야 한다.
제3-레벨 와이어(120m3)는 제2-레벨 비아(122v2)를 통해 (단면에서 보았을 때) 하부 와이어에 전기적으로 결합되고 제3-레벨 비아(122v3)를 통해 (단면에서 보았을 때) 상부 와이어에 전기적으로 결합된다. 제3-레벨 와이어(120m3)는 복수의 제어-게이트 스트랩 라인(116)을 포함한다. 제어-게이트 스트랩 라인(116) 중 일부에만 라벨링된 것을 알아야 한다. 제어-게이트 스트랩 라인(116)은 대응하는 로우를 따라 연장되고 각각 도 10b의 제어 게이트(406)에 전기적으로 결합된다.
도 10f의 평면 레이아웃(1000F)을 구체적으로 참조하면, 도 10e의 제3-레벨 와이어(120m3)와 도 10e의 제2-레벨 비아(122v2)가 생략되어 있다. 또한, 복수의 제4-레벨 와이어(120m4)가 소거-게이트측 디바이스 영역(402a)과 워드-라인측 디바이스 영역(402b) 상에 있다. 제4-레벨 와이어(120m4) 중 일부에만 라벨링된 것을 알아야 한다. 또한 워드-라인측 디바이스 영역(402b)은 제4-레벨 와이어(120m4)에 의해 덮여 있기 때문에, 도 10f에서 라벨링되지 않는다.
제4-레벨 와이어(120m4)는 제3-레벨 비아(122v3)를 통해 (단면에서 보았을 때) 하부 와이어에 전기적으로 결합된다. 제4-레벨 와이어(120m4)는 복수의 소스-라인 스트랩 라인(112) 및 복수의 소거-게이트 스트랩 라인(114)을 포함한다. 소스-라인 스트랩 라인(112)은 메모리 페이지에 개별적이며 개별 메모리 페이지 내의 대응하는 소스-라인 션트 와이어(126)(도 10c 참조)에 전기적으로 결합된다. 마찬가지로, 소거-게이트 스트랩 라인(114)은 메모리 페이지에 개별적이며 개별 메모리 페이지 내의 대응하는 소거-게이트 션트 와이어(128)(도 10c 참조)에 전기적으로 결합된다.
도 11a-도 11d 내지 도 20a-도 20d를 참조하면, 강화형 스트랩-셀 아키텍처를 구비한 메모리 어레이를 포함하는 집적 칩을 형성하는 방법의 일부 실시형태의, 일련의 단면도(1100A-1100D 그리고 2000A-2000D)가 제공된다. 이 방법은, 예컨대 도 1 내지 도 3, 도 4a, 도 4b, 도 5a 내지 도 5c, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 및 도 10a 내지 도 10f 중 어느 하나 또는 조합으로부터 집적 칩을 형성하는데 사용될 수 있다.
도 11a-도 11d 내지 도 20a-도 20d 중에서, "a"가 붙은 도면은 도 1 내지 도 3, 도 4a, 도 4b, 도 5a, 및 도 10a 내지 도 10f 중 어느 하나 또는 조합에 있어서의 경계 셀(102)에 대응하고/하거나, 예컨대 도 4a, 도 4b, 및 도 10a 내지 도 10f 중 어느 하나 또는 조합의 라인 A를 따라 잘려진 것일 수 있다. "b"가 붙은 도면은 도 1 내지 도 3, 도 4a, 도 4b, 도 5b, 및 도 10a 내지 도 10f 중 어느 하나 또는 조합에 있어서의 SLEG 스트랩 셀(104)에 대응하고/하거나, 예컨대 도 4a, 도 4b, 및 도 10a 내지 도 10f 중 어느 하나 또는 조합의 라인 B를 따라 잘려진 것일 수 있다. "c"가 붙은 도면은 도 1 내지 도 3, 도 6a, 도 6b, 도 7a, 도 7b, 및 도 10a 내지 도 10f 중 어느 하나 또는 조합에 있어서의 CGWL 스트랩 셀(106)에 대응하고/하거나, 예컨대 도 6a, 도 6b, 및 도 10a 내지 도 10f 중 어느 하나 또는 조합의 라인 D를 따라 잘려진 것일 수 있다. "d"가 붙은 도면은 도 1 내지 도 3, 도 8a, 도 8b, 도 9a, 도 9b, 및 도 10a 내지 도 10f 중 어느 하나 또는 조합에 있어서의 워드-라인 스트랩 셀(108)에 대응하고/하거나, 예컨대 도 8a, 도 8b, 및 도 10a 내지 도 10f 중 어느 하나 또는 조합의 라인 E를 따라 잘려진 것일 수 있다.
도 11a 내지 도 11d의 단면도(1100A-1100D)에 나타내는 바와 같이, 격리 구조(410)가 기판(402) 내에 형성되어, 소거-게이트측 디바이스 영역(402a) 및 한쌍의 워드-라인측 디바이스 영역(402b)의 경계를 정한다. 소거-게이트측 디바이스 영역(402a), 워드-라인측 디바이스 영역(402b), 및 격리 구조(410)는 도 4a, 도 4b, 도 6a, 도 6b, 도 8a, 도 8b, 및 도 10a 내지 도 10f 중 임의의 하나 또는 조합에서 도시하는 평면 레이아웃을 갖는다. 일부 실시형태에서, 격리 구조(410)를 형성하는 공정은, 1) 기판(402) 상에 패드 산화물층을 퇴적하는 단계, 2) 패드 산화물층 상에 패드 질화물층을 퇴적하는 단계, 3) 격리 구조(410)의 레이아웃으로 패드 산화물 및 질화물층을 패터닝하는 단계, 4) 패드 산화물 및 질화물층이 제자리에 있는 기판(402)에 에칭을 수행하여 격리 개구부를 형성하는 단계, 5) 격리 개구부를 유전체 재료로 충전하는 단계, 및 6) 패드 산화물 및 질화물층을 제거하는 단계를 포함한다. 그러나, 다른 공정도 가능하다.
도 12a 내지 도 12d의 단면도(1200A-1200D)에 나타내는 바와 같이, 제1 유전체층(1202) 및 제2 전도체층(1204)(플로팅 게이트층이라고도 함)이 격리 구조(410)의 세그먼트 사이에서, 기판(402) 상에 적층되어 형성된다. 제1 유전체층(1202) 및 제2 전도체층(1204)을 형성하는 공정은, 예컨대 1) 기판(402) 상에 제1 유전체층(1202)을 퇴적하는 단계, 2) 제1 유전체층(1204) 및 격리 구조(410) 상에 제1 전도체층(1204)을 퇴적하는 단계, 및 3) 격리 구조(410)에 도달할 때까지 제1 전도체층(1204)에 평탄화를 수행하는 단계를 포함한다. 그러나, 다른 공정도 가능하다. 제1 유전체층(1202)의 퇴적은 예컨대 열산화 및/또는 기타 적절한 퇴적 공정에 의해 수행될 수 있다. 제1 유전체층(1204)의 퇴적은 예컨대 기상 증착 및/또는 기타 적절한 퇴적 공정에 의해 수행될 수 있다.
도 12a 내지 도 12d의 단면도(1200A-1200D)에 나타내는 바와 같이, 제2 유전체층(1206), 제2 전도체층(1208)(제어 게이트층이라고도 함), 및 하드 마스크층(1210)이 제1 전도체층(1204) 및 격리 구조(410) 위에 적층되어 형성된다. 제2 유전체층(1206)과 하드 마스크층(1210)은 예컨대 실리콘 산화물, 실리콘 질화물, 기타 적절한 유전체, 또는 이들의 임의의 조합이거나 이들을 포함할 수 있다. 일부 실시형태에 있어서, 제2 유전체층(1206)은 산화물-질화물-산화물(ONO)막이거나 이것을 포함하고 그리고/또는 하드 마스크층(1210)은 ONO막이거나 이것을 포함한다. 제2 전도체층(1208)은 예컨대 도핑된 폴리실리콘 및/또는 기타 적절한 전도체 재료이거나 이들을 포함할 수 있다.
도 13a 내지 도 13d의 단면도(1300A-1300D)에 나타내는 바와 같이, 제2 유전체층(1206)(도 12a 내지 도 12d 참조), 제2 전도체층(1208)(도 12a 내지 도 12d 참조), 및 하드 마스크층(1210)(도 12a 내지 도 12d 참조)으로부터 복수의 제어-게이트 스택(1302)이 형성된다. 제어-게이트 스택(1302)은 제어-게이트 유전체층(512), 개별 제어 게이트(406), 및 개별 제어-게이트 하드 마스크(508)를 포함한다. 제어 게이트(406)는 각각 제어-게이트 유전체층(512) 위에 있고, 제어-게이트 하드 마스크(508)는 각각 제어 게이트(406) 위에 있다. 제어-게이트 스택(1302)은 예컨대 도 4a, 도 4b, 도 6a, 도 6b, 도 8a, 도 8b, 및 도 10b 중 임의의 하나 또는 조합에서의 복수의 제어 게이트(406)와 동일한 평면 레이아웃을 가질 수 있다. 그러나, 다른 평면 레이아웃도 가능하다.
일부 실시형태에서, 제어-게이트 스택(1302)을 형성하는 공정은, 1) 하드 마스크층(1210)을 제어-게이트 패턴으로 패터닝하는 단계와, 2) 하드 마스크층(1210)이 제자리에 있는, 제1 유전체층(1206)과 제2 전도체층(1208)에 에칭을 수행하여 제어-게이트 패턴을 전사하는 단계를 포함한다. 그러나, 제어-게이트 스택(1302)을 형성하는 다른 공정도 가능하다. 패터닝은 예컨대 포토리소그래피/에칭 공정 또는 기타 적절한 패터닝 공정에 의해 수행될 수 있다.
또한 도 13a 내지 도 13d의 단면도(1300A-1300D)에 나타내는 바와 같이, 제어-게이트 측벽 스페이서(514)가 제어-게이트 스택(1302)의 측벽 상에 형성된다. 제어-게이트 측벽 스페이서(514)는 예컨대 실리콘 산화물, 실리콘 질화물, 기타 적절한 유전체, 또는 이들의 임의의 조합이거나 이들을 포함할 수 있다. 일부 실시형태에서, 제어-게이트 측벽 스페이서(514)는 ONO막이거나 이것을 포함한다. 일부 실시형태에서, 제어-게이트 측벽 스페이서(514)를 형성하는 공정은, 1) 제어-게이트 스택(1302)을 덮어서 라이닝하는 측벽 스페이서층을 퇴적하는 단계와, 2) 측벽 스페이서층에 에칭백을 수행하는 단계를 포함한다. 그러나, 다른 공정도 가능하다.
도 14a 내지 도 14d의 단면도(1400A-1400D)에 나타내는 바와 같이, 제1 전도체층(1204)(도 13a 내지 도 13d 참조) 및 제1 유전체층(1202)(도 13a 내지 도 13d 참조)으로부터 플로팅 게이트(506)와 플로팅-게이트 유전체층(510)이 각각 형성된다. 플로팅 게이트(506)은 각각 제어 게이트(406) 하부에 있고, 플로팅-게이트 유전체층(510)은 각각 플로팅 게이트(506) 하부에 있다. 일부 실시형태에서, 플로팅 게이트(506)와 플로팅-게이트 유전체층(510)을 형성하는 공정은 제어-게이트 측벽 스페이서(514)와 제어-게이트 하드 마스크(508)를 마스크로서 사용하여 제1 전도체층(1204)와 제1 유전체층(1202)에 에칭을 수행하는 단계를 포함한다. 그러나, 다른 공정도 가능하다.
도 14a 내지 도 14d의 단면도(1400A-1400D)에 나타내는 바와 같이, 제3 유전체층(1402)(게이트 유전체층이라고도 함)이 제어-게이트 측벽 스페이서(514)의 측벽 및 플로팅 게이트(506)의 측벽 상에 형성된다. 또한, 제3 유전체층(1402)이 형성되어 제어-게이트 스택(1302)의 측면에 대해 격리 구조(410) 및 기판(402)을 라이닝한다. 제3 유전체층(1402)은, 제어-게이트 스택(1302) 사이에 있고 소거 게이트(아직 형성되지 않음)에 접하게 되는 소거-게이트 유전체층(516)을 규정한다. 제3 유전체층(1402)은 예컨대 도핑된 실리콘 산화물 및/또는 기타 적절한 유전체이거나 이들을 포함할 수 있다.
제3 유전체층(1402)을 형성하는 공정은 예컨대, 1) 제어-게이트 스택(1302)을 덮어서 라이닝하는 제3 유전체층(1402)의 제1 유전체 부분을 퇴적하는 단계, 2) 제1 유전체 부분을 에칭백하는 단계, 및 3) 기판(402) 상에 제3 유전체층(1402)의 제2 유전체 부분을 퇴적하는 단계를 포함할 수 있다. 그러나, 다른 공정도 가능하다. 제1 유전체 부분은 예컨대 기상 증착 및/또는 기타 적절한 퇴적 공정에 의해 형성될 수도 있고/있거나 제2 유전체 부분은 예컨대 열산화 및/또는 기타 적절한 퇴적 공정에 의해 형성될 수도 있다.
또한 도 14a 내지 도 14d의 단면도(1400A-1400D)에 나타내는 바와 같이, 소스 라인(504)이 제어-게이트 스택(1302) 사이에서 기판(402) 내에 형성된다. 소스 라인(504)은 기판(402)의 인접한 부분과는 반대되는 도핑 타입을 갖는, 기판(402)의 도핑된 부분이다. 소스 라인(504)은 예컨대 도 10a의 소스 라인(504) 중 허느 하나의 평면 레이아웃 또는 기타 적절한 평면 레이아웃을 가질 수 있다. 소스 라인(504)의 형성은 예컨대 제3 유전체층(1402)의 형성 이전, 동안, 또는 이후에, 행해질 수도 있고/있거나 이온 주입 및/또는 기타 적절한 도핑 공정에 의해 수행될 수도 있다.
도 15a 내지 도 15d의 단면도(1500A-1500D)에 나타내는 바와 같이, 제3 유전체층(1506)(게이트층이라고도 함)과 반사방지층(1504)이 기판(402) 및 제어-게이트 스택(1302) 위에 적층되어 이들을 덮도록 형성된다. 제3 전도체층(1502)은 높이의 변화로 인해 제어-게이트 스택(1302)의 측면에서 오목해지고, 예컨대, 도핑된 폴리실리콘 및/또는 기타 적절한 전도체 재료이거나 이들을 포함할 수 있다. 제3 전도체층(1502)은 예컨대 도핑된 폴리실리콘 및/또는 기타 적절한 전도체 재료이거나 이들을 포함할 수 있다. 반사방지층(1504)은 예컨대 하부 반사방지 코팅(BARC) 재료 및/또는 기타 적절한 반사방지 재료이거나 이들을 포함할 수 있다.
도 16a 내지 도 16d의 단면도(1600A-1600D)에 나타내는 바와 같이, 제3 유전체층(1502)과 반사방지층(1504)(도 15a 내지 도 15d 참조)이 제어-게이트 스택(1302)의 상면 아래로 리세싱되고, 이어서 반사방지층(1504)이 제거된다. 리세싱은 제3 전도체층(1502)으로부터 소거 게이트(408)를 형성한다. 소거 게이트(408)은 소스 라인(504)을 덮고, 예컨대 도 4a, 도 4b, 도 6a, 도 6b, 도 8a, 도 8b 및 도 10b의 소거 게이트(408) 중 어느 하나와 동일한 평면 레이아웃을 가질 수도 있다. 그러나, 다른 평면 레이아웃도 가능하다. 리세싱은 예컨대 에칭백 및/또는 기타 적절한 공정에 의해 수행될 수 있다. 에칭백은 예컨대, 1) 제3 전도체층(1502)이 드러날 때까지 반사방지층(1504)을 에칭하는 단계와, 2) 제3 전도체층(1502)의 상면이 제어-게이트 스택(1302)의 상면 아래로 리세싱될 때까지 제3 전도체층(1502)과 반사방지층(1504)을 동시에 에칭하는 단계를 포함할 수 있다.
도 17a 내지 도 17d의 단면도(1700A-1700D)에 나타내는 바와 같이, 제3 유전체층(1402)(도 16a 내지 도 16d 참조)과 제3 전도체층(1502)(도 16a 내지 도 16d 참조)이 패터닝되어 워드 라인(404)과 워드-라인 유전체층(518)을 형성한다. 워드 라인(404)은 제어-게이트 스택(1302)의 측벽을 따라 형성되고, 워드-라인 유전체층(518)은 워드 라인(404)을 라이닝한다. 또한, 소거 게이트(408)(도 16a 내지 도 16d 참조)의 일부가 경계 셀(즉, 도 17a)과 SLEG 스트랩 셀(즉, 도 17b)에서 제거된다. 워드 라인(404)은 예컨대 도 4a, 도 4b, 도 6a, 도 6b, 도 8a, 도 8b 및 도 10b의 워드 라인(404) 중 어느 하나와 동일한 평면 레이아웃을 가질 수 있다. 그러나, 다른 평면 레이아웃도 가능하다. 패터닝은 예컨대 포토리소그래피/에칭 공정 또는 기타 적절한 패터닝 공정에 의해 수행될 수 있다.
도 18a 내지 도 18d의 단면도(1800A-1800D)에 나타내는 바와 같이, CGWL 스트랩 셀(즉, 도 18c)에서 제어-게이트 하드 마스크(508)가 패터닝되어 제어 게이트(406)의 패드 영역(602)을 노출시키는 컨택 개구부를 형성한다. 패터닝은 예컨대 포토리소그래피/에칭 공정 및/또는 기타 적절한 패터닝 공정에 의해 수행될 수 있다.
또한 도 18a 내지 도 18d의 단면도(1800A-1800D)에 나타내는 바와 같이, 소스/드레인 영역(502)이 워드 라인(404)에 인접하여 기판(402) 내에 형성된다. 소스/드레인 영역(502)은 예컨대 기판(402)의 인접한 부분과는 반대되는 도핑 타입을 갖는, 기판(402)의 도핑된 부분일 수도 있다.
도 18a 내지 도 18d의 단면도(1800A-1800D)에 나타내는 바와 같이, 워드 라인(404), 소거 게이트(408), 및 소스/드레인 영역(502)를 각각 덮는 실리사이드층(520)이 형성된다. 실리사이드층(520)은 예컨대 니켈 실리사이드 및/또는 기타 적절한 실리사이드일 수도 또는 이들을 포함할 수도 있다.
도 19a 내지 도 19d의 단면도(1900A-1890D)에 나타내는 바와 같이, 워드 라인(404), 소거 게이트(408), 및 소스/드레인 영역(1302) 위에 인터커넥트 구조(522)가 부분적으로 형성된다. 인터커넥트 구조(522)는 층간 유전체(ILD)층(524a)을 포함하고, ILD층(524a)을 덮는 제1 금속간 유전체(IMD)층(524b)을 더 포함한다. 또한, 인터커넥트 구조(522)는 복수의 제1-레벨 와이어(120m1) 및 복수의 컨택 비아(122co)를 포함한다. 복수의 제1-레벨 와이어(120m1) 및 복수의 컨택 비아(122co)는 각각 ILD층(524a)과 제1 IMD층(524b) 내에 있고, 컨택 비아(122co)는 제1-레벨 와이어(120m1)로부터 스트랩 셀까지 연장된다. 일부 실시형태에서, 복수의 제1-레벨 와이어(120m1)는 SLEG 스트랩 셀(즉, 도 19b)에서 소스-라인 션트 와이어(126)를 포함한다. 소스-라인 션트 와이어(126)는 예컨대 도 10c에 도시한 평면 레이아웃을 가질 수 있다.
일부 실시형태에서, 인터커넥트 구조(522)를 부분적으로 형성하는 공정은, 1) 싱글 다마신 공정에 의해 컨택 비아(122co)를 형성하는 단계와, 후속하여 싱글 다마신 공정에 의해 제1-레벨 와이어(120m1)를 형성하는 단계를 포함한다. 그러나, 인터커넥트 구조(522)를 형성하는 다른 공정도 가능하다. 일부 실시형태에서, 싱글 다마신 공정은, 1) 유전체층(예컨대, ILD층(524a) 또는 제1 IMD층(524b))을 퇴적하는 단계, 2) 단일 레벨의 전도성 피처(예컨대, 소정 레벨의 비아 또는 소정 레벨의 와이어)를 위한 개구부로 유전체층을 패터닝하는 단계, 및 3) 개구부를 전도체 재료로 충전하여 단일 레벨의 전도성 피처를 형성하는 단계를 포함한다.
도 20a 내지 도 20d의 단면도(2000A-2000D)에 나타내는 바와 같이, 인터커넥트 구조(522)가 확장된다. 인터커넥트 구조(522)는 제1 IMD층(524b) 위에 적층된 제2 IMD층(524c), 제3 IMD층(524d), 및 제4 IMD층(524e)을 포함한다. 또한, 인터커넥트 구조(522)는 제2, 제3 및 제4 IMD층(524b-524d) 내에 복수의 와이어와 복수의 비아를 포함한다. 복수의 제2-레벨 와이어(120m2), 복수의 제3-레벨 와이어(120m3), 및 복수의 제4-레벨 와이어(120m4)가 제2, 제3 및 제4 IMD층(524b-524d)에 각각 형성된다. 복수의 제1-레벨 비아(122v1)가 제2 IMD층(524c) 내에 있고 제2-레벨 와이어(120m2)로부터 제1-레벨 와이어(120m1)로 연장된다. 복수의 제2-레벨 와이어(120m2)는, 각각 워드 라인(404) 위에서 하부 와이어 및 비아에 의해 워드 라인(404)에 전기적으로 결합되는 워드-라인 스트랩 라인(118)을 포함한다. 워드-라인 스트랩 라인(118)은 예컨대 도 10d에 도시한 평면 레이아웃 또는 기타 적절한 평면 레이아웃을 가질 수 있다. 복수의 제3-레벨 와이어(120m3)는, 각각 제어 게이트(406) 위에서 하부 와이어 및 비아에 의해 제어 게이트(406)에 전기적으로 결합되는 제어-게이트 스트랩 라인(116)을 포함한다. 제어-게이트 스트랩 라인(116)은 예컨대 도 10e에 도시한 평면 레이아웃 또는 기타 적절한 평면 레이아웃을 가질 수 있다. 복수의 제4-레벨 와이어(120m4)는, 각각 소거 게이트(408)와 소스 라인(504) 위에서 하부 와이어 및 비아에 의해 소거 게이트(408)와 소스 라인(504)에 전기적으로 결합되는 소거-게이트 스트랩 라인(114)과 소스-라인 스트랩 라인(112)을 포함한다. 소거-게이트 스트랩 라인(114)과 소스-라인 스트랩 라인(112)은 예컨대 도 10f에 도시한 평면 레이아웃 또는 기타 적절한 평면 레이아웃을 가질 수 있다.
일부 실시형태에서, 인터커넥트 구조(522)를 확장하는 공정은, 1) 더블 다마신 공정에 의해 제1-레벨 비아(122v1)와 제2-레벨 와이어(120m2)를 형성하는 단계, 2) 더블 다마신 공정에 의해 제3-레벨 와이어(120m3)와 대응하는 비아(도시 생략)을 형성하는 단계, 및 더블 다마신 공정에 의해 제4-레벨 와이어(120m4)와 대응하는 비아(도시 생략)을 형성하는 단계를 포함한다. 그러나, 인터커넥트 구조(522)를 확장하는 다른 공정도 가능하다. 일부 실시형태에서, 더블 다마신 공정은, 1) 유전체층(예컨대, 제2, 제3, 또는 제4 ILD층(524b-524d))을 퇴적하는 단계, 2) 2 레벨의 전도성 피처(예컨대, 소정 레벨의 비아 및 소정 레벨의 와이어)를 위한 개구부로 유전체층을 패터닝하는 단계, 및 3) 개구부를 전도체 재료로 충전하여 2 레벨의 전도성 피처를 형성하는 단계를 포함한다.
방법을 참조하여 도 11a-도 11d 내지 도 20a-도 20d를 설명하였지만, 도 11a-도 11d 내지 도 20a-도 20d에 도시한 구조는 이 방법에 한정되지 않으며 이 방법과 별개로 분리될 수 있음이 이해될 것이다. 또한, 도 11a-도 11d 내지 도 20a-도 20d는 일련의 단계로서 설명되지만, 이들 단계는 다른 실시형태에서 단계의 순서가 변경될 수 있다는 점에서 제한적이지 않으며 개시된 방법은 또한 다른 구조에도 적용 가능하다. 다른 실시형태에서는, 도시 및/또는 설명된 일부 단계는 전체적으로 또는 부분적으로 생략될 수도 있다.
도 21을 참조하면, 도 11a-도 11d 내지 도 20a-도 20d의 방법의 일부 실시형태의 블록도(2100)가 제공된다.
2102에서, 기판으로 연장되며 기판의 디바이스 영역에 경계를 정하는 격리 구조가 형성된다. 예를 들어 도 11a 내지 도 11d를 참조하면 된다.
2104에서, 기판의 디바이스 영역 상에 플로팅 게이트층이 형성된다. 예를 들어 도 12a 내지 도 12b를 참조하면 된다.
2106에서, 플로팅 게이트층 상에 제어-게이트 스택이 형성되어 제어-게이트 길이를 따라 연장되며, 제어-게이트 스택은 제어-게이트 길이를 따라 이격되는 복수의 스트랩 셀과 복수의 메모리 셀을 부분적으로 규정한다. 예를 들어 도 12a-도 12d 내지 도 13a-도 13d를 참조하면 된다.
2108에서, 제어-게이트 스택 하부에 플로팅 게이트를 형성하도록 플로팅 게이트층이 패터닝된다. 예를 들어 도 14a 내지 도 14d를 참조하면 된다.
2110에서, 디바이스 영역 내에 소스 라인이 형성되며, 소스 라인은 제어-게이트 스택에 접하며 제어-게이트 스택과 평행하게 연장된다. 예를 들어 도 14a 내지 도 14d를 참조하면 된다.
2112에서, 제어-게이트 스택과 그 제어-게이트 스택의 측면에 대해 기판을 라이닝하는 게이트 유전체층이 형성된다. 예를 들어 도 14a 내지 도 14d를 참조하면 된다.
2114에서, 제어-게이트 스택 및 게이트 유전체층을 덮는 게이트층이 형성된다. 예를 들어 도 15a 내지 도 15d를 참조하면 된다.
2116에서, 게이트층의 상면이 제어-게이트 스택의 상면 아래에 있을 때까지 게이트층이 리세싱되어 제어-게이트 스택과 평행하게 연장되며 소스 라인 위에 있는 소거 게이트를 형성한다. 예를 들어 도 16a 내지 도 16d를 참조하면 된다.
2118에서, 소거 게이트와는 제어 게이트 스택의 반대측 상에서 제어-게이트 스택에 접하며 제어-게이트 스택 및 소거 게이트와 평행하게 연장되는 워드 라인을 형성하도록 게이트층이 패터닝된다. 예를 들어 도 17a 내지 도 17d를 참조하면 된다.
2120에서, 워드 라인에 인접하여, 디바이스 영역 내에 소스/드레인 영역이 형성된다. 예를 들어 도 18a 내지 도 18d를 참조하면 된다.
2122에서, 소스/드레인 영역, 워드 라인, 및 소거 게이트 상에 실리사이드층이 형성된다. 예를 들어 도 18a 내지 도 18d를 참조하면 된다.
2124에서, 인터커넥트 구조가 형성된다. 인터커넥트 구조는, 스트랩 셀에 있어서 각각 워드 라인, 제어 게이트, 소거 게이트, 및 소스 라인 위에서 이들에 전기적으로 결합되는, 워드-라인 스트랩 라인, 제어-게이트 스트랩 라인, 소거-게이트 스트랩 라인, 및 소스-라인 스트랩 라인을 포함하며, 제어-게이트 스트랩 라인은 워드-라인 스트랩 라인과 소거-게이트 스트랩 라인으로부터 수직으로 이격되어 있으며 이들 사이에 수직으로 있다. 예를 들어 도 19a-도 19d 내지 도 20a-도 20d를 참조하면 된다. 워드-라인 스트랩 라인과 소거-게이트 스트랩 라인으로부터 제어-게이트 스트랩 라인을 수직으로 이격시킴으로써, 제어-게이트 스트랩 라인, 워드-라인 스트랩 라인, 및 소거-게이트 라인은 상이한 금속화층 내에 있게 된다. 이에, 스트랩-라인 밀도를 줄여서(즉, 스트랩-라인 간격이 증가하여), 강화된 스케일링(예컨대, 프로세스 노드 40 이상)을 허용하고 그리고/또는 IMD층에 ELK 유전체 재료를 사용할 수 있다.
도 21의 블록도(2100)가 일련의 단계(act) 또는 이벤트로서 예시되고 설명되지만, 예시하는 그러한 단계 또는 이벤트의 순서가 제한적인 의미로서 해석되어서는 안 되는 것이 이해될 것이다. 예를 들어, 일부 단계가 본 명세서에 예시 및/또는 설명한 것과는 상이한 순서로 그리고/또는 그 설명한 것과는 별개로 다른 단계 또는 이벤트와 동시에 일어날 수 있다. 또한, 예시하는 단계 전부가, 본 명세서에 설명하는 하나 이상의 양태 또는 실시하는데 필요한 것은 아니며, 본 명세서에 나타내는 작용 중 하나 이상은 하나 이상의 개별 단계 및/또는 페이즈에서 수행될 수도 있다.
일부 실시형태에 있어서, 본 개시내용은, 복수의 로우 및 복수의 컬럼에서 복수의 셀을 포함한 메모리 어레이로서, 상기 셀은 메모리 어레이의 제1 로우를 따라 이격된 복수의 제1-타입 스트랩 셀을 포함하고 상기 제1 로우를 따라 이격된 복수의 제2-타입 스트랩 셀을 더 포함하는, 상기 메모리 어레이와, 상기 제1 로우를 따라 연장되며 상기 제1 로우에서 상기 메모리 어레이의 셀을 부분적으로 규정하는, 워드 라인 및 제어 게이트와, 상기 메모리 어레이보다 높은 제1 높이에서 제1 로우를 따라 연장되며 제1-타입 및 제2-타입 스트랩 셀에서 워드 라인에 전기적으로 결합되는 워드-라인 스트랩 라인과, 상기 메모리 어레이보다 높은 제2 높이에서 제1 로우를 따라 연장되며, 제2-타입 스트랩 셀을 제외한, 상기 제1-타입 스트랩 셀에서 제어 게이트에 전기적으로 결합되는 제어-게이트 스트랩 라인을 포함하는 집적 칩을 제공하며, 상기 제1 및 제2 높이는 상이하다. 일부 실시형태에서, 상기 워드 라인 및 제어 게이트는 폴리실리콘을 포함하고, 상기 워드-라인 및 제어-게이트 스트랩 라인은 금속을 포함한다. 일부 실시형태에서, 상기 제1 높이는 상기 제2 높이보다 작다. 일부 실시형태에서, 상기 셀은 제1 로우를 따라 이격된 복수의 제3-타입 스트랩 셀을 더 포함하고, 상기 집적 칩은 상기 제1 로우를 따라 연장되며 상기 제1 로우에서 메모리 어레이의 셀을 부분적으로 규정하는 소거 게이트와, 상기 메모리 어레이보다 높은 제3 높이에서 제1 로우를 따라 연장되며, 상기 제1-타입 및 제2-타입 스트랩 셀을 제외한, 상기 제3-타입 스트랩 셀에서 상기 소거 게이트에 전기적으로 결합되는 소거-게이트 스트랩 라인을 더 포함하고, 상기 제1, 제2 및 제3 높이는 상이하다. 일부 실시형태에서, 집적 칩은, 소스 라인을 포함하는 기판으로서, 상기 소스 라인은 제1 로우를 따라 연장되며, 제1 로우에서 상기 메모리 어레이의 셀을 부분적으로 규정하는, 상기 기판과, 상기 제3 높이에서 제1 로우를 따라 연장되며, 제1-타입 및 제2-타입 스트랩 셀을 제외한, 상기 제3-타입 스트랩 셀에서 상기 소스 라인에 전기적으로 결합되는 소스-라인 스트랩 라인을 더 포함한다. 일부 실시형태에서, 상기 셀은 제1 로우를 따라 이격된 복수의 제3-타입 스트랩 셀을 더 포함하고, 상기 집적 칩은, 소스-라인 영역을 포함하는 기판으로서, 상기 소스-라인 영역은 제1 로우를 따라 연장되며, 제1 로우에서 상기 메모리 어레이의 셀을 부분적으로 규정하는, 상기 기판과, 상기 메모리 어레이보다 높은 제3 높이에서 제1 로우를 따라 연장되며, 상기 제1-타입 및 제2-타입 스트랩 셀을 제외한, 상기 제3-타입 스트랩 셀에서 상기 소스-라인 영역에 전기적으로 결합되는 소스-라인 스트랩 라인을 더 포함하고, 상기 제1, 제2 및 제3 높이는 상이하다. 일부 실시형태에서, 상기 워드-라인 스트랩 라인은 제1 로우를 따라 제1 빈도로 반복되는 복수의 제1 위치에서 워드 라인에 전기적으로 결합되고, 상기 소스-라인 스트랩 라인은 제1 로우를 따라 제2 빈도로 반복되는 복수의 제2 위치에서 소스-라인 영역에 전기적으로 결합되며, 상기 제1 빈도는 상기 제2 빈도보다 크고, 상기 제2 빈도의 정수배이다. 일부 실시형태에서, 상기 셀은 메모리 어레이의 제1 컬럼을 따라 이격된 복수의 메모리 셀을 포함하고, 집적 칩은, 상기 메모리 어레이보다 높은 제3 높이에서 제1 컬럼을 따라 연장되며 상기 메모리 셀에 전기적으로 결합되는 비트 라인을 더 포함하고, 상기 제1, 제2 및 제3 높이는 상이하다.
일부 실시형태에서, 본 개시내용은, 복수의 로우 및 복수의 컬럼에서 복수의 셀을 포함한 메모리 어레이로서, 상기 복수의 로우는 제1 로우를 포함하는, 상기 메모리 어레이와, 상기 제1 로우를 따라 연장되는, 소거 게이트 및 제어 게이트로서, 상기 소거 및 게어 게이트는 제1 로우에서 상기 메모리 어레이의 셀을 부분적으로 규정하는, 상기 소거 게이트 및 제어 게이트와, 상기 메모리 어레이보다 높은 제1 높이에서 제1 로우를 따라 연장되며, 제1 로우를 따라 복수의 제1 위치에서 소거 게이트에 전기적으로 결합되는 소거-게이트 스트랩 라인과, 상기 메모리 어레이보다 높고, 상기 제1 높이와는 상이한 제2 높이에서 제1 로우를 따라 연장되는 제어-게이트 스트랩 라인을 포함하는 또 다른 집적 칩을 제공하며, 상기 제어-게이트 스트랩 라인은 제1 로우를 따라 복수의 제2 위치에서 제어 게이트에 전기적으로 결합된다. 일부 실시형태에서, 상기 제1 높이는 상기 제2 높이보다 크다. 일부 실시형태에서, 제1 위치는 제1 로우를 따라 균등하게 이격되며 제1 피치를 갖고, 상기 제2 위치는 제1 로우를 따라 균등하게 이격되며 상기 제1 피치보다 작은 제2 피치를 갖는다. 일부 실시형태에서, 집적 칩은, 소스 라인을 포함하는 기판으로서, 상기 소스 라인은 제1 로우를 따라 연장되며, 제1 로우에서 상기 메모리 어레이의 셀을 부분적으로 규정하는, 상기 기판과, 상기 메모리 어레이보다 높고, 상기 제2 높이와는 상이한 제3 높이에서 제1 로우를 따라 연장되는 소스-라인 스트랩 라인을 더 포함하고, 소스-라인 스트랩 라인은 제1 로우를 따라 복수의 제3 위치에서 소스 라인에 전기적으로 결합된다. 일부 실시형태에서, 제1 위치는 제1 로우를 따라 이격되며 제1 피치를 갖고, 상기 제3 위치는 제1 로우를 따라 이격되며 상기 제1 피치를 갖는다. 일부 실시형태에서, 제1 및 제3 높이는 동일하다. 일부 실시형태에서, 집적 칩은, 제1 로우를 따라 연장되며, 제1 로우에서 상기 메모리 어레이의 셀을 부분적으로 규정하는 워드 라인과, 상기 제1 및 제2 높이와는 상이한, 상기 메모리 어레이보다 높은 제3 높이에서 제1 로우를 따라 연장되는 워드-라인 스트랩 라인을 더 포함하고, 워드-라인 스트랩 라인은 제1 로우를 따라 복수의 제3 위치에서 워드 라인에 전기적으로 결합된다.
일부 실시형태에서, 본 개시내용은 집적 칩을 형성하는 방법을 제공하며, 이 방법은, 제어-게이트 길이를 따라 연장되는 제어 게이트를 형성하는 단계로서, 상기 제어 게이트는 제어-게이트 길이를 따라 이격되는 복수의 제1-타입 스트랩 셀 및 복수의 메모리 셀을 부분적으로 규정하는, 상기 제어 게이트 형성 단계와, 상기 제어 게이트를 덮는 게이트층을 퇴적하는 단계와, 상기 제어 게이트와 평행하게 연장되며 상기 메모리 셀과 상기 제1-타입 스트랩 셀을 부분적으로 규정하는 워드 라인과 소거 게이트를 형성하도록 게이트층을 패터닝하는 단계로서, 상기 제어 게이트는 상기 워드 라인과 소거 게이트 사이에서 상기 워드 라인과 소거 게이트에 접하는, 상기 게이트층 패터닝 단계와, 상기 제어 게이트 및 워드 라인 상에 복수의 제어-게이트 컨택 비아 및 복수의 워드-라인 컨택 비아를 각각 형성하는 단계를 포함하고, 상기 제어-게이트 컨택 비아 및 워드-라인 컨택 비아는 상기 메모리 셀을 제외한, 상기 제1-타입 스트랩 셀에 있다. 일부 실시형태에서, 상기 제어 게이트는 상기 메모리 셀을 제외한, 상기 제1-타입 스트랩 셀에서 복수의 패드 영역 각각에 의해 형성되며, 상기 패드 영역은 제어-게이트 길이를 교차하는 방향으로 돌출되고, 제어-게이트 컨택 비아는 패드 영역에서 제어 게이트 상에 각각 형성된다. 일부 실시형태에서, 제어 게이트, 워드 라인, 및 소거 게이트는 제어-게이트 길이를 따라 이격되는 복수의 제2-타입 스트랩 셀을 부분적으로 규정하고, 상기 방법은, 제어 게이트와 평행하게 연장되는 소스 라인을 형성하도록 기판을 도핑하는 단계로서, 상기 소거 게이트는 소스 라인 위에 형성되며 제2-타입 스트랩 셀 각각에 불연속부(discontinuty)를 갖는, 상기 기판 도핑 단계와, 상기 메모리 셀과 제1-타입 스트랩 셀을 제외한, 상기 제2 타입 스트랩 셀 각각에서 소스 라인 상에 복수의 소스-라인 컨택 비아를 형성하는 단계를 더 포함한다. 일부 실시형태에서, 상기 방법은 소거 게이트 상에 복수 쌍의 소거-게이트 컨택 비아를 형성하는 단계를 더 포함하고, 상기 쌍은 각각, 메모리 셀 및 제1-타입 스트랩 셀을 제외한, 제2-타입 스트랩 셀에 있고, 각 쌍에 대한 소거-게이트 비아는 대응하는 불연속부의 양 측면 상에 각각 있고 대응하는 불연속부에서 상기 소거 게이트의 양 측벽을 따른다. 일부 실시형태에서, 상기 방법은, 워드 라인과 제어 게이트 위에 인터커넥트 구조를 형성하는 단계로서, 상기 인터커넥트 구조는 상기 워드 라인과 평행하게 연장되며 워드-라인 컨택 비아를 통해 워드 라인에 전기적으로 결합되는 워드-라인 스트랩 라인을 포함하는, 상기 인터커넥트 구조 형성 단계와, 상기 인터커넥트 구조 위에 IMD층을 퇴적하는 단계와, 제어 게이트와 평행하게 연장되는 트렌치를 형성하도록 IMD층을 패터닝하는 단계와, 트렌치를 전도체 재료로 충전하여, 인터커넥트 구조를 통해 제어 게이트에 전기적으로 결합되는 제어-게이트 스트랩 라인을 형성하는 단계를 더 포함하고, 상기 인터커넥트 구조는 상기 제어-게이트 컨택 비아를 통해 제어 게이트에 전기적으로 결합된다.
이상은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 집적 칩에 있어서,
복수의 로우 및 복수의 컬럼에서 복수의 셀을 포함하는 메모리 어레이로서, 상기 셀은 상기 메모리 어레이의 제1 로우를 따라 이격된 복수의 제1-타입 스트랩 셀을 포함하고, 상기 제1 로우를 따라 이격된 복수의 제2-타입 스트랩 셀을 더 포함하는, 상기 메모리 어레이와,
상기 제1 로우를 따라 연장되며 상기 제1 로우에서 상기 메모리 어레이의 셀을 부분적으로 규정하는, 워드 라인 및 제어 게이트와,
상기 메모리 어레이보다 높은 제1 높이에서 상기 제1 로우를 따라 연장되며 상기 제1-타입 및 제2-타입 스트랩 셀에서 상기 워드 라인에 전기적으로 결합되는 워드-라인 스트랩 라인과,
상기 메모리 어레이보다 높은 제2 높이에서 상기 제1 로우를 따라 연장되며, 상기 제2-타입 스트랩 셀을 제외한, 상기 제1-타입 스트랩 셀에서 상기 제어 게이트에 전기적으로 결합되는 제어-게이트 스트랩 라인을 포함하고, 상기 제1 및 제2 높이는 상이한, 집적 칩.
2. 제1항에 있어서, 상기 워드 라인 및 제어 게이트는 폴리실리콘을 포함하고, 상기 워드-라인 스트랩 라인 및 제어-게이트 스트랩 라인은 금속을 포함하는, 집적 칩.
3. 제1항에 있어서, 상기 제1 높이는 상기 제2 높이보다 작은, 집적 칩.
4. 제1항에 있어서, 상기 셀은 상기 제1 로우를 따라 이격된 복수의 제3-타입 스트랩 셀을 더 포함하고, 상기 집적 칩은,
상기 제1 로우를 따라 연장되며 상기 제1 로우에서 상기 메모리 어레이의 셀을 부분적으로 규정하는 소거 게이트와,
상기 메모리 어레이보다 높은 제3 높이에서 상기 제1 로우를 따라 연장되며, 상기 제1-타입 및 제2-타입 스트랩 셀을 제외한, 상기 제3-타입 스트랩 셀에서 상기 소거 게이트에 전기적으로 결합되는 소거-게이트 스트랩 라인을 더 포함하고, 상기 제1, 제2 및 제3 높이는 상이한, 집적 칩.
5. 제4항에 있어서,
상기 제1 로우를 따라 연장되며 상기 제1 로우에서 상기 메모리 어레이의 셀을 부분적으로 규정하는 소스 라인을 포함하는 기판과,
상기 제3 높이에서 상기 제1 로우를 따라 연장되며, 상기 제1-타입 및 제2-타입 스트랩 셀을 제외한, 상기 제3-타입 스트랩 셀에서 상기 소스 라인에 전기적으로 결합되는 소스-라인 스트랩 라인을 더 포함하는, 집적 칩.
6. 제1항에 있어서, 상기 셀은 상기 제1 로우를 따라 이격된 복수의 제3-타입 스트랩 셀을 더 포함하고, 상기 집적 칩은,
상기 제1 로우를 따라 연장되며 상기 제1 로우에서 상기 메모리 어레이의 셀을 부분적으로 규정하는 소스-라인 영역을 포함하는 기판과,
상기 메모리 어레이보다 높은 제3 높이에서 상기 제1 로우를 따라 연장되며, 상기 제1-타입 및 제2-타입 스트랩 셀을 제외한, 상기 제3-타입 스트랩 셀에서 상기 소스-라인 영역에 전기적으로 결합되는 소스-라인 스트랩 라인을 더 포함하고, 상기 제1, 제2 및 제3 높이는 상이한, 집적 칩.
7. 제6항에 있어서, 상기 워드-라인 스트랩 라인은 상기 제1 로우를 따라 제1 빈도로 반복되는 복수의 제1 위치에서 상기 워드 라인에 전기적으로 결합되고, 상기 소스-라인 스트랩 라인은 상기 제1 로우를 따라 제2 빈도로 반복되는 복수의 제2 위치에서 상기 소스-라인 영역에 전기적으로 결합되며, 상기 제1 빈도는 상기 제2 빈도보다 크고, 상기 제2 빈도의 정수배인, 집적 칩.
8. 제1항에 있어서, 상기 셀은 상기 메모리 어레이의 제1 컬럼을 따라 이격된 복수의 메모리 셀을 포함하고, 상기 집적 칩은,
상기 메모리 어레이보다 높은 제3 높이에서 상기 제1 컬럼을 따라 연장되며 상기 메모리 셀에 전기적으로 결합되는 비트 라인을 더 포함하며, 상기 제1, 제2 및 제3 높이는 상이한, 집적 칩.
9. 집적 칩에 있어서,
제1 로우를 포함하는 복수의 로우 및 복수의 컬럼에서 복수의 셀을 포함하는 메모리 어레이와,
상기 제1 로우를 따라 연장되며 상기 제1 로우에서 상기 메모리 어레이의 셀을 부분적으로 규정하는, 소거 게이트 및 제어 게이트와,
상기 메모리 어레이보다 높은 제1 높이에서 상기 제1 로우를 따라 연장되며, 상기 제1 로우를 따라 복수의 제1 위치에서 상기 소거 게이트에 전기적으로 결합되는 소거-게이트 스트랩 라인과,
상기 메모리 어레이보다 높고, 상기 제1 높이와는 상이한 제2 높이에서 상기 제1 로우를 따라 연장되며, 상기 제1 로우를 따라 복수의 제2 위치에서 상기 제어 게이트에 전기적으로 결합되는 제어-게이트 스트랩 라인을 포함하는 집적 칩.
10. 제9항에 있어서, 상기 제1 높이는 상기 제2 높이보다 큰, 집적 칩.
11. 제9항에 있어서, 상기 제1 위치는 상기 제1 로우를 따라 균등하게 이격되며 제1 피치를 갖고, 상기 제2 위치는 상기 제1 로우를 따라 균등하게 이격되며 상기 제1 피치보다 작은 제2 피치를 갖는, 집적 칩.
12. 제9항에 있어서,
상기 제1 로우를 따라 연장되며 상기 제1 로우에서 상기 메모리 어레이의 셀을 부분적으로 규정하는 소스 라인을 포함하는 기판과,
상기 메모리 어레이보다 높고, 상기 제2 높이와는 상이한 제3 높이에서 상기 제1 로우를 따라 연장되며, 상기 제1 로우를 따라 복수의 제3 위치에서 상기 소스 라인에 전기적으로 결합되는 소스-라인 스트랩 라인을 더 포함하는 집적 칩.
13. 제12항에 있어서, 상기 제1 위치는 상기 제1 로우를 따라 이격되며 제1 피치를 갖고, 상기 제3 위치는 상기 제1 로우를 따라 이격되며 상기 제1 피치를 갖는, 집적 칩.
14. 제12항에 있어서, 상기 제1 및 제3 높이는 동일한, 집적 칩.
15. 제9항에 있어서,
상기 제1 로우를 따라 연장되며 상기 제1 로우에서 상기 메모리 어레이의 셀을 부분적으로 규정하는 워드 라인과,
상기 메모리 어레이보다 높고, 상기 제1 및 제2 높이와는 상이한 제3 높이에서 상기 제1 로우를 따라 연장되며, 상기 제1 로우를 따라 복수의 제3 위치에서 상기 워드 라인에 전기적으로 결합되는 워드-라인 스트랩 라인을 더 포함하는 집적 칩.
16. 집적 칩을 형성하는 방법에 있어서,
제어-게이트 길이를 따라 연장되는 제어 게이트를 형성하는 단계로서, 상기 제어 게이트는 상기 제어-게이트 길이를 따라 이격되는 복수의 제1-타입 스트랩 셀 및 복수의 메모리 셀을 부분적으로 규정하는, 상기 제어 게이트 형성 단계와,
상기 제어 게이트를 덮는 게이트층을 퇴적하는 단계와,
상기 제어 게이트와 평행하게 연장되며 상기 메모리 셀과 상기 제1-타입 스트랩 셀을 부분적으로 규정하는 워드 라인 및 소거 게이트를 형성하도록 상기 게이트층을 패터닝하는 단계로서, 상기 제어 게이트는 상기 워드 라인 및 소거 게이트 사이에 있으며 상기 워드 라인 및 소거 게이트에 접하는, 상기 게이트층 패터닝 단계와,
상기 제어 게이트 및 워드 라인 상에 복수의 제어-게이트 컨택 비아 및 복수의 워드-라인 컨택 비아를 각각 형성하는 단계를 포함하고, 상기 제어-게이트 컨택 비아 및 워드-라인 컨택 비아는 상기 메모리 셀을 제외한, 상기 제1-타입 스트랩 셀에 있는, 집적 칩 형성 방법.
17. 제16항에 있어서, 상기 제어 게이트는 상기 메모리 셀을 제외한, 상기 제1-타입 스트랩 셀에서 복수의 패드 영역 각각에 의해 형성되며, 상기 패드 영역은 상기 제어-게이트 길이를 교차하는 방향으로 돌출되고, 상기 제어-게이트 컨택 비아는 상기 패드 영역에서 상기 제어 게이트 상에 각각 형성되는, 집적 칩 형성 방법.
18. 제16항에 있어서, 상기 제어 게이트, 워드 라인, 및 소거 게이트는 상기 제어-게이트 길이를 따라 이격되는 복수의 제2-타입 스트랩 셀을 부분적으로 규정하고, 상기 방법은,
상기 제어 게이트와 평행하게 연장되는 소스 라인을 형성하기 위해 기판을 도핑하는 단계로서, 상기 소거 게이트는 상기 소스 라인 위에 형성되며 상기 제2-타입 스트랩 셀에 각각 불연속부(discontinuty)를 갖는, 상기 기판 도핑 단계와,
상기 메모리 셀과 제1-타입 스트랩 셀을 제외한, 상기 제2 타입 스트랩 셀 각각에서 상기 소스 라인 상에 복수의 소스-라인 컨택 비아를 형성하는 단계를 더 포함하는, 집적 칩 형성 방법.
19. 제18항에 있어서,
상기 소거 게이트 상에 복수 쌍의 소거-게이트 컨택 비아를 형성하는 단계를 더 포함하고, 상기 쌍은 각각, 상기 메모리 셀 및 제1-타입 스트랩 셀을 제외한, 상기 제2-타입 스트랩 셀에 있고, 각 쌍에 대한 소거-게이트 비아는 대응하는 불연속부의 양 측면 상에 각각 있고 대응하는 불연속부에서 상기 소거 게이트의 양 측벽을 따르는, 집적 칩 형성 방법.
20. 제16항에 있어서,
상기 워드 라인과 제어 게이트 위에 인터커넥트 구조를 형성하는 단계로서, 상기 인터커넥트 구조는 상기 워드 라인과 평행하게 연장되며 상기 워드-라인 컨택 비아를 통해 상기 워드 라인에 전기적으로 결합되는 워드-라인 스트랩 라인을 포함하는, 상기 인터커넥트 구조 형성 단계와,
상기 인터커넥트 구조 위에 IMD(금속간 유전체)층을 퇴적하는 단계와,
상기 제어 게이트와 평행하게 연장되는 트렌치를 형성하도록 상기 IMD층을 패터닝하는 단계와,
상기 트렌치를 전도체 재료로 충전하여, 상기 인터커넥트 구조를 통해 상기 제어 게이트에 전기적으로 결합되는 제어-게이트 스트랩 라인을 형성하는 단계를 더 포함하고, 상기 인터커넥트 구조는 상기 제어-게이트 컨택 비아를 통해 상기 제어 게이트에 전기적으로 결합되는, 집적 칩 형성 방법.

Claims (10)

  1. 집적 칩에 있어서,
    복수의 로우 및 복수의 컬럼에서 복수의 셀을 포함하는 메모리 어레이로서, 상기 셀은 상기 메모리 어레이의 제1 로우를 따라 이격된 복수의 제1-타입 스트랩 셀을 포함하고, 상기 제1 로우를 따라 이격된 복수의 제2-타입 스트랩 셀을 더 포함하는, 상기 메모리 어레이와,
    상기 제1 로우를 따라 연장되며 상기 제1 로우에서 상기 메모리 어레이의 셀을 부분적으로 규정하는, 워드 라인 및 제어 게이트와,
    상기 메모리 어레이보다 높은 제1 높이(elevation)에서 상기 제1 로우를 따라 연장되며 상기 제1-타입 및 제2-타입 스트랩 셀에서 상기 워드 라인에 전기적으로 결합되는 워드-라인 스트랩 라인과,
    상기 메모리 어레이보다 높은 제2 높이에서 상기 제1 로우를 따라 연장되며, 상기 제2-타입 스트랩 셀을 제외한, 상기 제1-타입 스트랩 셀에서 상기 제어 게이트에 전기적으로 결합되는 제어-게이트 스트랩 라인
    을 포함하고, 상기 제1 및 제2 높이는 상이한, 집적 칩.
  2. 제1항에 있어서, 상기 워드 라인 및 제어 게이트는 폴리실리콘을 포함하고, 상기 워드-라인 스트랩 라인 및 제어-게이트 스트랩 라인은 금속을 포함하는, 집적 칩.
  3. 제1항에 있어서, 상기 제1 높이는 상기 제2 높이보다 작은, 집적 칩.
  4. 제1항에 있어서, 상기 셀은 상기 제1 로우를 따라 이격된 복수의 제3-타입 스트랩 셀을 더 포함하고, 상기 집적 칩은,
    상기 제1 로우를 따라 연장되며 상기 제1 로우에서 상기 메모리 어레이의 셀을 부분적으로 규정하는 소거 게이트와,
    상기 메모리 어레이보다 높은 제3 높이에서 상기 제1 로우를 따라 연장되며, 상기 제1-타입 및 제2-타입 스트랩 셀을 제외한, 상기 제3-타입 스트랩 셀에서 상기 소거 게이트에 전기적으로 결합되는 소거-게이트 스트랩 라인을 더 포함하고, 상기 제1, 제2 및 제3 높이는 상이한, 집적 칩.
  5. 제4항에 있어서,
    상기 제1 로우를 따라 연장되며 상기 제1 로우에서 상기 메모리 어레이의 셀을 부분적으로 규정하는 소스 라인을 포함하는 기판과,
    상기 제3 높이에서 상기 제1 로우를 따라 연장되며, 상기 제1-타입 및 제2-타입 스트랩 셀을 제외한, 상기 제3-타입 스트랩 셀에서 상기 소스 라인에 전기적으로 결합되는 소스-라인 스트랩 라인을 더 포함하는, 집적 칩.
  6. 제1항에 있어서, 상기 셀은 상기 제1 로우를 따라 이격된 복수의 제3-타입 스트랩 셀을 더 포함하고, 상기 집적 칩은,
    상기 제1 로우를 따라 연장되며 상기 제1 로우에서 상기 메모리 어레이의 셀을 부분적으로 규정하는 소스-라인 영역을 포함하는 기판과,
    상기 메모리 어레이보다 높은 제3 높이에서 상기 제1 로우를 따라 연장되며, 상기 제1-타입 및 제2-타입 스트랩 셀을 제외한, 상기 제3-타입 스트랩 셀에서 상기 소스-라인 영역에 전기적으로 결합되는 소스-라인 스트랩 라인을 더 포함하고, 상기 제1, 제2 및 제3 높이는 상이한, 집적 칩.
  7. 제6항에 있어서, 상기 워드-라인 스트랩 라인은 상기 제1 로우를 따라 제1 빈도로 반복되는 복수의 제1 위치에서 상기 워드 라인에 전기적으로 결합되고, 상기 소스-라인 스트랩 라인은 상기 제1 로우를 따라 제2 빈도로 반복되는 복수의 제2 위치에서 상기 소스-라인 영역에 전기적으로 결합되며, 상기 제1 빈도는 상기 제2 빈도보다 크고, 상기 제2 빈도의 정수배인, 집적 칩.
  8. 제1항에 있어서, 상기 셀은 상기 메모리 어레이의 제1 컬럼을 따라 이격된 복수의 메모리 셀을 포함하고, 상기 집적 칩은,
    상기 메모리 어레이보다 높은 제3 높이에서 상기 제1 컬럼을 따라 연장되며 상기 메모리 셀에 전기적으로 결합되는 비트 라인을 더 포함하며, 상기 제1, 제2 및 제3 높이는 상이한, 집적 칩.
  9. 집적 칩에 있어서,
    제1 로우를 포함하는 복수의 로우 및 복수의 컬럼에서 복수의 셀을 포함하는 메모리 어레이와,
    상기 제1 로우를 따라 연장되며 상기 제1 로우에서 상기 메모리 어레이의 셀을 부분적으로 규정하는, 소거 게이트 및 제어 게이트와,
    상기 메모리 어레이보다 높은 제1 높이에서 상기 제1 로우를 따라 연장되며, 상기 제1 로우를 따라 복수의 제1 위치에서 상기 소거 게이트에 전기적으로 결합되는 소거-게이트 스트랩 라인과,
    상기 메모리 어레이보다 높고, 상기 제1 높이와는 상이한 제2 높이에서 상기 제1 로우를 따라 연장되며, 상기 제1 로우를 따라 복수의 제2 위치에서 상기 제어 게이트에 전기적으로 결합되는 제어-게이트 스트랩 라인
    을 포함하는 집적 칩.
  10. 집적 칩을 형성하는 방법에 있어서,
    제어-게이트 길이를 따라 연장되는 제어 게이트를 형성하는 단계로서, 상기 제어 게이트는 상기 제어-게이트 길이를 따라 이격되는 복수의 제1-타입 스트랩 셀 및 복수의 메모리 셀을 부분적으로 규정하는, 상기 제어 게이트 형성 단계와,
    상기 제어 게이트를 덮는 게이트층을 퇴적하는 단계와,
    상기 제어 게이트와 평행하게 연장되며 상기 메모리 셀과 상기 제1-타입 스트랩 셀을 부분적으로 규정하는 워드 라인 및 소거 게이트를 형성하도록 상기 게이트층을 패터닝하는 단계로서, 상기 제어 게이트는 상기 워드 라인 및 소거 게이트 사이에 있으며 상기 워드 라인 및 소거 게이트에 접하는, 상기 게이트층 패터닝 단계와,
    상기 제어 게이트 및 워드 라인 상에 복수의 제어-게이트 컨택 비아 및 복수의 워드-라인 컨택 비아를 각각 형성하는 단계
    를 포함하고, 상기 제어-게이트 컨택 비아 및 워드-라인 컨택 비아는 상기 메모리 셀을 제외한, 상기 제1-타입 스트랩 셀에 있는, 집적 칩 형성 방법.
KR1020190070179A 2018-09-27 2019-06-13 매립형 메모리용 스트랩-셀 아키텍처 KR102269802B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862737274P 2018-09-27 2018-09-27
US62/737,274 2018-09-27
US16/364,405 2019-03-26
US16/364,405 US10943913B2 (en) 2018-09-27 2019-03-26 Strap-cell architecture for embedded memory

Publications (2)

Publication Number Publication Date
KR20200036706A true KR20200036706A (ko) 2020-04-07
KR102269802B1 KR102269802B1 (ko) 2021-06-29

Family

ID=69946482

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190070179A KR102269802B1 (ko) 2018-09-27 2019-06-13 매립형 메모리용 스트랩-셀 아키텍처

Country Status (4)

Country Link
US (2) US10943913B2 (ko)
KR (1) KR102269802B1 (ko)
CN (1) CN110957326B (ko)
TW (1) TWI730421B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019112410A1 (de) 2018-09-27 2020-04-02 Taiwan Semiconductor Manufacturing Co. Ltd. Bauelementbereich-Layout für eingebetteten Flash-Speicher
US10861553B2 (en) 2018-09-27 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Device-region layout for embedded flash
KR20210016214A (ko) * 2019-08-02 2021-02-15 삼성전자주식회사 반도체 장치
US11239245B2 (en) * 2019-08-30 2022-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Etch method for opening a source line in flash memory
CN111341776B (zh) * 2020-03-18 2023-11-14 上海华虹宏力半导体制造有限公司 存储器及其形成方法、存储器单元阵列及其驱动方法
CN113539333A (zh) 2020-04-17 2021-10-22 硅存储技术股份有限公司 在源极线下拉电路中使用带状单元的非易失性存储器***
DE102020127831A1 (de) * 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Speicherarray-gatestrukturen
US11404091B2 (en) * 2020-06-19 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array word line routing
US11594645B1 (en) * 2021-08-31 2023-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor and method for manufacturing the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060000741A (ko) * 2004-06-29 2006-01-06 삼성전자주식회사 스트랩 영역을 갖는 비휘발성 반도체 메모리 소자 및 그제조방법
US7495958B2 (en) * 2006-11-06 2009-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Program and erase methods and structures for byte-alterable flash memory
US20150213898A1 (en) * 2014-01-27 2015-07-30 Silicon Storage Technololgy, Inc. Byte Erasable Non-volatile Memory Architecture And Method Of Erasing Same
KR20170015074A (ko) * 2015-07-30 2017-02-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 스트랩 셀들을 갖는 메모리 어레이
KR20170081689A (ko) * 2014-11-12 2017-07-12 실리콘 스토리지 테크놀로지 인크 가상 접지 비휘발성 메모리 어레이

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7061801B1 (en) * 2001-04-20 2006-06-13 Samsung Electronics Co., Ltd. Contactless bidirectional nonvolatile memory
US8947902B2 (en) * 2012-03-06 2015-02-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory and method of making the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060000741A (ko) * 2004-06-29 2006-01-06 삼성전자주식회사 스트랩 영역을 갖는 비휘발성 반도체 메모리 소자 및 그제조방법
US7495958B2 (en) * 2006-11-06 2009-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Program and erase methods and structures for byte-alterable flash memory
US20150213898A1 (en) * 2014-01-27 2015-07-30 Silicon Storage Technololgy, Inc. Byte Erasable Non-volatile Memory Architecture And Method Of Erasing Same
KR20170081689A (ko) * 2014-11-12 2017-07-12 실리콘 스토리지 테크놀로지 인크 가상 접지 비휘발성 메모리 어레이
KR20170015074A (ko) * 2015-07-30 2017-02-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 스트랩 셀들을 갖는 메모리 어레이

Also Published As

Publication number Publication date
CN110957326A (zh) 2020-04-03
US10943913B2 (en) 2021-03-09
KR102269802B1 (ko) 2021-06-29
US11552087B2 (en) 2023-01-10
US20210183875A1 (en) 2021-06-17
TWI730421B (zh) 2021-06-11
CN110957326B (zh) 2022-09-06
US20200105775A1 (en) 2020-04-02
TW202021048A (zh) 2020-06-01

Similar Documents

Publication Publication Date Title
KR102269802B1 (ko) 매립형 메모리용 스트랩-셀 아키텍처
US10026611B2 (en) Semiconductor devices
US9412752B1 (en) Reference line and bit line structure for 3D memory
US8574992B2 (en) Contact architecture for 3D memory array
US8993429B2 (en) Interlayer conductor structure and method
US8203187B2 (en) 3D memory array arranged for FN tunneling program and erase
US8437192B2 (en) 3D two bit-per-cell NAND flash memory
US9269660B2 (en) Multilayer connection structure
US8154128B2 (en) 3D integrated circuit layer interconnect
US11678494B2 (en) Memory layout for reduced line loading
CN111092153B (zh) 集成芯片及其形成方法
US20210366922A1 (en) Semiconductor device and manufacturing method thereof
TW201715705A (zh) 記憶體元件及其製作方法
US6809366B2 (en) Non-volatile semiconductor memory device
US11785770B2 (en) Strap-cell architecture for embedded memory
US20090184364A1 (en) Non-volatile semiconductor storage device and method of manufacturing the same
KR102556380B1 (ko) 메모리 셀 영역을 넓힌 구조의 3차원 플래시 메모리
KR102059148B1 (ko) 매몰형 중간 배선층을 포함하는 3차원 플래시 메모리 및 그 제조 방법
JP2007180241A (ja) 不揮発性半導体メモリ及びその製造方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant