KR20200030415A

KR20200030415A - 표시장치

Info

Publication number: KR20200030415A
Application number: KR1020180109260A
Authority: KR
Inventors: 박원근; 조한영; 김재우; 홍영택; 장건
Original assignee: 엘지디스플레이 주식회사
Priority date: 2018-09-12
Filing date: 2018-09-12
Publication date: 2020-03-20

Abstract

본 발명은 표시장치에 관한 것으로, 이 표시장치의 서브 픽셀들 각각은 제1 스캔 신호에 따라 제어되는 제1 스위치 소자, 제2 스캔 신호에 따라 제어되는 제2 스위치 소자, 제3 스캔 신호에 따라 제어되는 제3 스위치 소자, 발광 제어 신호에 따라 제어되는 제4 스위치 소자, 발광 소자, 상기 발광 소자를 구동하는 구동 소자, 및 상기 구동 소자에 연결된 커패시터를 포함한 픽셀 회로를 포함한다. 상기 제3 스캔 신호의 펄스가 상기 제1 및 제2 스캔 신호들의 펄스 보다 앞서 발생되거나 상기 제2 스캔 신호의 펄스와 중첩되어 입력 영상이 재현되기 시작하는 첫 번째 프레임 기간의 화면 밝기가 비정상적으로 상승하는 현상이 개선될 수 있다. .

Description

표시장치{DISPLAY DEVICE}

본 발명은 픽셀들 각각에 발광 소자와, 발광 소자를 구동하기 위한 구동 소자가 배치된 표시장치에 관한 것이다.

전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 대별된다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다.

유기 발광 표시장치는 OLED와 같은 자발광 소자를 이용하여 입력 영상을 재현한다. OLED는 애노드(Anode) 및 캐소드(Cathode)와, 그 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)으로 이루어진다. OLED의 애노드와 캐소드에 전원전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자를 형성하여 발광층(EML)으로부터 가시광을 방출할 수 있다.

유기 발광 표시장치의 픽셀들 각각은 OLED를 구동하기 위한 구동 소자와 스위치 소자를 포함한다. 구동 소자와 스위치 소자는 트랜지스터로 구현될 수 있다. 스위치 소자에 인가되는 게이트 신호로 인한 킥백(kickback)으로 인하여 구동 소자의 게이트-소스간 전압(Vgs)이 변할 수 있다. 이로 인하여, 유기 발광 표시장치에 전원이 인가되어 입력 영상이 화면 상에 재현되기 시작하는 첫 번째 프레임 기간(frame period)에서 화면 밝기가 비정상적으로 상승한 후에 두 번째 프레임 기간부터 화면 밝기가 안정화될 수 있다.

본 발명은 입력 영상이 재현되기 시작하는 첫 번째 프레임 기간의 화면 밝기가 비정상적으로 상승하는 현상을 방지할 수 있는 표시장치를 제공한다.

본 발명의 표시장치는 데이터 라인들과 게이트 라인들이 교차되고 각각 다수의 서브 픽셀들이 배치된 다수의 픽셀 라인들을 포함한 표시패널을 포함한다. 상기 서브 픽셀들 각각은 고전위 전원 전압, 상기 고전위 전원 전압 보다 낮은 저전위 전원 전압, 상기 고전위 전원 전압과 상기 저전위 전원 전압 사이의 기준 전압을 공급 받는다. 상기 서브 픽셀들 각각은 제1 스캔 신호에 따라 제어되는 제1 스위치 소자, 제2 스캔 신호에 따라 제어되는 제2 스위치 소자, 제3 스캔 신호에 따라 제어되는 제3 스위치 소자, 발광 제어 신호에 따라 제어되는 제4 스위치 소자, 발광 소자, 상기 발광 소자를 구동하는 구동 소자, 및 상기 구동 소자에 연결된 커패시터를 포함한 픽셀 회로를 포함한다.

상기 구동 소자는 게이트, 제1 전극, 및 제2 전극을 포함한다.

상기 제1 스위치 소자는 상기 제1 스캔 신호에 응답하여 상기 기준 전압을 상기 구동 소자의 게이트와 상기 커패시터에 공급한다.

상기 제2 스위치 소자는 상기 제2 스캔 신호에 응답하여 데이터 라인을 상기 구동 소자의 제2 전극에 연결한다.

상기 제3 스위치 소자는 상기 제3 스캔 신호에 응답하여 상기 기준 전압 또는 상기 저전위 전원 전압을 상기 발광 소자의 애노드에 인가한다.

상기 제3 스캔 신호의 펄스가 상기 제1 및 제2 스캔 신호들의 펄스 보다 앞서 발생되거나 상기 제2 스캔 신호의 펄스와 중첩된다.

본 발명은 발광 소자의 초기화 타이밍을 정의하는 제3 스캔 신호를 데이터 프로그래밍 전에 턴-온시키거나 데이터 프로그래밍(Data programming) 기간을 정의하는 제2 스캔 신호와 중첩되게 한다. 따라서, 본 발명은 제3 스캔 신호 전압이 변할 때 구동 소자의 게이트-소스간 전압 변동을 최소화하여 입력 영상이 재현되기 시작하는 첫 번째 프레임 기간의 화면 밝기가 비정상적으로 상승하는 현상을 방지할 수 있다.

도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2는 노말 구동 모드와 저소비 전력 모드에서 픽셀들의 구동 주파수를 보여 주는 도면이다.
도 3은 서브 픽셀에 연결된 센싱 경로를 보여 주는 도면이다.
도 4 및 도 5는 본 발명의 실시예에 따른 픽셀 회로를 보여 주는 회로도들이다.
도 6은 제3 스캔 신호가 제2 스캔 신호 후에 게이트 온 전압으로 반전되는 예를 보여 주는 파형도이다.
도 7은 본 발명의 제1 실시예에 따른 픽셀 회로의 구동 방법을 보여 주는 파형도이다.
도 8은 본 발명의 제2 실시예에 따른 픽셀 회로의 구동 방법을 보여 주는 파형도이다.
도 9는 게이트 구동회로가 화면 밖의 양측에 배치된 표시장치의 일 예를 보여 주는 도면이다.
도 10 내지 도 11b는 본 발명의 제1 및 제2 실시예에 따른 픽셀 회로의 구동 방법이 도 9와 같은 표시장치에서 적용되는 예를 보여 주는 파형도들이다.
도 12a 및 도 12b는 도 8에 도시된 픽셀 회로의 구동 방법에 대한 시뮬레이션(simulation) 결과를 보여 주는 도면들이다.
도 13은 본 발명의 센싱 모드와 구동 모드에서 픽셀 회로의 구동 방법을 보여 주는 파형도이다.
도 14는 센싱 모드에서 데이터 프로그래밍과 센싱 동작에서 픽셀 회로에 흐르는 전류를 보여 주는 회로도이다.
도 15는 표시장치의 1 프레임 기간을 상세히 보여 주는 파형도이다.
도 16 및 도 17은 순차 스캔 과정 중에 표시패널의 픽셀 라인들이 실시간 센싱되는 예를 보여 주는 도면들이다.
도 18 내지 도 26은 본 발명의 표시장치에서 픽셀 회로가 형성되는 TFT 어레이 기판 구조를 보여 주는 단면도들이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

본 명세서 상에서 언급된 "구비한다", "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다.

구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다. 특허청구범위는 필수 구성 요소를 중심으로 기재되기 때문에 특허청구범위의 구성 요소 명칭 앞에 붙은 서수와 실시예의 구성 요소 명칭 앞에 붙은 서수가 일치되지 않을 수 있다.

이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.

본 명세서의 픽셀 회로 각각은 다수의 트랜지스터들을 포함한다. 트랜지스터는 MOSFET(Metal-Oxide-Semiconductor FET) 구조의 TFT(Thin film transistor)로 구현될 수 있다. 또한, 트랜지스터는 산화물 반도체를 포함한 Oxide TFT 또는 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 TFT로 구현될 수 있으며, n 채널 트랜지스터 또는 p 채널 트랜지스터로 구현될 수 있다. 픽셀 회로 각각에서 n 채널 트랜지스터와 p 채널 트랜지스터를 포함할 수 있다.

MOSFET는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. MOSFET 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 MOSFET에서 캐리어가 외부로 나가는 전극이다. MOSFET에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 MOSFET(NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. p 채널 MOSFET(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, MOSFET의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 MOSFET의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.

본 발명의 표시장치는 데이터 신호를 데이터 라인들에 공급하는 데이터 구동회로, 게이트 신호(또는 스캔 신호)를 게이트 라인들(또는 스캔 라인들)에 공급하는 게이트 구동회로 등을 포함하여 입력 영상의 픽셀 데이터를 픽셀들에 기입하는 표시패널 구동회로를 포함한다. 게이트 구동회로는 화면을 구성하는 픽셀 회로의 회로 소자들과 함께 동일 기판 상에 직접 형성될 수 있다. 이하에서, 픽셀 어레이의 회로 소자들과 함께 표시패널의 기판 상에 직접 형성되는 게이트 구동회로를 “GIP 회로”로 칭하기로 한다.

GIP 회로로부터 출력되는 게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙한다. 게이트 온 전압은 TFT의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압은 TFT의 문턱 전압 보다 낮은 전압으로 설정된다. TFT는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 따라 턴-오프(turn-off)된다.

이하, 첨부된 도면을 참조하여 본 명세서의 다양한 실시예들을 상세히 설명한다. 이하의 실시예들에서, 표시장치는 유기 발광 표시장치를 중심으로 설명되지만 이에 한정되지 않는다는 것에 주의하여야 한다. 예를 들어, 픽셀 회로가 초기화 단계와 데이터 프로그래밍 단계로 나뉘어 구동되는 표시장치라면 본 발명의 구동 방법이 적용될 수 있을 것이다.

도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다. 도 2는 노말 구동 모드와 저소비 전력 모드에서 픽셀들의 구동 주파수를 보여 주는 도면이다.

도 1 및 도 2를 참조하면, 본 명세서의 실시예에 따른 표시장치는 표시패널(100)과, 표시패널 구동 회로를 포함한다.

표시패널(100)은 입력 영상이 재현되는 화면(AA)을 포함한다. 화면(AA)은 입력 영상의 픽셀 데이터가 표시되는 픽셀 어레이를 포함한다. 픽셀 어레이는 다수의 데이터 라인들(DL), 데이터 라인들(DL)과 교차되는 다수의 게이트 라인들(GL), 및 다수의 픽셀들을 포함한다. 표시패널(100)은 도 3 및 도 4에 도시된 Vref 라인(103), VDD 라인(104), 및 VSS 전극(105) 등을 더 포함할 수 있다.

픽셀들은 데이터 라인들(DL)과 게이트 라인들(GL)에 의해 정의된 매트릭스 형태로 화면(AA) 상에 배치될 수 있다. 픽셀들은 매트릭스 형태 이외에도 동일한 색을 발광하는 픽셀을 공유하는 형태, 스트라이프 형태, 다이아몬드 형태 등 화면(AA) 상에 다양한 방법으로 배치될 수 있다.

픽셀들 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수도 있다. 서브 픽셀들(101) 각각은 동일한 픽셀 회로를 포함한다.

픽셀 회로는 도 4 및 도 5에 도시된 바와 같이 발광 소자, 구동 소자, 하나 이상의 스위치 소자, 및 커패시터를 포함할 수 있다. 구동 소자와 스위치 소자는 TFT로 구현될 수 있다. 픽셀 회로는 데이터 라인(DL)과 게이트 라인(GL)에 연결된다. 도 1에서 원 안에 표시된 "D1~D3"은 데이터 라인들이고, "Gn-2~Gn"은 게이트 라인들이다. 서브 픽셀들(101)은 동일한 픽셀 회로를 포함할

표시패널(100) 상에 터치 센서들이 배치될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱되거나 픽셀들을 통해 센싱될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널(100)의 화면(AA) 상에 배치되거나 픽셀 어레이에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다.

표시패널 구동회로는 데이터 구동부(110)와 GIP 회로(120)를 포함한다. 표시패널 구동회로는 타이밍 콘트롤러(Timing controller, TCON)(130)의 제어 하에 입력 영상의 픽셀 데이터를 표시패널(100)의 픽셀들에 기입(write)한다.

표시패널 구동회로는 저속 구동 모드(Low refresh driving mode, Tlrr)로 동작할 수 있다. 저속 구동 모드(Tlrr)는 입력 영상을 분석하여 입력 영상이 미리 설정된 프레임 개수 만큼 변화가 없는 정지 영상일 때 표시장치의 소비 전력을 줄이기 위하여 설정될 수 있다. 저속 구동 모드(Tlrr)는 정지 영상의 픽셀 데이터가 일정 시간 이상 입력될 때 픽셀들의 리프레쉬 레이트(Refresh rate)를 낮춤으로써 픽셀들의 데이터 기입 주기를 길게 제어하여 소비 전력을 줄일 수 있다. 저속 구동 모드(Tlrr)는 정지 영상이 입력될 때에 한정되지 않는다. 예컨대, 표시장치가 대기 모드로 동작하거나 사용자 명령이나 입력 영상이 소정 시간 이상 표시패널 구동 회로에 입력되지 않을 때 표시패널 구동회로는 저속 구동 모드로 동작할 수 있다.

데이터 구동부(110)는 노말 구동 모드(Normal driving mode, Tnor)에서 매 프레임 마다 타이밍 콘트롤러(130)로부터 수신되는 입력 영상의 픽셀 데이터(V-DATA)를 데이터 전압으로 변환한 후, 그 데이터 전압을 데이터 라인들(DL)에 공급한다. 여기서, 입력 영상의 픽셀 데이터는 디지털 비디오 데이터(DATA)이다. 데이터 구동부(110)는 디지털 아날로그 컨버터(Digital to Analog Converter, 이하 "DAC"라 함)를 이용하여 픽셀 데이터를 감마 보상 전압으로 변환함으로써 픽셀 데이터(V-DATA)의 데이터 전압을 발생한다. 데이터 전압은 데이터 라인들(DL)에 공급되어 스위치 소자를 통해 서브 픽셀들(101)의 픽셀 회로에 인가된다. 저속 구동 모드(Low refresh driving mode, Tlrr)에서 타이밍 콘트롤러(130)의 제어 하에 데이터 구동부(110)의 구동 주파수가 낮아진다.

데이터 구동부(110)는 노말 구동 모드(Tnor)에서 매 프레임 기간 마다 입력 영상의 데이터 전압을 출력한다. 데이터 구동부(110)는 저속 구동 모드(Tlrr)에서 소정의 주기 단위로 픽셀 데이터(V-DATA)를 기입하여 픽셀들의 데이터 업데이트 주기를 낮춘다. 저속 구동 모드(Tlrr)의 1 주기는 다수의 프레임 기간을 포함한다. 데이터 구동부(110)는 저속 구동 모드(Tlrr)의 1 주기 마다 첫 번째 프레임 기간에 출력 채널들 각각을 통해 픽셀 데이터(V-DATA)의 데이터 전압을 출력하고 나머지 프레임 기간에 데이터 전압을 출력하지 않고 출력 채널들을 개방(open) 또는 플로팅(floating)한다. 따라서, 저속 구동 모드에서 데이터 구동부(110)의 구동 주파수와 소비 전력이 노말 구동 모드 보다 낮아질 수 있다.

GIP 회로(120)는 표시패널(100)에서 영상이 표시되지 않는 화면 밖의 베젤 영역(BZ)에 형성될 수 있다. GIP 회로(120)는 타이밍 콘트롤러(130)의 제어 하에 게이트 신호를 출력하여 게이트 라인들(GL)을 통해 데이터 전압이 충전되는 픽셀 라인을 선택한다. 화면의 1 로 라인(row line) 방향(x축 방향)을 따라 배열되는 서브 픽셀들(101)이 1 픽셀 라인에 배치된다. 화면(AA)의 해상도가 N*M일 때 이 화면(AA)은 N 개의 컬럼 라인(column line)과 M 개의 로 라인을 포함할 수 있다. 따라서, 화면(AA)의 해상도가 N*M일 때 이 화면(AA)은 M 개의 픽셀 라인들을 포함한다.

GIP 회로(120)는 하나 이상의 시프트 레지스터(Shift register)를 이용하여 게이트 신호를 출력하고 그 게이트 신호를 시프트한다. GIP 회로(120)는 저속 구동 모드에서 타이밍 콘트롤러(130)의 제어 하에 구동 주파수가 낮아질 수 있다. 따라서, 게이트 구동부(120)의 구동 주파수와 소비 전력이 노말 구동 모드 보다 낮아진다.

GIP 회로(120)로부터 출력되는 게이트 신호는 하나 이상의 스캔 신호와 발광 제어 신호(이하, “EM 신호”라 함)을 포함할 수 있다. 이 경우, GIP 회로(120)는 스캔 신호를 시프트하는 GIP 회로와, EM 신호를 시프트하는 GIP 회로로 나뉘어질 수 있다. 픽셀 회로들 각각에 하나 이상의 스캔 신호와 EM 신호가 인가된다.

타이밍 콘트롤러(130)는 호스트 시스템으로부터 입력 영상의 픽셀 데이터(V-DATA)와, 픽셀 데이터(V-DATA)와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭 신호(DCLK) 및 데이터 인에이블신호(DE) 등을 포함한다. 데이터 인에이블신호(DE)를 카운트하는 방법으로 수직 동기신호(Vsyc)와 수평 동기신호(Hsync)가 생성될 수도 있다.

호스트 시스템은 TV(Television), 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터, 모바일 기기, 웨어러블(wearable) 기기 중 어느 하나일 수 있다. 모바일 기기와 웨어러블 기기에서 데이터 구동부(110), 타이밍 콘트롤러(130), 레벨 시프터(Level shifter, 140) 등은 하나의 드라이브 IC에 집적될 수 있다. 타이밍 콘트롤러(130)는 표시패널 구동회로(110, 120)의 구동 주파수를 낮추는 저속 구동 제어 모듈을 포함할 수 있다.

타이밍 콘트롤러(130)는 노말 구동 모드(Tnor)에서 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수×i(i는 0 보다 큰 양의 정수) Hz의 프레임 주파수로 표시패널 구동부(110, 120)의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다.

타이밍 콘트롤러(130)는 저속 구동 모드(Tlrr)에서 표시패널 구동 회로(110, 120)의 구동 주파수를 낮춘다. 예를 들어, 타이밍 콘트롤러(130)는 저속 구동의 1 주기를 1 초(sec)로 설정하여 초(sec) 당 픽셀들에 데이터가 1회 기입되도록 표시패널 구동 회로의 구동 주파수를 1 Hz 수준으로 낮출 수 있다. 저속 구동 모드의 주파수는 1 Hz에 한정되지 않는다. 따라서, 표시패널(100)의 픽셀들은 저속 구동 모드(Tlrr)에서 화면 상에 표시되는 영상이 지워지지 않도록 대부분의 시간 동안 새로운 데이터 전압을 충전하지 않고 서브 픽셀들(101) 각각에서 커패시터에 충전된 데이터 전압을 유지(hold)한다.

타이밍 콘트롤러(130)는 호스트 시스템으로부터 수신된 타이밍 신호(Vsync, Hsync, DE)를 바탕으로서 데이터 구동부(110)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어 신호(DDC), 및 GIP 회로(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호(GDC)를 발생한다. 데이터 타이밍 제어 신호(DDC)는 픽셀 데이터의 bit를 샘플링하기 위한 클럭과, 데이터 출력 타이밍을 정의하는 소스 출력 인에이블 신호(Source Output Enable, SOE) 등을 포함할 수 있다. 게이트 타이밍 제어신호(GDC)는 스타트 펄스(Gate Start Pulse, VST), 게이트 시프트 클럭(Gate Shift Clock, CLK) 등을 포함할 수 있다. 스타트 펄스(VST)는 매 프레임 기간마다 프레임 기간의 초기에 1회 발생되어 GIP 회로(120)에 입력된다. 스타트 펄스(VST)는 매 프레임 기간 마다 GIP 회로(120)의 스타트 타이밍을 제어한다. 게이트 시프트 클럭(CLK)은 GIP 회로(120)로부터 출력되는 게이트 신호의 시프트 타이밍(shift timing)을 정의한다.

타이밍 콘트롤러(130)는 저속 구동 모드(Tlrr)에 맞게 데이터 타이밍 제어 신호(DDC)와 게이트 타이밍 제어 신호(GDC)를 발생한다. 예를 들어, 데이터 구동부(110)와 GIP 회로(120)는 타이밍 콘트롤러(130)의 제어 하에 저속 구동 모드(Tlrr)의 1 주기 마다 첫 번째 프레임 기간에 데이터 전압과 게이트 신호를 출력한 후에 두 번째 프레임 기간부터 출력을 방생하지 않는다.

레벨 시프터(140)는 타이밍 콘트롤러(130)로부터 출력된 게이트 타이밍 제어 신호(GDC)의 전압을 게이트 온 전압과 게이트 오프 전압으로 변환하여 GIP 회로(120)에 공급한다. 게이트 타이밍 제어 신호(GDC)의 로우 레벨 전압(low level voltage)을 게이트 로우 전압(VGL)으로 변환되고, 게이트 타이밍 제어 신호(GDC)의 하이 레벨 전압(high level voltage)은 게이트 하이 전압(VGH)으로 변환된다.

유기 발광 표시장치의 서브 픽셀들 각각에서 구동 소자의 문턱 전압(Vth), 구동 소자의 전자 이동도(μ), 구동 소자의 온도 편차, OLED의 문턱 전압 등과 같은 서브 픽셀의 전기적 특성은 구동 전류(Ids)를 결정하는 팩터(factor)가 되므로 모든 픽셀들에서 동일해야 한다. 하지만, 픽셀 어레이의 공정 편차, 경시 변화 등 다양한 원인에 의해 픽셀들 간에 전기적 특성이 달라질 수 있다. 이러한 픽셀들의 전기적 특성 편차는 화질 저하와 수명 단축을 초래할 수 있다. 픽셀들의 열화를 줄이고 수명을 연장하기 위하여, 내부 보상 방법 또는 외부 보상 방법이 적용될 수 있다.

내부 보상 방법은 픽셀 회로 내에 배치된 보상 회로를 이용하여 구동 소자의 게이트-소스 간 전압을 샘플링하여, 서브 픽셀 구동 소자의 문턱 전압을 센싱하고 그 문턱 전압만큼 데이터 전압을 보상한다. 외부 보상 방법은 서브 픽셀에 연결된 센싱 경로를 통해 서브 픽셀의 전기적 특성에 따라 변하는 서브 픽셀의 전기적 특정을 센싱하고, 센싱 결과를 바탕으로 입력 영상의 픽셀 데이터를 변조함으로써 서브 픽셀의 전기적 특성 편차를 보상한다.

본 발명은 영상이 표시되는 프레임 기간의 버티컬 액티브(Vertical active) 구간 내에서 1 픽셀 라인 이상의 픽셀 라인들에서 구동 소자의 소스 전압을 센싱하여 구동 소자의 문턱 전압 편차, 온도 편차 등을 보상한다. 구동 소자의 소스 전압이 센싱되는 픽셀 라인의 위치는 다음 프레임 기간에서 변경되어 소정의 시간 내에 화면 내의 모든 픽셀 라인들이 센싱될 수 있다. 노말 구동 모드와 저소비 전력 모드 각각에서 센싱 모드가 설정될 수 있다. 센싱 모드에서, 데이터 구동부(110)는 센싱용 데이터전압을 발생하고, 그 센싱용 데이터 전압을 데이터 라인들(DL)을 통해 표시패널(100)의 화면(AA) 내에서 센싱될 픽셀 라인의 서브 픽셀들(101)에 공급하여 그 서브 픽셀들(101)의 전기적 특성을 실시간 센싱한다. 본 발명은 매 프레임 기간마다 센싱된 서브 픽셀들(101)의 전기적 특성 변화를 보상하기 위하여 입력 영상의 픽셀 데이터를 변조한다.

데이터 전압은 픽셀 데이터 전압과 센싱용 데이터 전압으로 나뉘어질 수 있다. 픽셀 데이터 전압은 전술한 바와 같이 입력 영상의 픽셀 데이터의 전압이고, 센싱용 데이터 전압은 입력 영상의 데이터와 무관하게 미리 설정되어 구동 소자의 게이트와 커패시터의 전압을 미리 설정된 전압으로 충전하기 위한 전압이다. 센싱용 데이터 전압은 센싱 모드에서 매 프레임 기간 마다 선택된 센싱될 픽셀 라인(이하, “특정 픽셀 라인”이라 함)의 픽셀 회로들에 인가되는 데이터 전압이다.

타이밍 콘트롤러(130)의 레지스터(register)에 미리 설정된 센싱용 디지털 데이터가 저장된다. 타이밍 콘트롤러(130)는 입력 영상의 픽셀 데이터에 센싱용 디지털 데이터를 삽입한 데이터를 데이터 구동부(110)로 전송한다. 센싱용 디지털 데이터는 타이밍 콘트롤러(130)에 의해 매 프레임 데이터마다 특정 픽셀 라인의 서브 픽셀들(101)에 기입될 픽셀 데이터에 삽입되어 데이터 구동부(110)로 전송된다. 따라서, 데이터 구동부(110)는 입력 영상의 픽셀 데이터가 표시되는 수평 기간마다 픽셀 데이터의 데이터 전압을 출력하고, 특정 픽셀 라인에 해당하는 수평 기간에 센싱용 데이터 전압을 출력한다.

GIP 회로(120)는 타이밍 콘트롤러(130)의 제어 하에 매 프레임 기간마다 버티컬 액티브 구간 내에서 특정 픽셀 라인까지 일정한 시프트 타이밍으로 게이트 신호를 시프트한 후에 특정 픽셀 라인에 도달할 때 센싱에 필요한 시간을 확보하기 위하여 게이트 신호를 일시적으로 홀딩(holding)한다. 이어서, GIP 회로(120)는 특정 픽셀 라인에 게이트 신호를 공급한 다음, 다시 일정한 시프트 타이밍으로 나머지 게이트 라인들에 공급되는 게이트 신호를 순차적으로 공급한다.

도 3은 서브 픽셀에 연결된 센싱 경로를 보여 주는 도면이다.

도 3을 참조하면, 데이터 구동부(110)는 센싱 경로에 연결된 센싱부(22)와 데이터 전압 발생부(23)를 포함한다. 데이터 전압 발생부는 DAC와 제1 스위치 소자(SW1)를 포함한다. 센싱 경로는 서브 픽셀(101)에 연결된 데이터 라인(102 또는 103), 제2 스위치 소자(SW2), 샘플 앤 홀드 회로(Sample & hold circuit, SH), 아날로그-디지털 변환기(Analog to Digital Convertor, 이하 “ADC”라 함) 등을 포함한다.

데이터 전압 발생부(23)는 제1 스위치 소자(SW1)가 턴-온되는 데이터 프로그래밍 단계에서 DAC로부터 출력된 데이터 전압을 도시하지 않은 출력 버퍼(output buffer)와 제2 스위치 소자(SW1)를 통해 데이터 라인(102)에 공급한다. 데이터 전압에 동기되는 게이트 신호가 게이트 라인(104)에 공급될 때 서브 픽셀(101)에 데이터 전압이 공급된다. 데이터 전압은 데이터 프로그래밍 단계에서 픽셀 회로에 인가되는 픽셀 데이터 전압과 센싱 모드에서 픽셀 회로에 인가되는 센싱용 데이터 전압으로 나뉘어진다.

센싱부(22)는 데이터 라인(102)을 통해 서브 픽셀(101)에 연결된다. 센싱부(22)는 구동 소자의 소스와 발광 소자 사이의 노드 상의 전압 또는 전류를 센싱한다. 제2 스위치 소자(SW2)는 특정 픽셀 라인이 센싱될 때 턴-온되어 데이터 라인(102)을 샘플 앤 홀드회로(SH)에 연결한다.

샘플 앤 홀드회로(SH)는 데이터 라인(102)으로부터의 전하를 적분기에 축적하고 적분기의 출력 전압을 샘플링하여 ADC에 공급한다. ADC는 샘플 앤 홀드 회로(SH)로부터 입력된 전압을 디지털 데이터 즉, 센싱 결과 데이터(S-DATA)로 변환한다. 센싱 결과 데이터(S-DATA)는 구동 소자의 소스 노드 상의 전류/전압으로 측정될 수 있는 서브 픽셀들(101) 각각의 전기적 특성 예를 들면, 구동 소자의 문턱 전압, 구동 소자의 이동도, 구동 소자의 온도 편차, OLED의 문턱 전압 등을 디지털 값으로 나타낸다. 센싱부(22)는 공지된 전압 센싱 회로 또는 전류 센싱 회로로 구현될 수 있다. 센싱부(22)로부터 출력된 센싱 결과 데이터(S-DATA)는 타이밍 콘트롤러(130)로 전송된다.

타이밍 콘트롤러(130)는 센싱부(22)로부터의 센싱 결과 데이터(S-DATA)를 바탕으로 입력 영상의 픽셀 데이터를 변조하여 데이터 구동부(110)로 전송하여 서브 픽셀의 전기적 특성 편차를 픽셀 데이터로 보상한다. 타이밍 콘트롤러(130)의 로직부(Logic part)는 서브 픽셀들 각각의 센싱 결과에 따라 룩업 테이블(Look up table)에 설정된 보상값을 선택하고, 선택된 보상값을 입력 영상의 비디오 데이터(V-DATA)에 가산하거나 곱함으로써 픽셀 데이터(V-DATA)를 변조할 수 있다.

본 발명은 픽셀 데이터에 보상값(offset)을 가산함으로써 구동 소자 또는 OLED의 문턱 전압이 낮아지거나 구동 소자의 온도가 낮아질 때 발생되는 전기적 특성 변화를 보상할 수 있다. 본 발명은 픽셀 데이터에 보상값을 감산함으로써 구동 소자 또는 OLED의 문턱 전압이 높아지거나 구동 소자의 온도가 높아질 때 발생하는 전기적 특성을 보상할 수 있다. 또한, 본 발명은 픽셀 데이터에 보상값(gain)을 곱하여 구동 소자의 이동도 변화로 발생하는 전기적 특성을 보상할 수 있다.

룩업 테이블은 센싱 결과 데이터(S-DATA)와 입력 영상의 비디오 데이터(V-DATA)를 메모리 어드레스(memory address)로 입력 받아 그 어드레스에 저장된 보상값을 출력한다. 룩업 테이블에 미리 설정된 보상값은 구동 소자의 문턱 전압 보상값, OLED의 문턱 전압 보상값, 구동 소자의 온도 편차 보상값, 구동 소자의 이동도 보상값 중 하나 이상을 포함할 수 있다. 보상부(26)에 의해 변조된 픽셀 데이터(V-DATA)는 데이터 전압 생성부(23)로 전송된다. 변조된 픽셀 데이터(V-DATA)는 데이터 전압 생성부(23)에 의해 픽셀 데이터 전압으로 변환되어 데이터 라인(102)에 공급된다.

도 4 및 도 5는 본 발명의 픽셀 회로를 보여 주는 회로도들이다.

도 4를 참조하면, 픽셀 회로는 발광 소자(OLED), 구동 소자(DT), 커패시터(Cst), 다수의 스위치 소자들(S1, S2, S3, S4) 등을 포함한다.

픽셀 회로는 고전위 전원 전압(VDD), 저전위 전원 전압(VSS), 기준 전압(Vref) 등의 직류 전원을 공급 받는다. 또한, 픽셀 회로는 데이터 전압(Vdata), 제1 내지 제3 스캔 신호(SCAN1, SCAN2, SCAN3), 및 EM 신호(EM)를 입력 받는다.

제1 스캔 신호(SCAN1)의 펄스는 커패시터(Cst)와 데이터 프로그래밍 기간 동안 게이트 온 전압으로 발생된다. 데이터 프로그래밍 기간에 구동 소자(DT)의 게이트에 Vref가 인가되고 구동 소자(DT)의 소스에 데이터 전압(Vdata)이 인가되어 구동 소자(DT)의 Vgs가 설정된다. 제2 스캔 신호(SCAN2)의 펄스는 데이터 프로그래밍 기간 동안 게이트 온 전압으로 발생되어 데이터 프로그래밍 기간을 정의한다. 제3 스캔 신호(SCAN3)의 펄스는 발광 소자(OLED)의 초기화 타이밍을 제어한다. EM 신호(EM)의 펄스는 발광 소자(OLED)의 발광 시간을 정의한다.

구동 소자의 VDD는 Vref 및 VSS 보다 높은 전압이다. Vref는 VDD 보다 낮은 전압이고, VSS와 동일하거나 유사한 전압으로 설정될 수 있다. 일 예로, VDD = 4.5V, VSS = -4.0V, Vref = -1.5V으로 설정될 수 있으나 이에 한정되지 않는다. 한편, VGH = 9V, VGL = -8V로 설정될 수 있으나 이에 한정되지 않는다.

이 픽셀 회로는 상기 픽셀 회로는 제1 스위치 소자(S1), 구동 소자(DT), 및 커패시터(Cst) 사이의 제1 노드(n1)와, 구동 소자(DT), 커패시터(Cst), 제2 스위치 소자(S2), 및 제4 스위치 소자(S4) 사이의 제2 노드(n2)와, 제3 스위치 소자(S3), 제4 스위치 소자(S4), 및 발광 소자(OLED) 사이의 제3 노드(n3)를 더 포함한다.

발광 소자(OLED)는 애노드(Anode)와 캐소드(Cathode) 사이에 형성된 유기 화합물층을 포함한 OLED로 구현될 수 있다. 유기 화합물층은 정공주입층(HIL), 정공수송층(HTL), 발광층(EML), 전자수송층(ETL) 및 전자주입층(EIL) 등을 포함할 수 있으나 이에 한정되지 않는다. 발광 소자(OLED)의 캐소드는 VSS 전극(105)에 연결되고, 애노드는 제3 노드(n3)를 통해 구동 소자(DT)의 제2 전극에 연결된다.

구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 발광 소자(OLED)에 흐르는 전류를 조절하여 발광 소자(OLED)를 구동한다. 구동 소자(DT)는 VDD 라인(104)에 연결된 제1 전극, 제2 노드(n2)에 연결된 제2 전극, 및 제1 노드(n1)에 연결된 게이트를 포함한다. 제1 노드(n1)는 제1 스위치 소자(S1)의 제2 전극, 커패시터(Cst)의 제1 전극, 및 구동 소자(DT)의 게이트에 연결된다. 커패시터(Cst)는 구동 소자(DT)의 게이트와 제2 전극 사이에 연결되어 구동 소자(DT)의 Vgs를 충전한다. 제2 노드(n2)는 구동 소자(DT)의 제2 전극, 커패시터(Cst)의 제2 전극, 제2 스위치 소자(S2)의 제1 전극 및 제4 스위치 소자(S4)의 제1 전극에 연결된다.

제1 스위치 소자(S1)는 제1 스캔 신호(SCAN1)에 응답하여 턴-온(turn-on)되어 Vref 라인(103)으로부터의 기준 전압(Vref)을 제1 노드(n1)에 공급한다. 제1 스위치 소자(S1)는 제1 스캔 신호(SCAN1)가 인가되는 제1 게이트 라인(1041)에 연결된 게이트, 기준 전압(Vref)이 인가되는 Vref 라인(103)에 연결된 제1 전극, 및 제1 노드(n1)에 연결된 제2 전극을 포함한다. 제2 스위치 소자(S2)는 제2 스캔 신호(SCAN2)에 응답하여 턴-온되어 데이터 라인(102)을 제2 노드(n2)에 연결하여 데이터 전압(Vdata)을 제2 노드(n2)에 공급하거나 제2 노드(n2)의 상의 전압 또는 전류를 센싱부(22)에 공급한다. 제2 스위치 소자(S2)는 제2 스캔 신호(SCAN2)가 인가되는 제2 게이트 라인(1042)에 연결된 게이트, 제2 노드(n2)에 연결된 제1 전극, 및 데이터 라인(102)에 연결된 제2 전극을 포함한다. 제2 노드(n1)는 구동 소자(DT)의 제1 전극, 커패시터(Cst)의 제2 전극, 및 제3 스위치 소자(S3)의 제1 전극에 연결된다.

제3 스위치 소자(S3)는 제3 스캔 신호(SCAN3)에 응답하여 턴-온되어 제3 노드(n3)를 VSS 전극(105)에 연결한다. 제3 스위치 소자(S3)가 턴-온될 때 발광 소자(OLED)의 애노드와 캐소드가 VSS 전극(105)에 연결되어 발광 소자(OLED)의 애노드가 VSS로 초기화된다. 제3 스위치 소자(S3)는 제3 스캔 신호(SCAN3)가 인가되는 제3 게이트 라인(1043)에 연결된 게이트, VSS 전극(105)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다. 제3 노드(n3)는 발광 소자(OLED)의 애노드, 제3 스위치 소자(S3)의 제2 전극, 및 제4 스위치 소자(S4)의 제2 전극에 연결된다.

제3 스위치 소자(S3)는 다른 스캔 신호들과 분리된 제3 스캔 신호(SCAN3)에 의해 독립적으로 온/오프될 수 있다. 이로 인하여, 데이터 프로그래밍과는 별도로 제3 스캔 신호(SCAN3)의 펄스폭이 조절될 수 있기 때문에 발광 소자(OLED) 양단의 전압을 VSS로 초기화할 때 발광 소자 양단의 용량(Capacitance, Coled)을 고려하여 초기화 시간을 적절히 조절할 수 있다. 　

VSS 전극(105)은 표시패널(100) 내에 망(mesh) 형태로 형성되므로 화면 전체에서 픽셀들에 VSS를 균일하게 인가할 수 있어 화면 위치에 따라 서브 픽셀들의 VSS 편차가 거의 없다. 이에 비하여, Vref (또는 Vini)와 같은 기준 전압이 인가되는 배선은 표시패널(100)의 직선 배선으로 형성되어 있고, 기준 전압이 이 직선 배선의 일측 끝단으로만 인가되기 때문에 화면 위치에 따라 Vref의 편차가 나타날 수 있다. 따라서, 발광 소자(OLED)의 애노드를 VSS로 초기화하는 방법은 도 5와 같이 발광 소자(OLED)의 애노드를 Vref로 Vref로 초기화하는 방법에 비하여 화면(AA) 전체에서 발광 소자(OLED)의 애노드 전압을 더 균일하게 초기화할 수 있다.

제4 스위치 소자(S4)는 EM 신호(EM)에 응답하여 턴-온되어 제2 노드(n2)를 제3 노드(n3)에 연결한다. 제4 스위치 소자(S4)가 턴-온될 때 발광 소자(OLED)에 전류가 흐를 수 있다. 제4 스위치 소자(S4)는 EM 신호(EM)가 인가되는 제4 게이트 라인(1044)에 연결된 게이트, 제2 노드(n2)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.

도 4에 도시된 픽셀 회로는 구동 소자(DT)가 VDD 라인(104)에 직접 연결되어 구동 소자(DT)의 소스 전압 변동을 줄일 수 있고, 발광 소자(OLED)가 화면 전체에서 VSS로 균일하게 초기화될 수 있다.

도 5에 도시된 픽셀 회로는 도 4에 도시된 그 것과 비교할 때 구동 소자(DT), 제4 스위치 소자(S04) 및 발광 소자(OLED) 간의 연결 관계가 변경되고 OLED의 애노드 초기 전압이 변경되는 것에서 차이고 있다. 도 5에 도시된 픽셀 회로와 관련하여 도 4에 도시된 픽셀 회로와 실질적으로 동일한 구성 요소에 대하여는 상세한 설명을 생략하기로 한다.

도 5를 참조하면, 픽셀 회로는 발광 소자(OLED), 구동 소자(DT), 커패시터(Cst), 다수의 스위치 소자들(S01, S02, S03, S04) 등을 포함한다.

이 픽셀 회로는 제1 스위치 소자(S01), 구동 소자(DT), 및 커패시터(Cst) 사이의 제1 노드(n01)와, 구동 소자(DT)와 제4 스위치 소자(S04) 사이의 제2 노드(n02)와, 구동 소자(DT), 커패시터(Cst), 제2 스위치 소자(S02), 제3 스위치 소자(S03), 및 발광 소자(OLED) 사이의 제3 노드(n03)를 더 포함한다.

발광 소자(OLED)의 캐소드는 VSS 전극(105)에 연결되고, 애노드는 제3 노드(n3)를 통해 구동 소자(DT)의 제2 전극에 연결된다.

구동 소자(DT)는 Vgs에 따라 발광 소자(OLED)에 흐르는 전류를 조절하여 발광 소자(OLED)를 구동한다. 구동 소자(DT)는 제2 노드(n02) 에 연결된 제1 전극, 제3 노드(n3)에 연결된 제2 전극, 및 제1 노드(n01)에 연결된 게이트를 포함한다. 제1 노드(n01)는 제1 스위치 소자(S01)의 제2 전극, 커패시터(Cst)의 제1 전극, 및 구동 소자(DT)의 게이트에 연결된다. 제2 노드(n02)는 구동 소자(DT)의 제1 전극과 제4 스위치 소자(S04)의 제2 전극에 연결된다. 커패시터(Cst)는 제1 노드(n01)와 제3 노드(n03) 사이에 연결되어 구동 소자(DT)의 Vgs를 충전한다.

제1 스위치 소자(S01)는 제1 스캔 신호(SCAN1)에 응답하여 턴-온되어 Vref 라인(103)으로부터의 기준 전압(Vref)을 제1 노드(n01)에 공급한다.

제2 스위치 소자(S02)는 제2 스캔 신호(SCAN2)에 응답하여 턴-온되어 데이터 라인(102)을 제3 노드(n03)에 연결하여 데이터 전압(Vdata)을 제3 노드(n03)에 공급하거나 제3 노드(n03)의 상의 전압 또는 전류를 센싱부(22)에 공급한다. 제2 스위치 소자(S02)는 제2 게이트 라인(1042)에 연결된 게이트, 제3 노드(n03)에 연결된 제1 전극, 및 데이터 라인(102)에 연결된 제2 전극을 포함한다. 제3 노드(n02)는 구동 소자(DT)의 제1 전극, 커패시터(Cst)의 제2 전극, 제2 스위치 소자(S02)의 제2 전극, 및 제3 스위치 소자(S03)의 제2 전극에 연결된다.

제3 스위치 소자(S03)는 제3 스캔 신호(SCAN3)에 응답하여 턴-온되어 Vref 라인(103)을 제3 노드(n03)에 연결한다. 제3 스위치 소자(S03)는 제3 게이트 라인(1043)에 연결된 게이트, VSS 전극(105)에 연결된 제1 전극, 및 제3 노드(n03)에 연결된 제2 전극을 포함한다.

제4 스위치 소자(S04)는 EM 신호(EM)에 응답하여 턴-온되어 VDD 라인(104)을 제2 노드(n02)에 연결한다. 제4 스위치 소자(S04)가 턴-온될 때 구동 소자(DT)와 발광 소자(OLED)에 전류가 흐를 수 있다. 제4 스위치 소자(S04)는 제4 게이트 라인(1044)에 연결된 게이트, VDD 라인(104)에 연결된 제1 전극, 및 제2 노드(n02)에 연결된 제2 전극을 포함한다.

도 4 및 도 5에 도시된 픽셀 회로들에서 구동 소자(DT)와 제1 스위치 소자(S1, S01)는 n 채널 트랜지스터로 구현되고, 제2 내지 제4 스위치 소자들(S2, S02, S3, S03, S4, S04)은 p 채널 트랜지스터로 구현된 예이지만 이에 한정되지 않는다. 구동 소자(DT)가 p 채널 트랜지스터이면, 구동 소자(DT)의 제1 전극이 VDD 라인(104)에 직접 연결된다. 이 경우에, 표시패널(100)의 로드(Load) 차이로 인하여 VDD가 변동할 때 이 VDD 변동에 영향을 받아 구동 소자(DT)의 Vgs가 변하여 재현된 영상에서 얼룩이 보일 수 있다. 따라서, 구동 소자(DT)는 n 채널 트랜지스터로 구현되는 것이 바람직하다. 스위치 소자들(S1~S4, S01~S04) 각각은 n 채널 또는 p 채널 트랜지스터로 구현될 수 있다.

도 6은 도 4 및 도 5의 픽셀 회로의 구동 신호를 보여 주는 파형도이다. 도 6의 파형도는 제1 스위치 소자(S1, S01)는 n 채널 트랜지스터로 구현되고, 제2 내지 제4 스위치 소자들(S2, S02, S3, S03, S4, S04)은 p 채널 트랜지스터로 구현된 예이다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(VGH)이고, 게이트 오프 전압은 게이트 로우 전압(VGL)이다. p 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)이다.

도 6을 참조하면, 제1 스위치 소자(S1, S01)가 제1 스캔 신호(SCAN1)의 게이트 온 전압(VGH)에 따라 턴-온될 때 커패시터(Cst)와 구동 소자(DT)의 게이트 전압이 초기화된다. 이이서, 제2 스위치 소자(S2, S02)가 제2 스캔 신호(SCAN2)의 게이트 온 전압(VGL)에 따라 턴-온될 때 데이터 전압(Vdata)이 구동 소자(DT)의 제2 전극 즉, 소스에 인가되어 구동 소자(DT)의 Vgs이 설정된다.

이어서, 제3 스위치 소자(S3, S03)가 제3 스캔 신호(SCAN3)의 게이트 온 전압(VGL)에 따라 턴-온될 때 발광 소자(OLED)의 애노드가 VSS 또는 Vref로 설정되어 이 애노드 전압이 발광 자(OLED)의 문턱 전압 보다 낮게 된다. 이 때, 발광 소자(OLED)는 턴-오프되어 발광되지 않고, 제4 스위치 소자(S4, S04)가 EM 신호(EM)의 게이트 온 전압(VGL)에 따라 턴-온될 때 발광된다.

제3 게이트 라인(1043)과 제1 노드(n1) 간의 기생 용량으로 인하여 제3 스캔 신호(SCAN)가 게이트 온 전압(VGL)으로 낮아질 때 기생 용량을 통한 커플링(Coupling)으로 인해 구동 소자(DT)의 게이트 전압이 낮아지는 킥백(kickback) 현상이 나타날 수 있다. 그 결과, 표시장치에 전원이 인가되어 입력 영상이 재현되기 시작하는 첫 번째 프레임 기간에서 화면(AA)의 휘도가 비정상적으로 상승한 후에 두 번째 프레임 기간부터 휘도가 균일하게 될 수 있다. 한편, 도 4의 픽셀 회로에서, 구동 소자(DT)의 제1 전극 즉, 드레인은 VDD 라인(104)에 직접 연결되어 VDD로 고정되기 때문에 제3 스캔 신호(SCAN3)의 변동에 영향을 받지 않는다.

본 발명은 첫 번째 프레임 기간에서의 비정상적인 픽셀의 휘도를 방지하기 위하여 도 7 및 도 8과 같은 픽셀 회로의 구동 방법으로 픽셀 회로를 구동한다. 도 7 및 도 8에서, DATA는 데이터 라인(102)에 인가되는 전압이다.

도 7은 본 발명의 제1 실시예에 따른 픽셀 회로의 구동 방법을 보여 주는 파형도이다.

도 7을 참조하면, 제1 스캔 신호(SCAN1)의 펄스(72)는 그 펄스폭 즉, 펄스 지속 시간(pulse duration time)이 제2 및 제3 스캔 신호(SCAN2, SCAN3) 보다 길게 설정될 수 있다. EM 신호(EM)의 펄스(74)는 제3 스캔 신호(SCAN3)의 펄스(71)가 발생되기 전에 게이트 오프 전압(VGH)으로 반전된다. 제2 스캔 신호(SCAN2)의 펄스(73)가 게이트 오프 전압(VGH)으로 반전된 후에 EM 신호(EM)의 펄스(74)가 게이트 오프 전압(VGH)으로 반전된다. 따라서, EM 신호의 펄스폭은 스캔 신호들(SCAN1, SCAN2, SCAN3) 보다 길게 설정되고 서브 픽셀들(101)에 데이터 전압이 인가되는 데이터 프로그래밍(data programming) 기간 동안 픽셀 라인들의 발광 소자가 발광되지 않도록 VDD 라인(104)과 발광 소자(OLED) 사이의 전류 패스(current path)를 차단한다.

제3 스캔 신호(SCAN3)의 펄스(71)가 발생된 후에, 제1 및 제2 스캔 신호(SCAN1, SCAN2)의 펄스(72, 73)가 발생된다. 제2 및 제3 스캔 신호(SCAN2, SCAN3)의 펄스(72, 73)는 도 7에 도시된 바와 같이 동일하게 설정될 수 있으나 이에 한정되지 않는다.

제4 스위치 소자(S4, S04)는 EM 신호(EM)의 펄스(74)가 게이트 오프 전압(VGH)일 때 VDD 라인(104)과 발광 소자(OLED) 사이의 전류 패스를 차단한다. 제4 스위치 소자(S4, S04)는 스캔 신호들(SCAN1, SCAN2, SCAN3)의 펄스(71, 72, 73)가 모두 게이트 오프 전압으로 반전된 후에 게이트 온 전압(VGL)으로 반전되어 발광 소자(OLED)가 발광될 수 있도록 VDD 라인(104)과 발광 소자(OLED) 사이에 전류 패스를 형성한다.

EM 신호(EM)가 게이트 오프 전압(VGH)으로 반전된 후에 제3 스캔 신호(SCAN3)의 펄스(71)가 게이트 온 전압(VGL)으로 발생된다. 제3 스위치 소자(S3, S03)는 제3 스캔 신호(SCAN3)의 게이트 온 전압(VGL)에 따라 턴-온된다. 이 때, 발광 소자(OLED)의 애노드가 VSS 또는 Vref로 초기화된다.

제3 스캔 신호(SCAN3)가 게이트 오프 전압(VGH)으로 반전된 후, 제1 스캔 신호(SCAN1)의 펄스(72)가 게이트 온 전압(VGH)으로 발생된다. 제1 스위치 소자(S1, S01)는 제1 스캔 신호(SCAN1)의 게이트 온 전압(VGH)에 따라 턴-온된다. 이 때, 픽셀 회로에서 커패시터(Cst)와 구동 소자(DT)의 게이트가 Vref로 초기화된다.

제3 스캔 신호(SCAN3)의 펄스(71)가 구동 소자(DT)의 Vgs를 설정하는 제1 및 제2 스캔 신호(SCAN1, SCAN2) 보다 먼저 발생되면, 구동 소자(DT)의 Vgs가 제3 스캔 신호(SCAN3)의 펄스(71)로 인한 제3 게이트 라인(1043)의 변동에 영향을 받지 않는다. 따라서, 제3 스캔 신호(SCAN3)의 펄스(71)가 제1 및 제2 스캔 신호(SCAN1, SCAN2)의 펄스(72, 73) 보다 앞서 발생되면 입력 영상이 재현되기 시작하는 첫 번째 프레임 기간부터 그 이후의 화면 밝기가 균일하게 된다.

제1 스캔 신호(SCAN1)가 게이트 오프 전압(VGL)으로 반전되기 전에, 데이터 전압(Vdata)에 동기되는 제2 스캔 신호(SCAN2)의 펄스(73)가 게이트 온 전압(VGL)으로 발생될 수 있다. 제1 스캔 신호(SCAN1)가 게이트 오프 전압(VGL)으로 반전된 후에 제2 스캔 신호(SCAN2)가 게이트 오프 전압(VGH)으로 반전될 수 있다.

EM 신호(EM)가 게이트 오프 전압(VGL)으로 반전되기 전에, 제1 스캔 신호(SCAN1)가 게이트 오프 전압(VGL)으로 반전되고 제2 스캔 신호(SCAN2)가 게이트 오프 전압(VGH)으로 반전될 수 있다.

도 8은 본 발명의 제2 실시예에 따른 픽셀 회로의 구동 방법을 보여 주는 파형도이다.

도 8을 참조하면, EM 신호(EM)의 펄스(84)가 게이트 오프 전압(VGH)으로 발생된 후에 제1 스캔 신호(SCAN1)의 펄스(81)가 게이트 온 전압(VGH)으로 발생된다. 이어서, 데이터 전압(Vdata)에 동기되는 제2 및 제3 스캔 신호(SCAN2, SCAN3)의 펄스(82, 83)가 게이트 온 전압(VGL)으로 발생된다. 제3 스캔 신호(SCAN3)의 펄스(83)는 제2 스캔 신호(SCAN2)의 펄스(82)와 적어도 일부가 중첩된다. 제1 스캔 신호(SCAN1)가 게이트 오프 전압(VGL)으로 반전되기 전에, 제2 및 제3 스캔 신호(SCAN2, SCAN3)가 게이트 오프 전압(VGH)으로 반전될 수 있다.

제3 스캔 신호(SCAN3)의 펄스(83)가 제2 스캔 신호(SCAN2)의 펄스(82)와 중첩(overlap)될 때, 구동 소자(DT)의 Vgs가 설정된 후에 제3 게이트 라인(1043)의 전압 변동이 구동 소자(DT)의 Vgs에 영향을 줄 수 없다. 따라서, 이 실시예는 제3 스캔 신호(SCAN3)의 전압 변동으로 인하여 구동 소자(DT)의 Vgs의 변화를 방지할 수 있다.

대화면 표시장치의 경우에, 게이트 신호의 지연으로 인한 픽셀들의 충전율 편차를 줄이기 위하여 GIP 회로가 도 9에 도시된 바와 같이 표시패널(100)의 일측 및 타측 베젤(BZ)에 배치될 수 있다. 이러한 GIP 회로들은 화면(AA) 밖의 일측 및 타측 영역의 베젤 영역(BZ)에 배치될 수 있다.

도 9를 참조하면, GIP 회로(120)는 표시패널(100)의 좌측 베젤(BZ)에 배치되는 제1 GIP 회로(120L)과, 표시패널(100)의 우측 베젤(BZ)에 배치되는 제2 GIP 회로(120R)를 포함한다. 제1 GIP 회로(120L)와 제2 GIP 회로(120R)는 화면(AA)을 사이에 두고 이격된다.

제1 GIP 회로(120L)는 제1-1 스캔 회로(1201A), 제2-1 스캔 회로(1202L0), 제2-2 스캔 회로(1202LE), 및 제3 스캔 회로(1203)를 포함한다. 제2 GIP 회로(120R)는 제1-2 스캔 회로(1201B), 제2-3 스캔 회로(1202R0), 제2-4 스캔 회로(1202RE)), 및 제4 스캔 회로(1204)를 포함한다.

제1-1 스캔 회로(1201A)의 출력 단자들은 기수 번째 픽셀 라인들(1011)의 제1 게이트 라인(1041)의 일측(또는 좌측) 끝단에 연결된다. 제1-1 스캔 회로(1201A)는 시프트 레지스터를 이용하여 기수 번째 픽셀 라인들(1011)의 제1 게이트 라인들(1041)에 제1 스캔 신호(SCAN1)의 펄스를 순차적으로 공급한다. 따라서, 제1-1 스캔 회로(1201A)는 기수 번째 픽셀 라인들(1011)의 서브 픽셀들(101)에 싱글 피딩(single feeding) 방법으로 제1 스캔 신호(SCAN1)를 공급하고 시프트 레지스터를 이용하여 제1 스캔 신호(SCAN1)를 순차적으로 시프트한다.

제1-2 스캔 회로(1201B)의 출력 단자들은 우수 번째 픽셀 라인들(1012)의 제1 게이트 라인(1041)의 타측(또는 우측) 끝단에 연결된다. 제1-2 스캔 회로(1201B)는 제1-1 스캔 회로(1201)로부터 첫 번째 출력이 발생된 후에 첫 번째 출력을 발생한다. 제1-2 스캔 회로(1201B)는 시프트 레지스터를 이용하여 우수 번째 픽셀 라인들(1012)의 제1 게이트 라인들(1041)에 제1 스캔 신호(SCAN1)의 펄스를 순차적으로 공급한다. 따라서, 제1-2 스캔 회로(1201B)는 우수 번째 픽셀 라인(1012)의 서브 픽셀들(101)에 싱글 피딩 방법으로 제1 스캔 신호(SCAN1)를 공급하고 시프트 레지스터를 이용하여 제1 스캔 신호(SCAN1)를 순차적으로 시프트한다.

싱글 피딩 방법으로 스캔 신호가 제1 게이트 라인들(1041)에 인가되면 스캔 회로(1201A, 1201B)로부터 먼 쪽으로 갈수록 저항이 커져 서브 픽셀들(101)에서 Vref의 충전율이 낮아져 동일 픽셀 라인에서 휘도 차이가 발생할 수 있다. 제1-1 스캔 회로(1201A)가 기수 번째 픽셀 라인의 제2 게이트 라인의 일측 끝단에 제1 스캔 신호(SCAN1)를 인가하고, 제1-2 스캔 회로(1201B)가 우수 번째 픽셀 라인의 제2 게이트 라인의 타측 끝단에 제1 스캔 신호(SCAN1)를 인가한다. 따라서, 사용자는 이웃한 기수 픽셀 라인과 우수 픽셀 라인 간의 Vref 충전율 편차로 인한 휘도 차이를 인지하지 못하고 화면(AA) 상에 재현된 영상을 감상할 수 있다.

제2-1 스캔 회로(1202L0)의 출력 단자들은 기수 번째 픽셀 라인들(1011)의 제2 게이트 라인(1042)의 일측 끝단에 연결된다. 제2-3 스캔 회로(1202R0)의 출력 단자들은 기수 번째 픽셀 라인들(1011)의 제2 게이트 라인(1042)의 타측 끝단에 연결된다. 제2-1 및 제2-3 스캔 회로들(120L0, 1202RO) 각각은 시프트 레지스터를 이용하여 기수 번째 픽셀 라인들(1011)의 제2 게이트 라인들(1042)에 제2 스캔 신호(SCAN2)의 펄스를 순차적으로 공급한다. 이 때 제2 게이트 라인(1042)의 양측 끝단으로부터 동시에 제2 스캔 신호(SCAN2)가 인가된다. 따라서, 제2-1 및 제2-3 스캔 회로들(120L0, 1202RO)은 기수 번째 픽셀 라인(1011)의 서브 픽셀들(101)에 더블 피딩(Double feeding) 방법으로 제2 스캔 신호(SCAN2)를 공급 동시에 공급하고 시프트 레지스터를 이용하여 제2 스캔 신호(SCAN2)를 순차적으로 시프트한다.

제2-2 스캔 회로(1202LE)의 출력 단자들은 우수 번째 픽셀 라인들(1012)의 제2 게이트 라인(1042)의 일측 끝단에 연결된다. 제2-4 스캔 회로(1202RE)의 출력 단자들은 우수 번째 픽셀 라인들(1012)의 제2 게이트 라인(1042)의 타측 끝단에 연결된다. 제2-2 및 제2-4 스캔 회로들(120LE, 1202RE) 각각은 시프트 레지스터를 이용하여 우수 번째 픽셀 라인들(1012)의 제2 게이트 라인들(1042)에 제2 스캔 신호(SCAN2)의 펄스를 순차적으로 공급한다. 이 때 제2 게이트 라인(1042)의 양측 끝단으로부터 동시에 제2 스캔 신호(SCAN2)가 인가된다. 따라서, 제2-2 및 제2-4 스캔 회로들(120LE, 1202RE)은 우수 번째 픽셀 라인(1012)의 서브 픽셀들(101)에 더블 피딩 방법으로 제2 스캔 신호(SCAN2)를 동시에 공급하고 시프트 레지스터를 이용하여 제2 스캔 신호(SCAN2)를 순차적으로 시프트한다.

제3 스캔 회로(1203)의 출력 단자들은 이웃한 기수 번째 및 우수 번째 픽셀 라인들(1011, 1012) 각각의 제3 게이트 라인들(1043)의 일측 끝단에 공통으로 연결된다. 제3 스캔 회로(1203)는 시프트 레지스터를 이용하여 이웃한 픽셀 라인들(1011, 1012)의 제3 게이트 라인들(1043)에 제3 스캔 신호(SCAN3)의 펄스를 순차적으로 공급한다. 따라서, 제3 스캔 회로(1203)는 이웃한 픽셀 라인들(1011, 1012)의 서브 픽셀들(101)에 싱글 피딩 방법으로 제3 스캔 신호(SCAN3)를 공급하고 시프트 레지스터를 이용하여 제3 스캔 신호(SCAN3)를 순차적으로 시프트한다. 이웃한 픽셀 라인들(1011, 1012)이 하나의 제3 스캔 회로(1203)를 공유하기 때문에 베젤 영역(BZ)의 크기가 감소될 수 있다.

제4 스캔 회로(1204)의 출력 단자들은 이웃한 기수 번째 및 우수 번째 픽셀 라인들(1011, 1012)의 제4 게이트 라인(1044)의 타측 끝단에 공통으로 연결된다. 제4 스캔 회로(1204)는 시프트 레지스터를 이용하여 이웃한 픽셀 라인들(1011, 1012)의 제4 게이트 라인들(1044)에 EM 신호(EM3)의 펄스를 순차적으로 공급한다. 따라서, 제4 스캔 회로(1204)는 이웃한 픽셀 라인들(1011, 1012)의 서브 픽셀들(101)에 싱글 피딩 방법으로 EM 신호(EM)를 공급하고 시프트 레지스터를 이용하여 EM 신호(EM)를 순차적으로 시프트한다. 이웃한 픽셀 라인들(1011, 1012)이 하나의 제4 스캔 회로(1204)를 공유하기 때문에 베젤 영역(BZ)의 크기가 감소될 수 있다.

도 10 내지 도 11B는 본 발명의 제1 및 제2 실시예에 따른 픽셀 회로의 구동 방법이 도 9와 같은 표시장치에서 적용되는 예를 보여 주는 파형도들이다. 도 10은 도 7에 도시된 픽셀 회로의 구동 방법이 도 9에 도시된 표시장치에 적용되는 예이다. 도 11a 및 도 11b는 도 8에 도시된 픽셀 회로의 구동 방법이 도 9에 도시된 표시장치에 적용되는 예이다.

도 10을 참조하면, 제1 스캔 신호(SCAN1O, SCAN1E)의 펄스(72O, 72E)는 그 펄스폭이 제2 및 제3 스캔 신호(SCAN2O, SCAN2E, SCAN3) 보다 길게 설정될 수 있다. 제1 스캔 신호(SCAN1O, SCAN1E)는 기수 번째 픽셀 라인(1011)의 제1 게이트 라인(1041)에 인가되는 제1-1 스캔 신호(SCAN1O)와, 제1-1 스캔 신호(SCAN1O)에 이어서 발생되어 우수 번째 픽셀 라인(1012)의 제1 게이트 라인(1041)에 인가되는 제1-2 스캔 신호(SCAN1E)를 포함한다. 제1 스캔 신호(SCAN1O, SCAN1E)는 기수 번째 픽셀 라인(1011)의 제1 게이트 라인(1041)에 인가되는 제1-1 스캔 신호(SCAN1O)와, 제1-1 스캔 신호(SCAN1O)에 이어서 발생되어 우수 번째 픽셀 라인(1012)의 제1 게이트 라인(1041)에 인가되는 제1-2 스캔 신호(SCAN1E)를 포함한다. 제2 스캔 신호(SCAN2O, SCAN2E)는 기수 번째 픽셀 라인(1011)의 제2 게이트 라인(1042)에 인가되는 제2-1 스캔 신호(SCAN2O)와, 제2-1 스캔 신호(SCAN2O)에 이어서 발생되어 우수 번째 픽셀 라인(1012)의 제2 게이트 라인(1042)에 인가되는 제2-2 스캔 신호(SCAN2E)를 포함한다.

EM 신호(EM)의 펄스(74)는 제3 스캔 신호(SCAN3)의 펄스(71)가 발생되기 전에 게이트 오프 전압(VGH)으로 반전된다. 제2 스캔 신호(SCAN2)의 펄스(73)가 게이트 오프 전압(VGH)으로 반전된 후에 EM 신호(EM)의 펄스(74)가 게이트 오프 전압(VGH)으로 반전된다. 따라서, EM 신호의 펄스폭은 스캔 신호들(SCAN1, SCAN2, SCAN3) 보다 길게 설정되고 이웃한 두 개의 픽셀 라인들에 데이터 전압이 인가되는 데이터 프로그래밍 기간 동안 픽셀 라인들의 발광 소자가 발광되지 않도록 VDD 라인(104)과 발광 소자(OLED) 사이의 전류 패스를 차단한다.

제3 스캔 신호(SCAN3)의 펄스(71)가 발생된 후에, 제1 및 제2 스캔 신호(SCAN1O, SCAN1E, SCAN2O, SCAN2E)의 펄스(72O, 72E, 73O, 73E)가 발생된다. 제2 및 제3 스캔 신호(SCAN2, SCAN3)의 펄스(72O, 72E, 73O, 73E)는 동일하게 설정될 수 있으나 이에 한정되지 않는다.

제4 스위치 소자(S4, S04)는 EM 신호(EM)의 펄스(74)가 게이트 오프 전압(VGH)일 때 VDD 라인(104)과 발광 소자(OLED) 사이의 전류 패스를 차단한다. 제4 스위치 소자(S4, S04)는 스캔 신호들(SCAN1O, SCAN1E, SCAN2O, SCAN2E, SCAN3)의 펄스(71O, 71E, 72O, 72E, 73)가 모두 게이트 오프 전압으로 반전된 후에 게이트 온 전압(VGL)으로 반전되어 발광 소자(OLED)가 발광될 수 있도록 VDD 라인(104)과 발광 소자(OLED) 사이에 전류 패스를 형성한다.

제3 스캔 신호(SCAN3)가 게이트 오프 전압(VGH)으로 반전된 후, 제1-1 및 제1-2 스캔 신호(SCAN1O, SCAN1E)의 펄스(720, 72E))가 순차적으로 게이트 온 전압(VGH)으로 발생된다. 기수 번째 픽셀 라인(1011)의 제1 스위치 소자(S1, S01)는 제1-1 스캔 신호(SCAN1O)의 게이트 온 전압(VGH)에 따라 턴-온된다. 우수 번째 픽셀 라인(1012)의 제1 스위치 소자(S1, S01)는 제1-2 스캔 신호(SCAN1E)의 게이트 온 전압(VGH)에 따라 턴-온된다. 이 때, 픽셀 회로에서 커패시터(Cst)와 구동 소자(DT)의 게이트가 Vref로 초기화된다.

제1-1 스캔 신호(SCAN1O)가 게이트 오프 전압(VGL)으로 반전되기 전에, 데이터 전압(Vdata)에 동기되는 제2-1 스캔 신호(SCAN2O)의 펄스(73O)가 게이트 온 전압(VGL)으로 발생될 수 있다. 제1-1 스캔 신호(SCAN1O)가 게이트 오프 전압(VGL)으로 반전된 후에 제2-1 스캔 신호(SCAN2O)가 게이트 오프 전압(VGH)으로 반전될 수 있다. 이어서, 제1-2 스캔 신호(SCAN1E)가 게이트 오프 전압(VGL)으로 반전되기 전에, 데이터 전압(Vdata)에 동기되는 제2-2 스캔 신호(SCAN2E)의 펄스(73E)가 게이트 온 전압(VGL)으로 발생될 수 있다. 제1-2 스캔 신호(SCAN1E)가 게이트 오프 전압(VGL)으로 반전된 후에 제2-2 스캔 신호(SCAN2E)가 게이트 오프 전압(VGH)으로 반전될 수 있다.

EM 신호(EM)가 게이트 오프 전압(VGL)으로 반전되기 전에, 제1 스캔 신호(SCAN1O, SCAN1E)가 게이트 오프 전압(VGL)으로 반전되고 제2 스캔 신호(SCAN2O, SCAN2E)가 게이트 오프 전압(VGH)으로 반전될 수 있다.

도 11a 및 도 11b에 있어서 전술한 도 10과 실질적으로 동일한 구성 요소들에 대하여는 상세한 설명을 생략한다.

도 11a 및 도 11b를 참조하면, EM 신호(EM)의 펄스(84)가 게이트 오프 전압(VGH)으로 발생된 후에 제1 스캔 신호(SCAN1O, SCAN1E)의 펄스(81O, 81E)가 게이트 온 전압(VGH)으로 발생된다. 이어서, 데이터 전압(Vdata)에 동기되는 제2 및 제3 스캔 신호(SCAN2O, SCNA2E, SCAN3)의 펄스(82O, 82E, 83)가 게이트 온 전압(VGL)으로 발생된다. 이어서, 제1 스캔 신호(SCAN1O, SCAN1E)가 게이트 오프 전압(VGL)으로 반전되기 전에 제2 및 제3 스캔 신호(SCAN2O, SCAN2E, SCAN3)이 게이트 오프 전압(VGH)으로 반전될 수 있다.

제3 스캔 신호(SCAN3)의 펄스(83)는 도 11a에 도시된 바와 같이 제2-1 및 제2-2 스캔 신호(SCAN2O, SCAN2E)의 펄스들(82O, 82E) 모두에 중첩되거나 도 11b에 도시된 바와 같이 제2-1 및 제2-2 스캔 신호(SCAN2O, SCAN2E)의 펄스들(82O, 82E) 중 어느 하나에 중첩될 수 있다. 전자는 기수 번째 픽셀 라인(1011)과 우수 번째 픽셀 라인(1012) 모두에서 제3 스캔 신호(83)의 펄스가 발생될 때 구동 소자(DT)의 Vgs 변동을 방지할 수 있다. 후자는 기수 번째 픽셀 라인(1011)과 우수 번째 픽셀 라인(1012) 중 하나에서 예를 들어, 도 11b의 경우에 기수 번째 라인(1011)에서 제3 스캔 신호(SCAN3)의 펄스가 발생될 때 나타나는 킥백으로 인하여 구동 소자(DT)의 Vgs가 변할 수 있지만 종래 기술에 비하여 첫 번째 프레임 기간에서 화면(AA)의 비정상적 밝기 상승 문제를 개선할 수 있다.

도 12a 및 도 12b는 도 8에 도시된 픽셀 회로의 구동 방법에 대한 시뮬레이션 결과를 보여 주는 도면들이다. 도 12a는 표시장치에 전원이 인가된 직후 입력 영상이 재현되기 시작하는 제1 프레임 기간(1^st frame)이다. 도 12b는 제4 프레임 기간(4^th frame)이다. 도 12a 및 도 12b에 있어서, "on"은 게이트 신호(SCAN1, SCAN2, SCAN3, EM)가 게이트 온 전압으로 반전되는 시점이다. "off"는 게이트 신호(SCAN1, SCAN2, SCAN3, EM)가 게이트 오프 전압으로 반전되는 시점이다. Black은 블랙(black) 계조의 픽셀 데이터이고, White는 화이트(white) 계조의 픽셀 데이터이다. Vg는 구동 소자(DT)의 게이트 전압이고, Vs는 구동 소자(DT)의 소스 전압이다.

도 12a 및 도 12b를 참조하면, 시뮬레이션 결과에 따르면 제1 및 제4 프레임 기간(1^st 및 4^th frame) 각각에서 픽셀 회로에 데이터 전압이 인가되는 데이터 프로그래밍(data programming, WR) 기간 이후의 A 구간, B 구간, 및 C 구간 동안 구동 소자(DT)의 Vg 및 Vs가 변하지 않기 때문에 구동 소자(DT)의 Vgs도 변하지 않는 것이 확인되었다. 또한, 제3 노드(n3)의 전압도 변화 없이 일정하게 유지되었다. 따라서, 본 발명의 표시장치는 입력 영상이 재현되기 시작하는 제1 프레임 기간에 화면(AA) 상에 표시된 영상의 밝기가 비정상적으로 상승하지 않고 영상을 재현할 수 있다.

도 13은 본 발명의 센싱 모드와 구동 모드에서 픽셀 회로의 구동 방법을 보여 주는 파형도이다. 도 14는 센싱 모드에서 데이터 프로그래밍과 센싱 동작에서 픽셀 회로에 흐르는 전류를 보여 주는 회로도이다.

도 13 및 도 14를 참조하면, 본 발명의 센싱 모드는 영상이 표시되는 매 프레임 마다 화면(AA) 내의 일부 픽셀 라인으로 선택된 특정 픽셀 라인의 서브 픽셀들(101) 각각에서 서브 픽셀의 전기적 특성을 실시간 센싱한다. 매 프레임 기간마다 선택된 특정 픽셀 라인 개수는 화면(AA) 내의 전체 픽셀 라인들의 개수 보다 적다.

타이밍 콘트롤러(130)는 매 프레임 기간 마다 미리 정해진 순서대로 센싱될 특정 픽셀 라인을 선택하고, 매 프레임 기간 마다 특정 픽셀 라인의 위치를 변경하여 소정 시간 주기로 화면(AA) 전체 서브 픽셀들(101)에 대하여 센싱 결과를 얻을 수 있다.

전기적 특성 변화는 구동 소자의 문턱 전압(Vth)일 수 있으나 이에 한정되지 않는다. 예컨대, 전기적 특성 변화는 구동 소자의 문턱 전압(Vth), 구동 소자의 전자 이동도(μ), 구동 소자의 온도 특성, OLED의 문턱 전압 중 하나 이상일 수 있으며 제품 출하 전에 측정된 서브 픽셀별 전기적 특성 편차, 제품 출하후 사용 시간의 경과에 따른 서브 픽셀 각각의 전기적 특성의 경시 변화를 포함할 수 있다. 타이밍 콘트롤러(130)는 센싱 결과에 따라 보상값을 선택하고 이 보상값을 입력 영상의 픽셀 데이터에 더하거나 곱하여 서브 픽셀(101)의 전기적 특성 변화를 보상한다.

도 13에 도시된 바와 같이 센싱 모드에서 픽셀 회로는 데이터 프로그래밍 기간(WR)과, 센싱 기간(IFS)으로 구동될 수 있다.

센싱 모드에서 선택된 특정 픽셀 라인의 서브 픽셀들의 데이터 프로그래밍 기간(WR)에 인가되는 센싱용 데이터는 블랙 계조의 데이터(Black data)와 센싱 데이터(Sensing data)를 포함한다. 블랙 계조의 데이터와 센싱 데이터는 입력 영상과 무관하게 타이밍 콘트롤러(130)의 레지스터(register) 설정값으로 정의된 데이터이다. 블랙 계조의 데이터 전압은 센싱 데이터 전압에 앞서 픽셀 회로의 제1 노드(n1)에 인가되어 제1 노드(n1)의 전압을 블랙 계조 전압으로 초기화하여 서브 픽셀들(101) 간에 제1 노드(n1)의 전압이 센싱용 데이터 전압으로 일정하게 설정되게 한다. 센싱용 데이터 전압이 픽셀 회로에 인가되는 데이터 프로그래밍 기간(WR)에 제1 및 제2 스캔 신호(SCAN1, SCAN2)의 펄스(72O, 72E, 73O, 73E)가 발생되어 제1 및 제2 스위치 소자들(S1, S01, S2, S02)가 턴-온된다. 이 때, 도 14의 (A)에 도시된 바와 같이 Vref가 제1 스위치 소자(S1, S01)을 통해 픽셀 회로에 인가되고, 블랙 계조 데이터 전압과 센싱 데이터 전압(Vdata)이 제2 스위치 소자(S2)를 통해 픽셀 회로에 인가된다.

데이터 프로그래밍 기간(WR)에서 선택된 서브 픽셀들(101) 각각에서 구동 소자(DT)의 Vgs가 설정된다. 이어서, 센싱 기간(IFS)에서 EM 신호(EM)는 게이트 온 전압(VGL)으로 유지되어 VDD 라인(104)과 발광 소자(OLED) 사이의 전류패스를 형성한다. 센싱 기간(IFS)에 제2 스캔 신호(SCAN2O, SCAN2E)의 펄스(77)가 게이트 온 전압(VGL)으로 발생되어 제2 게이트 라인(1042)을 통해 픽셀 회로에 인가된다. 이 때, 도 14의 (B)에 도시된 전류 패스를 따라 제2 스위치 소자(S2, S02)가 다시 턴-온되어 구동 소자(DT)의 소스 전압 또는 전류가 센싱부(22)에 공급된다. 센싱 기간(IFS)에서 발생되는 펄스(77)의 펄스폭은 데이터 프로그래밍 기간(WR)에서 발생되는 펄스(73O, 73E) 보다 길게 설정될 수 있다. 우수 픽셀 라인(1012)의 서브 픽셀들(101)이 센싱될 때 도 13에 도시된 바와 같이 제2-2 스캔 신호(SCAN2E)에 펄스(77)가 발생된다. 기수 픽셀 라인(1012)의 서브 픽셀들(101)이 센싱될 때 제2-1 스캔 신호(SCAN2O)에 펄스(77)가 발생된다.

구동 모드에서 입력 영상의 픽셀 데이터가 화면 상에 재현될 수 있도록 픽셀 데이터(V-DATA)가 서브 픽셀들(101)에 기입된다. 구동 모드에서, 제3 스캔 신호(SCAN3)의 펄스(71, 83)를 제외하면 데이터 프로그래밍을 위한 픽셀 회로의 구동 파형은 센싱 모드의 그 것과 실질적으로 동일하다. 구동 모드의 데이터 프로그래밍 기간 동안, 제1 및 제2 스캔 신호(SCAN1, SCAN2)의 펄스(72O, 72E, 73O, 73E)가 발생되어 제1 및 제2 스위치 소자들(S1, S01, S2, S02)가 턴-온된다. 이 때, Vref가 제1 스위치 소자(S1, S01)을 통해 픽셀 회로에 인가되고, 픽셀 데이터 전압이 제2 스위치 소자(S2)를 통해 픽셀 회로에 인가된다. 데이터 프로그래밍 기간(WR)에 이어서 EM 신호(EM)가 게이트 온 전압(VGL)으로 반전되면 VDD 라인(104)과 발광 소자(OLED) 사이에 전류 패스가 형성되어 발광 소자(OLED)가 픽셀 데이터의 계조 만큼의 밝기로 발광한다.

본 발명의 표시장치는 매 프레임 기간마다 표시패널(100)에서 센싱 대상으로 미리 설정된 특정 픽셀 라인을 센싱하기에 앞서 다른 픽셀 라인들을 순차 스캔하여 그 픽셀 라인들의 서브 픽셀들(101)에 입력 영상의 픽셀 데이터(V-DATA)를 1 픽셀 라인씩 순차적으로 기입할 수 있다. 이렇게 픽셀 라인들이 순차 스캐닝되는 과정에서 특정 픽셀 라인으로 선택된 제n(n은 양의 정수) 픽셀 라인의 스캔 순서에 센싱용 데이터가 특정 픽셀 라인의 서브 픽셀들(101)에 기입된다. 이 때, 제n 픽셀 라인의 서브 픽셀들(101)의 전기적 특성이 센싱된 다음, 제n+1 픽셀 라인부터 스캐닝이 재개되어 미 스캔된 픽셀 라인들의 서브 픽셀들(101)에 픽셀 데이터(V-DATA)가 1 픽셀 라인씩 순차적으로 기입될 수 있다. 따라서, 본 발명은 표시패널(100)의 모든 라인들은 1 프레임 기간 내의 버티컬 액티브 구간(VA) 내에 순차 주사되어 화면 내의 모든 서브 픽셀들이 발광될 수 있다.

매 프레임 기간마다 입력 영상의 픽셀 데이터가 픽셀들에 어드레싱되는 스캐닝 과정 중에서 특정 픽셀 라인의 1 수평 기간에 그 특정 픽셀 라인의 서브 픽셀들(101)이 센싱된 후에 보상값으로 변조된 픽셀 데이터가 그 서브 픽셀들(101)에 기입된다. 따라서, 입력 영상의 픽셀 데이터가 기입되는 과정에서 미리 선택된 특정 픽셀 라인이 센싱되고 이 픽셀 라인의 현재 프레임의 픽셀 데이터를 표시할 수 있다. 특정 센싱 라인의 1 수평 기간은 센싱 모드와 구동 모드를 포함할 있도록 센싱 모드 없이 픽셀 데이터(V-DATA)만 기입되는 다른 픽셀 라인들의 1 수평 기간 보다 두 배 이상 길게 설정될 수 있다. 도 16 및 도 17에서 “LH'”는 특정 센싱 라인의 1 수평 기간이다. 특정 센싱 라인의 서브 픽셀들(101) 각각은 1 수평 기간 내에서 센싱되고 보상값으로 변조된 픽셀 데이터 전압을 공급 받아 매 프레임 마다 현재 프레임의 픽셀 데이터를 표시한다.

도 15는 표시장치의 1 프레임 기간을 상세히 보여 주는 파형도이다.

도 15를 참조하면, 수직 동기신호(Vsync)는 1 프레임 기간을 정의한다. 수평 동기신호(Hsync)는 1 수평 기간(Horizontal time)을 정의한다. 데이터 인에이블 신호(DE)는 표시패널(100)의 픽셀 어레이(AA)에 표시될 비디오 데이터(또는 픽셀 데이터)를 포함한 유효 데이터 구간을 정의한다. 수평 동기 신호(Hsync)와 데이터 인에이블 신호(DE)의 1 펄스 주기는 1 수평 기간이다. 타이밍 콘트롤러(130)는 이러한 타이밍 신호를 입력 받고, 도 16 및 도 17에 도시된 특정 센싱 라인의 1 수평 기간(1H')을 미리 설정된 시간만큼 늘린다.

데이터 인에이블 신호(DE)는 표시패널(100)의 픽셀 어레이에 표시될 비디오 데이터와 동기된다. 데이터 인에이블 신호(DE)의 1 펄스 주기는 1 수평 기간이고, 데이터 인에이블 신호(DE)의 하이 로직(high logic) 구간은 표시패널의 1 라인에 배치된 픽셀들에 기입될 데이터의 입력 타이밍을 나타낸다. 1 수평 기간(1H)은 표시패널(100)에서 1 픽셀 라인의 픽셀들에 데이터를 기입하는데 필요한 시간이다.

타이밍 콘트롤러(130)는 데이터 인에이블 신호(DE)와 입력 영상의 데이터를 버티컬 액티브 구간(VA) 동안 수신한다. 버티컬 블랭크 구간(VB)에 타이밍 콘트롤러(130)에 수신되는 데이터 인에이블 신호(DE)와 입력 영상의 비디오 데이터는 없다. 액티브 구간(VA) 동안 모든 픽셀들에 기입될 1 프레임 분량의 데이터가 타이밍 콘트롤러(130)에 수신된다. 1 프레임 기간은 버티컬 액티브 구간(VA)과 버티컬 블랭크 구간(VB)을 합한 시간이다.

데이터 인에이블 신호(DE)에서 알 수 있는 바와 같이, 버티컬 블랭크 구간(VB) 동안 표시장치에 입력 영상의 픽셀 데이터(V-DATA)가 수신되지 않는다. 버티컬 블랭크 구간(VB)은 버티컬 싱크 시간(Vertical sync time, VS), 버티컬 프론트 포치(Vertical Front Porch, FP), 및 버티컬 백 포치(Vertical Back Porch, BP)를 포함한다. 버티컬 싱크 시간(VS)은 Vsync의 폴링 에지(falling edge)부터 라이징 에지(rising edge)까지의 시간이다. 버티컬 싱크 시간(VS)은 화면(AA)의 시작(또는 끝) 타이밍을 나타낸다. 버티컬 프론트 포치(FP)는 1 프레임 데이터의 마지막 라인 데이터 타이밍을 나타내는 마지막 데이터 인에이블 신호(DE)의 펄스의 폴링 에지부터 버티컬 블랭크 구간(VB)의 시작까지의 시간이다. 버티컬 백 포치(BP)는 버티컬 싱크 시간(VS)의 끝부터 데이터 인에이블 신호(DE)의 제1 펄스의 라이징 에지까지의 시간이다. 데이터 인에이블 신호(DE)의 제1 펄스는 1 프레임 데이터의 제1 라인 데이터에 동기된다.

도 16 및 도 17은 순차 스캔 과정 중에 표시패널의 픽셀 라인들이 실시간 센싱되는 예를 보여 주는 도면들이다. 도 17에서 "L1~Ln"은 표시패널(100)의 픽셀 라인 위치이고, F(n)~F(n_2)는 제n 내지 제n+2 프레임 기간을 나타낸다.

도 16 및 도 17을 참조하면, 입력 영상의 1 프레임 영상의 픽셀 데이터는 매 프레임 기간마다 버티컬 액티브 구간(VA) 내에서 표시패널(100)의 모든 픽셀 라인들에 1 라인씩 순차적으로 기입된다. 본 발명은 버티컬 액티브 구간(VA) 내에서 순차 스캔 과정 중 특정 픽셀 라인으로 선택된 제n 스캔 라인(n-th line)의 서브 픽셀들(101)을 실시간 센싱하고, 센싱 결과를 바탕으로 서브 픽셀들(101) 간의 전기적 특성 편차 또는 서브 픽셀들의 경시 변화를 실시간 보상할 수 있다. 따라서, 본 발명에 의하면 버티컬 블랭크 기간(VB)을 활용하여 서브 픽셀들을 센싱할 필요가 없으므로 버티컬 블랭크 기간(VB)으로 인한 센싱 시간의 제약 문제를 해결할 수 있다.

실시간 센싱되는 특정 픽셀 라인 즉, 제n 픽셀 라인의 위치는 도 16 및 도 17에 도시된 바와 같이 매 프레임 기간마다 변경될 수 있다.

1 버티컬 액티브 구간(VA)에 적어도 1 라인씩 센싱될 수 있다. 1 버티컬 액티브 구간(VA)에서 복수의 픽셀 라인들이 센싱되는 경우에, 복수의 픽셀 라인들이 순차적으로 센싱될 수 있다. 특정 픽셀 라인의 서브 픽셀들이 1 수평 기간 내에서 센싱된 후에 현재 프레임의 픽셀 데이터 전압을 충전하기 때문에 시청자는 이 특정 픽셀 라인의 센싱 과정을 인지하지 못하고 특정 픽셀 라인의 서브 픽셀들을 다른 픽셀 라인들과 같이 정상적으로 입력 영상을 표시하는 픽셀들로 인지한다.

본 발명의 픽셀 회로는 도 4 및 도 5에 도시된 바와 같이 n 채널 트랜지스터와 p 채널 트랜지스터를 포함할 수 있다. 이하에서, 이러한 픽셀 회로의 단면 구조를 보여 주는 도 18 내지 도 26을 결부하여 픽셀 회로의 제조 방법 및 구조에 대하여 상세히 설명하기로 한다.

도 18 내지 도 26은 본 발명의 표시장치에서 픽셀 회로가 형성되는 TFT 어레이 기판 구조를 보여 주는 단면도들이다. 이하에서, 제1 및 제2 TFT들은 서로 다른 반도체층을 포함하는 트랜지스터들을 의미한다. 하나의 서브 픽셀(101) 내에서 제1 TFT와 제2 TFT는 서로 인접하여 배치될 수 있다.

저온 폴리 실리콘(LTPS)과 같은 다결정 반도체로 TFT의 반도체층을 제작하는 경우, 불순물 주입공정 및 고온 열처리 공정이 필요하다. 반면에, 산화물 반도체로 반도체층을 제작하는 경우에 공정 온도가 상대적으로 낮다. 따라서, 가혹한 조건에서 공정을 수행하는 다결정 반도체층을 먼저 형성한 후, 산화물 반도체층을 나중에 형성할 수 있다. 이를 위해, 도 18과 같이 LTPS TFT는 탑-게이트(top gate) 구조로 구현될 수 있고, Oxide TFT는 바텀-게이트(bottom gate) 구조로 구현될 수 있다.

제조 공정상, 다결정 반도체층은 공극(vacancy)이 존재할 경우 특성이 저하되므로, 수소화 공정을 통해 공극을 수소로 채워주는 공정이 필요하다. 반면에, 산화물 반도체층은 공유 결합이 안된 공극이 캐리어(carrier)로써 역할을 할 수 있으므로, 공극을 어느 정도 보유한 상태로 안정화해주는 공정이 필요하다. 이 두 공정은, 350℃ ~ 380℃ 하에서 후속 열처리 공정을 통해 수행할 수 있다.

수소화 공정을 수행하기 위해, 다결정 반도체층 위에 수소 입자를 다량 포함하는 질화막을 배치할 수 있다. 질화막은 제조시 사용하는 물질에 수소를 다량 포함하기 때문에, 적층된 질화막 자체에도 상당량의 수소가 포함되어 있다. 열처리 공정으로, 수소들이 다결정 반도체층으로 확산된다. 그 결과, 다결정 반도체층은 안정화될 수 있다. 열처리 공정 중에, 수소들이 산화물 반도체층으로 지나치게 많은 양이 확산되어서는 안된다. 따라서, 질화막과 산화물 반도체층 사이에는 산화막이 배치될 수 있다. 열처리 공정을 수행 한 후, 산화물 반도체층은 수소에 의해 너무 많은 영향을 받지 않은 상태를 유지하여, 소자 안정화를 이룰 수 있다.

도 18을 참조하면, 본 발명의 TFT 어레이 기판은 기판(SUB) 위에 배치된 제1 TFT(T1)와 제2 TFT(T2)를 포함한다. 제1 및 제2 TFT들(T1, T2)은 이격되어 배치될 수도 있고, 인접하여 배치될 수도 있다. 혹은 두 개의 TFT들이 중첩되어 배치될 수도 있다.

기판(SUB)의 전체 표면 위에는 버퍼층(BUF)이 적층되어 있다. 경우에 따라서, 버퍼층(BUF)은 생략될 수도 있다. 또는, 버퍼층(BUF)은 복수 개의 박막층이 적층된 구조를 가질 수도 있다. 여기서는 편의상 단일층으로 설명한다. 버퍼층(BUF)과 기판(SUB) 사이에서 필요한 부분에만 선택적으로 차광층을 더 구비할 수도 있다. 차광층은 그 위에 배치된 TFT의 반도체층으로 외부의 빛이 유입되는 것을 방지할 목적으로 형성할 수 있다.

버퍼층(BUF) 위에는 제1 반도체층(A1)이 배치되어 있다. 제1 반도체층(A1)은 제1 TFT(T1)의 채널 영역을 포함한다. 채널 영역은 제1 게이트 전극(G1)과 제1 반도체층(A1)이 중첩되는 영역으로 정의된다. 제1 게이트 전극(G1)이 제1 TFT(T1)의 중앙부와 중첩하므로, 제1 TFT(T1)의 중앙부가 채널 영역이 된다. 채널 영역의 양측변부는 불순물이 도핑된 영역으로서, 소스 영역(SA)과 드레인 영역(DA)으로 정의된다.

제1 TFT(T1)는 p type MOSFET 혹은 n type MOSFET 구조의 TFT로 구현되거나 CMOS(Complementary metal oxide semiconductor)로 구현될 수 있다. 제1 TFT(T1)의 반도체층은 다결정 반도체층일 수 있다. 제1 TFT(T1)는 탑-게이트(Top-Gate) 구조로 구현될 수 있다.

제1 반도체층(A1)이 배치된 기판(SUB)의 전체 표면 위에는 게이트 절연막(GI)이 적층되어 있다. 게이트 절연막(GI)은 질화 실리콘(SiNx) 혹은 산화 실리콘(SiOx)으로 형성할 수 있다. 게이트 절연막(GI)의 경우, 소자의 안정성 및 특성을 고려하여 1,000Å~ 1,500Å 정도의 두께로 형성될 수 있다. 게이트 절연막(GI)을 질화 실리콘(SiNx)으로 형성할 경우, 제조 공정상 게이트 절연막(GI) 내에 수소를 다량 포함할 수 있다. 이러한 수소들은 후속 공정에서 게이트 절연막(GI) 외부로 확산될 수 있어, 게이트 절연막(GI)을 산화 실리콘 물질로 형성하는 것이 바람직하다.

다결정 반도체를 포함하는 제1 반도체층(A1)은 수소 확산이 긍정적인 효과를 나타낼 수 있다. 하지만, 제1 TFT(T1)와 다른 성질을 갖는 제2 TFT(T2)에는 부정적인 효과를 줄 수 있다. 게이트 절연막(GI)은 2,000Å ~ 4,000Å 정도로 두껍게 형성될 수 있다. 게이트 절연막(GI)을 질화 실리콘(SiNx)으로 형성할 경우에는 수소의 확산 정도가 심할 수 있다. 따라서, 게이트 절연막(GI)은 산화 실리콘(SiOx)으로 형성될 수 있다.

게이트 절연막(GI) 위에는 제1 게이트 전극(G1)과 제2 게이트 전극(G2)이 배치되어 있다. 제1 게이트 전극(G1)은 제1 반도체층(A1)의 중앙부와 중첩하도록 배치된다. 제2 게이트 전극(G2)은 제2 TFT(T2)에 배치된다. 제1 게이트 전극(G1)과 제2 게이트 전극(G2)은 동일층 상에 동일한 물질로 동일한 포토 마스크 공정으로 형성될 수 있으므로 제조 공정 수가 감소될 수 있다.

제1 및 제2 게이트 전극들(G1, G2)을 덮도록 중간 절연막(ILD)이 형성되어 있다. 특히, 중간 절연막(ILD)은 질화 실리콘(SiNx)을 포함하는 질화막(SIN)과 산화 실리콘(SiOx)을 포함하는 산화막(SIO)이 교대로 적층된 다중층의 구조로 구현될 수 있다. 여기서, 편의상 최소한의 구성 요소로서 질화막(SIN) 위에 산화막(SIO)이 적층된 이중층 구조로 설명한다.

질화막(SIN)은 후속 열처리 공정을 통해 내부에 포함된 수소를 확산하여 다결정 반도체를 포함하는 제1 반도체층(A1)의 수소화 처리를 수행하기 위한 것이다. 반면에 산화막(SIO)은 후속 열처리 공정에 의해 질화막(SIN)에서 방출되는 수소가 제2 TFT(T2)의 반도체층으로 너무 많이 확산되는 것을 방지하기 위한 것이다.

질화막(SIN)에서 방출되는 수소는 그 아래에 게이트 절연막(GI)을 사이에 두고 배치된 제1 반도체층(A1)으로 확산될 수 있다. 따라서, 질화막(SIN)은 게이트 절연막(GI) 위에서 제1 반도체층(A1)과 가깝게 배치될 수 있다. 반면에, 질화막(SIN)에서 방출되는 수소는 그 위에 형성되는 제2 TFT(T2)의 반도체층으로 지나치게 많이 확산되는 것을 방지할 수 있다. 따라서, 질화막(SIN) 위에는 산화막(SIO)이 형성될 수 있다. 제조 공정을 고려할 때, 중간 절연막(ILD)의 전체 두께는 2,000Å ~ 6,000Å의 두께일 수 있다. 질화막(SIN) 및 산화막(SIO) 각각의 두께가 1,000Å ~ 3,000Å일 수 있다. 또한, 질화막(SIN) 내의 수소가 제1 반도체층(A1)으로 다량 확산되는 반면, 제2 반도체층(A2)으로는 가급적 적게 영향을 주도록 하기 위해서는, 산화막(SIO)의 두께는 게이트 절연막(GI)보다 더 두꺼울 수 있다. 특히, 산화막(SIO)은 질화막(SIN)에서 방출되는 수소의 확산 정도를 조절하기 위한 용도로 이용될 수 있기 때문에, 산화막(SIO)은 질화막(SIN)보다 두껍게 형성될 수 있다.

중간 절연막(ILD)의 산화막(SIO) 위에는, 제2 게이트 전극(G2)과 중첩하는 제2 반도체층(A2)이 배치되어 있다. 제2 반도체층(A2)은 제2 TFT(T2)의 채널 영역을 포함한다. 제2 반도체층(A2)은 인듐-갈륨-아연 산화물(Indium Gallium Zinc Oxide: IGZO), 인듐-갈륨 산화물(Indium Gallium Oxide: IGO) 및 인듐 -아연 산화물(Indium Zinc Oxide: IZO)와 같은 산화물 반도체를 포함할 수 있다. 산화물 반도체는 Off 전류(Off Current)가 낮은 특성이 있어, 픽셀의 전압 유지 기간이 길어지므로 저속 구동 및 저 소비 전력을 요구하는 표시장치에 적합하다. Off 전류란 트랜지스터의 오프 상태에서 트랜지스터의 채널을 통해 흐르는 누설 전류이다.

제2 반도체층(A2)과 중간 절연막(ILD) 위에, 소스-드레인 전극들이 배치되어 있다. 제1 소스 전극(S1)과 제1 드레인 전극(D1)은 제1 게이트 전극(G1)을 중심으로 일정거리 이격하여 마주보도록 배치된다. 제1 소스 전극(S1)은 소스 콘택홀(SH)을 통해 노출된 제1 반도체층(A1)의 일측부인 소스 영역(SA)과 연결된다. 소스 콘택홀(SH)은 중간 절연막(ILD) 및 게이트 절연막(GI)을 관통하여 제1 반도체층(A1)의 일측부인 소스 영역(SA)을 노출한다. 제1 드레인 전극(D1)은 드레인 콘택홀(DH)을 통해 노출된 제1 반도체층(A1)의 타측부인 드레인 영역(DA)과 연결된다. 드레인 콘택홀(DH)은 중간 절연막(ILD) 및 게이트 절연막(GI)을 관통하여 제1 반도체층(A1)의 타측부인 드레인 영역(DA)을 노출한다.

제2 소스 전극(S2)과 제2 드레인 전극(D2)은 각각 제2 반도체층(A2)의 일측부와 타측부의 상부 표면과 직접 접촉하며 일정 거리 이격하여 배치된다. 제2 소스 전극(S2)은 중간 절연막(ILD)의 상부 표면 및 제2 반도체층(A2)의 일측부 상부 표면과 직접 접촉하도록 배치된다. 제2 드레인 전극(D2)은 중간 절연막(ILD)의 상부 표면 및 제2 반도체층(A2)의 타측부 상부 표면과 직접 접촉하도록 배치된다.

제1 TFT(T1)와 제2 TFT(T2) 위에는 보호막(PAS)이 덮고 있다. 이후, 보호막(PAS)을 패터닝(pattering)하여 제1 드레인 전극(D1) 및/또는 제2 드레인 전극(D2)을 노출하는 콘택홀이 더 형성될 수 있다. 또한, 보호막(PAS) 위에는 콘택홀을 통해 제1 드레인 전극(D1) 및/또는 제2 드레인 전극(D2)과 접촉하는 픽셀 전극을 더 포함할 수 있다.

도 12와 같은 TFT 어레이 기판에서 서로 다른 반도체층을 가지는 제1 및 제2 TFT(T1, T2)가 한 기판(SUB) 위에 형성된다. 제1 TFT(T1)의 제1 게이트 전극(G1)과 제2 TFT(T2)의 제2 게이트 전극(G2)이 동일 물질로 동일 층 상에 형성된다.

제1 TFT(T1)의 제1 반도체층(A1)은 제1 게이트 전극(G1) 아래에 배치되고, 제2 TFT(T2)의 제2 반도체층(A2)은 제2 게이트 전극(G2) 상부에 배치된다. 따라서, 상대적으로 고온에서 형성되는 제1 반도체층(A1)을 먼저 형성한 후에, 상대적으로 저온에서 형성되는 제2 반도체층(A2)을 나중에 형성함으로써, 제조 공정 중에 산화물 반도체층이 고온 상태에 노출되는 상황을 회피할 수 있는 구조를 갖는다. 따라서, 제1 TFT는 제1 게이트 전극(G1)보다 제1 반도체층(A1)을 먼저 형성하여야 하므로 탑-게이트 구조를 갖는다. 제2 TFT는, 제2 게이트 전극(G2)보다 제2 반도체층(A2)을 나중에 형성하여야 하므로 바텀-게이트 구조를 갖는다.

산화물 반도체를 포함하는 제2 반도체층(A2)을 열처리하는 과정에서 다결정 반도체층을 포함하는 제1 반도체층(A1)에 수소 처리 공정을 동시에 수행할 수 있다. 이를 위해, 중간 절연막(ILD)은 하부에 질화막(SIN)이 상부에 산화막(SIO)이 적층된 구조를 갖는다. 질화막(SIN) 내부에 포함된 수소를 열처리 공정에 의해 제1 반도체층(A1)으로 확산시키는 수소화 공정이 필요하다. 또한, 산화물 반도체층을 포함하는 제2 반도체층(A2)의 안정화를 위한 열처리 공정도 필요하다. 수소화 공정은 제1 반도체층(A1) 위에 중간 절연막(ILD)을 적층한 후에 실시하고, 열 처리 공정은 제2 반도체층(A2)을 형성한 후에 실시할 수 있다. 제2 반도체층(A2) 아래에서 질화막(SIN) 위에 적층된 산화막(SIO)에 의해 질화막(SIN)에 내포된 수소가 산화물 반도체층을 포함하는 제2 반도체층(A2)으로 과도하게 확산되는 것을 방지된다. 따라서, 산화물 반도체층의 안정화를 위한 열처리 공정에서 수소화 공정을 동시에 수행할 수도 있다.

도 19를 참조하면, 이 실시예는 중간 절연막(ILD)이 삼중층으로 구성된 것 이외의 구조에서 도 18에 도시된 실시예와 실질적으로 동일하다. 중간 절연막(ILD)에서 하부 산화막(SIO1), 질화막(SIN) 및 상부 산화막(SIO2)이 적층되어 있다.

중간 절연막(ILD)은 제2 TFT(T2)에서는 게이트 절연막의 기능을 한다. 따라서, 중간 절연막(ILD)이 너무 두꺼우면 제2 반도체층(A2)에 게이트 전압이 정상적으로 전달되지 않을 수 있다. 따라서, 중간 절연막(ILD)은 2,000Å ~ 6,000Å의 두께로 형성될 수 있다.

후속 열처리 공정을 통해, 제조 공정상 수소를 다량 함유한 질화막(SIN)에서 수소를 제1 반도체층(A1)으로 확산하여야 한다. 확산 효율을 고려했을 때, 하부 산화막(SIO1)은 500Å ~ 1,000Å 질화막(SIN)은 1,000Å ~ 2,000Å의 두께로 형성될 수 있다. 상부 산화막(SIO2)은, 제2 반도체층(A2)으로 수소 확산을 제한하여야 하므로, 1,000Å ~ 3,000Å의 두께로 형성될 수 있다. 특히, 상부 산화막(SIO2)은 질화막(SIN)에서 방출되는 수소의 확산 정도를 조절하기 위한 것으로, 상부 산화막(SIO2)은 질화막(SIN)보다 두껍게 형성될 수 있다.

도 20을 참조하면, 본 발명의 TFT 어레이 기판은 제1 TFT(T1)와 제2 TFT(T2)를 포함한다. 제1 및 제2 TFT들(T1, T2)은 이격되어 배치될 수도 있고, 인접하여 배치될 수도 있다. 혹은 두 개의 TFT들이 중첩되어 배치될 수도 있다.

기판(SUB)의 전체 표면 위에는 버퍼층(BUF)이 형성된다. 버퍼층(BUF)은 생략될 수 있다. 버퍼층(BUF)은 복수 개의 박막층이 적층된 구조를 가질 수도 있다. 여기서는 편의상 단일층으로 설명한다. 또한, 버퍼층(BUF)과 기판(SUB) 사이에서 필요한 부분에만 선택적으로 차광층을 더 구비할 수도 있다. 차광층은 그 위에 배치된 TFT의 반도체층으로 외부의 빛이 유입되는 것을 방지할 목적으로 형성할 수 있다.

제1 TFT(T1)는 p type MOSFET 혹은 n type MOSFET 구조의 TFT로 구현되거나 CMOS로 구현될 수 있다. 제1 TFT(T1)의 반도체층은 다결정 반도체 (Poly-Silicon)와 같은 다결정 반도체일 수 있다. 제1 TFT(T1)는 탑-게이트 (Top-Gate) 구조로 구현될 수 있다.

제1 반도체층(A1)이 배치된 기판(SUB)의 전체 표면 위에는 게이트 절연막(GI)이 형성될 수 있다. 게이트 절연막(GI)은 질화 실리콘(SiNx) 혹은 산화 실리콘(SiOx)으로 형성할 수 있다. 게이트 절연막(GI)의 경우, 소자의 안정성 및 특성을 고려하여 1,000Å ~ 1,500Å 정도의 두께로 형성될 수 있다. 게이트 절연막(GI)을 질화 실리콘(SiNx)으로 형성할 경우, 제조 공정상 게이트 절연막(GI) 내에 수소를 다량 포함할 수 있다. 이러한 수소들은 후속 공정에서 게이트 절연막(GI) 외부로 확산될 수 있기 때문에 게이트 절연막(GI)은 산화 실리콘 물질로 형성될 수 있다.

다결정 반도체를 포함하는 제1 반도체층(A1)은 수소 확산이 긍정적인 효과를 나타낼 수 있다. 하지만, 제1 TFT(T1)와 다른 성질을 갖는 제2 TFT(T2)에는 부정적인 효과를 줄 수 있다. 이를 고려하여 게이트 절연막(GI)은 2,000Å ~ 4,000Å 정도로 두껍게 형성될 수 있다. 게이트 절연막(GI)을 질화 실리콘(SiNx)으로 형성할 경우에는 수소의 확산 정도가 심할 수 있다. 따라서, 여러 경우를 고려했을 때, 게이트 절연막(GI)은 산화 실리콘(SiOx)으로 형성하는 것이 바람직하다.

게이트 절연막(GI) 위에는 제1 게이트 전극(G1)과 제2 게이트 전극(G2)이 배치되어 있다. 제1 게이트 전극(G1)은 제1 반도체층(A1)의 중앙부와 중첩하도록 배치된다. 제2 게이트 전극(G2)은 제2 TFT(T2) 부분에 배치된다. 제1 게이트 전극(G1)과 제2 게이트 전극(G2)을 동일한 층 상에 동일한 물질로 동일한 마스크로 형성하므로, 제조 공정을 단순화할 수 있다.

제1 게이트 전극(G1) 및 제2 게이트 전극(G2)을 덮도록 제1 중간 절연막(ILD1)이 적층되어 있다. 제1 중간 절연막(ILD1)은 제2 TFT(T2)가 배치되는 제2 영역을 제외하고 제1 TFT(T1)가 배치되는 제1 영역에 선택적으로 덮을 수 있다. 제1 중간 절연막(ILD1)은 질화 실리콘(SiNx)을 포함하는 질화막(SIN)으로 형성될 수 있다. 질화막(SIN)은 후속 열처리 공정을 통해 내부에 포함된 수소를 확산하여 다결정 반도체를 포함하는 제1 반도체층(A1)의 수소화 처리를 수행하기 위한 것이다.

질화막(SIN) 위에는 기판(SUB) 전체를 덮도록 제2 중간 절연막(ILD2)이 형성된다. 제2 중간 절연막(ILD2)은 산화 실리콘(SiOx)과 같은 산화막(SIO)으로 형성될 수 있다. 산화막(SIO)은 질화막(SIN)을 완전히 덮는 구조를 가짐으로써, 후속 열처리 공정에 의해 질화막(SIN)에서 방출되는 수소가 제2 TFT의 반도체층으로 지나치게 많이 확산되는 것을 방지할 수 있다.

질화막(SIN)으로 이루어진 제1 중간 절연막(ILD1)에서 방출되는 수소는 그 아래에 게이트 절연막(GI)을 사이에 두고 배치된 제1 반도체층(A1)으로 확산도리 수 있다. 반면에, 질화막(SIN)에서 방출되는 수소는 그 위에 형성되는 제2 TFT(T2)의 반도체층으로는 확산되는 것을 방지할 필요가 있다. 따라서, 질화막(SIN)은 게이트 절연막(GI) 위에서 제1 반도체층(A1)과 가깝게 적층될 수 있다. 특히, 질화막(SIN)은 제1 반도체층(A1)을 포함하는 제1 TFT(T1)를 선택적으로 덮고, 제2 반도체층(A2)을 포함하는 제2 TFT(T2)가 배치되는 영역에 배치되지 않을 수 있다.

제조 공정을 고려할 때, 제1 및 제2 중간 절연막들(ILD1, ILD2) 전체 두께는 2,000Å ~ 6,000Å 일 수 있다. 제1 중간 절연막(ILD1) 및 제2 중간 절연막(ILD2) 각각의 두께는 1,000Å ~ 3,000Å일 수 있다. 제1 중간 절연막(ILD1) 내의 수소가 제1 반도체층(A1)으로 다량 확산되는 반면, 제2 반도체층(A2)으로는 가급적 적게 영향을 주도록 하기 위해서, 제2 중간 절연막(ILD2)인 산화막(SIO)은 게이트 절연막(GI)보다 더 두껍게 형성될 수 있다. 특히, 제2 중간 절연막(ILD2)인 산화막(SIO)은 제1 중간 절연막(ILD1)인 질화막(SIN)에서 방출되는 수소의 확산 정도를 조절하기 위한 것으로서, 제2 중간 절연막(ILD2)은 제1 중간 절연막(ILD1)보다 두꺼울 수 있다.

제2 중간 절연막(ILD2) 위에는 제2 게이트 전극(G2)과 중첩하는 제2 반도체층(A2)이 배치되어 있다. 제2 반도체층(A2)은 제2 TFT(T2)의 채널 영역을 포함한다. 제2 TFT(T2)의 반도체층은 인듐-갈륨-아연 산화물(Indium Gallium Zinc Oxide: IGZO), 인듐-갈륨 산화물(Indium Gallium Oxide: IGO) 및 인듐 -아연 산화물(Indium Zinc Oxide: IZO)와 같은 산화물 반도체층일 수 있다. 산화물 반도체층은, Off 전류가 낮은 특성이 있어, 픽셀의 전압 유지 기간이 길어지므로 저속 구동 및 저 소비 전력을 요구하는 표시장치에 적합하다.

제2 반도체층(A2)과 제2 중간 절연막(ILD2) 위에, 소스-드레인 전극들이 배치되어 있다. 제1 소스 전극(S1)과 제1 드레인 전극(D1)은 제1 게이트 전극(G1)을 중심으로 일정거리 이격하여 마주보도록 배치된다. 제1 소스 전극(S1)은, 소스 콘택홀(SH)을 통해 노출된 제1 반도체층(A1)의 일측부인 소스 영역(SA)과 연결된다. 소스 콘택홀(SH)은 제2 및 제1 중간 절연막(ILD2, ILD1) 및 게이트 절연막(GI)을 관통하여 제1 반도체층(A1)의 일측부인 소스 영역(SA)을 노출한다. 제1 드레인 전극(D1)은 드레인 콘택홀(DH)을 통해 노출된 제1 반도체층(A1)의 타측부인 드레인 영역(DA)과 연결된다. 드레인 콘택홀(DH)은 제2 및 제1 중간 절연막(ILD2, ILD1) 및 게이트 절연막(GI)을 관통하여 제1 반도체층(A1)의 타측부인 드레인 영역(DA)을 노출한다.

제2 소스 전극(S2)과 제2 드레인 전극(D2)은 각각 제2 반도체층(A2)의 일측부와 타측부의 상부 표면과 접촉하며 일정 거리 이격하여 배치된다. 제2 소스 전극(S2)은 제2 중간 절연막(ILD2)의 상부 표면 및 제2 반도체층(A2)의 일측부 상부 표면과 접촉하도록 배치된다. 제2 드레인 전극(D2)은 제2 중간 절연막(ILD2)의 상부 표면 및 제2 반도체층(A2)의 타측부 상부 표면과 접촉하도록 배치된다.

제1 TFT(T1)와 제2 TFT(T2) 위에는 보호막(PAS)이 덮고 있다. 이후, 보호막(PAS)을 패터닝하여 제1 드레인 전극(D1) 및/또는 제2 드레인 전극(D2)을 노출하는 콘택홀이 더 형성될 수 있다. 또한, 보호막(PAS) 위에는 콘택홀을 통해 제1 드레인 전극(D1) 및/또는 제2 드레인 전극(D2)과 접촉하는 픽셀 전극을 더 포함할 수 있다.

제1 TFT(T1)의 제1 반도체층(A1)은 제1 게이트 전극(G1) 아래에 배치되고, 제2 TFT(T2)의 제2 반도체층(A2)은 제2 게이트 전극(G2) 상부에 배치된다. 따라서, 상대적으로 고온에서 형성되는 제1 반도체층(A1)을 먼저 형성한 후에, 상대적으로 저온에서 형성되는 제2 반도체층(A2)을 나중에 형성함으로써, 제조 공정 중에 산화물 반도체층이 고온 상태에 노출되는 상황을 회피할 수 있는 구조를 갖는다. 따라서, 제1 TFT는, 제1 게이트 전극(G1)보다 제1 반도체층(A1)을 먼저 형성하여야 하므로 탑-게이트 구조를 갖는다. 제2 TFT는, 제2 게이트 전극(G2)보다 제2 반도체층(A2)을 나중에 형성하여야 하므로 바텀-게이트 구조를 갖는다.

산화물 반도체를 포함하는 제2 반도체층(A2)을 열처리하는 과정에서 다결정 반도체층을 포함하는 제1 반도체층(A1)에 수소 처리 공정을 동시에 수행할 수 있다. 이를 위해, 질화막(SIN)인 제1 중간 절연막(ILD1)은 하부에 그리고 산화막(SIO)인 제2 중간 절연막(ILD2)이 상부에 적층된 구조를 갖는다. 질화막(SIN)인 제1 중간 절연막(ILD1) 내부에 포함된 수소를 열처리 공정에 의해 제1 반도체층(A1)으로 확산시키는 수소화 공정이 필요하다. 또한, 산화물 반도체층을 포함하는 제2 반도체층(A2)의 안정화를 위한 열처리 공정도 필요하다. 수소화 공정은 제1 반도체층(A1) 위에 중간 절연막(ILD)을 모두 적층한 후에 실시하고, 열 처리 공정은 제2 반도체층(A2)을 형성한 후에 실시할 수 있다.

제1 중간 절연막(ILD1)을 형성한 후에 수소화 공정을 수행할 수도 있다. 제2 중간 절연막(ILD2)에 의해 질화막(SIN)에 내포된 수소가 산화물 반도체층을 포함하는 제2 반도체층(A2)으로 과도하게 확산되는 것을 방지할 수 있는 구조를 갖는다. 따라서, 본 발명은 산화물 반도체층의 안정화를 위한 열처리 공정에서 수소화 공정을 동시에 수행할 수도 있다.

제1 중간 절연막(ILD1)은 수소 처리가 필요한 제1 TFT(T1)가 배치된 제1 영역에 선택적으로 형성되어 있다. 따라서, 산화물 반도체층을 포함하는 제2 TFT(T2)는 질화막(SIN)으로부터 상당히 멀리 이격되어 있다. 그 결과, 후속 열처리 공정에서 질화막(SIN)에 내포된 수소가 제2 반도체층(A2)으로 지나치게 확산되는 것을 방지할 수 있다. 산화막(SIO)인 제2 중간 절연막(ILD2)이 질화막(SIN) 위에 더 증착되어 있으므로, 질화막(SIN)에 내포된 수소가 산화물 반도체층을 포함하는 제2 반도체층(A2)으로 지나치게 많이 침투하는 것을 더 확실하게 방지할 수 있는 구조를 갖는다.

도 21을 참조하면, 이 실시예는 제1 중간 절연막(ILD1)이 이중층으로 구성된 것을 제외하면 전술한 도 20의 실시예와 실질적으로 동일하다. 이 실시예에서, 산화막(SIO)이 질화막(SIN) 위에 형성된다.

후속 열처리 공정을 통해, 제조 공정상 수소를 다량 함유한 질화막(SIN)에서 수소를 제1 반도체층(A1)으로 확산하여야 한다. 수소 확산 정도를 고려하여, 질화막(SIN)의 두께는 1,000Å ~ 3,000Å의 두께로 설정될 수 있다. 제1 중간 절연막(ILD1)의 산화막(SIO)은 게이트 전극(G1, G2)들을 형성하는 과정에서 손상된 게이트 절연막(GI)의 표면을 보상하기 위한 것으로 너무 두껍지 않은 500Å ~ 1,000Å의 두께일 수 있다. 산화막(SIO)인 제2 중간 절연막(ILD2)은 질화막(SIN)에서 방출되는 수소의 확산 정도를 조절하기 위한 것으로, 제2 중간 절연막(ILD2)은 질화막(SIN)보다 두껍게 형성될 수 있다.

제1 중간 절연막(ILD1) 위에는 제2 중간 절연막(ILD2)이 형성된다. 제1 중간 절연막(ILD1)은 제1 TFT(T1)이 형성된 영역에 선택적으로 형성되어 있지만, 제2 중간 절연막(ILD2)은 기판(SUB) 전체 표면을 덮을 수 있다.

제2 중간 절연막(ILD2)은 제2 TFT(T2)에서는 게이트 절연막의 기능을 한다. 따라서, 제2 중간 절연막(ILD2)이 너무 두꺼우면 제2 반도체층(A2)에 게이트 전압이 정상적으로 전달되지 않을 수 있다. 따라서, 제2 중간 절연막(ILD2)의 두께는 1,000Å ~ 3,000Å의 두께로 설정될 수 있다.

제1 중간 절연막(ILD1)을 구성하는 산화막(SIO)은 500Å ~ 1,000Å의 두께로 형성되고, 질화막(SIN)은 1,000Å ~ 3,000Å의 두께로 형성될 수 있다. 제2 중간 절연막(ILD2)은 1,000Å ~ 3,000Å의 두께로 형성될 수 있다. 게이트 절연막(GI)은 1,000Å ~ 1,500Å 정도의 두께로 형성될 수 있다.

도 22를 참조하면, 이 실시예는 제1 중간 절연막(ILD1)이 산화막(SIO)으로 이루어지고, 제2 중간 절연막(ILD2)이 질화막(SIN)으로 형성된 것을 제외하면, 전술한 도 20 및 도 21의 실시예와 실질적으로 동일하다. 질화막(SIN)으로 이루어진 제2 중간 절연막(ILD2)은 제2 TFT(T2)가 배치된 제2 영역에는 배치되지 않고, 제1 TFT(T1)가 배치된 제1 영역에 선택적으로 배치된 구조를 갖는다.

제1 중간 절연막(ILD1)은 제2 게이트 전극(G2)과 제2 반도체층(A2) 사이에 개재되어, 제2 TFT(T2)에서 게이트 절연막의 기능을 한다. 따라서, 제1 중간 절연막(ILD1)은 후속 열처리 공정에서 수소를 방출하지 않는 산화막(SIO)으로 형성될 수 있다. 제1 중간 절연막(ILD1)의 상부에는 제2 소스-드레인 전극들(S2, D2)이 배치되므로, 제2 게이트 전극(G2)과 충분한 절연성을 확보하여야 한다. 따라서, 제1 중간 절연막(ILD1)은 1,000Å ~ 3,000Å 정도의 두께로 형성될 수 있다.

제1 TFT(T1)가 배치된 영역에서 제1 중간 절연막(ILD1)의 상부에는 질화막(SIN)을 형성함으로써, 후속 열처리 공정을 통해, 질화막(SIN)에 포함된 수소를 제1 반도체층(A1)으로 확산하여야 한다. 제1 중간 절연막(ILD1)의 두께가 게이트 절연막의 기능을 담보할 수 있을 정도이어야 하므로, 비교적 두꺼운 편이다. 따라서, 제1 중간 절연막(ILD1)을 통과하여 수소가 확산될 수 있도록 하기 위해서는, 질화막(SIN)은 충분한 두께 예를 들어, 1,000Å ~ 3,000Å 정도의 두께로 형성될 수 있다.

질화막(SIN)이 1,000Å ~ 3,000Å의 두께를 갖더라도, 제2 TFT(T2)와는 상당한 거리로 이격되어 있으므로, 질화막(SIN) 내의 수소가 제2 반도체층(A2)으로 확산될 가능성은 현저히 떨어진다. 또한, 제3 실시 예에서는, 제1 중간 절연막(ILD1) 위에 제2 반도체층(A2)이 적층되지만, 제1 중간 절연막(ILD1)이 산화막(SIO)이므로, 안정적인 상태를 유지할 수 있다.

도 23a를 참조하면, 본 발명의 TFT 어레이 기판은 제1 TFT(T1)와 제2 TFT(T2)를 포함한다. 제1 및 제2 TFT들(T1, T2)은 이격되어 배치될 수도 있고, 인접하여 배치될 수도 있다. 혹은 두 개의 TFT들이 중첩되어 배치될 수도 있다.

기판(SUB)의 전체 표면 위에는 버퍼층(BUF)이 형성될 수 있으나 경우에 따라, 버퍼층(BUF)은 생략될 수도 있다. 버퍼층(BUF)은 복수 개의 박막층이 적층된 구조로 형성될 수 있다. 버퍼층(BUF)과 기판(SUB) 사이에서 필요한 부분에만 선택적으로 차광층을 더 구비할 수도 있다. 차광층은 그 위에 배치된 TFT의 반도체층으로 외부의 빛이 유입되는 것을 방지할 목적으로 형성할 수 있다.

제1 TFT(T1)는 p type MOSFET 혹은 n type MOSFET 구조의 TFT로 구현되거나 CMOS로 구현될 수 있다. 제1 TFT(T1)의 반도체층은 다결정 반도체 (Poly-Silicon)과 같은 다결정 반도체층일 수 있다. 제1 TFT(T1)는 탑-게이트 (Top-Gate) 구조로 구현될 수 있다.

제1 반도체층(A1)이 배치된 기판(SUB)의 전체 표면 위에는 게이트 절연막(GI)이 형성된다. 게이트 절연막(GI)은 질화 실리콘(SiNx) 혹은 산화 실리콘(SiOx)으로 형성될 수 있다. 게이트 절연막(GI)은 소자의 안정성 및 특성을 고려하여 1,000Å ~ 1,500Å 정도의 두께로 형성될 수 있다. 게이트 절연막(GI)을 질화 실리콘(SiNx)으로 형성할 경우, 제조 공정상 게이트 절연막(GI) 내에 수소를 다량 포함할 수 있다. 이러한 수소들은 후속 공정에서 게이트 절연막(GI) 외부로 확산될 수 있어, 게이트 절연막(GI)은 산화 실리콘 물질로 형성될 수 있다.

다결정 반도체를 포함하는 제1 반도체층(A1)은, 수소 확산이 긍정적인 효과를 나타낼 수 있다. 하지만, 제1 TFT(T1)와 다른 성질을 갖는 제2 TFT(T2)에는 부정적인 효과를 줄 수 있다. 이를 고려하여 게이트 절연막(GI)은 2,000Å ~ 4,000Å 정도로 두껍게 형성될 수 있다. 게이트 절연막(GI)을 질화 실리콘(SiNx)으로 형성할 경우에는 수소의 확산 정도가 심할 수 있다. 따라서, 여러 경우를 고려했을 때, 게이트 절연막(GI)은 산화 실리콘(SiOx)으로 형성될 수 있다.

게이트 절연막(GI) 위에는 제1 게이트 전극(G1)이 배치되어 있다. 제1 게이트 전극(G1)은 제1 반도체층(A1)의 중앙부와 중첩하도록 배치되어 있다. 제1 게이트 전극(G1)과 중첩하는 제1 반도체층(A1)의 중앙부는 채널 영역으로 정의된다.

제1 게이트 전극(G1)이 형성된 기판(SUB) 전체 표면 위에는 중간 절연막(ILD)이 적층되어 있다. 중간 절연막(ILD)은 질화 실리콘(SiNx)과 같은 무기 질화물질을 포함하는 질화막(SIN)으로 형성될 수 있다. 질화막(SIN)은 후속 열처리 공정을 통해 내부에 포함된 수소를 확산하여 다결정 반도체를 포함하는 제1 반도체층(A1)을 수소화 처리를 수행하기 위해 증착한다.

중간 절연막(ILD) 위에 제1 소스 전극(S1) 및 제1 드레인 전극(D1) 그리고 제2 게이트 전극(G2)이 배치될 수 있다. 제1 소스 전극(S1)은 중간 절연막(ILD)과 게이트 절연막(GI)을 관통하는 소스 콘택홀(SH)을 통해 제1 반도체층(A1)의 일측부인 소스 영역(SA)과 접촉한다. 제1 드레인 전극(D1)은 중간 절연막(ILD)과 게이트 절연막(GI)을 관통하는 드레인 콘택홀(DH)을 통해 제1 반도체층(A1)의 타측부인 드레인 영역(DA)과 접촉한다. 한편, 제2 게이트 전극(G2)은 제2 TFT(T2)의 영역에 배치한다. 제1 소스 전극(S1) 및 제1 드레인 전극(D1) 그리고 제2 게이트 전극(G2)은 동일한 층 상에 동일한 물질로 동일한 마스크로 형성함으로써 제조 공정을 단순화할 수 있다.

제1 소스 전극(S1) 및 제1 드레인 전극(D1) 그리고 제2 게이트 전극(G2)이 형성된 중간 절연막(ILD) 위에 산화막(SIO)이 적층되어 있다. 산화막(SIO)은 산화 실리콘(SiOx)과 같은 무기 산화물질을 포함하는 것이 바람직하다. 산화막(SIO)은 질화막(SIN) 위에 적층된 구조를 가짐으로써, 후속 열처리 공정에 의해 질화막(SIN)에서 방출되는 수소가 제2 TFT의 반도체층으로 지나치게 많이 확산되는 것을 방지한다.

질화막(SIN)으로 이루어진 중간 절연막(ILD)에서 방출되는 수소는 그 아래에 게이트 절연막(GI)을 사이에 두고 배치된 제1 반도체층(A1)으로 확산되는 것이 바람직하다. 반면에, 질화막(SIN)에서 방출되는 수소는 그 위에 형성되는 제2 TFT(T2)의 반도체층으로는 확산되는 것을 방지하는 것이 바람직하다. 따라서, 질화막(SIN)은 게이트 절연막(GI) 위에서 제1 반도체층(A1)과 가깝게 적층될 수 있다. 질화막(SIN)은 제1 반도체층(A1)을 포함하는 제1 TFT(T1)를 선택적으로 덮고, 제2 TFT(T2)가 배치되는 영역에는 배치되지 않을 수 있다.

제조 공정 및 수소 확산 효율을 고려하여, 질화막(SIN)으로 이루어진 중간 절연막(ILD)은 1,000Å ~ 3,000Å의 두께로 형성될 수 있다. 질화막(SIN) 내의 수소가 제1 반도체층(A1)으로 다량 확산되는 반면, 제2 반도체층(A2)으로는 가급적 적게 영향을 주도록 하기 위해서는, 산화막(SIO)은 게이트 절연막(GI)보다 더 두껍게 형성될 수 있다. 산화막(SIO)은 질화막(SIN)에서 방출되는 수소의 확산 정도를 조절하기 위한 것으로서, 산화막(SIO)은 질화막(SIN)보다 두껍게 형성될 수 있다. 산화막(SIO)은 제2 TFT(T2)에서 게이트 절연막의 기능을 하여야 한다. 이를 고려하여 산화막(SIO)은 1,000Å ~ 3,000Å 정도의 두께로 형성될 수 있다.

산화막(SIO) 상부 표면에 제2 게이트 전극(G2)과 중첩하는 제2 반도체층(A2)이 형성된다. 제2 반도체층(A2)은 인듐-갈륨-아연 산화물(Indium Gallium Zinc Oxide: IGZO), 인듐-갈륨 산화물(Indium Gallium Oxide: IGO) 및 인듐 -아연 산화물(Indium Zinc Oxide: IZO)와 같은 산화물 반도체층을 포함할 수 있다. 산화물 반도체층은 Off 전류가 낮은 특성이 있어 낮은 주파수에서 구동이 가능하다. 이러한 특성으로 인해, 낮은 보조 용량의 크기로도 충분히 구동할 수 있으므로, 보조 용량이 차지하는 면적을 줄일 수 있다. 따라서, 단위 픽셀 영역의 크기가 작은 초고 해상도 표시장치를 구현하는 데 유리하다. 제2 TFT는 바텀-게이트 (Bottom-Gate) 구조로 형성될 수 있다.

제2 반도체층(A2)과 산화막(SIO) 위에, 제2 소스 전극(S2)과 제2 드레인 전극들(D2)이 배치되어 있다. 제2 소스 전극(S2)과 제2 드레인 전극(D2)은 각각 제2 반도체층(A2)의 일측부와 타측부의 상부 표면과 접촉하며 일정 거리 이격하여 배치되어 있다. 제2 소스 전극(S2)은 산화막(SIO)의 상부 표면 및 제2 반도체층(A2)의 일측부 상부 표면과 접촉하도록 배치되어 있다. 제2 드레인 전극(D2)은 산화막(SIO)의 상부 표면 및 제2 반도체층(A2)의 타측부 상부 표면과 접촉하도록 배치되어 있다.

제1 TFT(T1)와 제2 TFT(T2) 위에는 보호막(PAS)이 덮고 있다. 이후, 보호막(PAS)을 패터닝하여 제1 드레인 전극(D1) 및/또는 제2 드레인 전극(D2)을 노출하는 콘택홀이 더 형성될 수 있다. 또한, 보호막(PAS) 위에는 콘택홀을 통해 제1 드레인 전극(D1) 및/또는 제2 드레인 전극(D2)과 접촉하는 픽셀 전극을 더 포함할 수 있다. 여기서는, 편의상, 본 발명의 주요 특징을 나타내는 TFT들의 구조를 나타내는 부분들만 도시하고 설명하였다.

본 발명은 상대적으로 고온에서 형성되는 제1 반도체층(A1)을 먼저 형성한 후에, 상대적으로 저온에서 형성되는 제2 반도체층(A2)을 나중에 형성함으로써, 제조 공정 중에 산화물 반도체층이 고온 상태에 노출되는 상황을 회피할 수 있는 구조를 갖는다. 따라서, 제1 TFT는, 제1 게이트 전극(G1)보다 제1 반도체층(A1)을 먼저 형성하여야 하므로 탑-게이트 구조를 갖는다. 제2 TFT(T2)는, 제2 게이트 전극(G2)보다 제2 반도체층(A2)을 나중에 형성하여야 하므로 바텀-게이트 구조로 형성될 수 있다.

제2 반도체층(A2)을 열처리하는 과정에서 제1 반도체층(A1)에 수소 처리 공정을 동시에 수행할 수 있다. 이를 위해, 중간 절연막(ILD)은 질화막(SIN)으로 이루어지며, 중간 절연막(ILD) 위에는 산화막(SIO)이 적층된 구조를 갖는다. 제조 공정상의 특징으로 질화막(SIN) 내부에 포함된 수소를 열처리 공정에 의해 제1 반도체층(A1)으로 확산시키는 수소화 공정이 필요하다. 또한, 산화물 반도체층을 포함하는 제2 반도체층(A2)의 안정화를 위한 열처리 공정도 필요하다. 수소화 공정은 제1 반도체층(A1) 위에 중간 절연막(ILD)을 적층한 후에 실시하고, 열 처리 공정은 제2 반도체층(A2)을 형성한 후에 실시할 수 있다. 제2 반도체층(A2) 아래에서 질화막(SIN) 위에 증착된 산화막(SIO)에 의해 질화막(SIN)에 내포된 수소가 산화물 반도체층을 포함하는 제2 반도체층(A2)으로 과도하게 확산되는 것을 방지할 수 있는 구조를 갖는다. 따라서, 산화물 반도체층의 안정화를 위한 열처리 공정에서 수소화 공정을 동시에 수행할 수도 있다.

질화막(SIN)은 수소 처리가 필요한 제1 반도체층(A1)과 가깝게 배치되도록 하기 위해 제1 게이트 전극(G1) 위에 형성될 수 있다. 산화물 반도체층을 포함하는 제2 TFT(T2)는 질화막(SIN)으로부터 상당히 멀리 이격되어 배치되도록 하기 위해, 질화막(SIN)과 그 위에 형성된 제2 게이트 전극(G2)을 덮는 산화막(SIO)의 위에 형성될 수 있다. 그 결과, 후속 열처리 공정에서 질화막(SIN)에 내포된 수소가 제2 반도체층(A2)으로 지나치게 많이 확산되는 것을 방지할 수 있다.

제2 TFT(T2)를 픽셀 영역에 배치되는 스위치 소자로 사용하는 경우, 게이트 라인과 데이터 라인 등의 신호 배선들이 픽셀 영역 주변에 배치된다. 그리고, 이들 게이트 라인과 데이터 라인은 제1 TFT의 게이트 라인 및 데이터 라인과 동일한 층에 형성될 수 있다. 도 23b를 결부하여, 제2 TFT(T2)의 게이트 전극과 소스 전극 각각이 게이트 라인과 데이터 라인에 어떻게 연결될 수 있는지에 대해 추가로 설명한다.

도 23b를 참조하면, 제1 TFT(T1)의 제1 게이트 전극(G1)을 형성할 때, 동일한 물질로 동일층에 제2 TFT(T2)의 주변에 게이트 라인(GL)이 형성될 수 있다. 게이트 라인(GL)은 제1 게이트 전극(G1)과 같이 중간 절연막(ILD)에 의해 덮이는 구조를 갖는다.

중간 절연막(ILD)에는 제1 반도체층(A1)의 소스 영역(SA)을 개방하는 소스 콘택홀(SH)과 드레인 영역(DA)을 노출하는 드레인 콘택홀(DH)이 형성되어 있다. 이와 동시에, 중간 절연막(ILD)에는 게이트 라인(GL)의 일부를 노출하는 게이트 라인 콘택홀(GLH)이 더 형성되어 있다.

중간 절연막(ILD) 위에는 제1 소스 전극(S1), 제1 드레인 전극(D1), 제2 게이트 전극(G2) 그리고 데이터 라인(DL)이 형성될 수 있다. 제1 소스 전극(S1)은 소스 콘택홀(SH)을 통해 소스 영역(SA)과 접촉한다. 제1 드레인 전극(D1)은 드레인 콘택홀(DH)을 통해 드레인 영역(DA)과 접촉한다. 또한, 제2 게이트 전극(G2)은 게이트 라인 콘택홀(GLH)을 통해 게이트 라인(GL)과 연결된다. 데이터 라인(DL)은 제2 TFT(T2) 주변에서, 중간 절연막(ILD)을 사이에 두고 게이트 라인(GL)과 교차하도록 배치된다.

제1 소스 전극(S1)과 제1 드레인 전극(D1) 그리고 제2 게이트 전극(G2)은 산화막(SIO)에 의해 덮여 있다. 산화막(SIO) 위에는 제2 게이트 전극(G2)과 중첩하는 제2 반도체층(A2)이 배치되어 있다. 또한, 산화막(SIO)에는 데이터 라인(DL)의 일부를 노출하는 데이터 라인 콘택홀(DLH)이 더 형성되어 있다.

제2 반도체층(A2)과 산화막(SIO) 위에는 제2 소스 전극(S2)과 제2 드레인 전극(D2)이 배치되어 있다. 제2 소스 전극(S2)은 제2 반도체층(A2)의 일측변 상부 표면과 접촉하며, 데이터 라인 콘택홀(DLH)을 통해 데이터 라인(DL)과 연결된다. 제2 드레인 전극(D2)은 제2 반도체층(A2)의 타측변 상부 표면과 접촉한다.

도 24를 참조하면, 이 실시예는 중간 절연막(ILD1)이 이중층으로 구성된 것을 제외하면 전술한 도 23a의 실시예와 실질적으로 동일하다. 이 실시예에서, 중간 절연막(ILD)은 하부 산화막(SIO2)과 질화막(SIN)이 적층된 구조로 형성될 수 있다. 하부 산화막(SIO2) 위에 질화막(SIN)이 형성될 수 있다. 또는 질화막(SIN) 위에 하부 산화막(SIO2)이 형성될 수도 있다. 여기서, 하부 산화막(SIO2)은 산화막(SIO)보다 아래에 위치한다는 것이지, 질화막 아래에 배치되는 것을 한정하는 용어는 아니다.

후속 열처리 공정을 통해, 제조 공정상 수소를 다량 함유한 질화막(SIN)에서 수소를 제1 반도체층(A1)으로 확산하여야 한다. 확산 효율을 고려했을 때, 중간 절연막(ILD)의 질화막(SIN)은 1,000Å ~ 3,000Å의 두께로 형성될 수 있다. 하부 산화막(SIO2)은 제1 게이트 전극(G1)을 형성하는 과정에서 손상된 게이트 절연막(GI)의 표면을 보상하거나, 질화막(SIN)을 안정화하기 위한 것으로 500Å ~ 1,000Å 정도의 두께로 형성될 수 있다.

하부 산화막(SIO2)과 질화막(SIN)이 적층된 중간 절연막(ILD) 위에는 산화막(SIO)이 형성될 수 있다. 산화막(SIO)은 제2 TFT(T2)에서 게이트 절연막의 기능을 한다. 산화막(SIO)이 너무 두꺼우면 제2 반도체층(A2)에 게이트 전압이 정상적으로 전달되지 않을 수 있다. 따라서, 산화막(SIO)은 1,000Å ~ 3,000Å의 두께로 형성될 수 있다. 게이트 절연막(GI)은 1,000Å ~ 1,500Å 정도의 두께로 형성될 수 있다.

중간 절연막(ILD)에서, 질화막(SIN)을 하부에 하부 산화막(SIO2)을 상부에 형성될 수도 있다. 이 경우, 질화막(SIN)은 하부의 제1 반도체층(A1)과 더 가까이 배치되는 반면, 상부의 제2 반도체층(A2)과는 하부 산화막(SIO2) 두께만큼 더 이격되는 구조를 가질 수 있다. 따라서, 제1 반도체층(A1)으로의 수소 확산은 더 잘 이루어지며, 제2 반도체층(A2)로의 수소 확산을 효과적으로 방지할 수 있다.

제조 공정을 고려했을 때, 중간 절연막(ILD)의 두께가 2,000Å ~ 6,000Å일 수 있다. 질화막(SIN) 및 하부 산화막(SIO2) 각각은 1,000Å ~ 3,000Å의 두께로 형성될 수 있다. 산화막(SIO)은 제2 TFT(T2)의 게이트 절연막으로 작용하기 때문에 이를 고려하여, 1,000Å ~ 3,000Å의 두께로 형성될 수 있다.

도 25를 참조하면, 산화막(SIO)이 제1 TFT(T1)의 중간 절연막 기능을 하고, 제2 TFT(T2)의 게이트 절연막 기능을 한다.

중간 절연막(ILD)은 제1 중간 절연막(ILD1)과 제2 중간 절연막(ILD2)으로 이루어진다. 제1 중간 절연막(ILD1)은 하부 산화막(SIO2)과 질화막(SIN)이 적층된 구조를 갖는다. 질화막(SIN)이 제2 TFT(T2)가 배치된 제2 영역에는 배치되지 않고, 제1 TFT(T1)가 배치된 제1 영역을 선택적으로 덮는 구조를 갖는다. 제2 중간 절연막(ILD2)은 산화막(SIO)으로 이루어지는 것으로 제2 TFT(T2)의 게이트 절연막 기능을 한다.

제1 TFT(T1)가 배치된 영역에는 질화막(SIN)을 배치함으로써, 후속 열처리 공정을 통해, 질화막(SIN)에 포함된 수소를 제1 반도체층(A1)으로 확산할 수 있다. 수소 확산 효율을 고려하여, 질화막(SIN)은 1,000Å ~ 3,000Å의 두께를 갖는 것이 바람직하다. 하부 산화막(SIO2)은 500Å ~ 1,000Å 정도의 얇은 두께로 형성될 수 있다.

질화막(SIN)이 3,000Å 정도의 두께를 갖더라도, 제2 TFT(T2)와는 상당한 거리로 이격되어 있으므로, 질화막(SIN) 내의 수소가 제2 반도체층(A2)으로 확산될 가능성은 현저히 떨어진다. 또한, 질화막(SIN) 위에는 제2 중간 절연막(ILD2)인 산화막(SIO)이 더 적층되어 있으므로, 수소가 제2 반도체층(A2)으로 확산되는 것을 확실히 방지할 수 있다. 이 실시예는 제1 소스-드레인 전극들(S1, D1)과 제2 소스-드레인 전극들(S2, D2)을 동일층에서 동일한 물질로 형성할 수 있다.

도 26을 참조하면, 본 발명의 TFT 어레이 기판은 제1 TFT(T1)와 제2 TFT(T2)를 포함한다. 제1 및 제2 TFT들(T1, T2)은 이격되어 배치될 수도 있고, 인접하여 배치될 수도 있다. 혹은 두 개의 TFT들이 중첩되어 배치될 수도 있다.

기판(SUB)의 전체 표면 위에는 버퍼층(BUF)이 형성된다. 버퍼층(BUF)은 생략될 수 있다. 버퍼층(BUF)은 복수 개의 박막층이 적층된 구조를 가질 수도 있다. 버퍼층(BUF)과 기판(SUB) 사이에서 필요한 부분에만 선택적으로 차광층을 더 구비할 수도 있다. 차광층은 그 위에 배치된 TFT의 반도체층으로 외부의 빛이 유입되는 것을 방지할 목적으로 형성될 수 있다.

버퍼층(BUF) 위에는 제1 반도체층(A1)이 형성된다. 제1 반도체층(A1)은 제1 TFT(T1)의 채널 영역을 포함한다. 채널 영역은 제1 게이트 전극(G1)과 제1 반도체층(A1)이 중첩되는 영역으로 정의된다. 제1 게이트 전극(G1)이 제1 TFT(T1)의 중앙부와 중첩하므로, 제1 TFT(T1)의 중앙부가 채널 영역이 된다. 채널 영역의 양측변부는 불순물이 도핑된 영역으로서, 소스 영역(SA)과 드레인 영역(DA)으로 정의된다.

제1 TFT(T1)는 p type MOSFET 혹은 n type MOSFET 구조의 TFT로 구현되거나 CMOS로 구현될 수 있다. 제1 TFT(T1)의 반도체층은 다결정 반도체 (Poly-Silicon)과 같은 다결정 반도체층일 수 있다.

제1 반도체층(A1)이 배치된 기판(SUB)의 전체 표면 위에는 게이트 절연막(GI)이 형성된다. 게이트 절연막(GI)은 질화 실리콘(SiNx) 혹은 산화 실리콘(SiOx)으로 형성될 수 있다. 게이트 절연막(GI)은 소자의 안정성 및 특성을 고려하여 1,000Å ~ 1,500Å 정도의 두께로 형성될 수 있다. 게이트 절연막(GI)을 질화 실리콘(SiNx)으로 형성할 경우, 제조 공정상 게이트 절연막(GI) 내에 수소를 다량 포함할 수 있다. 이러한 수소들은 후속 공정에서 게이트 절연막(GI) 외부로 확산될 수 있기 때문에 게이트 절연막(GI)은 산화 실리콘 물질로 형성될 수 있다.

다결정 반도체를 포함하는 제1 반도체층(A1)은 수소 확산이 긍정적인 효과를 나타낼 수 있다. 하지만, 제1 TFT(T1)와 다른 성질을 갖는 제2 TFT(T2)에는 부정적인 효과를 줄 수 있다. 이를 고려하여 게이트 절연막(GI)은 2,000Å ~ 4,000Å 정도로 두껍게 형성될 수 있다. 게이트 절연막(GI)을 질화 실리콘(SiNx)으로 형성할 경우에는 수소의 확산 정도가 심할 수 있다. 따라서, 여러 경우를 고려했을 때, 게이트 절연막(GI)은 산화 실리콘(SiOx)으로 형성될 수 있다.

제1 및 제2 게이트 전극들(G1, G2)을 덮도록 중간 절연막(ILD)이 형성된다. 중간 절연막(ILD)은 질화 실리콘(SiNx)을 포함하는 질화막(SIN)과 산화 실리콘(SiOx)을 포함하는 산화막(SIO)이 교대로 적층된 다중층의 구조를 갖는다. 이 실시예에서 중간 절연막(ILD)을 질화막(SIN) 위에 산화막(SIO)이 적층된 이중층 구조로 설명하나, 이에 한정되지 않는다.

질화막(SIN)은 후속 열처리 공정을 통해 내부에 포함된 수소를 확산하여 다결정 반도체를 포함하는 제1 반도체층(A1)을 수소화 처리를 수행하기 위해 형성된다. 화막(SIO)은, 후속 열처리 공정에 의해 질화막(SIN)에서 방출되는 수소가 제2 TFT(T2)의 반도체층으로 너무 많이 확산되는 것을 방지하기 위해 형성된다.

질화막(SIN)에서 방출되는 수소는 그 아래에 게이트 절연막(GI)을 사이에 두고 배치된 제1 반도체층(A1)으로 확산된다. 따라서, 질화막(SIN)은 게이트 절연막(GI) 위에서 제1 반도체층(A1)과 가깝게 배치될 수 있다. 반면에, 질화막(SIN)에서 방출되는 수소는 그 위에 형성되는 제2 TFT(T2)의 반도체층으로 지나치게 많이 확산되는 것을 방지하는 것이 바람직하다. 따라서, 질화막(SIN) 위에 산화막(SIO)이 형성될 수 있다. 제조 공정을 고려할 때, 중간 절연막(ILD)은 2,000Å ~ 6,000Å의 두께로 형성될 수 있다. 질화막(SIN) 및 산화막(SIO) 각각은 1,000Å ~ 3,000Å으로 형성될 수 있다. 질화막(SIN) 내의 수소가 제1 반도체층(A1)으로 다량 확산되는 반면, 제2 반도체층(A2)으로는 가급적 적게 영향을 주도록 하기 위해서, 산화막(SIO)은 게이트 절연막(GI)보다 더 두껍게 형성될 수 있다. 산화막(SIO)은 질화막(SIN)에서 방출되는 수소의 확산 정도를 조절할 수 있다. 이 경우, 산화막(SIO)은 질화막(SIN)보다 두껍게 형성된다.

중간 절연막(ILD)의 산화막(SIO) 위에는, 제2 게이트 전극(G2)과 중첩하는 제2 반도체층(A2)이 형성된다.

제2 반도체층(A2)은 인듐-갈륨-아연 산화물(Indium Gallium Zinc Oxide: IGZO), 인듐-갈륨 산화물(Indium Gallium Oxide: IGO) 및 인듐 -아연 산화물(Indium Zinc Oxide: IZO)와 같은 산화물 반도체층을 포함할 수 있다. 산화물 반도체층은 Off 전류(Off-Current)가 낮은 특성이 있어, 픽셀의 전압 유지 기간이 길어지므로 저속 구동 및 저 소비 전력을 요구하는 표시장치에 적합하다.

제2 반도체층(A2) 위에, 에치-스토퍼 층(ESL)이 형성된다. 에치-스토퍼 층(ESL)에는 제2 반도체층(A2)의 일측부와 타측부를 각각 노출하는 제2 소스 콘택홀(SH2)과 제2 드레인 콘택홀(DH2)이 형성된다. 에치-스토퍼 층(ESL)과 중간 절연막(ILD) 및 게이트 절연막(GI)을 관통하여 제1 반도체층(A1)의 일측부와 타측부를 각각 노출하는 제1 소스 콘택홀(SH1)과 제1 드레인 콘택홀(DH1)이 형성된다.

도면으로 도시하지 않았지만, 에치-스토퍼 층(ESL)은 제2 반도체층(A2)의 중앙 부분을 덮는 섬 모양(island pattern)으로 형성될 수 있다. 이 경우, 제2 반도체층(A2)의 양 측부가 노출되기 때문에 제2 반도체층(A2)의 일측부와 타측부를 노출하기 위한 제2 소스 콘택홀(SH2)과 제2 드레인 콘택홀(DH2)은 필요 없다. 또한, 제1 반도체층(A1) 상부에는 에치-스토퍼 층(ESL)이 없기 때문에, 제1 소스 콘택홀(SH1)과 제1 드레인 콘택홀(DH1)은 중간 절연막(ILD) 및 게이트 절연막(GI)을 관통하는 구조가 된다.

에치-스토퍼 층(ESL) 위에는 소스-드레인 전극들이 형성된다. 제1 소스 전극(S1)과 제1 드레인 전극(D1)은 제1 게이트 전극(G1)을 중심으로 일정거리 이격하여 마주보도록 배치된다. 제1 소스 전극(S1)은, 제1 소스 콘택홀(SH1)을 통해 노출된 제1 반도체층(A1)의 일측부인 소스 영역(SA)과 연결된다. 제1 소스 콘택홀(SH1)은 에치-스토퍼 층(ESL), 중간 절연막(ILD) 및 게이트 절연막(GI)을 관통하여 제1 반도체층(A1)의 일측부인 소스 영역(SA)을 노출한다. 제1 드레인 전극(D1)은 제1 드레인 콘택홀(DH)을 통해 노출된 제1 반도체층(A1)의 타측부인 드레인 영역(DA)과 연결된다. 제1 드레인 콘택홀(DH1)은 에치-스토퍼 층(ESL), 중간 절연막(ILD) 및 게이트 절연막(GI)을 관통하여 제1 반도체층(A1)의 타측부인 드레인 영역(DA)을 노출한다.

제2 소스 전극(S2)과 제2 드레인 전극(D2)은 제2 게이트 전극(G2)을 중심으로 일정 거리 이격하여 배치된다. 제2 소스 전극(S2)은 제2 소스 콘택홀(SH2)을 통해 노출된 제2 반도체층(A2)의 일측부와 접촉된다. 제2 드레인 전극(D2)은 제2 드레인 콘택홀(DH2)을 통해 노출된 제2 반도체층(A2)의 타측부와 접촉된다. 제2 반도체층(A2) 상부 표면에 제2 소스-드레인 전극들(S2-D2)이 직접 접촉하는 경우, 제2 소스-드레인 전극들(S2-D2)을 패턴하는 과정에서 제2 소스-드레인 전극들(S2-D2)로부터 전도성이 확산되어 채널 영역을 정확하게 정의하기 어려울 수 있다. 본 발명은 산화물 반도체층을 포함하는 제2 반도체층(A2)과 제2 소스-드레인 전극(S2-D2)이 제2 소스-드레인 콘택홀(SH2, DH2)을 통해 연결되는 구조이기 때문에 제2 반도체층(A2)에 정의되는 채널 영역의 크기를 정확하게 정의할 수 있다.

제1 TFT(T1)와 제2 TFT(T2) 위에는 보호막(PAS)이 덮고 있다. 보호막(PAS)을 패터닝하여 제1 드레인 전극(D1) 및/또는 제2 드레인 전극(D2)을 노출하는 콘택홀이 더 형성될 수 있다. 또한, 보호막(PAS) 위에는 콘택홀을 통해 제1 드레인 전극(D1) 및/또는 제2 드레인 전극(D2)과 접촉하는 픽셀 전극이 형성될 수 있다.

이 실시예에서, 제1 TFT(T1)를 구성하는 제1 게이트 전극(G1)과 제2 TFT(T2)를 구성하는 제2 게이트 전극(G2)이 동일 물질로 동일 층에 형성될 수 있다.

제1 TFT(T1)의 제1 반도체층(A1)은 제1 게이트 전극(G1) 아래에 배치되고, 제2 TFT(T2)의 제2 반도체층(A2)은 제2 게이트 전극(G2) 상부에 배치된다. 따라서, 상대적으로 고온에서 형성되는 제1 반도체층(A1)을 먼저 형성한 후에, 상대적으로 저온에서 형성되는 제2 반도체층(A2)을 나중에 형성함으로써, 제조 공정 중에 산화물 반도체층이 고온 상태에 노출되는 상황을 회피할 수 있는 구조를 갖는다. 따라서, 제1 TFT는, 제1 게이트 전극(G1)보다 제1 반도체층(A1)을 먼저 형성하여야 하므로 탑-게이트 구조로 구현될 수 있다. 제2 TFT는 제2 게이트 전극(G2)보다 제2 반도체층(A2)을 나중에 형성하여야 하므로 바텀-게이트 구조로 구현될 수 있다.

제2 반도체층(A2)을 열처리하는 과정에서 다결정 반도체층을 포함하는 제1 반도체층(A1)에 수소 처리 공정을 동시에 수행할 수 있다. 이를 위해, 중간 절연막(ILD)은 하부에 질화막(SIN)이 상부에 산화막(SIO)이 적층된 구조를 갖는다. 제조 공정상의 특징으로 질화막(SIN) 내부에 포함된 수소를 열처리 공정에 의해 제1 반도체층(A1)으로 확산시키는 수소화 공정이 필요하다. 또한, 산화물 반도체층을 포함하는 제2 반도체층(A2)의 안정화를 위한 열처리 공정도 필요하다. 수소화 공정은 제1 반도체층(A1) 위에 중간 절연막(ILD)을 적층한 후에 실시하고, 열 처리 공정은 제2 반도체층(A2)을 형성한 후에 실시할 수 있다. 제2 반도체층(A2) 아래에서 질화막(SIN) 위에 적층된 산화막(SIO)에 의해 질화막(SIN)에 내포된 수소가 산화물 반도체층을 포함하는 제2 반도체층(A2)으로 과도하게 확산되는 것을 방지할 수 있는 구조를 갖는다. 따라서, 본 발명은 산화물 반도체층의 안정화를 위한 열처리 공정에서 수소화 공정을 동시에 수행할 수도 있다.

제1 및 제2 TFT들(T1, T2) 중 하나 이상은 표시패널(100)의 픽셀들 각각에 형성되어 픽셀들에 기입되는 데이터 전압을 스위칭하거나 픽셀들을 구동하는 TFT일 수 있다. OLED 표시장치의 경우에, 제2 TFT는 픽셀의 스위치 소자로 적용되고, 제1 TFT는 구동 소자로 적용될 수 있으나 이에 한정되지 않는다. 스위치 소자는 도 21 및 도 22에 도시된 스위치 소자(T), 도 23 및 도 24에 도시된 스위치 소자(ST)일 수 있다. 구동 소자는 도 23 및 도 24에 도시된 구동 소자(DT)일 수 있다. 제1 및 제2 TFT(T1, T2)는 조합되어 하나의 스위치 소자나 하나의 구동 소자로 적용될 수도 있다.

저속 구동 모드에서 정지 영상이나 데이터의 업데이트 주기가 늦은 영상에서 프레임 주파수를 낮출 수 있다. 프레임 레이트를 낮추면, 데이터 전압이 바뀔 때마다 휘도가 번쩍이는 현상이 보이거나 픽셀의 전압 방전 시간이 길어져 휘도가 데이터 업데이트 주기로 휘도가 깜빡이는 플리커(flicker) 현상이 보일 수 있다. 제1 및 제2 TFT(T1, T2)를 픽셀에 적절히 적용하면 저속 구동 모드에서 플리커 문제를 개선할 수 있다.

저속 구동 모드에서 데이터 업데이트 주기가 길어지면 스위치 TFT의 누설 전류량이 커진다. 스위치 TFT의 누설 전류는 스토리지 커패시터(storage capacitor)의 전압과 구동 TFT의 게이트-소스 간 전압의 저하를 초래한다. 산화물 TFT인 제2 TFT(T2)를 픽셀의 스위치 소자로 적용할 수 있다. 산화물 트랜지스터는 Off 전류 가 낮기 때문에 스토리지 커패시터와 구동 소자의 게이트-소스 전압 감소를 방지할 수 있다.

다결정 반도체를 포함한 제1 TFT를 픽셀의 구동 소자로 적용하면 전자의 이동도가 높기 때문에 OLED의 전류양을 크게 할 수 있다. 따라서, 본 발명은 픽셀의 스위치 소자에 제2 TFT(T2)를 적용하고, 픽셀의 구동 소자에 제1 TFT(T1)를 적용하여 소비 전력을 대폭 낮추면서 화질 저하를 방지할 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

100 : 표시패널 110 : 데이터 구동부
120 : 게이트 구동부(GIP 회로) 130 : 타이밍 콘트롤러
140 : 레벨 시프터
S1, S01, S2, S02, S3, S03, S4, S04, DT : 픽셀 회로의 트랜지스터
SCAN1, SCAN2, SCAN3, EM : 게이트 신호

Claims

데이터 라인들과 게이트 라인들이 교차되고 각각 다수의 서브 픽셀들이 배치된 다수의 픽셀 라인들을 포함한 표시패널을 포함하고,
상기 서브 픽셀들 각각은
고전위 전원 전압, 상기 고전위 전원 전압 보다 낮은 저전위 전원 전압, 상기 고전위 전원 전압과 상기 저전위 전원 전압 사이의 기준 전압을 공급 받고, 제1 스캔 신호에 따라 제어되는 제1 스위치 소자, 제2 스캔 신호에 따라 제어되는 제2 스위치 소자, 제3 스캔 신호에 따라 제어되는 제3 스위치 소자, 발광 제어 신호에 따라 제어되는 제4 스위치 소자, 발광 소자, 상기 발광 소자를 구동하는 구동 소자, 및 상기 구동 소자에 연결된 커패시터를 포함한 픽셀 회로를 포함하고,
상기 구동 소자는 게이트, 제1 전극, 및 제2 전극을 포함하고,
상기 제1 스위치 소자는 상기 제1 스캔 신호에 응답하여 상기 기준 전압을 상기 구동 소자의 게이트와 상기 커패시터에 공급하고,
상기 제2 스위치 소자는 상기 제2 스캔 신호에 응답하여 데이터 라인을 상기 구동 소자의 제2 전극에 연결하고,
상기 제3 스위치 소자는 상기 제3 스캔 신호에 응답하여 상기 기준 전압 또는 상기 저전위 전원 전압을 상기 발광 소자의 애노드에 인가하며,
상기 제3 스캔 신호의 펄스가 상기 제1 및 제2 스캔 신호들의 펄스 보다 앞서 발생되거나 상기 제2 스캔 신호의 펄스와 중첩되는 표시장치.
제 1 항에 있어서,
상기 픽셀 회로는
상기 제1 스위치 소자, 상기 구동 소자, 및 상기 커패시터 사이의 제1 노드;
상기 구동 소자, 상기 커패시터, 상기 제2 스위치 소자, 및 상기 제4 스위치 소자 사이의 제2 노드; 및
상기 제3 스위치 소자, 상기 제4 스위치 소자, 및 상기 발광 소자 사이의 제3 노드를 더 포함하는 중첩되는 표시장치.
제 2 항에 있어서,
상기 발광 소자의 애노드는 상기 제3 노드에 연결되고, 상기 발광 소자의 캐소드는 상기 저전위 전원 전압이 인가되는 VSS 전극에 연결되고,
상기 구동 소자는 상기 고전위 전원 전압이 인가되는 VDD 라인에 연결된 제1 전극, 상기 제2 노드에 연결된 제2 전극, 및 상기 제1 노드에 연결된 게이트를 포함하고,
상기 제1 스위치 소자는 상기 제1 스캔 신호가 인가되는 제1 게이트 라인에 연결된 게이트, 상기 기준 전압이 인가되는 Vref 라인에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하고,
상기 제2 스위치 소자는 상기 제2 스캔 신호가 인가되는 제2 게이트 라인에 연결된 게이트, 상기 제2 노드에 연결된 제1 전극, 및 상기 데이터 라인에 연결된 제2 전극을 포함하고,
상기 제3 스위치 소자는 상기 제3 스캔 신호가 인가되는 제3 게이트 라인에 연결된 게이트, 상기 VSS 전극에 연결된 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함하고,
상기 제4 스위치 소자가 상기 발광 제어 신호가 인가되는 제4 게이트 라인에 연결된 게이트, 상기 제2 노드에 연결된 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함하는 표시장치.
제 1 항에 있어서,
상기 픽셀 회로는
상기 제1 스위치 소자, 상기 구동 소자, 및 상기 커패시터 사이의 제1 노드;
상기 구동 소자와 상기 제4 스위치 소자 사이의 제2 노드; 및
상기 구동 소자, 상기 커패시터, 상기 제2 스위치 소자, 상기 제3 스위치 소자, 및 상기 발광 소자 사이의 제3 노드를 더 포함하는 중첩되는 표시장치.
제 4 항에 있어서,
상기 발광 소자의 애노드는 상기 제3 노드에 연결되고, 상기 발광 소자의 캐소드는 상기 저전위 전원 전압이 인가되는 VSS 전극에 연결되고,
상기 구동 소자는 상기 제2 노드에 연결된 제1 전극, 상기 제3 노드에 연결된 제2 전극, 및 상기 제1 노드에 연결된 게이트를 포함하고,
상기 제1 스위치 소자는 상기 제1 스캔 신호가 인가되는 제1 게이트 라인에 연결된 게이트, 상기 기준 전압이 인가되는 Vref 라인에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하고,
상기 제2 스위치 소자는 상기 제2 스캔 신호가 인가되는 제2 게이트 라인에 연결된 게이트, 상기 제3 노드에 연결된 제1 전극, 및 상기 데이터 라인에 연결된 제2 전극을 포함하고,
상기 제3 스위치 소자는 상기 제3 스캔 신호가 인가되는 제3 게이트 라인에 연결된 게이트, 상기 Vref 라인에 연결된 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함하고,
상기 제4 스위치 소자가 상기 발광 제어 신호가 인가되는 제4 게이트 라인에 연결된 게이트, 상기 고전위 전원 전압이 인가되는 VDD 라인에 연결된 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 표시장치.
제 3 항 또는 제 5 항에 있어서,
상기 구동 소자는 n 채널 트랜지스터를 포함하고,
상기 제1 내지 제4 스위치 소자들 각각은 n 채널 트랜지스터 또는 p 채널 트랜지스터를 포함하는 표시장치.
제 3 항 또는 제 5 항에 있어서,
상기 발광 제어 신호의 펄스가 발생된 후, 상기 제3 스캔 신호, 상기 제1 스캔 신호, 상기 제2 스캔 신호 순으로 스캔 신호들의 펄스가 발생되고,
상기 발광 제어 펄스는 상기 제4 스위치 소자가 턴-오프되는 게이트 오프 전압으로 발생되고,
상기 제1 내지 제3 스캔 신호는 상기 제1 내지 제3 스위치 소자들이 턴-온되는 게이트 온 전압으로 발생되는 표시장치.
제 3 항 또는 제 5 항에 있어서,
상기 발광 제어 신호의 펄스가 발생된 후, 상기 제1 스캔 신호의 펄스가 발생된 다음, 상기 제2 및 제3 스캔 신호들의 펄스가 발생되고,
상기 발광 제어 펄스는 상기 제4 스위치 소자가 턴-오프되는 게이트 오프 전압으로 발생되고,
상기 제1 내지 제3 스캔 신호는 상기 제1 내지 제3 스위치 소자들이 턴-온되는 게이트 온 전압으로 발생되고,
상기 제2 및 제3 스캔 신호들의 펄스가 서로 중첩되는 표시장치.
제 1 항에 있어서,
상기 스캔 신호들과 상기 발광 제어 신호를 발생하는 게이트 구동부를 더 포함하고,
상기 게이트 구동부는 상기 픽셀 라인들이 배치된 화면 밖의 일측에 형성된 제1 게이트 구동부와, 상기 화면 밖의 타측에 형성된 제2 게이트 구동부를 포함하는 표시장치.
제 9 항에 있어서,
상기 제1 게이트 구동부는,
제1 픽셀 라인에 연결된 제1-1 게이트 라인의 일측 끝단에 연결되어 상기 제1 스캔 신호를 상기 제1-1 게이트 라인에 공급하는 제1-1 스캔 회로;
상기 제1 픽셀 라인에 연결된 제2-1 게이트 라인의 일측 끝단에 연결되어 상기 제2 스캔 신호를 상기 제2-1 게이트 라인에 공급하는 제2-1 스캔 회로;
상기 제2 픽셀 라인에 연결된 제2-2 게이트 라인의 일측 끝단에 연결되어 상기 제2 스캔 신호를 상기 제2-2 게이트 라인에 공급하는 제2-2 스캔 회로; 및
상기 제1 픽셀 라인에 연결된 제3-1 게이트 라인의 일측 끝단에 연결됨과 아울러, 상기 제2 픽셀 라인에 연결된 제3-2 게이트 라인의 일측 끝단에 연결되어 상기 제3 스캔 신호를 상기 제3-1 게이트 라인과 상기 제3-2 게이트 라인에 공통으로 공급하는 제3 스캔 회로를 포함하고,
상기 제2 게이트 구동부는,
제2 픽셀 라인에 연결된 제1-2 게이트 라인의 타측 끝단에 연결되어 상기 제1 스캔 신호를 상기 제1-2 게이트 라인에 공급하는 제1-2 스캔 회로;
상기 제2-1 게이트 라인의 타측 끝단에 연결되어 상기 제2 스캔 신호를 상기 제2-1 게이트 라인에 공급하는 제2-3 스캔 회로;
상기 제2-2 게이트 라인의 타측 끝단에 연결되어 상기 제2 스캔 신호를 상기 제2-2 게이트 라인에 공급하는 제2-4 스캔 회로; 및
상기 제1 픽셀 라인에 연결된 제4-1 게이트 라인의 타측 끝단에 연결됨과 아울러, 상기 제2 픽셀 라인에 연결된 제4-2 게이트 라인의 타측 끝단에 연결되어 상기 발광 제어 신호를 상기 제4-1 게이트 라인과 상기 제4-2 게이트 라인에 공통으로 공급하는 제4 스캔 회로를 포함하는 표시장치.
제 10 항에 있어서,
상기 발광 제어 신호의 펄스가 발생된 후, 상기 제3 스캔 신호, 상기 제1 스캔 신호, 상기 제2 스캔 신호 순으로 스캔 신호들의 펄스가 발생되고,
상기 발광 제어 펄스는 상기 제4 스위치 소자가 턴-오프되는 게이트 오프 전압으로 발생되고,
상기 제1 내지 제3 스캔 신호는 상기 제1 내지 제3 스위치 소자들이 턴-온되는 게이트 온 전압으로 발생되는 표시장치.
제 10 항에 있어서,
상기 발광 제어 신호의 펄스가 발생된 후, 상기 제1 스캔 신호의 펄스가 발생된 다음, 상기 제2 및 제3 스캔 신호들의 펄스가 발생되고,
상기 발광 제어 펄스는 상기 제4 스위치 소자가 턴-오프되는 게이트 오프 전압으로 발생되고,
상기 제1 내지 제3 스캔 신호는 상기 제1 내지 제3 스위치 소자들이 턴-온되는 게이트 온 전압으로 발생되고,
상기 제2 및 제3 스캔 신호들의 펄스가 서로 중첩되는 표시장치.
제 9 항에 있어서,
1 프레임 기간 내에서 적어도 하나의 픽셀 라인의 픽셀 회로들에 센싱 데이터 전압이 공급되어 상기 픽셀 회로들의 전기적 특성이 센싱되고 센싱되는 픽셀 회로 이외의 나머지 픽셀 라인들의 픽셀 회로들에 입력 영상의 픽셀 데이터 전압이 공급되고,
상기 센싱되는 픽셀 회로의 위치가 프레임 기간 단위로 변경되는 표시장치.