KR20200029088A - 반도체 패키지 및 그 제조방법 - Google Patents

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    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/08235—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bonding area connecting to a via metallisation of the item
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/81424—Aluminium [Al] as principal constituent
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
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Abstract

본 발명은 반도체 패키지 및 그 제조 방법이 제공된다. 반도체 패키지 제조 방법은 반도체칩 및 재배선 기판을 포함하는 패키지를 제조하는 것을 포함하되, 상기 재배선 기판을 형성하는 것은 기판 상에 제1 오프닝을 갖는 제1 절연층을 형성하는 것; 상기 제1 오프닝 내에 및 상기 제1 절연층 상에 제1 재배선 패턴을 형성하는 것; 상기 제1 절연층 상에 제2 절연층을 형성하여, 상기 제1 재배선 패턴을 덮는 것; 및 상기 제2 절연층 상에 평탄화 공정을 수행하여, 상기 제1 재배선 패턴의 일면을 노출시키는 것을 포함할 수 있다.

Description

반도체 패키지 및 그 제조방법{Semiconductor package and method of fabricating the same}
본 발명은 반도체 패키지, 보다 구체적으로 재배선 기판을 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상 및 소형화를 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 소형화된 반도체 패키지 및 그 제조 방법을 제공하는 것에 있다.
본 발명에 따르면, 반도체 패키지 제조 방법은 반도체칩 및 재배선 기판을 포함하는 패키지를 제조하는 것을 포함하되, 재배선 기판을 형성하는 것은 기판 상에 제1 오프닝을 갖는 제1 절연층을 형성하는 것; 제1 오프닝 내에 및 제1 절연층 상에 제1 재배선 패턴을 형성하는 것; 제1 절연층 상에 제2 절연층을 형성하여, 제1 재배선 패턴을 덮는 것; 및 제2 절연층 상에 평탄화 공정을 수행하여, 제1 재배선 패턴의 일면을 노출시키는 것을 포함할 수 있다.
본 발명에 따르면, 반도체 패키지 제조 방법은 반도체칩의 칩 패드와 전기적으로 연결되도록 구성된 재배선 기판을 형성하는 것을 포함하되, 재배선 기판을 형성하는 것은: 기판 상에 오프닝을 갖는 제1 절연층을 형성하는 것; 제1 절연층 상에 가이드 오프닝을 갖는 레지스트 패턴을 형성하는 것; 오프닝 내에 및 가이드 오프닝 내에 재배선 패턴을 형성하는 것; 및 재배선 패턴의 일면을 평탄화시키는 것을 포함할 수 있다.
본 발명에 따르면, 반도체 패키지는 재배선 기판; 및 칩 패드를 갖는 반도체칩을 포함하고. 재배선 기판은 제1 절연층; 재배선 패턴; 씨드층; 및 제1 절연층 상에 제공되고, 재배선 패턴의 측벽과 직접 물리적으로 접촉하는 제2 절연층을 포함할 수 있다.
본 발명에 따르면, 제1 재배선 패턴들의 일면들이 평탄화되므로, 제1 재배선 패턴들의 일면들은 비교적 동일 또는 유사한 레벨에 배치될 수 있다. 제2 재배선 패턴들은 제1 재배선 패턴들의 일면들 상에 형성될 수 있다. 제2 재배선 패턴들의 형성 과정에서 패터닝의 정밀도가 향상될 수 있다. 이에 따라, 제2 재배선 패턴들 사이의 간격이 감소하고, 제2 재배선 패턴들 각각이 미세 피치를 가질 수 있다. 재배선 패턴들은 레지스트 패턴에 의해 정의된 가이드 오프닝 내에 형성될 수 있다. 이에 따라, 재배선 패턴들 각각은 비교적 균일한 너비를 가질 수 있다.
도 1a 내지 도 1f, 도 1h 내지 도 1k, 도 1m 내지 도 1o, 및 도 1q 내지 1s는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 1g는 도 1f의 A영역을 확대 도시하였다.
도 1l은 도 1k의 A영역을 확대 도시하였다.
도 1p는 도 1o의 A영역을 확대 도시하였다.
도 2a 및 도 2b는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 3은 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 4a 내지 도 4f는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 5는 실시예들에 따른 반도체 패키지를 도시한 평면도이다.
도 6a 및 도 6c는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들로, 도 5의 Ⅰ-Ⅱ선을 따라 자른 단면들에 대응된다.
도 6b는 도 6a의 B영역을 확대 도시하였다.
도 6d는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 6e는 도 6d의 B영역을 확대 도시하였다.
도 6f 및 도 6g는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 6h는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 7a 및 도 7b는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
도 7c는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 7d 및 도 7e는 실시예들에 따른 반도체 패키지 제조 방법을 설명하기 위한 도면들이다.
도 7f는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 본 발명의 개념에 따른 반도체 패키지 및 그 제조 방법을 설명한다.
도 1a 내지 도 1f, 도 1h 내지 도 1k, 도 1m 내지 도 1o, 및 도 1q 내지 1s는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 도 1g는 도 1f의 A영역을 확대 도시하였다. 도 1l은 도 1k의 A영역을 확대 도시하였다. 도 1p는 도 1o의 A영역을 확대 도시하였다.
도 1a를 참조하면, 제1 절연층(111), 제1 씨드층(121), 및 제1 레지스트 패턴(171)이 캐리어 기판(900) 상에 형성될 수 있다. 캐리어 접착층(미도시)이 캐리어 기판(900) 및 제1 절연층(111) 사이에 더 개재될 수 있다. 캐리어 접착층은 제1 절연층(111)을 캐리어 기판(900)에 부착시킬 수 있다. 이하의 설명에서 어떤 구성 요소가 캐리어 기판(900) 상에 형성/제공되는 것은 캐리어 접착층이 상기 구성 요소 및 캐리어 기판(900) 사이에 더 개재되는 것을 포함할 수 있다. 캐리어 기판(900)이 노출된다는 것은 캐리어 접착층이 노출되는 것을 포함할 수 있다. 제1 절연층(111)의 형성은 예를 들어, 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 진행될 수 있다. 제1 절연층(111)은 예를 들어, 감광성 폴리머를 포함할 수 있다. 감광성 폴리머는 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다.
제1 절연층(111)이 패터닝되어, 제1 오프닝(191)이 제1 절연층(111) 내에 형성될 수 있다. 제1 오프닝(191)은 캐리어 기판(900) 또는 캐리어 접착층을 노출시킬 수 있다. 제1 오프닝(191)의 바닥면은 캐리어 기판(900)의 상면 또는 캐리어 접착층의 상면에 해당할 수 있다. 제1 절연층(111)의 패터닝은 노광 및 현상 공정에 의해 진행될 수 있다. 상기 현상 공정은 포지티브 톤 현상 공정 또는 네거티브 톤 현상 공정일 수 있다. 이후, 제1 절연층(111)의 경화 공정이 수행될 수 있다.
제1 씨드층(121)이 제1 오프닝(191) 내에 및 제1 절연층(111)의 상면 상에 형성될 수 있다. 제1 씨드층(121)은 제1 오프닝(191)의 바닥면 및 측벽 그리고 제1 절연층(111)의 상면을 콘포말하게 덮을 수 있다. 제1 씨드층(121)은 노출된 캐리어 기판(900) 또는 캐리어 접착층을 덮을 수 있다. 제1 씨드층(121)은 도전 물질을 포함할 수 있다. 예를 들어, 제1 씨드층(121)은 구리 또는 티타늄 중에서 적어도 하나를 포함할 수 있다.
제1 레지스트 패턴(171)이 제1 씨드층(121) 상에 형성될 수 있다. 제1 레지스트 패턴(171)은 그 내부를 관통하는 제1 가이드 오프닝(181)을 가질 수 있다. 제1 가이드 오프닝(181)은 제1 씨드층(121)의 상면을 노출시킬 수 있다. 제1 가이드 오프닝(181)의 적어도 일부는 제1 오프닝(191)과 평면적 관점에서 중첩될 수 있다. 제1 가이드 오프닝(181)의 측벽은 실질적으로 수직할 수 있다.
도 1b를 참조하면, 제1 재배선 패턴(131)이 제1 오프닝(191) 및 제1 가이드 오프닝(181) 내에 형성될 수 있다. 제1 재배선 패턴(131)은 제1 씨드층(121)을 전극으로 사용한 전기 도금 공정을 실시하여 형성될 수 있다. 제1 재배선 패턴(131)은 구리와 같은 금속을 포함할 수 있다. 제1 재배선 패턴(131)은 제1 비아 부분(131V) 및 제1 배선 부분(131W)을 포함할 수 있다. 제1 비아 부분(131V)은 제1 오프닝(191) 내에 제공될 수 있다. 제1 배선 부분(131W)은 제1 가이드 오프닝(181) 내에 제공될 수 있다. 제1 배선 부분(131W)은 제1 비아 부분(131V)과 전기적으로 연결될 수 있다. 제1 배선 부분(131W)은 제1 비아 부분(131V)과 단일 공정에 의해 형성될 수 있다.
도 1c를 참조하면, 제1 레지스트 패턴(171)이 제거되어, 제1 씨드층(121)의 상면이 노출될 수 있다. 제1 레지스트 패턴(171)의 제거는 스트립(strip) 공정에 의해 진행될 수 있다. 제1 레지스트 패턴(171)의 제거에 의해 제1 재배선 패턴(131)의 제1 배선 부분(131W)의 측벽들이 노출될 수 있다.
도 1d를 참조하면, 제1 씨드층(121)의 노출된 부분이 제거되어, 제1 절연층(111)의 상면이 노출될 수 있다. 상기 제1 씨드층(121)의 제거는 식각 공정, 예를 들어, 습식 식각 공정에 의해 수행될 수 있다. 상기 식각 공정에서 제1 재배선 패턴(131)은 제1 씨드층(121)에 대해 식각 선택성을 가질 수 있다. 식각 공정 후, 제1 재배선 패턴(131) 및 제1 씨드층(121)의 다른 일부는 제거되지 않고 남아있을 수 있다. 상기 제1 씨드층(121)의 다른 일부는 제1 재배선 패턴(131) 및 제1 절연층(111) 사이에 개재된 부분일 수 있다.
도 1e를 참조하면, 제2 절연층(112)이 제1 절연층(111) 상에 형성되어, 제1 재배선 패턴(131)을 덮을 수 있다. 제2 절연층(112)은 노출된 제1 절연층(111)의 상면, 제1 재배선 패턴(131)의 일면(131a) 및 측벽을 덮을 수 있다. 제1 재배선 패턴(131)의 일면(131a)은 상면에 해당할 수 있다. 제2 절연층(112)은 제1 재배선 패턴(131)의 측벽의 적어도 일부, 예를 들어, 제1 배선 부분(131W)의 측벽과 물리적으로 접촉할 수 있다. 도 1a에서 설명한 바와 같이 제1 레지스트 패턴(171)을 형성하기 이전에 제1 씨드층(121)이 형성되므로, 제1 씨드층(121)은 제2 절연층(112) 및 제1 재배선 패턴(131) 사이로 연장되지 않을 수 있다. 제2 절연층(112)은 감광성 폴리머를 포함할 수 있다. 제2 절연층(112)은 예를 들어, 제1 절연층(111)과 동일한 물질을 포함할 수 있다. 제2 절연층(112) 및 제1 절연층(111) 사이의 경계면은 구분되지 않을 수 있으나, 본 발명은 이에 제한되지 않는다.
도 1f 및 도 1g를 참조하면, 제2 절연층(112) 및 제1 재배선 패턴(131)이 평탄화될 수 있다. 실시예들에 따르면, 평탄화 공정이 제2 절연층(112) 상에 수행될 수 있다. 평탄화 공정은 화학적 기계적 연마 또는 기계적 방법에 의해 수행될 수 있다. 기계적 방법은 표면 절삭(surface cut) 방법에 의해 형성될 수 있다.
평탄화 공정은 제1 재배선 패턴(131)의 일면(131a) 상의 제2 절연층(112)을 제거하여, 제1 재배선 패턴(131)의 일면(131a)을 노출시키는 것 및 노출된 제1 재배선 패턴(131)의 일면(131a)을 평탄화 하는 것을 포함할 수 있다. 제1 재배선 패턴(131)의 일면(131a) 상의 제2 절연층(112)이 제거되어, 제2 절연층(112)이 제1 재배선 패턴들(131) 사이에 국소화될 수 있다. 이 후, 제1 재배선 패턴(131)의 노출된 일면(131a)이 평탄화되는 동안, 제2 절연층(112)이 함께 평탄화될 수 있다. 평탄화 공정 후, 제1 재배선 패턴(131)의 일면(131a) 및 제2 절연층(112)의 일면(112a)은 실질적으로 공면(coplanar)을 이룰 수 있다. 제2 절연층(112)의 일면(112a)은 상면에 해당할 수 있다. 제1 재배선 패턴(131)의 평탄화된 일면(131a)은 실질적으로 편평할 수 있다. 제1 재배선 패턴(131)의 평탄화된 일면(131a)은 0.01μm 내지 0.4μm의 표면 거칠기를 가질 수 있다.
제1 재배선 패턴(131)은 복수로 제공될 수 있다. 평탄화 공정에 의해, 제1 재배선 패턴들(131)의 평탄화된 일면들(131a)은 서로 실질적으로 동일한 레벨에 배치될 수 있다. 제1 재배선 패턴들(131)의 일면들(131a)과 상기 제1 절연층(111)의 바닥면(111b) 사이의 최대 간격과 최소 간격 사이의 차이가 감소할 수 있다. 예를 들어, 제1 재배선 패턴들(131)의 일면들(131a)과 상기 제1 절연층(111)의 바닥면(111b) 사이의 최대 간격은 제1 재배선 패턴들(131)의 일면들(131a)과 제1 절연층(111)의 바닥면(111b) 사이의 최소 간격의 100% 내지 120%일 수 있다. 여기에서, 최대 간격은 제1 재배선 패턴들(131)의 일면들(131a) 중 최상부 것과 제1 절연층(111)의 바닥면(111b) 사이의 간격일 수 있다. 최소 간격은 제1 재배선 패턴들(131)의 일면들(131a) 중 최하부 것과 제1 절연층(111)의 바닥면(111b) 사이의 간격일 수 있다.
제1 씨드층(121)은 평탄화 공정에 의해 노출되지 않을 수 있다.
도 1a에서 설명과 달리 가이드 오프닝이 제1 레지스트 패턴(171) 대신 제2 절연층(112) 내에 형성되는 경우, 가이드 오프닝이 형성된 후 제2 절연층(112)의 경화 공정이 수행될 수 있다. 이 때, 제2 절연층(112)의 경화 공정에서 가이드 오프닝의 변형이 발생할 수 있다. 예를 들어, 제2 절연층(112)의 상면에서 가이드 오프닝의 너비는 제2 절연층(112)의 바닥면에서 가이드 오프닝의 너비의 120%보다 클 수 있다. 이 경우, 제1 배선 부분(131W)은 가이드 오프닝에 대응되는 형상을 가질 수 있다.
실시예들에 따르면, 제2 절연층(112)이 형성되기 이전에, 제1 재배선 패턴(131)이 도 1a에서 설명한 바와 같이 제1 레지스트 패턴(171)에 의해 정의된 제1 가이드 오프닝(181) 내에 형성될 수 있다. 제1 레지스트 패턴(171)의 형성 과정에서 별도의 경화 공정이 필요하지 않을 수 있다. 이 후, 제2 절연층(112)이 형성될 수 있다. 이에 따라, 제1 배선 부분(131W)은 비교적 균일한 너비를 가질 수 있다. 예를 들어, 도 1g와 같이, 제1 재배선 패턴(131)의 일면(131a)에서 제1 배선 부분(131W)의 너비(W10)는 제1 배선 부분(131W)의 타면(131b)에서 제1 배선 부분(131W)의 너비(W20)의 100% 내지 120%일 수 있다. 제1 배선 부분(131W)의 타면(131b)은 제1 재배선 패턴(131)의 일면(131a)과 대향되고, 제1 절연층(111)을 향할 수 있다. 제1 배선 부분(131W)의 타면(131b)은 제1 씨드층(121)과 접촉할 수 있다. 제1 재배선 패턴(131)은 도 1f와 같이 복수로 제공될 수 있다. 제1 재배선 패턴들(131)의 제1 배선 부분들(131W) 각각이 균일한 너비를 가지므로, 제1 배선 부분들(131W)은 미세 피치를 가질 수 있다. 예를 들어, 제1 배선 부분들(131W) 사이의 간격은 0.1μm내지 10μm, 상세하게 0.1μm내지 5μm일 수 있다. 제1 재배선 패턴(131)의 최소 너비는 비교적 좁을 수 있다. 예를 들어, 제1 재배선 패턴들(131)의 최소 너비는 0.1μm내지 10μm, 상세하게 0.1μm내지 5μm일 수 있다.
도 1h를 참조하면, 제3 절연층(113), 제2 씨드층(122), 제2 레지스트 패턴(172), 및 제2 재배선 패턴(132)이 제2 절연층(112) 상에 형성될 수 있다. 제3 절연층(113)이 제1 재배선 패턴(131)의 일면(131a) 및 제2 절연층(112)의 일면(112a) 상에 형성될 수 있다. 제3 절연층(113)은 감광성 폴리머를 포함할 수 있다. 제3 절연층(113)의 형성은 스핀 코팅 또는 슬릿 코팅에 의해 진행될 수 있다. 제1 재배선 패턴(131)의 일면(131a) 및 제2 절연층(112)의 일면(112a)이 평탄화됨에 따라, 제3 절연층(113)의 상면은 실질적으로 편평하게 형성될 수 있다.
제3 절연층(113)이 패터닝되어, 제2 오프닝(192)이 제3 절연층(113) 내에 형성될 수 있다. 제2 오프닝(192)은 제1 재배선 패턴(131)의 일면(131a)을 노출시킬 수 있다. 제1 재배선 패턴(131)의 일면(131a)은 평탄화된 상면일 수 있다. 제3 절연층(113)의 패터닝은 노광 및 현상 공정에 의해 진행될 수 있다. 이 후, 제3 절연층(113)의 경화 공정이 수행될 수 있다.
제2 씨드층(122)이 제2 오프닝(192) 내에 및 제3 절연층(113) 상에 형성될 수 있다. 제2 씨드층(122)은 제2 오프닝(192)의 바닥면 및 측벽 그리고 제3 절연층(113)의 상면을 콘포말하게 덮을 수 있다. 제2 씨드층(122)은 제2 오프닝(192)에 의해 노출된 제1 재배선 패턴(131)의 일면(131a)과 접촉할 수 있다. 제1 재배선 패턴(131)의 일면(131a)은 비교적 작은 표면 거칠기를 가질 수 있다. 제1 재배선 패턴(131) 및 제2 씨드층(122) 사이의 접촉 저항이 감소할 수 있다. 제2 씨드층(122)은 도전 물질을 포함할 수 있다. 제2 씨드층(122)은 구리 또는 티타늄 중에서 적어도 하나를 포함할 수 있다.
제2 레지스트 패턴(172)이 제2 씨드층(122) 상에 형성될 수 있다. 제2 레지스트 패턴(172)이 패터닝되어, 제2 가이드 오프닝(182)이 제2 레지스트 패턴(172) 내에 형성될 수 있다. 제2 가이드 오프닝(182)은 제2 씨드층(122)의 상면의 적어도 일부를 노출시킬 수 있다. 제2 가이드 오프닝(182)은 비교적 수직한 측벽들을 가질 수 있다. 제2 레지스트 패턴(172)의 형성 및 패터닝 공정에서 별도의 경화 공정은 수행되지 않을 수 있다.
제2 재배선 패턴들(132)이 제2 오프닝들(192) 및 제2 가이드 오프닝들(182) 내에 형성될 수 있다. 제2 재배선 패턴(132)은 제2 씨드층(122)을 전극으로 사용한 전기 도금 공정을 실시하여 형성될 수 있다. 제2 재배선 패턴(132)은 구리와 같은 금속을 포함할 수 있다.
실시예들에 따르면, 제1 재배선 패턴(131)의 일면(131a) 및 제2 절연층(112)의 일면(112a)이 도 1f에서 설명한 바와 같이 평탄화되므로, 제3 절연층(113)의 상면은 비교적 편평하게 형성될 수 있다. 제2 레지스트 패턴(172) 및 제2 재배선 패턴(132)은 제3 절연층(113)의 상기 상면 상에 형성될 수 있다. 이에 따라, 제2 레지스트 패턴(172) 및 제2 재배선 패턴(132)의 형성 과정에서 패터닝의 정밀도가 향상되어, 제2 재배선 패턴들(132)이 원하는 위치에 원하는 형상으로 형성될 수 있다.
제2 오프닝(192) 및 제2 재배선 패턴(132)은 복수 개로 형성될 수 있다. 복수의 제1 재배선 패턴들(131)의 일면들(131a)이 서로 과도하게 다른 레벨에 제공된 경우, 제2 오프닝들(192) 중 적어도 하나는 제1 재배선 패턴들(131) 중 대응되는 것을 노출시키기 어려울 수 있다. 실시예들에 따르면, 제1 재배선 패턴들(131)의 일면들(131a)이 서로 유사한 레벨에 제공되어, 제2 오프닝들(192)이 양호하게 형성될 수 있다. 예를 들어, 제2 오프닝들(192)은 각각 제1 재배선 패턴들(131)을 노출시킬 수 있다. 따라서, 제2 재배선 패턴들(132)이 제2 씨드층(122)을 통해 제1 재배선 패턴들(131)과 각각 양호하게 전기적으로 연결될 수 있다. 제2 재배선 패턴들(132)이 균일한 저항을 가져, 제2 재배선 패턴들(132)의 전기적 특성이 향상될 수 있다.
제2 재배선 패턴(132)은 제2 비아 부분(132V) 및 제2 배선 부분(132W) 중 적어도 하나를 포함할 수 있다. 제2 비아 부분(132V)은 제2 오프닝(192) 내에 제공될 수 있다. 제2 배선 부분(132W)은 제2 가이드 오프닝(182) 내에 제공될 수 있다. 제2 배선 부분(132W)은 제2 비아 부분(132V)과 연결될 수 있다. 제2 배선 부분(132W)의 너비 및 피치에 관하여는 도 l에서 보다 자세하게 설명한다.
이후, 제2 레지스트 패턴(172)이 제거되어, 제2 씨드층(122)의 일부 및 제2 재배선 패턴(132)의 제2 배선 부분(132W)의 측벽이 노출될 수 있다.
도 1i를 참조하면, 제2 씨드층(122)의 노출된 부분이 제거되어, 제3 절연층(113)이 노출될 수 있다. 제2 씨드층(122)의 제거는 식각 공정에 의해 수행될 수 있다. 상기 식각 공정에서 제2 재배선 패턴(132)은 제2 씨드층(122)에 대해 식각 선택성을 가질 수 있다. 식각 공정 후, 제2 재배선 패턴(132) 및 제2 씨드층(122)의 다른 일부는 남아있을 수 있다. 상기 제2 씨드층(122)의 다른 일부는 제2 재배선 패턴(132) 및 제3 절연층(113) 사이에 제공된 부분일 수 있다.
도 1j를 참조하면, 제4 절연층(114)이 제3 절연층(113) 상에 형성되어, 제2 재배선 패턴(132)을 덮을 수 있다. 제4 절연층(114)은 예를 들어, 제2 재배선 패턴(132)의 일면(132a) 그리고 노출된 제3 절연층(113)의 상면을 덮을 수 있다. 제4 절연층(114)은 제2 재배선 패턴(132)의 측벽의 적어도 일부와 물리적으로 접촉할 수 있다. 예를 들어, 제4 절연층(114)은 제2 배선 부분(132W)의 측벽과 물리적으로 접촉할 수 있다. 제2 씨드층(122)은 제4 절연층(114) 및 제2 재배선 패턴(132) 사이로 연장되지 않을 수 있다. 제4 절연층(114)은 감광성 폴리머를 포함할 수 있다.
도 1k 및 도 1l을 참조하면, 제4 절연층(114) 및 제2 재배선 패턴(132)이 평탄화될 수 있다. 평탄화 공정은 화학적 기계적 연마 또는 기계적 방법에 의해 수행될 수 있다. 평탄화 공정은 제2 재배선 패턴(132) 상의 제4 절연층(114)을 제거하여, 제2 재배선 패턴(132)의 일면(132a)을 노출시키는 것 및 상기 노출된 제2 재배선 패턴(132)의 일면(132a)을 평탄화 하는 것을 포함할 수 있다. 제2 재배선 패턴(132)의 일면(132a) 상의 제4 절연층(114)이 제거되어, 제4 절연층(114)이 제2 재배선 패턴들(132) 사이에 국소화될 수 있다. 제2 재배선 패턴(132)의 일면(132a)은 상면에 해당할 수 있다. 제2 재배선 패턴(132)의 노출된 일면(132a)이 평탄화되는 동안, 제4 절연층(114)의 일면(114a)도 함께 평탄화될 수 있다. 제4 절연층(114)의 일면(114a)은 상면에 해당할 수 있다. 평탄화 공정 후, 제2 재배선 패턴(132)의 일면(132a) 및 제4 절연층(114)의 일면(114a)은 실질적으로 공면을 이룰 수 있다. 제2 재배선 패턴(132)의 평탄화된 일면(132a)은 실질적으로 편평할 수 있다. 예를 들어, 제2 재배선 패턴(132)의 평탄화된 일면(132a)은 0.01μm 내지 0.4μm의 표면 거칠기를 가질 수 있다.
제2 재배선 패턴(132)은 복수개로 형성될 수 있다. 평탄화 공정에 의해, 제2 재배선 패턴들(132)의 평탄화된 일면들(132a)은 실질적으로 동일한 레벨에 배치될 수 있다. 제2 재배선 패턴들(132)의 일면들(132a)과 상기 제1 절연층(111)의 바닥면(111b) 사이의 최대 간격과 최소 간격 사이의 차이가 감소할 수 있다. 예를 들어, 제2 재배선 패턴들(132)의 일면들(132a)과 제1 절연층(111)의 바닥면(111b) 사이의 최대 간격은 제2 재배선 패턴들(132)의 일면들(132a)과 제1 절연층(111)의 바닥면(111b) 사이의 최소 간격의 100% 내지 120%일 수 있다. 여기에서, 최대 간격은 제2 재배선 패턴들(132)의 일면들(132a) 중 최상부 것과 제1 절연층(111)의 바닥면(111b) 사이의 간격일 수 있다. 최소 간격은 제2 재배선 패턴들(132)의 일면들(132a) 중 최하부 것과 제1 절연층(111)의 바닥면(111b) 사이의 간격일 수 있다.
제2 배선 부분들(132W)은 미세 피치를 가질 수 있다. 예를 들어, 제2 배선 부분들(132W) 사이의 간격은 0.1μm내지 10μm, 상세하게 0.1μm내지 5μm일 수 있다. 제2 배선 부분들(132W)의 최소 너비는 비교적 좁을 수 있다. 예를 들어, 제2 배선 부분들(132W)의 최소 너비는 0.1μm내지 10μm, 상세하게 0.1μm내지 5μm일 수 있다.
각 제2 배선 부분(132W)은 제2 레지스트 패턴(172)에 의해 정의된 제2 가이드 오프닝(182) 내에 형성되므로, 비교적 균일한 너비를 가질 수 있다. 예를 들어, 제2 재배선 패턴(132)의 일면(132a)에서 제2 배선 부분(132W)의 너비(W11)는 제2 배선 부분(132W)의 타면(132b)에서 너비(W21)의 100% 내지 120%일 수 있다. 제2 배선 부분(132W)의 타면(132b)은 제1 절연층(111)을 향하고, 제1 재배선 패턴(131)의 일면(131a)과 대향될 수 있다. 제2 배선 부분(132W)의 타면(132b)은 제2 씨드층(122)와 접촉할 수 있다.
제2 씨드층(122)은 평탄화 공정에 의해 노출되지 않을 수 있다.
도 1m을 참조하면, 제5 절연층(115), 제3 씨드층(123), 제3 레지스트 패턴(173), 및 제3 재배선 패턴들(133)이 제4 절연층(114) 상에 형성될 수 있다. 제5 절연층(115)은 제2 재배선 패턴들(132)의 일면들(132a) 및 제4 절연층(114)의 일면(114a)을 덮을 수 있다. 제5 절연층(115)은 감광성 폴리머를 포함할 수 있다. 제5 절연층(115)이 패터닝되어, 제3 오프닝들(193)이 제5 절연층(115) 내에 형성될 수 있다. 제3 오프닝들(193)은 제2 재배선 패턴들(132)의 일면들(132a)을 각각 노출시킬 수 있다. 제5 절연층(115)의 패터닝은 노광 및 현상 공정에 의해 진행될 수 있다. 이 후, 제5 절연층(115)의 경화 공정이 수행될 수 있다.
제3 씨드층(123)이 제3 오프닝들(193) 내 및 제5 절연층(115) 상에 형성될 수 있다. 제3 씨드층(123)은 제3 오프닝들(193)의 바닥면들 및 측벽들 그리고 제5 절연층(115)의 상면을 콘포말하게 덮을 수 있다. 제3 씨드층(123)은 제3 오프닝들(193)에 의해 노출된 제2 재배선 패턴들(132)의 일면들(132a)과 접속할 수 있다. 제2 재배선 패턴들(132)의 일면들(132a)이 비교적 작은 표면 거칠기를 가져, 제2 재배선 패턴들(132) 및 제3 씨드층(123) 사이의 접촉 저항이 감소할 수 있다. 제3 씨드층(123)은 도전 물질을 포함할 수 있다. 제3 씨드층(123)은 구리 또는 티타늄 중에서 적어도 하나를 포함할 수 있다.
제3 레지스트 패턴(173)이 제2 씨드층(122) 상에 형성될 수 있다. 제3 레지스트 패턴(173)은 제3 가이드 오프닝들(183)을 가질 수 있다. 제3 가이드 오프닝들(183) 각각은 제3 씨드층(123)의 적어도 일부를 노출시킬 수 있다. 제3 레지스트 패턴(173)의 형성 및 패터닝 과정에서 별도의 경화 공정은 수행되지 않을 수 있다. 제3 가이드 오프닝들(183)은 비교적 수직한 측벽들을 가질 수 있다.
제3 재배선 패턴들(133)이 제3 오프닝들(193) 및 제3 가이드 오프닝들(183) 내에 형성되어, 제3 씨드층(123)을 덮을 수 있다. 제3 재배선 패턴들(133)은 제3 씨드층(123)을 전극으로 사용한 전기 도금 공정을 실시하여 형성될 수 있다. 제3 재배선 패턴들(133)은 구리와 같은 금속을 포함할 수 있다. 제3 재배선 패턴들(133) 각각은 제3 비아 부분(133V) 및 제3 배선 부분(133W) 중에서 적어도 하나를 포함할 수 있다. 제3 비아 부분(133V)은 제3 오프닝(193)들 중 어느 하나 내에 제공될 수 있다. 제3 배선 부분(133W)은 제3 가이드 오프닝들(183) 중 어느 하나 내에 형성될 수 있다. 제3 배선 부분(133W)은 제3 비아 부분(133V)과 연결될 수 있다. 제3 배선 부분(133W)의 너비 및 피치에 대하여는 도 1p에서 설명한다. 제3 재배선 패턴들(133) 각각은 제3 씨드층(123)을 통해 제2 재배선 패턴들(132) 중 대응되는 것과 전기적으로 연결될 수 있다.
도 1i에서 설명한 바와 같이 제2 재배선 패턴들(132)의 일면들(132a) 및 제4 절연층(114)의 일면(114a)이 평탄화되므로, 제5 절연층(115)의 상면은 실질적으로 편평할 수 있다. 제3 레지스트 패턴(173) 및 제3 재배선 패턴들(133)은 상기 제3 절연층(113)의 상면 상에 형성될 수 있다. 이에 따라, 제3 레지스트 패턴(173) 및 제3 재배선 패턴들(133)의 형성 과정에서 패터닝의 정밀도가 향상될 수 있다.
평탄화에 의해, 제2 재배선 패턴들(132)의 일면들(132a)이 서로 유사한 레벨에 제공될 수 있다. 이에 따라, 제3 오프닝들(193)이 양호하게 형성될 수 있다. 예를 들어, 제3 오프닝들(193) 각각은 제2 재배선 패턴(132)을 노출시킬 수 있다. 이에 따라, 제3 재배선 패턴들(133)이 제2 재배선 패턴들(132)과 각각 양호하게 전기적으로 연결될 수 있다. 제3 재배선 패턴들(133)이 균일한 저항을 가져, 제3 재배선 패턴들(133)의 전기적 특성이 향상될 수 있다. 이후, 제3 레지스트 패턴(173)이 제거되어, 제3 씨드층(123)의 일부 및 제3 배선 부분(133W)의 측벽이 노출될 수 있다.
도 1n을 참조하면, 제3 씨드층(123)의 노출된 부분이 식각 공정에 의해 제거되어, 제5 절연층(115)이 노출될 수 있다. 상기 식각 공정에서 제3 재배선 패턴들(133)은 제3 씨드층(123)에 대해 식각 선택성을 가질 수 있다. 식각 공정 후, 제3 씨드층(123)의 다른 일부는 제2 재배선 패턴(132) 및 제3 절연층(113) 사이에 남아있을 수 있다.
제6 절연층(116)이 제5 절연층(115) 상에 형성될 수 있다. 제6 절연층(116)은 예를 들어, 제3 재배선 패턴들(133)의 일면들(133a)과 제5 절연층(115)의 상면을 덮을 수 있다. 제6 절연층(116)은 제3 배선 부분(133W)의 측벽과 물리적으로 접촉할 수 있다. 제3 씨드층(123)은 제6 절연층(116) 및 제3 재배선 패턴들(133) 사이로 연장되지 않을 수 있다. 제6 절연층(116)은 감광성 폴리머를 포함할 수 있다.
도 1o 및 도 1p를 참조하면, 제6 절연층(116) 및 제3 재배선 패턴들(133)이 평탄화될 수 있다. 평탄화 공정은 화학적 기계적 연마 또는 기계적 방법에 의해 수행될 수 있다. 평탄화 공정은 제3 재배선 패턴들(133) 상의 제6 절연층(116)을 제거하여, 제3 재배선 패턴들(133)의 일면들(133a)을 노출시키는 것 및 상기 노출된 제3 재배선 패턴들(133)의 일면들(133a)을 평탄화 하는 것을 포함할 수 있다. 제3 재배선 패턴들(133)의 일면들(133a)이 평탄화되는 동안, 제6 절연층(116)의 일면(116a)도 함께 평탄화될 수 있다. 제6 절연층(116)의 일면(116a)은 상면에 해당할 수 있다. 상기 평탄화 공정 후, 제3 재배선 패턴들(133)의 일면들(133a) 및 제6 절연층(116)의 일면(116a)은 실질적으로 공면을 이룰 수 있다. 제3 재배선 패턴들(133)의 평탄화된 일면들(133a)은 실질적으로 편평할 수 있다. 예를 들어, 제1 재배선 패턴(131)의 일면들(133a)은 0.01μm 내지 0.4μm의 표면 거칠기를 가질 수 있다. 제6 절연층(116)은 제3 재배선 패턴들(133) 사이에 국소화될 수 있다.
평탄화 공정에 의해, 제3 재배선 패턴들(133)의 평탄화된 일면들(133a)은 서로 실질적으로 동일한 레벨에 배치될 수 있다. 예를 들어, 제3 재배선 패턴들(133)의 일면들(133a)과 상기 제1 절연층(111)의 바닥면(111b) 사이의 최대 간격은 제3 재배선 패턴들(133)의 일면들(133a)과 상기 제1 절연층(111)의 바닥면(111b) 사이의 최소 간격의 100% 내지 120%일 수 있다.
제3 재배선 패턴들(133) 각각의 제3 배선 부분(133W)은 비교적 균일한 너비를 가질 수 있다. 예를 들어, 제3 재배선 패턴들(133) 중 어느 하나의 일면(133a)에서 제3 배선 부분(133W)의 너비는 제3 배선 부분(133W)의 타면(133b)에서의 너비의 100% 내지 120%일 수 있다. 제3 배선 부분(133W)의 타면(133b)은 제3 재배선 패턴(133)의 일면(133a)과 대향될 수 있다. 제3 배선 부분(133W)의 타면(133b)은 제3 씨드층(123)과 접촉할 수 있다. 이에 따라, 제3 재배선 패턴들(133)은 미세 피치를 가질 수 있다. 예를 들어, 제3 배선 부분들(133W) 사이의 간격은 0.1μm내지 10μm, 상세하게 0.1μm내지 5μm일 수 있다. 제3 배선 부분들(133W)의 최소 너비는 0.1μm내지 10μm, 상세하게 0.1μm내지 5μm일 수 있다.
상기 평탄화 공정이 완료되어, 재배선 기판(100)이 제조될 수 있다. 재배선 기판(100)은 제1 내지 제6 절연층들(111, 112, 113, 114, 115, 116), 제1 내지 제3 씨드층들(121, 122, 123), 및 제1 내지 제3 재배선 패턴들(131, 132, 133)을 포함할 수 있다. 그러나, 절연층들(111, 112, 113, 114, 115, 116)의 개수, 씨드층들(121, 122, 123)의 개수, 및 재배선 패턴들(131, 132, 133)의 개수는 다양하게 변형될 수 있다.
도 1q를 참조하면, 보호층(117)이 형성되어, 제3 재배선 패턴들(133)의 일면들(133a) 및 제6 절연층(116)의 일면(116a)을 덮을 수 있다. 보호층(117)은 절연성 폴리머를 포함할 수 있다. 재배선 기판(100)은 보호층(117)을 더 포함할 수 있다. 보호층(117)은 제3 재배선 패턴들(133)의 일면들(133a)의 적어도 일부를 노출시킬 수 있다.
도전 패드들(140)이 제3 재배선 패턴들(133)의 노출된 일면들(133a) 상에 형성되어, 제3 재배선 패턴들(133)과 각각 전기적으로 연결될 수 있다. 제3 재배선 패턴들(133)의 일면들(133a)은 작은 표면 거칠기를 가져, 제3 재배선 패턴들(133) 및 도전 패드들(140) 사이의 접촉 저항이 감소할 수 있다. 도전 패드들(140)은 구리 및/또는 알루미늄과 같은 금속을 포함할 수 있다. 도전 패드들(140) 중 적어도 하나는 그와 연결되는 제1 재배선 패턴(131)의 제1 비아 부분(131V)과 수직 방향으로 정렬되지 않을 수 있다. 수직 방향은 제1 절연층(111)의 바닥면(111b)에 수직한 방향일 수 있다.
도 1r을 참조하면, 반도체칩(200)이 재배선 기판(100), 예를 들어, 보호층(117) 상에 제공될 수 있다. 반도체칩(200)은 반도체 기판, 상기 반도체 기판 상의 집적 회로들; 상기 집적 회로들와 접속하는 배선, 및 상기 배선과 접속하는 칩 패드(205)를 포함할 수 있다. 칩 패드(205)은 반도체칩(200)의 일면(200b) 상에 제공될 수 있다. 반도체칩(200)의 일면(200b)은 하면에 해당할 수 있다. 칩 패드(205)는 알루미늄과 같은 금속을 포함할 수 있다. 칩 패드(205)는 배선들을 통해 반도체칩(200)의 집적 회로들과 전기적으로 연결될 수 있다. 전기적으로 연결된다/접속한다는 것은 직접적인 연결/접속 또는 다른 도전 구성요소를 통한 간접적인 연결/접속을 포함한다. 반도체칩(200)의 집적회로들은 트랜지스터들을 포함할 수 있다.
반도체칩(200)의 칩 패드(205)가 재배선 기판(100)을 향하도록, 반도체칩(200)이 재배선 기판(100) 상에 배치될 수 있다. 제1 연결부(251)가 도전 패드들(140) 중 어느 하나 및 칩 패드(205) 사이에 형성되어, 상기 칩 패드(205) 및 상기 도전 패드(140)와 전기적으로 연결될 수 있다. 반도체칩(200)은 제1 연결부(251)를 통해 재배선 기판(100)과 전기적으로 연결될 수 있다. 본 명세서에서, 재배선 기판(100)과 전기적으로 연결된다는 것은 제1 내지 제3 재배선 패턴들(131, 132, 133) 중 적어도 하나와 전기적으로 연결된다는 것을 의미한다. 제1 연결부(251)는 솔더, 필라, 및 범프 중에서 적어도 하나를 포함할 수 있다. 제1 연결부(251)는 금속과 같은 도전 물질을 포함할 수 있다.
몰딩막(300)이 재배선 기판(100) 상에 형성되어, 반도체칩(200)을 덮을 수 있다. 몰딩막(300)은 보호층(117)을 덮을 수 있다. 몰딩막(300)은 반도체칩(200)과 보호층(117) 사이의 갭으로 더 연장되어, 제1 연결부(251)를 밀봉할 수 있다. 몰딩막(300)은 예를 들어, 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다. 다른 예로, 언더필 패턴(미도시)이 재배선 기판(100) 및 반도체칩(200) 사이의 갭에 제공될 수 있다. 이후, 캐리어 기판(900)이 제거되어, 재배선 기판(100)의 하면, 예를 들어, 제1 절연층(111)이 노출될 수 있다. 이 때, 제1 씨드층(121)의 일부가 더 노출될 수 있다.
도 1s를 참조하면, 단자 패드(410) 및 외부 접속 단자(420)가 재배선 기판(100)의 하면 상에 형성될 수 있다. 외부 접속 단자(420)는 노출된 제1 씨드층(121) 상에 형성될 수 있다. 단자 패드(410)는 노출된 제1 씨드층(121) 및 외부 접속 단자(420) 사이에 개재되어, 제1 재배선 패턴(131) 및 외부 접속 단자(420)와 전기적으로 연결될 수 있다. 단자 패드(410)는 금속과 같은 도전 물질을 포함할 수 있다. 외부 접속 단자(420)는 단자 패드(410) 및 재배선 패턴들(131, 132, 133)을 통하여 칩 패드(205)와 접속할 수 있다. 외부 접속 단자(420)는 칩 패드(205)와 평면적 관점에서 중첩되지 않을 수 있다. 외부 접속 단자(420)는 칩 패드(205)와 수직 방향으로 정렬되지 않을 수 있다. 외부 접속 단자(420)는 복수로 제공되고, 외부 접속 단자(420) 중 적어도 하나는 몰딩막(300)과 평면적 관점에서 중첩될 수 있다. 외부 접속 단자(420)는 금속과 같은 도전 물질을 포함할 수 있다. 외부 접속 단자(420)는 솔더, 필라, 및 범프 중에서 적어도 하나를 포함할 수 있다. 지금까지 설명한 제조예에 의해 반도체 패키지(10)의 제조가 완성될 수 있다. 반도체 패키지(10)는 팬 아웃(Fan-out) 반도체 패키지일 수 있다.
도 2a 및 도 2b는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2a를 참조하면, 재배선 기판(100)이 캐리어 기판(900) 상에 형성될 수 있다. 재배선 기판(100)은 제1 내지 제6 절연층들(111, 112, 113, 114, 115, 116), 제1 내지 제3 재배선 패턴들(131, 132, 133), 제1 내지 제3 씨드층들(121, 122, 123), 및 보호층(117)을 포함할 수 있다. 재배선 기판(100)의 형성은 앞서 도 1a 내지 도 1q에서 설명한 바와 실질적으로 동일할 수 있다. 다만, 재배선 기판(100)은 패널 레벨 또는 웨이퍼 레벨로 형성될 수 있다. 도전 패드들(140)이 재배선 기판(100)의 상면 상에 더 형성되어, 제3 재배선 패턴들(133)과 각각 접속할 수 있다.
반도체칩(200)의 칩 패드(205)가 재배선 기판(100)을 향하도록, 반도체칩(200)이 재배선 기판(100) 상에 제공될 수 있다. 제1 연결부(251)가 도전 패드들(140) 중 어느 하나 및 칩 패드(205) 사이에 형성될 수 있다. 이 때, 반도체칩(200)은 복수개로 제공될 수 있다. 몰딩막(300)이 재배선 기판(100)의 상면 상에 제공되어, 반도체칩들(200)을 덮을 수 있다. 이후, 캐리어 기판(900)이 제거되어, 제1 절연층(111) 및 제1 씨드층(121)이 노출될 수 있다.
도 2b를 참조하면, 단자 패드(410) 및 외부 접속 단자(420)가 노출된 재배선 기판(100)의 하면 상에 형성될 수 있다. 단자 패드(410)는 외부 접속 단자(420) 및 제1 씨드층(121) 사이에 개재되어, 외부 접속 단자(420) 및 상기 제3 재배선 패턴(133)과 전기적으로 연결될 수 있다.
일점 쇄선을 따라 몰딩막(300) 및 재배선 기판(100)이 쏘잉되어, 복수의 반도체 패키지들(10)이 서로 분리될 수 있다. 본 명세서에서, 반도체 패키지들(10)은 칩 레벨, 패널 레벨 또는 웨이퍼 레벨로 제조될 수 있다. 이하, 설명의 간소화를 위해 단수의 반도체 패키지(10)에 대하여 도시 및 서술하나, 본 발명의 반도체 패키지 제조 방법이 칩 레벨의 제조에 한정되는 것은 아니다.
도 3은 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 3을 참조하면, 반도체 패키지(11)는 재배선 기판(100) 및 반도체칩(200)을 포함할 수 있다. 제1 연결부(251)가 재배선 기판(100) 및 반도체칩(200) 사이에 개재되어, 반도체칩(200)의 칩 패드(205) 및 제1 재배선 패턴(131)과 접속할 수 있다. 다만, 도 1s의 반도체 패키지(11)와 달리, 몰딩막(300)은 생략될 수 있다. 반도체칩(200)의 너비(W1)는 재배선 기판(100)의 너비(W2)와 실질적으로 동일할 수 있다. 반도체 패키지(11)는 팬 인(Fan-in) 반도체 패키지일 수 있다. 재배선 기판(100)의 형성은 앞서 도 1a 내지 도 1q에서 설명한 바와 실질적으로 동일할 수 있다.
도 4a 내지 도 4f는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 도 4a 내지 도 4f의 설명에 있어서, 설명의 통일성을 위해 상면, 하면, 상부, 및 하부는 도 4f를 기준으로 기술한다.
도 4a를 참조하면, 반도체칩(200) 및 몰딩막(300)이 캐리어 기판(900) 상에 배치될 수 있다. 반도체칩(200)의 일면(200b)은 캐리어 기판(900)을 향할 수 있다. 칩 패드(205)는 반도체칩(200)의 일면(200b) 상에 제공될 수 있다. 몰딩막(300)이 캐리어 기판(900) 상에 형성되어, 반도체칩(200)의 적어도 일부를 덮을 수 있다. 일 예로, 몰딩막(300)은 반도체칩(200)의 상면 및 측면을 덮을 수 있다. 도시된 바와 달리, 몰딩막(300)은 반도체칩(200)의 측면을 덮되, 상면을 노출시킬 수 있다. 캐리어 기판(900)이 제거되어, 반도체칩(200)의 일면(200b) 및 몰딩막(300)의 일면(300b)이 노출될 수 있다. 이후, 반도체칩(200) 및 몰딩막(300)이 뒤집어질 수 있다.
도 4b를 참조하면, 제1 절연층(111), 제1 씨드층(121), 제1 레지스트 패턴(171), 및 제1 재배선 패턴(131)이 반도체칩(200) 및 몰딩막(300) 상에 형성될 수 있다. 제1 절연층(111)은 반도체칩(200)의 반도체 기판 상에 제공될 수 있다. 제1 절연층(111)은 반도체칩(200)의 일면(200b) 및 몰딩막(300)의 일면(300b)을 덮을 수 있다. 제1 오프닝(191)은 반도체칩(200)의 칩 패드(205)를 노출시킬 수 있다. 제1 절연층(111), 제1 씨드층(121), 제1 레지스트 패턴(171), 및 제1 재배선 패턴(131)의 형성은 앞서 도 1a 및 도 1b에서 설명한 방법에 의해 수행될 수 있다. 예를 들어, 제1 재배선 패턴(131)은 제1 씨드층(121)을 전극으로 사용한 전기 도금 공정에 의해 제1 오프닝(191) 및 제1 가이드 오프닝(181) 내에 형성될 수 있다. 이 후, 제1 레지스트 패턴(171)이 제거되어, 제1 씨드층(121)이 노출될 수 있다.
도 4c를 참조하면, 제1 재배선 패턴(131)에 노출된 제1 씨드층(121)이 제거되어, 제1 절연층(111)이 노출될 수 있다. 제2 절연층(112)이 제1 절연층(111) 및 제1 재배선 패턴(131) 상에 형성될 수 있다.
도 4d를 참조하면, 제2 절연층(112) 및 제1 재배선 패턴(131)이 평탄화될 수 있다. 평탄화 공정은 도 1f 및 도 1g에서 설명한 바와 실질적으로 동일할 수 있다. 평탄화 공정에 의해 제1 재배선 패턴(131) 상의 제2 절연층(112)이 제거되어, 제1 재배선 패턴(131)의 일면(131a)이 노출되고, 제1 재배선 패턴(131)의 노출된 일면(131a)이 평탄화될 수 있다. 제1 재배선 패턴(131)의 노출된 일면(131a)이 평탄화되는 동안, 제2 절연층(112)의 일면(112a)도 함께 평탄화될 수 있다. 제1 재배선 패턴(131)의 일면(131a) 및 상기 제2 절연층(112)의 일면(112a)은 실질적으로 공면을 이룰 수 있다. 제1 재배선 패턴(131)의 평탄화된 일면(131a)은 0.01μm내지 0.4μm의 표면 거칠기를 가질 수 있다. 제1 재배선 패턴(131)의 일면(131a)에서 제1 배선 부분(131W)의 너비는 제1 배선 부분(131W)의 타면(131b)에서 너비의 100% 내지 120%일 수 있다. 제1 재배선 패턴들(131)의 일면들(131a)과 제1 절연층(111)의 일면(111a) 사이의 최대 간격은 제1 재배선 패턴들(131)의 일면들(131a)과 제1 절연층(111)의 일면(111a) 사이의 최소 간격의 100% 내지 120%일 수 있다.
도 4e를 참조하면, 제3 절연층(113), 제2 씨드층(122), 제2 재배선 패턴(132), 제4 절연층(114), 제5 절연층(115), 제3 씨드층(123), 제3 재배선 패턴(133), 제6 절연층(116), 및 보호층(117)이 제2 절연층(112) 및 제1 재배선 패턴(131) 상에 차례로 형성될 수 있다. 제3 절연층(113), 제2 씨드층(122), 제2 재배선 패턴(132), 제4 절연층(114), 제5 절연층(115), 제3 씨드층(123), 제3 재배선 패턴(133), 제6 절연층(116), 및 보호층(117)의 형성은 도 1h 내지 도 1q에서 설명한 바와 실질적으로 동일할 수 있다. 이에 따라, 재배선 기판(100)이 제조될 수 있다. 제2 재배선 패턴(132)의 일면(132a)에서 제2 배선 부분(132W)의 너비는 제2 배선 부분(132W)의 타면(132b)에서 너비의 100% 내지 120%일 수 있다. 제2 재배선 패턴(132)의 일면(132a)과 제1 절연층(111)의 일면(111a) 사이의 최대 간격은 제2 재배선 패턴(132)의 일면(132a)과 제1 절연층(111)의 일면(111a) 사이의 최소 간격의 100% 내지 120%일 수 있다. 제3 재배선 패턴(133)의 일면(133a)에서 제3 배선 부분(133W)의 너비는 제3 배선 부분(133W)의 타면(133b)에서 너비의 100% 내지 120%일 수 있다. 제3 재배선 패턴(133)의 일면(133a)과 제1 절연층(111)의 일면(111a) 사이의 최대 간격은 3 재배선 패턴(133)의 일면(133a)과 제1 절연층(111)의 일면(111a) 사이의 최소 간격의 100% 내지 120%일 수 있다.
단자 패드(410)가 보호층(117)에 의해 노출된 제3 재배선 패턴(133) 상에 형성될 수 있다. 단자 패드(410)는 금속을 포함할 수 있다. 외부 접속 단자(420)가 단자 패드(410) 상에 형성될 수 있다. 이에 따라 반도체 패키지(12)의 제조가 완성될 수 있다.
다시 도 4f를 참조하면, 반도체 패키지(12)가 뒤집어질 수 있다. 제1 재배선 패턴(131)의 일면(131a), 제2 재배선 패턴(132)의 일면(132a), 및 제3 재배선 패턴(133)의 일면(133a)은 제1 재배선 패턴(131)의 하면, 제2 재배선 패턴(132)의 하면, 및 제3 재배선 패턴(133)의 하면에 각각 해당할 수 있다. 제1 절연층(111)의 일면(111a)은 상면에 해당할 수 있다. 제2 절연층(112)의 일면(112a)은 하면에 해당할 수 있다.
다른 예로, 도 3과 같이 몰딩막(300)은 생략되고, 재배선 기판(100)은 몰딩막(300)의 일면(300b) 상으로 연장되지 않을 수 있다. 이 경우, 재배선 기판(100)의 너비는 반도체칩(200)의 너비와 실질적으로 동일할 수 있다.
도 5는 실시예들에 따른 반도체 패키지를 도시한 평면도이다. 도 6a 및 도 6c는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들로, 도 5의 Ⅰ-Ⅱ선을 따라 자른 단면들에 대응된다. 도 6b는 도 6a의 B영역을 확대 도시하였다.
도 5, 도 6a, 및 도 6b를 참조하면, 재배선 기판(100)이 형성된 캐리어 기판(900)이 준비될 수 있다. 재배선 기판(100)은 도 1a 내지 도 1q에서 설명한 바 같이 제조될 수 있다. 도전 패드들(140)이 재배선 기판(100)의 상면 상에 더 형성될 수 있다.
반도체칩(200)이 재배선 기판(100) 상에 제공될 수 있다. 반도체칩(200)은 평면적 관점에서 재배선 기판(100)의 센터 영역에 배치될 수 있다. 제1 연결부(251)가 도전 패드들(140) 중 어느 하나 및 칩 패드(205) 사이에 형성될 수 있다. 제1 언더필 패턴(261)이 재배선 기판(100) 및 반도체칩(200) 사이의 갭에 형성되어, 제1 연결부(251)를 밀봉할 수 있다.
연결 기판(500)이 재배선 기판(100) 상에 제공될 수 있다. 연결 기판(500)의 제공은 반도체칩(200)의 제공 이전 또는 이후에 수행될 수 있다. 연결 기판(500)은 그 내부를 관통하는 홀(590)을 가질 수 있다. 일 예로, 인쇄회로기판 내에 홀(590)을 형성하여, 연결 기판(500)이 제조될 수 있다. 평면적 관점에서, 홀(590)은 재배선 기판(100)의 센터 부분에 형성될 수 있다. 홀(590)은 재배선 기판(100)을 노출시킬 수 있다. 반도체칩(200)은 연결 기판(500)의 홀(590) 내에 제공될 수 있다. 연결 기판(500)은 베이스층(510) 및 도전 구조체(520)를 포함할 수 있다. 베이스층(510)은 적층된 베이스층들(510)을 포함할 수 있다. 베이스층들(510)은 절연 물질을 포함할 수 있다. 예를 들어, 베이스층들(510)은 탄소계 물질, 세라믹, 또는 폴리머를 포함할 수 있다. 홀(590)은 베이스층들(510)을 관통할 수 있디. 도전 구조체(520)는 베이스층들(510) 내에 제공될 수 있다. 도 6b와 같이 도전 구조체(520)는 제1 패드(521), 도전 배선(523), 비아들(524), 및 제2 패드(522) 포함할 수 있다. 제1 패드(521)는 연결 기판(500)의 하면(500b) 상에 제공될 수 있다. 도전 배선(523)은 베이스층들(510) 사이에 개재될 수 있다. 비아들(524)은 베이스층들(510)을 관통하며, 도전 배선(523)과 접속할 수 있다. 제2 패드(522)는 연결 기판(500)의 상면(500a) 상에 배치되며, 비아들(524) 중에서 어느 하나와 접속할 수 있다. 제2 패드(522)는 비아들(524) 및 도전 배선(523)을 통해 제1 패드(521)와 전기적으로 연결될 수 있다. 제2 패드(522)는 제1 패드(521)와 수직 방향으로 정렬되지 않을 수 있다. 제2 패드(522)의 개수 또는 배치는 제1 패드(521)의 개수 또는 배치와 다를 수 있다. 도전 구조체(520)는 금속을 포함할 수 있다. 도전 구조체(520)는 예를 들어, 구리, 알루미늄, 금, 납, 스테인레스 스틸, 은, 철, 및 이들의 합금 중에서 선택된 적어도 하나를 포함할 수 있다.
도 6a와 같이, 제2 연결부(252)가 도전 패드들(140) 중 다른 하나 및 제1 패드(521) 사이에 형성되어, 상기 다른 하나의 도전 패드(140) 및 제1 패드(521)와 접속할 수 있다. 도전 구조체(520)는 제2 연결부(252)에 의해 재배선 기판(100)과 전기적으로 연결될 수 있다. 제2 연결부(252)는 도전성 물질을 포함할 수 있다. 제2 연결부(252)는 솔더볼, 범프, 및 필라 중에서 적어도 하나를 포함할 수 있다. 제2 언더필 패턴(262)이 재배선 기판(100) 및 연결 기판(500) 사이의 갭에 형성되어, 제2 연결부(252)를 밀봉할 수 있다.
제1 재배선 패턴(131)은 복수의 제1 재배선 패턴들(131)을 포함할 수 있다. 제1 재배선 패턴들(131) 중 어느 하나는 제1 연결부(251)를 통해 칩 패드(205)와 전기적으로 연결되고, 다른 하나는 제2 연결부(252)를 통해 제1 패드(521)와 전기적으로 연결될 수 있다. 반도체칩(200)은 재배선 패턴들(131, 132, 133) 중 적어도 하나를 통해 도전 구조체(520)와 전기적으로 연결될 수 있다.
몰딩막(300)이 반도체칩(200) 및 연결 기판(500) 상에 형성될 수 있다. 몰딩막(300)은 반도체칩(200) 및 연결 기판(500) 사이의 갭으로 연장되어, 상기 갭을 채울 수 있다. 몰딩막(300)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 다른 예로, 연결 기판(500) 및 반도체칩(200) 상에 접착성 절연 필름이 부착되어, 몰딩막(300)을 형성할 수 있다. 예를 들어, 아지노모토 빌드 업 필름이 접착성 절연 필름으로 사용될 수 있다. 다른 예로, 제1 언더필 패턴(261)이 생략되고, 몰딩막(300)이 재배선 기판(100) 및 반도체칩(200) 사이의 갭으로 더 연장될 수 있다. 또 다른 예로, 제2 언더필 패턴(262)이 생략되고, 몰딩막(300)이 재배선 기판(100) 및 연결 기판(500) 사이의 갭으로 더 연장될 수 있다. 이후, 캐리어 기판(900)이 제거되어, 재배선 기판(100)의 하면이 노출될 수 있다. 예를 들어, 제1 절연층(111) 및 제1 씨드층(121)이 노출될 수 있다.
도 6c를 참조하면, 단자 패드(410) 및 외부 접속 단자(420)가 재배선 기판(100)의 하면 상에 형성될 수 있다. 단자 패드(410)는 제1 절연층(111)에 의해 노출된 제1 씨드층(121) 상에 형성될 수 있다. 외부 접속 단자(420)는 재배선 패턴들(131, 132, 133)을 통해 반도체칩(200) 또는 도전 구조체(520) 중에서 어느 하나와 전기적으로 연결될 수 있다. 상부 홀(390)이 몰딩막(300) 내에 더 형성되어, 도전 구조체(520)의 제2 패드(522)를 노출시킬 수 있다. 이에 따라, 반도체 패키지(13)의 제조가 완성될 수 있다.
도 6d는 실시예들에 따른 반도체 패키지를 도시한 단면도로, 도 5의 Ⅰ-Ⅱ선을 따라 자른 단면에 대응된다. 도 6e는 도 6d의 B영역을 확대 도시하였다.
도 5, 도 6d, 및 도 6e를 참조하면, 반도체 패키지(14)는 재배선 기판(100), 반도체칩(200), 연결 기판(500), 및 몰딩막(300)에 더하여, 상부 재배선층(600)을 포함할 수 있다. 재배선 기판(100)의 형성, 연결 기판(500)의 배치, 반도체칩(200)의 제공, 및 몰딩막(300)의 형성은 앞서 도 6a 내지 도 6c의 예에서 설명한 바와 실질적으로 동일한 방법에 의해 진행될 수 있다. 실시예들에 따르면, 도전부(395)가 상부 홀(390) 내에 형성되어, 상부 홀(390)을 채울 수 있다. 도전부(395)는 예를 들어, 금속을 포함할 수 있다.
상부 재배선층(600)은 몰딩막(300)의 상면 상에 제공될 수 있다. 상부 재배선층(600)은 제1 내지 제4 상부 절연층들(611, 612, 613, 614), 제1 상부 씨드층(621), 제2 상부 씨드층(622), 제2 상부 재배선 패턴(632), 및 상부 보호층(617)을 포함할 수 있다.
제1 상부 절연층(611)은 몰딩막(300) 상에 제공될 수 있다. 제1 상부 절연층(611)은 감광성 폴리머를 포함할 수 있다. 제1 상부 절연층(611)은 도전부(395)를 노출시키는 상부 오프닝을 가질 수 있다. 제1 상부 재배선 패턴(631)은 제1 상부 절연층(611) 상에 및 상부 오프닝 내에 제공될 수 있다. 제1 상부 재배선 패턴(631)은 구리와 같은 금속을 포함할 수 있다. 제1 상부 씨드층(621)은 제1 상부 재배선 패턴(631)과 제1 상부 절연층(611) 사이 및 제1 상부 재배선 패턴(631)과 도전부(395) 사이에 개재될 수 있다. 제1 상부 재배선 패턴(631)은 제1 상부 씨드층(621)을 통해 도전부(395)와 접속할 수 있다.
제2 상부 절연층(612)이 제1 상부 절연층(611) 상에 제공될 수 있다. 제2 상부 절연층(612)은 제1 상부 재배선 패턴(631)의 측벽과 물리적으로 접촉할 수 있다. 제1 상부 씨드층(621)은 제1 상부 재배선 패턴(631)과 제2 상부 절연층(612) 사이로 연장되지 않을 수 있다.
제1 상부 절연층(611), 제1 상부 씨드층(621), 제1 상부 재배선 패턴(631), 제2 상부 절연층(612), 제3 상부 절연층(613), 제2 상부 씨드층(622), 제2 상부 재배선 패턴(632), 제4 상부 절연층(614)은 앞서 도 1a 내지 도 1l에서 설명한 제1 절연층(111), 제1 씨드층(121), 제1 재배선 패턴(131), 제2 절연층(112), 제3 절연층(113), 제2 씨드층(122), 제2 재배선 패턴(132), 및 제4 절연층(114)과 각각 실질적으로 동일한 방법 및 배치를 가질 수 있다. 예를 들어, 평탄화 공정이 제1 상부 재배선 패턴(631)의 상면(631a) 및 제2 상부 절연층(612)의 상면 상에 수행될 수 있다. 제1 상부 재배선 패턴(631)의 상면(631a)은 제2 상부 절연층(612)의 상면과 공면을 이룰 수 있다. 제1 상부 재배선 패턴(631)의 상면(631a)의 표면 거칠기는 0.01μm 내지 0.4μm일 수 있다. 제1 상부 재배선 패턴(631)은 복수개로 제공될 수 있다. 제1 상부 절연층(611)의 바닥면(611b) 및 제1 상부 재배선 패턴들(631)의 상면들(631a) 사이의 최대 간격은 제1 상부 절연층(611)의 바닥면(611b) 및 제1 상부 재배선 패턴들(631)의 상면들(631a) 사이의 최소 간격의 100% 내지 120%일 수 있다.
마찬가지로, 평탄화 공정이 제2 상부 재배선 패턴(632)의 상면(632a) 및 제4 상부 절연층(614)의 상면 상에 수행될 수 있다. 제2 상부 재배선 패턴(632)의 상면(632a)은 제4 상부 절연층(614)과 공면을 이룰 수 있다. 제2 상부 재배선 패턴(632)의 상면(632a)의 표면 거칠기는 0.01μm 내지 0.4μm일 수 있다. 제1 상부 절연층(611)의 바닥면(611b) 및 제2 상부 재배선 패턴들(632)의 상면들(632a) 사이의 최대 간격은 제1 상부 절연층(611)의 바닥면(611b) 및 제2 상부 재배선 패턴들(632)의 상면들(632a) 사이의 최소 간격의 100% 내지 120%일 수 있다. 제2 씨드층(122)은 제2 상부 재배선 패턴(632)과 제2 상부 절연층(612) 사이에 개재될 수 있다. 제2 상부 씨드층(622)의 제2 상부 재배선 패턴(632)과 제4 상부 절연층(614) 사이로 연장되지 않을 수 있다.
상부 보호층(617)은 제4 상부 절연층(614) 상에 형성되어, 제2 상부 재배선 패턴(632)의 상면(632a)의 적어도 일부를 덮을 수 있다. 상부 보호층(617)은 절연성 폴리머를 포함할 수 있다.
상부 도전 패드(640)은 제2 상부 재배선 패턴(632)의 상면(632a) 상에 더 형성되어, 제2 상부 재배선 패턴(632)과 접속할 수 있다. 상부 도전 패드(640)은 제1 및 제2 상부 재배선 패턴들(631, 632) 및 도전부(395)를 통해 도전 구조체(520)와 접속할 수 있다. 상부 도전 패드(640)은 도전부(395)와 수직 방향으로 정렬되지 않을 수 있다.
도 6f 및 도 6g는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들로, 도 5의 Ⅰ-Ⅱ선을 따라 자른 단면들에 대응된다.
도 5 및 도 6f를 참조하면, 연결 기판(500)이 캐리어 기판(900) 상에 배치될 수 있다. 연결 기판(500)은 도 5, 도 6a, 및 도 6b에서 설명한 바와 실질적으로 동일할 수 있다. 칩 패드(205)가 캐리어 기판(900)을 향하도록, 반도체칩(200)이 캐리어 기판(900) 상에 제공될 수 있다. 반도체칩(200)은 평면적 관점에서 캐리어 기판(900)의 센터 영역에 배치될 수 있다. 반도체칩(200)은 연결 기판(500)의 홀(590) 내에 제공될 수 있다. 반도체칩(200)의 제공은 연결 기판(500)의 배치 이전 또는 이후에 수행될 수 있다. 몰딩막(300)이 반도체칩(200) 및 연결 기판(500) 상에 형성될 수 있다. 몰딩막(300)은 반도체칩(200) 및 연결 기판(500) 사이의 갭을 채울 수 있다. 이후, 캐리어 기판(900)이 제거되어, 반도체칩(200)의 일면(200b), 몰딩막(300)의 일면(300b), 및 연결 기판(500)의 하면(500b)이 노출될 수 있다.
도 5 및 도 6g를 참조하면, 제1 절연층(111), 제1 씨드층(121), 제1 재배선 패턴(131), 제2 절연층(112), 제3 절연층(113), 제2 씨드층(122), 제2 재배선 패턴(132), 제4 절연층(114), 제5 절연층(115), 제3 씨드층(123), 제3 재배선 패턴(133), 및 제6 절연층(116)이 반도체칩(200)의 일면(200b) 및 몰딩막(300)의 일면(300b) 상에 차례로 형성되어, 재배선 기판(100)을 제조할 수 있다. 재배선 기판(100)은 앞서 도 4a 내지 4e의 예들에서 설명한 바와 실질적으로 동일한 방법에 의해 형성될 수 있다. 다만, 재배선 기판(100)은 연결 기판(500)의 하면(500b) 상으로 더 연장될 수 있다. 제1 절연층(111)은 반도체칩(200)의 일면(200b), 몰딩막(300)의 일면(300b), 및 연결 기판(500)의 하면(500b)을 덮을 수 있다. 제1 재배선 패턴들(131) 중 어느 하나는 칩 패드(205)와 전기적으로 연결되고, 다른 하나는 제1 패드(521)와 전기적으로 연결될 수 있다. 반도체칩(200)은 재배선 기판(100)을 통해 도전 구조체(520)와 전기적으로 연결될 수 있다. 단자 패드(410) 및 외부 접속 단자(420)가 재배선 기판(100)의 하면 상에 형성될 수 있다. 외부 접속 단자(420)는 단자 패드(410)를 통해 제3 재배선 패턴(133)과 접속할 수 있다. 이에 따라, 반도체 패키지(15)가 제조될 수 있다.
상부 홀(390)이 몰딩막(300) 내에 더 형성되어, 도전 구조체(520)의 제2 패드(522)를 노출시킬 수 있다. 다른 예로, 도 6d에서 설명한 바와 같은 도전부(395) 및 상부 재배선층(600)이 몰딩막(300) 상에 더 형성될 수 있다.
도 6h는 실시예들에 따른 반도체 패키지를 도시한 단면도로, 도 5의 Ⅰ-Ⅱ선을 따라 자른 단면에 대응된다.
도 6h를 참조하면, 반도체 패키지(16)는 제1 반도체 패키지(13') 및 제2 반도체 패키지(30)를 포함할 수 있다. 도 6a 내지 도 6c의 예에서 설명한 바와 같이 제조된 반도체 패키지(13)가 제1 반도체 패키지(13')로 사용될 수 있다. 예를 들어, 제1 반도체 패키지(13')는 재배선 기판(100), 반도체칩(200), 연결 기판(500), 및 몰딩막(300)을 포함할 수 있다.
제2 반도체 패키지(30)는 제1 반도체 패키지(13’) 상에 배치될 수 있다. 제2 반도체 패키지(30)는 패키지 기판(710), 상부 반도체칩(720), 및 상부 몰딩막(730)을 포함할 수 있다. 패키지 기판(710)은 인쇄회로기판일 수 있다. 다른 예로, 앞서 도 1a 내지 도 1q의 예 또는 도 4a 내지 도 4f의 예와 같이 제조된 재배선 기판(100)이 패키지 기판(710)으로 사용될 수 있다. 금속 패드(705)가 패키지 기판(710)의 하면 상에 배치될 수 있다.
상부 반도체칩(720)이 패키지 기판(710) 상에 배치될 수 있다. 상부 반도체칩(720)은 집적 회로들을 포함할 수 있고, 상기 집적 회로들은 메모리 회로, 로직 회로, 또는 이들의 조합을 포함할 수 있다. 상부 반도체칩(720)은 패키지 기판(710) 내의 배선(715)을 통해 금속 패드(705)와 전기적으로 연결될 수 있다. 도 6h에서 배선(715)은 모식적으로 도시한 것으로, 배선(715)의 형상 및 배치는 다양하게 변형될 수 있다. 상부 몰딩막(730)이 패키지 기판(710) 상에 제공되어, 상부 반도체칩(720)을 덮을 수 있다. 상부 몰딩막(730)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
연결 단자(750)가 몰딩막(300)의 상부 홀(390) 내에 제공될 수 있다. 연결 단자(750)는 제2 패드(522) 및 금속 패드(705) 사이에 개재되어, 제2 패드(522) 및 금속 패드(705)와 전기적으로 연결될 수 있다. 이에 따라, 제2 반도체 패키지(30)가 연결 단자(750)를 통해 반도체칩(200) 및 외부 접속 단자(420)와 전기적으로 연결될 수 있다. 제2 반도체 패키지(30)의 전기적 연결은 상부 반도체칩(720) 내의 집적 회로들과 전기적 연결을 포함할 수 있다. 실시예들에 따르면, 연결 기판(500)이 제공됨에 따라, 연결 단자(750)가 보다 자유롭게 배치될 수 있다. 예를 들어, 연결 단자(750)의 개수 및 배치는 제1 패드(521)의 개수 및 배치에 제약되지 않을 수 있다. 이에 따라, 패키지 기판(710) 내의 배선들(715) 및 상부 반도체칩(720) 내의 집적 회로들과 배선들이 보다 자유롭게 설계될 수 있다.
다른 예로, 도 6f 및 도 6g에서 설명한 반도체 패키지(15)가 제1 반도체 패키지(13’)로 사용될 수 있다. 또 다른 예로, 도 6d 및 도 6e에서 설명한 반도체 패키지(14)가 제1 반도체 패키지(13’)로 사용될 수 있다. 예를 들어, 제1 반도체 패키지(13’)는 재배선 기판(100), 반도체칩(200), 연결 기판(500), 및 몰딩막(300)에 더하여 상부 재배선층(600)을 포함할 수 있다. 이 경우, 연결 단자(750)는 상부 도전 패드(640) 및 금속 패드(705) 사이에 개재될 수 있다. 상부 재배선층(600)이 제공됨에 따라, 연결 단자(750)가 더욱 자유롭게 배치될 수 있다. 예를 들어, 연결 단자(750)는 복수로 제공되고, 연결 단자들(750) 중 적어도 하나는 평면적 관점에서 반도체칩(200)과 중첩될 수 있다.
도 7a 및 도 7b는 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 7a를 참조하면, 재배선 기판(100)이 형성된 캐리어 기판(900)이 준비될 수 있다. 재배선 기판(100)은 앞서 도 1a 내지 도 1q의 예와 같이 제조될 수 있다. 칩 패드(205)가 재배선 기판(100)을 향하도록, 반도체칩(200)이 재배선 기판(100) 상에 제공될 수 있다. 제1 연결부(251)가 도전 패드들(140) 중 어느 하나 및 칩 패드(205) 사이에 형성될 수 있다. 제1 언더필 패턴(미도시)이 재배선 기판(100)과 반도체칩(200)의 사이의 갭에 더 형성될 수 있다.
도 5 및 도 6a의 연결 기판(500)은 제공되지 않을 수 있다. 연결 기판(500)의 제공 대신, 금속 기둥이 재배선 기판(100) 상에 제공되어, 도전 구조체(520')를 형성할 수 있다. 즉, 도전 구조체(520')는 금속 기둥을 포함할 수 있다. 도전 구조체(520')는 반도체칩(200)과 이격될 수 있다. 도전 구조체(520')는 재배선 패턴들(131, 132, 133)과 전기적으로 연결될 수 있다.
몰딩막(300)이 재배선 기판(100) 상에 형성되어, 반도체칩(200)를 덮을 수 있다. 몰딩막(300)은 도전 구조체(520')의 측벽을 덮되, 도전 구조체(520')의 상면(520a)을 노출시킬 수 있다. 이후, 캐리어 기판(900)이 제거되어, 재배선 기판(100)의 하면이 노출될 수 있다.
도 7b를 참조하면, 단자 패드(410) 및 외부 접속 단자(420)가 재배선 기판(100)의 하면 상에 제공될 수 있다. 외부 접속 단자(420)는 재배선 패턴들(131, 132, 133)을 통해 반도체칩(200) 또는 도전 구조체(520')와 전기적으로 연결될 수 있다. 이에 따라, 반도체 패키지(18)의 제조가 완료될 수 있다.
도 7c는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 7c를 참조하면, 반도체 패키지(19)는 재배선 기판(100), 반도체칩(200), 몰딩막(300), 및 도전 구조체(520')에 더하여, 상부 재배선층(600)을 포함할 수 있다. 재배선 기판(100), 반도체칩(200), 몰딩막(300), 및 도전 구조체(520')는 앞서 도 7a 및 도 7b의 예에서 설명한 방법에 의해 제조될 수 있다. 재배선층(600)은 도 6d에서 설명한 바와 실질적으로 동일한 방법에 의해 형성될 수 있다. 다만, 제1 상부 절연층(611)은 상부 오프닝을 갖고, 상기 상부 오프닝은 도전 구조체(520')의 상면(520a)을 노출시킬 수 있다. 제1 상부 재배선 패턴(631)은 상부 오프닝 내에 제공될 수 있다. 제1 상부 재배선 패턴(631)은 도전 구조체(520')의 상면(520a)과 접촉하여, 도전 구조체(520')와 전기적으로 연결될 수 있다. 상부 보호층(617)이 제4 상부 절연층(614) 상에 형성되어, 제2 상부 재배선 패턴(632)의 적어도 일부를 덮을 수 있다. 상부 도전 패드(640)이 제2 상부 재배선 패턴(632) 상에 더 형성될 수 있다. 상부 도전 패드(640)는 제2 상부 재배선 패턴(632)과 접속할 수 있다.
도 7d 및 도 7e는 실시예들에 따른 반도체 패키지 제조 방법을 설명하기 위한 도면들이다.
도 7d를 참조하면, 반도체칩(200)이 캐리어 기판(900) 상에 배치될 수 있다. 이 때, 칩 패드(205)는 캐리어 기판(900)을 향할 수 있다. 금속 기둥이 캐리어 기판(900) 상에 배치되어, 도전 구조체(520')를 형성할 수 있다. 몰딩막(300)이 캐리어 기판(900) 상에 형성되어, 반도체칩(200)을 덮을 수 있다. 몰딩막(300)은 도전 구조체(520')의 측벽을 덮되, 상면(520a)을 노출시킬 수 있다.
이후, 캐리어 기판(900)이 제거되어, 반도체칩(200)의 일면(200b), 몰딩막(300)의 일면(300b), 및 도전 구조체(520')의 하면을 노출시킬 수 있다.
도 7e를 참조하면, 제1 절연층(111), 제1 씨드층(121), 제1 재배선 패턴(131), 제2 절연층(112), 제3 절연층(113), 제2 씨드층(122), 제2 재배선 패턴(132), 제4 절연층(114), 제5 절연층(115), 제3 씨드층(123), 제3 재배선 패턴(133), 및 제6 절연층(116)이 반도체칩(200)의 일면(200b), 몰딩막(300)의 일면(300b), 및 도전 구조체(520')의 하면 상에 형성되어, 재배선 기판(100)을 제조할 수 있다. 재배선 기판(100)은 앞서 도 4a 내지 도 4 f의 예들에서 설명한 바와 실질적으로 동일한 방법에 의해 형성될 수 있다. 제1 재배선 패턴들(131) 중 어느 하나는 칩 패드(205)와 접속하고, 제1 재배선 패턴들(131) 중 다른 하나는 도전 구조체(520')와 접속할 수 있다. 반도체칩(200)은 재배선 패턴들(131, 132, 133) 중 적어도 하나를 통해 도전 구조체(520')와 전기적으로 연결될 수 있다.
단자 패드(410) 및 외부 접속 단자(420)가 재배선 기판(100)의 하면 상에 제공되어, 제3 재배선 패턴들(133) 중 어느 하나와 전기적으로 연결될 수 있다. 예를 들어, 외부 접속 단자들(420) 중 어느 하나는 재배선 패턴들(131, 132, 133)을 통해 반도체칩(200)과 전기적으로 연결되고, 외부 접속 단자들(420) 중 다른 하나는 재배선 패턴들(131, 132, 133)을 통해 도전 구조체(520')와 전기적으로 연결될 수 있다. 이에 따라, 반도체 패키지(20)의 제조가 완료될 수 있다. 다른 예로, 도 7c에서 설명한 상부 재배선층(600)이 몰딩막(300)의 상면 상에 더 형성될 수 있다.
도 7f는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 7f를 참조하면, 반도체 패키지(21)는 제1 반도체 패키지(19') 및 제2 반도체 패키지(30)를 포함할 수 있다. 도 7c에서 설명한 바와 같이 제조된 반도체 패키지(19)가 제1 반도체 패키지(19')로 사용될 수 있다. 예를 들어, 제1 반도체 패키지(19')는 재배선 기판(100), 반도체칩(200), 몰딩막(300), 도전 구조체(520'), 및 상부 재배선층(600)을 포함할 수 있다.
제2 반도체 패키지(30)가 제1 반도체 패키지(19') 상에 배치될 수 있다. 제2 반도체 패키지(30)는 도 6g의 제2 반도체 패키지(30)의 예에서 설명한 바와 실질적으로 동일할 수 있다. 예를 들어, 제2 반도체 패키지(30)는 패키지 기판(710), 상부 반도체칩(720), 및 상부 몰딩막(730)을 포함할 수 있다.
연결 단자(750)가 상부 도전 패드(640)와 금속 패드(705) 사이에 개재되어, 상부 도전 패드(640) 및 금속 패드(705)와 전기적으로 연결될 수 있다. 상부 반도체칩(720)은 연결 단자(750), 상부 재배선 패턴들(631, 632), 및 도전 구조체(520')를 통해 재배선 기판(100)과 전기적으로 연결될 수 있다.
다른 예로, 도 7a 및 도 7b와 같이 제조된 반도체 패키지(18) 또는 도 7d 및 도 7e와 같이 제조된 반도체 패키지(20)가 제1 반도체 패키지(19')로 사용될 수 있다. 이 경우, 연결 단자(750)는 도전 구조체(520') 및 금속 패드(705) 사이에 개재될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다.

Claims (20)

  1. 반도체칩 및 재배선 기판을 포함하는 패키지를 제조하는 것을 포함하되, 상기 재배선 기판을 형성하는 것은:
    기판 상에 제1 오프닝을 갖는 제1 절연층을 형성하는 것;
    상기 제1 오프닝 내에 및 상기 제1 절연층 상에 제1 재배선 패턴을 형성하는 것;
    상기 제1 절연층 상에 제2 절연층을 형성하여, 상기 제1 재배선 패턴을 덮는 것; 및
    상기 제2 절연층 상에 평탄화 공정을 수행하여, 상기 제1 재배선 패턴의 일면을 노출시키는 것을 포함하는 반도체 패키지 제조 방법.
  2. 제 1항에 있어서,
    상기 평탄화 공정을 수행하는 것은:
    상기 제1 재배선 패턴 상의 상기 제2 절연층을 제거하여, 상기 제1 재배선 패턴을 노출시키는 것; 및
    상기 제1 재배선 패턴의 상기 노출된 일면을 평탄화하는 것을 포함하는 반도체 패키지 제조 방법.
  3. 제 1항에 있어서,
    상기 제1 오프닝의 측벽 및 바닥면 상에 제1 씨드층을 형성하는 것을 더 포함하는 반도체 패키지 제조 방법.
  4. 제 3항에 있어서,
    상기 제1 씨드층은 상기 제1 재배선 패턴과 상기 제2 절연층 사이로 연장되지 않는 반도체 패키지 제조 방법.
  5. 제 1항에 있어서,
    상기 제1 절연층 상에 제1 가이드 오프닝을 갖는 레지스트 패턴을 형성하는 것을 포함하되, 상기 제1 재배선 패턴은 상기 제1 가이드 오프닝 내에 형성되는 반도체 패키지 제조 방법.
  6. 제 1항에 있어서,
    상기 제1 재배선 패턴 상에 제2 오프닝을 갖는 제3 절연층을 형성하는 것, 상기 제2 오프닝은 상기 제1 재배선 패턴의 상기 일면을 노출시키고;
    상기 제2 오프닝 내에 및 상기 제3 절연층 상에 제2 재배선 패턴을 형성하는 것;
    상기 제3 절연층 상에 상기 제2 재배선 패턴을 덮는 제4 절연층을 형성하는 것; 및
    상기 제4 절연층 상에 평탄화 공정을 수행하는 것을 포함하되,
    상기 평탄화 공정은:
    상기 제2 재배선 패턴의 일면 상의 제4 절연층을 제거하는 것; 및
    상기 제2 재배선 패턴의 상기 일면을 평탄화하는 것을 포함하는 반도체 패키지 제조 방법.
  7. 반도체칩의 칩 패드와 전기적으로 연결되도록 구성된 재배선 기판을 형성하는 것을 포함하되, 상기 재배선 기판을 형성하는 것은:
    기판 상에 오프닝을 갖는 제1 절연층을 형성하는 것;
    상기 제1 절연층 상에 가이드 오프닝을 갖는 레지스트 패턴을 형성하는 것;
    상기 오프닝 내에 및 상기 가이드 오프닝 내에 재배선 패턴을 형성하는 것; 및
    상기 재배선 패턴의 일면을 평탄화시키는 것을 포함하는 반도체 패키지 제조 방법.
  8. 제 7항에 있어서,
    상기 오프닝 내에 및 상기 제1 절연층 상에 제1 씨드층을 형성하는 것을 더 포함하되, 상기 레지스트 패턴은 상기 씨드층 상에 형성되는 반도체 패키지 제조 방법.
  9. 제 8항에 있어서,
    상기 레지스트 패턴을 제거하여, 상기 제1 씨드층을 노출시키는 것; 및
    상기 재배선 패턴에 의해 노출된 상기 제1 씨드층을 제거하는 것을 더 포함하는 반도체 패키지 제조 방법.
  10. 제 7항에 있어서,
    상기 제1 절연층 상에 제2 절연층을 형성하여, 상기 재배선 패턴을 덮는 것; 및
    상기 제2 절연층을 평탄화하여, 상기 재배선 패턴의 상기 일면을 노출시키는 것을 더 포함하는 반도체 패키지 제조 방법.
  11. 제 7항에 있어서,
    상기 평탄화 공정은 화학적 기계적 연마 또는 표면 절삭(surface cut) 방법에 의해 수행되는 반도체 패키지 제조 방법.
  12. 제 7항에 있어서,
    상기 재배선 기판 상에 상기 반도체칩을 실장하는 것; 및
    상기 재배선 기판 상에 상기 반도체칩을 덮는 몰딩막을 형성하는 것을 더 포함하되, 상기 재배선 기판은 상기 몰딩막의 하면 상으로 연장되는 반도체 패키지 제조 방법.
  13. 제 12항에 있어서,
    상기 기판은 캐리어 기판을 포함하고,
    상기 기판을 제거하여, 상기 제1 절연층의 하면을 노출시키는 것을 더 포함하되, 상기 반도체칩 및 상기 몰딩막은 상기 노출된 제1 절연층의 상기 하면 상에 형성된 반도체 패키지 제조 방법.
  14. 제 12항에 있어서,
    상기 반도체칩은 반도체 기판, 상기 반도체 기판 상의 집적 회로들; 상기 집적 회로들와 접속하는 배선, 및 상기 배선과 접속하는 칩 패드를 포함하고,
    상기 기판은 반도체 기판을 포함하고,
    상기 오프닝은 상기 칩 패드를 노출시키는 반도체 패키지 제조 방법.
  15. 제 12항에 있어서,
    상기 재배선 기판 상에 도전 구조체를 형성하는 것을 더 포함하되,
    상기 재배선 기판은 상기 도전 구조체의 하면 상으로 연장되어, 상기 도전 구조체와 접속하는 반도체 패키지 제조 방법.
  16. 재배선 기판; 및
    상기 재배선 기판 상에 제공되고, 칩 패드를 갖는 반도체칩을 포함하되,
    상기 재배선 기판은:
    제1 오프닝을 갖는 제1 절연층;
    상기 제1 오프닝 내에 및 상기 제1 절연층 상에 제공된 재배선 패턴;
    상기 제1 절연층과 상기 재배선 패턴 사이에 개재된 씨드층; 및
    상기 제1 절연층 상에 제공되고, 상기 재배선 패턴의 측벽과 직접 물리적으로 접촉하는 제2 절연층을 포함하는 반도체 패키지.
  17. 제 16항에 있어서,
    상기 씨드층은 상기 재배선 패턴과 상기 제2 절연층 사이로 연장되지 않는 반도체 패키지.
  18. 제 16항에 있어서,
    상기 재배선 기판 상에 제공되며, 상기 반도체칩을 덮는 몰딩막을 더 포함하는 반도체 패키지.
  19. 제 16항에 있어서.
    상기 재배선 패턴은 배선 부분 및 비아 부분을 포함하고,
    상기 재배선 패턴의 일면에서 상기 배선 부분의 너비는 상기 배선 부분의 타면에서 너비의 100% 내지 120%이고, 상기 배선 부분의 상기 타면은 상기 재배선 패턴의 상기 일면과 대향되는 반도체 패키지.
  20. 제 16항에 있어서
    상기 재배선 패턴의 일면은 0.01μm 내지 0.4μm의 표면 거칠기를 갖고, 상기 제1 절연층과 대향되는 반도체 패키지.
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