CN107886984B - 存储器电路、用于写入位单元的电路和方法 - Google Patents

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Abstract

本发明提供了一种电路，该电路包括位线、具有第一电源电压电平的电源节点、具有参考电压电平的参考节点、连接在位线和电源节点之间的传输门以及连接在位线和参考节点之间的驱动器。传输门响应于第一信号将位线连接至电源节点，并且驱动器响应于第二信号将位线连接至参考节点。第一信号基于第一电源电压电平，并且第二信号基于参考电压电平和第一电源电压电平之间的第二电源电压电平。本发明还提供了存储器电路、用于写入位单元的电路和方法。

Description

存储器电路、用于写入位单元的电路和方法
技术领域
本发明的实施例一般地涉及半导体技术领域，更具体地，涉及存储器电路、用于写入位单元的电路和方法。
背景技术
在一些存储器电路中，存储器阵列工作的电源电压电平(voltage level，又称电压等级)高于其他电路工作的电源电压电平。存储器阵列的较高电压电平支持存储器单元的可靠功能，而其他电路的较低电压电平降低了电源需求。
通过分别实现电路性能特征，具有多个电源域的电路的总体电路性能能够超过具有单个电源域的电路的性能等级。
发明内容
根据本发明的一方面，提供了一种用于写入位单元的电路，包括：第一位线；电源节点，具有第一电源电压电平；参考节点，具有参考电压电平；传输门，连接在所述第一位线和所述电源节点之间；以及驱动器，连接在所述第一位线和所述参考节点之间；其中，所述传输门配置为响应于第一信号，将所述第一位线连接至所述电源节点，所述第一信号基于所述第一电源电压电平，以及所述驱动器配置为响应于第二信号，将所述第一位线连接至所述参考节点，所述第二信号基于所述参考电压电平和所述第一电源电压电平之间的第二电源电压电平。
根据本发明的另一方面，提供了一种存储器电路，包括：参考节点，具有参考电压电平；存储器域电源节点，具有存储器域电源电压电平；第一位线；第二位线；位单元，包括：第一位单元传输门，配置为将所述位单元选择性地连接至所述第一位线；以及第二位单元传输门，配置为将所述位单元选择性地连接至所述第二位线；以及驱动器电路，包括第一位线传输门、第二位线传输门、第一驱动器和第二驱动器；其中，所述位单元配置为在所述存储器域电源电平下工作；所述第一位线传输门配置为将所述第一位线选择性地连接至所述存储器域电源节点；所述第二位线传输门配置为将所述第二位线选择性地连接至所述存储器域电源节点；所述第一驱动器配置为将所述第一位线选择性地连接至所述参考节点；以及所述第二驱动器配置为将所述第二位线选择性地连接至所述参考节点。
根据本发明的又一方面，提供了一种写入位单元的方法，所述方法包括：将所述位单元连接至第一位线和第二位线，所述第一位线和所述第二位线具有第一电压电平；将所述第一位线或所述第二位线中的第一条驱动至第二电压电平，所述第二电压电平高于所述第一电压电平，所述第二电压电平对应于所述位单元的工作电压；以及将所述第一位线或所述第二位线中的第二条驱动至参考电压电平，所述参考电压电平低于所述第一电压电平。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是根据一些实施例的存储器电路的示图。
图2是根据一些实施例的输入电路的示图。
图3是根据一些实施例的写入位单元的方法的流程图。
图4是根据一些实施例的生成WD信号的电路图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件、值、操作、材料、布置等的特定实例以简化本发明。当然这些仅是实例并不旨在限定。其他组件、值、操作、材料、布置等是预期的。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
存储器电路包括位线、具有存储器域电源电压电平的电源节点、具有参考电压电平的参考节点、连接在位线和电源节点之间的传输门以及连接在位线和参考节点之间的驱动器。传输门响应于第一信号将位线选择性地连接至电源节点，并且驱动器响应于第二信号将位线选择性地连接至参考节点。第一信号基于存储器域电源电压电平，以及第二信号基于参考电压电平和存储器域电源电压电平之间的第二电源电压电平。
图1是根据一些实施例的存储器电路100的示图。存储器电路100包括位单元110、驱动器电路120和输入电路130。位单元110和驱动器电路120中的每个电连接至第一位线BL和第二位线BLB。信号路径131-134将输入电路130连接至驱动器电路120。
位单元110是存储器电路100的存储器位单元。在一些实施例中，位单元110是多个位单元(未示出)中的一个，并且除了位单元110之外的一个或多个位单元(未示出)电连接至第一位线BL和第二位线BLB。
在图1所示的实施例中，位单元110是配置为静态随机存取存储器(SRAM)电路的存储器单元的六晶体管位单元。在一些实施例中，位单元110包括少于或多于六个晶体管。在一些实施例中，位单元110配置为除了SRAM电路的存储器单元之外的存储器单元。
位单元110包括位单元传输门111和112、p型金属氧化物半导体(PMOS)晶体管113和114以及n型金属氧化物半导体(NMOS)晶体管115和116。传输门111以及PMOS晶体管114的栅极端子和NMOS晶体管115电连接至节点N1。传输门112以及PMOS晶体管113的栅极端子和NMOS晶体管116电连接至节点N2。传输门111和112的栅极电连接至字线117。
每个PMOS晶体管113和114的源极端子电连接至电源节点VDDM，并且每个NMOS晶体管115和116的源极端子电连接至参考节点VSSM。电源节点VDDM具有对应于存储器域的电源电压电平，并且还称为具有存储器域电源电压电平的存储器域电源节点。参考节点VSSM具有用于存储器域的参考电压电平并且还称为具有存储器域参考电压电平的存储器域参考节点。
在一些实施例中，电源节点VDDM相对于存储器域参考电压电平具有0.7伏(V)至1.0V的存储器域电压电平。
通过配置PMOS晶体管113和114以及NMOS晶体管115和116，存储器单元100配置为在操作中在节点N1处存储有存储器域电源电压电平或存储器域参考电压电平中的一个，并且在节点N2处存储存储器域电源电压电平或存储器域参考电压电平中的另一个。
在操作中，第一逻辑状态或值对应于存储有存储器域电源电压电平的节点N1和存储有存储器域参考电压电平的节点N2，并且第二逻辑状态或值对应于存储有存储器域参考电压电平的节点N1和存储有存储器域电源电压电平的节点N2。
传输门111配置为响应于字线117上的信号WL，将节点N1选择性地电连接至位线BL或者将节点N1与位线BL电断开。传输门112配置为响应于字线117上的信号WL，将节点N2选择性地电连接至位线BLB或者将节点N2与位线BLB电断开。
在一些实施例中，信号WL具有第一逻辑状态，对应于具有存储器域电源电压电平(其是与存储器域电源节点VDDM相同的电压电平)的信号WL；和第二逻辑状态，对应于具有存储器域参考电压电平(其是与存储器域参考节点VSSM相同的电压电平)的信号WL。在一些实施例中，因此信号WL基于存储器域电源电压电平。在一些实施例中，信号WL具有与基于存储器域电源电压电平不同的方案。
通过配置传输门111和112，在读取操作中，位线BL用于确定节点N1的电压电平，并且位线BLB用于确定节点N2的电压电平。因此，在读取操作中，使用位线BL和BLB来确定位单元110的逻辑状态或值。
通过配置传输门111和112，在写入操作中，位线BL用于建立节点N1上的电压电平，并且位线BLB用于建立节点N2上电压电平。因此，在写入操作中，使用位线BL和BLB将逻辑状态或值写入位单元110。
驱动器电路120包括位线传输门121和122、驱动器123和124以及逻辑门125和126。传输门121连接在存储器域电源节点VDDM和位线BL之间，并且传输门122连接在存储器域电源节点VDDM和位线BLB之间。驱动器123连接在位线BL和参考节点VSS之间，并且连接在逻辑门125和参考节点VSS之间。驱动器124连接在位线BLB和参考节点VSS之间，并且连接在逻辑门126和参考节点VSS之间。每个逻辑门125和126电连接至第二电源节点VDD。
第二电源节点VDD具有对应于与存储器域分离的域的第二电源电压电平。参考节点VSS具有第二参考电压电平。
在一些实施例中，第二电源节点VDD相对于第二参考电压电平具有0.3V至0.6V的第二电源电压电平。在一些实施例中，存储器域电压电平比第二电源电压电平大300-500毫伏(mV)。在一些实施例中，存储器域电压电平比第二电源电压电平大至少350mV。
在一些实施例中，参考节点VSS的第二参考电压电平是参考节点VSSM的存储器域参考电压电平。在一些实施例中，参考节点VSS的第二参考电压电平的值不同于参考节点VSSM的存储器域参考电压电平的值。
传输门121的漏极端子电连接至位线BL，传输门121的源极端子电连接至存储器域电源节点VDDM，并且传输门121的栅极端子电连接至信号线132。因此，传输门121配置为响应于信号路径132上的信号DTM，将位线BL电连接至存储器域电源节点VDDM。
在操作中，信号DTM控制传输门121以将位线BL选择性地驱动至存储器域电源电压电平。在一些实施例中，信号DTM具有第一逻辑状态和第二逻辑状态，其中第一逻辑状态对应于具有存储器域电源电压电平的信号DTM，以及第二逻辑状态对应于具有存储器域参考电压电平的信号DTM。在一些实施例中，因此，信号DTM基于存储器域电源电压电平。在一些实施例中，信号DTM具有与基于存储器域电源电压电平不同的方案。
传输门122的漏极端子电连接至位线BLB，传输门122的源极端子电连接至存储器域电源节点VDDM，并且传输门122的栅极端子电连接至信号线134。因此，传输门122配置为响应于信号路径134上的信号DCM，将位线BLB电连接至存储器域电源节点VDDM。
在操作中，信号DCM控制传输门122以将位线BLB选择性地驱动至存储器域电源电压电平。在一些实施例中，信号DCM具有第一逻辑状态和第二逻辑状态，其中第一逻辑状态对应于具有存储器域电源电压电平的信号DCM，以及第二逻辑状态对应于具有存储器域参考电压电平的信号DCM。在一些实施例中，因此，信号DCM基于存储器域电源电压电平。在一些实施例中，信号DCM具有与基于存储器域电源电压电平不同的方案。在一些实施例中，信号DCM对应于互补数据信号，以用于在写入操作中要写入位单元110的数据位。
在图1所示的实施例中，传输门121和122中的每个包括PMOS晶体管。在一些实施例中，传输门121包括NMOS晶体管或其他合适的开关器件，其中，该其他合适的开关器件能够响应于信号DTM，将位线BL选择性地连接至存储器域电源节点VDDM。在一些实施例中，传输门122包括NMOS晶体管或其他合适的开关器件，其中，该其他合适开关器件能够响应于信号DCM，将位线BLB选择性地连接至存储器域电源节点VDDM。
驱动器123的漏极端子电连接至位线BL，驱动器123的源极端子电连接至参考节点VSS，并且驱动器123的栅极端子电连接至逻辑门125的输出端子。因此，驱动器123配置为响应于逻辑门125的输出端子上的信号WT而将位线BL电连接至参考节点VSS。
因此，在操作中，信号WT控制驱动器123以将位线BL选择性地驱动至第二参考电压电平。在一些实施例中，信号WT具有第一逻辑状态和第二逻辑状态，其中，该第一逻辑状态对应于具有第二电源电压电平的信号WT，以及该第二逻辑状态对应于具有第二参考电压电平的信号WT。在一些实施例中，因此，信号WT基于第二电源电压电平。在一些实施例中，信号WT具有与基于第二电源电压电平不同的方案。
驱动器124的漏极端子电连接至位线BLB，驱动器124的源极端子电连接至参考节点VSS，并且驱动器124的栅极端子电连接至逻辑门126的输出端子。因此，驱动器124配置为响应于逻辑门126的输出端子上的信号WC而将位线BLB电连接至参考节点VSS。
因此，在操作中，信号WC控制驱动器124以将位线BLB选择性地驱动至第二参考电压电平。在一些实施例中，信号WC具有第一逻辑状态和第二逻辑状态，其中，该第一逻辑状态对应于具有第二电源电压电平的信号WC，以及该第二逻辑状态对应于具有第二参考电压电平的信号WC。在一些实施例中，因此，信号WC基于第二电源电压电平。在一些实施例中，信号WC具有与基于第二电源电压电平不同的方案。在一些实施例中，信号WC对应于互补写入信号，以用于在写入操作中要写入位单元110的数据位。
在图1所示的实施例中，驱动器123和124中的每个包括NMOS晶体管。在一些实施例中，驱动器123包括PMOS晶体管或其他合适的开关器件，其中，该其他合适的开关器件能够响应于信号WT，将位线BL选择性地连接至参考节点VSS。在一些实施例中，驱动器124包括PMOS晶体管或其他合适的开关器件，其中，该其他合适的开关器件能够响应于信号WC，将位线BLB选择性地连接至参考节点VSS。
逻辑门125包括第一输入端子，电连接至信号路径131；和第二输入端子，配置为接收由与存储器电路100分离的电路(未示出)生成的信号WD。在一些实施例中，信号WD是由写入线解码器电路生成的写入解码信号。该信号用于允许输入数据(‘0’或‘1’)写入SRAM单元。当WD信号为低时，写入NOR门(参见图1)允许DT/DC控制WT/WC信号，从而根据数据为‘0’或‘1’，将下拉BL或BLB。由CKP_WRITE(参见图2)获得WD信号。如图4所示，WD信号经由输入为CKP_WRITE的三个非门402、404、406生成。当写入使能芯片信号为低时，CKP_WRITE是由外部时钟生成的内部时钟。CKP_WRITE与外部时钟CLK相比较，具有小脉冲宽度。在一些实施例中，在写入操作中，信号WD具有逻辑状态，其中，该逻辑状态表示电连接至位线BL和BLB的位单元110或其他位单元是写入操作的目标。在一些实施例中，在写入操作中，信号WD具有逻辑状态，其中，该逻辑状态表示电连接至位线BL和BLB的位单元110或其他位单元是基于解码多位存储器地址的写入操作的目标。
因此，逻辑门125配置为在输出端子上生成信号WT，其中，该信号WT的逻辑状态由信号线131上的信号DC的逻辑状态和信号WD的逻辑状态来确定。因此，在操作中，信号DC和WD控制由如上所述的驱动器123接收的信号WT。
信号DC和WD中的每个基于第二电源电压电平。在一些实施例中，信号WD在写入操作期间对应于位单元110的写入解码信号，在此期间信号WD具有第二参考电压电平。
存储器的写周期如下：1、外部时钟CLK变高；2、如果写入使能信号为低时，则内部时钟信号CLK变高；3、在IO电路中处理输入数据以生成DC/DT，该DC/DT进入驱动器部分并且等待CLK_WRITE变高；4、WD信号跟踪CLK_WRITE(延迟信号)并且在某个周期之后并且当CLK_WRITE变高时，该WD信号变低。5、由于WD信号为‘0’时，DC/DT控制WC/WT并且BL/BLB中的一条变低。6、BL/BLB经由由于WL有效时而导通的6T的传输门，传送至SRAM存储节点。7、当完成写功能时，CLK_WRITE变低并且WD变高，以将DC/DT与写驱动器切断。
逻辑门126包括第一输入端子，电连接至信号路径133；和第二输入端子，配置为接收信号WD。因此，逻辑门126配置为在输出端子上生成信号WD，其中，该信号WD的逻辑状态由信号线133上的信号DT的逻辑状态和信号WD的逻辑状态来确定。因此，在操作中，信号DT和WD控制由如上所述的驱动器124接收的信号WC。
信号DT基于第二电源电压电平。
在图1所示的实施例中，逻辑门125和126中的每个是NOR门。在一些实施例中，逻辑门125包括一个或多个其他类型的逻辑门，其中，该其他类型的逻辑门适用于响应于一个或多个输入信号(诸如信号DC和WD)，生成信号WT，以用于控制驱动器123。在一些实施例中，逻辑门126包括一个或多个其他类型的逻辑门，其中，该其他类型的逻辑门适用于响应于一个或多个输入信号(诸如信号DT和WD)，生成信号WC，以用于控制驱动器124。
输入电路130是下文参考图2所述的诸如电路200的电路，其中，输入电路130配置为分别在信号路径131-134上产生信号DC、DTM、DT和DCM。
输入电路130配置为基于信号DT生成信号DTM并且基于信号DC生成信号DCM。在一些实施例中，输入电路130配置为生成与具有第二参考电压电平的信号DT同步的具有存储器域参考电压电平的信号DTM。在一些实施例中，输入电路130配置为生成与具有第二电源电压电平的信号DC同步的具有存储器域参考电压电平的信号DCM。
在一些实施例中，输入电路130配置为在写入操作中生成信号DC和DTM作为互补对，使得信号DC和DTM具有彼此不同的逻辑状态，并且生成信号DT和DCM作为互补对，使得信号DT和DCM具有彼此不同的逻辑状态。
在一些实施例中，在写入操作中，作为互补对的信号DC和DTM与对应于写入操作的信号WD的逻辑状态组合，使得位线BL电连接至存储器域电源节点VDDM或者参考节点VSS。在一些实施例中，在写入操作中，作为互补对的信号DT和DCM与对应于写入操作的信号WD的逻辑状态组合，使得位线BLB电连接至存储器域电源节点VDDM或者参考节点VSS。
在一些实施例中，输入电路130配置为在写入操作中生成信号DT和DC作为互补对，生成与信号DT同步的信号DTM，并生成与信号DC同步的信号DCM。
在一些实施例中，在写入操作中，为互补对的信号DT和DC、与信号DT同步的信号DTM以及与信号DC同步信号DCM导致位线BL电连接至存储器域电源节点VDDM而位线BLB电连接至参考节点VSS，或者位线BL电连接至参考节点VSS，而位线BLB电连接至存储器域电源节点VDDM。
因此，存储器电路100配置为在写入操作中使用位线BL在节点N1处建立存储器域电源电压电平或第二参考电压电平中的第一个，并且使用位线BLB在节点N2处建立存储器域电源电压电平或第二参考电压电平中的第二个。在写入操作中，因此存储器电路100使用位线BL和BLB将两种可能的逻辑状态或值中的一个写入位单元110。
在写入操作的非限制性实例中，当信号WD具有第二参考电压电平并且信号WL具有存储器域电源电压电平时，存储器电路100将逻辑值写入位单元110。在写入操作中，具有第二参考电压电平的信号WD使得逻辑门125通过反相的信号DC生成用于驱动器123的信号WT，并且使得逻辑门126通过反相的信号DT生成用于驱动器124的信号WC。因此，在写入操作中，作为互补对的信号DT和DC使得位线BL或BLB中的一条被驱动至存储器域电源电压电平，而位线BL或BLB中的另一条被驱动至第二参考电压电平。
在写入操作中，具有存储器域电源电压电平的信号WL使得位单元传输门111将位线BL电连接至节点N1，并且使得位单元传输门112将位线BLB电连接至节点N2。因此，在写入操作中，将节点N1驱动至存储器域电源电压电平或第二参考电压电平中的一个，而将节点N2驱动至存储器域电源电压电平或第二参考电压电平中的另一个。
如果写入位单元110的逻辑值在写入操作中使得位线BL将节点N1驱动至存储器域电源电压电平，则晶体管114截止，从而允许通过位线BLB将节点N2驱动至第二参考电压电平。如果写入位单元110的逻辑值在写入操作中使得位线BLB将节点N2驱动至存储器域电源电压电平，则晶体管113截止，从而允许通过位线BL将节点N1驱动至第二参考电压电平。
通过配置存储器电路100，通过确保晶体管113或晶体管114中的相关一个在写入操作期间截止，确保位单元110的写入操作将节点N1和N2中的每个驱动至期望的电压电平。由于在写入操作期间相关的晶体管截止，因此在信号WL的转变先于信号WT或WC的转变的写入操作中，确保将期望的逻辑值写入位单元110。在相关晶体管通过被驱动至存储器域电源电压电平而没有截止的写入操作中，如果相关驱动器不能将连接至晶体管的源极的节点驱动至第二参考电压电平，则可能会发生写入失败。
通过在写入操作期间将位线BL或BLB中的一条驱动至存储器域电源电压电平并且将位线BL或BLB中的另一条驱动至第二参考电压电平，则在写操作之前不需要伪读取操作来清除位线BL和BLB。
与其中位线BL和位线BLB都不选择性地连接至存储器域电源节点VDDM的其他方法相比，存储器电路100配置为避免写入失败和伪读取操作。与使用具有增加的驱动能力的交叉锁存PMOS晶体管或NMOS驱动器驱动位线BL和BLB的其他方法相比，存储器电路100还具有较小的面积和较低的总体泄漏。
在一些实施例中，存储器电路100具有包括除了图1所示的实施例的那些之外的一个或多个传输门、驱动器、逻辑门和/或信号的配置，从而使得在写入操作中，将位线BL或BLB中的一条驱动至存储器域电源电压电平，而将位线BL或BLB中的另一条驱动至第二参考电压电平，从而获得相对于图1所示的实施例描述的上述优势。
如上所述，输入电路130配置为使得在写入操作之外的一个或多个操作中，输入电路130生成具有第二电源电压电平的信号DT和DC的每个，而信号DTM和DCM的每个具有存储器域电源电压电平。因此，在写入操作之外的一个或多个操作期间，存储器电路100配置为使得位线BL通过传输门121与存储器域电源节点VDDM电断开，并且通过驱动器123与参考节点VSS电断开，而位线BLB通过传输门122与存储器域电源节点VDDM电断开，并且通过驱动器124与参考节点VSS电断开。
在写操作之外的一个或多个操作期间，通过与存储器域电源节点VDDM和参考节点VSS电断开，位线BL和BLB中的每个能够通过一个或多个电路(未示出)电连接至第二电源节点VDD，从而被驱动或被预充电至第二电源电压电平。在一些实施例中，写入操作之外的一个或多个操作包括读取操作或空闲或睡眠状态。
图2是根据一些实施例的输入电路200的示图。输入电路200可用作上文相对于存储器电路100和图1所述的输入电路130。输入电路200包括反相器210、NAND门(与非门)220-240和转换电路250和260。反相器210和NAND门220-240中的每个配置为在电源域270中工作，其中，该电源域270具有上文相对于存储器电路100和图1描述的第二电源电压电平。输入电路200配置为从输入电路200外部的一个或多个电路(未示出)接收信号DLAT、BLAT、SCANLATENB和CKP_WRITE，并且基于信号DLAT、BLAT、SCANLATENB和CKP_WRITE生成信号DC、DCM、DT和DTM。
反相器210配置为在输入端子处从外部源(未示出)接收信号DLAT，并在输出端子处输出信号DLATB。在操作中，反相器210使信号DLAT反相以生成信号DLATB。
NAND门220配置为在第一输入端子处从外部源(未示出)接收信号BLAT，并且在第二输入端子处从外部源接收信号SCANLATENB，并在输出端子上输出信号BLATN。在操作中，NAND门220对信号BLAT和SCANLATENB实施NAND操作(即与非操作)以生成信号BLATN。
NAND门230配置为在第一输入端子处接收信号DLATB，并且在第二输入端子处接收信号BLATN，以及在第三输入端子从外部源(未示出)接收信号CKP_WRITE，并且信号线231上输出信号DC。在操作中，NAND门230对信号DLATB、BLATN和CKP_WRITE实施NAND操作以生成信号DC。
NAND门240配置为在第一输入端子处接收信号DLAT，并且在第二输入端子处接收信号BLATN，以及在第三输入端子处接收信号CKP_WRITE，并且信号线241上输出信号DT。在操作中，NAND门240对信号DLAT、BLATN和CKP_WRITE实施NAND操作以生成信号DT。
因为反相器210和NAND门220-240中的每个配置为在电源域270中工作，所以信号DLAT、BLAT、SCANLATENB、DLATB、BLATN、CKP_WRITE、DC和DT中的每个基于第二电源电压电平。
转换电路250配置为接收信号线231上的信号DC，并在信号线251上生成信号DCM。转换电路250电连接至存储器域电源节点VDDM并且配置为基于存储器域电源电压电平生成信号DCM。
转换电路250配置为生成与信号DC同步的信号DCM。在一些实施例中，与信号DC同步的信号DCM包括具有由转换电路250引入的延迟的信号DCM，其中该延迟相对于存储器电路100的工作时序(timing of operations)是无关紧要的(insignificant)。
转换电路250配置为基于存储器域电源电压电平生成信号DCM。在一些实施例中，转换电路250配置为通过将信号DC输入的电压电平从第二电源电压电平转换至存储器域电源电压电平来生成信号DCM。
在图2所示的实施例中，转换电路250包括两个反相器(未标记)，其中，该两个反相器配置为基于存储器域电源电压电平生成信号DCM并且该信号DCM与信号DC同步。在一些实施例中，转换电路250包括一个或多个其他电路元件，其中，该其他电路元件适合于基于存储器域电源电压电平生成信号DCM并且该信号DCM与信号DC同步。
转换电路260配置为接收信号线241上信号DT并在信号线261上生成信号DTM。转换电路260电连接至存储器域电源节点VDDM并且配置为基于存储器域电源电压电平生成信号DTM。
转换电路260配置为生成与信号DT同步的信号DTM。在一些实施例中，与信号DT同步的信号DTM包括具有由转换电路260引入的延迟的信号DTM，其中该延迟相对于存储器电路100的工作时序是无关紧要的。
转换电路260配置为基于存储器域电源电压电平生成信号DTM。在一些实施例中，转换电路260配置为通过将信号DT输入的电压电平从第二电源电压电平转换至存储器域电源电压电平来生成信号DTM。
在图2所示的实施例中，转换电路260包括两个反相器(未标记)，其中，该两个反相器配置为基于存储器域电源电压电平生成信号DTM并且该信号DTM与信号DT同步。在一些实施例中，转换电路260包括一个或多个其他电路元件，其中，该其他电路元件适用于基于存储器域电源电压电平生成信号DTM并且该信号DTM与信号DT同步。
通过输入电路200的配置，NAND门230配置为当通过信号BLATN和CKP_WRITE使能时，生成信号DC作为信号DLATB的反相形式。通过输入电路200的配置，NAND门240配置为当通过信号BLATN和CKP_WRITE使能时，生成信号DT作为信号DLAT的非反相形式。
因此，输入电路200配置为生成信号DC和DT作为互补对。由于信号DCM与信号DC同步，并且信号DTM与信号DT同步，所以输入电路200配置为生成信号DCM和DTM作为互补对。
在写入操作中，如上文相对于图1所述的，信号BLAT、SCANLATENB和CKP_WRITE由此能够生成在电路100中可用的信号DC、DCM、DT和DTM。
在写入操作之外的一个或多个操作中，如上文相对于存储器电路100和如图1所述，具有第二参考电压电平的信号CKP_WRITE使得信号DC和DT的每个具有第二电源电压电平，并且使得信号DCM和DTM的每个具有存储器域电源电压电平。
因此，输入电路200配置为可用作存储器电路100的输入电路130，使得可获得上文相对于存储器电路100和图1所述的优势。
图3是根据一个或多个实施例的写入位单元的方法300的流程图。在一些实施例中，实施方法300以写入SRAM的位单元。在一些实施例中，如上文相对于图1所述，实施方法300以写入存储器电路100的位单元110。
在一些实施例中，可以在图3所示的操作之前、期间和/或之后实施除了图3所示的操作之外的多个操作。在一些实施例中，可以以除了图3所示的顺序之外的顺序实施图3中的操作。
在操作310处，在一些实施例中，将第一位线和第二位线驱动至第一电压电平。第一电压电平对应于存储器域之外的存储器电路的域。在一些实施例中，如相对于存储器电路100和图1所述，第一位线是位线BL，第二位线是位线BLB，并且将第一位线和第二位线驱动至第一电压电平包括将位线BL和BLB驱动至第二电源节点VDD上的第二电源电压电平。
在操作320处，位单元连接至第一位线和第二位线。第一位线和第二位线具有第一电压电平。在一些实施例中，将位单元连接至第一位线和第二位线包括使用一个或多个位单元传输门。在一些实施例中，如上文相对于存储器电路100和图1所述，将位单元连接至第一位线和第二位线包括使用位单元传输门111将位单元110连接至位线BL，以及使用位单元传输门112将位单元110连接至位线BLB。
在一些实施例中，将位单元连接至第一位线和第二位线包括响应于基于存储器域电源电压电平的信号，将位单元选择性地连接至第一位线或第二位线中的一条或两条。在一些实施例中，如上文相对于存储器电路100和图1所述，将位单元连接至第一位线和第二位线包括响应于基于存储器域电源节点VDDM上的存储器域电源电压电平的信号WL，将位单元110连接至位线BL和BLB。
在操作330处，将第一位线或第二位线中的第一条驱动至第二电压电平，其中，第二电压电平高于第一电压电平。将第一位线或第二位线中的第一条驱动至第二电压电平包括将第一位线或第二位线中的第一条驱动至位单元的工作电压。在一些实施例中，如上文相对于存储器电路100和图1所述，将第一位线或第二位线中的第一条驱动至第二电压电平包括将第一位线或第二位线中的第一条驱动至存储器域电源节点VDDM上的存储器域电源电压电平。
在一些实施例中，将第一位线或第二位线中的第一条驱动至第二电压电平包括控制位线传输门以将第一位线或第二位线的第一条电连接至具有第二电压的电源节点。在一些实施例中，如上文相对于存储器电路100和图1所述，将第一位线或第二位线中的第一条驱动至第二电压电平包括控制位线传输门121或122中的一个以将位线BL或BLB中的一条电连接至具有存储器电源电压电平的存储器域电源节点VDDM。
在一些实施例中，将第一位线或第二位线中的第一条驱动至第二电压电平包括通过基于第二电压电平的信号控制位线传输门。在一些实施例中，如上文相对于存储器电路100和图1所述，将第一位线或第二位线中的第一条驱动至第二电压电平包括通过信号DTM或DCM中的一个来控制位线传输门121或122中的一个。
在一些实施例中，将第一位线或第二位线中的第一条驱动至第二电压电平包括通过其转变滞后于控制位单元中的传输门的信号的转变的信号来控制位线传输门。在一些实施例中，如上文相对于存储器电路100和图1所述，将第一位线或第二位线中的第一条驱动至第二电压电平包括通过信号WT或WC中的一个控制传输门121或122中的一个，其中，信号WT或WC的转变滞后于信号WL的转变。
在一些实施例中，将第一位线或第二位线中的第一条驱动至第二电压电平包括从基于第一电压电平的信号生成基于第二电压电平的信号。在一些实施例中，如上文相对于输入电路200和图2所述，将第一位线或第二位线中的第一条驱动至第二电压电平包括从基于第二电源电压电平的信号DC或DT中的对应的一个生成基于存储器域电源电压电平的信号DCM或DTM中的一个。
在操作340处，在一些实施例中，位单元晶体管响应于将第一位线或第二位线的第一条驱动至第二电压电平而截止。在一些实施例中，位单元晶体管响应于将第一位线或第二位线中的第一条驱动至第二电压电平而截止包括使SRAM位单元的PMOS晶体管截止。
在一些实施例中，如上文相对于存储器电路100和图1所述，位单元晶体管响应于将第一位线或第二位线中的第一条驱动至第二电压电平而截止包括使位单元110的晶体管113或114中的一个截止。
在操作350处，将第一位线或第二位线中的第二条驱动至参考电压电平，其中，参考电压电平低于第一电压电平。将第一位线或第二位线中的第二条驱动至参考电压电平包括将第一位线或第二位线中的第二条驱动至存储器域之外的存储器电路的域的参考电压电平。在一些实施例中，存储器域之外的存储器电路的域的参考电压电平与存储器域的参考电压电平相同。
在一些实施例中，如上文相对于存储器电路100和图1所述，将第一位线或第二位线中的第二条驱动至参考电压电平包括将位线BL或BLB中的一条驱动至参考节点VSS上的第二参考电压电平。
在一些实施例中，将第一位线或第二位线中的第二条驱动至参考电压电平包括控制驱动器将第一位线或第二位线中的第二条电连接至具有参考电压的参考节点。在一些实施例中，如上文相对于存储电路100和图1所述，将第一位线或第二位线中的第二条驱动至参考电压电平包括控制驱动器123或124中的一个以将位线BL或BLB中的一条电连接至具有第二参考电压电平的参考节点VSS。
在一些实施例中，将第一位线或第二位线中的第二条驱动至参考电压电平包括通过基于第一电压电平的信号来控制驱动器。在一些实施例中，如上文相对于存储器电路100和图1所述，将第一位线或第二位线中的第二条驱动至参考电压电平包括使用信号WT或WC中的一个来控制驱动器123或124中的一个。
在操作360处，在一些实施例中，使第一位线和第二位线返回至第一电压电平。在一些实施例中，使第一位线和第二位线返回至第一电压电平包括控制传输门以将第一位线和第二位线与具有第二电压电平的电源节点断开。在一些实施例中，将第一位线和第二位线返回至第一电压电平包括控制驱动器以将第一位线和第二位线与具有参考电压电平的参考节点断开。
在一些实施例中，如上相对于存储器电路100和图1所述，使第一位线和第二位线返回至第一电压电平包括控制传输门121和122以将位线BL和BLB与具有存储器域电源电压电平的存储器域电源节点VDDM断开。在一些实施例中，如上文相对于存储器电路100和图1所述，使第一位线和第二位线返回至第一电压电平包括控制驱动器123和124以将位线BL和BLB与具有第二参考电压电平的参考节点VSS断开。
在一些实施例中，将第一位线和第二位线返回至第一电压电平包括基于对应于写入操作之外的操作的信号来控制传输门和驱动器。在一些实施例中，如上文相对于存储器电路100和图1以及输入电路200和图2所述，将第一位线和第二位线返回至第一电压电平包括基于信号CKP_WRITE控制传输门121和122以及驱动器123和124。
通过将第一位线或第二位线中的第一条驱动至高于第一电压电平的第二电压电平，并将第一位线或第二位线的第二条驱动至参考电压电平，方法300确保将期望的逻辑值写入位单元。因此，如上文相对于存储器电路100所述，与不将位线驱动至高于第一电压电平的第二电压电平的方法相比较，方法300提供了改进的可靠性和较少的泄漏。
在一些实施例中，电路包括位线，具有第一电源电压电平的电源节点，具有参考电压电平的参考节点，连接在位线和电源节点之间的传输门，以及连接在该位线和参考节点之间的驱动器。传输门配置为响应于第一信号，将位线连接至电源节点，第一信号基于第一电源电压电平，并且驱动器配置为响应于第二信号将位线连接至参考节点，第二信号基于参考电压电平和第一电源电压电平之间的第二电源电压电平。
在实施例中，用于写入位单元的电路还包括：输入电路，配置为从第三信号生成所述第一信号，所述第三信号基于所述第二电源电压电平。
在实施例中，所述输入电路包括：NAND门，配置为基于三个输入信号生成所述第三信号。
在实施例中，所述第一电源电压电平是存储器电路的存储器域的电源电压电平。
在实施例中，用于写入位单元的电路还包括：第二位线；第二传输门，连接在所述第二位线和所述电源节点之间；以及第二驱动器，连接在所述第二位线和所述参考节点之间；其中，所述第二传输门配置为响应于第三信号将所述第二位线连接至所述电源节点，所述第三信号基于所述第一电源电压电平；以及所述第二驱动器配置为响应于第四信号将所述第二位线连接至所述参考节点，所述第四信号基于所述第二电源电压电平。
在实施例中，用于写入位单元的电路还包括：输入电路，配置为在写入操作期间生成所述第一信号和所述第三信号作为互补对。
在实施例中，在所述写入操作之外，所述输入电路配置为生成具有第一逻辑状态的所述第一信号和具有所述第一逻辑状态的所述第三信号；所述第一传输门配置为基于具有所述第一逻辑状态的所述第一信号将所述第一位线与所述电源节点断开；所述第二传输门配置为基于具有所述第一逻辑状态的所述第三信号将所述第二位线与所述电源节点断开。
在实施例中，用于写入位单元的电路还包括：输入电路，配置为生成第五信号和第六信号；其中：所述第五信号和所述第六信号基于所述第二电源电压电平；所述第一信号和所述第四信号基于所述第六信号；以及所述第二信号和所述第三信号基于所述第五信号。
在实施例中，所述第一电源电压电平比所述第二电源电压电平大至少350毫伏(mV)。
在一些实施例中，存储器电路包括具有参考电压电平的参考节点、具有存储器域电源电压电平的存储器域电源节点、第一位线、第二位线和位单元。位单元包括配置为将位单元选择性地连接至第一位线的第一位单元传输门和配置为将位单元选择性地连接至第二位线的第二位单元传输门。驱动器电路包括第一位线传输门、第二位线传输门、第一驱动器和第二驱动器。位单元配置为在存储器域电源电平下工作，第一位线传输门配置为将第一位线选择性地连接至存储器域电源节点，第二位线传输门配置为将第二位线选择性地连接至存储器域电源节点，第一驱动器配置为将第一位线选择性地连接至参考节点，并且第二驱动器配置为将第二位线选择性地连接至参考节点。
在实施例中，存储器电路还包括：输入电路，配置为：在将第一逻辑值写入所述位单元的操作期间，控制所述第一位线传输门以将所述第一位线连接至所述存储器域电源节点并且控制所述第二驱动器以将所述第二位线连接至所述参考节点；以及在将第二逻辑值写入所述位单元的操作期间，控制所述第二位线传输门以将所述第二位线连接至所述存储器域电源节点并且控制所述第一驱动器以将所述第一位线连接至所述参考节点；其中，所述第二逻辑值不同于所述第一逻辑值。
在实施例中，所述输入电路配置为在写入所述第一逻辑值的操作之外并且在写入所述第二逻辑值的操作之外，控制所述第一位线传输门以将所述第一位线与所述存储器域电源节点断开并且控制所述第二位线传输门以将所述第二位线与所述存储器域电源节点断开。
在实施例中，所述第一驱动器和所述第二驱动器配置为在具有电源电压电平的电源域中工作，所述电源电压电平比所述存储器域电源电压电平低至少350毫伏(mV)。
在一些实施例中，写入位单元的方法包括将位单元连接至第一位线和第二位线，第一位线和第二位线具有第一电压电平，将第一位线或第二位线中的第一条驱动至高于第一电压电平的第二电压电平，第二电压电平对应于位单元的工作电压，并将第一位线或第二位线的第二条驱动至低于第一电压电平的参考电压电平。
在实施例中，将所述第一位线或所述第二位线中的第一条驱动至所述第二电压电平包括：利用基于所述第二电压电平的第一信号控制p型金属氧化物半导体(PMOS)晶体管。
在实施例中，将所述第一位线或所述第二位线中的第一条驱动至所述第二电压电平还包括：从基于所述第一电压电平的第二信号生成所述第一信号。
在实施例中，将所述第一位线或所述第二位线中的第二条驱动至所述参考电压电平包括：利用基于所述第二信号的第三信号来控制n型金属氧化物半导体(NMOS)晶体管，所述第三信号基于所述第一电压电平。
在实施例中，写入位单元的方法还包括：将所述第一位线和所述第二位线预充电至第一电压电平；以及使所述第一位线和所述第二位线返回至所述第一电压电平。
在实施例中，使所述第一位线和所述第二位线返回至所述第一电压电平包括：将所述第一位线和所述第二位线与具有所述第二电压电平的电源节点断开。
在实施例中，写入位单元的方法还包括：响应于将所述第一位线或所述第二位线中的第一条驱动至所述第二电压电平，使位单元晶体管截止。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (19)

1.一种用于写入位单元的电路，包括：
第一位线；
电源节点，具有第一电源电压电平；
参考节点，具有参考电压电平；
传输门，连接在所述第一位线和所述电源节点之间；以及
驱动器，连接在所述第一位线和所述参考节点之间；
第一转换电路，配置为接收第一信号并且将所述第一信号转换为第二信号；
第二转换电路，配置为接收第三信号并且将所述第三信号转换为第四信号；
第一逻辑门，配置为接收所述第三信号，并且响应于控制信号和所述第三信号将所述第三信号转换为第五信号；
其中，
所述传输门配置为响应于所述第二信号并且独立于所述控制信号，将所述第一位线连接至所述电源节点，所述第二信号具有对应于所述第一电源电压电平的逻辑状态，以及
所述驱动器配置为响应于所述第五信号，将所述第一位线连接至所述参考节点，所述第五信号具有对应于所述参考电压电平和所述第一电源电压电平之间的第二电源电压电平的逻辑状态。
2.根据权利要求1所述的用于写入位单元的电路，还包括：
NAND门，配置为基于三个输入信号生成所述第一信号。
3.根据权利要求1所述的用于写入位单元的电路，其中，
所述第一电源电压电平是存储器电路的存储器域的电源电压电平。
4.根据权利要求1所述的用于写入位单元的电路，还包括：
第二位线；
第二传输门，连接在所述第二位线和所述电源节点之间；以及
第二驱动器，连接在所述第二位线和所述参考节点之间；
其中，
所述第二传输门配置为响应于所述第四信号将所述第二位线连接至所述电源节点，所述第四信号具有对应于所述第一电源电压电平的逻辑状态；以及
所述第二驱动器配置为响应于第六信号将所述第二位线连接至所述参考节点，所述第六信号具有对应于所述第二电源电压电平的逻辑状态。
5.根据权利要求4所述的用于写入位单元的电路，其中，所述第一信号和所述第三信号配置为在写入操作期间作为互补对。
6.根据权利要求5所述的用于写入位单元的电路，其中，
在所述写入操作之外，所述第一信号具有第一逻辑状态，所述第三信号具有所述第一逻辑状态；
所述传输门配置为基于具有所述第一逻辑状态的所述第一信号将所述第一位线与所述电源节点断开；
所述第二传输门配置为基于具有所述第一逻辑状态的所述第三信号将所述第二位线与所述电源节点断开。
7.根据权利要求4所述的用于写入位单元的电路，
其中，所述控制信号具有对应于中间电源电压水平的逻辑状态，所述中间电源电压水平表示所述第一信号、所述第三信号和所述第五信号中的最大值。
8.根据权利要求1所述的用于写入位单元的电路，其中：
所述第一电源电压电平比所述第二电源电压电平大至少350毫伏(mV)。
9.一种存储器电路，包括：
参考节点，具有参考电压电平；
存储器域电源节点，具有存储器域电源电压电平；
第一位线；
第二位线；
位单元，包括：
第一位单元传输门，配置为将所述位单元选择性地连接至所述第一位线；以及
第二位单元传输门，配置为将所述位单元选择性地连接至所述第二位线；以及
驱动器电路，包括第一位线传输门、第二位线传输门、第一驱动器和第二驱动器；
第一转换电路和第二转换电路，配置为分别将第一信号和第二信号转换为第三信号和第四信号；
其中，
所述位单元配置为在所述存储器域电源电压电平下工作；
所述第一位线传输门配置为根据所述第三信号和独立于控制信号将所述第一位线选择性地连接至所述存储器域电源节点；
所述第二位线传输门配置为根据所述第四信号和独立于所述控制信号将所述第二位线选择性地连接至所述存储器域电源节点；
所述第一驱动器配置为根据所述第二信号和所述控制信号将所述第一位线选择性地连接至所述参考节点；以及
所述第二驱动器配置为根据所述第一信号和所述控制信号将所述第二位线选择性地连接至所述参考节点。
10.根据权利要求9所述的存储器电路，其中，
在将第一逻辑值写入所述位单元的操作期间，控制所述第一位线传输门以将所述第一位线连接至所述存储器域电源节点并且控制所述第二驱动器以将所述第二位线连接至所述参考节点；以及
在将第二逻辑值写入所述位单元的操作期间，控制所述第二位线传输门以将所述第二位线连接至所述存储器域电源节点并且控制所述第一驱动器以将所述第一位线连接至所述参考节点；
其中，所述第二逻辑值不同于所述第一逻辑值。
11.根据权利要求10所述的存储器电路，其中：
所述第一转换电路和所述第二转换电路配置为在写入所述第一逻辑值的操作之外并且在写入所述第二逻辑值的操作之外，控制所述第一位线传输门以将所述第一位线与所述存储器域电源节点断开并且控制所述第二位线传输门以将所述第二位线与所述存储器域电源节点断开。
12.根据权利要求9所述的存储器电路，其中，所述第一驱动器和所述第二驱动器配置为在具有电源电压电平的电源域中工作，所述电源电压电平比所述存储器域电源电压电平低至少350毫伏(mV)。
13.一种写入位单元的方法，所述方法包括：
将所述位单元连接至第一位线和第二位线，所述第一位线和所述第二位线具有第一电压电平；
生成第一信号，所述第一信号的最大值是高于所述第一电压电平的第二电压电平，其中，通过在第一转换电路处接收的第二信号生成所述第一信号；
响应于控制信号生成第三信号；根据所述第一信号并且独立于所述控制信号将所述第一位线或所述第二位线中的第一条驱动至第二电压电平，所述第二电压电平高于所述第一电压电平，所述第二电压电平对应于所述位单元的工作电压；以及
根据所述第三信号将所述第一位线或所述第二位线中的第二条驱动至参考电压电平，所述参考电压电平低于所述第一电压电平。
14.根据权利要求13所述的写入位单元的方法，其中，将所述第一位线或所述第二位线中的第一条驱动至所述第二电压电平包括：
利用基于所述第二电压电平的第一信号控制p型金属氧化物半导体(PMOS)晶体管。
15.根据权利要求14所述的写入位单元的方法，其中，将所述第一位线或所述第二位线中的第一条驱动至所述第二电压电平还包括：
从基于所述第一电压电平的所述第二信号生成所述第一信号。
16.根据权利要求15所述的写入位单元的方法，其中，将所述第一位线或所述第二位线中的第二条驱动至所述参考电压电平包括：
利用基于所述第二信号的第四信号来控制n型金属氧化物半导体(NMOS)晶体管，所述第四信号具有对应于所述第一电压电平的逻辑状态。
17.根据权利要求13所述的写入位单元的方法，还包括：
将所述第一位线和所述第二位线预充电至第一电压电平；以及
使所述第一位线和所述第二位线返回至所述第一电压电平。
18.根据权利要求17所述的写入位单元的方法，其中，使所述第一位线和所述第二位线返回至所述第一电压电平包括：
将所述第一位线和所述第二位线与具有所述第二电压电平的电源节点断开。
19.根据权利要求13所述的写入位单元的方法，还包括：
响应于将所述第一位线或所述第二位线中的第一条驱动至所述第二电压电平，使位单元晶体管截止。
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