KR20200001539A - 자기 터널 접합을 위한 스페이서 스택 - Google Patents

자기 터널 접합을 위한 스페이서 스택 Download PDF

Info

Publication number
KR20200001539A
KR20200001539A KR1020190075920A KR20190075920A KR20200001539A KR 20200001539 A KR20200001539 A KR 20200001539A KR 1020190075920 A KR1020190075920 A KR 1020190075920A KR 20190075920 A KR20190075920 A KR 20190075920A KR 20200001539 A KR20200001539 A KR 20200001539A
Authority
KR
South Korea
Prior art keywords
layer
spacer
mtj
metal compound
interconnect
Prior art date
Application number
KR1020190075920A
Other languages
English (en)
Other versions
KR102292354B1 (ko
Inventor
중-웨이 리오우
친 쿤 란
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20200001539A publication Critical patent/KR20200001539A/ko
Application granted granted Critical
Publication of KR102292354B1 publication Critical patent/KR102292354B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H01L43/12—
    • H01L43/02—
    • H01L43/08—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

본 발명은 금속 화합물 층으로 스페이서 스택을 형성하는 예시적인 방법을 설명한다. 이 방법은 상호연결 층 상에 자기 터널 접합(MTJ) 구조를 형성하고 MTJ 구조 및 상호연결 층 위에 제1 스페이서 층을 퇴적하는 단계를 포함한다. 이 방법은 또한, 제2 스페이서 층이 제1 스페이서 층보다 얇아지도록 제1 스페이서 재료, MTJ 구조 및 상호연결 층 위에, 금속 화합물을 포함하는 제2 스페이서 층을 배치하는 단계를 포함한다. 이 방법은 상기 제2 스페이서 층 위에 그리고 상기 MTJ 구조들 사이에 제3 스페이서 층을 퇴적하는 단계를 더 포함한다. 제3 스페이서는 제2 스페이서보다 두껍다.

Description

자기 터널 접합을 위한 스페이서 스택{SPACER STACK FOR MAGNETIC TUNNEL JUNCTIONS}
관련 출원에 대한 상호 참조
본 출원은 2018년 6월 27일 출원되고 그 내용이 본 명세서에 참조로서 포함되는, "자기 터널 접합을 위한 스페이서 스택"이라는 제하의 미국 가출원 제62/690,724호의 이익을 주장한다.
자기 터널 접합[magnetic tunnel junction(MTJ)]은 자기 랜덤 액세스 메모리(magnetic random access memory(MRAM))의 집적된 부분이다. MTJ는 구조체의 제조 공정은, 금속 및 유전체 퇴적(deposition), 포토리소그래피, 에칭 공정 등과 같은 다양한 동작을 포함할 수 있다. MTJ는 BEOL(back end of the line) 상호 연결층들 사이에 형성되고 각각의 MTJ 구조체의 측벽 상에 형성될 수 있는 스페이서 스택에 의해 좌우 양측으로 분리될 수 있다.
본 개시 내용의 양태들은 첨부된 도면과 함께 판독시 이어지는 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 특징부들은 배율대로 작성되지 않음을 알아야 한다. 실제, 다양한 특징부들의 치수는 논의의 명료성을 위해 임의로 증감될 수 있다.
도 1은 일부 실시예에 따른, 금속 화합물층을 특징으로 하는 스페이서 스택을 갖는 자기 터널 접합 구조체를 형성하기 위한 예시적인 제조 방법의 흐름도이다.
도 2는 일부 실시예에 따른, 상호 연결층 위의 예시적인 자기 터널 접합층의 단면도이다.
도 3은 일부 실시예에 따른, 포토리소그래피 및 에칭 공정 후의 상호 연결층 내의 비아 위의 자기 터널 접합 구조체의 단면도이다.
도 4는 일부 실시예에 따른, 제1 스페이서층의 퇴적 후의 상호 연결층 위의 자기 터널 접합 구조체의 단면도이다.
도 5는 일부 실시예에 따른, 제1 스페이서층의 에치백 공정 후의 상호 연결층 위의 자기 터널 접합 구조체의 단면도이다.
도 6은 일부 실시예에 따른, 금속 화합물층의 퇴적 후의 상호 연결층 위의 자기 터널 접합 구조체의 단면도이다.
도 7은 일부 실시예에 따른, 금속 화합물층의 에치백 공정 후의 상호 연결층 위의 자기 터널 접합 구조체의 단면도이다.
도 8은 일부 실시예에 따른, 제3 스페이서층 및 유전층의 퇴적 후의 상호 연결층 위의 자기 터널 접합 구조체의 단면도이다.
도 9는 일부 실시예에 따른, 화학적 기계적 평탄화 공정 후의 상호 연결층 위의 자기 터널 접합 구조체의 단면도이다.
본 개시 내용은 본 개시 내용의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이함을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
본 명세서에서 사용된 바와 같은 "대략(about)"이라는 용어는 본 반도체 소자와 연관된 특정 기술 노드(technology node)에 기초하여 변동할 수 있는 주어진 양의 값을 나타낸다. 특정 기술 노드에 기초하여, "대략"이라는 용어는, 예를 들어, 값의 10 내지 30%(예를 들어, 값의 ±10%, ±20% 또는 ±30%) 내에서 변동하는 주어진 값을 나타낼 수 있다.
본 명세서에서 사용된 바와 같은 "명목상의(nominal)"라는 용어는, 원하는 값 위 및/또는 아래의 값의 범위와 함께, 제품의 설계 또는 공정 단계 동안 설정되는, 컴포넌트 또는 공정 동작을 위한 특성 또는 파라미터에 대한 원하거나 목표가 되는 값을 말한다. 값의 범위는 제조 공정에서의 약간의 변동 또는 허용 오차(tolerance)에 기인할 수 있다. 달리 정의되지 않는다면, 본 명세서에서 사용되는 기술적 용어 및 과학적 용어는 본 개시 내용이 속하는 기술 분야에서의 통상의 기술자에 의해 보통 이해되는 의미와 동일한 의미를 가진다.
본 명세서에서 사용되는 바와 같이, "실질적으로(substantially)"라는 용어는 주어진 양의 값이 값의 ±1% 내지 ±5%만큼 변동하는 것을 나타낸다.
자기 터널 접합[magnetic tunnel junction(MTJ)]은 자기 랜덤 액세스 메모리(magnetic random access memory(MRAM))의 집적된 부분이다. MTJ는 구조체의 제조 공정은, 금속 및 유전체 퇴적(deposition), 포토리소그래피, 에칭 공정 등을 포함하는 다양한 동작을 포함할 수 있다. MTJ 스택은 BEOL(back end of the line) 상호 연결층들 사이에 개재되고 각각의 MTJ 구조체의 측벽 상에 형성된 스페이서 스택에 의해 좌우 양측으로 분리될 수 있다. 스페이서 스택의 역할은 MTJ 스택들을 서로 전기적으로 절연하는 것이다. MRAM 셀이 하나의 기술 세대(노드)로부터 다음 기술 세대로 스케일 다운됨에 따라, 인접하는 MTJ 구조체들 사이의 피치(pitch)(예를 들어, 간격(spacing))는 감소된다. 결과적으로, 더 얇은 스페이서 스택이 MTJ 구조체들 사이의 공간을 채우는 것이 요구된다. MTJ 구조체들 사이의 간격이 감소될 때(예를 들어, 92 nm 아래로) MRAM 셀에서 MTJ 구조체를 전기적으로 절연되게 유지하는 것은, 대략 30 nm 아래의 두께를 갖는 스페이서 스택과 같은, 더 얇은 스페이서 스택에 대한 도전일 수 있다.
본 명세서에 설명된 실시예는 스페이서 스택의 형성을 설명하는 예시적인 제조 방법에 관한 것이다. 일부 실시예에서, 스페이서 스택 두께는 MTJ 구조체들 사이에서 대략 30nm 아래(예를 들어, 대략 25 nm)이고, 스페이서 스택 피치는 대략 80 nm 내지 대략 92 nm 사이이다. 일부 실시예에서, 스페이서 스택은 개선된 유전 특성(예를 들어, 전기적 절연 특성)을 갖는 금속 화합물층을 포함할 수 있다. 금속 화합물층은 알루미늄 산화물, 알루미늄 질화물, 티타늄 산화물, 티타늄 질화물, 루테늄 산화물 또는 임의의 다른 적합한 재료를 포함할 수 있고, 대략 5 nm 아래(예를 들어, 대략 3 nm)의 두께를 가질 수 있다. MTJ 구조체의 각각의 측벽 표면 상에 스페이서 스택을 형성하기 위하여, 금속 화합물층은 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 산화질화물, 실리콘 옥시-탄소 질화물, 실리콘 산화물 또는 이들의 조합의 층들 사이에 개재될 수 있다. 일부 실시예에서, 금속 화합물층은 열적 원자층 퇴적(thermal atomic layer deposition) 또는 플라즈마 보조 원자층 퇴적(plasma-assisted atomic layer deposition)을 이용하여 퇴적된다. 일부 실시예에 따르면, 금속 화합물층을 갖는 스페이서 스택은 금속 화합물층을 가지지 않는 스페이서 스택에 비하여 개선된 전기적 절연 특성을 나타낸다. 결과적으로, 금속 화합물층을 갖는 스페이서 스택은 더욱 컴팩트할 수 있다(예를 들어, 더 얇을 수 있다).
도 1은, 일부 실시예에 따른, 금속 화합물층을 갖는 MTJ 스페이서 스택의 형성을 설명하는 예시적인 제조 방법(100)의 흐름도이다. 일부 실시예에 따라, 금속 화합물층은 대략 150℃ 및 대략 400℃ 사이의 온도 범위에서 열적 ALD(atomic layer deposition) 또는 PEALD(plasma-enhanced atomic layer deposition)를 이용하여 퇴적된다. 제조 방법(100)은 아래에서 설명되는 동작들에 한정되지 않는다. 다른 제조 동작들(예를 들어, 습식 세정, 추가 포토리소그래피 및 퇴적 동작 등)이 제조 방법(100)의 다양한 동작들 사이에 수행될 수 있고, 단지 명료성을 위하여 생략될 수 있다. 이러한 제조 동작들은, 설명되지 않더라도, 본 개시 내용의 사상 및 범위 내에 있다.
도 1을 참조하면, 예시적인 제조 방법(100)은 동작(110) 및 상호 연결층 위로의 하나 이상의 MTJ 구조체의 형성으로 시작한다. 하나 이상의 MTJ 구조체의 형성은 예로서 도 2 및 3을 이용하여 설명될 것이다. 도 2는 하나 이상의 상호 연결층(205) 위로의 블랭킷 퇴적된(blanket-deposited) MTJ 층(200)의 단면도이다. MTJ 층(200)은 하부 전극(210), MTJ 스택(215) 및 상부 전극(220)을 포함할 수 있다. 한정이 아닌 예로서, MTJ 스택(215)은 2개의 강자성층(ferromagnetic layers) 사이에 개재된 비전도층을 포함하는 다층 구조체일 수 있다. 간략화를 위하여, MTJ 스택(215) 내의 비전도층 및 강자성층은 도 2에 도시되지 않는다. 한정이 아닌 예로서, MTJ 스택(215)의 비전도층은 마그네슘 산화물(MgO), 알루미늄 산화물(AlOx), 알루미늄 산화질화물(AlON), 임의의 다른 적합한 재료 또는 이들의 조합을 포함할 수 있다. 또한, 비전도층은 PVD(physical vapor deposition)에 의해 퇴적될 수 있다. 대안적으로, 비전도층은, PEVD(plasma-enhanced PVD), CVD(chemical vapor deposition), PECVD(plasma-enhanced CVD), ALD, PEALD 또는 임의의 다른 적합한 퇴적 방법에 의해 퇴적될 수 있다. MTJ 스택(215)의 강자성층은 철(Fe), 코발트(Co), 루테늄(Ru), 마그네슘(Mg) 및 임의의 다른 적합한 재료 또는 이들의 조합을 포함하는 하나 이상의 층을 갖는 금속 스택을 포함할 수 있다. 강자성층은 PVD, PEVD, CVD, PECVD, ALD, PEALD 또는 임의의 다른 적합한 퇴적 방법에 의해 퇴적될 수 있다. 일부 실시예에서, MTJ 층(200)의 결합된 두께는 범위가 대략 100 Å 내지 대략 400 Å일 수 있다.
상부 전극(220)과 하부 전극(210)은 MTJ 스택(215)의 각각의 강자성층과 접촉한다. 한정이 아닌 예로서, 상부 전극(220)은 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 질화물(TiN), 텅스텐(W), 임의의 다른 적합한 재료 또는 이들의 조합을 포함할 수 있다. 또한, 상부 전극(220)은 CVD 또는 PVD 방법에 의해 퇴적될 수 있다. 일부 실시예에서, 상부 전극은 TiN 층 및 TaN 층을 포함하는 스택일 수 있다. 하부 전극(210)은 TiN, TaN, Ru, 구리(Cu), 임의의 다른 적합한 재료 또는 이들의 조합을 포함할 수 있다. 하부 전극(210)도 CVD 또는 PVD 방법에 의해 퇴적될 수 있다. 일부 실시예에서, 상부 및 하부 전극(220, 210)은 각각 대략 300 Å 내지 대략 800 Å 사이의 두께를 가질 수 있다.
일부 실시예에서, 상호 연결층(205)은 MTJ 층(200)의 형성 이전에 형성될 수 있다. 일부 실시예에 따르면, 상호 연결층(205)은 간략화를 위하여 도 2에 도시되지 않은 이전에 형성된 상호 연결층 위에 형성될 수 있다. 이러한 이전에 형성된 상호 연결층은, 예를 들어, BEOL 상호 연결층, MOL(middle of the line) 층(예를 들어, 콘택 상호 연결부) 및 기판(예를 들어, 웨이퍼) 위에 형성된 FET(field effect transistor)를 포함할 수 있다. 한정이 아닌 예로서, 상호 연결층(205)은 여러 수직 상호 연결 액세스 라인 및 가로 라인(본 명세서에서 "라인(line)"이라고도 함)을 갖는 BEOL 층일 수 있다. 도 2에서의 상호 연결층(205)은 비아(225)를 갖는 것으로 도시되며, 라인은 간략함을 위하여 포함되지 않는다. 예시적인 목적을 위하여, 상호 연결층(205)은 비아(225)를 갖는 것으로 설명될 것이다. 그러나, 본 명세서에서의 개시 내용에 기초하여, 라인도 상호 연결층(205)의 일부이고, 본 개시 내용의 사상 및 범위 내에 있다. 또한, 도 2에 도시된 비아(225)의 개수는 한정하는 것이 아니며, 추가 비아(225)가 가능하다.
일부 실시예에 따라, 상호 연결층(204)의 비아(225)(및 라인)은 적어도 배리어 층(230)과 금속 필(fill)(235)을 포함하는 금속 스택으로 채워질 수 있다. 배리어 층(230)은 단일 층일 수 있거나 2 이상의 층의 스택일 수 있다. 일부 실시예에서, 금속 필(235)은 전착된 금속 또는 금속 합금일 수 있다. 한정이 아닌 예로서, 배리어 층(230)은 탄탈룸 질화물(TaN)/탄탈룸(Ta) 스택 또는 PVD에 의해 퇴적된 코발트(Co) 단일층일 수 있다. 금속 필(235)은 전착된 구리 또는 구리-망간, 구리-루테늄 또는 임의의 다른 적합한 재료와 같은 전착된 구리 합금일 수 있다. 상호 연결층(205)의 비아(예를 들어, 비아(225)) 및 라인은 ILD(interlayer dielectric)(240, 245) 내에 임베드된다. 일부 실시예에서, ILD 층(240, 245)은 실리콘 산화물 또는 열적으로 성장된 실리콘 산화물의 유전 상수보다 더 낮은 유전 상수(예를 들어, 3.9 아래)를 갖는 로우-k(low-k) 재료일 수 있다. 일부 실시예에서, IDL 층(240, 245)은, 예를 들어, 다음과 같이, 로우-k 유전체 및 다른 유전체와 같은 유전체의 스택일 수 있다: (i) 로우-k 유전체(예를 들어, 탄소 도핑된 실리콘 산화물) 및 질소가 도핑된 실리콘 탄화물; (ii) 로우-k 유전체 및 산소가 도핑된 실리콘 탄화물; (iii) 실리콘 질화물을 갖는 로우-k 유전체; 또는 (iv) 실리콘 산질화물을 갖는 로우-k 유전체. 또한, ILD 층(240, 245)은 HDPCVD(high-density plasma CVD) 또는 PECVD 공정을 이용하여 퇴적될 수 있다. 일부 실시예에서, ILD 층(240)은 ILD 층(245)과 상이할 수 있다. 예를 들어, ILD 층(240)은 탄소 도핑된 실리콘 산화물(SiOC)일 수 있고, ILD 층(245)은 실리콘 산화물일 수 있다. 일부 실시예에서, 에치 스톱(etch stop)층(250, 255)이 ILD 층(240, 245) 사이에 개재된다. 한정이 아닌 예로서, 에치 스톱층(250)은 실리콘 탄소 질화물(SiCN) 또는 알루미늄 질화물(AlN)을 포함할 수 있고, 대략 10 Å 내지 대략 150 Å 사이의 두께를 가질 수 있다. 에치 스톱층(255)은 알루미늄 산화물을 포함할 수 있고, 대략 10 Å 내지 대략 40 Å 사이의 두께를 가질 수 있다. 에치 스톱층(250, 255)은 비아(225)의 형성 공정 동안 사용된다.
리소그래피 및 에칭 동작은 MTJ 층(200)을 패터닝하는데 사용될 수 있다. 그 결과, 하나 이상의 MTJ 구조체가 방법(100)의 동작(110)에 따라 형성될 수 있다. 예를 들어, 마스크 층(도 2에서는 도시되지 않음)이 상부 전극(220) 위에 배치되어 패터닝될 수 있다. 마스크 층은 하나 이상의 층을 포함할 수 있고, 대략 750의 Å의 두께를 가질 수 있다. 한정이 아닌 예로서, 마스크 층은 하부 산화물층과 상부 비정질 탄소층을 갖는 층 스택을 포함할 수 있다. 패터닝된 마스크 층에 의해 덮이지 않은 MTJ 층(200)의 임의의 부분은 이후의 에칭 동작 동안 제거될 수 있다.
도 3에 도시된 바와 같이, MTJ 구조체(300)는 상호 연결층(205) 위로의 MTJ 층(200)의 에칭되지 않은 부분으로부터 형성될 수 있다. 일부 실시예에서, 패터닝된 마스크층은 도 3에 도시된 바와 같이 MTJ 구조체(300)가 비아(225)의 상부에 형성되도록 상호 연결층(205)의 비아(225)에 정렬된다. 따라서, MTJ 구조체(300)의 각각의 하부 전극(210)은 상호 연결층(205)의 각각의 아래에 놓이는 비아(225)와 전기적 물리적으로 접촉할 수 있다. 더하여, 그리고 전술된 에칭 공정의 결과로서, ILD 층(245)의 상부 표면은 MTJ 구조체(300)의 형성 동안 비아(225)의 상부 표면에 대하여 리세스될 수 있다. 에칭 공정 후에, 도 3에서는 도시되지 않은 MTJ 구조체(300)의 상부 상의 패터닝된 마스크층은 습식 세정 공정을 이용하여 제거될 수 있다.
일부 실시예에 따르면, 인접한 MTJ 구조체(300) 사이의 피치(P)는 MRAM 레이아웃 설계에 따라 범위가 대략 92 nm 내지 대략 80 nm일 수 있다(예를 들어, 대략 82 nm). 이것은 인접한(예를 들어, 이웃하는) MTJ 구조체(300)의 측벽 사이의 공간은 대략 80 nm 미만일 수 있다는 것을 의미한다.
도 1을 참조하면, 방법(100)은 동작(120) 및 하나 이상의 MTJ 구조체(300)의 각각의 측벽 상의 제1 스페이서의 형성으로 계속한다. 한정이 아닌 예로서, 제1 스페이서 형성 공정은 도 4 및 5를 이용하여 설명될 수 있다. 도 4를 참조하면, 제1 스페이서 재료(400)가 대략 30 Å 내지 대략 200 Å 사이(예를 들어, 대략 150 Å)의 두께로 MTJ 구조체(300) 및 ILD 층(245) 위에 블랭킷 퇴적될 수 있다. 일부 실시예에서, 스페이서 재료(400)는 실리콘 질화물(SiN), 실리콘 탄소 질화물(SiCN), 임의의 적합한 재료 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제1 스페이서 재료(400)는 단일 층일 수 있거나, SiN 하부 층과 SiCN 상부층을 갖는 스택일 수 있다. 일부 실시예에서, 스페이서 재료(400)는 100℃ 내지 대략 400℃ 사이의 온도에서 ALD(atomic layer deposition) 공정 또는 CVD(chemical vapor deposition) 공정을 이용하여 컨포멀하게(conformally) 퇴적될 수 있다. 퇴적 동안, 공정 압력은 대략 0.5 Torr 내지 대략 10 Torr 사이일 수 있다. 전술한 공정 압력 범위는 예시적이며, 다른 범위가 사용될 수 있다.
제1 스페이서 재료(400)의 퇴적 후에, 이방성 에치백 공정이 MTJ 구조체(300)의 상부 표면(예를 들어, 상부 전극(220)의 상부 표면) 및 ILD 층(245)으로부터 제1 스페이서 재료(400)를 선택적으로 제거하기 위하여 사용될 수 있다. 이방성 에치백 공정(예를 들어, 방향성 에칭 공정)은 제1 스페이서 재료(400)에 대하여 MTJ 구조체(300)의 측벽 표면과 같은 수평이 아닌 표면보다 수평 평면에서 더 높은 제거 속도(예를 들어, 적어도 2배 이상)를 나타내도록 구성될 수 있다. 결과적으로, MTJ 구조체(300)의 측벽 표면을 덮는 제1 스페이서 재료(400)의 에칭되지 않은 부분은 도 5에 도시된 바와 같은 제1 스페이서(500)를 형성할 수 있다. 일부 실시예에서, 에치백 공정에서의 이방성 성질 때문에, 제1 스페이서 재료(400)는 상부 전극(220)의 상부 코너로부터 리세스된다. 결과적으로, 제1 스페이서(500)는, 도 5에 도시된 바와 같이, 상부 전극(220)의 전체 측벽 표면을 덮지 않는다.
일부 실시예에 따르면, 이방성 에치백 공정은 유도 결합 플라즈마(RIE-ICP)를 이용하는 이온 빔 에칭 공정 또는 반응성 이온 에칭(RIE) 공정을 포함할 수 있다. 일부 실시예에서, 이온 빔 에칭 공정은 에칭이 수행될 영역을 선택적으로 표적으로 하는 이온 빔을 사용할 수 있다. 이온 빔은 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr) 또는 크세논(Xe) 플라즈마로부터 생성될 수 있다. 한정이 아닌 예로서, 에칭 공정 동안의 이온 빔의 에너지는 대략 100 eV 내지 대략 1200 eV 사이일 수 있다. 대안적으로, RIE-ICP 공정은 테트라플루오로메탄(CF4), 플루오로폼(CH2F2), 염소(Cl2), Ar, He, 유기 가스 또는 이들의 조합과 같은 에천트(etchant)를 사용할 수 있다.
도 1을 참조하면, 방법(100)은 금속 화합물층이 제1 스페이서, 하나 이상의 MTJ 구조체(300) 및 상부 상호 연결층(205) 위에 퇴적되는 동작(130)으로 계속된다. 예를 들어, 도 6에 도시된 바와 같이, 금속 화합물층(600)은 제1 스페이서(500), MTJ 구조체(300) 및 상호 연결층(205) 위에 컨포멀하게 퇴적될 수 있다. 일부 실시예에 따르면, 금속 화합물층(600)은 대략 5 Å 내지 대략 50 Å 사이(대략 30 Å)의 두께로 열적 ALD 또는 플라즈마 강화 ALD 공정에 의해 컨포멀하게 퇴적될 수 있다. 다른 말로 하면, 퇴적된 금속 화합물층(600)은 제1 스페이서(500)보다 더 얇을 수 있다. 열적 ALD 공정에서, 퇴적 온도는 범위가 대략 150℃ 내지 대략 400℃일 수 있다. 한편, 플라즈마 강화 공정을 위한 퇴적 온도는 더 낮을 수 있다. 예를 들어, 플라즈마 강화 공정을 위한 퇴적 온도는 대략 50℃ 내지 대략 350℃ 사이(예를 들어, 100℃, 150℃, 200℃, 350℃ 등)일 수 있다. 일부 실시예에서, 열적 ALD 및 플라즈마 강화 ALD 모두에 대한 공정 압력은 범위가 대략 0.5 Torr 내지 대략 10 Torr일 수 있다. 전술한 공정 압력 범위는 예시적이며, 다른 범위가 사용될 수 있다. 일부 실시예에 따라, 금속 화합물층(600)은 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 티타늄 질화물(TiN), 티타늄 산화물(TiOx), 루테늄 산화물(RuOx) 또는 임의의 다른 적합한 재료를 포함할 수 있다. 예시적인 목적을 위하여, 방법(100)에서의 금속 화합물층(600)은, 알루미늄 질화물 및 알루미늄 산화물과 같은 알루미늄 기반의 층과 연계하여 설명될 것이다. 본 명세서에서의 개시 내용에 기초하여, 위에서 논의된 바와 같은 다른 금속 화합물층이 사용될 수 있다. 이러한 다른 금속 화합물층은 본 개시 내용의 사상 및 범위 내에 있다.
알루미늄 질화물 또는 알루미늄 산화물을 포함하는 금속 화합물층(600)을 위하여, 트리메틸알루미늄(trimethylaluminum(TMA))(Al2(CH3)6) 전구체가 퇴적된 필름을 위한 알루미늄 소스로서 사용될 수 있다. 한정이 아닌 예로서, 알루미늄 질화물의 형성은 다음과 같이 설명될 수 있다. 초기에, 제1 스페이서(500), MTJ 구조체(300) 및 ILD 층(245)이 암모니아(NH3)로 열적으로 전처리된다; 예를 들어, MTJ 구조체(300)와 상호 연결층(205)을 갖는 웨이퍼가 암모니아(NH3) 가스에 노출된다. 대안적으로, 제1 스페이서(500), MTJ 구조체(300) 및 ILD 층(245)은 플라즈마로 처리될 수 있다. 일부 실시예에서, 플라즈마는, (i) 암모니아와 헬륨, 수소 또는 아르곤의 혼합물; (ii) 질소와 헬륨, 수소 또는 아르곤의 혼합물. 플라즈마 처리는 퇴적 온도와 유사한 온도(예를 들어, 대략 150℃ 내지 대략 400℃ 사이) 및 퇴적 공정 압력과 유사한 공정 압력(예를 들어, 대략 0.5 Torr 내지 대략 10 Torr 사이)에서 수행될 수 있다. 전처리(예를 들어, 열 또는 플라즈마)의 결과로서, 아미노 라디칼(NH2)이 제1 스페이서(500), MTJ 구조체(300) 및 ILD 층(245)의 노출된 표면 상에 화학 흡착될 수 있다. 반응되지 않은 NH3 기체는 이어서 퍼지(purge)로 제거될 수 있다. 전구체가 도입되어 노출된 표면 상의 아미노 라디칼과 화학적으로 반응할 수 있는 TMA 침지(soak)가 이어질 수 있다. 반응의 결과로서, 전구체는 부분적으로 분해 (예를 들어, 메틸기를 방출)하고 표면상의 아미노 라디칼에 퇴적된다. 이어지는 퍼지는 아미노 라디칼과 TMA 전구체 사이의 반응의 부산물(예를 들어, 메탄(CH4))과 함께 임의의 반응되지 않은 TMA 전구체를 제거한다. 그 다음, 부분적으로 분해된 전구체와 반응하여 알루미늄 질화물을 형성하도록 NH3 가스가 재도입된다. 이어지는 퍼지는 화학 반응의 부산물(예를 들어, 메탄) 및 임의의 반응되지 않은 NH3 가스를 제거한다.
상기 공정 시퀀스는 공정 조건(예를 들어, 공정 압력, 온도, 가스 및 전구체 흐름 등)에 따라 범위가 대략 2 Å 내지 대략 5 Å인 두께를 갖는 알루미늄 질화물 필름을 생성한다. 결과적으로, 퇴적 공정 시퀀스는 원하는 두께의 알루미늄 질화물 금속 화합물층이 성취될 때까지(예를 들어, 대략 5 Å 내지 대략 50 Å 사이) 필요에 따라 반복될 수 있다.
일부 실시예에서, 후처리가 퇴적된 알루미늄 질화물을 치밀화하는데 사용될 수 있다; 예를 들어, 수소를 제거함으로써. 예를 들어, RF(radio frequency) NH3 플라즈마는 알루미늄 질화물층으로부터 수소를 제거하는데 사용될 수 있다. 일부 실시예에 따르면, 플라즈마에 인가되는 RF 전력은 범위가 대략 100 와트 내지 대략 500 와트일 수 있다. 그러나, 전술한 RF 전력 범위는 한정적인 것으로 고려되어서는 안 되고, 다른 범위가 사용될 수도 있다. 한정이 아닌 예로서, 후처리는 최대 1분 동안 지속될 수 있고 전술된 퇴적 공정으로 인 시츄(in-situ)로 수행될 수 있다. 생성된 알루미늄 질화물층의 질소 대 알루미늄 비(N/Al)는 대략 0.67 내지 대략 2.3 사이일 수 있다. 결과적으로, X-선 광전자 분광법(XPS) 또는 다른 적합한 방법에 의해 측정될 때, 알루미늄 질화물층 내의 알루미늄 원자 퍼센티지는 범위가 대략 40 내지 대략 70일 수 있고, 질소 원자 퍼센티지는 범위가 대략 30 내지 대략 60일 수 있다. 알루미늄 소스가 TMA(예를 들어, 유기 금속 전구체)이기 때문에, 약간의 잔류 탄소가 알루미늄 질화물층에서 발견될 수 있다. 예를 들어, 알루미늄 질화물층 내의 탄소 원자 퍼센티지는 범위가 대략 1 내지 대략 2일 수 있다. 일부 실시예에서, 처리된 알루미늄 질화물의 유전 상수는 대략 7 내지 대략 8 사이일 수 있고, 이의 밀도는, X-선 반사율 측정(reflectometry)에 의해 측정될 때, 대략 2 g/cm3 내지 대략 3 g/cm3 사이일 수 있다. 높은 유전 상수 및 밀도로 인해, 얇은 알루미늄 질화물층(예를 들어, 50 Å 미만)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질화물 등과 같은 낮은 유전 상수를 갖는 층과 비교하여 개선된 전기적 절연을 제공할 수 있다.
알루미늄 산화물 금속 화합물층의 퇴적은 알루미늄 질화물에 대해 전술한 공정 시퀀스와 매우 유사하다. 그러나, 알루미늄 산화물 퇴적의 경우, TMA 퍼지 후의 NH3 노출은 1-부탄올(C4H9OH) 침지로 대체될 수 있으며, 부분적으로 분해된 TMA 전구체는 1-부탄올과 반응하여 알루미늄-산소 결합, 궁극적으로 알루미늄산화물을 형성할 수 있다. 알루미늄 질화물의 경우와 유사하게, RF NH3 플라즈마를 이용한 후처리가 수소를 제거함으로써 퇴적된 알루미늄 산화물 금속 화합물층을 치밀화하는데 사용될 수 있다. 일부 실시예에 따르면, 플라즈마에 인가되는 RF 전력은 범위가 대략 100 와트 내지 대략 500 와트일 수 있다. 생성된 알루미늄 산화물 필름은 범위가 대략 1.2 내지 대략 2.3인 알루미늄 대 산소 비율(Al/O)을 가질 수 있다. 또한, 알루미늄 원자 퍼센티지는 대략 30 내지 대략 45 사이일 수 있지만, 질소 원자 백분율은, XPS로 측정될 때, 대략 55 내지 대략 70일 수 있다. 한정이 아닌 예로서, RBS(Rutherford Backscattering Spectrometry)에 의해 측정될 때, 플라즈마 처리된 알루미늄 산화물 필름에서의 수소 원자 퍼센티지는 범위가 0 내지 대략 3일 수 있다. 일부 실시예에서, 형성된 알루미늄 산화물 금속 화합물층은 대략 7 내지 대략 9.5 사이의 유전 상수를 가질 수 있고, 이의 밀도는, X-선 반사율 측정에 의해 측정될 때, 대략 3 g/cm3 내지 대략 3.5 g/cm3 사이일 수 있다. 높은 유전 상수 및 밀도로 인해, 얇은 알루미늄 산화물층(예를 들어, 50 Å 미만)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질화물 등과 같은 낮은 유전 상수를 갖는 층과 비교하여 개선된 전기적 절연을 제공할 수 있다.
도 1 및 7을 참조하면, 방법(100)은 동작(140)으로 계속되고, MTJ 구조체(300)의 각각의 측벽 위에 제2 스페이서(600)가 형성될 수 있도록 에치백 공정이 금속 화합물층(600)을 리세스하기 위하여 사용될 수 있다. 일부 실시예에서, 도 7에 도시된 바와 같이, 에치백 공정은 ILD 층(245)의 상부 표면 위의 금속 화합물층(600)을 부분적으로 제거할 것이고, MTJ 구조체(300)의 상부 전극(220)의 일부를 노출시킬 것이다. 일부 실시예에서, 동작(120)의 에치백 공정은 동작(140)에서 다시 사용될 수 있다. 예를 들어, 동작(140)의 에치백 공정은 유도 결합 플라즈마(RIE-ICP)를 이용하는 이온 빔 에칭 공정 또는 반응성 이온 에칭(RIE) 공정을 사용할 수 있다. 일부 실시예에서, 이온 빔 에칭 공정은 에칭이 수행될 영역을 선택적으로 표적으로 하는 이온 빔을 사용할 수 있다. 이온 빔은 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr) 또는 크세논(Xe) 플라즈마로부터 생성될 수 있다. 한정이 아닌 예로서, 에칭 공정 동안의 이온 빔의 에너지는 대략 100 eV 내지 대략 1200 eV 사이일 수 있다. 대안적으로, RIE-ICP 공정은 테트라플루오로메탄(CF4), 플루오로폼(CH2F2), 염소(Cl2), Ar, He, 유기 가스 또는 이들의 조합과 같은 에천트를 사용할 수 있다. 제1 및 제2 스페이서(예를 들어, 제1 스페이서(500) 및 제2 스페이서(600))를 형성하기 위해 사용되는 에치 백 공정은 전술한 에치백 공정에 한정하지 않는다. 따라서, 대안적인 에치백 공정이 제1 스페이서(500) 및 제2 스페이서(600)를 형성하는데 사용될 수 있다. 또한, 일부 실시예에서, 알루미늄 질화물 또는 알루미늄 산화물 금속 화합물층(600)은 대략 2:1 내지 대략 10:1의 에칭 선택도(예를 들어, 2:1, 5:1, 8:1, 10:1)를 나타낼 수 있다. 그러나, 전술한 선택도 범위는 한정적이지 않고, 더 높은 선택도 비(예를 들어, 50:1)가 가능하다.
도 1을 참조하면, 방법(100)은 동작(150) 및 제2 스페이서(예를 들어, 에칭된 금속 화합물층(600)) 위의 제3 스페이서의 형성으로 계속된다. 도 8을 참조하면, 제3 스페이서(800)는 금속 화합물층(600) 위에 블랭킷 퇴적될 수 있다. 일부 실시예에서, 제3 스페이서(800)는 대략 100 Å 내지 대략 500 Å 사이(예를 들어, 대략 150 Å)의 두께를 갖는, 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 산화물, 탄소 도핑된 실리콘 산화물 또는 옥시-탄소 질화물과 같은 유전 재료를 포함한다. 따라서, 일부 실시예에서, 제3 스페이서(800)는 금속 화합물층(600)(예를 들어, 제2 스페이서)보다 더 두꺼울 수 있다. 위에서 논의된 바와 같이, 도 1에 도시된 MTJ 구조체(300) 사이의 피치(P)는 범위가 대략 92 nm 내지 대략 80 nm일 수 있다. 따라서, 제1 및 제2 스페이서의 형성 후에, MTJ 구조체(300) 사이의 간격은 80 nm 미만으로 감소될 것이다. 결과적으로, 제3 스페이서(800)는 강화된 갭-필(gap-fill) 특성을 이용하는 퇴적 방법으로 퇴적될 수 있는 것이 바람직하다. 한정이 아닌 예로서, 제3 스페이서(800)가 도 8에 도시된 바와 같이 MTJ 구조체(300) 사이의 공간을 채울 수 있도록, 제3 스페이서(800)는 PEALD, CVD, ALD 또는 강화된 갭-필 능력을 이용한 퇴적 방법에 의해 퇴적될 수 있다.
일부 실시예에 따르면, 제1 스페이서(500), 금속 화합물층(600)(제2 스페이서) 및 제3 스페이서(800)는 금속 화합물층(600)(제2 스페이서)이 제1 스페이서(500) 및 제3 스페이서(800)보다 더 얇은 스페이서 스택을 형성한다. 또한, 스페이서 스택은 범위가 대략 30 nm로부터인 두께를 가질 수 있다.
일부 실시예에서, 유전층(805)은 제3 스페이서(800) 위에 퇴적될 수 있다. 한정이 아닌 예로서, 유전층(805)은 테트라에톡시실란(tetraethoxysilane(TEOS))을 이용하여 성장된 실리콘 산화물(SiO2) 층간 유전체일 수 있다. 대안적으로, 유전층(805)은 낮은 유전 상수의 층간 유전체일 수 있다; 예를 들어, 3.9보다 낮은 유전 상수를 가짐. 일부 실시예에서, 유전층(805)은 대략 500 Å 이상의 두께를 가질 수 있다. 화학적 기계적 평탄화(CMP) 공정은, 도 9에 도시된 바와 같이, 상부 전극(220)의 상부 표면과 유전층(805)의 상부 표면이 실질적으로 동일 평면 상에 있을 수 있도록, 유전층(805)을 연마할 수 있다. 일부 실시예에 따르면, 상부 전극(220)이 MTJ 구조체(300) 위의 상호 연결층 내의 각각의 비아와 연결될 수 있도록, 추가 상호 연결층(도 9에는 도시되지 않음)이 유전층(805)과 MTJ 구조체(300)의 평탄화된 표면 위에 형성될 수 있다.
일부 실시예에서, 알루미늄 질화물 또는 알루미늄 산화물과 같은 금속 화합물층을 갖는 스페이서 스택은 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 산화물, 탄소 도핑된 실리콘 산화물 또는 실리콘 옥시-탄소 질화물과 같은 실리콘 기반의 층에 한정된 스페이서 스택에 비하여 개선된 유전 특성을 나타낼 수 있다. 따라서, 금속 화합물층을 갖는 스페이서 스택은 컴팩트할 수 있고(예를 들어, 대략 50 Å 아래의 두께를 가짐), MTJ 구조체(300) 사이에 타이트한 피치(예를 들어, 대략 80 nm 내지 대략 92 nm 사이)를 갖는 MRAM 셀에 적합할 수 있다. 또한, 금속 화합물층을 갖는 스페이서 스택은 개선된 에칭 특성을 나타낸다. 예를 들어, 금속 화합물층을 갖는 스페이서 스택은 개선된 에칭 내성과 선택도(예를 들어, 대략 2:1 내지 대략 10:1 사이)를 나타낼 수 있다. 그 결과, 금속 화합물층을 갖는 스페이서 스택은 이어지는 에치백 공정 동안 에칭 손상에 덜 민감할 수 있다.
본 개시 내용은 내부에 금속 화합물층을 갖는 스페이서 스택을 형성하는 예시적인 제조 방법에 관한 것이다. 일부 실시예에서, 금속층은 인접하는 MTJ 구조체들 사이의 전기적 절연을 개선할 수 있다. 한정이 아닌 예로서, 스페이서 스택은 알루미늄 산화물, 알루미늄 질화물, 티타늄 산화물, 티타늄 질화물, 루테늄 산화물 또는 임의의 다른 적합한 재료를 포함할 수 있는 5 nm 또는 더 얇은(예를 들어, 대략 3 nm)의 금속 화합물층을 포함할 수 있다. MTJ 구조체의 각각의 측벽 표면 상에 스페이서 스택을 형성하기 위하여, 금속 화합물층은 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 산화질화물, 실리콘 옥시-탄소 질화물, 실리콘 산화물 또는 이들의 조합의 층들 사이에 개재될 수 있다. 일부 실시예에서, 금속 화합물층은 열적 원자층 퇴적 또는 플라즈마 강화 원자층 퇴적을 이용하여 컨포멀하게 퇴적될 수 있다. 일부 실시예에 따르면, 금속 화합물층을 갖는 스페이서 스택은 금속 화합물층을 가지지 않는 스페이서 스택에 비하여 개선된 전기적 절연 특성을 발휘하고, 따라서, 더욱 컴팩트할 수 있다(예를 들어, 더 얇을 수 있다).
일부 실시예에서, 방법은 상호 연결층 상에 자기 터널 접합(magnetic tunnel junction(MTJ)) 구조체를 형성하는 단계를 포함한다. 또한, 방법은, MTJ 구조체 및 상호 연결층 위에 제1 스페이서층을 퇴적하는 단계를 포함하며, 제1 스페이서층은 MTJ 구조체의 상부 전극 및 상호 연결층을 노출시키도록 에칭된다. 방법은, 제1 스페이서층, MTJ 구조체 및 상호 연결층 위에 제2 스페이서층을 퇴적하는 단계를 더 포함한다; 제2 스페이서층은 제1 스페이서층보다 더 얇고 금속 화합물을 포함한다. 추가로, 방법은 제2 스페이서층을 에칭하여 MTJ 구조체의 상부 전극을 노출시키는 단계를 포함한다.
일부 실시예에서, 구조체는 트랜지스터, 콘택층 및 하나 이상의 상호 연결층이 상부에 퇴적되는 기판을 포함한다. 구조체는 하나 이상의 상호 연결층 위의 하나 이상의 MTJ 구조체를 더 포함하며, 하나 이상의 MTJ 구조체의 하부 전극이 하나 이상의 상호 연결층의 상부 상호 연결층 내의 비아 상에 배치된다. 또한, 구조체는 하나 이상의 MTJ 구조체의 각각의 측벽 표면 상의 제1 스페이서와, 하나 이상의 MTJ 구조체의 각각의 측벽 표면 위의 그리고 상부 상호 연결층 위의 금속 화합물층을 더 포함하고, 금속 화합물층은 제1 스페이서보다 더 얇은 제2 스페이서를 형성한다. 또한, 구조체는, 금속 화합물층 상의 제3 스페이서를 더 포함하고, 제3 스페이서는 제2 스페이서보다 더 두껍고 MTJ 구조체 사이에 배치된다.
일부 실시예에서, 구조체는 기판 위의 라인 및 비아를 포함하는 상호 연결층과, 상호 연결층 내의 비아 위에 배치된 MTJ 구조체를 포함하고, MTJ 구조체의 하부 전극은 상호 연결층 내의 비아와 접촉한다. 구조체는, MTJ 구조체의 각각의 측벽 표면 상의 제1 스페이서와, 제1 스페이서 및 상호 연결층 위로의 제2 스페이서를 포함하고, 제2 스페이서는 금속 화합물층을 포함한다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
<부 기>
1. 방법에 있어서,
상호 연결층 상에 자기 터널 접합[magnetic tunnel junction(MTJ)] 구조체를 형성하는 단계;
상기 MTJ 구조체 및 상기 상호 연결층 위로 제1 스페이서층을 퇴적하는 단계 - 상기 제1 스페이서층은 상기 MTJ 구조체의 상부 전극 및 상기 상호 연결층을 노출시키도록 에칭됨 -;
상기 제1 스페이서층, 상기 MTJ 구조체 및 상기 상호 연결층 위에 제2 스페이서층을 퇴적하는 단계 - 상기 제2 스페이서층은 상기 제1 스페이서층보다 얇고 금속 화합물을 포함함 -; 및
상기 제2 스페이서층을 에칭하여 상기 MTJ 구조체의 상기 상부 전극을 노출시키는 단계
를 포함하는 방법.
2. 제1항에 있어서, 상기 제2 스페이서층을 퇴적하는 단계는,
상기 제1 스페이서층, 상기 MTJ 구조체 및 상기 상호 연결층을 암모니아 플라즈마 또는 질소 플라즈마에 노출시키는 단계;
상기 제1 스페이서층, 상기 MTJ 구조체 및 상기 상호 연결층을 트리메틸알루니뮴 전구체에 노출시켜 상기 제1 스페이서층, 상기 MTJ 구조체 및 상기 상호 연결층 상에 부분적으로 분해된 전구체층을 형성하는 단계; 및
상기 부분적으로 분해된 전구체층을 암모니아 가스 또는 1-부탄올 가스에 노출시켜 알루미늄 질화물 또는 알루미늄 산화물을 각각 형성하는 단계
를 포함하는 것인 방법.
3. 제1항에 있어서, 상기 금속 화합물은, 1.2 내지 2.3 사이의 알루미늄 대 산소 비와, 7 내지 9.5 사이의 유전 상수를 갖는 알루미늄 산화물을 포함하는 것인 방법.
4. 제1항에 있어서, 상기 금속 화합물은, 0.67 내지 2.3 사이의 알루미늄 대 질소 비와, 7 내지 9.5 사이의 유전 상수를 갖는 알루미늄 질화물을 포함하는 것인 방법.
5. 제1항에 있어서, 상기 금속 화합물은 티타늄 질화물, 티타늄 산화물 또는 루테늄 산화물을 포함하는 것인 방법.
6. 제1항에 있어서, 상기 제1 스페이서층은 실리콘 질화물, 실리콘 탄소 질화물 또는 이들의 조합을 포함하는 것인 방법.
7. 구조체에 있어서,
기판으로서, 트랜지스터, 콘택층 및 하나 이상의 상호 연결층이 상기 기판 상에 배치되는, 상기 기판;
상기 하나 이상의 상호 연결층 위에 있는 하나 이상의 자기 터널 접합[magnetic tunnel junction(MTJ)] 구조체 - 상기 하나 이상의 MTJ 구조체의 하부 전극이 상기 하나 이상의 상호 연결층의 상부 상호 연결층 내의 비아 상에 배치되됨 -;
상기 하나 이상의 MTJ 구조체의 각각의 측벽 표면 상의 제1 스페이서;
상기 하나 이상의 MTJ 구조체의 각각의 측벽 표면 위에 그리고 상기 상부 상호 연결층 위에 있는 금속 화합물층 - 상기 제1 스페이서보다 얇은 제2 스페이서를 형성함 -; 및
상기 금속 화합물층 상의 제3 스페이서 - 상기 제2 스페이서보다 두껍고 상기 MTJ 구조체 사이에 배치됨 -
를 포함하는 구조체.
8. 제7항에 있어서, 상기 제1 스페이서, 상기 금속 화합물층 및 상기 제3 스페이서는 30 nm 미만의 두께를 갖는 스페이서 스택을 형성하는 것인 구조체.
9. 제7항에 있어서, 상기 금속 화합물층은 5 Å 내지 50 Å 사이의 두께를 갖는 알루미늄 기반 질화물 또는 알루미늄 기반 산화물을 포함하는 것인 구조체.
10. 제7항에 있어서, 상기 금속 화합물층은, 1.2 내지 2.3 사이의 알루미늄 대 산소 비와, 30 내지 45 사이의 알루미늄 원자 퍼센티지를 갖는 알루미늄 산화물층을 포함하는 것인 구조체.
11. 제7항에 있어서, 상기 금속 화합물층은 티타늄 산화물, 티타늄 질화물 또는 루테늄 산화물을 포함하는 것인 구조체.
12. 제7항에 있어서, 상기 제1 스페이서는 30 Å 내지 200 Å 사이의 두께를 가지며, 실리콘 질화물, 실리콘 탄소 질화물 또는 이들의 조합을 포함하는 것인 구조체.
13. 제7항에 있어서, 상기 제3 스페이서는 200 Å 미만의 두께를 가지며, 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 산화물, 탄소 도핑된 실리콘 산화물, 실리콘 옥시-탄소 질화물 또는 이들의 조합을 포함하는 것인 구조체.
14. 제7항에 있어서,
상기 제3 스페이서를 둘러싸는 층간 유전체; 및
상기 층간 유전체 및 상기 하나 이상의 MTJ 구조체 위에 있는 다른 상호 연결층
을 더 포함하고, 상기 하나 이상의 MTJ 구조체의 상부 전극은, 상기 다른 상호 연결층 내의 비아와 접촉하는 것인 구조체.
15. 구조체에 있어서,
라인 및 비아를 포함하는, 기판 위로의 상호 연결층;
상기 상호 연결층 내의 상기 비아 위에 배치된 자기 터널 접합[magnetic tunnel junction(MTJ)] 구조체 - 상기 MTJ 구조체의 하부 전극은 상기 상호 연결층 내의 비아와 접촉함 -;
상기 MTJ 구조체의 각각의 측벽 표면 상의 제1 스페이서; 및
상기 제1 스페이서 및 상기 상호 연결층 위에 있는 제2 스페이서 - 상기 제2 스페이서는 금속 화합물층을 포함함 -
를 포함하는 구조체.
16. 제15항에 있어서,
제3 스페이서; 및
상기 제3 스페이서를 둘러싸는 유전층
을 더 포함하고, 상기 유전층의 상부 표면은 상기 제3 스페이서의 상부 표면 및 상기 MTJ 구조체의 상부 전극의 상부 표면과 동일 평면 상에 있는 것인 구조체.
17. 제16항에 있어서, 상기 제1, 제2 및 제3 스페이서의 결합된 두께는 30 nm 미만인 것인 구조체.
18. 제15항에 있어서, 상기 MTJ 구조체는 범위가 80 nm 내지 92 nm의 범위를 가진 피치(pitch)에 의해 분리되는 것인 구조체.
19. 제15항에 있어서, 상기 금속 화합물은 50 Å 미만의 두께를 가지며, 알루미늄 산화물, 알루미늄 질화물, 티타늄 질화물, 티타늄 산화물 또는 루테늄 산화물을 포함하는 것인 구조체.
20. 제15항에 있어서, 추가 상호 연결층, 접촉층 및 트랜지스터가 상기 상호 연결층 및 상기 기판 사이에 개재되는 구조체.

Claims (20)

  1. 방법에 있어서,
    상호 연결층 상에 자기 터널 접합[magnetic tunnel junction(MTJ)] 구조체를 형성하는 단계;
    상기 MTJ 구조체 및 상기 상호 연결층 위로 제1 스페이서층을 퇴적하는 단계 - 상기 제1 스페이서층은 상기 MTJ 구조체의 상부 전극 및 상기 상호 연결층을 노출시키도록 에칭됨 -;
    상기 제1 스페이서층, 상기 MTJ 구조체 및 상기 상호 연결층 위에 제2 스페이서층을 퇴적하는 단계 - 상기 제2 스페이서층은 상기 제1 스페이서층보다 얇고 금속 화합물을 포함함 -; 및
    상기 제2 스페이서층을 에칭하여 상기 MTJ 구조체의 상기 상부 전극을 노출시키는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 제2 스페이서층을 퇴적하는 단계는,
    상기 제1 스페이서층, 상기 MTJ 구조체 및 상기 상호 연결층을 암모니아 플라즈마 또는 질소 플라즈마에 노출시키는 단계;
    상기 제1 스페이서층, 상기 MTJ 구조체 및 상기 상호 연결층을 트리메틸알루니뮴 전구체에 노출시켜 상기 제1 스페이서층, 상기 MTJ 구조체 및 상기 상호 연결층 상에 부분적으로 분해된 전구체층을 형성하는 단계; 및
    상기 부분적으로 분해된 전구체층을 암모니아 가스 또는 1-부탄올 가스에 노출시켜 알루미늄 질화물 또는 알루미늄 산화물을 각각 형성하는 단계
    를 포함하는 것인 방법.
  3. 제1항에 있어서, 상기 금속 화합물은, 1.2 내지 2.3 사이의 알루미늄 대 산소 비와, 7 내지 9.5 사이의 유전 상수를 갖는 알루미늄 산화물을 포함하는 것인 방법.
  4. 제1항에 있어서, 상기 금속 화합물은, 0.67 내지 2.3 사이의 알루미늄 대 질소 비와, 7 내지 9.5 사이의 유전 상수를 갖는 알루미늄 질화물을 포함하는 것인 방법.
  5. 제1항에 있어서, 상기 금속 화합물은 티타늄 질화물, 티타늄 산화물 또는 루테늄 산화물을 포함하는 것인 방법.
  6. 제1항에 있어서, 상기 제1 스페이서층은 실리콘 질화물, 실리콘 탄소 질화물 또는 이들의 조합을 포함하는 것인 방법.
  7. 구조체에 있어서,
    기판으로서, 트랜지스터, 콘택층 및 하나 이상의 상호 연결층이 상기 기판 상에 배치되는, 상기 기판;
    상기 하나 이상의 상호 연결층 위에 있는 하나 이상의 자기 터널 접합[magnetic tunnel junction(MTJ)] 구조체 - 상기 하나 이상의 MTJ 구조체의 하부 전극이 상기 하나 이상의 상호 연결층의 상부 상호 연결층 내의 비아 상에 배치되됨 -;
    상기 하나 이상의 MTJ 구조체의 각각의 측벽 표면 상의 제1 스페이서;
    상기 하나 이상의 MTJ 구조체의 각각의 측벽 표면 위에 그리고 상기 상부 상호 연결층 위에 있는 금속 화합물층 - 상기 제1 스페이서보다 얇은 제2 스페이서를 형성함 -; 및
    상기 금속 화합물층 상의 제3 스페이서 - 상기 제2 스페이서보다 두껍고 상기 MTJ 구조체 사이에 배치됨 -
    를 포함하는 구조체.
  8. 제7항에 있어서, 상기 제1 스페이서, 상기 금속 화합물층 및 상기 제3 스페이서는 30 nm 미만의 두께를 갖는 스페이서 스택을 형성하는 것인 구조체.
  9. 제7항에 있어서, 상기 금속 화합물층은 5 Å 내지 50 Å 사이의 두께를 갖는 알루미늄 기반 질화물 또는 알루미늄 기반 산화물을 포함하는 것인 구조체.
  10. 제7항에 있어서, 상기 금속 화합물층은, 1.2 내지 2.3 사이의 알루미늄 대 산소 비와, 30 내지 45 사이의 알루미늄 원자 퍼센티지를 갖는 알루미늄 산화물층을 포함하는 것인 구조체.
  11. 제7항에 있어서, 상기 금속 화합물층은 티타늄 산화물, 티타늄 질화물 또는 루테늄 산화물을 포함하는 것인 구조체.
  12. 제7항에 있어서, 상기 제1 스페이서는 30 Å 내지 200 Å 사이의 두께를 가지며, 실리콘 질화물, 실리콘 탄소 질화물 또는 이들의 조합을 포함하는 것인 구조체.
  13. 제7항에 있어서, 상기 제3 스페이서는 200 Å 미만의 두께를 가지며, 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 산화물, 탄소 도핑된 실리콘 산화물, 실리콘 옥시-탄소 질화물 또는 이들의 조합을 포함하는 것인 구조체.
  14. 제7항에 있어서,
    상기 제3 스페이서를 둘러싸는 층간 유전체; 및
    상기 층간 유전체 및 상기 하나 이상의 MTJ 구조체 위에 있는 다른 상호 연결층
    을 더 포함하고, 상기 하나 이상의 MTJ 구조체의 상부 전극은, 상기 다른 상호 연결층 내의 비아와 접촉하는 것인 구조체.
  15. 구조체에 있어서,
    라인 및 비아를 포함하는, 기판 위로의 상호 연결층;
    상기 상호 연결층 내의 상기 비아 위에 배치된 자기 터널 접합[magnetic tunnel junction(MTJ)] 구조체 - 상기 MTJ 구조체의 하부 전극은 상기 상호 연결층 내의 비아와 접촉함 -;
    상기 MTJ 구조체의 각각의 측벽 표면 상의 제1 스페이서; 및
    상기 제1 스페이서 및 상기 상호 연결층 위에 있는 제2 스페이서 - 상기 제2 스페이서는 금속 화합물층을 포함함 -
    를 포함하는 구조체.
  16. 제15항에 있어서,
    제3 스페이서; 및
    상기 제3 스페이서를 둘러싸는 유전층
    을 더 포함하고, 상기 유전층의 상부 표면은 상기 제3 스페이서의 상부 표면 및 상기 MTJ 구조체의 상부 전극의 상부 표면과 동일 평면 상에 있는 것인 구조체.
  17. 제16항에 있어서, 상기 제1, 제2 및 제3 스페이서의 결합된 두께는 30 nm 미만인 것인 구조체.
  18. 제15항에 있어서, 상기 MTJ 구조체는 범위가 80 nm 내지 92 nm의 범위를 가진 피치(pitch)에 의해 분리되는 것인 구조체.
  19. 제15항에 있어서, 상기 금속 화합물은 50 Å 미만의 두께를 가지며, 알루미늄 산화물, 알루미늄 질화물, 티타늄 질화물, 티타늄 산화물 또는 루테늄 산화물을 포함하는 것인 구조체.
  20. 제15항에 있어서, 추가 상호 연결층, 접촉층 및 트랜지스터가 상기 상호 연결층 및 상기 기판 사이에 개재되는 구조체.
KR1020190075920A 2018-06-27 2019-06-25 자기 터널 접합을 위한 스페이서 스택 KR102292354B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862690724P 2018-06-27 2018-06-27
US62/690,724 2018-06-27
US16/129,088 US10879456B2 (en) 2018-06-27 2018-09-12 Sidewall spacer stack for magnetic tunnel junctions
US16/129,088 2018-09-12

Publications (2)

Publication Number Publication Date
KR20200001539A true KR20200001539A (ko) 2020-01-06
KR102292354B1 KR102292354B1 (ko) 2021-08-25

Family

ID=68886255

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190075920A KR102292354B1 (ko) 2018-06-27 2019-06-25 자기 터널 접합을 위한 스페이서 스택

Country Status (5)

Country Link
US (3) US10879456B2 (ko)
KR (1) KR102292354B1 (ko)
CN (1) CN110649061B (ko)
DE (1) DE102019116882B4 (ko)
TW (1) TWI738017B (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10522740B2 (en) * 2018-05-29 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques for MRAM MTJ top electrode to metal layer interface including spacer
US10879456B2 (en) 2018-06-27 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Sidewall spacer stack for magnetic tunnel junctions
CN109075168A (zh) * 2018-07-24 2018-12-21 长江存储科技有限责任公司 具有耐腐蚀复合间隙壁的三维存储器件
US10991876B2 (en) * 2018-10-31 2021-04-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods to improve magnetic tunnel junction memory cells by treating native oxide
TWI797357B (zh) * 2019-07-17 2023-04-01 聯華電子股份有限公司 半導體元件及其製作方法
US11195993B2 (en) * 2019-09-16 2021-12-07 International Business Machines Corporation Encapsulation topography-assisted self-aligned MRAM top contact
CN112670403B (zh) * 2019-10-16 2024-04-30 联华电子股份有限公司 半导体结构
US11532548B2 (en) * 2020-02-19 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Nitrogen plasma treatment for improving interface between etch stop layer and copper interconnect
JP2021150485A (ja) * 2020-03-19 2021-09-27 キオクシア株式会社 磁気記憶装置及び磁気記憶装置の製造方法
CN113725254B (zh) * 2020-05-25 2023-08-18 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法
US11672180B2 (en) 2020-08-11 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacturing
US11672184B2 (en) 2020-08-14 2023-06-06 United Microelectronics Corp. Magnetic tunnel junction (MTJ) device and manufacturing method thereof
US11849647B2 (en) 2021-03-04 2023-12-19 International Business Machines Corporation Nonmetallic liner around a magnetic tunnel junction

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130007410A (ko) * 2011-07-01 2013-01-18 가부시끼가이샤 도시바 자기 저항 효과 소자 및 그 제조방법
US20160359101A1 (en) * 2014-03-28 2016-12-08 Intel Corporation Techniques for forming spin-transfer torque memory having a dot-contacted free magnetic layer
US9564577B1 (en) * 2015-11-16 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM device and fabrication method

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101527533B1 (ko) * 2009-01-09 2015-06-10 삼성전자주식회사 자기 메모리 소자의 형성방법
US8709956B2 (en) * 2011-08-01 2014-04-29 Avalanche Technology Inc. MRAM with sidewall protection and method of fabrication
US8623770B1 (en) * 2013-02-21 2014-01-07 HGST Netherlands B.V. Method for sidewall spacer line doubling using atomic layer deposition of a titanium oxide
US9299745B2 (en) * 2014-05-08 2016-03-29 GlobalFoundries, Inc. Integrated circuits having magnetic tunnel junctions (MTJ) and methods for fabricating the same
US9502466B1 (en) * 2015-07-28 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy bottom electrode in interconnect to reduce CMP dishing
CN117265512A (zh) * 2015-09-11 2023-12-22 弗萨姆材料美国有限责任公司 用于沉积保形的金属或准金属氮化硅膜的方法和所得的膜
KR102409755B1 (ko) * 2015-09-30 2022-06-16 삼성전자주식회사 자기 저항 메모리 소자 및 그 제조 방법
EP3359705B1 (en) 2015-10-06 2021-12-08 Versum Materials US, LLC Methods for depositing a conformal metal or metalloid silicon nitride film
US9515252B1 (en) * 2015-12-29 2016-12-06 International Business Machines Corporation Low degradation MRAM encapsulation process using silicon-rich silicon nitride film
US10454021B2 (en) * 2016-01-29 2019-10-22 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of manufacturing the same
CN107527994B (zh) * 2016-06-20 2020-10-23 上海磁宇信息科技有限公司 一种磁性隧道结双层侧墙及其形成方法
KR102593384B1 (ko) * 2016-10-26 2023-10-26 에스케이하이닉스 주식회사 전자 장치 및 제조 방법
KR20190011461A (ko) * 2017-07-25 2019-02-07 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US10840439B2 (en) * 2017-12-29 2020-11-17 Spin Memory, Inc. Magnetic tunnel junction (MTJ) fabrication methods and systems
US10879456B2 (en) 2018-06-27 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Sidewall spacer stack for magnetic tunnel junctions

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130007410A (ko) * 2011-07-01 2013-01-18 가부시끼가이샤 도시바 자기 저항 효과 소자 및 그 제조방법
US20160359101A1 (en) * 2014-03-28 2016-12-08 Intel Corporation Techniques for forming spin-transfer torque memory having a dot-contacted free magnetic layer
US9564577B1 (en) * 2015-11-16 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM device and fabrication method

Also Published As

Publication number Publication date
US11785858B2 (en) 2023-10-10
US10879456B2 (en) 2020-12-29
TW202006984A (zh) 2020-02-01
US20230413680A1 (en) 2023-12-21
KR102292354B1 (ko) 2021-08-25
US20200006641A1 (en) 2020-01-02
CN110649061B (zh) 2022-12-13
US20210119116A1 (en) 2021-04-22
DE102019116882B4 (de) 2024-02-29
TWI738017B (zh) 2021-09-01
CN110649061A (zh) 2020-01-03
DE102019116882A1 (de) 2020-01-02

Similar Documents

Publication Publication Date Title
KR102292354B1 (ko) 자기 터널 접합을 위한 스페이서 스택
US11696510B2 (en) Diffusion layer for magnetic tunnel junctions
TWI643292B (zh) 形成金屬內連線的方法以及使用該方法製造半導體裝置的方法
TWI827553B (zh) 用於內連線的釕金屬特徵部填補
JP2009021603A5 (ko)
TW202131406A (zh) 使用電漿處理的金屬膜蝕刻方法
US10373867B2 (en) Cobalt contact and interconnect structures
CN111128863A (zh) 半导体互连结构和形成半导体结构的方法
KR100910225B1 (ko) 반도체 소자의 다층 금속배선 형성방법
KR101767538B1 (ko) 진보된 배선들을 위한 유전체 캡핑 배리어로서의 금속-함유 필름들
US11315829B2 (en) Amorphous layers for reducing copper diffusion and method forming same
US20240258160A1 (en) Amorphous layers for reducing copper diffusion and method forming same
TW202225442A (zh) 間隙填充的非晶碳
KR100891524B1 (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant