KR20190121202A - 적층 세라믹 전자부품 - Google Patents

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KR20190121202A
KR20190121202A KR1020180120664A KR20180120664A KR20190121202A KR 20190121202 A KR20190121202 A KR 20190121202A KR 1020180120664 A KR1020180120664 A KR 1020180120664A KR 20180120664 A KR20180120664 A KR 20180120664A KR 20190121202 A KR20190121202 A KR 20190121202A
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internal electrodes
thickness
ceramic body
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최두원
조지홍
우석균
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삼성전기주식회사
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Abstract

본 발명은 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 제1 및 제2 내부전극을 포함하며, 제1 방향으로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면과 연결되고, 제2 방향으로 대향하는 제3 면 및 제4 면, 상기 제1 면 내지 제4 면과 연결되고, 제3 방향으로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디 및 상기 세라믹 바디의 외측에 배치되되, 상기 제1 및 제2 내부전극과 전기적으로 연결되는 제1 및 제2 외부전극을 포함하며, 상기 유전체층은 (Ba(1-x)Cax)TiO3로 표시되는 제1 주성분 및 BaTi2O5로 표시되는 제2 주성분을 포함하는 z(Ba(1-x)Cax)TiO3-(1-z)BaTi2O5로 표시되는 모재 주성분을 포함하며, 상기 z는 0.7≤z≤0.8를 만족하고, x는 0≤x〈 0.1를 만족하는 유전체 자기 조성물을 포함하는 적층 세라믹 전자부품을 제공한다.

Description

적층 세라믹 전자부품 {Multi-layered ceramic electronic component}
본 발명은 적층 세라믹 전자부품에 관한 것으로, 보다 구체적으로는 신뢰성이 우수한 고용량 적층 세라믹 전자부품에 관한 것이다.
최근, 전자 제품의 소형화, 슬림화 및 다기능화에 따라 적층 세라믹 커패시터도 소형화가 요구되고 있으며, 적층 세라믹 커패시터의 실장도 고 집적화되고 있다.
전자부품 중 하나인 적층 세라믹 커패시터는 액정 표시 장치 (LCD, Liquid Crystal Display) 및 플라즈마 표시 장치 패널 (PDP, Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기 (PDA, Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 한다.
이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
한편, 최근 전장 부품에 대한 업계의 관심이 높아지면서 적층 세라믹 커패시터 역시 자동차 혹은 인포테인먼트 시스템에 사용되기 위하여 고신뢰성 및 고용량 특성이 요구되고 있다.
특히, 내연 자동차 및 전기 자동차의 전자식 제어 시스템이 증가함에 따라 고온 환경에서 사용할 수 있는 적층 세라믹 커패시터에 대한 요구가 높아지는 추세이다.
일본공개특허공보 2011-018874
본 발명은 적층 세라믹 전자부품에 관한 것으로, 보다 구체적으로는 신뢰성이 우수한 고용량 적층 세라믹 전자부품에 관한 것이다.
본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 제1 및 제2 내부전극을 포함하며, 제1 방향으로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면과 연결되고, 제2 방향으로 대향하는 제3 면 및 제4 면, 상기 제1 면 내지 제4 면과 연결되고, 제3 방향으로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디 및 상기 세라믹 바디의 외측에 배치되되, 상기 제1 및 제2 내부전극과 전기적으로 연결되는 제1 및 제2 외부전극을 포함하며, 상기 유전체층은 (Ba(1-x)Cax)TiO3로 표시되는 제1 주성분 및 BaTi2O5로 표시되는 제2 주성분을 포함하는 z(Ba(1-x)Cax)TiO3-(1-z)BaTi2O5로 표시되는 모재 주성분을 포함하며, 상기 z는 0.7≤z≤0.8를 만족하고, x는 0≤x〈 0.1를 만족하는 유전체 자기 조성물을 포함하는 적층 세라믹 전자부품을 제공한다.
본 발명의 일 실시형태에 따르면, 유전체층이 (Ba(1-x)Cax)TiO3로 표시되는 제1 주성분과 BaTi2O5로 표시되는 제2 주성분의 2종의 주성분을 포함하며, 각 성분의 함량을 조절함으로써, 고온 용량 변화율을 안정적으로 확보함과 동시에 고용량 적층 세라믹 커패시터를 구현할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 2는 본 발명의 일 실시 형태에 따른 세라믹 바디를 나타낸 모식도이다.
도 3은 본 발명의 일 실시 형태에 따른 도 1의 I-I' 단면도이다.
도 4는 도 3의 B 영역 확대도이다.
도 5는 본 발명의 다른 실시 형태에 따른 도 1의 I-I' 단면도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙이도록 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 2는 본 발명의 일 실시 형태에 따른 세라믹 바디를 나타낸 모식도이다.
도 3은 본 발명의 일 실시 형태에 따른 도 1의 I-I' 단면도이다.
도 4는 도 3의 B 영역 확대도이다.
도 1 내지 도 4를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 복수의 제1 및 제2 내부전극(121, 122)을 포함하며, 제1 방향으로 대향하는 제1 면(S1) 및 제2 면(S2), 상기 제1 면(S1) 및 제2 면(S2)과 연결되고, 제2 방향으로 대향하는 제3 면(S3) 및 제4 면(S4), 상기 제1 면 내지 제4 면과 연결되고, 제3 방향으로 대향하는 제5 면(S5) 및 제6 면(S6)을 포함하는 세라믹 바디(110) 및 상기 세라믹 바디(110)의 외측에 배치되되, 상기 복수의 제1 및 제2 내부전극(121, 122)과 전기적으로 연결되는 제1 및 제2 외부전극(131, 132)을 포함한다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
본 발명의 일 실시형태에서, 세라믹 바디(110)는 형상에 있어 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.
상기 세라믹 바디(110)는 제1 방향으로 대향하는 제1 면(S1) 및 제2 면(S2), 상기 제1 면(S1) 및 제2 면(S2)과 연결되고, 제2 방향으로 대향하는 제3 면(S3) 및 제4 면(S4), 상기 제1 면 내지 제4 면과 연결되고, 제3 방향으로 대향하는 제5 면(S5) 및 제6 면(S6)을 포함할 수 있다.
상기 제1 면(S1) 및 제2 면(S2)은 제1 방향인 세라믹 바디(110)의 두께 방향으로 마주보는 면으로, 상기 제3 면(S3) 및 제4 면(S4)은 제2 방향인 길이 방향으로 마주보는 면으로 정의될 수 있으며, 상기 제5 면(S5) 및 제6 면(S6)은 제3 방향인 폭 방향으로 마주보는 면으로 정의될 수 있다.
상기 세라믹 바디(110) 내부에 형성된 복수 개의 제1 및 제2 내부전극(121, 122)은 세라믹 바디의 제3 면(S3) 또는 제4 면(S4)으로 일단이 노출된다.
상기 내부전극(121, 122)은 서로 다른 극성을 갖는 제1 내부전극(121) 및 제2 내부전극(122)을 한 쌍으로 할 수 있다.
제1 내부전극(121)의 일단은 제3 면(S3)으로 노출되고, 제2 내부전극(122)의 일단은 제4 면(S4)으로 노출될 수 있다.
상기 제1 내부전극(121) 및 제2 내부전극(122)의 타단은 제4 면(S4) 또는 제3 면(S3)으로부터 일정 간격을 두고 형성된다. 이에 대한 보다 구체적인 사항은 후술하도록 한다.
상기 세라믹 바디의 제3 면(S3) 및 제4 면(S4)에는 제1 및 제2 외부전극(131, 132)이 형성되어 상기 내부전극과 전기적으로 연결될 수 있다.
이러한 세라믹 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브부(A)와, 상하 마진부로서 액티브부(A)의 상하부에 각각 형성된 상부 커버부(C1) 및 하부 커버부(C2)로 구성될 수 있다.
상기 액티브부(A)는 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
상기 상부 커버부(C1) 및 하부 커버부(C2)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
즉, 상기 상부 커버부(C1) 및 하부 커버부(C2)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.
상기 상부 커버부(C1) 및 하부 커버부(C2)는 단일 유전체층 또는 2 개 이상의 유전체층을 액티브부(A)의 상하면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상기 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상기 제1 내부전극(121)과 전기적으로 연결된 제1 외부전극(131) 및 상기 제2 내부 전극(122)과 전기적으로 연결된 제2 외부전극(132)을 포함할 수 있다.
상기 제1 및 제2 외부전극(131, 132)은 정전 용량 형성을 위해 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결될 수 있으며, 상기 제2 외부전극(132)은 상기 제1 외부전극(131)과 다른 전위에 연결될 수 있다.
상기 제1 및 제2 외부 전극(131, 132)은 상기 세라믹 바디(110)의 제2 방향인 길이 방향 제3 면(S3) 및 제4 면(S4)에 각각 배치되되, 상기 세라믹 바디(110)의 제1 방향인 두께 방향 제1 면(S1) 및 제2 면(S2)으로 연장 배치될 수 있다.
상기 외부전극(131, 132)은 상기 세라믹 바디(111)의 외측에 배치되되, 상기 내부전극(121, 122)과 전기적으로 연결되는 전극층(131a, 132a)과 상기 전극층(131a, 132a) 상에 배치된 전도성 수지층(131b, 132b)을 포함할 수 있다.
상기 전극층(131a, 132a)은 도전성 금속 및 글라스를 포함할 수 있다.
상기 전극층(131a, 132a)에 사용되는 도전성 금속은 정전 용량 형성을 위해 상기 내부 전극과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 전극층(131a, 132a)은 상기 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
상기 전도성 수지층(131b, 132b)은 전극층(131a, 132a) 상에 형성되며, 전극층(131a, 132a)을 완전히 덮는 형태로 형성될 수 있다.
상기 전도성 수지층(131b, 132b)은 전극층(131a, 132a)을 완전히 덮는 형태로 형성될 수 있기 때문에, 상기 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)에 배치된 전도성 수지층(131b, 132b)의 단부까지 거리가 세라믹 바디(110)의 제1 면(S1) 및 제2 면(S2)에 배치된 전극층(131a, 132a)의 단부까지 거리보다 더 길다.
상기 전도성 수지층(131b, 132b)에 포함되는 베이스 수지는 접합성 및 충격흡수성을 가지고, 도전성 금속 분말과 혼합하여 페이스트를 만들 수 있는 것이면 특별히 제한되지 않으며, 예를 들어 에폭시계 수지를 포함할 수 있다.
상기 전도성 수지층(131b, 132b)에 포함되는 도전성 금속은 전극층(131a, 132a)과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
상기 전도성 수지층(131b, 132b) 상에는 도금층(131c, 132c, 131d, 132d)이 더 배치될 수 있다.
상기 도금층(131c, 132c, 131d, 132d)은 전도성 수지층(131b, 132b) 상에 배치되며, 전도성 수지층(131b, 132b)을 완전히 덮는 형태로 형성될 수 있다.
상기 도금층(131c, 132c, 131d, 132d)은 전도성 수지층(131b, 132b) 상에 배치된 니켈(Ni) 도금층(131c, 132c)과 니켈(Ni) 도금층(131c, 132c) 상에 배치된 팔라듐(Pd) 도금층(131d, 132d)을 포함할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)은 (Ba(1-x)Cax)TiO3로 표시되는 제1 주성분 및 BaTi2O5로 표시되는 제2 주성분을 포함하는 z(Ba(1-x)Cax)TiO3-(1-z)BaTi2O5로 표시되는 모재 주성분을 포함하며, 상기 z는 0.7≤z≤0.8를 만족하고, x는 0≤x≤0.1를 만족하는 유전체 자기 조성물을 포함한다.
최근 전장 부품에 대한 업계의 관심이 높아지면서 적층 세라믹 커패시터 역시 자동차 혹은 인포테인먼트 시스템에 사용되기 위하여 고신뢰성 및 고용량 특성이 요구되고 있다.
특히, 내연 자동차 및 전기 자동차의 전자식 제어 시스템이 증가함에 따라 고온 환경에서 사용할 수 있는 적층 세라믹 커패시터에 대한 요구가 높아지는 추세이다.
현재, 고용량 적층 세라믹 커패시터의 유전체 재료는 주로 티탄산바륨(BaTiO3)으로서, 니켈(Ni) 내부전극을 사용하면서 환원 분위기에서 세라믹 바디를 소성하여야 하기 때문에 유전체 재료는 내환원성을 가져야 한다.
그러나, 티탄산바륨(BaTiO3) 산화물의 고유 특성으로 인해 150 ℃ 이상 환경에서 정전 용량이 큰 폭으로 감소함에 따라 전장 제품이 요구하는 온도에 따른 전기적 특성을 확보하는 것이 어려운 문제가 있다.
또한, 200 ℃ 까지 확장 사용은 거의 불가능한 상황으로서, 신규의 조성물을 적용하여 고온 환경에서도 사용 가능한 적층 세라믹 커패시터의 개발이 필요하였다.
본 발명의 일 실시형태에 따르면, 유전체층(111)이 (Ba(1-x)Cax)TiO3로 표시되는 제1 주성분과 BaTi2O5로 표시되는 제2 주성분의 2종의 주성분을 포함하며, 각 성분의 함량을 조절함으로써, 고온 용량 변화율을 안정적으로 확보함과 동시에 고용량 적층 세라믹 커패시터를 구현할 수 있다.
구체적으로, 상기 유전체층(111)이 (Ba(1-x)Cax)TiO3로 표시되는 제1 주성분 및 BaTi2O5로 표시되는 제2 주성분을 포함하는 z(Ba(1-x)Cax)TiO3-(1-z)BaTi2O5로 표시되는 모재 주성분을 포함하며, 상기 z는 0.7≤z≤0.8를 만족하고, x는 0≤x≤0.1를 만족하는 유전체 자기 조성물을 포함함으로써, 고온 용량 변화율을 안정적으로 확보함과 동시에 고용량 적층 세라믹 커패시터를 구현할 수 있다.
이하, 본 발명의 일 실시형태에 따른 유전체층이 포함하는 유전체 자기 조성물의 각 성분을 보다 구체적으로 설명하도록 한다.
a) 모재 분말
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)은 (Ba(1-x)Cax)TiO3로 표시되는 제1 주성분 및 BaTi2O5로 표시되는 제2 주성분을 포함하는 z(Ba(1-x)Cax)TiO3-(1-z)BaTi2O5로 표시되는 모재 주성분을 포함한다.
상기 모재 주성분은 분말 형태로 포함될 수 있으며, 상기 제1 주성분은 제1 모재 분말로, 상기 제2 주성분은 제2 모재 분말로 상기 유전체 자기 조성물에 포함될 수 있다.
상기 식에서, 상기 z는 0.7≤z≤0.8를 만족하고, x는 0≤x〈 0.1를 만족한다.
상기 제1 주성분은 (Ba(1-x)Cax)TiO3로 표시될 수 있으며, 상기 BCT 재료는 일반적인 유전체 모재에 사용되는 재료로서, 강유전체 재료이다.
또한, 상기 제2 주성분은 BaTi2O5로 표시된다.
상기 제2 주성분인 BaTi2O5는 제1 주성분인 (Ba(1-x)Cax)TiO3에 비하여 높은 강유전 전이온도를 갖는다.
따라서, 상기 제2 주성분인 BaTi2O5를 주성분으로 하거나 단독으로 사용할 경우, 높은 강유전 전이온도 특성에 의해 고온 용량 변화율을 안정적으로 확보할 수 있다.
다만, BaTi2O5를 주성분으로 하거나 단독으로 사용할 경우, 티타늄(Ti)이 종래 BaTiO3에 비하여 과량으로 존재하기 때문에, 티타늄(Ti)이 내부전극을 구성하는 니켈(Ni)과 반응하고, 니켈(Ni)이 유전체층 내부로 확산하는 문제가 발생한다.
이로 인하여, 적층 세라믹 커패시터의 유전율이 낮아지는 문제가 있다.
즉, 상기 제1 주성분인 (Ba(1-x)Cax)TiO3를 단독으로 사용할 경우 유전율이 높아 고용량 적층 세라믹 커패시터 구현은 가능하나 고온 용량 변화율을 안정적으로 확보할 수 없는 문제가 있다.
또한, 상기 제2 주성분인 BaTi2O5를 주성분으로 하거나 단독으로 사용할 경우, 높은 강유전 전이온도 특성에 의해 고온 용량 변화율을 안정적으로 확보할 수 있으나, 유전율이 낮아지는 문제가 발생할 수 있다.
따라서, 고온 용량 변화율을 안정적으로 확보함과 동시에 고용량 적층 세라믹 커패시터를 구현하기 위하여, 본 발명의 일 실시형태에서는 유전체층(111)이 (Ba(1-x)Cax)TiO3로 표시되는 제1 주성분과 BaTi2O5로 표시되는 제2 주성분의 2종의 주성분을 포함하며, 각 성분의 함량을 조절하는 것을 특징으로 한다.
구체적으로, 상기 z는 0.7≤z≤0.8를 만족하도록 조절함으로써, 상기 제1 주성분인 (Ba(1-x)Cax)TiO3를 모재 주성분 100 몰% 대비 70몰% 내지 80몰% 정도 포함하고, 나머지 20몰% 내지 30몰%의 함량으로 제2 주성분인 BaTi2O5이 모재 주성분에 포함된다.
상기 z가 0.7 미만일 경우에는, 상기 제1 주성분인 (Ba(1-x)Cax)TiO3의 함량이 작아 고용량 적층 세라믹 커패시터의 구현이 어려운 문제가 있다.
반면, z가 0.8을 초과하는 경우에는 상기 제1 주성분인 (Ba(1-x)Cax)TiO3의 함량이 많고, 제2 주성분인 BaTi2O5의 함량이 상대적으로 적기 때문에 고온 용량 변화율을 안정적으로 확보하기 어렵다.
상기 z는 0.7≤z≤0.8를 만족하도록 조절함으로써, 고온 용량 변화율을 안정적으로 확보함과 동시에 고용량 적층 세라믹 커패시터를 구현할 수 있다.
한편, 상기 제1 주성분은 (Ba(1-x)Cax)TiO3로 표시될 수 있으며, x는 0≤x〈 0.1를 만족한다.
즉, 제1 주성분에서 Ca은 0 몰% 를 포함하며, 10 몰% 미만의 함량으로 포함될 수 있다.
보다 바람직하게는, 제1 주성분에서 Ca은 0 몰% 를 포함하며, 7 몰% 이하의 함량으로 포함될 수 있으며, 따라서, 0≤x≤0.7을 만족할 수 있다.
상기 x는 0 이상이며, 상기 x가 0인 경우 제1 주성분은 BaTiO3가 된다.
또한, 상기 유전체 자기 조성물의 모재 주성분은 제1 주성분과 제2 주성분이 고용된 고용체 형태일 수 있다.
상기 모재 분말이 서로 고용된 형태일 경우에는 상기 모재 분말은 단일상 형태일 수 있으며, 고온 용량 변화율 및 유전율 등이 두 재료가 혼합된 형태보다 우수할 수 있다.
상기 제1 주성분인 제1 모재 분말과, 상기 제2 주성분인 제2 모재 분말의 평균 입경은 200 nm 이하일 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기 모재 주성분 분말은 특별히 제한되는 것은 아니나, 분말의 평균 입경은 150 nm 이하일 수 있다.
b)제1 부성분
본 발명의 일 실시형태에 따르면, 상기 유전체 자기 조성물은 제1 부성분으로서, Mn, V, Cr, Fe, Ni, Co, Cu 및 Zn 중 적어도 하나 이상을 포함하는 산화물 혹은 탄산염을 더 포함할 수 있다.
상기 제1 부성분으로서, Mn, V, Cr, Fe, Ni, Co, Cu 및 Zn 중 적어도 하나 이상을 포함하는 산화물 혹은 탄산염은 상기 모재 분말 100 몰%에 대하여, 0.1 내지 2.0 몰%의 함량으로 포함될 수 있다.
상기 제1 부성분은 유전체 자기 조성물이 적용된 적층 세라믹 커패시터의 소성 온도 저하 및 고온 내전압 특성을 향상시키는 역할을 한다.
상기 제1 부성분의 함량 및 후술하는 제2 부성분의 함량은 모재 분말 100 몰%에 대하여 포함되는 양으로서, 특히 각 부성분이 포함하는 금속 이온의 몰%로 정의될 수 있다.
상기 제1 부성분의 함량이 0.1 몰% 미만이면 소성 온도가 높아지고 고온 내전압 특성이 다소 저하될 수 있다.
상기 제1 부성분의 함량이 2.0 몰% 이상의 경우에는 고온 내전압 특성 및 상온 비저항이 저하될 수 있다.
특히, 본 발명의 일 실시형태에 따른 유전체 자기 조성물은 모재 분말 100 몰%에 대하여 0.1 내지 2.0 몰%의 함량을 갖는 제1 부성분을 더 포함할 수 있으며, 이로 인하여 저온 소성이 가능하며 높은 고온 내전압 특성을 얻을 수 있다.
c)제2 부성분
본 발명의 일 실시형태에 따르면, 상기 유전체 자기 조성물은 제2 부성분으로서, Si를 포함하는 산화물 또는 Si를 포함하는 글라스(Glass) 화합물을 포함할 수 있다.
상기 유전체 자기 조성물은 상기 모재 분말 100 몰%에 대하여, Si를 포함하는 산화물 또는 Si를 포함하는 글라스(Glass) 화합물인 0.2 내지 5.0 몰%의 제2 부성분을 더 포함할 수 있다.
상기 제2 부성분은 유전체 자기 조성물이 적용된 적층 세라믹 커패시터의 소성 온도 저하 및 고온 내전압 특성을 향상시키는 역할을 한다.
상기 제2 부성분의 함량이 상기 모재 분말 100 몰%에 대하여, 0.2 몰% 미만이면 소성 온도가 높아질 수 있다.
상기 제2 부성분의 함량이 상기 모재 분말 100 몰%에 대하여, 5.0 몰% 이상의 경우에는 고온 내전압 특성이 저하될 수 있다.
특히, 본 발명의 일 실시형태에 따른 유전체 자기 조성물은 상기 모재 분말 100 몰%에 대하여, 0.2 내지 5.0 몰%의 함량을 갖는 제2 부성분을 더 포함할 수 있으며, 이로 인하여 저온 소성이 가능하며 높은 고온 내전압 특성을 얻을 수 있다.
d)제3 부성분
본 발명의 일 실시형태에 따르면, 상기 유전체 자기 조성물은 Li를 포함하는 산화물, 탄산염 또는 불화물인 제3 부성분을 더 포함할 수 있다.
상기 유전체 자기 조성물은 상기 모재 분말 100 몰%에 대하여, Li를 포함하는 산화물, 탄산염 또는 불화물인 0.4 내지 12.0 몰%의 제3 부성분을 더 포함할 수 있다.
상기 제3 부성분은 유전체 자기 조성물이 적용된 적층 세라믹 커패시터의 소성 온도 저하 및 고온 내전압 특성을 향상시키는 역할을 한다.
또한, 상기 제3 부성분은 내부전극으로서 구리(Cu)를 사용한 경우에도 적층 세라믹 커패시터의 목표 특성을 얻을 수 있는 효과가 있다.
상기 제3 부성분의 함량이 상기 모재 분말 100 몰%에 대하여, 0.4 몰% 미만이면 소성 온도가 높아질 수 있으며, 유전율이 낮고 고온 내전압 특성이 저하될 수 있다.
상기 제3 부성분의 함량이 상기 모재 분말 100 몰%에 대하여, 12.0 몰% 이상의 경우에는 이차상 생성 등으로 인해 고온 내전압 특성이 저하될 수 있다.
특히, 본 발명의 일 실시형태에 따른 유전체 자기 조성물은 상기 모재 분말 100 몰%에 대하여, 0.4 내지 12.0 몰%의 함량을 갖는 제3 부성분을 더 포함할 수 있으며, 이로 인하여 구리(Cu)를 내부전극으로 사용할 수 있으며, 저온 소성이 가능하고 높은 고온 내전압 특성을 얻을 수 있다.
e)제4 부성분
본 발명의 일 실시형태에 따르면, 상기 유전체 자기 조성물은 Ba을 포함하는 산화물, 탄산염 또는 불화물인 제4 부성분을 더 포함할 수 있다.
상기 유전체 자기 조성물은 상기 모재 분말 100 몰%에 대하여, Ba을 포함하는 산화물, 탄산염 또는 불화물이며, 그 함량이 Ba at% 기준으로 0 내지 3.0 at%의 제4 부성분을 더 포함할 수 있다.
상기 제4 부성분은 유전체 자기 조성물이 적용된 적층 세라믹 커패시터의 유전율을 높이는 역할을 한다.
또한, 상기 제4 부성분은 내부전극으로서 구리(Cu)를 사용하고 환원 분위기(N2 분위기)에서 소성한 경우에도 적층 세라믹 커패시터의 목표 특성을 얻을 수 있는 효과가 있다.
상기 제4 부성분의 함량이 상기 모재 분말 100 몰%에 대하여, Ba at% 기준으로 3.0 at%를 초과하는 경우에는 고온 내전압 특성이 저하될 수 있다.
특히, 본 발명의 일 실시형태에 따른 유전체 자기 조성물은 상기 모재 분말 100 몰%에 대하여, Ba을 포함하는 산화물, 탄산염 또는 불화물이며, 그 함량이 Ba at% 기준으로 0 내지 3.0 at%의 제4 부성분을 더 포함할 수 있으며, 이로 인하여 구리(Cu)를 내부전극으로 사용할 수 있으며, 환원 분위기에서 소성이 가능하며, 높은 유전율과 우수한 고온 내전압 특성을 얻을 수 있다.
한편, 본 발명의 일 실시형태에 따르면 상기 제4 부성분은 Ba/Si의 몰비가 0 내지 4.0을 만족하도록 Ba을 포함할 수 있다.
Si를 포함하는 산화물 또는 Si를 포함하는 글라스(Glass) 화합물을 포함하는 제2 부성분과 상기 제4 부성분의 몰비가 0 내지 4.0을 만족하도록 조절함으로써, 높은 유전율을 얻음과 동시에 우수한 고온 내전압 특성을 얻을 수 있다.
구체적으로, 상기 Ba을 포함하는 산화물, 탄산염 또는 불화물인 제4 부성분의 Ba 함량이 3.0 at%를 초과하는 경우에도 제2 부성분인 Si의 함량을 증가시켜 Ba/Si의 몰비가 4.0을 만족하도록 조절할 경우 고온 내전압 특성을 향상시킬 수 있다.
그러나, Ba/Si의 몰비가 4.0을 초과하는 경우에는 내전압 특성이 저하될 수 있고, 신뢰성에 문제가 생길 수 있다.
f)제5 부성분
본 발명의 일 실시형태에 따르면, 상기 유전체 자기 조성물은 Dy, Y, Ho, Sm, Gd, Er, La 및 Tb 중 적어도 하나를 포함하는 산화물, 탄산염 또는 불화물인 제5 부성분을 더 포함할 수 있다.
상기 유전체 자기 조성물은 상기 모재 분말 100 몰%에 대하여, Dy, Y, Ho, Sm, Gd, Er, La 및 Tb 중 적어도 하나를 포함하는 산화물, 탄산염 또는 불화물이며, 그 함량이 각 원소 at% 기준으로 0 내지 4.0 at%의 제5 부성분을 더 포함할 수 있다.
상기 제5 부성분은 유전체 자기 조성물이 적용된 적층 세라믹 커패시터의 DC-bias 특성을 개선하고, 고온 내전압을 증가시켜 신뢰성을 향상시키는 역할을 한다.
상기 제5 부성분의 함량이 상기 모재 분말 100 몰%에 대하여, 각 원소 at% 기준으로 4.0 at%를 초과하는 경우에는 상온 유전율이 감소하여 목표 특성 구현을 할 수 없다.
특히, 본 발명의 일 실시형태에 따른 유전체 자기 조성물은 상기 모재 분말 100 몰%에 대하여, Dy, Y, Ho, Sm, Gd, Er, La 및 Tb 중 적어도 하나를 포함하는 산화물, 탄산염 또는 불화물이며, 그 함량이 각 원소 at% 기준으로 0 내지 4.0 at%의 제5 부성분을 더 포함할 수 있으며, 이로 인하여 DC-bias 특성을 개선하고, 고온 내전압을 증가시켜 신뢰성을 향상시킬 수 있다.
도 4를 참조하면, 상기 제1 및 제2 내부전극(121, 122)의 경계로부터 니켈(Ni)의 함량이 3 wt% 이하인 유전체층(111)의 영역의 두께(t3)와 제1 및 제2 내부전극(121, 122)의 두께(t2)는 t2 ＞ t3 를 만족할 수 있다.
본 발명의 일 실시형태에 따르면, 유전체층(111)이 (Ba(1-x)Cax)TiO3로 표시되는 제1 주성분과 BaTi2O5로 표시되는 제2 주성분의 2종의 주성분을 포함하기 때문에, 니켈(Ni)의 함량이 3 wt% 이하인 유전체층(111)의 영역의 두께(t3)가 제1 및 제2 내부전극(121, 122)의 두께(t2)보다 작을 수 있다.
이와 같이, 니켈(Ni)이 유전체층 내부로 확산하는 문제를 최소화함으로써, 유저율 저하를 막아 고용량 적층 세라믹 커패시터를 구현할 수 있다.
반면, 고온 용량 변화율을 안정적으로 확보하기 위하여 BaTi2O5를 주성분으로 하거나 단독으로 사용할 경우, 니켈(Ni)의 함량이 3 wt% 이하인 유전체층의 영역의 두께(t3)가 제1 및 제2 내부전극의 두께(t2)보다 클 수 있다.
이 경우, 적층 세라믹 커패시터의 유전율이 낮아지는 문제가 있다.
도 4를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품에 있어서, 상기 유전체층(111)의 두께(t1)와 상기 내부전극(121, 122)의 두께(t2)는 t1 ＞ 2 × t2 를 만족할 수 있다.
즉, 본 발명의 일 실시형태에 따르면, 상기 유전체층(111)의 두께(t1)는 상기 내부전극(121, 122)의 두께(t2)의 2 배 보다 더 큰 것을 특징으로 한다.
일반적으로 고전압 전장용 전자부품은, 고전압 환경 하에서 절연파괴전압의 저하에 따른 신뢰성 문제가 주요한 이슈이다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 고전압 환경 하에서 절연파괴전압의 저하를 막기 위하여 상기 유전체층(111)의 두께(t1)는 상기 내부전극(121, 122)의 두께(t2)의 2 배 보다 더 크게 함으로써, 내부 전극 간 거리인 유전체층의 두께를 증가시킴으로써, 절연파괴전압 특성을 향상시킬 수 있다.
상기 유전체층(111)의 두께(t1)가 상기 내부전극(121, 122)의 두께(t2)의 2 배 이하일 경우에는 내부 전극 간 거리인 유전체층의 두께가 얇아 절연파괴전압이 저하될 수 있다.
상기 내부전극의 두께(t2)는 2 μm 미만일 수 있으며, 상기 유전체층의 두께(td)는 10.0 μm 미만일 수 있으나, 반드시 이에 제한되는 것은 아니다.
도 5는 본 발명의 다른 실시 형태에 따른 도 1의 I-I' 단면도이다.
도 5를 참조하면, 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터는 세라믹 바디(110) 내에서 상기 제1 및 제2 내부 전극(121', 122')과 두께 방향으로 엇갈리게 배치되며, 양 단부가 상기 제1 및 제2 내부 전극(121', 122')의 일부와 각각 오버랩된 복수의 플로팅(floating) 전극(123)을 더 포함할 수 있다.
상기 제1 및 제2 내부 전극(121', 122')은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)을 형성하는 세라믹 시트 상의 적어도 일면에 서로 이격되게 동시에 형성되며, 세라믹 바디(110) 내에서 세라믹 바디(110)의 양 단면을 통해 각각 노출되도록 배치될 수 있다.
이렇게 세라믹 바디(110)의 양 단면을 통해 각각 노출된 제1 및 제2 내부 전극(121', 122')은 각각 제1 및 제2 외부 전극(131, 132)과 전기적으로 접속된다.
상기 복수의 플로팅(floating) 전극(123)은 세라믹 바디(110) 내에서 제1 및 제2 내부 전극(121', 122')과 세라믹 바디(110)의 두께 방향으로 번갈아 엇갈리게 배치되며, 양 단부 중에서 일부가 제1 및 제2 내부 전극(121', 122')의 서로 이격되어 있는 단부와 각각 일정 부분 오버랩 된다.
상기 복수의 플로팅(floating) 전극(123)은 세라믹 바디(110)의 양 단면으로부터 이격된 거리가 각각 세라믹 바디(110)의 전체 길이 대비 5% 이상으로 구성될 수 있다.
한편, 본 발명의 다른 실시형태에 따르면, 액티브부(A)의 상부 및 하부에 배치된 상부 커버부(C1)와 하부 커버부(C2) 내에는 서로 이격하여 제1 및 제2 더미 전극(124a, 124b)이 배치될 수 있다.
상기 제1 더미 전극(124a)은 제1 내부전극(121')이 노출되는 세라믹 바디(110)의 외측면과 동일한 면으로 노출되며, 제2 더미 전극(124b)은 제2 내부전극(122')이 노출되는 세라믹 바디(110)의 외측면과 동일한 면으로 노출될 수 있다.
상기 제1 더미 전극(124a)은 제1 내부전극(121')이 노출되는 세라믹 바디(110)의 외측면과 동일한 면으로 노출되며, 제2 더미 전극(124b)은 제2 내부전극(122')이 노출되는 세라믹 바디(110)의 외측면과 동일한 면으로 노출됨으로써, 적층 세라믹 커패시터의 휨강도가 개선될 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조방법에 대하여 설명하나, 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조 방법은 우선, (Ba(1-x)Cax)TiO3로 표시되는 제1 주성분 및 BaTi2O5로 표시되는 제2 주성분을 포함하는 z(Ba(1-x)Cax)TiO3-(1-z)BaTi2O5로 표시되는 모재 주성분을 포함하며, 상기 z는 0.7≤z≤0.8를 만족하고, x는 0 ≤x〈 0.1를 만족하는 유전체 자기 조성물을 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층을 형성할 수 있다.
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 μm의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
다음으로, 니켈 입자 평균 크기가 0.1 내지 0.2 μm이며, 40 내지 50 중량부의 니켈 분말을 포함하는 내부전극용 도전성 페이스트를 마련할 수 있다.
상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 내부전극 패턴이 배치된 그린시트를 적층하여 세라믹 바디(110)를 만들었다.
다음으로, 상기 세라믹 바디의 외측에 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상의 도전성 금속 및 글라스를 포함하는 전극층을 형성할 수 있다.
상기 글라스는 특별히 제한되는 것은 아니며, 일반적인 적층 세라믹 커패시터의 외부전극 제작에 사용되는 글라스와 동일한 조성의 물질이 사용될 수 있다.
상기 전극층은 상기 세라믹 바디의 상하면 및 단부에 형성됨으로써, 상기 제1 및 제2 내부전극과 각각 전기적으로 연결될 수 있다.
상기 전극층은 도전성 금속 대비 글라스를 5 부피% 이상 포함할 수 있다.
다음으로, 상기 전극층(131a, 132a) 상에 전도성 수지 조성물을 도포한 후 경화시켜 전도성 수지층(131b, 132b)을 형성할 수 있다.
상기 전도성 수지층(131b, 132b)은 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상의 도전성 금속 및 베이스 수지를 포함하며, 상기 베이스 수지는 에폭시 수지일 수 있다.
다음으로, 상기 전도성 수지층(131b, 132b) 상에 니켈(Ni) 도금층(131c, 132c)을 형성하고, 니켈(Ni) 도금층(131c, 132c) 상에 팔라듐(Pd) 도금층(131d, 132d)을 형성하였다.
하기 표 1은 유전체 자기 조성물이 포함하는 (Ba(1-x)Cax)TiO3로 표시되는 제1 주성분 및 BaTi2O5로 표시되는 제2 주성분을 포함하는 z(Ba(1-x)Cax)TiO3-(1-z)BaTi2O5로 표시되는 모재 주성분에 있어서, 상기 z와 x의 값에 따른 유전율과 비저항 및 고온 용량 변화율 (ΔCp ＠ 200 ℃)을 측정하였다.
유전율은 800 이상인 경우를 양호한 것으로서 실시예로 판단하였고, 800 미만의 경우 불량으로서 비교예로 판단하였다.
비저항은 1.0e10 Ωcm 이상인 경우를 양호로 판단하였고, 1.0e10 Ωcm 미만의 경우 불량으로 판단하였다.
고온 용량 변화율 (ΔCp ＠ 200 ℃)은 200 ℃ 온도에서의 용량 변화율이 -15% 이하인 경우를 양호한 것으로 판단하였고, -15% 초과의 경우 불량으로 판단하였다.
z x 유전율 비저항 (Ωcm) ΔCp ＠ 200 ℃
*1 0.6 0 630 7.63e9 -3.6%
*2 0.6 5 596 7.21e9 -2.9%
*3 0.6 7 577 6.57e9 -2.3%
*4 0.6 10 546 4.13e9 -0.6%
5 0.7 0 882 1.21e10 -6.6%
6 0.7 5 847 1.13e10 -5.2%
7 0.7 7 811 1.08e10 -4.5%
*8 0.7 10 780 8.98e9 -2.9%
9 0.8 0 1320 2.37e10 -14.3%
10 0.8 5 1252 2.14e10 -12.1%
11 0.8 7 1208 1.98e10 -11.3%
*12 0.9 0 1624 3.45e10 -25.1%
*13 0.9 10 1489 1.88e10 -19.6%
*: 비교예
상기 표 1을 참조하면, 비교예인 샘플 1 내지 4는 z가 0.6인 경우로서, 유전율 및 비저항 값이 본 발명의 목표값보다 낮은 것을 알 수 있다.
반면, 실시예인 샘플 5 내지 7 및 9 내지 11의 경우에는 z 및 x의 값이 본 발명의 수치 범위를 만족하는 경우로서, 유전율, 비저항 및 고온 용량 변화율 모두가 양호한 것을 알 수 있다.
한편, 비교예인 샘플 8의 경우에는 x가 10인 경우로서, 유전율 및 비저항 값이 본 발명의 목표값보다 낮은 것을 알 수 있다.
다른 비교예인 샘플 12 및 13의 경우에는 z가 0.9인 경우로서, 유전율 및 비저항 값은 목표값보다 높으나, 고온 용량 변화율이 본 발명의 목표값보다 높아 문제가 있음을 알 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
110: 세라믹 바디
111: 유전체층 121, 122, 121', 122': 제1 및 제2 내부전극
123: 플로팅전극 124a, 124b: 더미 전극
131, 132: 제1 및 제2 외부 전극

Claims (9)

  1. 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 제1 및 제2 내부전극을 포함하며, 제1 방향으로 대향하는 제1 면 및 제2 면, 상기 제1 면 및 제2 면과 연결되고, 제2 방향으로 대향하는 제3 면 및 제4 면, 상기 제1 면 내지 제4 면과 연결되고, 제3 방향으로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디; 및
    상기 세라믹 바디의 외측에 배치되되, 상기 제1 및 제2 내부전극과 전기적으로 연결되는 제1 및 제2 외부전극;을 포함하며,
    상기 유전체층은 (Ba(1-x)Cax)TiO3로 표시되는 제1 주성분 및 BaTi2O5로 표시되는 제2 주성분을 포함하는 z(Ba(1-x)Cax)TiO3-(1-z)BaTi2O5로 표시되는 모재 주성분을 포함하며, 상기 z는 0.7≤z≤0.8를 만족하고, x는 0 ≤x〈 0.1를 만족하는 유전체 자기 조성물을 포함하는 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 x는 0≤x≤0.07를 만족하는 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 유전체층의 두께(t1)는 10.0 μm 미만인 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 제1 및 제2 내부전극의 두께(t2)는 2.0 μm 미만인 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 유전체층의 두께(t1)와 상기 제1 및 제2 내부전극의 두께(t2)는 t1 ＞ 2 × t2 를 만족하는 적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 제1 및 제2 내부전극의 경계로부터 니켈(Ni)의 함량이 3 wt% 이하인 유전체층의 영역의 두께(t3)와 제1 및 제2 내부전극의 두께(t2)는 t2 ＞ t3 를 만족하는 적층 세라믹 전자부품.
  7. 제1항에 있어서,
    상기 세라믹 바디 내에서 상기 제1 및 제2 내부 전극과 두께 방향으로 엇갈리게 배치되며, 양 단부가 상기 제1 및 제2 내부 전극의 일부와 각각 오버랩된 복수의 플로팅(floating) 전극을 더 포함하는 적층 세라믹 전자부품.
  8. 제1항에 있어서,
    상기 세라믹 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부전극을 포함하여 용량이 형성되는 액티브부와 상기 액티브부의 상부 및 하부에 형성된 커버부를 포함하고,
    상기 커버부 내에는 서로 이격하여 제1 및 제2 더미 전극이 배치된 적층 세라믹 전자부품.
  9. 제8항에 있어서,
    상기 제1 더미 전극은 제1 내부전극이 노출되는 세라믹 바디의 면과 동일한 면으로 노출되며, 제2 더미 전극은 제2 내부전극이 노출되는 세라믹 바디의 면과 동일한 면으로 노출된 적층 세라믹 전자부품.
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