KR20190110901A - 브릿지 기판을 포함하는 인쇄회로기판 - Google Patents

브릿지 기판을 포함하는 인쇄회로기판 Download PDF

Info

Publication number
KR20190110901A
KR20190110901A KR1020180032925A KR20180032925A KR20190110901A KR 20190110901 A KR20190110901 A KR 20190110901A KR 1020180032925 A KR1020180032925 A KR 1020180032925A KR 20180032925 A KR20180032925 A KR 20180032925A KR 20190110901 A KR20190110901 A KR 20190110901A
Authority
KR
South Korea
Prior art keywords
substrate
layer
circuit board
printed circuit
bridge
Prior art date
Application number
KR1020180032925A
Other languages
English (en)
Other versions
KR102101712B1 (ko
Inventor
이종태
김민성
차상석
김현호
Original Assignee
주식회사 심텍
김현호
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 심텍, 김현호 filed Critical 주식회사 심텍
Priority to KR1020180032925A priority Critical patent/KR102101712B1/ko
Publication of KR20190110901A publication Critical patent/KR20190110901A/ko
Application granted granted Critical
Publication of KR102101712B1 publication Critical patent/KR102101712B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/142—Arrangements of planar printed circuit boards in the same plane, e.g. auxiliary printed circuit insert mounted in a main printed circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/184—Components including terminals inserted in holes through the printed circuit board and connected to printed contacts on the walls of the holes or at the edges thereof or protruding over or into the holes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

일 실시 예에 따르는 인쇄회로기판은 캐비티를 구비하며 제1 최소 선폭을 가지는 회로 패턴층을 구비하는 제1 기판, 상기 캐비티 내부에 배치되며, 상기 제1 최소 선폭 보다 작은 제2 최소 선폭을 구비하는 회로 패턴층을 구비하는 제2 기판, 및 상기 제1 및 제2 기판 상에 배치되어 상기 제1 및 제2 기판을 서로 전기적으로 연결하는 브릿지 기판을 포함한다.

Description

브릿지 기판을 포함하는 인쇄회로기판{Printed Circuit Board with Bridge Substrate}
본 출원은 인쇄회로기판(PCB)에 관한 것으로, 보다 상세하게는, 브릿지 기판을 포함하는 인쇄회로기판에 관한 것이다.
전자 기기의 소형화에 따라, 전자 부품이 보다 고기능화되고 보다 더 소형화되고 있다. 디지털 네트워크의 고도화에 의해, 휴대폰이나 휴대 컴퓨터 등과 같은 휴대 정보 단말 기기가 고성능 및 고기능화되고 있으며, 다양한 기능이 하나의 기기에 융합되어 복합화되고 있다.
이와 같이, 전자 기기가 소형화되고 고기능화됨에 따라 인쇄회로기판에 실장되어야 하는 부품 소자 수가 크게 증가하고 있으나, 이에 반해 기판의 면적은 감소되지 않는 추세이다. 오히려, 상술한 소형화의 추세에 따라, 기존의 인쇄회로기판의 두께 및 상기 부품 소자의 두께를 감소할 것을 요청하고 있다.
최근에는, 상술한 요구를 만족시키기 위한 인쇄회로기판의 제조 방법으로서, 소자칩 또는 회로 패턴을 인쇄회로기판에 내장하는 임베디드 인쇄회로기판 기술이 등장하게 되었다. 임베디드 인쇄회로기판 기술은 소자칩 또는 회로 패턴을 인쇄회로기판에 내장함으로써, 전체 제품의 두께를 감소시키는 데 유리할 수 있다. 또한, 소형화된 소자칩과 효과적으로 전기 신호를 교환할 수 있는 보다 작은 최소 선폭을 가지는 미세 패턴을 인쇄회로기판에 구현할 것이 요청되고 있다. 이러한 인쇄회로기판 기술의 일 예로서, 한국 공개특허 2012-0070075에 개시된 기술이 있다.
본 출원이 해결하고자 하는 과제는 소형화된 소자칩과 전기 신호를 효과적으로 교환할 수 있는 보다 작은 최소 선폭의 미세 패턴을 구비하는 내장 기판을 포함하는 인쇄회로기판의 구조를 제공한다.
일 측면에 따르는 인쇄회로기판은 캐비티를 구비하며 제1 최소 선폭을 가지는 회로 패턴층을 구비하는 제1 기판, 상기 캐비티 내부에 배치되며, 상기 제1 최소 선폭 보다 작은 제2 최소 선폭을 구비하는 회로 패턴층을 구비하는 제2 기판, 및 상기 제1 및 제2 기판 상에 배치되어 상기 제1 및 제2 기판을 서로 전기적으로 연결하는 브릿지 기판을 포함한다.
일 실시 예에 있어서, 상기 제2 기판 상에 배치되어, 상기 브릿지 기판을 통해 상기 제1 기판과 전기적으로 연결되는 소자칩을 더 포함할 수 있다.
일 실시 예에 있어서, 상기 브릿지 기판은 관통홀을 구비하며, 상기 관통홀 내부에 상기 소자칩이 배치될 수 있다.
일 실시 예에 있어서, 상기 관통홀에 인접한 상기 브릿지 기판 부분이 상기 제1 및 제2 기판을 동시에 커버하도록 배치될 수 있다.
일 실시 예에 있어서, 상기 브릿지 기판은 상기 제1 및 제2 기판의 경계 영역에 배치되는 복수의 파트를 포함할 수 있다.
일 실시 예에 있어서, 상기 제2 기판은 반도체 또는 세라믹 재질의 기판부, 및 상기 기판부에 배치되는 전도성 패턴을 포함할 수 있다. 상기 전도성 패턴은 상기 제1 기판과의 전기적 연결을 위한 제1 접속 패턴층 및 상기 제2 기판 상에 실장되는 소자칩과의 전기적 연결을 위한 제2 접속 패턴층을 포함할 수 있다.
일 실시 예에 있어서, 상기 제2 기판은 실리콘 또는 유리 재질인 상기 기판부 상에 배치되는 반도체 접적회로패턴을 포함할 수 있다.
본 발명의 실시 예에 따르면, 제1 기판의 캐비티 내에, 상대적으로 작은 최소 선폭의 회로 패턴층을 가지는 제2 기판이 내장되어 배치된다. 이때, 상기 제1 기판은 구리 도금층과 솔더 레지스트 패턴층을 포함하는 인쇄회로기판의 구성을 가지며, 상기 제2 기판은 집적회로 패턴층을 구비하는 반도체 또는 세라믹 재질의 집적회로기판의 구성을 가질 수 있다. 즉, 상기 제2 기판에 반도체 집적 회로 공정을 이용하여 상대적으로 미세 회로 패턴을 구현할 수 있다. 상기 제1 기판과 상기 제2 기판은 브릿지 기판에 의해 전기적으로 연결될 수 있다. 상기 브릿지 기판은 구리 도금층과 솔더 레지스트 패턴층을 포함하는 인쇄회로기판의 구성을 가질 수 있다.
한편, 다른 실시 예에 의하면, 상기 제2 기판 상에 소형화된 소자칩이 실장될 수 있다. 상기 소자칩은 상기 제2 기판 및 상기 브릿지 기판을 통해, 상기 제1 기판과 전기적으로 연결될 수 있다. 이때, 상기 제2 기판이 반도체 집적 회로 공정을 통해 형성되는 미세 회로 패턴을 구비함으로써, 상기 소형화된 소자칩을 구동하기 위해 요청되는 집적도가 높은 회로 패턴을 효과적으로 구현할 수 있다. 즉, 본 실시 예에서는, 상기 소형화된 소자칩의 입출력 패드에 대응되는 미세 선폭을 가지는 회로 패턴을 상기 제2 기판에 구현하고, 상기 제2 기판과 상기 제1 기판을 상기 브릿지 기판을 통해 연결함으로써, 상기 소형화된 소자칩과 전기 신호를 효과적으로 교환할 수 있는 인쇄회로기판 구조를 구현할 수 있다.
도 1은 본 발명의 일 실시 예에 따르는 인쇄회로기판을 개략적으로 나타내는 단면도이다.
도 2는 본 발명의 다른 실시 예에 따르는 인쇄회로기판을 개략적으로 나타내는 단면도이다.
도 3은 본 발명의 또다른 실시 예에 따르는 인쇄회로기판을 개략적으로 나타내는 단면도이다
도 4는 본 발명의 일 실시 예에 따르는 제1 기판을 개략적으로 나타내는 단면도이다.
도 5는 본 발명의 일 실시 예에 따르는 제2 기판을 개략적으로 나타내는 단면도이다.
도 6은 본 발명의 일 실시 예에 따르는 제1 및 제2 기판의 결합도를 나타낸다.
도 7은 본 발명의 일 실시 예에 따르는 브릿지 기판을 개략적으로 나타내는 단면도이다.
도 8은 본 발명의 일 실시 예에 따르는 제1 및 제2 기판의 결합 형태를 나타내는 평면도이다.
도 9는 본 발명의 일 실시 예에 따르는 제1 및 제2 기판과 브릿지 기판이 결합된 형태를 나타내는 평면도이다.
도 10은 본 발명의 다른 실시 예에 따르는 제1 및 제2 기판과 브릿지 기판이 결합된 형태를 나타내는 평면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다.
복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다. 또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 명세서에서 사용되는, 기판 또는 소자칩의 '상면' 또는 '하면'이라는 용어는 관찰자의 시점에서 관측되는 상대적인 개념이다. 따라서, 기판 또는 소자칩의 측면을 제외한 두 면 중 어느 한 면을 '상면' 또는 '하면'으로 지칭할 수 있으며, 이에 대응하여 나머지 한 면을 '하면' 또는 '상면'으로 지칭할 수 있다. 마찬가지로, 본 명세서에서, '상', '위' 또는 '하', '아래' 라는 개념도 마찬가지로 상대적인 개념으로 사용될 수 있다.
도 1은 본 발명의 일 실시 예에 따르는 인쇄회로기판을 개략적으로 나타내는 단면도이다. 도 1을 참조하면 인쇄회로기판(1)은 제1 기판(10), 제2 기판(20), 및 제1 기판(10)과 제2 기판(20)을 연결하는 브릿지 기판(30)을 포함한다. 일 실시 예에 있어서, 제1 기판(10) 및 브릿지 기판(30)은 구리 도금층과 솔더 레지스트 패턴층을 포함하는 인쇄회로기판의 구성을 가지며, 제2 기판(20)은 집적회로 패턴층을 구비하는 반도체 또는 세라믹 재질의 집적회로기판의 구성을 가질 수 있다. 구체적으로, 제2 기판(20)에는 공지의 반도체 공정 기술을 이용하여 형성되는 전도층 패턴이 배치될 수 있다. 상기 반도체 공정 기술은, 일 예로서, 전도층 또는 절연층의 형성 방법에 적용되는 화학기상증착법, 물리기상증착법, 원자층 증착법 등과 같은 진공 증착 방법을 포함할 수 있다. 또는, 상기 반도체 공정 기술은, 일 예로서, 전도층 또는 절연층의 패터닝 시에, 광감응성 레지스트 박막의 형성, 상기 광감응성 레지스트 박막의 노광 및 현상을 통한 마스크 패턴층의 형성, 및 상기 마스크 패턴층을 이용하여 상기 전도층 또는 상기 절연층을 식각하는 방법을 포함할 수 있다. 또는 상기 반도체 공정 기술은, 일 예로서, 전도층 패턴을 형성할 때, 컨택 패턴을 구비하는 절연층을 형성하고, 상기 컨택 패턴 내부를 상기 진공 증착 방법을 이용하여 전도층으로 채우는 방법을 포함할 수 있다. 상기 반도체 공정 기술을 이용하여, 제2 기판(20)에 5 μm 이하의 최소 선폭을 가지는 회로 패턴층을 구현할 수 있다.
몇몇 실시 예들에 있어서, 제2 기판(20)은 외부 접속 패드를 구비하는 소자 칩 또는 패키지의 형태를 가질 수 있다. 즉, 제2 기판(20)은 상기 접속 패드를 이용하여 제3 기판(30)을 경유하여, 제1 기판(10)과 전기적 신호를 교환할 수 있다면, 다양한 형태의 변형예가 가능하다.
도 1을 참조하면, 제1 기판(10)은 내부에 캐비티(10h)를 구비할 수 있다. 제2 기판(20)은 캐비티(10h) 내에 안착될 수 있다. 제2 기판(20)은 캐비티(10h) 내에 형성된 접착층(1010)에 의해 제1 기판(10)과 접합될 수 있다. 제1 기판(10)은 제1 최소 선폭을 가지는 회로 패턴층을 구비할 수 있다. 반면에, 제2 기판(20)은 상기 제1 최소 선폭보다 작은 제2 최소 선폭을 구비하는 회로 패턴층을 구비할 수 있다. 즉, 제2 기판(20)은 상술한 반도체 공정 기술을 이용하여, 제1 기판(10)보다 미세한 선폭의 회로 패턴을 구현할 수 있다.
브릿지 기판(30)은 제1 및 제2 기판(10, 20) 상에 배치될 수 있다. 일 실시 예에 따르면, 브릿지 기판(30)은 관통홀(30h)을 구비할 수 있다. 후술하는 도 8의 실시예에서와 같이, 브릿지 기판(30)은, 관통홀(30h)에 인접한 브릿지 기판(30)의 일 영역이 제1 및 제2 기판(10, 20)을 동시에 커버하도록 배치될 수 있다. 다른 실시 예에 따르면, 도 1의 브릿지 기판(30)은 도 9에서와 같이, 제1 및 제2 기판(10, 20)의 경계 영역에 배치되는 복수 파트(30a, 30b, 30c, 30d)를 포함하는 브릿지 기판(30')으로 구현될 수 있다. 이 경우, 브릿지 기판(30')은 도 9에서, 서로 마주 보는 한쌍의 브릿지 파트(30a, 30c) 또는 한쌍의 브릿지 파트(30b, 30d)일 수 있다. 또는 다르게는, 도 1의 브릿지 기판(30)은 도 9의 복수의 브릿지 파트 (30a, 30b, 30c, 30d) 중 어느 하나만으로 이루어질 수도 있다.
브릿지 기판(30)은 제1 접속 구조물(1020)을 통해 제1 기판(10)과 접속할 수 있으며, 제2 접속 구조물(1030)을 통해 제2 기판(20)과 접속할 수 있다. 제1 및 제2 접속 구조물(1020, 1030)은 일 예로서, 솔더볼, 금속볼, 전도성 페이스트, 및 전도성 범프 중에서 선택되는 적어도 하나를 포함할 수 있다. 구체적인 실시 예에서, 제1 접속 구조물(1020)은 제1 기판(10)의 상부 접속 패드층(10P1)과 브릿지 기판(30)의 제1 하부 브릿지 패드(30P1)를 전기적으로 서로 연결시킬 수 있다. 또한, 제2 접속 구조물(1030)은 제2 기판(20)의 제1 접속 패턴층(20P1)과 브릿지 기판(30)의 제2 하부 브릿지 패드(30P2)를 전기적으로 서로 연결시킬 수 있다.
제1 접속 구조물(1020) 및 제2 접속 구조물(1030)이 제1 및 제2 하부 브릿지 패드(30P1, 30P2) 및 내부 배선을 통해 전기적으로 연결됨으로써, 브릿지 기판(30)은 제1 및 제2 기판(10, 20)을 전기적으로 서로 연결시킬 수 있다.
도 1을 다시 참조하면, 제1 접속 구조물(1020)은 제1 높이(h1)를 구비하며, 제2 접속 구조물(1030)은 제2 높이(h2)를 구비할 수 있다. 이때, 제1 기판(10)의 상부 접속 패드층(10P1)의 상면과 제2 기판(20)의 제1 접속 패턴층(20P1)의 상면이 동일 평면 상에 배치되지 않음으로써, 제1 및 제2 높이(h1, h2)가 서로 다를 수 있다. 몇몇 다른 실시 예에서, 제1 기판(10)의 상부 접속 패드층(10P1)의 상면과 제2 기판(20)의 제1 접속 패턴층(20P1)의 상면이 동일 평면 상에 배치시키는 경우, 제1 및 제2 접속 구조물(1020, 1030)의 제1 및 제2 높이(h1, h2)가 동일할 수 있다.
제1 및 제2 기판(10, 20), 및 브릿지 기판(30)의 상세한 구조는 도 4 내지 도 10을 이용하여, 이하에서 설명하도록 한다.
도 2는 본 발명의 다른 실시 예에 따르는 인쇄회로기판을 개략적으로 나타내는 단면도이다. 도 2를 참조하면, 인쇄회로기판(2)은 인쇄회로기판(1)과 비교할 때, 제2 기판(20) 상에 실장되는 소자칩(40)을 추가로 포함한다. 일 실시 예에 있어서, 소자칩(40)은 브릿지 기판(30)의 관통홀(30h) 내에 배치될 수 있다.
소자칩(40)은 제2 기판(20)의 제2 접속 패턴층(20P2)과 접속할 수 있다. 소자칩(40)은 제2 접속 패턴층(20P2)에 대응되는 위치에 소자 접속 패턴층(40P1)을 구비할 수 있다. 제2 접속 패턴층(20P2)과 소자 접속 패턴층(40P1)은 일 예로서, 범프와 같은 제3 접속 구조물(1040)에 의해 접합될 수 있다. 이에 따라, 소자칩(40)은 제2 기판(20)과 전기적으로 연결될 수 있다. 한편, 소자칩(40)은 제2 기판(20)을 통해 제1 기판(10)과 전기적으로 연결될 수 있다. 제2 기판(20)의 배선은 제3 접속 구조물(1040)과 접속된 제2 접속 패턴층(20P2)을 제1 접속 패턴층(20P1)과 전기적으로 연결시킬 수 있다. 상술한 바와 같이, 제1 접속 패턴 패턴층(20P1)은 제2 접속 구조물(1030), 브릿지 기판(30)의 내부 배선 및 제1 접속 구조물(1020)을 경유하여, 제1 기판(10)의 상부 접속 패드층(10P1)과 연결될 수 있다. 결과적으로, 소자칩(40)은 제1 기판(10)과 전기적으로 연결될 수 있다.
상술한 바와 같이, 본 발명의 실시 예에 따르면, 제1 기판(10)의 캐비티(10h) 내에, 상대적으로 작은 최소 선폭의 회로 패턴층을 가지는 제2 기판(20)이 내장되어 배치된다. 이때, 상기 제1 기판(10)은 구리 도금층과 솔더 레지스트 패턴층을 포함하는 인쇄회로기판의 구성을 가지며, 제2 기판(20)은 집적회로 패턴층을 구비하는 반도체 또는 세라믹 재질의 집적회로기판의 구성을 가질 수 있다. 본 실시 예에서는 제2 기판(20)에 반도체 집적 회로 공정을 이용하여 상대적으로 미세 회로 패턴을 구현할 수 있다. 일 예로서, 제2 기판(20)에 형성된 미세 회로 패턴의 최소 선폭은 5 μm 이하일 수 있다. 제1 기판(10)과 제2 기판(20)은 브릿지 기판(30)에 의해 전기적으로 연결될 수 있다. 브릿지 기판(30)은 구리 도금층과 솔더 레지스트 패턴층을 포함하는 인쇄회로기판의 구성을 가질 수 있다.
한편, 다른 실시 예에 의하면, 제2 기판(20) 상에 소형화된 소자칩(40)이 실장될 수 있다. 소자칩(40)은 제2 기판(20) 및 브릿지 기판(30)을 통해, 제1 기판(10)과 전기적으로 연결될 수 있다. 이때, 제2 기판(20)이 반도체 집적 회로 공정을 통해 형성되는 미세 회로 패턴을 구비함으로써, 소형화된 소자칩(40)을 구동하기 위해 요청되는 집적도가 높은 회로 패턴을 효과적으로 구현할 수 있다. 즉, 본 실시 예에서는, 소형화된 소자칩(40)의 입출력 패드에 대응되는 미세 선폭을 가지는 회로 패턴을 제2 기판(20)에 구현하고, 제2 기판(20)과 제1 기판(10)을 브릿지 기판(30)을 통해 연결함으로써, 소형화된 소자칩(40)과 전기 신호를 효과적으로 교환할 수 있는 인쇄회로기판 구조를 구현할 수 있다.
도 3은 본 발명의 또다른 실시 예에 따르는 인쇄회로기판을 개략적으로 나타내는 단면도이다. 도 3을 참조하면, 인쇄회로기판(3)은 제1 기판(1)의 내부에 한쌍의 제2 기판(20)을 구비할 수 있다. 구체적으로, 한쌍의 제2 기판(20)은 제1 기판(1) 내에 형성되는 한쌍의 캐비티(10h) 내에 각각 내장될 수 있다. 제2 기판(20)은 각각 접착층(1010)에 의해 제1 기판(10)과 접합할 수 있다. 그리고, 한쌍의 제2 기판(20)에 형성된 제1 접속 패턴층(20P1)과 접속하는 동시에, 제1 기판(20)의 상면 및 하면에 각각 배치되는 접속 패드층(10P1)과 접속하는 한쌍의 브릿지 기판(30)이 배치될 수 있다.
또한, 도 3에 도시되지는 않았지만, 한쌍의 브릿지 기판(30)의 관통홀(30h) 내부에는 한쌍의 소자칩이 배치될 수 있다. 관통홀(30h) 내부에 배치되는 한쌍의 소자칩의 배치는 도 2와 관련하여 상술한 소자칩(40)의 배치와 실질적으로 동일할 수 있다.
도 4는 본 발명의 일 실시 예에 따르는 제1 기판을 개략적으로 나타내는 단면도이다. 도 4를 참조하면, 제1 기판(10)은 코어 절연층(110), 제1 회로 패턴층(120a, 120b), 제1 절연층(130a, 130b), 및 제2 회로 패턴층(140a, 140b)를 포함한다. 또한, 제1 기판(10)은 제1 절연층(130a)에 형성되어, 코어 절연층(110)을 선택적으로 노출시키는 캐비티(10h)를 구비할 수 있다.
구체적으로, 코어 절연층(110)은 폴리머 재질 또는 강화 섬유가 내장된 복합 재료로 이루어질 수 있다. 일 예로서, 코어 절연층(110)은 프리프레그, FR-4, 폴리이미드, 에폭시 레진 등을 포함할 수 있다.
코어 절연층(110) 상에는 제1 회로 패턴층(120a, 120b)이 배치될 수 있다. 제1 회로 패턴층(120a, 120b)는 구리 도금층일 수 있다. 구체적으로, 도 4에 도시되는 바와 같이, 코어 절연층(110)의 상면 및 하면 상에, 각각 대응하는 제1 회로 패턴층(120a, 120b)이 배치될 수 있다.
또한, 코어 절연층(110) 상에는 제1 회로 패턴층(120a, 120b)을 덮는 제1 절연층(130a, 130b)가 배치될 수 있다. 구체적으로, 도 4에 도시되는 바와 같이, 코어 절연층(110)의 상면 및 하면 상에, 각각 대응되는 제1 절연층(130a, 130b)이 배치될 수 있다.
제1 절연층(130a, 130b) 상에는 제2 회로 패턴층(140a, 140b)가 배치될 수 있다. 제2 회로 패턴층(140a, 140b)는 구리 도금층일 수 있다. 구체적으로, 도 3에 도시되는 바와 같이, 제1 절연층(130a, 130b) 상에 각각 제2 회로 패턴층(140a, 140b)가 배치될 수 있다.
한편, 제1 절연층(130a, 130b) 상에는 제2 회로 패턴층(140a, 140b)을 선택적으로 덮는 솔더 레지스트 패턴층(150a, 150b)이 배치될 수 있다. 솔더 레지스트 패턴층(150a, 150b)에 의해 노출되는 제2 회로 패턴층(140a, 140b)는 각각 외부와 접속을 위한 패드로서 기능할 수 있다.
또한, 제1 절연층(130a, 130b) 내부에는 비아(135a, 135b)가 배치될 수 있다. 비아(135a, 135b)는 코어 절연층(110)의 상부 및 하부에서 각각 제1 회로 패턴층(120a, 120b)와 제2 회로 패턴층(140a, 140b)를 전기적으로 연결할 수 있다.
일 실시 예에 있어서, 코어 절연층(110)의 상부에 배치되는 제2 회로 패턴층(140a)은 외부 접속을 위한 패드로서 기능하는 상부 접속 패드층(10P1)과 배선 역할을 수행하는 상부 배선 패턴(10C1)을 포함할 수 있다. 마찬가지로, 코어 절연층(110)의 하부에 배치되는 제2 회로 패턴층(140b)은 외부 접속을 위한 패드로서 기능하는 하부 접속 패드층(10P2)과 배선 역할을 수행하는 하부 배선 패턴(10C2)를 포함할 수 있다.
도 4를 다시 참조하면, 제1 기판(10)은 코어 절연층(110)의 상부에 배치되는 제1 절연층(130a)에 형성되어 코어 절연층(110)을 선택적으로 노출시키는 캐비티(10h)를 포함한다. 캐비티(10h) 내부의 코어 절연층(110) 상에는 접착층(1010)이 배치될 수 있다. 접착층(1010)은 제2 기판(20)과 코어 절연층(110)을 서로 접합시킬 수 있다.
도 5는 본 발명의 일 실시 예에 따르는 제2 기판을 개략적으로 나타내는 단면도이다. 도 5를 참조하면, 제2 기판(20)은 기판부(210) 및 기판부(210)에 배치되는 전도성 패턴(220)을 포함할 수 있다.
기판부(210)는 반도체 집적 공정이 가능한 물질을 포함할 수 있다. 일 실시 예로서, 기판부(210)는 반도체 또는 세라믹 재질로 이루어질 수 있다. 일 예로서, 기판부(210)는 실리콘 또는 유리 재질일 수 있다. 일 예로서, 기판부(210)는 실리콘 기판, 실리콘게르마늄 기판, 갈륨질화물 기판, 실리콘 산화물 기판, 유리 기판, 또는 석영 기판 일 수 있다.
전도성 패턴(220)은 상술한 반도체 공정 기술을 통해 형성된 전도성 물질층 패턴일 수 있다. 상기 전도성 물질층 패턴은 일 예로서, 구리, 텅스텐, 알루미늄, 텅스텐질화물, 텅스텐실리사이드, 티타늄, 탄탈륨, 티타늄질화물, 탄탈륨질화물, n형 또는 p형 도핑된 실리콘 등을 포함할 수 있다. 일 예로서, 전도성 패턴(220)은 5 μm 이하의 최소 선폭을 가질 수 있다.
전도성 패턴(220)은 브릿지 기판(30)과의 전기적 접속을 위한 제1 접속 패턴층(20P1), 소자칩(40)과의 전기적 접속을 위한 제2 접속 패턴층(20P2) 및 배선 패턴(20C)을 포함할 수 있다. 배선 패턴(20C)은 제1 및 제2 접속 패드층(20P1, 20P2)을 서로 전기적으로 연결시킬 수 있다.
도 6은 본 발명의 일 실시 예에 따르는 제1 및 제2 기판의 결합도를 나타낸다. 도 6을 참조하면, 제1 기판(10)의 캐비티(10h) 내에 제2 기판(20)이 배치될 수 있다. 제2 기판(20)은 접착층(1010)에 의해 제1 기판(10)의 코어 절연층(110)과 접합할 수 있다.
도 7은 본 발명의 일 실시 예에 따르는 브릿지 기판을 개략적으로 나타내는 단면도이다. 도 6을 참조하면, 브릿지 기판(30)은 코어 절연층(310), 코어 절연층(310)을 관통하여 형성되는 관통 비아(310t), 코어 절연층(310)의 하면 및 상면 상에 각각 배치되는 하부 회로 패턴층(320a) 및 상부 회로 패턴층(320b)를 포함한다. 또한, 브릿지 기판(30)은 코어 절연층(310)의 하면 및 상면 상에서 하부 및 상부 회로 패턴층(320a, 320b)를 각각 선택적으로 덮는 솔더 레지스트 패턴층(330a, 330b)를 포함할 수 있다. 솔더 레지스트 패턴층(330a, 330b)에 의해 각각 노출되는 하부 및 상부 회로 패턴층(320a, 320b)은 외부와의 접속을 위한 패드로 기능할 수 있다.
구체적으로, 하부 회로 패턴층(320a)은 제1 기판(10)과의 전기적 연결을 위한 제1 하부 브릿지 패드(30P1), 제2 기판(20)과의 전기적 연결을 위한 제2 하부 브릿지 패드(30P2), 및 배선으로 기능하는 하부 배선 패턴(30C1)을 포함할 수 있다. 마찬가지로, 상부 회로 패턴층(320b)는 외부와의 접속을 위한 상부 브릿지 패드(32P1) 및 배선으로 기능하는 상부 배선 패턴(32C1)을 포함할 수 있다. 일 실시 예에 있어서, 브릿지 기판(30)은 내부에 관통홀(30h)을 구비하는 인쇄회로기판의 구조를 가질 수 있다. 관통홀(30h) 내부에는, 도 2에 도시되는 것과 같이, 소자칩(40)이 배치될 수 있다. 소자칩(40)의 소자 접속 패턴층(40P1)이 관통홀(30h)에 의해 노출되는 제2 기판(20)의 제2 접속 패턴층(20P2)와 결합함으로써, 소자칩(40)과 제2 기판(20)이 전기적으로 연결될 수 있다.
한편, 도 7에는 구리 도금층과 솔더 레지스트 패턴을 구비하는 인쇄회로기판을 브릿지 기판의 일 실시 예로서 도시하지만, 본 발명의 사상은 반드시 도 7의 실시예에 한정되지 않는다. 즉, 브릿지 기판은 제1 기판(10)의 상부 접속 패드층(10P1) 및 제2 기판(20)의 제1 접속 패턴층(20P1)과 각각 접속하는 제1 브릿지 패드 및 제2 브릿지 패드를 구비하는 조건을 만족하는 한 다양한 변형예가 존재할 수 있다. 이때, 상기 제1 및 제2 브릿지 패턴은 내부 배선 패턴에 의해 전기적으로 연결될 수 있다.
도 8은 본 발명의 일 실시 예에 따르는 제1 및 제2 기판의 결합 형태를 나타내는 평면도이다. 도 9는 본 발명의 일 실시 예에 따르는 제1 및 제2 기판과 브릿지 기판이 결합된 형태를 나타내는 평면도이다.
도 8을 참조하면, 제1 기판(10)은 제1 길이(L1)와 제1 폭(W1)을 가질 수 있다. 제1 기판(10)은 캐비티(10h)을 구비할 수 있으며, 캐비티(10h) 내에 제2 기판(20)이 배치될 수 있다. 도 8의 평면도는 도 6의 단면도에 대응될 수 있다.
도 9를 참조하면, 도 8에 도시된 제1 및 제2 기판(10, 20) 상에 브릿지 기판(30)이 배치될 수 있다. 브릿지 기판(30)은 제2 길이(L2)와 제2 폭(W2)을 가질 수 있다. 브릿지 기판(30)은 관통홀(30h)을 구비할 수 있다. 관통홀(30h) 내부에 소자칩(미도시)이 배치될 수 있다. 일 예로서, 도 9의 평면도는 도 1의 단면도에 대응될 수 있다.
도 9를 참조하면, 브릿지 기판(30)은, 관통홀(30h)에 인접한 브릿지 기판(30)의 일 영역이 제1 및 제2 기판(10, 20)을 동시에 커버하도록 배치될 수 있다. 일 실시 예에서, 브릿지 기판(30)은 제2 기판(20)의 테두리 영역을 모두 커버하도록 배치될 수 있다. 일 실시 예에서, 브릿지 기판(30)의 길이(L2) 및 폭(W2)은 제1 기판(10)의 길이(L1) 및 폭(W1)보다 작을 수 있다.
도 10은 본 발명의 다른 실시 예에 따르는 제1 및 제2 기판과 브릿지 기판이 결합된 형태를 나타내는 평면도이다. 도 10을 참조하면, 브릿지 기판(30')은 상기 제1 및 제2 기판의 경계 영역에 배치되는 복수의 브릿지 파트(30a, 30b, 30c, 30d)를 포함할 수 있다. 다른 예로서, 브릿지 기판은 서로 마주 보는 한쌍의 브릿지 파트(30a, 30c) 또는 한쌍의 브릿지 파트(30b, 30d)만으로 이루어질 수 있다. 또다른 예로서, 브릿지 기판은 복수의 브릿지 파트 (30a, 30b, 30c, 30d) 중 어느 하나만으로 이루어질 수도 있다. 이와 같이, 브릿지 기판은 제1 및 제2 기판(10, 20)을 전기적으로 연결시키는 기능을 수행하는 한, 다양한 변형례가 존재할 수 있다.
상술한 바와 같이, 본 발명의 실시 예에 따르면, 제1 기판의 캐비티 내에, 상대적으로 작은 최소 선폭의 회로 패턴층을 가지는 제2 기판이 내장되어 배치된다. 이때, 상기 제1 기판은 구리 도금층과 솔더 레지스트 패턴층을 포함하는 인쇄회로기판의 구성을 가지며, 상기 제2 기판은 집적회로 패턴층을 구비하는 반도체 또는 세라믹 재질의 집적회로기판의 구성을 가질 수 있다. 상기 제2 기판에 반도체 집적 회로 공정을 이용하여 상대적으로 미세 회로 패턴을 구현할 수 있다. 상기 제1 기판과 상기 제2 기판은 브릿지 기판에 의해 전기적으로 연결될 수 있다. 상기 브릿지 기판은 구리 도금층과 솔더 레지스트 패턴층을 포함하는 인쇄회로기판의 구성을 가질 수 있다.
한편, 다른 실시 예에 의하면, 상기 제2 기판 상에 소형화된 소자칩이 실장될 수 있다. 상기 소자칩은 상기 제2 기판 및 상기 브릿지 기판을 통해, 상기 제1 기판과 전기적으로 연결될 수 있다. 이때, 상기 제2 기판이 반도체 집적 회로 공정을 통해 형성되는 미세 회로 패턴을 구비함으로써, 상기 소형화된 소자칩을 구동하기 위해 요청되는 집적도가 높은 회로 패턴을 효과적으로 구현할 수 있다. 즉, 본 실시 예에서는, 상기 소형화된 소자칩의 입출력 패드에 대응되는 미세 선폭을 가지는 회로 패턴을 상기 제2 기판에 구현하고, 상기 제2 기판과 상기 제1 기판을 상기 브릿지 기판을 통해 연결함으로써, 상기 소형화된 소자칩과 전기 신호를 효과적으로 교환할 수 있는 인쇄회로기판 구조를 구현할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1 2: 인쇄회로기판,
10: 제1 기판, 10h: 캐비티, 10P1: 상부 접속 패드층, 10C1: 상부 배선 패턴, 10P2: 하부 접속 패드층, 10C2: 하부 배선 패턴,
20: 제2 기판, 30: 브릿지 기판,
110: 코어 절연층, 110t: 관통 비아,
120a 120b: 제1 회로 패턴층,
130a 130b: 제1 절연층, 135a 135b: 비아,
140a 140b: 제2 회로 패턴층,
210: 코어 절연층, 220: 회로 패턴층,
20P1: 제1 접속 패턴층, 20C: 배선 패턴, 20P2: 제2 접속 패턴층,
310: 코어 절연층, 310t: 관통 비아,
320a: 하부 회로 패턴층, 320b: 상부 회로 패턴층,
30P1: 제1 하부 브릿지 패드, 30C1: 하부 배선 패턴, 30P2: 제2 하부 브릿지 패드
32P1: 상부 브릿지 패드, 32C1: 상부 배선 패턴,
1010: 접착층, 1020: 제1 접속 구조물, 1030: 제2 접속 구조물.

Claims (20)

  1. 캐비티를 구비하며, 제1 최소 선폭을 가지는 회로 패턴층을 구비하는 제1 기판;
    상기 캐비티 내부에 배치되며, 상기 제1 최소 선폭 보다 작은 제2 최소 선폭을 구비하는 회로 패턴층을 구비하는 제2 기판; 및
    상기 제1 및 제2 기판 상에 배치되어, 상기 제1 및 제2 기판을 서로 전기적으로 연결하는 브릿지 기판을 포함하는
    인쇄회로기판.
  2. 제1 항에 있어서,
    상기 제2 기판 상에 배치되어, 상기 브릿지 기판을 통해 상기 제1 기판과 전기적으로 연결되는 소자칩을 더 포함하는
    인쇄회로기판.
  3. 제2 항에 있어서,
    상기 브릿지 기판은 관통홀을 구비하며,
    상기 관통홀 내부에 상기 소자칩이 배치되는
    인쇄회로기판.
  4. 제3 항에 있어서,
    상기 관통홀에 인접한 상기 브릿지 기판의 일 영역이 상기 제1 및 제2 기판을 동시에 커버하도록 배치되는
    인쇄회로기판.
  5. 제2 항에 있어서,
    상기 브릿지 기판은 상기 제1 및 제2 기판의 경계 영역에 배치되는 복수의 브릿지 파트를 포함하는
    인쇄회로기판.
  6. 제1 항에 있어서,
    상기 제1 기판은
    코어 절연층;
    상기 코어 절연층 상에 배치되고 구리 도금층으로 이루어지는 제1 회로 패턴층;
    상기 코어 절연층 상에서 상기 제1 회로 패턴층을 덮는 제1 절연층; 및
    상기 제1 절연층 상에 배치되고 구리 도금층으로 이루어지는 제2 회로 패턴층을 포함하되,
    상기 캐비티는 상기 제1 절연층에 형성되어 상기 코어 절연층을 선택적으로 노출시키는
    인쇄회로기판.
  7. 제6 상에 있어서,
    상기 제1 절연층 상에서 상기 제2 회로 패턴층을 선택적으로 덮는 솔더 레지스트 패턴층을 더 포함하되,
    상기 솔더 레지스트 패턴층에 의해 노출되는 상기 제2 회로 패턴층은 외부와의 접속을 위한 패드로서 기능하는
    인쇄회로기판.
  8. 제1 항에 있어서,
    상기 제2 기판은
    반도체 또는 세라믹 재질의 기판부; 및
    상기 기판부에 배치되는 전도성 패턴을 포함하고,
    상기 전도성 패턴은 상기 제1 기판과의 전기적 연결을 위한 제1 접속 패턴층 및 상기 제2 기판 상에 실장되는 소자칩과의 전기적 연결을 위한 제2 접속 패턴층을 포함하는
    인쇄회로기판.
  9. 제8 항에 있어서,
    상기 제2 기판은
    실리콘 또는 유리 재질인 상기 기판부 상에 배치되는 반도체 접적회로패턴을 포함하는
    인쇄회로기판.
  10. 제1 항에 있어서,
    상기 브릿지 기판은
    상기 제1 기판의 접속 패드층 및 상기 제2 기판의 접속 패턴층과 각각 접속하는 제1 브릿지 패드 및 제2 브릿지 패드; 및
    상기 제1 및 제2 브릿지 패드를 전기적으로 연결하는 배선 패턴을 포함하는
    인쇄회로기판.
  11. 제10 항에 있어서,
    상기 브릿지 기판은, 상기 제1 및 제2 브릿지 패드 상에 배치되는 제1 및 제2 접속 구조물에 의해 상기 제1 및 제2 기판의 접속 패드층 및 접속 패턴층과 각각 연결되는
    인쇄회로기판.
  12. 제11 항에 있어서,
    상기 제1 및 제2 접속 구조물은
    솔더볼, 금속볼, 전도성 페이스트, 및 전도성 범프 중에서 선택되는 적어도 하나를 포함하는
    인쇄회로기판.
  13. 제11 항에 있어서,
    상기 제1 기판의 접속 패드층 및 상기 제2 기판의 접속 패턴층의 상면은 동일한 평면에 위치하며,
    상기 제1 및 제2 접속 구조물은 동일한 높이를 가지는
    인쇄회로기판.
  14. 제11 항에 있어서,
    상기 제1 기판의 접속 패드층 및 상기 제2 기판의 접속 패턴층의 상면은 서로 다른 평면에 위치하며,
    상기 제1 및 제2 접속 구조물은 서로 다른 높이를 가지는
    인쇄회로기판.
  15. 제1 항에 있어서,
    상기 브릿지 기판은
    코어 절연층;
    상기 코어 절연층의 상면 및 하면에 배치되는 회로 패턴층; 및
    상기 코어 절연층의 상면 및 하면 상에서 상기 회로 패턴층을 선택적으로 덮는 솔더 레지스트 패턴층을 포함하되,
    상기 상면 및 하면 중 어느 한면 상에서, 상기 솔더 레지스트 패턴층에 의해 노출되는 상기 회로 패턴층은 상기 제1 및 제2 기판과 전기적으로 연결되는 제1 및 제2 브릿지 패드로 기능하는
    인쇄회로기판.
  16. 제1 항에 있어서,
    상기 제2 최소 선폭은 5 μm 이하인
    인쇄회로기판.
  17. 제1 항에 있어서,
    상기 캐비티 내에서 상기 제1 및 제2 기판을 서로 접합시키는 접착층을 더 포함하는
    인쇄회로기판.
  18. 제1 항에 있어서,
    상기 제1 기판 및 상기 브릿지 기판은 구리 도금층 및 솔더 레지스트 패턴층을 포함하는 인쇄회로기판이며,
    상기 제2 기판은 최소 선폭 5 μm 이하의 집적회로 패턴층을 구비하는 반도체 또는 세라믹 재질의 집적회로기판인
    인쇄회로기판.
  19. 제1 항에 있어서,
    상기 제2 기판은 소자 칩 또는 패키지의 형태를 가지는
    인쇄회로기판.
  20. 제1 항에 있어서,
    상기 제1 기판은
    코어 절연층; 상기 코어 절연층의 상면 및 하면에 배치되는 한 쌍의 제1 회로 패턴층; 상기 코어 절연층의 상면 및 하면 상에서 상기 한 쌍의 제1 회로 패턴층을 각각 덮는 한 쌍의 제1 절연층; 및 상기 한 쌍의 제1 절연층 상에 각각 배치되는 한 쌍의 제2 회로 패턴층을 포함하고,
    상기 캐비티는 상기 한 쌍의 제1 절연층에 각각 형성되어 상기 코어 절연층을 선택적으로 노출시키며,
    상기 제2 기판은 상기 코어 절연층의 상면 및 하면 상의 상기 캐비티 내부에 각각 배치되며,
    상기 브릿지 기판은 상기 코어 절연층의 상면 및 하면 상에서, 상기 제1 기판과 상기 제2 기판을 각각 전기적으로 연결하는
    인쇄회로기판.
KR1020180032925A 2018-03-21 2018-03-21 브릿지 기판을 포함하는 인쇄회로기판 KR102101712B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020180032925A KR102101712B1 (ko) 2018-03-21 2018-03-21 브릿지 기판을 포함하는 인쇄회로기판

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180032925A KR102101712B1 (ko) 2018-03-21 2018-03-21 브릿지 기판을 포함하는 인쇄회로기판

Publications (2)

Publication Number Publication Date
KR20190110901A true KR20190110901A (ko) 2019-10-01
KR102101712B1 KR102101712B1 (ko) 2020-04-21

Family

ID=68207965

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180032925A KR102101712B1 (ko) 2018-03-21 2018-03-21 브릿지 기판을 포함하는 인쇄회로기판

Country Status (1)

Country Link
KR (1) KR102101712B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112768422A (zh) * 2019-11-06 2021-05-07 欣兴电子股份有限公司 芯片封装结构及其制作方法
WO2021261940A1 (ko) * 2020-06-24 2021-12-30 주식회사 심텍 단차가 있는 캐비티 기판을 이용하는 적층 패키지 및 이의 제조 방법
WO2023172051A1 (ko) * 2022-03-08 2023-09-14 삼성전자주식회사 브릿지 인쇄회로기판을 포함하는 전자 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0730055A (ja) * 1993-06-24 1995-01-31 Toppan Printing Co Ltd マルチチップモジュール実装型プリント配線板
US20160379959A1 (en) * 2015-03-30 2016-12-29 Qualcomm Incorporated Cavity bridge connection for die split architecture
KR20170111677A (ko) * 2016-03-29 2017-10-12 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR20180044905A (ko) * 2015-08-21 2018-05-03 퀄컴 인코포레이티드 리소-에칭가능 층에 브리지를 포함하는 통합 디바이스 패키지

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0730055A (ja) * 1993-06-24 1995-01-31 Toppan Printing Co Ltd マルチチップモジュール実装型プリント配線板
US20160379959A1 (en) * 2015-03-30 2016-12-29 Qualcomm Incorporated Cavity bridge connection for die split architecture
KR20180044905A (ko) * 2015-08-21 2018-05-03 퀄컴 인코포레이티드 리소-에칭가능 층에 브리지를 포함하는 통합 디바이스 패키지
KR20170111677A (ko) * 2016-03-29 2017-10-12 삼성전기주식회사 인쇄회로기판 및 그 제조방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112768422A (zh) * 2019-11-06 2021-05-07 欣兴电子股份有限公司 芯片封装结构及其制作方法
CN112768422B (zh) * 2019-11-06 2024-03-22 欣兴电子股份有限公司 芯片封装结构及其制作方法
WO2021261940A1 (ko) * 2020-06-24 2021-12-30 주식회사 심텍 단차가 있는 캐비티 기판을 이용하는 적층 패키지 및 이의 제조 방법
WO2023172051A1 (ko) * 2022-03-08 2023-09-14 삼성전자주식회사 브릿지 인쇄회로기판을 포함하는 전자 장치

Also Published As

Publication number Publication date
KR102101712B1 (ko) 2020-04-21

Similar Documents

Publication Publication Date Title
US9716075B2 (en) Semiconductor chip assembly and method for making same
WO2004006331A1 (ja) 多層配線回路モジュール及びその製造方法
US8274148B2 (en) Semiconductor module
CN104103596A (zh) 包括玻璃焊接掩模层的集成电路封装组件
JP4902558B2 (ja) 半導体モジュールの製造方法
KR20080046558A (ko) 전자 부품 및 그 제조 방법
US9324580B2 (en) Process for fabricating a circuit substrate
KR102101712B1 (ko) 브릿지 기판을 포함하는 인쇄회로기판
US20100078813A1 (en) Semiconductor module and method for manufacturing the semiconductor module
JP4588091B2 (ja) 半導体モジュールの製造方法
TW201707178A (zh) 用於修復裝置翹曲的方法和結構
TWI621194B (zh) 測試介面板組件
US9543277B1 (en) Wafer level packages with mechanically decoupled fan-in and fan-out areas
JP2007096337A (ja) 半導体搭載用配線基板、半導体パッケージ、及びその製造方法
JP4806468B2 (ja) 半導体モジュール
KR20180021955A (ko) 수직 적층된 칩들을 포함하는 팬 아웃 패키지 및 제조 방법
US9111820B2 (en) Embedded package and method for manufacturing the same
JP7192523B2 (ja) 半導体パッケージ及び電子装置
CN111463189B (zh) 基于***级封装的柔性装置及其制造方法
JP4429281B2 (ja) 半導体搭載用配線基板の製造方法
JP2009158751A (ja) 素子搭載用基板およびその製造方法、半導体モジュールおよびその製造方法、ならびに携帯機器
JP2011082447A (ja) 素子搭載用基板、半導体モジュールおよび携帯機器
US20090179326A1 (en) Semiconductor device package
CN116130456A (zh) 一种芯片高密度互连封装结构及其制作方法
KR20080058985A (ko) 반도체 패키지 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right