KR20190107159A - 유전체 컨택트 에칭 - Google Patents

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KR20190107159A
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Abstract

플라즈마 프로세싱 챔버 내 반도체 디바이스 형성 방법이 제공된다. 원자 층 에칭은 SiN에 대해 SiO를 선택적으로 에칭하고, 플루오르화된 폴리머를 증착한다. 플루오르화된 폴리머 층은 스트립핑되고, 플라즈마 프로세싱 챔버 내로 산소를 포함하는 스트리핑 가스를 흘리는 단계, 스트리핑 가스로부터 플라즈마를 형성하는 단계, 및 스트리핑 가스의 흐름을 중단하는 단계를 포함한다. SiN 층은 SiO 및 SiGe 및 Si에 대해 선택적으로 에칭된다.

Description

유전체 컨택트 에칭
관련 출원의 교차 참조
본 출원은 2017년 2월 6일자로 출원된 미국 출원 제 15/425,901 호의 우선권을 주장하며, 그리고 이 미국 출원은 모든 목적을 위해 본 명세서에 참조로서 통합된다.
본 개시는 반도체 웨이퍼 상에 반도체 디바이스들을 형성하는 방법과 관련된다. 보다 구체적으로, 본 개시는 핀 트랜지스터들과 관련된다.
반도체 디바이스들을 형성함에 있어, 핀펫 (FinFET) 제작 및 에피택시 (epitaxiy) 가 핀 트랜지스터들을 제공하는데 이용될 수도 있다.
전술한 것을 달성하고, 본 개시의 목적에 따라 플라즈마 프로세싱 챔버 내 반도체 디바이스 형성 방법이 제공된다. 원자 층 에칭은 SiN에 대해 SiO를 선택적으로 에칭하고, 플루오르화된 폴리머를 증착한다. 플루오르화된 폴리머 층은 스트립핑되고, 플라즈마 프로세싱 챔버 내로 산소를 포함하는 스트리핑 가스를 흘리는 단계, 스트리핑 가스로부터 플라즈마를 형성하는 단계, 및 스트리핑 가스의 흐름을 중단하는 단계를 포함한다. SiN 층은 SiO 및 SiGe 및 Si에 대해 선택적으로 에칭된다.
본 개시의 이들 및 다른 특징들은 아래의 상세한 기술에서 그리고 다음의 도면들과 함께 보다 상세하게 기술될 것이다.
본 개시는 한정으로서가 아니라, 예로서 유사한 참조 번호들이 유사한 엘리먼트들을 지칭하는 첨부된 도면들의 도면들에 예시된다.
도 1은 일 실시예의 고레벨 (high level) 흐름도이다.
도 2는 플루오르화된 폴리머 증착 페이즈의 보다 상세한 흐름도이다.
도 3은 활성화 페이즈의 보다 상세한 흐름도이다.
도 4a 내지 도 4f는 일 실시예에 따라 프로세싱된 스트럭쳐의 개략적인 단면도이다.
도 5는 일 실시예에서 이용될 수도 있는 플라즈마 프로세싱 챔버의 개략도이다.
도 6은 일 실시예를 실시하는데 이용될 수도 있는 컴퓨터 시스템의 개략도이다.
도 7은 산소 스트립핑 프로세스의 보다 상세한 흐름도이다.
도 8은 SiN 에칭 프로세스의 보다 상세한 흐름도이다.
이제, 본 개시는 첨부된 도면들에서 예시되는 것과 같은 몇몇의 바람직한 실시예들을 참조하여 상세하게 기술될 것이다. 후술에서, 본 개시의 철저한 이해를 제공하기 위해 복수의 특정 세부 사항들이 제시된다. 그러나, 통상의 기술자에게, 본 개시는 이러한 구체적인 세부사항들의 일부 또는 전부가 없이 실시될 수도 있다는 것이 자명할 것이다. 다른 예에서, 본 개시를 불필요하게 모호하게 하지 않도록 하기 위해 주지된 프로세스 단계들 및/또는 스트럭쳐들은 상세하게 기술되지 않았다.
도 1은 일 실시예의 고레벨 흐름도이다. 이러한 실시예에서, 에피택셜 성장을 갖는 핀펫 스트럭쳐와 같은 스트럭쳐를 가진 기판이 플라즈마 프로세싱 챔버 내에 배치된다 (단계 104). SiO의 순환적인 원자 층 에칭이 제공된다 (단계 108). 원자 층 에칭 프로세스의 사이클 각각은 플루오르화된 폴리머 증착 페이즈 (단계 112) 및 활성화 페이즈 (단계 116) 를 포함한다. 원치않는 플루오르화된 폴리머는 산소 스트립을 이용하여 스트립핑된다 (단계 120). SiN 층은 선택적으로 에칭된다 (단계 124). 스트럭쳐를 가진 기판은 플라즈마 프로세싱 챔버로부터 제거된다 (단계 128). 도 2는 플루오르화된 폴리머 증착 페이즈 (단계 112) 의 보다 상세한 흐름도이다. 플루오르화된 폴리머 증착 가스는 플라즈마 프로세싱 챔버 내로 흐른다 (단계 204). 플루오르화된 폴리머 증착 가스는 스트럭쳐 상에 플루오르화탄소 폴리머를 증착하는 플라즈마로 형성된다 (단계 208). 플루오르화된 폴리머 증착 가스의 흐름이 중단된다 (단계 212). 도 3은 활성화 페이즈 (단계 116) 의 보다 상세한 흐름도이다. 활성화 가스는 플라즈마 프로세싱 챔버 내로 흐르고, 여기서 활성화 가스는 불활성 충격 가스를 포함한다 (단계 304). 활성화 가스는 SiN에 대해 SiO가 선택적으로 에칭되게 하는 플루오르화된 폴리머 내 탄소 및 플로오르를 활성화하는 플라즈마로 형성된다 (단계 308). 활성화 가스의 흐름은 중단된다 (단계 312).
예시
일 예에서, 스트럭쳐를 가진 기판이 플라즈마 프로세싱 챔버 내에 배치된다 (단계 104). 도 4a는 핀펫 스트럭쳐 (420) 를 갖는 유전체 층 (418) 아래 실리콘 층 (408) 아래 기판 (404) 을 가진 스트럭쳐 (400) 의 개략적인 단면도이다. 핀펫 스트럭쳐 (420) 는 SiGe 또는 Si 또는 이것들의 조합이다. 명세서 및 청구범위에서, SiGe 또는 Si는 도핑된 SiGe 또는 Si 그리고 도핑되지 않은 SiGe 또는 Si를 포함한다. 핀펫 스트럭쳐 (420) 의 상부는 에피택시를 이용하여 확대되었다. SiN의 코팅된 에칭 정지 층 (424) 은 핀펫 스트럭쳐 (420) 의 확대된 상부 주위에 컨포멀하게 증착되었다. 하드마스크 (428) 는 유전체 층 (418) 위에 형성된다.
도 5는 일 실시예에서 이용될 수도 있는 플라즈마 프로세싱 챔버의 개략도이다. 하나 이상의 실시예들에서, 플라즈마 프로세싱 챔버 (500) 는 챔버 벽 (550) 에 의해 둘러싸인, 프로세싱 챔버 (549) 내의, 가스 유입구 및 ESC (electrostatic chuck) (508) 를 제공하는 가스 분배 플레이트 (506) 를 포함한다. 프로세싱 챔버 (549) 내에서, 기판 (404) 은 ESC (508) 의 상부에 위치된다. ESC (508) 는 ESC 소스 (548) 로부터 바이어스를 제공할 수도 있다. 가스 소스 (510) 는 분배 플레이트 (506) 를 통해 플라즈마 프로세싱 챔버 (549) 에 연결된다. 가스 소스 (510) 는 복수의 가스 소스들을 포함한다. ESC 온도 제어기 (551) 는 ESC (508) 에 연결되고, ESC (508) 의 온도 제어를 제공한다. 이러한 예에서, 제 1 연결부 (513) 는 ESC (508) 의 내부 영역을 가열하기 위해 내부 가열기 (511) 에 전력을 제공하고, 제 2 연결부 (514) 는 ESC (508) 의 외부 영역을 가열하기 위해 외부 가열기 (512) 에 전력을 제공한다. RF 소스 (530) 는 하부 전극 (534) 에 RF 전력을 제공한다. 상부 전극은, 이 실시예에서, 가스 분배 플레이트 (506) 이고 전기적으로 접지된다. 바람직한 실시예에서, 2 MHz, 60 MHz, 및 27 MHz 전력 소스들은 RF 소스 (530) 및 ESC 소스 (548) 를 구성한다. 이러한 실시예에서, 하나의 생성기가 각각의 주파수를 위해 제공된다. 다른 실시예들에서, 생성기들은 별도의 RF 소스들 내에 있을 수도 있고, 또는 별도의 RF 생성기들이 상이한 전극들에 연결될 수도 있다. 예를 들어, 상부 전극은 상이한 RF 소스들에 연결된 내부 및 외부 전극들을 가질 수도 있다. 제어기 (535) 는 RF 소스 (530), ESC 소스 (548), 배기 펌프 (520), 및 에칭 가스 소스 (510) 에 제어 가능하게 연결된다. 이러한 플라즈마 프로세싱 챔버의 예는 캘리포니아 (CA), 프리몬트의 램 리서치 코퍼레이션 (Lam Research Corporation) 에 의해 제조된 Exelan FlexTM 에칭 시스템이다. 프로세스 챔버는 CCP (capacitive coupled plasma) 반응기 또는 ICP (inductive coupled plasma) 반응기일 수 있다.
도 6은 실시예들에서 이용되는 제어기 (535) 를 구현하기 위해 적합한 컴퓨터 시스템 (600) 을 도시하는 고레벨 블록도이다. 컴퓨터 시스템은 집적 회로, 인쇄 회로 기판 (printed circuit board), 및 소형 핸드 헬드 디바이스 (small handheld device) 로부터 대형 슈퍼 컴퓨터까지 이르는 다양한 물리적 형태들을 가질 수도 있다. 컴퓨터 시스템 (600) 은 하나 이상의 프로세서들 (602) 을 포함하며, (그래픽스, 텍스트, 및 다른 데이터를 디스플레이하기 위한) 전자 디스플레이 디바이스 (604), 메인 메모리 (606) (예를 들어, RAM (random access memory)), 저장 디바이스 (608) (예를 들어, 하드 디스크 드라이브), 이동식 저장 디바이스 (610) (예를 들어, 광 디스크 드라이브), 사용자 인터페이스 디바이스들 (612) (예를 들어, 키보드들, 터치 스크린들, 키패드들, 마우스들 또는 다른 포인팅 디바이스 등) 및 통신 인터페이스 (614) (예를 들어, 무선 네트워크 인터페이스) 를 더 포함할 수 있다. 통신 인터페이스 (614) 는 소프트웨어 및 데이터가 링크를 통해 컴퓨터 시스템 (600) 과 외부 디바이스들 사이에서 전송되게 한다. 시스템은 또한 전술한 디바이스들/모듈들이 연결되는 통신 인프라 스트럭쳐 (616) (예를 들어, 통신 버스, 크로스 오버 바, 또는 네트워크) 를 포함할 수도 있다.
통신 인터페이스 (614) 를 통해 전송되는 정보는 신호들을 반송하고 유선 또는 케이블, 광 섬유들, 전화선, 셀룰러 폰 링크, 무선 주파수 링크, 및/또는 다른 통신 채널들을 이용하여 구현될 수도 있는 통신 링크를 통해 통신 인터페이스 (614) 에 의해 수신될 수 있는 전자, 전자기, 광학 또는 다른 신호들과 같은 신호들의 형태일 수도 있다. 이러한 통신 인터페이스를 사용하여, 전술한 방법 단계들을 수행하는 과정에서 하나 이상의 프로세서들 (602) 은 네트워크로부터 정보를 수신할 수도 있거나, 네트워크로 정보를 출력할 수도 있다는 것이 이해된다. 나아가, 방법 실시예들은 프로세서들 상에서 단독으로 실행될 수도 있거나, 프로세싱의 일부를 공유하는 원격 프로세서들과 함께 인터넷과 같은 네트워크를 통해 실행될 수도 있다.
"비-일시적 컴퓨터 판독 가능 매체 (non-transient computer readable medium)"라는 용어는 메인 메모리, 보조 메모리, 이동식 저장 디바이스, 및 저장 디바이스들, 예컨대 하드디스크들, 플래시 메모리, 디스크 드라이브 메모리, CD-ROM, 및 다른 형태의 영구적인 메모리 (persistent memory) 를 지칭하는데 일반적으로 이용되고, 반송파들 또는 신호들과 같은 일시적인 대상을 포함하도록 해석되어서는 아니된다. 컴퓨터 코드의 예들은 컴파일러에 의해 생성된 것과 같은 기계적 코드 (machine code), 해석기를 이용하여 컴퓨터에 의해 실행되는 고레벨 코드 (higher level code) 를 포함하는 파일들을 포함한다. 컴퓨터 판독 가능 매체는 또한 반송파에 포함되고 프로세서에 의해 실행 가능한 일련의 인스트럭션들을 나타내는 컴퓨터 데이터 신호에 의해 전송되는 컴퓨터 코드일 수도 있다.
기판 (404) 을 가진 스트럭쳐 (400) 이 플라즈마 프로세싱 챔버 (549) 내로 배치된 후, 순환적인 원자 층 에칭이 제공된다 (단계 108). 원자 층 에칭 프로세스의 사이클 각각은 플루오르화된 폴리머 증착 페이즈 (단계 112) 및 활성화 페이즈 (단계 116) 를 포함한다. 도 2는 플루오르화된 폴리머 증착 페이즈 (단계 112) 의 보다 상세한 흐름도이다. 플루오르화된 폴리머 증착 가스는 플라즈마 프로세싱 챔버 내로 흐른다 (단계 204). 이러한 실시예에서, 플로오르화된 폴리머 증착 가스를 흘리는 단계는 1 내지 20 sccm의 C4F6, 1 내지 520 sccm의 O2, 10 내지 300 sccm의 CO, 및 100 내지 1000 sccm의 Ar 를 흘린다. 플루오르화된 폴리머 증착 가스는 스트럭쳐 상에 플루오르화탄소 폴리머를 증착하는 플라즈마로 형성된다 (단계 208). RF 전력은 0 내지 200 와트 (Watts) 사이의 전력으로 60 MHz 및/또는 27 MHz에서 제공되고, 플라즈마로 증착 가스를 변환하도록 제공된다. 플루오르화된 폴리머 증착 가스의 흐름은 1 내지 15 초 (seconds) 후에 중단된다 (단계 212). 다른 플루오르화탄소들이 증착 가스들로서 이용될 수 있다.
도 4b는 플루오르화된 폴리머 증착 페이즈가 완료된 후 스트럭쳐 (400) 의 개략적인 단면도이다. 플루오르화된 폴리머 (432) 의 박형 (thin) 컨포멀한 층 또는 코팅이 스트럭쳐 (400) 상에 증착된다. 플루오르화된 폴리머 (432) 의 코팅은 스케일에 맞게 도시되지 않고, 이해를 보다 용이하게 하도록 두껍게 도시된다.
도 3은 활성화 페이즈 (단계 116) 의 보다 상세한 흐름도이다. 활성화 가스는 플라즈마 프로세싱 챔버 내로 흐르고, 여기서 활성화 가스는 불활성 충격 가스를 포함한다 (단계 304). 이러한 예에서, 활성화 가스는 100 내지 1000 sccm의 Ar만 포함한다. 이러한 예에서, 활성화 가스는 수소 프리다. 활성화 가스는 SiN, SiGe, Si, 및 도핑된 Si에 대해 SiO가 선택적으로 에칭되게 하는 플루오르화된 폴리머 내 탄소 및 플루오르를 활성화하는 플라즈마로 형성된다. 이러한 예에서, 300 내지 400 와트 (Watts) 의 RF 전력이 60 MHz에서 제공되고, 30 내지 300 와트 (Watts) 의 RF 전력이 27 MHz에서 제공된다. 활성화 가스의 흐름은 몇 초 후에 중단된다 (단계 312).
도 4c는 활성화 페이즈가 완료된 후 스트럭쳐 (400) 의 개략적인 단면도이다. 불활성 충격 가스로부터 생성된 플라즈마는 SiN에 대해 유전체 층 (418) 의 일부가 에칭되게 하는 플루오르화된 폴리머 내 탄소 및 플루오르를 활성화한다. 유전체 층 (418) 의 층이 에칭된 것 (etch away) 으로 도시된다.
순환적인 프로세스는 여러 번 반복된다. 이러한 예에서, 프로세스는 5 내지 50 번 반복된다. 도 4d는 원자 층 에칭이 15 사이클 동안 수행된 후 스트럭쳐 (400) 의 개략적인 단면도이다. 원자 층 에칭은 SiN, SiGe, Si, 및 도핑된 Si에 대해 SiO 층들을 선택적으로 에칭했다. 플루오르화된 폴리머 층 (436) 은 에칭 정지 층 (424) 의 노출된 부분 위에 증착된다.
산소 스트립은 플루오르화된 폴리머 층을 스트립핑하도록 제공된다 (단계 120). 도 7은 이러한 예에서 산소 스트립의 보다 상세한 흐름도이다 (단계 120). 산소를 포함하는 스트리핑 가스는 플라즈마 프로세싱 챔버 내로 흐른다 (단계 704). 이러한 예에서 스트리핑 가스는 200 내지 2000 sccm의 O2이다. 스트립은 CO2, CO 및 또는 비활성 가스들과 같은 다른 가스들을 포함한다. 스트리핑 가스는 플라즈마로 형성된다 (단계 708). 이러한 예에서, RF 전력은 60 MHz에서 200 와트 (Watts) 로 제공된다. 스트리핑 가스의 흐름은 중단된다 (단계 712).
도 4e는 산소 스트립이 완료된 후 스트럭쳐 (400) 의 개략적인 단면도이다. 에칭 정지 층 (424) 의 제거 없이 플루오르화된 폴리머 층은 스트립되었다.
SiN은 선택적으로 에칭된다 (단계 124). 도 8은 SiN을 선택적으로 에칭하는 것 (단계 124) 의 보다 상세한 흐름도이다. SiN 에칭 가스는 플라즈마 프로세싱 챔버 내로 흐른다 (단계 804). 이러한 예에서, SiN 에칭 가스는 10 내지 200 sccm의 CH3F 및 100 내지 800 sccm의 H2이다. SiN 에칭 가스는 플라즈마로 형성된다 (단계 808). 이러한 예에서, RF 전력은 60 MHz의 주파수에서 그리고 20과 250 W 사이의 전력으로 제공된다. RF 전력은 50 내지 500 Hz 사이의 주파수를 가진 50 % 듀티 사이클 (duty cycle) 로 펄싱된다 (pulsed). 스트리핑 가스의 흐름은 중단된다 (단계 812). 다른 하이드로플루오르화탄소들 및 탄화수소들이 부가될 수 있다.
도 4f는 에칭 정지 층 (424) 의 SiN이 선택적으로 에칭된 후 스트럭쳐 (400) 의 개략적인 단면도이다. 에칭 정지 층 (424) 은 유전체 층 (418) 의 SiO 및 핀펫 스트럭쳐 (420) 가 최소 에칭을 갖도록 선택적으로 에칭된다.
스트럭쳐 (400) 를 가진 기판 (404) 은 플라즈마 프로세싱 챔버로부터 제거된다 (단계 128). 부가적인 단계들은 스트럭쳐 (400) 가 플라즈마 프로세싱 챔버로부터 제거되기 전에 수행될 수도 있다.
원자 층 에칭은 10:1보다 큰 SiO 대 SiN 에칭 선택도를 갖는다는 것이 발견되었다. 일부 실시예들에서, 에칭 정지 층 (424) 의 두께는 5 nm 미만이다. SiO 유전체 층 (418) 의 에칭 동안 이렇게 높은 SiO 대 SiN 에칭 선택도 없이, 에칭 정지 층 (424) 은 디바이스를 손상할 수도 있고 결함들을 초래할 수도 있는 핀펫 스트럭쳐 (420) 의 에피택셜 부분을 노출하도록 에칭될 수도 있다. SiO, SiGe, 및 Si에 대해 에칭 정지 층 (424) 을 선택적으로 에칭하기 위해, 플루오르화된 폴리머는 충분하게 제거되어야 한다. 산소 없이 플루오르화된 폴리머를 스트립핑하는 것은 플루오르화된 폴리머를 충분하게 제거하지 않는다는 것이 발견되었다. 산소는 핀펫 스트럭쳐 (420) 의 에피택시 부분을 손상할 수도 있기 때문에, 종래기술은 이러한 프로세스들에서 산소의 이용을 피했다. 원자 층 에칭의 높은 선택도 때문에, 에칭 정지 층 (424) 은 오버 에칭되지 않고 산소로부터 손상을 피하도록 핀펫 스트럭쳐 (420) 의 충분한 보호를 제공한다. 스트립핑에서 산소의 이용은 SiN이 매우 선택적으로 에칭될 수도 있도록 플루오르화된 폴리머를 충분히 제거한다. SiN 대 SiO 의 에칭 선택도는 정상 상태에서 적어도 10:1이다. 더하여, SiN 대 SiGe 및 Si의 에칭 선택도는 정상 상태에서 적어도 10:1이다. SiO에 대해 SiN을 에칭하기 위한 높은 선택도 없이, SiN을 에칭하는 것은 유전체 층 (418) 을 더 에칭할 수도 있고 더 변화시킬 수도 있다. SiGe 및 Si에 대해 SiN을 에칭하기 위한 높은 에칭 선택도 없이, SiN을 에칭하는 것은 핀펫 스트럭쳐 (420) 를 손상시킬 수 있고, 디바이스의 성능 저하를 초래할 수 있다. 더하여, SiO의 원자 층 에칭은 스트럭쳐 주위를 에칭할 수 있게 하고, 이때 스트럭쳐를 지나가는 작은 CD 에칭 랩 어라운드 (small CD etch wrap around) 를 제공할 수 있는 다양한 실시예들을 가진다는 것이 예상치 못하게 발견되었다. 에칭 랩 어라운드가 핀펫 스트럭쳐 (420) 의 에피택시 부분의 경사진 표면을 따라 컨택트 (contact) 를 제공하기 때문에, 에칭 랩 어라운드는 발생되는 컨택트들을 향상시킨다. 다양한 실시예들에서, 하나 이상의 층들은 다양한 층들 사이에 또는 위에 또는 아래에 있을 수도 있다. 다양한 실시예들에서, 추가적인 단계들 (steps) 또는 페이즈들 (phases) 이 부가될 수도 있다. 다른 실시예들에서, 다양한 단계들이 상이한 프로세싱 챔버들 내에서 수행될 수도 있다. 예를 들어, 스트립핑은 SiO의 원자 층 에칭과 상이한 챔버에서 수행될 수도 있다.
플루오르화탄소에 더하여, 플루오르화된 폴리머 증착 가스는 CO, O2, CO2, 및/또는 Ar을 더 포함할 수도 있다. CO는 높은 종횡비들을 가진 영역들보다 낮은 종횡비들을 가진 영역의 상부 상에 보다 많은 탄소 증착을 제공하고, 그리고 이는 낮은 종횡비 영역들에서 SiN의 에칭을 더 느리게 한다. 바람직하게는, 활성화 가스는 플루오르 프리다. 바람직하게는, 활성화 가스는 수소 프리다. 바람직하게는, 플루오르화된 폴리머 증착 페이즈 및 활성화 페이즈 동안 바이어스 전압은 200 볼트 (volts) 미만의 크기를 가진다.
플루오르화된 폴리머의 두께 또는 양은 활성화 페이즈 동안 에칭의 양의 자기 제한 (self-limitation) 을 제공한다. 명세서 및 청구범위에서, 원자 층 에칭은 플루오르화된 폴리머의 제한된 존재로 인해 활성화 프로세스의 자기 제한과 같은 자기 제한적 에칭 프로세스로 정의된다.
바람직하게는, SiO는 SiGe 및 Si에 대해 적어도 10:1의 비로 선택적으로 에칭된다. 더욱 바람직하게는, SiO는 SiGe 및 Si에 대해 적어도 20:1의 비로 선택적으로 에칭된다. 바람직하게는, SiO는 SiN에 대해 적어도 10:1의 비로 선택적으로 에칭된다. 더욱 바람직하게는, SiO는 SiN에 대해 적어도 20:1의 비로 선택적으로 에칭된다. 바람직하게는, SiN은 SiGe 및 Si에 대해 적어도 10:1의 비로 선택적으로 에칭된다. 더욱 바람직하게는, SiN은 SiGe 및 Si에 대해 적어도 20:1의 비로 선택적으로 에칭된다. 바람직하게는, SiN은 SiO에 대해 적어도 10:1의 비로 선택적으로 에칭된다. 더욱 바람직하게는, SiN은 SiO에 대해 적어도 20:1의 비로 선택적으로 에칭된다. 다양한 실시예들에서, 도핑된 Si는 탄소, 인 또는 붕소로 도핑된 실리콘일 수도 있다.
실시예들은 임계적 유전체 에칭 프로세스 세트 포인트들 및 파라미터들을 엄격하게 제어함으로써, 디바이스의 성능을 실질적으로 향상시키는 방법을 제안한다. 특히, 유전체 컨택트 에칭 요건들은 트랜지스터의 부분의 플라즈마에 연장된 노출을 야기한다. 이는 핀 트렌지스터의 소스 및 드레인 에피택셜 성장 영역 (epi) 의 비가역적인 손상을 초래할 수 있고, 따라서 디바이스의 성능을 저하시킨다.
디바이스의 설계는 트랜지스터의 활성 영역들, 보통 유전체 (일반적으로 실리콘 산화물 또는 그냥 산화물) 및 트랜지스터의 활성 이차원 영역을 분리하는 박형 실리콘 질화물 (SiN) 층의 확실한 보호를 제공하지만, 이러한 SiN 층은 "over-etch" (OE) 으로 불리는 동일한 프로세스 단계 상에 산화물에 대해 비 선택적으로 제거될 수도 있다. SiN 층이 너무 얇으면 (5 nm 미만), 선행기술에서, 이것은 확실하게 제거되고, 강력한 OE 플라즈마에 대해 원하지 않은 노출을 초래하고, 따라서 디바이스 성능에서 가장 중요한 에피택셜 성장의 영역들 내 에피 (epi) 물질의 물리적인 손실로 표현되는 에피 (epi) 손상을 초래한다.
다양한 실시예들은 산화물 OE 레시피 단계 동안 에피택셜 성장을 방지하는 박형 (4 nm 까지) SiN 층 상에서 정지하고, 이때 SiN 층을 부드럽게 제거하며, 하부 에피택셜 성장에 손상을 최소화하거나 초래하지 않는 방법을 제공한다. 이를 달성하기 위해, 원자 층 에칭 (ALE) 기법은 (종종 "정지 층"으로 불리는) SiN 층에 대한 높은 선택도를 보장하기 위해 산화물 OE 단계 상에 이용된다. 일단 산화물이 제거되면, 짧은 스트립 단계가 원하지 않는 폴리머를 제거하도록 적용되고 (LRM으로 불리는) 매우 낮은 전력의 선택적 SiN 제거 단계가 이어진다. 이러한 단계는 일부 영역에 여전히 노출된 산화물 및 에피택셜 성장 모두에 대해 우수한 선택도를 나타낸다. 에피택셜 성장은 거의 그대로 남는다. LRM 단계가 에피 (epi) 에 대해 선택적으로 SiN을 제거할 수 있기 때문에, 명백한 이점은 컨택트의 금속과 에피 (epi) (우수한 에피 랩 어라운드) (good epi wraparound) 사이의 컨택트 면적의 증가이다. 이는 디바이스의 성능을 더욱 향상시키는 컨택트 저항 감소를 야기한다.
다양한 실시예들에서, 종래의 강력한 비 선택적 산화물 오버 에칭 레시피 단계는, 다른 중요한 프로세스 사양 파라마터들은 제어 하에 유지하는 반면, 트렌지스터의 에피 (epi) 손실을 최소화 또는 심지어 제거하는 저전력 고 선택도 단계들의 시퀀스로 대체된다. "올인원 (all-in-one)" 산화물 및 SiN 제거 단계는 원하지 않는 재료 손실을 최소화하는 것을 목표로 하는, 적절한 층에 대한 선택도를 크게 증가시키도록 슬레이팅된 (slated) 레시피 단계의 시퀀스로 대체된다.
다양한 실시예들에서, 하부 SiN에 선택적인 산화물 제거를 위해, ALE 기법이 적용되고, 그리고 이는 10 이상으로 산화물/SiN 선택도를 부스트하도록 설계되었다. 이는 SiN 정지 층은 하부 에피 (epi) 를 보호하도록 제자리에 남아 있는 반면, 컨택트에서 산화물이 제거될 수 있게 한다. 일단 산화물이 일정 양의 오버 에칭으로 제거되면, 산소 스트립은 후속하는 전용 SiN 제거 단계 동안 순수한 SiN이 노출된다는 것을 보장하도록, ALE 단계에서 남은 모든 폴리머를 제거하도록 적용된다. 남아 있는 SiN 층은 스트립 동안 산화로부터 Si 에피택셜 성장을 방지한다. 스트립 단계가 완료되면, SiN 제거 단계 (LRM) 가 적용된다. 이 단계는 산화물 (예를 들어, 새롭게 에칭되는 컨택트의 측벽들) 및 에피택셜 성장 모두에 대해 SiN을 매우 선택적으로 (선택도 > 10) 제거하도록 개발되고, 여기서 SiN은 제거되도록 예정되어 있다. 다른 실시예들에서, 플루오르화탄소 가스는 C3F6, C4F8, C5F8, 또는 C6F6 중 하나 이상일 수도 있다. 이에 더하여, 바람직하게는 플루오르화탄소 가스는 하이드로플루오르화탄소들을 포함하지 않는다. 다른 실시예들에서, SiN 에칭 가스는 H2 대신에 또는 H2와 조합하여 O2 또는 CO2를 이용할 수도 있다.
본 개시는 몇몇의 바람직한 실시예들의 관점에서 기술되었지만, 본 개시의 범위 내에 속하는 변경들, 수정들, 치환들, 및 다양한 대체 균등물들이 있다. 본 개시의 방법들 및 디바이스들을 실시하는 것의 많은 대안적인 방법이 있다는 것을 주의해야 한다. 그러므로 다음의 첨부된 청구범위는 본 개시의 진정한 사상 및 범위 내에 속하는 변경들, 수정들, 치환들, 및 다양한 대체 균등물들을 모두 포함하는 것으로 해석되도록 의도된다.

Claims (18)

  1. 플라즈마 프로세싱 챔버 내 반도체 디바이스 형성 방법에 있어서,
    SiN에 대해 SiO를 선택적으로 에칭하고, 플루오르화된 폴리머를 증착하는 원자 층 에칭을 제공하는 단계;
    상기 플라즈마 프로세싱 챔버 내로 산소를 포함하는 스트리핑 가스 (stripping gas) 를 흘리는 단계;
    상기 스트리핑 가스로부터 플라즈마를 형성하는 단계; 및
    상기 스트리핑 가스의 흐름을 중단하는 단계를 포함하는, 상기 플루오르화된 폴리머 층을 스트립핑 (stripping) 하는 단계; 및
    SiO 및 SiGe 및 Si에 대해 SiN 층을 선택적으로 에칭하는 단계를 포함하는, 플라즈마 프로세싱 챔버 내 반도체 디바이스 형성 방법.
  2. 제 1 항에 있어서,
    상기 스트리핑 가스는 산소를 필수적으로 포함하는, 플라즈마 프로세싱 챔버 내 반도체 디바이스 형성 방법.
  3. 제 2 항에 있어서,
    상기 SiN 층을 선택적으로 에칭하는 단계는,
    상기 플라즈마 프로세싱 챔버 내로 H2, O2, 또는 CO2 중 적어도 하나 및 CH3F를 포함하는 에칭 가스를 흘리는 단계; 및
    상기 에칭 가스를 플라즈마로 형성하는 단계를 포함하는, 플라즈마 프로세싱 챔버 내 반도체 디바이스 형성 방법.
  4. 제 3 항에 있어서,
    상기 원자 층 에칭을 제공하는 단계는, 복수의 사이클들을 제공하는 단계를 포함하며,
    상기 사이클 각각은
    상기 플라즈마 프로세싱 챔버 내로 플루오르화탄소 (fluorocarbon) 가스를 포함하는 플루오르화된 폴리머 증착 가스를 흘리는 단계;
    상기 플루오르화된 폴리머 증착 가스를 플루오르화탄소 폴리머 층을 증착하는 플라즈마로 형성하는 단계; 및
    상기 플라즈마 프로세싱 챔버 내로 상기 플루오르화된 폴리머 증착 가스의 흐름을 중단하는 단계를 포함하는, 플루오르화된 폴리머 증착 페이즈; 및
    상기 플라즈마 프로세싱 챔버 내로 불활성 충격 가스를 포함하는 활성화 가스를 흘리는 단계;
    상기 활성화 가스를 플라즈마로 형성하는 단계로서, 상기 불활성 충격 가스는 SiN에 대해 SiO가 선택적으로 에칭되게 하는 상기 플루오르화된 폴리머 내 플루오르 및 탄소를 활성화하는, 상기 활성화 가스를 상기 플라즈마로 형성하는 단계; 및
    상기 플라즈마 프로세싱 챔버 내로 상기 활성화 가스의 흐름을 중단하는 단계를 포함하는, 활성화 페이즈를 포함하는, 플라즈마 프로세싱 챔버 내 반도체 디바이스 형성 방법.
  5. 제 4 항에 있어서,
    상기 활성화 가스는 수소 프리 (hydrogen free) 인, 플라즈마 프로세싱 챔버 내 반도체 디바이스 형성 방법.
  6. 제 5 항에 있어서,
    상기 활성화 가스는 플루오르 프리 (fluorine free) 인, 플라즈마 프로세싱 챔버 내 반도체 디바이스 형성 방법.
  7. 제 4 항에 있어서,
    상기 활성화 가스는 Ar를 필수적으로 포함하는, 플라즈마 프로세싱 챔버 내 반도체 디바이스 형성 방법.
  8. 제 4 항에 있어서,
    상기 플루오르화된 폴리머 증착 페이즈는 200 볼트 (volts) 미만의 크기를 갖는 바이어스 전압을 제공하고, 상기 활성화 페이즈는 200 볼트 (volts) 미만의 크기를 갖는 바이어스 전압을 제공하는, 플라즈마 프로세싱 챔버 내 반도체 디바이스 형성 방법.
  9. 제 4 항에 있어서,
    상기 플루오르화된 폴리머 증착 페이즈 가스는 CO를 더 포함하는, 플라즈마 프로세싱 챔버 내 반도체 디바이스 형성 방법.
  10. 제 9 항에 있어서,
    상기 플루오르화된 폴리머 증착 페이즈 가스는 O2 또는 Ar을 더 포함하는, 플라즈마 프로세싱 챔버 내 반도체 디바이스 형성 방법.
  11. 제 4 항에 있어서,
    상기 원자 층 에칭은 10:1보다 큰 비로 실리콘 질화물에 대해 실리콘 산화물을 선택적으로 에칭하는, 플라즈마 프로세싱 챔버 내 반도체 디바이스 형성 방법.
  12. 제 4 항에 있어서,
    상기 SiN 층을 선택적으로 에칭하는 단계는 적어도 10:1의 비로 SiGe 및 Si에 대해 SiN을 선택적으로 에칭하는, 플라즈마 프로세싱 챔버 내 반도체 디바이스 형성 방법.
  13. 제 4 항에 있어서,
    상기 반도체 디바이스는 5 nm 미만의 두께를 갖는 SiN의 층에 의해 보호되는 에피택셜 성장 영역 (epitaxial growth region) 을 가진 핀 트랜지스터 (fin transistor) 를 포함하고, 실리콘 산화물 유전체 층인, 플라즈마 프로세싱 챔버 내 반도체 디바이스 형성 방법.
  14. 제 1 항에 있어서,
    상기 SiN 층을 선택적으로 에칭하는 단계는,
    상기 플라즈마 프로세싱 챔버 내로 H2, O2, 또는 CO2 중 적어도 하나 및 CH3F를 포함하는 에칭 가스를 흘리는 단계; 및
    상기 에칭 가스를 플라즈마로 형성하는 단계를 포함하는, 플라즈마 프로세싱 챔버 내 반도체 디바이스 형성 방법.
  15. 제 1 항에 있어서,
    상기 원자 층 에칭을 제공하는 단계는, 복수의 사이클들을 제공하는 단계를 포함하며,
    사이클 각각은
    상기 플라즈마 프로세싱 챔버 내로 플루오르화탄소를 포함하는 플루오르화된 폴리머 증착 가스를 흘리는 단계;
    상기 플루오르화된 폴리머 증착 가스를 플루오르화탄소 폴리머 층을 증착하는 플라즈마로 형성하는 단계; 및
    상기 플라즈마 프로세싱 챔버 내로 상기 플루오르화된 폴리머 증착 가스의 흐름을 중단시키는 단계를 포함하는, 플루오르화된 폴리머 증착 페이즈; 및
    상기 플라즈마 프로세싱 챔버 내로 불활성 충격 가스를 포함하는 활성화 가스를 흘리는 단계;
    상기 활성화 가스를 플라즈마로 형성하는 단계로서, 상기 불활성 충격 가스는 SiN에 대해 SiO가 선택적으로 에칭되게 하는 상기 플루오르화된 폴리머 내 플루오르 및 탄소를 활성화하는, 상기 활성화 가스를 상기 플라즈마로 형성하는 단계; 및
    상기 플라즈마 프로세싱 챔버 내로 상기 활성화 가스의 흐름을 중단하는 단계를 포함하는, 활성화 페이즈를 포함하는, 플라즈마 프로세싱 챔버 내 반도체 디바이스 형성 방법.
  16. 제 15 항에 있어서,
    상기 활성화 가스는 Ar를 필수적으로 포함하는, 플라즈마 프로세싱 챔버 내 반도체 디바이스 형성 방법.
  17. 제 15 항에 있어서,
    상기 플루오르화된 폴리머 증착 페이즈 가스는 CO, O2, 또는 Ar를 더 포함하는, 플라즈마 프로세싱 챔버 내 반도체 디바이스 형성 방법.
  18. 제 15 항에 있어서,
    상기 반도체 디바이스는 5 nm 미만의 두께를 갖는 SiN의 층에 의해 보호되는 에피택셜 성장 영역을 가진 핀 트랜지스터를 포함하고, 실리콘 산화물 유전체 층인, 플라즈마 프로세싱 챔버 내 반도체 디바이스 형성 방법.

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