KR20190107023A - 비휘발성 메모리 - Google Patents

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KR20190107023A
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안드레이 폴 미하이
빈 조우
데이비드 볼드린
에브게니 돈체프
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아이피투아이피오 이노베이션스 리미티드
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Abstract

데이터를 자화 방향으로 기록 가능한 강자성 재료로 구성된 저장층; 내부의 스트레인에 따라 저장층 상에 제1 유형의 효과 및 제2 유형의 효과를 선택적으로 갖는 안티 페로브스카이트 압전자기 재료로 구성된 압전자기층; 및 압전자기층에 스트레인을 유도하여 제1 유형의 효과로부터 제2 유형의 효과로 전환하도록 상기 압전자기층에 스트레인을 유도하는 스트레인 유도층을 포함하는 비휘발성 메모리 셀에 관한 것이다.

Description

비휘발성 메모리
본 발명은 비휘발성 메모리(NVM) 셀 및 비휘발성 메모리 셀에 데이터를 기록하고 이로부터 판독하는 방법에 관한 것이다.
본 발명은 고성능, 휘발성, 고가의 컴퓨터 랜덤 액세스 메모리(RAM)와 하드 디스크 드라이브(HDD)와 같은 저성능, 저비용 비휘발성 데이터 저장 장치 사이의 격차를 줄이기 위한 것이다. 이러한 격차를 해소하려는 NVM 기술은 기억 영역 분류 메모리(SCM)라고 한다. 데이터 저장 성능을 향상시키는 측면에서, 솔리드 스테이트 드라이브(SSD)의 주된 기술인 NAND-Flash가 현재 HDD를 대체하기에는 너무 고가이고, 내구성, 성능 및 에너지 효율이 낮아 램으로써 활용하기 어렵다. 가열 자기 기록(HAMR)과 같은 향상된 HDD 기술도 성능이 낮다. 개발중인 비휘발성 메모리 기술 가운데 주요 경쟁자는 스핀-전달 토크 램(STT-RAM, 제한된 확장성, 상태간 전환을 달성하기 위해 상대적으로 높은 전류 밀도가 요구됨), 강유전성 램(FRAM, 파괴 판독을 사용하며 내구성이 낮음), 상변화 메모리(PCM, 저전력, 고효율, 고가의 독성 물질에 의존), 저항성 램(RRAM, 파괴 판독 및 패시브 메모리 어레이는 스니크 경로 문제 발생)과 이러한 원칙들에 기반하는 멀티셀 장치가 있다.
종래의 NVM 셀은 다음 단점들 중 하나 이상을 갖고 있다. 이들은 데이터를 판독 및/또는 기록하기 위한 트랜지스터가 필요하고, 데이터를 판독하고 기록하기 위해 2개 이상의 전극을 필요하며, 적층이 불가능하고, 3차원 어레이로 형성될 수 없기 때문에, 2차원으로 낮은 패킹 밀도를 갖는다.
본 발명은 비휘발성 메모리 셀을 제공하며, 이러한 비휘발성 메모리 셀은 데이터를 자화 방향으로 기록 가능한 강자성 재료로 구성된 저장층; 내부의 스트레인에 따라 상기 저장층 상에 제1 유형의 효과 및 제2 유형의 효과를 선택적으로 갖는 안티 페로브스카이트 압전자기 재료로 구성된 압전자기층; 및 상기 압전자기층에 스트레인을 유도하여 상기 제1 유형의 효과로부터 상기 제2 유형의 효과로 전환하도록 상기 압전자기층에 스트레인을 유도하는 스트레인 유도층을 포함한다.
따라서, 본 발명은 저장층과 압전자기층 사이의 상호작용의 세기를 변화시키기 위해, 선택적으로 변하는 스트레인을 갖는 안티 페로브스카이트 압전자기 재료의 변화 특성을 이용한다. 두 가지 유형의 효과를 통해 메모리 셀에 기록이 가능하다. 저장층 내의 자화는 압전자기층의 자기 상태에 영향을 미친다. 압전자기층의 자기 상태는 강한 자기-탄성 결합으로 인해 압전자기층의 탄성 특성에 영향을 미친다. 압전자기층은 평면 캐패시터의 상부판을 형성하고, 그 정전용량을 측정하는 것은 2개의 전극만을 사용하여 저장층의 자기 상태(자기-커패시턴스 효과)를 판독하는데 사용된다.
일 실시예에서, 제1 유형의 효과는 압전자기층의 순자화가 저장층 내의 항전기장을 극복하고 쌍극 결합을 통해 압전자기층의 자화와 저장층의 자화가 정렬되도록 강한 경우이고, 제2 유형의 효과는 압전자기층 내의 자화로 인한 저장층 내의 자기장이 저장층의 항전기장보다 낮은 경우이다. 따라서, 제2 유형의 효과 내에서 저장층의 자화의 방향이 변화하지 않는다.
따라서, 정보를 기록하기 위해, 압전자기층에 전압을 인가하여 압전기(piezoelectric) 층에 자화를 변화시키는 스트레인을 유도한다. 압전자기층의 자화의 변화는 저장층과 압전자기층 사이의 쌍극 결합으로 인해 저장층의 자화 방향을 변화시키는데 효과적이다. 저장층의 자화 방향이 변경된 후에는, 압전자기층과 스트레인 유도층 사이의 작은 격자 부정합 또는 스트레인 유도층의 강유전성 분극으로 인하여, 스트레인 유도(압전기)층에서의 스트레인은 작은 값((예를 들어, 0이 아닌 값)으로 감소되어, 압전자기층 내의 자화가 저장층 내의 임의의 자기장이 저장층의 항전기장보다 낮아지는 수준으로 감소된다. 따라서, 일단 저장층에서 자화의 방향은 스트레인이 압전자기층으로부터 제거되면(전압이 압전기층으로부터 제거되면) 변하지 않는다.
이러한 구성의 장점은 저장층에 기록하기 위해 사용된 것과 동일한 전극이 저장층을 판독하는데 사용될 수 있다는 것이다.
일 실시예에서, 저장층과 압전자기층 사이의 교환 바이어스를 방지하기 위해, 비휘발성 메모리 셀은 저장층과 압전자기층 사이에 비자성층을 포함한다. 저장층과 압전자기층 사이에 교환 바이어스가 존재하면, 저장층에 기록하기 위해 압전자기층에 가해진 스트레인이 제거될 때, 저장층의 자화의 방향도 영향을 받을 것이다. 따라서, 저장층과 압전자기층 사이에 비자성층을 포함시켜, 저장층에 저장된 데이터를 손실하지 않고 NVM 셀로부터 전압을 제거할 수 있다.
일 실시예에서, 안티 페로브스카이트 재료는 ±30%, 바람직하게는 ±10%, 가장 바람직하게는 ±1%의 스트레인에서 350K보다 큰 네엘 온도(TN)를 갖는다. 이는 안티 페로브스카이트 압전자기 재료가 비휘발성 메모리 셀의 일반적인 작동 온도에서 압전자기 특성을 유지할 것이고, 예를 들어, 네엘 온도 이상으로 상승하여 상자성이 되지 않도록 특별한 냉각 구성이 필요로하지 않는다는 것을 의미한다.
일 실시예에서, 안티 페로브스카이트 압전자기 재료는 Mn3SnN계 재료(예를 들어, Mn3-xAxSn1-yByN1-z, 여기서 A 및 B는 Ag, Al, Au, Co, Cu, Fe, Ga, Ge, In, Ir, Ni, Pd, Pt, Rh, Sb, Si, Sn, Zn 중에서 선택된 하나 이상의 원소)이다. Mn3SnN은 약 475K의 네엘 온도와 스트레인의 작은 변화에 대하여 유도된 자화의 변화가 큰 것으로 밝혀져 높은 수준의 신뢰성을 제공할 수 있다.
일 실시예에서, 제1 유형의 효과는 압전자기층이 상자성 상태에 있고, 저장 층과 압전자기층 사이에 교환 바이어스 상호작용이 존재하지 않아, 저장층의 자화 방향이 외부 자기장에 의해 변환될 수 있는 경우이고, 제2 유형의 효과는 압전자기 재료가 반강자성 상태에 있고, 저장층의 자화 방향이 압전자기층에 의해 고정되는 교환 바이어스 상호작용이다. 외부 자기장은 전체 어레이에 전체적으로 또는 각 비트에 국부적으로 적용되는 전환 가능한 자기장 또는 프리세션(precession) 자화 전환을 구동하는 일정한 수직 자기장일 수 있다. 이러한 실시예에서, 스트레인과 함께 네엘 온도에서 변화를 나타내는 안티 페로브스카이트 압전자기 재료의 새롭게 발견된 특성이 비휘발성 메모리 셀에 적용된다. 이를 통해, 안티 페로브스카이트 압전자기 재료가 상자성인 경우, 저장층의 자화 방향을 변화시킬 수 있다. 압전자기 재료에 적용된 스트레인은 교환 바이어스 상호작용에 의해 저장층의 자화 방향을 고정시킬 때 안티 페로브스카이트 압전자기 재료를 반강자성 상태로 복귀시켜 해제된다. 이를 통해, 메모리 셀에 전압이 인가되지 않더라도 저장층 내의 자화 방향이 유지된다. 따라서, 이러한 메모리 셀은 비휘발성이며, 열적 변동 또는 외부 자기장에 대해 높은 복원력을 가지며, 전력을 소비하지 않는다.
일 실시예에서, 안티 페로브스카이트 압전자기 재료는 스트레인에 따라 변하는 네엘 온도를 갖고, 스트레인은 +30% 내지 -30%, 바람직하게 +10% 내지 -10%, 가장 바람직하게 +1% 내지 -1%로 변경될 때 네엘 온도가 293K를 통과한다. 이는 장치가 일반적인 주변 온도에서 작동할 수 있으며, NVM 셀을 정상적으로 작동시키기 위해 HAMR과 같은 가열이나 냉각이 필요하지 않다.
일 실시예에서, 안티 페로브스카이트 압전자기 재료는, 예를 들어, Mn3-xAxGa1-yByN1-z 또는 Mn3-xAxNi1-yByN1-z와 같은 Mn3GaN 또는 Mn3NiN계이고, 여기서 A 및 B는 Ag, Al, Au, Co, Cu, Fe, Ga, Ge, In, Ir, Ni, Pd, Pt, Rh, Sb, Si, Sn, Zn 중에서 선택된 하나 이상의 원소이다. 이들 재료의 다수는 스트레인이 +1%에서 -1%까지 변할 때, 네엘 온도가 293K를 통과하는 것과 같이 스트레인의 변화에 따라 네엘 온도의 변화를 나타내며, 이러한 스트레인의 범위 내에서 네엘 온도에 큰 변화를 나타내고, 이를 통해, 저장층에 대한 기록을 보다 용이하게 제어할 수 있다.
일 실시예에서, 비휘발성 메모리 셀은, 저장층의 자화 방향을 변화시키기 위해, 저장층에 인접하여 전체적으로 또는 국부적으로 자기장을 인가하는 하나 이상의 추가 전극을 포함한다. 일 실시예에서, 추가의 층은 프리세션 주기의 절반 동안 고정이 해제될 때 저장층 자화의 프리세션 전환을 유도하도록 저장층의 자화에 수직하는 일정한 자화를 갖는다. 이러한 추가적인 메커니즘은 저장층을 비고정하기 위해 기록 과정에서 압전자기 재료가 상자성으로 제조되는 실시예에서 유리하다. 인가된 자기장의 단일 소스는 다수의 메모리 셀에 데이터를 기록하는데 사용될 수 있다.
바람직한 실시예에서, 스트레인 유도층은 압전기층이다. 이를 통해, 다양한 스트레인 비율 사이에서 빠른 전환이 가능하고, 뛰어난 내구성을 확보할 수 있다.
일 실시예에서, 스트레인 유도층은 페로브스카이트 재료이다. 이는 스트레인 유도층과 압전자기층 사이의 소정의 격자 부정합을 감소시키는 것이 가능하기 때문에 유리하다. 격자 부정합을 낮게 하여, 스트레인 유도층에 의해 압전자기층에 인장 및 압축 스트레인 모두가 유도될 수 있고, 스트레인 유도층이 활성화되지 않을 때(즉, 격자 부정합으로 인해) 압전자기층의 잔류 스트레인이 감소될 수 있다. 이는 메모리 셀의 기계적 안정성 및 내구성을 향상시킬 수 있기 때문에 유리하다.
일 실시예에서, 저장층과 압전자기층 사이 및/또는 압전자기층과 스트레인 유도층 사이의 격자 부정합은 1% 미만이다. 이를 통해, 장치의 내구성을 증가시키고, 압전자기층과 유도층 사이의 부정합이 낮은 경우에, 인장 및 압축 스트레인 모두가 압전자기층에서 유도되어 제1 유형의 실시예에서의 기록 동작이 가능하다. 비휘발성 메모리 셀이 2차원 또는 3차원 메모리 셀 어레이의 일부인 경우, 작은 격자 부정합으로 인하여 수용할 수 없는 수준의 스트레인을 갖는 대형 어레이가 구축될 수 있다.
일 실시예에서, 저장층은 페로브스카이트층이다. 이는 인접한 페로브스카이트층과 안티 페로브스카이트층 사이의 격자 부정합이 전술한 이점을 갖는 층 사이에 낮은 격자 부정합이 가능하다는 점에서 유리하다.
일 실시예에서, 비휘발성 메모리 셀은, 압전자기층과 반대측의 저장층에 연결되는 제1 전극; 압전자기층과 반대층의 스트레인 유도층에 연결되는 제2 전극을 포함한다. 비휘발성 메모리는 어레이의 각 셀에 트랜지스터가 없더라도 두 개의 전극만으로 판독하고 기록할 수 있다. 따라서, NVM 셀은 쉽게 어드레싱이 가능하다. 2차원 어레이에서, 개별 메모리 셀은 어레이의 다른쪽 셀과 공유되는 제1 및 제2 전극과 어드레싱될 수 있다.
일 실시예에서, 본 발명의 복수의 비휘발성 메모리 셀들을 포함하는 메모리 셀들의 2차원 또는 3차원 어레이가 제공된다. 특히, 층 사이에 낮은 격자 부정합으로 구축되는 경우, 더욱 많은 메모리 셀이 인접하여 형성될 때 수평과 수직으로 스트레스가 형성되지 않기 때문에, 본 발명의 메모리 셀은 2차원 또는 3차원 어레이에 결합되는데 이상적으로 적합하다. 각 메모리 셀의 크기는 작고, 판독 및 기록 기능을 모두 수행하는데 필요한 전극이 2개뿐이므로, 고밀도 메모리를 구현할 수 있다.
일 실시예에서, 본 발명은 저장층 및 안티 페로브스카이트 압전자기층을 포함하는 비휘발성 메모리 셀에 데이터를 기록하고 판독하는 방법을 제공하며, 이러한 방법은, 저장층에서 제1 또는 제2 방향으로 분극을 유도하여 메모리 셀에 데이터를 기록하는 단계; 및 메모리 셀의 자기-커패시턴스를 측정하는 단계를 포함하고, 제1 방향으로의 저장층의 분극은 안티 페로브스카이트 압전자기층에서의 제1 자기 상태를 유도하고, 제2 방향에서의 저장층의 분극을 안티 페로브스카이트 압전자기층에 제2 자기 상태를 유도하며, 안티 페로브스카이트 압전자기층의 자기-커패시턴스를 제1 자기 상태와 제2 자기 상태에서 다르게 하여, 저장층에 저장된 데이터를 판독할 수 있다.
따라서, 저장층에 저장된 정보는 트랜지스터가 필요 없고, 메모리에 저장된 데이터를 겹쳐 기록하지 않고 2개의 전극만을 사용하여 판독할 수 있다. 이는 일반적인 강유전성 캐패시터의 정전용량이 전기적 분극의 방향에 대해 대칭이기 때문에, 안티 페로브스카이트 압전자기층 없이 이루어질 수 없다. 즉, 완전하게 보상된 안티 페로브스카이트 압전자기층의 완전히 보상된 반강자성 상태 또는 상자성 상태에서 측정될 때, 메모리 비트의 자기-커패시턴스는 강유전체 분극의 방향에 관계없이 동일하다. 반대로, 안티 페로브스카이트 압전자기층의 기울어진 반강자성 상태에 있어서, 자기-커패시턴스는 압전자기층 내의 자화의 크기에 영향을 주는 강유전성 분극의 배치에 따라 변한다. 이는 소위 자기-탄성 결합을 뒷받침하는 안티 페로브스카이트 압전자기 재료의 억제된 자성 때문이다.
일 실시예에서, 측정 단계는 저장층 및 상기 안티 페로브스카이트층을 가로질러 교류 전압을 인가하고, 리액턴스를 결정하여, 메모리 셀의 자기-커패시턴스를 결정하는 단계를 포함한다. 일 실시예에서, 측정 단계는 메모리 셀의 공진 주파수에서의 시프트를 결정하는 단계를 포함한다.
일 실시예에서, 저장층은 강자성 재료로 구성되고, 분극은 자기 분극, 즉, 자화이다.
일 실시예에서, 유도 단계는 저장층의 자기 분극이 쌍극자 결합을 통해 안티 페로브스카이트 압전자기층의 자화가 정렬되도록 강하게 안티 페로브스카이트 압전자기층에 자화를 유도하여 수행된다. 따라서, 안티 페로브스카이트 압전자기 재료는 2가지 기능을 갖는데, 메모리 셀이 판독되도록 하고, 저장층에 분극을 유도하기 위해 기록 동작에도 사용된다. 이는 판독 및 기록 기능을 수행하는데, 2개의 전극만이 필요하다는 것을 의미하며, 전력을 사용하고 공간을 소모하는 트랜지스터를 필요로 하지 않는다는 것을 의미한다.
일 실시예에서, 비휘발성 메모리는 스트레인 유도층을 더 포함하고, 안티 페로브스카이트 압전자기층에서의 자화를 유도하는 단계는, 스트레인 유도층을 사용하여 안티 페로브스카이트 압전자기층에 스트레인을 유도함으로써 수행된다. 따라서, 스트레인 유도층(압전기 재료일 수 있음)에 전위차를 인가함으로써, 스트레인이 안티 페로브스카이트 압전자기층에 유도될 수 있다. 안티 페로브스카이트 압전자기층의 스트레인을 통해, 안티 페로브스카이트 압전자기층에 자기 스핀 분극이 발생된다. 안티 페로브스카이트 압전자기층의 자기 스핀 분극은, 예를 들어, 쌍극자 결합에 의해 저장층에서 자화를 유도한다.
일 실시예에서, 유도 단계는 자화 전극을 사용하여 저장층에 자화를 유도하는 단계를 포함한다. 이러한 자화 전극은 복수의 비휘발성 메모리 셀들의 저장층에서 제1 방향 또는 제2 방향으로 분극을 유도하는데 사용될 수 있다.
일 실시예에서, 유도 단계는 안티 페로브스카이트 압전자기층에 스트레인을 유도함으로써, 안티 페로브스카이트 압전자기층을 상자성으로 전환하는 단계를 더 포함한다. 이러한 실시예에서, 안티 페로브스카이트 압전자기층은 저장층에 기록을 허용하거나, 기록층에 기록을 허용하지 않는 스위치로 사용된다. 따라서, 외부에서 인가되는 자기장과 조합하여, 비휘발성 메모리 셀에 대한 데이터의 판독 및 기록 시스템을 달성할 수 있다.
일 실시예에서, 비휘발성 메모리 셀은 스트레인 유도층을 더 포함하고, 스트레인 유도층에 의해 스트레인 유도가 수행된다. 따라서, 스트레인 유도층(압전기 재료일 수 있음)에 전위차를 인가함으로써, 스트레인이 안티 페로브스카이트 압전자기층에 유도될 수 있다. 이는 반강자성 압전자기층을 반강자성 재료에서 상자성 재료로 바꾸는데 사용될 수 있다. 이러한 전환은 빠른 응답 시간과 양호한 수명을 가지며, 저장층의 분극을 핀 고정하거나 비고정할 때 사용할 수 있다.
일 실시예에서, 저장층은 강유전성 재료로 구성되고, 분극은 전기적 분극이다. 이러한 실시예에서, 비휘발성 메모리 셀은, 저장층과 반대측의 안티 페로브스카이트 압전자기층에 연결되는 제1 전극과, 안티 페로브스카이트 압전자기층과 반대측의 저장층에 연결되는 제2 전극을 구비하고, 유도 단계는 제1 및 제2 전극 사이에 전위차를 인가하는 단계를 포함하고, 측정 단계는 제1 및 제2 전극 사이의 자기-커패시턴스를 측정하는 단계를 포함한다. 이러한 소자는 매우 간단하고 콤팩트하며, 트랜지스터가 없는 어레이 내부에서 동작할 수 있다.
본 발명의 실시예들은 아래의 도면들을 참조로 하여 단지 예시로서 설명될 것이다.
도 1은 안티 페로브스카이트 압전자기 재료의 격자 및 자기 구조의 개략도이다.
도 2는 상이한 안티 페로브스카이트 압전자기 재료의 선택에 따라, x축에 스트레인을 나타내고, y축에 유도된 순자화(net magnetisation)를 나타내는 그래프이다.
도 3은 상이한 안티 페로브스카이트 압전자기 재료의 선택에 따라, x축에 스트레인을 나타내고, y축에 네엘 온도와 스트레인이 0일때의 네엘(Neel)온도의 차이를 켈빈 단위로 나타낸 그래프이다.
도 4는 Mn3NiN로부터 얻어진 실험 결과 그래프로서, 100K에서 M-H 루프로부터 포화 자화인 경우, x축에 c축 스트레인 함수를 나타내고, y축에 네엘 온도 및 포화 자화에 대한 그래프이다.
도 5는 실온에서 (LaAlO3)0.3(Sr2TaAlO6)0.7 기판에 위치하는 Mn3GaN/Ba0.75Sr0.25TiO3/SrRuO3 헤테로 구조의 자기-커패시턴스 효과의 그래프이다.
도 6은 제1 실시예에 따른 비휘발성 자기 메모리 셀의 단면 개략도이다.
도 7은 제2 실시예에 따른 비휘발성 자기 메모리 셀의 단면 개략도이다.
도 8은 제3 실시예에 따른 비휘발성 전기 메모리 셀의 단면 개략도이다.
도 9는 일 실시예에 따른 2차원 자기 메모리 어레이의 개략적인 사시도이다.
도 10은 제1 실시예의 2차원 메모리 어레이에 기록하는 것에 대한 설명으로서, 제3 실시예의 2차원 메모리 어레이에도 적용 가능한 설명이다.
도 11은 제2 실시예의 2차원 어레이를 기록하는 것에 대한 설명이다.
도 12는 3가지 실시예 모두의 2차원 메모리 어레이의 판독에 대한 설명이다.
도 13은 일 실시예에 따른 3차원 자기 메모리 어레이의 개략적인 사시도이다.
본 발명은 Mn계 안티 페로브스카이트의 특성을 이용한다. 이들 재료는 압전자기 효과를 나타내는 것으로 알려져 있다. 압전자기 효과는 Mn계 안티 페로브 스카이트의 기울어진 반강자성 상태에서 나타나는 스트레스의 적용으로 인한 자화의 변화이다.
도 1a는 순자화가 없는 스트레인이 가해지지 않는 상태의 Mn계 안티 페로브스카이트의 구조를 도시한다. 도 1b는 인장 스트레인이 가해진 경우, [110]방향에 역평행한 순자화가 유도되는 것을 도시하고, 도 1c는 [110]방향에 평행한 순자화를 유도하는 압축 스트레인이 가해지는 경우를 도시한다. 도시된 바와 같이, 인장 스트레인 또는 압축 스트레인의 적용시에 순자기 스핀 분극(즉, 자화)이 유도된다. 자기 스핀 분극의 방향은 인장 및 압축 스트레인에 대해 반대이다.
도 2는 x축에 이축 격자 스트레인의 백분율을 나타내고, y축에 유도된 자화를 나타내었다. 도 2에서 4가지 유형의 Mn계 안티 페로브스카이트 재료에 대해 유도된 자화의 변화가 도시되었다. 도시된 바와 같이, Mn3SnN에서 스트레인이 가해졌을 때 자기장이 가장 크게 변하였고, 다음으로 가장 민감한 물질은 Mn3NiN, Mn3InN, Mn3GaN 순서이다. 또한, 재료의 벌크 형태에 대하여 실험적으로 관찰된 0% 스트레인에서의 네엘 온도가 나타나 있다. 네엘 온도보다 초과하는 경우, 재료는 반강자성보다 상자성이 되어, 유도된 스트레인에 따른 자기 스핀 분극의 변화 효과는 관찰되지 않는다. 도 2의 결과는 Mn3NiN에 대해 실험적으로 확인된 시뮬레이션 결과이다. 100K에서 M-H 루프로부터 포화 자화인 경우, x축에 c축 스트레인 함수를 나타내고, y축에 네엘 온도 및 포화 자화에 대한 그래프이다. 도 4는 Mn3NiN로부터 얻어진 실험 결과 그래프로서, 100K에서 M-H 루프로부터 포화 자화인 경우, x축에 c축 스트레인 함수를 나타내고, y축에 네엘 온도 및 포화 자화를 나타내는 도 4를 참고할 수 있다.
본 발명자들은 Mn계 안티 페로브스카이트의 네엘 온도가 유도되는 스트레인에 따라 강하게 변화한다는 것을 발견했다. 유도된 스트레인에 대한 네엘 온도의 민감도는 도 3에 도시되었으며, 여기서 스트레인은 x축을 따라 표시하였고, 3개의 상이한 Mn계 안티 페로브스카이트에 대하여 y축을 따라 켈빈 단위로 제로 스트레인에서의 값과 네엘 온도의 편차가 표시되었다. 도 3의 결과는 네엘 온도를 과대 평가하는 것으로 알려진 이론적 계산에 기반하였다(KKR-DLM 평균장 근사법(University of Warwick의 J B Staunton 교수가 주로 개발한 양자 역학 코드)). 켈빈 단위의 온도값은 실험적으로 관찰된 것을 대표하지는 않지만, 네엘 온도의 변화는 실험적으로 관찰된 것을 나타낸다. 도시된 바와 같이, Mn3NiN 및 Mn3GaN은 주위 온도에서 네엘 온도를 나타낸다 (도 4를 참조하면, 0%의 스트레인일 때 네엘 온도는 각각 실험적으로 결정된 바와 같이 240K 및 300K이다). Mn계 안티 페로브스카이트의 스트레인 변화는 Mn계 안티 페로브스카이트의 특성을 압전자기(네엘 온도 미만)에서 상자성(네엘 온도 이상)으로 변화시키는데 사용될 수 있다. 도 4를 참조하면, Mn3NiN의 네엘 온도와 유도된 자화의 변형에 대한 결과는 실험적으로 확인되었다.
도 5는 실온에서 (LaAlO3)0.3(Sr2TaAlO6)0.7 기판에 위치하는 Mn3GaN/Ba0.75Sr0.25TiO3/SrRuO3 헤테로 구조의 자기-커패시턴스 효과를 나타낸다. 하부 전극(SrRuO3)과 Au상부 전극 사이에 1.5V DC 바이어스를 인가하여 7T 자기장 하에서 1400% 이상의 자기-커패시턴스 효과를 얻었다. Ba0.75Sr0.25TiO3의 정전용량의 변화는 자기장 하에서 Mn3GaN 층의 (역)압전자기 효과에 의해 유도된 계면 스트레인으로부터 기인한다. 자기-커패시턴스 효과는 1.5V DC 바이어스에서의 자기-커패시턴스 효과와 비교하여, 0V DC 바이어스에서 훨씬 작다는 것을 알 수 있다. 큰 자기-커패시턴스는 판독 메커니즘을 뒷받침한다.
본 발명자들은 도 1 내지 도 5에 도시된 이해에 기초하여, Mn계 안티 페로브 스카이트의 특성에 대한 NVM 셀을 개발하였다.
제1 실시예 및 제2 실시예에서, 비휘발성 메모리 셀은 도 2 내지 도 5에 도시된 Mn계 안티 페로브스카이트 압전자기 재료의 특성을 이용한다. 도 6 및 도 7은 제1 실시예 및 제2 실시예에 따른 비휘발성 자기 메모리 셀의 단면 개략도이다. NVM 셀은 데이터가 기록 가능한 저장층(10)을 포함한다. 저장층(10)은 강자성 재료로 구성될 수 있다. 이러한 방식으로, 데이터는 자화의 방향으로서 기록될 수 있다.
또한, 압전자기층(20)이 제공된다. 압전자기층(20)은 안티 페로브스카이트 압전자기 재료, 바람직하게는 Mn계 안티 페로브스카이트 압전자기 재료로 구성된다. 압전자기층(20)의 스트레인에 따라, 압전자기층(20)은 저장층(10)에 대한 제1 유형의 효과(예를 들어, 압축 또는 인장 스트레인의 경우)와 저장층(10)에 대한 제2 유형의 효과(예를 들어, 인장 또는 압축 스트레인이 낮거나 없는 경우)를 선택적으로 갖는다.
스트레인 유도층(30)은 압전자기층(20)에 스트레인을 유도하여 제1 유형의 효과로부터 제2 유형의 효과로 전환하기 위해 제공된다.
제1 전극(50)이 저장층(10)에 배치되며, 이는 압전자기층(20)과는 반대측에 위치한다. 제2 전극(60)이 스트레인 유도층(30)에 배치되며, 이는 압전자기층(20)과 반대측에 위치한다. 층들(20, 30, 60)은 전기 수단에 의해서만 저장된 정보를 비파괴적으로 판독하는데 사용되는 자기-커패시턴스 효과를 나타내는 평면 캐패시터를 형성하고, 구체적인 내용은 이하에서 설명하기로 한다.
제1 전극(50)과 제2 전극(60)에 전압을 인가함으로써 스트레인 유도층(30)에 스트레인이 유도될 수 있다. 스트레인 유도층(30)에서 제1 전극(50)과 제2 전극(60)의 전위차에 의해 유도된 스트레인은 압전자기층(20)으로 전달된다. 도 2 내지 도 5에 도시된 바와 같이, 압전자기층(20)에 스트레인을 유도하는 것은 압전자기층(20)의 자화 및/또는 네엘 온도의 관점에서 압전자기층(20)의 특성을 변화시킨다. 압전자기층(20)의 특성 변화는 압전자기층(20)의 스트레인에 따라 상이한 효과(예를 들어, 제2 유형의 효과)인 저장층(10) 상에서 효과(예를 들어, 제1 유형의 효과)를 갖는다.
일 실시예에서, 압전자기층(20)은 (001)배향이 스트레인 유도층(30) 및 저장 층(10)의 평면에 수직으로 정렬된 상태로 성장된다. 이는 우수한 적층 성장(epitaxial growth), 도 1에 도시된 자기 구조의 형성, 양호한 기계적 안정성, 강유전성층(30)과의 낮은 격자 부정합을 보장하고, 주어진 면내 스트레인에서 특성(자화, 제1 실시예 또는 네엘 온도, 제2 실시예)의 최대 변화를 보장한다.
스트레인 유도층(30)은 압전 재료, 예를 들어, 강유전성 재료일 수 있다. 일 실시예에서, 스트레인 유도층(30)은 페로브스카이트 또는 안티 페로브 스카이트 구조를 갖는다. 예를 들어, 스트레인 유도층은 (Ba/Sr)TiO3 재료일 수 있다. 페로브스카이트 구조를 갖는 것은 유리한데, 그 이유는 스트레인 유도층(30)과 압전자기층(20) 사이에 명확한 경계면 및 강한 탄성 결합이 달성될 수 있기 때문이다. 깨끗한 결정 경계면은 비휘발성 메모리 셀의 수명을 증가시키고, 압전자기층(20)으로 전달되는 스트레인 유도층(30)에서 유도된 스트레인을 크게 전달할 수 있다. 특히, 제1 실시예의 경우, 스트레인 유도층(30)과 압전자기층(20) 사이에는 격자 부정합이 낮은 것이 바람직하다. 이는 제1 전극(50)과 제2 전극(60) 사이에 전위차가 없는 경우, 압전자기층(20)에 스트레인이 거의 존재하지 않거나, 전혀 없는 것이 바람직하기 때문이다. 전위차가 없는 경우, 압전자기층(20)에 자화가 없거나, 인접하는 강유전성층과 스트레인 유도층의 자발적인 전기 분극에 의해 유도된 작은 자화가 존재하거나, 또는 스트레인 유도층(30)과 압전자기층(20) 사이의 격자 부정합에 기인하는 잔류 스트레인이 존재할 수 있으며, 제1 전극(50)과 제2 전극(60) 사이에 전위차가 가해지지 않을 때, 제1 실시예에서 가능하다면 압전자기층(20)에 낮은 자화를 갖는 것이 바람직하다. 스트레인 유도층(30)과 압전자기층(20) 사이의 부정합은 제1 전극(50)과 제2 전극(60) 사이에 전위차가 없을 때, 압전자기층(20)에 스트레인이 나타날 수 있다. 제1 전극(50)과 제2 전극(60) 사이에 전위차가 없는 경우에 압전자기층(20)에 소정의 자화가 존재한다면, 저장층(10)의 자기장이 저장층(10)의 항전기장보다 낮으며, 이는 허용될 수 있다.
스트레인 유도층(30) 및 압전자기층(20) (및 다른 층들 사이)의 격자 상수는 성장 조건 및 조성을 변경함으로써 조정될 수 있다. 상세한 내용은 후술하기로 한다. 이러한 방식으로, 다양한 층들 사이의 격자 부정합이 조정될 수 있다. 바람직하게는, 저장층(10)과 압전자기층(20) 사이 및/또는 압전자기층(20)과 스트레인 유도층(30) 사이 및/또는 제1 또는 제2 전극(50/60)과 그 인접층 사이의 격자 부정합은 1%보다 작게, 좀 더 바람직하게는 0.5% 미만이다. 이는 다른 곳에서 기술된 바와 같이 오래 지속되는 장치 및 다른 바람직한 특성을 초래할 뿐만 아니라, 높은 강인성을 갖고 측방 및 수직으로 연장하는 메모리 셀의 2차원 또는 3차원 어레이를 개발하는 것을 가능하다는 것을 의미한다.
이하, 도 6을 참조하여 본 발명의 제1 실시예의 동작을 상세히 설명한다. 도 6의 실시예는 도 2에 도시된 원리를 사용한다. 즉, 저장층(10)에 데이터를 기록하기 위해, 제1 전극(50)과 제2 전극(60) 사이에 일정 방향으로 전위차를 인가하여 스트레인 유도층(30)을 수축 또는 팽창시켜 압전자기층(20)에 압축 또는 인장 스트레인을 가한다. 스트레인이 압전자기층(20)에서 유도됨에 따라, 스트레인이 인장 또는 압축인지 여부에 따른 방향으로 압전자기층(20)에서 자화가 발생할 것이다. 압전자기층(20)과 저장층(10) 사이의 쌍극 결합을 통해, 저장층(10)의 자연 자화는 제1 유형의 효과에서 압전자기층(20)의 자화 방향에 따라 전환(switch)될 것이다. 이러한 방식으로, 제1 전극(50)과 제2 전극(60) 사이에 양 또는 음의 전위차를 인가함으로써 저장층(10)의 자화 방향을 변화시킬 수 있다.
제1 전극(50)과 제2 전극(60) 사이의 전위차가 제거되면, 스트레인 유도층(30)은 원래의 형상으로 되돌아가고, 압전자기층(20)의 변형은 원래의 레벨로 되돌아간다(특히, 압전자기층(20)과 스트레인 유도층(30) 사이에 격자 부정합이 낮게 존재한다면, 0에 가깝다). 결과적으로, 일단 제1 및 제2 전극(50, 60) 사이의 전위차가 제거되면, 압전자기층에 자화가 남지 않는다.
압전자기층(20)에서 무시할 수 있는 정도의 자화로, 압전자기층(20)과 저장층(10) 사이에 교환 바이어스 효과가 없다고 가정하면, 저장층(10)의 자화는 강자성 저장층(외부 자기장이 없다고 가정)의 자기 이방성(항전기장)에 의해 고정된 채로 유지되며, 이것이 제2 유형의 효과이다.
일 실시예에서, 압전자기층(20)과 저장층(10) 사이의 교환 바이어스를 피하기 위해, 저장층(10)과 압전기층(20) 사이에 (금속) 비자성층(15)이 제공될 수 있다. 비자성층(15)은 비교적 얇을 수 있다(나노미터 수준). 이러한 그러한 얇은 층에 대하여, 재료의 격자 상수는 비자성층(15)의 존재에 의해 스트레인이 유발되지 않도록 인접층(압전자기층(20) 및 저장층(10))의 격자 상수와 일치할 것이다. 비자성층(15)은 저장층(10)과 압전자기층(20) 사이의 교환 바이어스를 방지한다. 이들 2개의 층 사이의 교환 바이어스의 방지는 압전자기층(20)의 자화가 제거될 때, 저장층(10) 내의 자화가 영향을 받지 않는다는 것을 의미한다.
제1 및 제2 전극(50, 60) 사이의 전위차가 제거된 이후 압전자기층(20)에 소량의 자화가 남아있더라도, 층(20)의 자화에 기인하는 저장층(10)에 작용하는 임의의 자기장이 저장층(10)의 항전기장보다 낮게 유지되며, 저장층(10)의 자화의 변화는 발생하지 않는다. 따라서, 제1 실시예는 저장층(10)의 강자성 재료의 자기 이방성(자기 결정과 형상의 이방성 조합)을 이용한다. 각 메모리 비트의 측면 치수는 일반적인 자기 영역 크기보다 작기 때문에, 저장층(10)은 항전기장이 자기 이방성에 의해 결정되는 단일 영역 상태로 가정된다.
저장층(10)에 저장된 데이터(자화의 방향)를 변화시키기 위해, 제1 및 제2 전극(50, 60) 사이에 이전에 인가된 방향과 반대 방향의 전위차가 인가된다. 이는 스트레인 유도층(30)에서의 인장 또는 압축 변형의 반대를 유도하여, 압전자기층(20)에서 유도하고, 그에 따라 반대 방향의 자화가 발생한다. 따라서, 쌍극 결합을 통해, 저장층(10)의 자화 방향이 변경된다.
제1 실시예에서, 바람직한 안티 페로브스카이트 압전자기 재료는 도 2에 따르면 Mn3SnN 또는 Mn3SnN이고 이 재료는 스트레인에 대해 가장 큰 변화 유도 자기장을 나타낸다. 이 재료는 그 화학적 조성, 예를 들어, Mn3-xAxSn1-yByN1-z를 변화시킴으로써 바람직한 격자 파라미터 및 압전자기 특성을 갖도록 최적화될 수 있으며, 여기서 A 및 B는 Ag, Al, Au, Co, Cu, Fe, Ga, Ge, In, Ir, Ni, Pd, Pt, Rh, Sb, Si, Sn, Zn 중에서 선택되는 하나 이상의 물질이다. 또한, Mn3SnN보다 다른 안티 페로브스카이트로부터 유도될 수 있다. 일반적으로, 실온에서 압전자기 특성이 있고 다른 층과의 격자 매치가 좋은 재료가 될 수 있다.
일 실시예에서, 압전자기층(20)은 스트레인 유도층(30)의 표면과 접촉한다. 일 실시예에서, 비자성층(15)은 압전자기층(20)과 접촉한다. 일 실시예에서, 저장층(10)은 비자성층(15)과 접촉한다. 일 실시예에서, 제1 전극(50)은 저장층(10)과 접촉한다. 일 실시예에서, 제2 전극(60)은 스트레인 유도층(30)과 접촉한다.
일 실시예에서, 저장층(10)은 페로브스카이트 또는 안티 페로브스카이트 재료, 예를 들어, Co3FeN이다. 스트레인 유도층(30)은 그 자체가 기판, 예를 들어, MgO, SrTiO3, Nb:SrTiO3 또는 Si의 기판상에 형성되는 전극으로 형성될 수 있다. 일 실시예에서, 기판은 전극 및 스트레인 유도층(30)과 일치하는 격자 파라미터를 갖는다. 일 실시예에서, 층들이 성장되는 기판(예를 들어, Nb:SrTiO3 또는 도핑된 Si)은 전극으로서 사용될 수 있고, 별도의 전극은 필요하지 않다.
제1 전극(50)은 금속 또는 Nb:SrTiO3 또는 SrRuO3와 같은 도전성 페로브스카이트로 이루어질 수 있다. 제2 전극(60)은 Nb:SrTiO3 또는 SrRuO3으로 이루어질 수 있다.
저장층(10)에 저장된 데이터를 판독하기 위해, 자기-커패시턴스 효과가 사용된다. 안티 페로브스카이트 압전자기 재료의 추가적인 특성은 자기 탄성 결합으로 인해 이들에 존재하는 자기장의 결과로서 이들의 강도가 변하는 것이다. 저장층(10)에서의 자화의 존재는 제로 스트레인에서도 압전자기층(20)에 자기장을 야기한다. 압전자기층(20)의 자기장은 압전자기층(20)에 자기장이 존재하지 않는 경우와 비교하여 압전자기층(20)의 탄성을 변화시킨다. 압전자기층(20)에서의 탄성의 변화는 층(20, 30, 60)에 의해 형성된 캐패시터의 자기-커패시턴스의 변화로서 측정될 수 있다. 자기-커패시턴스의 변화는 비대칭이며, 이는 측정된 커패시턴스가 저장층(10)의 2개의 반대 정렬에 대해 상이하다는 것을 의미한다. 따라서, 층(20, 30, 60)에 의해 형성된 캐패시터의 자기-커패시턴스를 측정함으로써, 저장층(10)의 자화 방향을 결정할 수 있다. 따라서, 제1 전극(50)과 제2 전극(60) 사이의 자기-커패시턴스를 측정함으로써, 저장층(10) 내의 자화의 방향이 결정될 수 있다.
제1 전극(50)과 제2 전극(60) 사이의 자기-커패시턴스를 측정하는 한 방법은, 제1 전극(50)과 제2 전극(60) 사이에 교류 전압을 인가하고, 응답(리액턴스)을 측정하는 것을 포함한다. 이에 대해서는 도 10을 참조하여 설명하기로 한다.
따라서, 2개의 전극만으로 트랜지스터를 필요로 하지 않고, 제3 또는 그 이상의 전극을 필요로 하지 않고, 저장층(10)에 기록하고 저장층(10)으로부터 판독할 수 있다. 이는 특히 소형이며 단순한 본 발명의 복수의 비휘발성 메모리 셀을 포함하는 2차원 또는 3차원 메모리의 설계가 가능하기 때문에 바람직하다.
제2 실시예는 도 7을 참조하여 설명될 것이다. 제2 실시예는 후술하는 것을 제외하고는 제1 실시예와 동일하다.
제2 실시예는 도 3 내지 도 5에 도시된 바와 같이 압전자기층(20)의 거동에 의존한다. 즉, 압전자기층(20)의 특성은 내부에 스트레인을 유도함으로써 반자성 거동(제2 유형의 효과)으로부터 상자성 거동(제1 유형의 효과)으로 전환된다(따라서, 네엘 온도를 압전자기층(20)에 가해지는 온도 미만으로 변환시킨다). 제2 실시예에서, 제1 실시예의 비자성층(15)은 생략된다. 그 결과, 압전자기층이 반강자성(예를 들어, 제1 및 제2 전극(50, 60) 사이에 전위차가 없을 때) 인 경우, 저장층(10)과 압전자기층(20) 사이에 교환 바이어스가 존재한다.
제1 및 제2 전극(50, 60) 사이에 전위차가 인가되면, 압전자기층(20)에서 스트레인 유도층(30)에 의해 유도된 스트레인은 압전자기층(20)의 네엘 온도를 낮추어 안티 페로프스카이트 압전자기층(20)이 상자성이 되도록 한다. 압전자기층(20)이 상자성인 경우, 압전자기층(20)과 저장층(10) 사이에 교환 바이어스가 존재하지 않는다. 그러나, 압전자기층(20)이 반강자성(예를 들어, 전위차가 소멸된 후에)일 때, 압전자기층(20)과 저장층(10) 사이에 교환 바이어스가 존재한다. 압전자기층(20)과 저장층(10) 사이에 교환 바이어스가 존재할 때, 항전기장보다 큰 세기의 자기장이 존재하더라도, 저장층(10)의 자화 방향은 고정된다. 층(20)이 반강자성으로 될 때 존재하는 층(10)의 자기 상태에 따라, 2개 이상의 상이한 방향으로 층(10)의 자화를 고정시킬 수 있다.
따라서, 제2 실시예는 제1 층(50)과 제2 층(60) 사이에 전위차를 인가함으로써, 압전자기층(20)에 스트레인 유도층(30)을 통해 스트레인을 유도하여 기울어진 반강자성과 상자성 사이에서 압전자기층(20)의 특성을 변환시킨다. 압전자기층(20)이 상자성이 되면, 저장층(10)에서 자화의 방향을 변화시키는 것이 가능하다. 이는, 예를 들어, 외부 자기장을 사용하여 달성될 수 있다. 이러한 목적을 위해, 예를 들어, 자기장을 유도하는 하나 이상의 추가 전극(70) 또는 수직으로 자화된 층(70)이 제공될 수 있다. 개별적인 추가 전극(70)은 2개 이상의 메모리 셀에 걸쳐 전역적으로, 또는 단일 메모리 셀에 국부적으로 작용할 수 있다. 대안적으로, 저장층(10)의 자화에 수직인 일정한 자화를 갖는 추가의 층은 프리세션 주기의 절반 동안 고정이 해제될 때, 저장층(10)의 자화의 프리세션 전환을 유도하도록 포함된다. 이러한 추가적인 메카니즘은 압전자기 재료(20)가 저장층(10)을 고정 해제하기 위해 기록 과정에서 상자성으로 제조되는 실시예에서 유리하다. 전극(70)을 이용하여 저장층(10)에 자기장을 유도함으로써, 저장층(10)의 자화 방향을 변화시킬 수 있다. 저장층(10)의 자화 방향이 변경된 후, 저장층(10)에 데이터를 기록하기 위해, 제1 및 제2 전극(50, 60)에 인가된 전위차가 제거된다. 이를 통해, 압전자기층(20)의 네엘 온도가 주위 온도보다 상승하여, 압전자기층(20)이 반강자성체로서 작용한다. 압전자기층(20)이 반강자성체로 작용할 때, 압전자기층(20)과 저장층(10) 사이의 교환 바이어스 상호 작용으로 인하여, 저장층(10)의 자화 방향(이 경우 자기 스핀 분극화)이 고정된다. 따라서, 자화 전극(70)이 인접한 비휘발성 메모리 셀에 정보를 기록하는데 사용되고, 자기장이 관심 대상인 메모리 셀의 저장층(10)으로 확장되더라도, 관심 대상인 메모리 셀의 저장층(10)의 자화 방향은 변경되지 않는다.
제2 실시예에서, 데이터는 자기-커패시턴스 효과를 사용함으로써, 제1 실시예와 동일한 방식으로 비휘발성 메모리 셀로부터 판독된다. 그러나,이 경우에 TN 아래의 스트레인을 층(20)에 인가하고 저장층(10)이 역전된 이후에 저장층에서의 자화 방향이 역전되며, 고속의 스트레인 펄스를 인가하여 저장층(10)의 새로운 자화 방향을 변화시키지 않고 압전자기층(20)이 상자성이 되게 하고 고정된 방향을 리셋시킬 수 있다.
제2 실시예에서, 가장 바람직한 안티 페로브스카이트 압전자기 재료는 Mn3-xAxGa1-yByN1-z 또는 Mn3-xAxNi1-yByN1-z 와 같은 Mn3GaN 또는 Mn3NiN 또는 Mn3GaN 또는 Mn3NiN계 재료로서, A 및 B는 Ag, Al, Au, Co, Cu, Fe, Ga, Ge, In, Ir, Ni, Pd, Pt, Rh, Sb, Si, Sn, Zn을 포함하는 그룹 중에서 선택된 하나 이상의 재료이고, 이들 재료는 주위 온도 및 메모리가 작동하는 온도와 거의 동일한 0 스트레인에서 네엘 온도를 갖는다. 바람직하게, 압전자기 재료는 스트레인에 따라 변화하는 네엘 온도를 가지며, 스트레인이 +30% 내지 -30%, 바람직하게는 +10% 내지 -10%, 가장 바람직하게는 +1% 내지 -1%로 변할 때, 네엘 온도는 293k를 통과한다. 이러한 재료가 사용되는 경우, 네엘 온도의 변화가 주위 온도에서 이루어질 수 있으므로, 비휘발성 메모리 셀을 가열하거나 냉각시킬 필요가 없다.
제3 실시예를 도 8을 참조하여 설명할 것이다. 제3 실시예는 아래에 기술된 것을 제외하고 제1 및 제2 실시예와 동일하다. 제3 실시예에서, 비휘발성 메모리 셀은 필요하지 않은 층들(10, 70)을 제외하고는 제2 실시예의 셀과 정확히 동일한 층들을 포함한다. 대신에, 정보는 강유전체층(30)에 저장된다.
제3 실시예에서, 저장층은 데이터가 전기적 분극의 방향으로서 기록 가능한 강유전체층(30)(제1 및 제2 실시예에서와 같이 추가의 압전 특성은 필요하지 않음)이다. 제1 및 제2 전극(50, 60) 사이에 전위차를 인가함으로써 데이터가 비휘발성 전기 메모리 셀에 기록될 수 있다. 이는 인가된 전위차의 극성에 따라 강유전성층(30)에서 전기 분극을 전환할 수 있다. 강유전성 재료의 전기적 히스테리시스(hysteresis)로 인해 제1 및 제2 전극(50, 60) 사이의 전위차가 일단 제거되더라도 전기적 분극은 유지될 것이다.
강유전체층(30)의 전기적 분극은 압전자기층(20)에 자기 모멘트를 유도한다. 이러한 자기 모멘트는 제1 및 제2 실시예에서와 동일한 방식으로 측정될 수 있는 층(20, 30, 60)에 의해 형성된 캐패시터의 자기-커패시턴스의 변화를 초래한다. 제1 및 제2 실시예에서와 같이, 결정된 자기-커패시턴스는 분극(제3 실시예의 경우에 전기) 방향과 관련될 수 있다. 이것에 의해, 저장층(30)에 기억된 데이터를 판독할 수 있다.
크로스바(cross-bar) 기하구조를 갖는 N×N 어레이에서 메모리 비트의 판독 및 기록은 비파괴적으로 이루어지며, 후술하는 도 9 내지 도 12를 참조하는 설명과 같이 제1 및 제2 실시예의 경우와 동일한 단계를 따르는 각각의 비트에서 트랜지스터 없이 이루어질 수 있다.
모든 실시예는 구조적 피로에 저항하고, 이러한 면에서는 일반적인 플래시 메모리보다 상당히 우수하다. 제1 및 제2 실시예는 제3 실시예보다 구조적 피로에 대한 저항이 더 크다.
제3 실시예에서, 강유전체층(30)은 압전자기층(20)과 접촉할 수 있다. 실시예에서, 강유전성층(30)은 페로브스카이트 강유전성 재료(예를 들어, PbTiO3, SrTiO3, BaTiO3, BaxSr1-xTiO3, Ba(ZrxTi1-x)TiO3)로 형성된다. 압전자기층(20)은, 전술한 바와 같이, Mn3SnN, Mn3GaN 또는 Mn3NiN, 또는 Mn3SnN, Mn3GaN 또는 Mn3NiN계 재료와 같은 임의의 Mn계 안티 페로브스카이트 재료로 형성될 수 있다.
본 발명의 비휘발성 메모리 셀은 2차원 또는 3차원 어레이에 쉽게 조합할 수 있다는 이점을 갖는다.
도 9는 일 실시예에 따른 자기 메모리 셀들의 2차원 어레이의 사시도이다. 도시된 바와 같이, 제1 또는 제2 실시예에 따른 복수의 비휘발성 메모리 셀은 2차원 배열로 배치된다. 제1 및 제2 전극(50, 60)은 스트립의 형태이다. 복수의 제1 및 제2 전극이 직교 방향으로 연장되고, 각 전극은 전극(50, 60)의 길이를 따라 연장하는 복수의 메모리 셀에 접속된다. 따라서, 전술한 바와 같이, 각각의 메모리 셀은 제1 방향으로 연장하는 전극(50)과 직교 방향으로 연장하는 제2 전극(60) 사이에 전위차를 인가함으로써 개별적으로 어드레싱(address)이 가능하다(도10 및 도 11은 각각 제1 및 제3 실시예와 제2 실시예에서 적용된 전위차의 세부 사항을 도시한다). 이러한 방식으로, 개별 메모리 셀이 개별적으로 어드레싱이 가능하고, 개별 메모리 셀에 데이터를 판독 또는 기록하기 위해 트랜지스터가 필요없는 고밀도로 패킹된 2차원 비휘발성 메모리가 조립될 수 있다.
전술한 바와 같이, 제1 실시예에서, 저장층(10)의 자화는 압전자기층(20)의 소량의 자화에 평행(상태 1) 또는 반평행(상태 0)하는 항전기장에 의해 고정된 채로 유지된다. 각각의 정렬 상태는 압전자기층(20)의 상이한 자기 상태를 유도하고, 그에 따라 자기-커패시턴스 측정에 의해 검출 가능한 상이한 탄성 특성을 유도한다. 이러한 기록 메커니즘은 각 비트가 N개의 상부 리드 중 하나 및 N개의 하부 리드 중 하나에 연결되는 N×N 어레이에 통합된 개별 비트의 어드레싱을 허용한다. 도 9에서 도시된 바와 같이, 상단 및 하단의 리드 세트는 서로 수직(크로스바 기하구조)이다. 도 10은 제1 실시예에 따른 메모리 셀의 메모리 비트의 상태를 기록하는 방법을 도시한다(동일한 원리가 제3 실시예에도 적용되지만, 상이한 층 구조를 가짐). DC-전위 Vtop 및 Vg가 각각의 대상 메모리 셀과 접촉하는 상부 리드 및 하부 리드에 인가된다. 더 작은 DC 전위(예를 들어, Vtop/3)가 나머지 상부 리드들에 인가되고, 하단 리드의 나머지 부분에는 2*Vtop/3이 적용된다. 이는 압전자기층(20)에 스트레인을 유도하는 대상 메모리 비트에서 큰 전압 (Vtop, 여기서 Vg=0은 접지)을 야기하고, 이는 차례로 저장층(10)의 항전기장을 극복하고 자화를 전환하기에 충분히 큰 자화를 유도한다. 어레이의 다른 모든 개별 메모리 셀은 스위칭 전압(Vtop)의 1/3 (2*Vtop/3 - Vtop/3 = Vtop/3)의 전압을 받으며, 이들의 상태는 영향을 받지 않는다(항전기장에 의해 설정된 임계값 미만의 전압).
정보를 판독하기 위해, 도 12에 도시된 바와 같이, 작은 AC 전압이 캐패시터의 플레이트(압전자기층(20) 및 하부 접촉층(60))에 인가되고, 이는 저장층(10)의 자기 상태를 전환시킬 수 있을 정도의 스트레인을 유발할 만큼 충분히 크지는 않지만, 메모리의 리액턴스 및 정전용량의 측정이 가능할 정도이다. 정전용량은 절연 스트레인 유도층(30)의 상대 유전율 및 치수에 의존하며, 차례로 압전자기층(20)의 탄성 특성에 의존하고, 저장층(10)(또는 시나리오 3의 30)에서 자화의 배열에 의존한다. 이러한 판독 메커니즘을 통해 전술한 N×N 어레이에 통합된 개별 비트의 어드레싱이 가능해진다. 메모리 비트를 판독하기 위해, 해당 메모리 비트에 접촉하는 상단 및 하단 리드에 AC전압이 가해지고, 관련 메모리 비트와 접촉하는 않는 모든 리드에는 반대 위상의 AC전압이 가해진다. 따라서, 임의의 시점에서 관련 메모리 비트와 동일한 리드에 연결된 임의의 비트의 전압은 0이고, 임의의 다른 비트의 전압은 대상 메모리 비트의 전압과 동일한 크기이지만 반대 극성이다. 따라서, 대상 메모리 비트의 정전용량은 동일한 리드에 연결된 다른 비트의 신호의 영향을 받지 않고, 비트의 메모리 상태에 영향을 주지 않고 판독할 수 있다(비파괴 판독).
대안적으로, 압전자기층의 2개의 자기 상태들 사이의 자기-커패시턴스의 차이는 단일 메모리 셀이 캐패시터이고 인덕터가 메모리 어레이 외부의 제어 유닛에있는 회로의 공진 주파수의 시프트(shift)로서 결정될 수 있다.
도 11에 각각 도시된 바와 같이, 전술한 크로스바 기하구조를 갖는 N×N 어레이의 제2 실시예의 특정 메모리 비트의 상태를 기록하기 위해, DC-전위 Vtop 및 Vg가 특정 메모리 비트와 접촉하는 상부 리드 및 하부 리드에 인가된다. 특정 메모리 비트와 접촉하지 않는 모든 리드에는 반대 전압이 가해진다(하단 리드에 Vtop 및 상단 리드에 Vg). 이는 특정 메모리 비트가 외부 자기장 (도 11에 도시되지 않음)에 의해 기록 가능하도록 압전자기층(20)에 스트레인을 유도하는 특정 메모리 비트에서 큰 전압(Vtop-Vg)을 초래한다. 어레이의 다른 모든 메모리 비트는 제로 전압 또는 반대 극성(Vg-Vtop)을 갖는 동일한 전압을 겪기 때문에, 네엘 온도가 주변 온도보다 훨씬 높아지고 저장층의 자화가 고정된다.
제2 실시예의 N×N 어레이에서의 판독은 도 12를 참조하여 설명된 제1 및 제3 실시예의 경우와 동일하다.
제3 실시예에서, 기록은 제1 실시예의 경우에서와 같이 DC전압을 인가함으로써 달성된다. 그러나, 이 때 전압은 강유전체층(30)에서 제1 방향과 제2 방향 사이에서 선택된 비트의 강유전성 분극을 전환할 정도로 커야하고, 이를 통해, 메모리 셀에 데이터를 기록할 수 있다. 강유전체층(30)의 제1 방향의 강유전성 분극은 안티 페로브스카이트 압전자기층(20)에서 제1 자기 상태를 유도하고, 강유전체층(30)의 제2 방향에서의 강유전성 분극은 안티 페로브스카이트 압전자기층(20)에서 제2 자기 상태를 유도한다. 나머지 비트들에 인가된 전압은 그들의 전기적 분극을 전환하는데 충분하지 못하다. 강유전성 분극에 영향을 미치지 않는 전압이 제거된다. 판독 방법은, 도 12에 도시된 바와 같이, 제1 유형의 실시예에서와 같이 AC 전압이 2D 메모리 어레이에 인가되어 선택된 메모리 셀의 자기-커패시턴스를 측정하도록 가해지고, 동일한 리드에 연결된 셀의 나머지에 대하여 임의의 시점에 인가된 전압은 0이다. 선택된 메모리 비트의 자기-커패시턴스는 압전자기층의 제1 자기 상태와 제2 자기 상태는 다르므로, 저장층에 저장된 데이터를 판독할 수 있다.
모든 실시예에서, 개별층 사이의 격자 부정합이 낮기 때문에, 메모리 셀의 층 사이의 전극들이 해당 전극의 양 측면상의 메모리 셀을 어드레싱하는데 사용되는 유사한 원리를 사용하여 3차원 메모리 어레이를 구축하는 것이 가능하다. x-y 방향으로 통과하는 전극에 도달할 수 있도록, x 및 y 방향으로 층의 폭은 높이에 따라 감소한다. 이러한 메모리는 도 13에 개략적으로 도시되어 있다.
2차원 및 3차원 어레이의 다른 배열이 가능하고, 이들은 당업자의 기술적 범위 내에 있다.
이러한 장치의 다중층은 필요한 박막층에 최적화된 박막 증착 방법을 사용하여 제조할 수 있다. 예를 들어, 펄스 레이저 증착(PLD)이 사용될 수 있다. 각 박막에 대한 예시적인 성장 조건은 하기와 같다.
단계 1: 기판 선택 및 세정.
임의의 적합한 산화물 기판(예를 들어, MgO, SrTiO3, Nb:SrTiO3, (LaAlO3)0.3(Sr2TaAlO6)0.7) 또는 Si가 기판으로서 사용될 수 있다. 기판은 성장 전에 표준 용매 세정 절차로 세정한다. 아세톤, 이어서 이소프로판올 및 최종적으로 증류수가 있는 초음파 욕조에서 3분간 깨끗한 표준 용매 세정 절차를 진행한다. 각 용매 단계 후에 N2 블로우 건조를 실시한다. 일 실시예에서, 기판은 하부 전극(60)이 될 수있다.
단계 2: 다층 성장(PLD 및 마그네트론 스퍼터링).
박막은 KrF 엑시머 레이저(λ=248nm)를 사용하여 PLD에 의해 증착된다. SrRuO3, Nb:SrTiO3, BaTiO3, BaxSr1-xTiO3, BaZrxTi1-xO3, Mn3SnN 및 Mn3GaN의 각각 화학량론적으로 단일상 타겟을 10Hz에서 0.8J/cm2의 유동성을 갖는 레이저에 의해 제거된다.
제 1 층 - 제2 전극(60) - 100nm SrRuO3 박막은 50 내지 300mTorr의 O2 분압 하에서 700 내지 780℃에서 성장한다. 증착 후, 성장된 박막은 순차적으로 그 위치에서 O2 분압 600Torr 하에서 성장 온도에서 20분동안 후어닐링이 이루어진다. 그 후, 샘플을 600Torr의 O2 분압하에서 10℃/min으로 실온으로 냉각시켰다.
또는, 100nm Nb:SrTiO3 박막으로 산소 분압이 0 내지 60mTorr인 조건에서 700℃에서 성장된다. 성장 후, 샘플을 600Torr의 산소 분압하에 10℃/min으로 실온으로 냉각된다.
제 2 층 - 스트레인 유도층의 압전 재료(30) - 100nm BaTiO3(BaxSr1-xTiO3 또는 BaZrxTi1-xO3) 박막은 150 내지 200mTorr의 O2 분압하에 750 내지 800℃에서 성장된다. 성장 후, 샘플을 600Torr의 산소 분압하에 10℃/min으로 실온으로 냉각된다.
제 3 층 - Mn3XN의 압전자기층(20)(여기서, X는 임의의 적절한 원소이다) - 예를 들어, 100nm Mn3SnN 박막은 0 내지 12mTorr의 N2 분압하에 300 내지 550℃에서 성장된다. 성장 후, 샘플을 0 내지 12mTorr의 N2 분압하에 10℃/min으로 실온으로 냉각된다.
또는, 0 내지 12mTorr의 N2 분압하에 300 내지 550℃에서 성장된 100nm Mn3GaN이다. 성장 후, 시료는 0 내지 12mTorr의 N2 분압하에 10℃/min으로 실온으로 냉각된다.
스페이서층 (실시예 1에 한정) - 비자성층의 페로브스카이트 자성체(15) - DC 마그네트론 스퍼터링을 통해 1 내지 2nm 백금(Pt) 박막이 샘플(기판, 층(60, 30 및 20)으로 구성) 상에 성장된다. 샘플을 초고진공에서 800℃로 가열하고 1시간동안 어닐링한다. Pt 박막은 100W DC 전력으로 증착된다. 성장 후, 샘플을 진공 상태에서 10℃/min으로 실온으로 냉각시킨다.
제 4 층 - 저장층의 강자성 물질(10) - 20 내지 50nm Co3FeN 박막은 RF 마그네트론 스퍼터링을 통해 5 내지 20mTorr (Ar+N2) 혼합물 분위기에서 Co3Fe 타겟으로부터 300 내지 500℃에서 성장되며, N2 가스의 체적 농도는 5 내지 15%의 범위에 있다. 성장 후, 샘플을 10℃/min으로 실온으로 냉각시킨다.
제 5 층 - 제1 전극(50) - 금속(예를 들어, Pt, Au) 또는 전도성 페로브스카이트(예를 들어, SrRuO3, Nb:SrTiO3) 100nm 박막.
100nm Pt 박막은 DC 마그네트론 스퍼터링을 통해 성장된다. 샘플을 초고진공에서 800℃로 가열하고 1시간동안 어닐링한다. Pt 박막은 100W DC전력으로 증착된다. 성장 후, 샘플을 진공 상태에서 10℃/min으로 실온으로 냉각시킨다.
또는, 100nm SrRuO3 박막은 50 내지 300mTorr의 O2 분압하에서 700 내지 780℃에서 성장된다. 증착 후, 성장된 박막은 순차적으로 그 위치에서 O2 분압 600Torr 하에서 성장 온도에서 20분동안 후어닐링된다. 그 후, 샘플을 O2 분압 600Torr에서 10℃/min으로 실온으로 냉각시킨다.
또는, 100nm Nb:SrTiO3 박막으로서 산소 분압이 0 내지 60mTorr인 조건에서 700℃에서 성장된다. 성장 후, 샘플을 600Torr의 산소 분압하에 10℃/min으로 실온으로 냉각시켰다.
단계 3: 포토리소그래피.
어레이 패턴을 적용하기 위해, 표준 포토리소그래피 공정이 이루어진다. 2D 장치의 경우, 모든 층들이 증착되고, 패터닝이 될 수 있다. 3D 스태킹 장치의 경우, 각 메모리 셀 층은 다음 층이 증착되기 전에, 패터닝되어야 한다.
단계 4: 에칭.
재료를 제거하고 포토리소그래피 공정에서 샘플에 패턴을 전사하기 위해 표준 아르곤 이온 밀링 공정, 또는 다른 적절한 화학적 또는 물리적 에칭 기술이 구현된다.

Claims (28)

  1. 데이터를 자화 방향으로 기록 가능한 강자성 재료로 구성된 저장층;
    내부의 스트레인에 따라 상기 저장층 상에 제1 유형의 효과 및 제2 유형의 효과를 선택적으로 갖는 안티 페로브스카이트 압전자기 재료로 구성된 압전자기층; 및
    상기 제1 유형의 효과로부터 상기 제2 유형의 효과로 전환하도록 상기 압전자기층에 스트레인을 유도하는 스트레인 유도층을 포함하는 것을 특징으로 하는 비휘발성 메모리 셀.
  2. 제 1 항에 있어서,
    상기 제1 유형의 효과는, 상기 압전자기층의 순자화가 상기 저장층 내의 항전기장을 극복하고 쌍극 결합을 통해 상기 압전자기층의 자화와 상기 저장층의 자화가 정렬되도록 강한 경우이고,
    상기 제2 유형의 효과는, 상기 압전자기층 내의 자화로 인한 상기 저장층 내의 자기장이 상기 저장층의 항전기장보다 낮은 경우인 것을 특징으로 하는 비휘발성 메모리 셀.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 저장층과 상기 압전자기층 사이의 교환 바이어스를 방지하기 위해, 상기 저장층과 상기 압전자기층 사이에 비자성층을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 셀.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 안티 페로브스카이트 재료는 ±30%, 바람직하게는 ±10%, 가장 바람직하게는 ±1%의 스트레인에서 350K보다 큰 네엘 온도를 갖는 것을 특징으로 하는 비휘발성 메모리 셀.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 안티 페로브스카이트 압전자기 재료는 Mn3-xAxSn1-yByN1-z와 같은 Mn3SnN 또는 Mn3SnN계이고, 여기서 A 및 B는 Ag, Al, Au, Co, Cu, Fe, Ga, Ge, In, Ir, Ni, Pd, Pt, Rh, Sb, Si, Sn, Zn 중에서 선택된 하나 이상의 원소인 것을 특징으로 하는 비휘발성 메모리 셀.
  6. 제 1 항에 있어서,
    상기 제1 유형의 효과는, 상기 압전자기층이 상자성 상태에 있고, 상기 저장 층과 상기 압전자기층 사이에 교환 바이어스 상호작용이 존재하지 않아, 상기 저장층의 자화 방향이 외부 자기장에 의해 변환될 수 있는 경우이고,
    상기 제2 유형의 효과는, 압전자기 재료가 반강자성 상태에 있고, 상기 저장층의 자화 방향이 압전자기층에 의해 고정되는 교환 바이어스 상호작용인 것을 특징으로 하는 비휘발성 메모리 셀.
  7. 제 6 항에 있어서,
    상기 안티 페로브스카이트 압전자기 재료는 스트레인에 따라 변하는 네엘 온도를 갖고, 상기 스트레인은 +30% 내지 -30%, 바람직하게 +10% 내지 -10%, 가장 바람직하게 +1% 내지 -1%로 변경될 때 네엘 온도가 293K를 통과하는 것을 특징으로 하는 비휘발성 메모리 셀.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 안티 페로브스카이트 압전자기 재료는 Mn3-xAxGa1-yByN1-z 또는 Mn3-xAxNi1-yByN1-z와 같은 Mn3GaN, Mn3NiN, Mn3GaN 또는 Mn3NiN계이고, 여기서 A 및 B는 Ag, Al, Au, Co, Cu, Fe, Ga, Ge, In, Ir, Ni, Pd, Pt, Rh, Sb, Si, Sn, Zn 중에서 선택된 하나 이상의 원소인 것을 특징으로 하는 비휘발성 메모리 셀.
  9. 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 저장층의 자화 방향을 변화시키기 위해, 상기 저장층에 인접하여 위치되는 자기장을 인가하는 하나 이상의 추가 전극을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 셀.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 스트레인 유도층은 압전자기층, 또는 페로브스카이트 재료, 또는 압전자기층과 페로브스카이트 재료인 것을 특징으로하는 비휘발성 메모리 셀.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 저장층과 상기 압전자기층 사이, 또는 상기 압전자기층과 상기 스트레인 유도층 사이, 또는 상기 저장층과 상기 압전자기층 사이와 상기 압전자기층과 상기 스트레인 유도층 사이의 격자 부정합은 1% 미만인 것을 특징으로 하는 비휘발성 메모리 셀.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 강자성 층은 페로브스카이트 또는 안티 페로브스카이트 구조를 갖는 것을 특징으로 하는 비휘발성 메모리 셀.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 비휘발성 메모리 셀은, 상기 압전자기층과 반대측의 상기 저장층에 연결되는 제1 전극을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 셀.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 비휘발성 메모리 셀은, 상기 압전자기층과 반대측의 상기 스트레인 유도층에 연결되는 제2 전극을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 셀.
  15. 제 13 항 또는 제 14 항에 있어서,
    상기 전극과 이에 인접하는 층 사이의 격자 부정합은 1% 이하인 것을 특징으로 하는 비휘발성 메모리 셀.
  16. 제 1 항 내지 제 15 항 중 어느 한 항에 기재된 비휘발성 메모리 셀을 복수로 2차원 배열로 포함하는 메모리 셀의 2차원 어레이.
  17. 제 1 항 내지 제 15 항 중 어느 한 항에 기재된 비휘발성 메모리 셀을 복수로 3차원 배열로 포함하는 메모리 셀의 3차원 어레이.
  18. 저장층 및 안티 페로브스카이트 압전자기층을 포함하는 비휘발성 메모리 셀에 데이터를 기록하고 판독하는 방법으로서,
    상기 저장층에서 제1 또는 제2 방향으로 분극을 유도하여 상기 메모리 셀에 데이터를 기록하는 단계; 및
    상기 메모리 셀의 자기-커패시턴스를 측정하는 단계를 포함하고,
    상기 제1 방향으로의 상기 저장층의 분극은 상기 안티 페로브스카이트 압전자기층에서의 제1 자기 상태를 유도하고, 상기 제2 방향에서의 상기 저장층의 분극을 상기 안티 페로브스카이트 압전자기층에 제2 자기 상태를 유도하며,
    상기 안티 페로브스카이트 압전자기층의 상기 자기-커패시턴스를 상기 제1 자기 상태와 상기 제2 자기 상태에서 다르게 하여, 상기 저장층에 저장된 데이터를 판독하는 것을 특징으로 하는 방법.
  19. 제 18 항에 있어서,
    상기 측정 단계는, 상기 저장층 및 상기 안티 페로브스카이트층을 가로질러 교류 전압을 인가하고 리액턴스를 결정하여, 상기 메모리 셀의 자기-커패시턴스를 결정하는 단계를 포함하는 것을 특징으로 하는 방법.
  20. 제 18 항에 있어서,
    상기 측정 단계는, 상기 메모리 셀의 공진 주파수에서의 시프트를 결정하는 단계를 포함하는 것을 특징으로 하는 방법.
  21. 제 18 항 내지 제 20 항 중 어느 한 항에 있어서,
    상기 저장층은 강자성 재료로 구성되고, 상기 분극은 자기 분극인 것을 특징으로 하는 방법.
  22. 제 21 항에 있어서,
    상기 유도 단계는, 상기 저장층의 자기 분극이 쌍극자 결합을 통해 상기 안티 페로브스카이트 압전자기층의 자화가 정렬되도록 강하게 상기 안티 페로브스카이트 압전자기층에 자화를 유도하여 수행되는 것을 특징으로 하는 방법.
  23. 제 22 항에 있어서,
    상기 비휘발성 메모리 셀은 스트레인 유도층을 더 포함하고,
    상기 안티 페로브스카이트 압전자기층에서의 자화를 유도하는 단계는, 상기 스트레인 유도층을 사용하여 상기 안티 페로브스카이트 압전자기층에 스트레인을 유도함으로써 수행되는 것을 특징으로 하는 방법.
  24. 제 21 항에 있어서,
    상기 유도 단계는 자화 전극을 사용하여 상기 저장층에 자화를 유도하는 단계를 포함하는 것을 특징으로 하는 방법.
  25. 제 24 항에 있어서,
    상기 유도 단계는 상기 안티 페로브스카이트 압전자기층에 스트레인을 유도하여, 상기 안티 페로브스카이트 압전자기층을 상자성으로 전환하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  26. 제 25 항에 있어서,
    상기 비휘발성 메모리 셀은 스트레인 유도층을 더 포함하고, 상기 스트레인 유도층에 의해 스트레인 유도가 수행되는 것을 특징으로 하는 방법.
  27. 제 18 항 내지 제 20 항 중 어느 한 항에 있어서,
    상기 저장층은 강유전성 재료로 구성되고, 상기 분극은 전기 분극인 것을 특징으로 하는 방법.
  28. 제 18 항, 제 19 항, 제 20 항 또는 제 27 항 중 어느 한 항에 있어서,
    상기 비휘발성 메모리 셀은, 상기 저장층과 반대측의 상기 안티 페로브스카이트 압전자기층에 연결되는 제1 전극과, 상기 안티 페로브스카이트 압전자기층과 반대측의 상기 저장층에 연결되는 제2 전극을 구비하고,
    상기 유도 단계는 상기 제1 및 제2 전극 사이에 전위차를 인가하는 단계를 포함하고, 상기 측정 단계는 상기 제1 및 제2 전극 사이의 상기 자기-커패시턴스를 측정하는 단계를 포함하는 것을 특징으로 방법.
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