KR20190091799A - 반도체 패키지 및 제조 방법 - Google Patents

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Abstract

본 발명의 반도체 패키지 및 제조 방법이 개시된다. 본 발명의 일 측면에 따르면, 절연층 및 배선층을 포함하는 배선부, 상기 배선부 상에 배치되고, 상기 배선층과 본딩 패드를 통하여 전기적으로 연결되는 반도체 칩 및 상기 반도체 칩 및 상기 배선부를 커버하며, 상기 배선층과 연결되는 커버부재를 포함하는 반도체 패키지가 제공될 수 있다.

Description

반도체 패키지 및 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 제조 방법에 관한 것으로써, 더욱 상세하게는 반도체 패키지의 전자파 간섭현상을 줄이는 것이 가능한 반도체 패키지 및 제조 방법에 관한 것이다.
최근 반도체 소자는 공정 기술의 미세화 및 기능의 다양화로 인해 칩 사이즈는 감소하고 입출력 단자들의 개수는 증가함에 따라 전극 패드 피치가 점점 미세화되고 있으며, 다양한 기능의 융합화가 가속됨에 따라 여러 소자를 하나의 패키지 내에 집적하는 시스템 레벨 패키징 기술이 대두되고 있다.
하지만 시스템 레벨 패키징 기술은 전자 부품의 동작 속도가 빨라지고 다양한 기능이 덧붙여지면서 부품 간 전자파 간섭현상(Electro Magnetic Interference; EMI)이 발생될 수 있으며, 이를 개선하기 위한 별도의 공정이 필요하다.
기존에는 인쇄회로기판(PCB)과 커넥터에 EMI 차폐 공정을 적용했으나, 개별 패키지에 EMI 차폐를 하는 것에 비해 차폐 성능이 떨어지고, 전체 시스템의 크기가 커지는 제약에 따라 최근 핵심 칩에 직접 EMI 차폐 기술을 적용하는 방향으로 변화하고 있다.
핵심 칩에 직접 EMI 차폐 공정을 적용하는 기술 중 팬아웃 패키지의 경우, 반도체 칩이 PCB 기판 위에 접착제를 이용하여 부착되고, 와이어 본딩을 통하여 PCB 기판과 전기적으로 연결되며, EMC 몰딩을 통하여 반도체 칩 및 와이어 본딩이 보호되고, 패키지 전면과 측면에 EMI 차폐막을 형성하는 구조를 갖는다.
하지만 종래의 팬아웃 패키지는 EMI 차폐를 위한 물질의 증착 시, 패키지 측면의 단차 피복(step coverage)이 좋지 않아 차폐막과 반도체 칩 하부의 배선층과의 접촉 면적이 감소하거나, 개방되어 EMI 차폐 성능이 현저히 낮아지게 되는 문제가 있다.
또한, 와이어 본딩 및 PCB 기판으로 인한 최종 패키지 두께가 두꺼워질 뿐만 아니라, 와이어의 루프 길이가 길어짐에 따른 전기적 성능이 저하되는 단점이 있다.
대한민국 등록특허 제10-0877551호(2009.01.07 공고)
본 발명의 일 실시 예는 전자파 간섭현상을 줄이는 것이 가능한 반도체 패키지를 제공하고자 한다.
본 발명의 일 실시 예는 반도체 패키지 내에서 전자파 간섭현상을 줄이는 것이 가능한 반도체 패키지를 제공하고자 한다.
본 발명의 실시 예에 따른 반도체 패키지는 반도체 패키지 내에 EMI(Electro Magnetic Interference)를 차폐할 수 있는 커버부가 배치되기 때문에 커버부가 벗겨지거나 파손되어 EMI 차폐 성능이 낮아지는 현상을 방지할 수 있다.
본 발명의 실시 예에 따른 반도체 패키지는 제1 프레임 및 제2 프레임으로 이루어지는 프레임 내에 반도체 칩을 배치하기 때문에 반도체 칩의 파손을 방지하는 동시에 반도체 패키지의 부피를 감소시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2 내지 15는 도 1의 반도체 패키지를 제조하는 방법을 설명하기 위한 단면도들이다.
도 16은 본 발명의 다른 실시 예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 17 내지 27은 도 16의 반도체 패키지를 제조하는 방법을 설명하기 위한 단면도들이다.
이하에서는 본 발명의 실시 예들을 첨부 도면을 참조하여 상세히 설명한다. 아래에서 소개하는 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 충분히 전달하기 위해 제시하는 것일 뿐, 본 발명이 제시하는 실시 예만으로 한정되는 것은 아니다. 본 발명은 다른 실시형태로도 구체화될 수 있다. 본 발명을 명확하게 설명하기 위하여 설명과 관계없는 부분은 도면에서 생략하였으며 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 또한, 이하 사용되는 용어 중 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
이하에서는 도 1을 참조하여 본 발명의 일 실시 예에 따른 반도체 패키지(100)를 설명한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 패키지(100)를 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 반도체 패키지(100)는, 반도체 칩(110), 배선부(120), 프레임(130), 커버부(140), 봉지재(150) 및 외부 연결단자(160)를 포함하여 이루어질 수 있다.
반도체 칩(110)은 배선부(120) 상에 배치되며, 본딩 패드(111)를 통하여 배선부(120)와 전기적 또는 전자적으로 연결된다.
반도체 칩(110)은 집적 회로(Die 또는 IC: Integrated Circuit)일 수 있다. 반도체 칩(110)은 메모리 칩이거나 로직 칩일 수 있다. 메모리 칩은 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM) 등을 포함할 수 있다. 로직 칩은 메모리 칩들을 제어하는 제어기일 수 있다.
반도체 칩(110)은 외부의 자극을 감지할 수 있는 다양한 종류의 센서 칩일 수 있다. 예를 들어, 반도체 칩(110)은 이미지 센서 칩, 지문 인식용 센서 칩, 열 감지용 센서 칩 또는 습도 감지용 센서 칩 등을 사용할 수 있다. 반도체 칩(110)은 지문 인식용 센서 칩 일 수 있으며, 이러한 반도체 칩(110)을 포함하는 본 발명의 반도체 패키지(100)는 센서 장치, 특히, 지문 센서에 사용될 수 있다.
반도체 칩(110)은 회로가 형성되는 활성영역을 포함하는 활성면 및 활성면의 반대면인 비활성면을 가질 수 있다.
활성면에는 외부와 신호를 교환하기 위한 본딩 패드(111)가 형성될 수 있다. 이 경우 본딩 패드(111)는 반도체 칩(110)과 일체로 형성될 수 있으며, 활성면과 동일 평면으로 마련될 수 있다.
반도체 칩(110)은 본딩 패드(111)가 아닌 반도체 칩(110)의 일면에 부착되는 범프를 통해 외부와 신호를 교환할 수 있다. 반도체 칩(110)의 일면에 부착되는 범프는 구리 필러 범프(Copper pillar bump) 또는 솔더 범프(Solder bump) 일 수 있다.
배선부(120)는 금속 배선의 재배치 공정으로 형성될 수 있다. 예를 들어, 본딩 패드(111)가 형성된 반도체 웨이퍼의 일면, 즉 활성면에 포토레지스트(photoresist) 공정과 도금 공정을 이용하여 미세 패턴의 금속 배선을 형성할 수 있다.
배선부(120)는 반도체 칩(110)을 재배선하여 회로를 형성할 수 있다. 반도체 칩(110)이 배선부(120)에 의해 재배선됨으로써 반도체 패키지(100)는 팬-아웃(fan-out) 구조를 가질 수 있으며, 반도체 칩(110)의 입출력 단자를 미세화하는 동시에 입출력 단자의 개수를 증가시킬 수 있다.
배선부(120)는 제1 절연층(121), 재배선층(122) 및 제2 절연층(123)을 포함할 수 있다. 제1 절연층(121), 재배선층(122) 및 제2 절연층(123)은 반도체 칩(110) 아래에 순서대로 적층되어 마련될 수 있다.
제1 절연층(121)은 반도체 칩(110)과 재배선층(122) 사이에 배치될 수 있다. 재배선층(122)은 제1 절연층(121)과 제2 절연층(123) 사이에 배치될 수 있다. 제2 절연층(123)은 재배선층(122) 하부에 배치될 수 있다.
제1 절연층(121), 재배선층(122) 및 제2 절연층(123)은 복수로 이루어질 수 있다. 제1 절연층(121), 재배선층(122) 및 제2 절연층(123) 중 하나 이상을 포함하는 층은 다수의 층으로 적층될 수 있다.
재배선층(122)은 도전성 물질을 포함할 수 있다. 재배선층(122)은 금속을 포함할 수 있으며, 구리(Cu), 알루미늄(Al) 또는 이들의 합금을 포함할 수 있다.
재배선층(122)은 반도체 칩(110)의 본딩 패드(111) 및 외부 연결단자에 접속될 수 있다. 재배선층(122)은 반도체 칩(110)의 본딩 패드(111), 후술하는 제1 프레임(131) 및 커버부(140)와 접속될 수 있다.
재배선층(122)은 제1 절연층(121) 상에 각각 금속 패터닝(metal patterning) 공법으로 형성될 수 있다.
제1 절연층(121) 및 제2 절연층(123)은 유기 또는 무기 절연 물질을 포함할 수 있다. 제1 절연층(121) 및 제2 절연층(123)은 에폭시 수지 등의 유기 절연 물질을 포함할 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등의 무기 절연 물질을 포함할 수 있다.
제1 절연층(121) 및 제2 절연층(123)은 절연 코팅(Dielectric coating)으로 형성될 수 있다. 제1 절연층(121) 및 제2 절연층(123) 증착, 인쇄 또는 라미네이팅 등 다양한 방법을 이용하여 형성될 수 있다.
제1 절연층(121)에는 후술하는 제1 프레임(131)을 노출시키기 위한 제1 개구부(121a) 및 커버부(140)를 노출시키기 위한 제2 개구부(121b)가 형성될 수 있다.
프레임(130)은 반도체 패키지(100)의 전체적인 틀을 제공하며, 제1 프레임(131) 및 제2 프레임(132)을 포함하여 이루어질 수 있다.
제1 프레임(131)은 배선부(120) 상에 배치되며, 내부에 반도체 칩(110)이 배치될 수 있도록 제1 수용부(131a)를 가진다.
제1 프레임(131)은 제1 프레임(131)과 반도체 칩(110) 사이에 커버부(140)가 설치될 수 있도록 반도체 칩(110)과 이격되어 배선부(120) 상에 배치될 수 있다. 제1 프레임(131)이 반도체 칩(110)과 이격되어 배선부(120) 상에 배치될 경우 제1 수용부(131a)에는 반도체 칩(110) 및 커버부(140)가 수용될 수 있다.
제1 프레임(131)은 제1 절연층(121)에 형성된 제1 개구부(121a)를 통하여 재배선층(122)과 연결될 수 있다.
제1 프레임(131)은 커버부(140)를 거쳐 제1 절연층(121)에 형성된 제2 개구부(121b)를 통하여 재배선층(122)과 연결될 수 있다. 제1 프레임(131)은 후술하는 커버부(140)의 제3 면(143) 및 제4 면(144)을 통해 재배선층(122)과 연결될 수 있다.
제1 프레임(131)은 제1 절연층(121)에 형성된 제1 개구부(121a) 및 제2 개구부(121b)를 통하여 재배선층(122)과 연결될 수 있으며, 재배선층(122)과 직접 또는 간접으로 연결될 수 있다. 제1 프레임(131)이 재배선층(122)과 직접 연결되는 경우, 제1 프레임(131)은 제1 절연층(121)에 형성된 제1 개구부(121a)를 통해 재배선층(122)과 연결될 수 있으며, 제1 프레임(131)이 재배선층(122)과 간접 연결되는 경우, 제1 프레임(131)은 커버부(140)를 거쳐 제1 절연층(121)에 형성된 제2 개구부(121b)를 통해 재배선층(122)과 연결될 수 있다.
제1 프레임(131)은 메탈 프레임으로 이루어질 수 있으며, 도전성 물질을 포함할 수 있다. 제1 프레임(131)은 금속을 포함할 수 있으며, 구리(Cu), 알루미늄(Al) 또는 이들의 합금을 포함할 수 있다.
제1 프레임(131)은 반도체 칩(110)으로부터 방출되는 열에 대한 방열 기능을 수행할 수 있으며, 내장 접지면(EGP: Embedded Ground Plane)으로 형성될 수 있다.
제1 프레임(131)은 반도체 칩(110)보다 작은 두께로 형성될 수 있다. 제1 프레임(131)은 반도체 칩(110)과 서로 동일한 두께로 형성될 수 있다.
제1 프레임(131)은 반도체 칩(110)의 측면에 인접하여 배치됨으로써 반도체 패키지(100) 자체의 강성을 증가시켜 줄 수 있다. 즉, 반도체 패키지(100)에 외부 충격이 가하여지더라도 메탈 프레임 형태의 제1 프레임(131)이 1차적으로 충격을 흡수 및 분산하여 반도체 칩(110)에 가하여지는 충격을 감소시킬 수 있으며, 결과적으로 반도체 패키지(100)의 신뢰성을 향상시킬 수 있다.
제2 프레임(132)은 제1 프레임(131) 상에 배치된다. 제2 프레임(132)은 제1 프레임(131) 상에 배치되어 제1 프레임(131)을 커버할 수 있으며, 내부에 반도체 칩(110)이 배치될 수 있도록 제2 수용부(132a)를 가진다.
제2 프레임(132)은 제2 프레임(132)과 반도체 칩(110) 사이에 커버부(140)가 설치될 수 있도록 반도체 칩(110)과 이격되어 제1 프레임(131) 상에 배치될 수 있다. 제2 프레임(132)이 반도체 칩(110)과 이격되어 제1 프레임(131) 상에 배치될 경우 제2 수용부(132a)에는 반도체 칩(110) 및 커버부(140)가 수용될 수 있다.
제2 프레임(132)은 절연 프레임으로 이루어질 수 있으며, 절연물을 포함할 수 있다. 제2 프레임(132)은 이엠씨 (EMC, epoxy mold compound) 프레임으로 이루어질 수 있으며, 에폭시 몰딩 컴파운드(epoxy mold compound, EMC) 또는 엔캡슐런트(encapsulant)를 포함할 수 있다. 제2 프레임(132)은 다양한 절연성 물질로 이루어질 수 있으며, 실리콘(silicon), 유리(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer) 등을 포함할 수 있다.
제2 프레임(132)은 제1 프레임(131)과 동일한 형태 및 두께로 이루어지거나 제1 프레임(131)보다 큰 두께로 형성될 수 있다. 제2 프레임(132)은 제1 프레임(131)과 동일한 형태로 이루어지되, 두께에 있어서 차이가 있을 수 있다.
제2 프레임(132)의 두께가 제1 프레임(131)의 두께보다 크게 이루어질 경우, 제1 프레임(131)의 두께를 최소화할 수 있으며, 반도체 패키지(100) 제조 시 비중이 높은 금속의 사용을 최소화하여 반도체 패키지(100)의 전체적인 무게를 감소시킬 수 있다.
제2 프레임(132)은 반도체 칩(110)보다 큰 두께로 형성될 수 있다. 제2 프레임(132)은 반도체 칩(110)과 서로 동일한 두께로 형성될 수 있다.
제1 프레임(131) 및 제2 프레임(132)의 두께의 합은 반도체 칩(110)의 두께보다 크게 이루어질 수 있다. 제1 프레임(131) 및 제2 프레임(132)의 두께의 합은 반도체 칩(110), 커버부(140) 및 봉지재(150)의 두께의 합과 같게 이루어질 수 있다.
제1 프레임(131) 및 제2 프레임(132)의 두께의 합이 반도체 칩(110)의 두께보다 크게 이루어지거나, 반도체 칩(110), 커버부(140) 및 봉지재(150)의 두께의 합과 같게 이루어질 경우, 제2 프레임(132)은 봉지재(150)와 함께 반도체 패키지(100)의 외관을 이룰 수 있다.
제1 프레임(131) 또는 제2 프레임(132) 중 하나 또는 제1 프레임(131) 및 제2 프레임(132) 모두는 생략 가능하다.
커버부(140)는 반도체 칩(110)을 커버하며, 배선부(120) 상에 배치된 반도체 칩(110)의 외면을 감싸는 형태로 마련될 수 있다. 커버부(140)는 배선부(120) 상에 배치된 반도체 칩(110)의 상면 및 측면을 모두 감싸는 형태로 마련될 수 있다.
커버부(140)는 제1 프레임(131)의 측면을 커버하는 형태로 이루어질 수 있다. 커버부(140)는 제2 프레임(132)의 측면을 커버하는 형태로 이루어질 수 있다. 커버부(140)는 제1 프레임(131) 및 제2 프레임(132)의 측면 모두를 커버하는 형태로 이루어질 수 있다.
커버부(140)는 반도체 칩(110)의 상면을 커버하는 제1 면(141), 반도체 칩(110)의 측면을 커버하는 제2 면(142), 배선부(120)와 접촉되는 제3 면(143), 제1 프레임(131) 및 제2 프레임(132)의 측면을 커버하는 제4 면(144)을 포함하여 이루어질 수 있다.
제1 면(141)은 반도체 칩(110) 상에 적층되는 형태로 마련될 수 있고, 제2 면(142)은 제1 면(141)의 단부에서 반도체 칩(110)의 측면을 따라 구부러지는 형태로 마련될 수 있으며, 제3 면(143)은 제2 면(142)의 단부에서 배선부(120)를 따라 구부러지는 형태로 마련될 수 있고, 제4 면(144)은 제3 면(143)의 단부에서 제1 프레임(131) 및 제2 프레임(132)의 측면을 따라 구부러지는 형태로 마련될 수 있다.
커버부(140)는 재배선층(122)과 연결될 수 있으며, 제1 절연층(121)에 형성된 제2 개구부(121b)를 통하여 재배선층(122)과 연결될 수 있다.
커버부(140)는 재배선층(122) 및 제1 프레임(131)과 전기적 또는 전자적으로 연결될 수 있다. 커버부(140)는 제3 면(143)이 재배선층(122)과 접촉되어 재배선층(122)과 전기적 또는 전자적으로 연결될 수 있으며, 제4 면(144)이 제1 프레임(131)과 접촉되어 제1 프레임(131)과 전기적 또는 전자적으로 연결될 수 있다.
커버부(140)는 반도체 패키지(100)의 슬림화가 가능하도록 반도체 칩(110)의 두께에 비해 얇은 막으로 마련될 수 있다.
커버부(140)는 EMI(Electro Magnetic Interference)를 차폐할 수 있는 차폐막일 수 있다. 커버부(140)는 금속 및 세라믹으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함하는 전도성 물질을 포함할 수 있으며, 구체적으로 커버부(140)는 구리(Cu), 금(Au), 은(Ag) 및 티타늄(Ti)으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함할 수 있다.
커버부(140)는 전도성 수지를 포함할 수 있다. 전도성 수지는 카본계 수지 중에 알루미늄, 세라믹 또는 실리콘 중 하나 이상이 첨가되어 이루어질 수 있다.
또한, 도면에는 한 층의 커버부(140)가 반도체 칩(110)을 밀봉하는 것을 도시하였지만, 이와 달리 커버부(140)는 서로 다른 기능을 구비하는 둘 이상의 부재가 연속적으로 코팅되어 형성될 수 있다. 예를 들어, EMI 차폐 기능이 있는 소재로 코팅된 후에, 그 위에 다시 고강도의 소재로 코팅될 수 있다.
봉지재(150)는 커버부(140) 상에 형성된다. 봉지재(150)는 반도체 칩(110)을 밀봉할 수 있으며, 제2 프레임(132)과 함께 반도체 칩(110), 배선부(120) 및 제1 프레임(131)이 일체화되도록 밀봉할 수 있다.
봉지재(150)는 커버부(140)의 일측 전면, 즉 제1 면 내지 제4 면(141,142,143,144)을 밀봉할 수 있다. 봉지재(150)가 커버부(140)의 제1 면 내지 제4 면(141,142,143,144)을 밀봉하는 경우, 반도체 칩(110)의 상면으로부터 전달되는 충격을 흡수하여 반도체 칩(110)을 보호할 수 있다.
봉지재(150)는 절연물을 포함할 수 있으며, 에폭시 몰딩 컴파운드(epoxy mold compound, EMC) 또는 엔캡슐런트(encapsulant)를 포함할 수 있다.
봉지재(150)는 유동성이 있는 상태에서 주입된 후 고온 환경에서 경화될 수 있다. 즉, 봉지재(150)를 가열함과 동시에 가압하는 과정을 포함할 수 있으며, 이 때 진공 공정을 추가하여 봉지재(150) 내부의 가스 등을 제거할 수 있다. 봉지재(150)가 경화되면서 반도체 칩(110), 배선부(120), 제1 프레임(131), 제2 프레임(132) 및 커버부(140)는 서로 일체화되어 하나의 구조체를 이룬다.
봉지재(150)가 밀봉된 이후에 반도체 패키지(100)는 단면이 직사각형 형상으로 마련될 수 있다.
봉지재(150) 외측에는 커버부(140)가 노출될 수 있다. 봉지재(150) 외측에 노출되는 커버부(140)는 사각 띠, 원형 띠 또는 다각 띠 형상으로 봉지재 외측에 노출될 수 있다. 봉지재(150) 외측에 노출되는 커버부(140)는 커버부(140)의 제4 면(144)의 단부로 이루어질 수 있으며, 제4 면(144)의 단부는 사각 띠, 원형 띠 또는 다각 띠 형상으로 봉지재(150) 외측에 노출될 수 있다.
봉지재(150) 외측에 노출되는 커버부(140)의 최소 직경 또는 커버부(140) 전체의 최소 직경은 반도체 칩(110) 최대 직경의 0.1 내지 5배로 이루어질 수 있다.
봉지재(150) 및 프레임(130)의 표면에는 커버부(140)와 접속되는 별도의 EMI 차폐막, 필름 또는 시트가 형성될 수 있으며, 커버부(140)가 전도성 몰딩재를 사용하여 마련되는 경우, 봉지재(150) 대신 커버부(140)가 봉지재(150) 역할을 수행할 수 있다.
외부 연결단자(160)는 배선부(120) 아래 배치되어 배선부(120)와 전기적 또는 전자적으로 연결된다. 외부 연결단자(160)는 재배선층(122)과 전기적 또는 전자적으로 연결되어 반도체 칩(110)과 연결될 수 있다. 외부 연결단자(160)는 범프와 같은 별도의 금속층을 통하여 재배선층(122)과 전기적 또는 전자적으로 연결될 수 있다.
외부 연결단자(160)는 반도체 칩(110)과의 전기적 또는 전자적 신호의 입출력이 가능하도록 반도체 칩(110)과 서로 전기적 또는 전자적으로 연결될 수 있다.
외부 연결단자(160)는 배선부(120)와 전기적 또는 전자적으로 연결되고, 반도체 패키지(100)가 외부 회로 또는 다른 반도체 패키지에 접속되기 위한 매개로 사용될 수 있다. 예를 들어, 외부 연결단자(160)는 일 측이 재배선층(122) 또는 범프 금속층에 접속되고, 타 측이 외부에 노출될 수 있다.
도면에는 외부 연결단자(160)의 일 예로 솔더 볼(solder ball)을 도시하였지만, 솔더 범프(solder bump) 또는 솔더 이외의 다른 소재로도 마련될 수 있다.
외부 연결단자(160)의 표면에는 유기물 코팅 또는 금속 도금 등의 표면처리가 수행되어 표면이 산화되는 것을 방지할 수 있다. 유기물 코팅은 OSP(Organic Solder Preservation) 코팅일 수 있으며, 금속 도금은 금(Au), 니켈(Ni), 납(Pb), 또는 실버(Ag) 도금 등으로 처리될 수 있다.
이하에서는 본 발명의 일 실시 예에 의한 반도체 패키지 제조 방법에 대하여 설명한다.
도 1에서 반도체 패키지(100)를 설명한 내용과 중복되는 내용은 간략히 하거나 생략하도록 한다.
도 2 내지 도 15는 도 1의 반도체 패키지를 제조하는 방법을 설명하기 위한 단면도들이다.
도 1 내지 도 15를 참조하면, 본 발명의 일 실시 예에 따른 반도체 패키지(100)를 제조하는 방법은, 캐리어 기판(C) 상에 프레임(130)을 형성하는 단계, 본딩 패드(111)를 포함하는 반도체 칩(110)을 배치하는 단계, 반도체 칩(110)을 커버하며 재배선층(122)과 연결되는 커버부(140)를 형성하는 단계, 커버부(140)를 밀봉하는 봉지재(150)를 형성하는 단계, 커버부(140)를 연삭하는 단계 및 반도체 칩(110) 상에 본딩 패드(111)와 접속하는 재배선층(122)을 포함하는 배선부(120)를 형성하는 단계를 포함한다.
도 2 내지 도 4는 프레임(130)을 형성하기 위한 단계를 나타낸 도면으로, 도 2를 참조하면, 접착층(A)이 형성된 캐리어 기판(C) 상에 제1 프레임(131)을 형성한다. 제1 프레임(131)은 내부에 반도체 칩(110)이 배치되도록 제1 수용부(131a)가 마련되는 형태로 형성될 수 있다.
캐리어 기판(C)은 반도체 칩(110)과 제1 프레임(131)의 하면을 평탄화하는 등의 보조적인 기능을 하는 기판이며, 세라믹 기판, 실리콘 또는 산화 실리콘 기판, 유리 기판 등으로 구현될 수 있다. 캐리어 기판(C)은 웨이퍼 레벨(wafer level)로 마련될 수 있다. 캐리어 기판의 형상 및 크기는 한정되지 않으며, 반도체 칩의 종류 또는 반도체 칩의 설계에 따라 다양하게 이루어질 수 있다.
도 3을 참조하면, 제1 프레임(131) 형성 후 제1 프레임(131)을 커버하기 위한 제2 프레임(132)을 형성한다. 제2 프레임(132)은 에폭시 몰딩 컴파운드(epoxy mold compound, EMC) 또는 엔캡슐런트(encapsulant)와 같은 절연물을 포함할 수 있으며, 에폭시 몰딩 컴파운드가 몰딩된 후 가공되어 제1 프레임(131)과 같은 형태로 제1 프레임(131) 상에 형성될 수 있다.
도 4를 참조하면, 제1 프레임(131) 및 제2 프레임(132)이 적층되어 형성된 프레임(130)은 캐리어 기판(C)으로부터 분리된다. 프레임(130)은 별도의 독립된 구성 또는 제품으로 존재할 수 있으며, 반도체 패키지(100) 제조 시 제1 프레임(131) 및 제2 프레임(132) 형성 과정을 거치지 않고 미리 제조된 프레임(130)을 이용하여 반도체 패키지(100)를 제조할 수 있다.
제1 프레임(131) 및 제2 프레임(132)은 별도로 제작되어 독립된 구성 또는 제품으로 존재할 수 있다. 프레임(130)은 별도로 제작된 제1 프레임(131) 및 제2 프레임(132)이 서로 부착되어 마련될 수 있다. 프레임(130)은 제1 프레임(131)이 캐리어 기판(C)에 부착된 후 제1 프레임(131) 상에 제2 프레임(132)이 부착되어 마련될 수 있다.
도 5 및 6을 참조하면, 접착층(A)이 형성된 캐리어 기판(C) 상에 프레임(130)을 배치 후 제1 수용부(131a) 및 제2 수용부(132a)에 반도체 칩(110)이 배치되도록 반도체 칩(110)을 배치한다.
도 7을 참조하면, 반도체 칩(110)을 커버하며, 재배선층(122)과 연결되는 커버부(140)를 형성한다. 커버부(140)는 제1 프레임(131) 및 제2 프레임(132)을 커버하며, 제1 프레임(131)의 측면 그리고 제2 프레임(132)의 측면 및 상면과 접촉되도록 형성될 수 있다. 즉, 커버부(140)는 반도체 칩(110)이 배치되고 프레임(130)이 형성된 캐리어 기판(C) 상에 전면에 걸쳐 형성될 수 있다.
커버부(140)는 수용부(131a,132a)의 내측 표면을 따라 형성될 수 있다. 커버부(140)는 반도체 칩(110)의 상면 및 측면, 그리고 수용부(131a,132a)의 내측 표면을 따라 형성될 수 있다. 수용부(131a,132a)의 내측 표면은 제1 수용부(131a)의 저면 및 측면, 그리고 제2 수용부(132a)의 측면으로 이루어질 수 있다.
커버부(140)는 EMI(Electro Magnetic Interference)를 차폐할 수 있는 차폐막일 수 있으며, 금속 및 세라믹으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함하는 전도성 물질을 포함할 수 있다. 커버부(140)는 구리(Cu), 금(Au), 은(Ag) 및 타늄(Ti)으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함할 수 있다.
또한, 도면에는 한 층의 커버부(140)가 반도체 칩(110)을 밀봉하는 것을 도시하였지만, 이와 달리 커버부(140)는 서로 다른 기능을 구비하는 둘 이상의 부재를 연속적으로 코팅하여 형성할 수 있다. 예를 들어, EMI 차폐 기능이 있는 소재로 코팅한 후에, 그 위에 다시 고강도의 소재로 코팅할 수 있다.
도 8을 참조하면, 커버부(140)를 형성한 이후에 봉지재(150)를 밀봉한다. 봉지재(150)는 절연물을 포함할 수 있으며, 에폭시 몰딩 컴파운드(epoxy mold compound, EMC) 또는 엔캡슐런트(encapsulant)를 포함할 수 있다.
봉지재(150)는 커버부(140)를 커버하도록 밀봉될 수 있다. 따라서, 봉지재(150)는 커버부(140)를 보호하여 외부로 노출시키지 않아, 금속을 포함하는 커버부(140)의 산화를 방지할 수 있으며, 반도체 칩(110) 및 프레임(130)을 일체화할 수 있다.
봉지재(150)는 수용부(131a,132a)의 내부를 몰딩 또는 밀봉할 수 있다. 봉지재(150)는 커버부(140)가 형성된 수용부(131a,132a)의 내부를 몰딩 또는 밀봉할 수 있다.
도 9를 참조하면, 봉지재(150)를 밀봉 후 제2 프레임(132)의 상면이 외부로 노출되도록 봉지재(150)를 제거한다. 봉지재(150)는 그라인딩을 통해 제거될 수 있으며, 봉지재(150) 제거 시 커버부(140)의 제1 면(141), 제2 면(142), 제3 면(143) 및 제4 면(144) 이외의 면이 함께 제거될 수 있다.
봉지재(150) 밀봉 후 제2 프레임(132)의 상면이 외부로 노출되도록 봉지재(150)를 제거할 경우, 봉지재(150) 및 제2 프레임(132)을 이용하여 반도체 패키지(100)를 밀봉할 수 있으며, 제거된 봉지재(150) 및 커버부(140)의 일부만큼 반도체 패키지(100)의 무게, 두께 및 부피가 감소될 수 있다.
즉, 봉지재(150) 및 제2 프레임(132)을 이용하여 반도체 패키지(100)를 밀봉할 수 있으며, 이 경우 반도체 패키지(100) 밀봉 및 반도체 패키지(100) 슬림화를 동시에 이룰 수 있다.
도 10을 참조하면, 봉지재(150)가 형성되어 일체화된 반도체 칩(110)과 접착된 캐리어 기판(C)을 제거하고, 반도체 칩(110)의 반대면, 즉 봉지재(150)와 공정 캐리어 기판(P)의 접착층(A)을 서로 마주하도록 하여 접착시킨다. 이에 따라, 본딩 패드(111)가 형성된 면, 즉 반도체 칩(110)의 활성면이 상부로 노출될 수 있다.
공정 캐리어 기판(P)은 웨이퍼 레벨(wafer level) 내지 패널 레벨(panel lever)로 마련될 수 있다. 공정 캐리어 기판(P)은 고형(rigid type)의 재료일 수 있으며, 몰드 성형물 내지 폴리이미드 테이프(polyimide tape) 등의 재료를 사용할 수 있다.
접착층(A)은 반도체 칩(110)을 밀착시키기 위한 구성이며, 제조 공정에 따라 공정 캐리어 기판(P)의 일 면에 배치되거나 배치되지 않을 수 있다. 접착층(A)은 양면 접착필름을 사용할 수 있으며, 일 면이 공정 캐리어 기판(P) 상에 부착되어 고정되고 타 면이 봉지재(150)에 부착되어 고정될 수 있다.
도 11을 참조하면, 반도체 칩(110)의 활성면, 즉 본딩 패드(111)가 형성된 반도체 칩(110)의 일면 상에 제1 절연층(121)을 형성한다. 제1 절연층(121)은 반도체 칩(110)의 일면에 절연 물질을 코팅한 후 패터닝(Patterning) 공정을 통하여 본딩 패드(111)를 노출하는 홀(hole)이 마련되도록 형성될 수 있다. 절연 물질은 감광성 폴리이미드(PI, Polyimide) 또는 Thick PI(Polyimide)로 이루어질 수 있다.
제1 절연층(121)은 PI(Polyimide)를 이용하여 필름 형태의 막을 형성한 후, 노광 공정 등을 통해 패터닝하여 형성될 수 있다.
제1 프레임(131)을 노출하는 제1 개구부(121a) 및 커버부(140)를 노출하는 제2 개구부(121b)는 제1 절연층(121) 패터닝 공정 시 함께 형성된다.
도 12를 참조하면, 패터닝된 제1 절연층(121) 상에 재배선층(122)을 형성한다. 재배선층(122)은 본딩 패드(111)와 접속된다. 재배선층(122)은 제1 개구부(121a)를 통하여 제1 프레임(131)과 접속되며, 제2 개구부(121b)를 통하여 커버부(140)와 접속된다. 재배선층(122)은 제1 절연층(121) 상에 금속 물질을 코팅한 후 포토레지스트(photoresist) 공정 등을 거쳐 금속 패턴으로 형성될 수 있다. 재배선층(122)은 일반 도금 공정을 거쳐 코팅될 수 있다.
재배선층(122)은 무전해 도금, 전해 도금, 스퍼터링, 또는 프린팅 등의 공정을 이용하여 본딩 패드(111), 제1 절연층(121), 제1 개구부(121a) 및 제2 개구부(121b)에 증착 또는 충진됨으로써 마련될 수 있다. 예를 들어, 재배선층(122)은 본딩 패드(111) 및 제1 절연층(121)의 표면, 그리고 제1 개구부(121a) 및 제2 개구부(121b)의 내면에 대해 패터닝 공정을 수행하여 마련된 금속 코팅층일 수 있으며, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다.
보다 구체적으로, 본딩 패드(111) 및 제1 절연층(121)의 표면, 그리고 제1 개구부(121a) 및 제2 개구부(121b)의 내면에 대해 무전해 도금, 전해 도금, 스퍼터링, 또는 프린팅 등의 공정을 수행하여 시드층을 형성하고, 이 시드층 상에 마스크를 이용하여 레지스트 패턴을 형성한다. 이어서, 레지스트 패턴의 오픈된 영역으로부터 도금액을 공급하여 금속 코팅층을 형성함으로써 본딩 패드(111) 및 제1 절연층(121)의 표면, 그리고 제1 개구부(121a) 및 제2 개구부(121b)의 내면에 재배선층(122)을 형성할 수 있다. 이후 마스크를 제거하고 시드층을 에칭에 의해 제거한다.
한편, 재배선층(122)은 복수 개의 배선부 층으로도 마련될 수 있으며, 배선부 층 간에는 절연층이 추가로 배치될 수 있다. 이 때, 후차적으로 적층되는 배선부는 절연층에 대해 전술한 패터닝 공정을 수행함으로써 마련될 수 있다.
반도체 칩(110)이 재배선층(122)에 의해 재배선됨으로써 반도체 패키지(100)는 팬아웃 구조를 가질 수 있다.
도 13을 참조하면, 재배선층(122) 상에 제2 절연층(123)을 형성한다. 제2 절연층(123)은 재배선층(122) 상에 절연 물질을 코팅한 후 패터닝 공정을 통하여 재배선층(122)의 일부를 노출하는 홀(hole)이 마련되도록 형성될 수 있다. 절연 물질은 감광성 PI(Polyimide) 또는 Thick PI(Polyimide)로 이루어질 수 있다.
도 14를 참조하면, 반도체 칩(110)과 연결된 배선부(120) 상에 외부 연결단자(160)를 형성한다.
외부 연결단자(160)는 제2 절연층(123)에 형성된 홀을 통하여 재배선층(122)과 접속될 수 있으며, 이에 한정되지 않고 별도의 범프 금속층을 통해 재배선층(122)과 접속될 수 있다. 외부 연결단자(160)가 범프 금속층을 통해 재배선층(122)과 접속되는 경우, 범프 금속층은 제2 절연층(123) 상에 금속 물질을 코팅한 후, 포토레지스트(photoresist) 공정 등을 거쳐 금속 패턴을 형성하여 마련될 수 있다.
외부 연결단자(160)는 배선부(120)와 전기적 또는 전자적으로 연결되고, 반도체 패키지(100)가 외부 회로 또는 다른 반도체 패키지에 접속되기 위한 매개로 사용될 수 있다. 예를 들어, 외부 연결단자(160)는 일 측이 재배선층(122)에 접속되고, 타 측이 외부에 노출될 수 있다.
도 15를 참조하면, 외부 연결단자(160) 형성 후, 공정 캐리어 기판(P)을 제거할 수 있으며, 접착층(A) 역시 동시에 제거되어 반도체 패키지(100)가 제조될 수 있다.
또한, 반도체 패키지가 웨이퍼 레벨(wafer level) 내지 패널 레벨(panel lever)로 제조되어 복수개의 반도체 패키지가 함께 제조될 경우, 개별 반도체 패키지(100) 단위로 커팅하여 분리함으로써 개별 반도체 패키지의 최종 제품을 제조할 수 있다.
이하에서는 도 16을 참조하여 본 발명의 다른 실시 예에 따른 반도체 패키지(200)를 설명한다.
설명에 앞서 본 발명의 일 실시 예에 의한 반도체 패키지(100)에서 설명한 내용과 중복되거나 유사한 내용은 간략히 하거나 생략하도록 한다.
도 16은 본 발명의 다른 실시 예에 따른 반도체 패키지(200)를 설명하기 위한 단면도이다.
도 16을 참조하면, 본 발명의 다른 실시 예에 따른 반도체 패키지(200)는, 반도체 칩(210), 배선부(220), 커버부(230), 프라이머부(240), 봉지재(250) 및 외부 연결단자(260)를 포함하여 이루어질 수 있다.
반도체 칩(210)은 배선부(220) 상에 배치되며, 본딩 패드(211)를 통하여 배선부(220)와 전기적 또는 전자적으로 연결된다.
반도체 칩(210)은 집적 회로(Die 또는 IC: Integrated Circuit)일 수 있다. 반도체 칩(210)은 메모리 칩이거나 로직 칩일 수 있다. 메모리 칩은 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM) 등을 포함할 수 있다. 로직 칩은 메모리 칩들을 제어하는 제어기일 수 있다
반도체 칩(210)은 회로가 형성되는 활성영역을 포함하는 활성면 및 활성면의 반대면인 비활성면을 가질 수 있다.
활성면에는 외부와 신호를 교환하기 위한 본딩 패드(211)가 형성될 수 있다. 이 경우 본딩 패드(211)는 반도체 칩(210)과 일체로 형성될 수 있으며, 활성면과 동일 평면으로 마련될 수 있다.
반도체 칩(210)은 본딩 패드(211)가 아닌 반도체 칩(210)의 일면에 부착되는 범프를 통해 외부와 신호를 교환할 수 있다. 반도체 칩(210)의 일면에 부착되는 범프는 구리 필러 범프(Copper pillar bump) 또는 솔더 범프(Solder bump) 일 수 있다.
반도체 칩(210)의 회로가 형성되지 않는 비활성영역, 즉 활성면의 반대면인 비활성면에는 접착층(212)이 마련될 수 있다. 접착층(212)은 반도체 칩(210)과 커버부(230)를 밀착시키기 위한 구성이며, 반도체 칩(210)의 이탈을 방지하는 기능을 함께 수행할 수 있다.
접착층(212)은 양면 접착필름을 사용할 수 있으며, 일 면이 반도체 칩(210) 상에 부착되어 고정되고 타 면이 커버부(230)에 부착되어 고정될 수 있다.
반도체 칩(210)은 커버부(230)와 이격되도록 배선부(220) 상에 배치될 수 있다. 반도체 칩(210)은 커버부(230)와 이격되어 공간부(213)가 형성되도록 배선부(220) 상에 배치될 수 있으며, 공간부(212)에 후술하는 배선부(220)의 제1 절연층(221)이 삽입되어 견고히 고정될 수 있다.
배선부(220)는 금속 배선의 재배치 공정으로 형성될 수 있다. 예를 들어, 본딩 패드(211)가 형성된 반도체 웨이퍼의 일면, 즉 활성면에 포토레지스트(photoresist) 공정과 도금 공정을 이용하여 미세 패턴의 금속 배선을 형성할 수 있다.
배선부(220)는 반도체 칩(210)을 재배선하여 회로를 형성할 수 있다. 반도체 칩(210)이 배선부(220)에 의해 재배선됨으로써 반도체 패키지(200)는 팬-아웃(fan-out) 구조를 가질 수 있으며, 반도체 칩(210)의 입출력 단자를 미세화하는 동시에 입출력 단자의 개수를 증가시킬 수 있다.
배선부(220)는 제1 절연층(221), 재배선층(222) 및 제2 절연층(223)을 포함할 수 있다. 제1 절연층(221), 재배선층(222) 및 제2 절연층(223)은 반도체 칩(210) 아래에 순서대로 적층되어 마련될 수 있다.
제1 절연층(221)은 반도체 칩(210)과 재배선층(222) 사이에 배치될 수 있다. 재배선층(222)은 제1 절연층(221)과 제2 절연층(223) 사이에 배치될 수 있다. 제2 절연층(223)은 재배선층(222) 하부에 배치될 수 있다.
제1 절연층(221)은 반도체 칩(210) 하부에 배치되며, 반도체 칩(210)의 하면 및 측면을 감싸는 형태로 이루어질 수 있다. 제1 절연층(221)은 반도체 칩(210)의 공간부(213)에 삽입되는 형태로 반도체 칩(210) 하부에 배치될 수 있다.
제1 절연층(221)은 반도체 칩(210)의 공간부(213)에 삽입되는 돌출부(221a)를 포함할 수 있다. 돌출부(221a)는 반도체 칩(210)의 측면 둘레방향을 따라 연장되는 형태로 마련될 수 있으며, 반도체 칩(210)과 커버부(230) 사이에 마련되는 공간부(213)의 폭에 대응되도록 폭이 조절되어 마련될 수 있다.
돌출부(221a)가 반도체 칩(210)의 공간부(213)에 삽입되어 반도체 칩(20)을 고정하는 경우, 반도체 칩(210)을 외부의 충격 등으로부터 견고히 지지할 수 있으며, 반도체 칩(210)의 이탈을 방지할 수 있다.
제1 절연층(221)에는 커버부(230)를 노출시키기 위한 개구부(221b)가 형성될 수 있다.
제1 절연층(221)은 감광성 Thick PI(Polyimide) 또는 비감광성 Thick PI(Polyimide)로 이루어질 수 있다.
제1 절연층(221)은 유기 또는 무기 절연 물질을 포함할 수 있다. 제1 절연층(221)은 에폭시 수지 등의 유기 절연 물질을 포함할 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등의 무기 절연 물질을 포함할 수 있다.
제1 절연층(221)은 절연 코팅(Dielectric coating)으로 형성될 수 있다.
재배선층(222)은 반도체 칩(210)의 본딩 패드(211) 및 외부 연결단자에 접속될 수 있다. 재배선층(222)은 반도체 칩(210)의 본딩 패드(211) 및 커버부(230)와 접속될 수 있다.
재배선층(222)은 도전성 물질을 포함할 수 있다. 재배선층(222)은 금속을 포함할 수 있으며, 구리(Cu), 알루미늄(Al) 또는 이들의 합금을 포함할 수 있다.
재배선층(222)은 제1 절연층(221) 상에 각각 금속 패터닝(metal patterning) 공법으로 형성될 수 있다.
제2 절연층(223)은 재배선층(222) 하부에 배치되며, 재배선층(222)과 외부 연결단자(260)가 연결되도록 홀(hole)이 형성될 수 있다.
제2 절연층(223)은 유기 또는 무기 절연 물질을 포함할 수 있다. 제2 절연층(223)은 에폭시 수지 등의 유기 절연 물질을 포함할 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등의 무기 절연 물질을 포함할 수 있다.
제2 절연층(223)은 절연 코팅(Dielectric coating)으로 형성될 수 있다.
커버부(230)는 반도체 칩(210)을 커버하며, 배선부(220) 상에 배치된 반도체 칩(210)의 외면을 덮는 형태로 마련될 수 있다. 커버부(230)는 배선부(220) 상에 배치된 반도체 칩(210)의 상면과, 제1 절연층(221)의 상면 및 측면 모두를 감싸는 형태로 마련될 수 있다.
커버부(230)는 반도체 칩(210)의 상면 및 돌출부(221a)의 상면을 커버하는 제1 면(231), 돌출부(221a)의 측면을 커버하는 제2 면(232), 배선부(220)와 접촉되는 제3 면(233)을 포함하여 이루어질 수 있다.
제1 면(231)은 접착층(212)과 결합되어 반도체 칩(210) 및 돌출부(221a) 상에 적층되는 형태로 마련될 수 있고, 제2 면(232)은 제1 면(231)의 단부에서 돌출부(221a)의 측면을 따라 구부러지는 형태로 마련될 수 있으며, 제3 면(233)은 제2 면(232)의 단부에서 배선부(220)를 따라 구부러지는 형태로 마련될 수 있다.
커버부(230)는 재배선층(222)과 연결될 수 있으며, 제1 절연층(221)에 형성된 개구부(221b)를 통하여 재배선층(222)과 연결될 수 있다.
커버부(230)는 제3 면(233)이 재배선층(222)과 접촉되어 재배선층(222)과 전기적 또는 전자적으로 연결될 수 있다.
커버부(230)는 반도체 패키지(200)의 슬림화가 가능하도록 반도체 칩(210)의 두께에 비해 얇은 막으로 마련될 수 있다.
커버부(230)는 EMI(Electro Magnetic Interference)를 차폐할 수 있는 차폐막일 수 있다. 커버부(230)는 금속 및 세라믹으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함하는 전도성 물질을 포함할 수 있으며, 구체적으로 커버부(230)는 구리(Cu), 금(Au), 은(Ag) 및 티타늄(Ti)으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함할 수 있다.
프라이머부(240)는 커버부(230)의 일측 전면을 덮도록 커버부(230) 상에 배치되며, 커버부(230)와 봉지재(250)의 결합을 용이하게 한다. 프러이머부(240)는 커버부(230)의 제1 면(231), 제2 면(232) 및 제3 면(233)을 덮도록 커버부(230) 상에 배치될 수 있다.
프라이머부(240)는 커버부(230)보다 큰 두께로 이루어지거나, 커버부(230)와 같은 두께로 이루어질 수 있다.
프라이머부(240)는 커버부(230)와 봉지재의(250) 계면 접착력을 증가시키는 물질로 이루어질 수 있으며, 메탈 스퍼터(metal sputter) 층으로 이루어질 수 있다.
프라이머부(240)는 전도성 물질을 포함할 수 있다. 프라이머부(240)가 전도성 물질을 포함하는 경우, EMI를 차폐하는 커버부(230)의 두께를 감소시킬 수 있으며, 반도체 패키지(200)의 무게, 두께 및 부피를 감소시킬 수 있다.
봉지재(250)는 프라이머부(240) 상에 형성된다. 봉지재(250)는 반도체 패키지(200)의 전체적인 틀을 제공하며, 반도체 칩(210), 배선부(220), 커버부(230), 프라이머부(240) 및 외부 연결단자(260)가 배치되기 위한 프레임으로써의 역할을 할 수 있다.
봉지재(250)는 배선부(220), 커버부(230), 프라이머부(240) 및 외부 연결단자(260)보다 먼저 형성되어 배선부(220), 커버부(230), 프라이머부(240) 및 외부 연결단자(260)가 배치되기 위한 프레임으로 작용할 수 있으며, 반도체 패키지(200)는 프레임 구조의 봉지재(250) 상에 프라이머부(240), 커버부(230), 반도체 칩(210), 배선부(220) 및 외부 연결단자(260)가 배치되어 마련될 수 있다.
봉지재(250)에는 수용부(251)가 형성되어 반도체 칩(210), 커버부(230) 및 프라이머부(240)를 수용할 수 있다.
봉지재(250)는 절연물을 포함할 수 있으며, 에폭시 몰딩 컴파운드(epoxy mold compound, EMC) 또는 엔캡슐런트(encapsulant)를 포함할 수 있다.
봉지재(250)는 가공되어 이엠씨 (EMC, epoxy mold compound) 프레임 형태로 이루어질 수 있다.
외부 연결단자(260)는 배선부(220) 아래 배치되어 배선부(220)와 전기적 또는 전자적으로 연결된다. 외부 연결단자(260)는 재배선층(222)과 전기적 또는 전자적으로 연결되어 반도체 칩(210)과 연결될 수 있다. 외부 연결단자(260)는 범프와 같은 별도의 금속층을 통하여 재배선층(222)과 전기적 또는 전자적으로 연결될 수 있다.
외부 연결단자(260)는 반도체 칩(210)과의 전기적 또는 전자적 신호의 입출력이 가능하도록 반도체 칩(210)과 서로 전기적 또는 전자적으로 연결될 수 있다.
외부 연결단자(260)는 배선부(220)와 전기적 또는 전자적으로 연결되고, 반도체 패키지(200)가 외부 회로 또는 다른 반도체 패키지에 접속되기 위한 매개로 사용될 수 있다. 예를 들어, 외부 연결단자(260)는 일 측이 재배선층(222) 또는 범프 금속층에 접속되고, 타 측이 외부에 노출될 수 있다.
도면에는 외부 연결단자(260)의 일 예로 솔더 볼(solder ball)을 도시하였지만, 솔더 범프(solder bump) 또는 솔더 이외의 다른 소재로도 마련될 수 있다.
외부 연결단자(260)의 표면에는 유기물 코팅 또는 금속 도금 등의 표면처리가 수행되어 표면이 산화되는 것을 방지할 수 있다. 유기물 코팅은 OSP(Organic Solder Preservation) 코팅일 수 있으며, 금속 도금은 금(Au), 니켈(Ni), 납(Pb), 또는 실버(Ag) 도금 등으로 처리될 수 있다.
이하에서는 본 발명의 다른 실시 예에 의한 반도체 패키지 제조 방법에 대하여 설명한다.
도 16에서 반도체 패키지(200)를 설명한 내용과 중복되는 내용은 간략히 하거나 생략하도록 한다.
도 17 내지 도 27은 도 16의 반도체 패키지(200)를 제조하는 방법을 설명하기 위한 단면도들이다.
도 17 내지 도 27을 참조하면, 본 발명의 일 실시 예에 따른 반도체 패키지(200)를 제조하는 방법은, 봉지재(250) 상에 프라이머부(240), 커버부(230), 반도체 칩(210), 배선부(220) 및 외부 연결단자(260)가 순서대로 적층되어 이루어질 수 있다.
봉지재(250) 상에 프라이머부(240), 커버부(230), 반도체 칩(210), 배선부(220) 및 외부 연결단자(260)가 순서대로 적층되어 반도체 패키지(200)가 제조될 경우 봉지재(250) 또는 배선부(220)를 형성하기 위해 캐리어(C)를 교체하거나, 제조중인 반도체 패키지를 캐리어(C)로부터 분리하여 뒤집는 단계를 생략할 수 있으며, 제조비용 절감 및 생산효율 향상을 이룰 수 있다.
도 17 및 18은 봉지재(250)를 이용하여 프레임을 형성하기 위한 단계를 나타낸 도면으로, 접착층(A)이 형성된 캐리어 기판(C) 상에 봉지재(250)를 배치 후 수용부(251)가 형성되도록 봉지재(250)를 가공하여 봉지재(250)를 프레임 형태로 형성한다.
봉지재(250)는 에폭시 몰딩 컴파운드(epoxy mold compound, EMC) 또는 엔캡슐런트(encapsulant)와 같은 절연물을 포함할 수 있으며, 에폭시 몰딩 컴파운드가 몰딩된 후 가공되어 프레임 형태로 형성될 수 있다.
캐리어 기판(C)은 세라믹 기판, 실리콘 또는 산화 실리콘 기판, 유리 기판 등으로 구현될 수 있다. 캐리어 기판(C)은 웨이퍼 레벨(wafer level)로 마련될 수 있다.
도 19를 참조하면, 프레임 형태의 봉지재(250) 일면에 프라이머부(240)를 형성한다. 프라이머부(240)는 봉지재의 일면 전체를 덮도록 형성될 수 있다.
도 20을 참조하면, 반도체 칩(210)을 커버하며, 재배선층(222)과 연결되는 커버부(230)를 프라이머부 상에 형성한다.
커버부(230)는 EMI(Electro Magnetic Interference)를 차폐할 수 있는 차폐막일 수 있으며, 금속 및 세라믹으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함하는 전도성 물질을 포함할 수 있다. 커버부(140)는 구리(Cu), 금(Au), 은(Ag) 및 타늄(Ti)으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함할 수 있다.
도 21 및 22를 참조하면, 커버부(230)의 제1 면(231)에 접착층(212)을 도포한 후 커버부(230)와 이격되어 공간부(213)가 형성되도록 반도체 칩(210)을 배치한다.
반도체 칩(210)은 활성면, 즉 본딩 패드(211)가 형성된 반도체 칩(210)의 일면이 접착층(212)과 반대 방향으로 배치되도록 커버부(230) 내에 배치된이다.
도 23을 참조하면, 반도체 칩(210)의 활성면, 즉 본딩 패드(211)가 형성된 반도체 칩(210)의 일면 상에 제1 절연층(221)을 형성한다. 반도체 칩(210)의 공간부(213)에 삽입되는 돌출부(221a)는 제1 절연층(221) 형성 시 함께 형성될 수 있으며, 제1 절연층(221) 형성 시 함께 형성된 돌출부(221a)가 공간부(213)에 삽입, 고정되어 반도체 칩(210)과 커버부(230) 사이의 공간을 채울 수 있다.
제1 절연층(221)은 반도체 칩(210)의 일면에 절연 물질을 코팅한 후 패터닝 공정을 통하여 본딩 패드(211)를 노출하는 홀(hole)이 마련되도록 형성될 수 있다. 절연 물질은 감광성 Thick PI(Polyimide) 또는 비감광성 Thick PI(Polyimide)로 이루어질 수 있다.
커버부(230)를 노출하는 개구부(221b)는 제1 절연층(221) 패터닝 공정 시 함께 형성된다.
도 24를 참조하면, 패터닝된 제1 절연층(221) 상에 재배선층(222)을 형성한다. 재배선층(222)은 본딩 패드(211)와 접속된다. 재배선층(222)은 개구부(221b)를 통하여 커버부(230)와 접속된다. 재배선층(222)은 제1 절연층(221) 상에 금속 물질을 코팅한 후 포토레지스트(photoresist) 공정 등을 거쳐 금속 패턴으로 형성될 수 있다. 재배선층(222)은 일반 도금 공정을 거쳐 코팅될 수 있다.
반도체 칩(210)이 재배선층(222)에 의해 재배선됨으로써 반도체 패키지(200)는 팬아웃 구조를 가질 수 있다.
도 25를 참조하면, 재배선층(222) 상에 제2 절연층(223)을 형성한다. 제2 절연층(223)은 재배선층(222) 상에 절연 물질을 코팅한 후 패터닝 공정을 통하여 재배선층(222)의 일부를 노출하는 홀(hole)이 마련되도록 형성될 수 있다. 절연 물질은 감광성 PI(Polyimide) 또는 Thick PI(Polyimide)로 이루어질 수 있다. 절연 물질은 감광성 Thick PI(Polyimide) 또는 비감광성 Thick PI(Polyimide)로 이루어질 수 있다.
도 26을 참조하면, 반도체 칩(210)과 연결된 배선부(220) 상에 외부 연결단자(260)를 형성한다.
외부 연결단자(260)는 제2 절연층(223)에 형성된 홀을 통하여 재배선층(222)과 접속될 수 있으며, 이에 한정되지 않고 별도의 범프 금속층을 통해 재배선층(222)과 접속될 수 있다. 외부 연결단자(260)가 범프 금속층을 통해 재배선층(222)과 접속되는 경우, 범프 금속층은 제2 절연층(223) 상에 금속 물질을 코팅한 후, 포토레지스트(photoresist) 공정 등을 거쳐 금속 패턴을 형성하여 마련될 수 있다.
외부 연결단자(260)는 배선부(220)와 전기적 또는 전자적으로 연결되고, 반도체 패키지(200)가 외부 회로 또는 다른 반도체 패키지에 접속되기 위한 매개로 사용될 수 있다. 예를 들어, 외부 연결단자(260)는 일 측이 재배선층(222)에 접속되고, 타 측이 외부에 노출될 수 있다.
도 27을 참조하면, 외부 연결단자(260) 형성 후, 캐리어 기판(C)을 제거할 수 있으며, 접착층(A) 역시 동시에 제거되어 반도체 패키지(200)가 제조될 수 있다.
또한, 반도체 패키지가 웨이퍼 레벨(wafer level) 내지 패널 레벨(panel lever)로 제조되어 복수개의 반도체 패키지가 함께 제조될 경우, 개별 반도체 패키지(200) 단위로 커팅하여 분리함으로써 개별 반도체 패키지의 최종 제품을 제조할 수 있다.
100 : 반도체 패키지 110 : 반도체 칩
120 : 배선부 130 : 프레임
140 : 커버부 150 : 봉지재
160 : 외부 연결단자
200 : 반도체 패키지 210 : 반도체 칩
220 : 배선부 230 : 커버부
240 : 프라이머부 250 : 봉지재
260 : 외부 연결단자

Claims (25)


  1. 절연층 및 배선층을 포함하는 배선부;
    상기 배선부 상에 마련되고, 상기 배선층과 본딩 패드를 통해 전기적으로 연결되는 반도체 칩;
    상기 배선부 상에 마련되고, 내부에 상기 반도체 칩이 배치되는 수용부를 구비하는 프레임; 및
    상기 반도체 칩과 상기 수용부의 측면을 커버하되, 외측으로 노출되는 노출부를 구비하는 EMI차폐부;를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 프레임은
    상기 배선부 상에 마련되고 내부에 상기 반도체 칩이 배치되는 제1 수용부를 구비하되, 메탈 프레임으로 이루어지는 제1 프레임과,
    상기 제1 프레임 상에 배치되어 상기 제1 프레임을 커버하고 내부에 상기 반도체 칩이 배치되는 제2 수용부를 구비하되, 절연 프레임으로 이루어지는 제2 프레임을 포함하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 배선부는
    상기 반도체 칩의 본딩 패드와 접속되는 재배선층과,
    상기 반도체 칩과 상기 재배선층 사이에 배치되는 제1 절연층과,
    상기 재배선층의 하부에 배치되는 제2 절연층을 포함하고,
    상기 제1 프레임은 상기 제1 절연층에 형성되는 제1 개구부를 통해 상기 재배선층과 연결되는 반도체 패키지.
  4. 제3항에 있어서,
    상기 EMI차폐부는
    상기 제1 절연층에 형성되는 제2 개구부를 통해 상기 재배선층과 연결되는 반도체 패키지.
  5. 제4항에 있어서,
    상기 EMI차폐부 상에 형성되어 상기 반도체 칩을 밀봉하는 봉지재;를 더 포함하는 반도체 패키지.
  6. 제5항에 있어서,
    상기 재배선층과 전기적으로 연결되는 외부 연결단자;를 더 포함하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 EMI차폐부는
    금속 및 세라믹으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함하는 전도성 물질 또는 전도성 수지를 포함하되,
    상기 전도성 수지는
    카본계 수지 중 알류미늄, 세라믹 또는 실리콘 중 하나 이상이 첨가되는 반도체 패키지.
  8. 제5항에 있어서,
    상기 제2 프레임의 두께는
    상기 제1 프레임의 두께보다 크게 이루어지는 반도체 패키지.
  9. 제5항에 있어서,
    상기 제2 프레임의 상면은
    외부로 노출되는 반도체 패키지.
  10. 제1항에 있어서,
    상기 반도체 칩의 측면과 상기 EMI차폐부가 이격되어 형성되는 공간부; 및
    내부에 상기 반도체 칩과 상기 EMI차폐부와 상기 공간부가 배치되는 수용부를 구비하는 절연 프레임;을 더 포함하는 반도체 패키지.
  11. 제10항에 있어서,
    상기 배선부는
    상기 반도체 칩의 본딩 패드와 접속되는 재배선층과,
    상기 반도체 칩과 상기 재배선층 사이에 배치되고, 상기 반도체 칩의 측면 둘레방향을 따라 연장 형성되고 상기 공간부에 삽입되는 돌출부를 구비하는 제1 절연층과,
    상기 재배선층의 하부에 배치되는 제2 절연층을 포함하는 반도체 패키지.
  12. 제11항에 있어서,
    상기 EMI차폐부는
    상기 제1 절연층에 형성되는 개구부를 통해 상기 재배선층과 연결되는 반도체 패키지.
  13. 제12항에 있어서,
    상기 반도체 칩과 상기 EMI차폐부 사이에 마련되는 접착층;을 더 포함하는 반도체 패키지.
  14. 제13항에 있어서,
    상기 EMI차폐부와 상기 절연 프레임 사이에 마련되는 프라이머부;를 더 포함하는 반도체 패키지.
  15. 제14항에 있어서,
    상기 재배선층과 전기적으로 연결되는 외부 연결단자;를 더 포함하는 반도체 패키지.
  16. 제15항에 있어서,
    상기 프라이머부는
    전도성 물질을 포함하는 반도체 패키지.
  17. 제10항에 있어서,
    상기 EMI차폐부는
    금속 및 세라믹으로 이루어진 그룹에서 선택되는 어느 하나 이상을 포함하는 전도성 물질을 포함하고는 반도체 패키지.
  18. 캐리어 기판 상에 프레임을 형성하는 단계;
    상기 프레임의 수용부에 본딩 패드를 포함하는 반도체 칩을 배치하는 단계;
    상기 반도체 칩과 상기 수용부의 측면을 커버하는 EMI차폐부를 형성하는 단계; 및
    상기 본딩 패드와 접속하는 배선층 및 절연층을 포함하는 배선부를 형성하는 단계;를 포함하고,
    상기 프레임을 형성하는 단계는
    상기 배선부와 연결되고 내부에 상기 반도체 칩이 배치되는 제1 수용부를 구비하되, 메탈 프레임으로 이루어지는 제1 프레임을 형성하는 단계와,
    상기 제1 프레임 상에 배치 및 커버하고, 내부에 상기 반도체 칩이 배치되는 제2 수용부를 구비하되, 절연 프레임으로 이루어지는 제2 프레임을 형성하는 단계를 포함하는 반도체 패키지의 제조 방법.
  19. 제18항에 있어서,
    상기 EMI차폐부 상에 상기 반도체 칩을 밀봉하는 봉지재를 형성하는 단계;를 더 포함하는 반도체 패키지의 제조 방법.
  20. 제19항에 있어서,
    상기 재배선층과 전기적으로 연결되는 외부 연결단자를 형성하는 단계;를 더 포함하는 반도체 패키지의 제조 방법.
  21. 캐리어 기판 상에 수용부를 구비하는 절연 프레임을 형성하는 단계;
    상기 절연 프레임 상에 EMI차폐부를 형성하는 단계;
    상기 수용부 및 상기 EMI차폐부 내에 본딩 패드를 포함하는 반도체 칩을 배치하는 단계;
    상기 본딩 패드와 접속하는 배선층 및 절연층을 포함하는 배선부를 형성하는 단계;를 포함하고,
    상기 반도체 칩을 배치하는 단계는
    상기 반도체 칩의 측면과 상기 EMI차폐부가 이격되는 공간부를 형성하는 단계를 포함하고,
    상기 배선부를 형성하는 단계는
    상기 본딩 패드가 배치되는 상기 반도체 칩의 일면에 상기 본딩 패드를 노출시키되 상기 공간부에 삽입되는 돌출부를 구비하는 제1 절연층을 형성하는 단계와,
    상기 제1 절연층 상에 상기 본딩 패드와 접속하는 재배선층을 형성하는 단계와,
    상기 재배선층 상에 상기 재배선층의 일부를 노출시키는 제2 절연층을 형성하는 단계를 포함하는 반도체 패키지의 제조 방법.
  22. 제21항에 있어서,
    상기 제1 절연층을 형성하는 단계는
    상기 EMI차폐부를 노출시키는 개구부를 형성하는 단계를 포함하고,
    상기 EMI차폐부는
    상기 개구부를 통해 상기 재배선층과 연결시키는 반도체 패키지의 제조 방법.
  23. 제22항에 있어서,
    상기 반도체 칩과 상기 EMI차폐부 사이에 접착층을 형성하는 단계;를 더 포함하는 반도체 패키지의 제조 방법.
  24. 제23항에 있어서,
    상기 EMI차폐부와 상기 절연 프레임 사이에 프라이머부를 형성하는 단계;를 더 포함하는 반도체 패키지의 제조 방법.
  25. 제24항에 있어서,
    상기 재배선층과 전기적으로 연결되는 외부 연결단자를 형성하는 단계;를 더 포함하는 반도체 패키지의 제조 방법.










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