KR20190069451A - 하프-브리지 인버터 모듈들을 위한 단일-와이어 버스 다중-그룹 장애 통신 - Google Patents
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Abstract
장애 통신 시스템은 시스템 제어기 및 복수의 장치들을 포함한다. 상기 복수의 장치들 각각은 단일 장애 단자를 포함한다. 상기 복수의 장치들 및 상기 시스템 제어기에 연결된 단일-와이어만으로 이루어진 장애 버스가 또한 포함된다. 상기 장애 버스는 상기 복수의 장치들 및 상기 시스템 제어기 간 다-방향 다중-장애 그룹 통신을 제공하도록 연결된다. 상기 복수의 장치들 각각의 단일 장애 단자는 상기 복수의 장치들 및 상기 시스템 제어기 간 다-방향 다중-장애 그룹 통신을 제공하도록 상기 장애 버스에 연결된다.
Description
본 발명은 일반적으로 단일-와이어 버스(single-wire bus)를 통한 다중-그룹 장애 관리를 위한 다수의 스위칭 모듈 및 시스템 제어기 간의 장애 통신 시스템의 구현 및 방법에 관한 것이다. 더 구체적으로 기술하면, 본 발명은 2-상 또는 3-상 브러시리스 DC(brushless DC; BLDC) 또는 동기 모터 드라이브들에 이용될 수 있는 하프-브리지 인버터 모듈들에서 그러한 장애 통신 시스템을 구현하는 것에 관한 것이다.
환기 팬, 냉각 시스템, 냉장고, 식기세척기, 세탁기/건조기 및 기타 많은 백색 제품/상품과 같은 가정용 및 산업용 기구는 일반적으로 전원으로부터 기계적 부하로 에너지를 전달하는 전기 모터를 이용한다. 전기 모터를 구동하기 위한 전기 에너지는 전원으로부터(예컨대, AC 저주파 소스로부터) 전기 에너지를 인출하는 드라이브 시스템을 통해 제공된다. 전원으로부터 수신된 전기 에너지는 전력 변환기를 통해 처리되고 원하는 기계적 출력을 얻기 위해 모터에 공급되는 전기 에너지의 원하는 형태로 변환된다. 모터의 원하는 기계적 출력은 예를 들어 모터의 속도, 토크 또는 모터 샤프트의 위치일 수 있다.
모터들 및 모터 드라이브들와 같은 모터들 관련 회로들은 네트워크 부하들의 상당 부분을 차지한다. 모터 드라이브들의 기능, 효율, 크기 및 가격은 이러한 제품의 공급업체가 고려해야 하는 도전적이고 경쟁력 있는 요인들이다. 모터 드라이브 내 전력 변환기의 기능은 모터 샤프트 상의 원하는 기계적 출력 부하 운동(예컨대, 스핀/힘)을 위해 전압, 전류, 주파수 및 위상과 같은 입력 전기 신호를 모터에 제공하는 것을 포함한다. 일 예에서 상기 전력 변환기는 원하는 전압, 전류, 주파수 및 위상의 교류(AC) 출력으로 직류(DC) 입력을 전달하는 인버터일 수 있다. 상기 전력 변환기의 제어기는 센서 블록으로부터 수신된 신호들에 응답하여 에너지 흐름을 조절한다. 모터 또는 전력 변환기로부터의 저전력 감지 신호들은 실제 값들을 원하는 값들과 비교함으로써 폐루프 시스템 내 제어기로 전송된다. 상기 제어기는 타깃 출력을 유지하기 위해 실제 값들을 원하는 값들과 비교하여 출력을 조정한다.
높은 신뢰성 및 효율성으로 공지된 브러시리스 DC(brushless dc; BLDC) 모터들은 브러시형 직류(DC) 및 교류(AC) 모터들을 대체하는 시장에서 대중적인 선택이 되어 가고 있다. 상기 브러시리스 DC 모터들은 냉장고, 에어컨, 진공청소기, 세탁기/건조기 및 기타 백색 상품과 같은 가정용 기구, 및 전기 드릴 또는 기타 전기 공구와 같은 전동 공구에 널리 사용된다. BLDC 모터에는 일반적으로 하프-브리지 스위처 모듈들의 조합으로 인버터 단을 포함하는 전력 컨버터가 필요하다. 하프-브리지 스위처 모듈은 집적 회로 내 제어 블록들 및 전력 스위치들을 포함할 수 있으며, 이는 상대적으로 작은 크기 및 상대적으로 높은 효율을 지니는 콤팩트 구조를 제공한다.
본 발명의 비-제한적이고 비-포괄적인 실시 예가 이하의 도면들을 참조하여 설명되며, 여기서 동일한 참조번호는 달리 언급되지 않는 한 여러 도면 전반에 걸쳐 동일한 부분을 지칭한다.
도 1a는 본 발명의 교시에 따른 고전압 버스에 개별적으로 연결되고 단일 시스템 제어기에 의해 제어되는 3개의 하프-브리지 인버터 모듈의 대표적인 시스템 레벨 블록들의 개략도이다.
도 1b는 본 발명의 교시에 따른 하프-브리지 인버터 모듈 내부의 스위칭 장치들 및 제어 블록들 그리고 관련 신호들의 가중된 세부를 보여주는 대표도이다.
도 2는 본 발명의 교시에 따른 장애 통신 버스를 통한 대표적인 통신 프로세스를 보여주는 흐름도이다.
도 3은 본 발명의 교시에 따른 7-비트 장애 워드(fault word)를 나타내는 대표적인 비트 스트림 및 클록 펄스들의 대표적인 타이밍도이다.
도 1b는 본 발명의 교시에 따른 하프-브리지 인버터 모듈 내부의 스위칭 장치들 및 제어 블록들 그리고 관련 신호들의 가중된 세부를 보여주는 대표도이다.
도 2는 본 발명의 교시에 따른 장애 통신 버스를 통한 대표적인 통신 프로세스를 보여주는 흐름도이다.
도 3은 본 발명의 교시에 따른 7-비트 장애 워드(fault word)를 나타내는 대표적인 비트 스트림 및 클록 펄스들의 대표적인 타이밍도이다.
대응하는 참조 문자들은 첨부도면들 중의 여러 도면에 걸쳐 대응하는 구성요소들을 나타낸다. 숙련된 기술자라면 첨부도면들의 요소들이 간략함 및 명료함을 위해 예시된 것이고 반드시 일정한 비율로 그려진 것이 아님을 이해할 것이다. 예를 들면, 첨부도면들의 요소들 중의 일부 요소의 치수는 본 발명의 다양한 실시 예의 이해를 돕기 위해 다른 요소들에 비해 과장되어 있을 수 있다. 또한, 상업적으로 실현 가능한 실시 예에서 유용하거나 필수적인 통상적이지만 잘 이해할 수 있는 요소는 본 발명의 이 같은 다양한 실시 예에 대한 보기를 방해하지 않도록 하기 위해 종종 도시되어 있지 않다.
이하의 설명에서는, 설명되는 실시 예들의 완전한 이해를 제공하기 위해 장치 유형들, 전압들, 성분 값들, 회로 구성들 등과 같은 특정한 세부가 기재되어 있다. 그러나 관련 기술분야의 통상의 지식을 가진 자라면, 설명되는 실시 예들을 실시하기 위해 이 같은 특정한 세부가 필요하지 않을 수도 있음을 알 수 있을 것이다. 또한, 설명되는 실시 예들을 불명료하지 않게 하기 위해 잘 알려진 회로 구조들 및 요소들이 구체적으로 설명되지 않았거나 블록도 형태로 도시되었음을 알 수 있을 것이다.
본원 명세서 전반에 걸쳐 참조가 이루어지는, "일 실시 예", "한 실시 예", "일 예" 또는 "한 예"는 실시 예 또는 예와 관련하여 설명되는 특정한 특징, 구조 또는 특성이 본 발명의 적어도 일 실시 예에 포함됨을 의미한다. 따라서, 본원 명세서 전반에 걸쳐 다양한 부분에 나타나 있는, "일 실시 예에서", "한 실시 예에서", "일 예" 또는 "한 예"라는 문구는 반드시 동일한 실시 예 또는 예를 모두 언급하는 것은 아니다. 또한, 특정한 특징, 구조 또는 특성은 하나 이상의 실시 예 또는 예에서 임의의 적합한 조합 및/또는 서브조합으로 이루어질 수 있다. 특정한 특징들, 구조들 또는 특성들은 설명되는 기능을 제공하는 집적 회로, 전자 회로, 조합 논리 회로, 또는 다른 적절한 구성요소들에 포함될 수 있다. 또한, 본원에 제공되어 있는 도면들은 당 기술분야의 통상의 기술자에게 설명하기 위한 것임을 알 수 있을 것이다.
본원에서는, 트랜지스터가 "오프 상태(off state)"에 있거나 또는 "오프"일 때, 트랜지스터는 실질적으로 전류를 전도(傳導)하지 않는다. 역으로, 트랜지스터가 "온 상태(on state)"에 있거나 또는 "온"일 때, 트랜지스터는 실질적으로 전류를 전도할 수 있다. 예를 들어, 일 실시 예에서, 고전압 트랜지스터는 고전압이 제1 단자인 드레인 및 제2 단자인 소오스 간에 걸려 있는 N-채널 금속 산화물 반도체 전계 효과 트랜지스터(N-channel metal-oxide-semiconductor field-effect transistor; NMOS)를 포함한다. 고전압 MOSFET는 부하에 제공되는 에너지를 조절하기 위해 집적된 제어기 회로에 의해 구동되는 전력 스위치를 포함한다. 본원 명세서에서 "접지" 또는 "접지 전위"는 전자 회로 또는 집적 회로(integrated circuit; IC)의 모든 다른 전압 또는 전위가 정의되거나 측정되는 기준 전압 또는 전위를 언급한다.
BLDC 모터들은 가정용 기구 및 전동 공구에서 점점 대중화되어 가고 있다. BLDC 모터들이 점점 대중화되어 가고 있는 주된 이유들 중 몇몇 이유들은 브러시형 또는 범용 모터들에 비해 효율과 신뢰성이 높고, 가청 소음이 적기 때문이다. BLDC 모터들은 일반적으로 하프-브리지 스위처(switcher) 구성을 통해 2-상 또는 3-상 인버터로 구동된다. 고전압(high voltage; HV) BLDC 모터들은 저전압(low voltage; LV) 대응 BLDC 모터들에 비해 효율이 좋고 비용이 저렴하다. 오프-라인 모터 드라이브들은 일반적으로 정류된 교류 전원(예컨대, 325 Vdc 버스) 또는 역률 보상(power factor correction; PFC) 스테이지 출력(예컨대, 395 Vdc 버스)과 연결하여 작동한다.
하프-브리지 스위칭 구성들을 지니는 인버터들은 일반적으로 모터 드라이브들과 함께 사용된다. 풀 브리지 스위칭 구성을 구현하는 대신에, 하나의 단일 패키지(예컨대, 모듈) 내 로우-사이드(low-side) 및 하이-사이드(high-side) 제어 블록들이 있는 하프-브리지 스위칭 회로를 이용하면 2-상 및 3-상 인버터들과 같은 다중-위상 인버터들을 지원할 수 있으며, 상기 인버터들은 레이아웃 유연성을 향상시키고 각각의 모듈에 대한 열 관리(thermal management)를 단순화한다. 모터 드라이브 인버터에 대한 모듈형 하프-브리지 회로 구조의 이용은 다양한 이유로 전체 시스템 비용을 감소시킬 수 있다.
예를 들어, HV JFET를 이용함으로써, 또는 스위처의 탭 단자를 통해, 하프-브리지 모듈은 추가 보조 전원을 요구하지 않고 자체 전원으로 충분히 작동할 수 있다. 또한, 2-상 또는 3-상 인버터 구성과 같은 다중-위상 인버터로서 연결된 하프-브리지 모듈은 단일 시스템 제어기(μC)로 작동하여 HV 버스 감지 및 원격 열 감지와 같은 보호 특징들을 통합할 수 있다. 더욱이, 모터 제어를 위한 그리고 과전류 장애 보호를 위한 전류 감지는 또한 (예컨대, 감지용 FET를 통해) 하프-브리지 스위칭 회로 구조에 통합될 수 있고, 이 때문에 값비싼 외부 분로 저항기들 및 관련 회로의 요구가 제거된다.
검토되겠지만, 본 발명의 교시에 따른, 하프-브리지 인버터 모듈들에서 단일-와이어 장애 통신 버스를 통해 다중-그룹 장애/오류 신호들을 전달하기 위한 효율적인 프로세스 및 구현이 개시된다. 시판되고 있는 대부분의 장치는 통신 버스를 사용하지 않거나 2개의 와이어를 요구하지 않는 표준 I2C 버스를 사용할 수 있다. 단일-와이어 인터페이스는 본 발명의 교시에 따른 다중-그룹 장애 검출 프로세스와 결합하여 본원 명세서에 개시된다.
도시되겠지만, 본 발명의 교시에 따른 예들은 상기 시스템 제어기(μC)와의 시스템 인터페이스상에서 사용된 핀 개수를 줄인다. 더 많은 장치가 버스에 연결되어야 하는 대부분의 애플리케이션에서 I2C에 요구되는 전용 어드레스들을 라이센싱할 필요없이 강력한 버스 중재가 제공된다. 다양한 예에서, 모든 장치는 버스의 소유권을 취할 수 있으며 새로운 시스템 또는 장치 장애 검출이 보고되어야 할 경우 마스터(master)가 될 수 있다. 일반적으로 I2C 버스 시스템은 고정된 단일 마스터 및 다중 슬레이브가 있는 아키텍처만 허용한다. 결과적으로, 일 예에서, 제어된 하프-브리지 인버터(예컨대, 스위처)는 결과적으로 마스터에 의해 처음으로 요청될 때까지 슬레이브의 장애들을 보고할 수 없으며, 이 때문에 그러한 지연으로 인한 안전 위험이 나타나게 될 수 있다.
다양한 예에서, 본 발명의 교시에 따라 다중 장애를 동시에 보고할 수 있는 다중-그룹 장애 디지털 워드가 이용될 수 있다. 비교해 보면, 각각의 특정 장애를 나타내기 위해 예를 들면 20%, 40%, 60% 또는 80% PWM 신호들을 사용하는 대체 가능한 간단한 PWM 보고 스킴들은 다중(예컨대, 3개) HB 모듈의 PWM 장애 출력을 상기 시스템 제어기의 다중(예컨대, 3개) 입력 단자에 전송하기 위해 복잡한 큐잉(queuing) 시스템을 요구하며, 결과적으로 버싱(bussing)으로는 이루어지지 않는다. 다양한 예에서, 다중-그룹 장애 디지털 워드의 길이는 필요에 따라 쉽게 조정될 수 있다.
여러 가지 예에서 단일-와이어 버스 통신은 장애 통신 버스의 다른 장치(들)에 대해 다-방향일 수 있지만 일반적인 단순한 PWM 유형의 장애 통신에서는 단방향 신호만이 허용된다. 이 때문에, 상기 시스템 제어기(μC)는 또한 상태 업데이트 쿼리들 또는 장애 래치 리셋들과 같은 명령을 버스 상에 전송할 수 있는 능력을 지닌다. 추가로, 본 발명의 교시에 따라 상기 제어 스위처 장치들로부터 상기 시스템 제어기(μC)로 장애들이 보고될 수 있다.
이하의 내용에서는 본 발명의 실시 예들에 기초한 장애 통신 버스 및 시스템/장치 장애 통신을 구체적으로 설명한다. 비록 본 개시내용의 설명 및 대표적인 도면들에서는, 하프-브리지 인버터 모듈들, 특히 다중-위상 모터 드라이브(일 예에서 BLDC 모터)의 부하 예를 지니는 하프-브리지 인버터 모듈들에서 단일-와이어 버스 다중-그룹 장애 통신의 애플리케이션에 초점이 맞추어져 있지만, 당 기술분야에 숙련된 자라면 단일-와이어 버스 다중-그룹 장애 통신 시스템의 실시 예가 임의의 다중 스위칭 모듈 또는 시스템 제어기에 의해 제어되는 다른 다중 장치와 함께 사용될 수 있음을 이해할 것이며, 여기서, 다중 장치들/스위칭 모듈들은 다중 장치들/스위칭 모듈들의 장애 단자들에 의해 단일-와이어 장애 통신 버스를 거쳐/통해 상기 시스템 제어기에 연결된다. 또한, 스위칭 모듈들을 위한 시스템 제어기는 다양한 마이크로제어기, 마이크로프로세서, 디지털 신호 프로세서(digital signal processor; DSP) 제어기들 등에 있을 수 있음을 이해할 것이다.
하프-브리지 인버터(예컨대, 모터 드라이버)에서의 가능한 시스템 레벨 및 장치 레벨 장애들은 상기 장애들의 위험, 기능에 대한 영향, 및 요구된 응답 시간에 기초하여 그룹화되고 우선순위화될 수 있다. 일 실시 예에서, 하이-사이드 드라이버를 통해 검출된 임의의 장애는 로우-사이드 스위치가 턴온될 때 각각의 스위칭 사이클에서 로우-사이드 드라이버에 전달된다. 로우-사이드 드라이버는 장애 핀에 연결되어 있으며 일 예로 7-비트 장애 워드인 사전에 정의된 다중-비트 워드를 통해, 상기 시스템 제어기(μC)로 상기 장애 통신 버스를 통해 장애 또는 상태 신호를 전달한다. 여기서 유념할 점은 비록 예들이 설명을 목적으로 본 개시내용에 7-비트 장애 워드를 사용하여 설명되고 있지만, 제한적인 것으로 간주 되어서는 아니 된다는 점이며, 본 발명의 교시에 따라 다른 길이들의 장애 또는 상태 워드 비트-스트림이 또한 이용될 수 있음을 알 수 있을 것이다.
또한, 본 발명의 교시에 따라 상기 시스템 제어기 및 상기 하프-브리지 모듈들과 같은 버스 상의 장치들 간 다-방향 통신을 제공하기 위해 장애 통신 버스가 이용될 수 있는 다른 상황들이 존재함을 알 수 있을 것이다. 예를 들어, 전원 공급시 시동 단계들이 완료되고 어떠한 장애도 발생하지 않았으면 성공적인 전원 공급을 나타내는 통신 신호는 상기 장애 통신 버스를 통해 상기 시스템 제어기(μC)로 전송되어 정상 상태 작동 준비를 나타내게 될 수 있다. 추가로, 예를 들어 래칭 열 셧다운이 발생한 후와 같이, 언제든지 재시동이 요구되는 경우, 상기 시스템 제어기는 상기 장애 통신 버스를 통해 장애 래치 리셋 명령을 전송할 수 있다. 또한, 상기 장애 통신 버스는 일 예에서 풀업 저항기를 통해 공급 전압으로 풀업될 수 있는 개방 드레인 구성을 포함할 수 있음을 알 수 있을 것이다.
도 1a는 본 발명의 교시에 따른, HV 버스에 개별적으로 연결되고 예를 들어 2-상 또는 3-상 모터와 같은 다중-위상 모터를 구동하기 위해 단일 시스템 제어기로 제어되는 3개의 하프-브리지 인버터 모듈을 포함하는 다중-위상 모터 드라이브 시스템의 시스템 레벨 블록들의 일 예를 보여준다. 도시되겠지만, 다-방향 다중-장애 그룹 통신은 본 발명의 교시에 따라 단일 와이어 장애 통신 버스를 통해 상기 시스템 제어기를 전후로 하는 하프-브리지 인버터 모듈들과 같은 상기 장애 통신 버스 상의 장치들 간에 이루어질 수 있다. 예를 들어, 다양한 예에서, 상기 하프-브리지 인버터 모듈들 및 상기 시스템 제어기 간 다중-장애 그룹 통신은 하나의 그룹 하에서 동시에 발생할 수 없는 장애들을 카테고리화할 수 있다. 이러한 장애들은 하나의 그룹으로서 함께 보고될 수 있다. 예를 들어, 상기 장애들, 다시 말하면 과전압 경고, 다중-레벨 부족전압 경고, 장치 또는 시스템 레벨의 고온(高溫) 경고, 및/또는 하이-사이드 또는 로우-사이드 스위치의 셧다운 및 과전류 경고는 하기 표 1에서 보인 바와 같이 A, B, C 및 D의 4개 그룹으로 카테고리화될 수 있다. 이러한 장애 경고들은 상기 시스템 제어기(예컨대, 마이크로제어기)가 시스템을 (제어 매개변수 변경, 작동의 래칭 또는 셧다운 중 어느 하나로부터) 보호하도록 명령할 수 있는 다중-비트 장애 워드를 통해 단일-와이어 장애 통신 버스를 거쳐 상기 시스템 제어기로 전송하기 위해 인코딩함으로써 보고되도록 결부된다. 추가로, 상기 시스템 제어기는 본 발명의 교시에 따라 상기 장애 버스를 통해 상태 요청 업데이트를 상호 전달하거나 언래치(unlatch) 명령을 전송할 수 있다.
도시된 바와 같이, 하프-브리지 모듈-1(110)의 시스템 모니터 단자(SM1; 111), 하프-브리지 모듈-2(120)의 시스템 모니터 단자(SM2; 121), 및 하프-브리지 모듈-3(130)의 시스템 모니터 단자(SM3; 131)는 각각 저항기들(RHV1; 106, RHV2; 107, RHV3; 108)을 제각기 통해 HV 버스(104)에 개별적으로 연결된다. 각각의 하프-브리지 모듈에서, 스위칭 블록들(115, 125, 135)로부터의 하프-브리지 중간-지점 단자들(HB1; 116, HB2; 126, HB3; 136)은 다중-위상 모터(190)의 3-상 단자들(A; 191, B; 192, C; 193)에 제각기 연결된다. 일 예에서, 모터(190)는 예를 들어 전기 제품, 전동 공구 등에 포함될 수 있는 브러시리스형 3-상 DC 모터이다. 도시된 예에서, 단자들(BPH1; 118, BPH2; 128, BPH3; 138)은 제각기 하프-브리지 모듈들(110, 120, 130)의 하이-사이드 제어기들에 대한 전원 공급 단자들이다. 마찬가지로, BPL1(117), BPL2(127) 및 BPL3(137)은 제각기 하프-브리지 모듈들(110, 120, 130)의 로우-사이드 제어기들에 대한 전원 공급 단자들이다.
상기 하프-브리지 모듈-1(110), 하프-브리지 모듈-2(120) 및 하프-브리지 모듈-3(130) 각각은 제각기 단일 식별 단자(ID1; 114, ID2; 124 또는 ID3; 134)를 지니며, 단일 식별 단자(ID1; 114, ID2; 124 또는 ID3; 134)는 장애 통신 버스 상의 대응하는 하프-브리지 모듈을 고유하게 식별하기 위한 사전에 정의된 고유 어드레스로 이루어지도록 구성된다. 이 때문에, 다양한 예에서, 각각의 하프-브리지 모듈로부터 전달된 상태 업데이트들은 결과적으로 대응하는 하프-브리지 모듈을 고유하게 식별하기 위해 차별화될 수 있고, 상기 시스템 제어기가 각각의 특정 하프-브리지 모듈로부터 보고된 장애 신호들에 적절하게 응답할 수 있게 해준다. 예를 들어, 일 예에서, 3개의 하프-브리지 모듈이 존재하며, 하프-브리지 모듈의 각각의 단일 식별 단자는 3-상태 단자일 수 있고, 접지 단자(101)의 사전에 정의된 상태(예컨대, ID3(134)에 대해 도시된 바와 같은 "로우" 논리 상태)에 고유하게 연결될 수도 있고, 로우-사이드 전원 공급 단자(BPL1; 117)(예컨대, ID1(114)에 대해 도시된 바와 같은 "하이" 상태)에 고유하게 연결될 수도 있으며, 부동 상태(floating)(예컨대, ID2(124)에 대해 도시된 바와 같은 "고임피던스" 상태)에 있을 수도 있다.
보인 예에 도시된 바와 같이, 각각의 하프-브리지 모듈을 시스템 제어기(150)에 연결시켜 주는, 하프-브리지 모듈-1(110)에 대한 제어 신호들(113), 하프-브리지 모듈-2(120)에 대한 제어 신호들(123) 및 하프-브리지 모듈-3(130)에 대한 제어 신호들(133)이 있다. 일 예에서, 상기 하프-브리지 모듈-1(110)의 단자(Fault1; 112)로부터의 장애 신호들, 상기 하프-브리지 모듈-2(120)의 단자(Fault2; 122)로부터의 장애 신호들 및 상기 하프-브리지 모듈-3(130)의 단자(Fault3; 132)로부터의 장애 신호들은 각각 단일-와이어 장애 통신 버스(140)에 연결되고, 단일-와이어 장애 통신 버스(140)는 또한 상기 시스템 제어기(150)에 연결된다. 일 예에서 개방 콜렉터 구성인 장애 통신 버스(140)는 풀업 저항기(Rup; 146)를 통해 공급 전압(Vup; 148)에 연결된다. 일 예에서, 상기 장애 통신 버스(140)는 본 발명의 교시에 따라 일반적인 정상 상태 조건에서 공급 전압(Vup; 148)으로 풀업되고, 임의의 장애 조건 동안 디지털 다중-비트 장애 워드를 통해 장애 유형을 검출하기 위해 풀다운될 수 있다.
도 1b는 상기 하프-브리지 모듈들 중 하나의 하프-브리지 모듈(즉, 하프-브리지 모듈-1(110))에 포함된 대표적인 제어 블록들 및 이들의 신호들의 가중된 세부를 제공하는 선도이다. 비록 제공되어 있다 하더라도, 다른 하프-브리지 모듈들(다시 말하면, 하프-브리지 모듈-2(120) 및 하프-브리지 모듈-3(130))의 세부들은 본 발명의 교시를 모호하지 않게 하기 위해 구체적으로 도시되어 있지 않음을 알 수 있을 것이다. 추가로, 3-상 모터(190)에 대한 3개의 하프-브리지 모듈의 연결의 세부들은 도 1a에 도시된 바와 같으므로, 도 1b에서 간략화되어 있다. 상기 3개의 하프-브리지 모듈 각각으로부터의 장애 단자들은 단일-와이어 시스템 레벨 장애 통신 버스(140)를 통해 상기 시스템 제어기(150)에 연결된다.
하프-브리지 모듈-1(110)에서, 하프-브리지 스위칭은 직렬 연결된 하이-사이드 MOSFET 스위치(Q12; 180) 및 로우-사이드 MOSFET 스위치(Q11; 170)를 포함한다. 하이-사이드 Drain-H(105)는 HV 버스(104)에 연결되고, 로우-사이드 Source-L(102)은 시스템 접지(101)에 연결된다. 상기 하프-브리지 중간-지점(103)은 단자(HB1; 116)를 통해 모터(M; 190)의 위상(A; 191)에 연결된다. 일 예에서, 스위치(Q11; 170) 및 스위치(Q12; 180)는 제각기 감지용 FET 단자들(171, 181)을 통한 전류 감지를 포함할 수 있다.
MOSFET 스위치(Q11; 170)는 게이트 드라이버(172)에 연결되고 로우-사이드(LS) 제어 및 통신 블록(173)으로부터 게이트 신호를 수신한다. MOSFET 스위치(Q12; 180)는 게이트 드라이버(182)에 연결되고 하이-사이드(HS) 제어 블록(183)으로부터 게이트 신호를 수신한다. 논리 레벨 게이트 신호는 HS 제어 블록(183) 및 LS 제어 및 통신 블록(173) 간 통신 링크(175)를 통해 통신/전달되는 LS 제어 및 통신 블록(173) 또는 HS 제어 블록(183)의 감지 신호에 응답하여 상기 시스템 제어기(150) 내 생성된다. 일 예에서, 로우-사이드 논리 레벨 게이트 신호(INL1; 153) 및 하이-사이드 논리 레벨 게이트 신호(INH1; 154)는 LS 제어 및 통신 블록(173)으로부터의 수신된 감지 전류(Isns1; 152)에 응답하여 상기 시스템 제어기(150)에서 계산된다. LS 스위치(Q11; 170)를 제어하는 로우-사이드 논리 레벨 게이트 신호(INL1; 153)는 LS 제어 및 통신 블록(173)에서 처리되고, HS 스위치(Q12; 180)를 제어하는 하이-사이드 논리 레벨 게이트 신호(INH1; 154)는 상기 하이-사이드 스위치(Q12; 180)에 대한 게이트/제어 신호를 생성하도록 통신 링크(175)를 통해 상기 HS 제어 블록(183)에 전달된다.
일 예에서, 로우-사이드 스위치(Q11; 170) 및 하이-사이드 스위치(Q12; 180)의 최대 전류(다시 말하면, 전류 제한)는 단자들(XL1; 178, XH1; 185)에 제각기 연결되는 외부 저항기들(RXL; 177, RXH; 186)에 의해 설정된다. 전류 제한용 저항기(RXL; 177)는 시스템 접지에 대해 기준이 되고, 전류 제한용 저항기(RXH; 186)는 상기 하프-브리지 중간-지점(103)에 대해 기준이 되며, 상기 하프-브리지 중간-지점(103)은 단자 HB1(116)에 연결되고 HS 제어에 대한 복귀 기준이다.
(예컨대, 감지용 FET를 통한) LS 스위치의 순간 감지 전류는 LS 제어 및 통신 블록(173)에서 처리되어 단자(Isns1; 152) 상의 단일-핀 전류 공급원(151)으로서 예시된 감지 전류 신호를 제공하게 된다. 저항기(RIsns; 156) 양단의 전류 신호(Isns1; 152)는 상기 LS 스위치의 감지/모니터링 전류를 나타내는 전압 신호를 상기 시스템 제어기(150)에 생성한다. 일 실시 예에서, 상기 HS 스위치에서의 과전류 장애는 LS 스위치가 턴온되는 다음 스위칭 사이클 동안에만 통신 링크들(175)을 통해 상기 LS 제어 및 통신 블록(173)에 보고된다. 비록 하이-사이드 및 로우-사이드 과전류 장애들이 동시에 생기지 않을 수 있지만, 상기 장애들의 보고는 동시에 이루어질 수 있음을 알 수 있을 것이다. 따라서, 본 발명의 교시에 의하면, 각각의 스위칭 모듈 상의 단지 단일의 단자(Isns1; 152)만이 상기 HS 및 LS 스위치들에서의 스위칭 전류 이벤트들 양자 모두를 상기 시스템 제어기에 보고하기에 충분하다.
일 예에서, 상기 LS 및 HS 제어 블록들은 예를 들면, 시동 중에, 전류 공급원들(174, 184)을 통해, 그리고 일 예에서 (예컨대, 탭 단자로부터) Drain-H(105)에 연결된 하이-사이드 드레인을 통해 자체적으로 전류를 공급받을 수 있다. 일반 동작 동안, 상기 LS 제어 및 통신 블록(173) 및 HS 제어 블록(183)의 내부 공급원들은 단자들(BPL1; 117, BPH1; 118)을 통해 제각기 제공된다. 상기 하이-사이드 공급 단자(BPH1; 118)는 부트-스트랩 커패시터(CBPH; 188)를 통해 상기 하프-브리지 지점(HB1; 116)에 대해 기준이 된다.
위에서 언급한 바와 같이, 각각의 하프-브리지 모듈은 ID 단자가 로우-사이드 공급 단자에 대해 하이로 당겨지거나 시스템 접지(101)에 대해 로우로 당겨짐으로써 또는 ID 단자를 부동상태로 유지함으로써 식별된다. 예를 들어, 도 1b에서, 상기 하프-브리지 모듈-1(110)의 식별 단자(ID1; 114)는 커패시턴스(CBPL; 157)를 통해 시스템 접지(101)에 용량 결합 되는 로우-사이드 공급 단자(BPL1; 117)에 대한 연결로 풀업된다. 상기 하프-브리지 모듈(110)의 Source-L(102) 및 신호 접지(SGnd; 179)는 또한 상기 시스템 접지(101)에 연결된다.
도 2는 3가지 이유들, 다시 말하면 (1) 시스템이 성공적인 전원 공급/시동 후 임무 모드 통신에 대해 준비가 되어 있는 경우; (2) 장애 상태 레지스터 변경 통신이 개시된 경우; 및 (3) 시스템 제어기가 상태 업데이터 쿼리 또는 장애 래치 리셋을 개시한 경우; 중의 하나에 대해 개시될 수 있는 본 발명의 교시에 따른 장애 통신 버스를 통한 통신 프로세스의 일 예를 보여주는 흐름도이다.
도 2에 도시된 흐름도는 각각의 하프-브리지 모듈로부터 단일-와이어 장애 통신 버스(140)를 통해 상기 시스템 제어기(150)로 보고된 장애 또는 상태 보고를 검출하고 그에 응답하는 프로세스를 설명한다. 시동 프로세스 블록 0(201) 후에, 상기 하프-브리지 모듈의 장치 ID 결정을 위한 신호가 검출된다. 프로세스 블록 1(205)에서, 출력 "아니오"(206)는 시간 간격 tID(도 3의 312)에서 버스 중재 동안 ID 단말(예컨대, 저/고/부동)의 검출에 의존하여 장치 ID가 결정될 때까지 상기 프로세스를 계류중으로 유지한다. 이는 상기 시스템 제어기가 3개의 서로 다른 하프-브리지 모듈을 구별할 수 있게 한다.
상기 장치 ID가 결정되고 프로세스 블록 1(205)로부터의 출력이 "예"(208)이면, 상기 프로세스는 조건부 프로세스 블록 2(210)로 진행한다. 조건부 프로세스 블록(210)에서, 장애 통신 버스 전압(VFault)이 사전에 결정된 시간 간격 tss 동안 장애 통신 버스의 높은 임계값 VFAH 보다 높게 유지되지 않으면, 조건부 프로세스 블록(210)으로부터의 출력 "아니오"(211)는 루프를 대기 상태로 유지한다. 장치는 버스가 적어도 시간 간격 tss 동안 유휴 상태(VFault > VFAH)로 된 후에만 상태 업데이트를 전달하려고 시도하게 된다. 이는 (예컨대, tID가 더 짧은) 다른 장치들이 버스 상에서 또한 통신할 수 있게 해준다. tss보다 긴 동안 VFault > VFAH 인 경우, 조건부 프로세스 블록(210)으로부터의 출력 "예"(213)는 프로세스 블록 3(블록(215))으로 진행하고 tID 지속시간인 풀다운 기간의 형태로 장치 ID(예컨대, 출력(217))를 전송하면서, 장애 핀 전압은 tID 지속시간 동안 장애 전압의 낮은 임계값보다 낮게(VFault < VFAL)유지되게 한다.
그 다음에, 프로세스 블록 4(220)에서 장애-핀이 해제된다. 링크(222) 프로세스 블록 4(220)는 VFault> VFAH 인지 다시 검사하는 또 다른 조건부 프로세스 블록 5(225)로 진행한다. 상기 장애-핀 전압이 여전히 장애 전압의 높은 임계값 VFAH 보다 낮은 경우, 조건부 프로세스 블록 5(225)로부터의 출력 "아니오"(226)는 조건부 프로세스 블록 2(210)으로 되돌아가서 상기 장치 ID가 완전히 검출되고 (예컨대, tID 가 긴) 다른 장치가 동시에 통신을 개시하지 않았음을 보장한다. 이 경우, (예컨대, ID 시간 tID가 더 짧은) 장치는 대기하고 나중에(블록 2(210)로 점프하여) 통신을 다시 개시해야 한다. 상기 장치 ID가 완전히 검출되고 VFault > VFAH 인 경우(다시 말하면, 조건부 프로세스 블록 5(225)로부터의 출력 "예"(228)), 장애 레지스터는 프로세스 블록 6(230)에서 송신 레지스터의 7-비트 워드에 로드된 다음에, 링크(232)는 프로세스 블록 7(235)로 진행한다. 프로세스 블록 7(235)은 7-비트 장애 워드가 레지스터로 전송됨을 나타내고, 그리고 나서 링크(237)는 프로세스 블록 8(240)에서 패리티 비트가 전송됨을 나타낸다. 링크(142)는 프로세스 블록 9(245)에서, "종결(End)" 신호가 전송됨을 나타내며, 이는 도 3에 도시되는 바와 같이 주기 tLO로 표시된다.
전체 장애 워드를 전송한 후에, 링크(247)는 프로세스 블록 10(250)을 속행하고, 이 경우에 일 예에서 ~2xtss 일 수 있는 시간 주기 tidle 동안 장애 핀이 해제및 유휴된다. 라인(252)은 프로세스 블록 11(255)을 속행하고, 여기서 임무 모드는 장애 상태 및 장애 통신을 감독하기 시작한다. 링크(257)는 조건부 프로세스 블록 12(260)을 속행하여 장애 상태 변경이 존재하는지를 검사한다. 장애의 상태 변경이 존재하는 경우, 출력 "예"(263)는 조건부 프로세스 블록 2(210)로 되돌아가고, 여기서 장애 전압의 상태가 시간 간격 tss 동안 장애 전압의 높은 임계값과 비교된다. 반면에, 장애 상태의 변경이 존재하지 않은 한, 출력 "아니오"(261)는 조건부 프로세스 블록 13(265)으로 속행하며, 여기서 장애 핀 전압은 시간 간격 tsysID 동안 장애 전압의 낮은 임계값 VFAL과 비교된다. 이러한 프로세스 부분은 상기 시스템 제어기가 상태 쿼리를 전송하고 있는지 래치 리셋 명령을 전송하고 있는지를 검사함을 알 수 있을 것이다. 장애 핀 전압이 아직 VFAL 미만으로 감소하지 않았다면, 출력 "아니오"(266)는 조건부 프로세스 블록 12(260)으로 되돌아가서 장애 변경의 상태를 검사한다. 그러나 장애 핀 전압이 시간 간격 tsysID 동안 장애 전압의 낮은 임계값 VFAL 미만으로 감소했다면, 출력 "예"(268)는 조건부 프로세스 블록 14(270)로 속행하고, 여기서 장애 핀 전압은 장애 전압의 낮은 임계값 VFAL과 비교된다.
장애 핀 전압이 장애 전압의 낮은 임계값 VFAL 이상으로 증가하지 않는 한, 출력 "아니오"(271)는 조건부 블록 15(275)로 프로세싱을 루프백하고 그럼으로써 프로세스가 (래치를 리셋하도록 충분히 긴 시간 간격 tLARes 동안 장애 핀 전압이 VFAL 미만으로 유지되는지를 검사하는) 폐루프에 있게 된다. 이러한 조건이 만족되지 않으면, 출력 "아니오"(276)는 조건부 프로세스 블록 12(260)로 되돌아가서 장애 신호의 상태 변경을 검사한다. 그러나 이러한 조건이 만족되고 장애 핀 전압이 전체 기간 tLARes 동안 VFAL 미만으로 유지된다면, 출력 "예"(278)는 프로세스 블록 16(280)을 속행하고, 여기서 래치는 μC의 명령에 의해 리셋/제거된다. 그 후에, 링크(282)는 장애 감독 루프를 임무 모드 프로세스 블록 11(255)로 다시 속행한다. 그러나 조건부 프로세스 블록 14(270)가 상기 시스템 제어기로부터 수신된 상태 쿼리 명령을 구성하는 "예"(273)를 출력하면, 상기 장애-핀 전압이 장애 전압의 낮은 임계값 VFAL 이상으로 다시 증가하는 경우, 프로세스는 조건부 프로세스 블록 2(210)로 되돌아가서 위에서 설명한 바와 같이 장애-핀 전압의 낮고 높은 임계값(VFAL, VFAH)에 대한 장애-핀 전압을 검사/비교하는 루프를 반복한다.
하기 표 1은 본 발명의 교시에 따른 3-상 모터 드라이버의 하프-브리지 인버터 모듈들의 장치 레벨 및 시스템 레벨에서 발생할 수 있는 몇 가지 가능한 장애 및 오류에 대한 7-비트 장애 워드 인코딩의 몇 가지 예를 보여준다.
| 카테고리 | 장애 및 매개변수 | 비트0 | 비트1 | 비트2 | 비트3 | 비트4 | 비트5 | 비트6 |
| A | HV 버스 OV; IOV | 0 | 0 | 1 | 0 | 0 | 0 | 0 |
| A | HV 버스 UV 100%; IUV100 | 0 | 1 | 0 | 0 | 0 | 0 | 0 |
| A | HV 버스 UV 85%; IUV85 | 0 | 1 | 1 | 0 | 0 | 0 | 0 |
| A | HV 버스 UV 70%; IUV70 | 1 | 0 | 0 | 0 | 0 | 0 | 0 |
| A | HV 버스 UV 55%; IUV55 | 1 | 0 | 1 | 0 | 0 | 0 | 0 |
| A | 시스템 열; VTh ( TM ) | 1 | 1 | 0 | 0 | 0 | 0 | 0 |
| B | LS 드라이버 장애 | 0 | 0 | 0 | 0 | 1 | 0 | 0 |
| C | LS FET(열 경고); TWA | 0 | 0 | 0 | 0 | 1 | 0 | 0 |
| C | LS FET(열 셧다운); TSD | 0 | 0 | 0 | 1 | 0 | 0 | 0 |
| C | HS 드라이버 장애; ICom | 0 | 0 | 0 | 1 | 1 | 0 | 0 |
| D | LS FET 과전류; VX ( Th ) | 0 | 0 | 0 | 0 | 0 | 1 | 0 |
| D | HS FET 과전류 | 0 | 0 | 0 | 0 | 0 | 0 | 1 |
| E | 무장애(준비) | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
표 1: 시스템 및 장치 레벨 장애 카테고리 및 7-비트 장애 워드 인코딩의 예
위의 표 1에서 보여주고 있는 대표적인 장애들은 5개의 카테고리를 포함하며, 여기서 동시에 발생하지 않는 장애들은 함께 그룹화되어 있다. 이러한 특징은 장애 우선순위들 또는 장애-보고 큐(queue)와 관계 없이 동시에 다수의 장애를 시스템 제어기(μC)에 보고할 수 있다.
그룹 A는 HV 버스 과전압 및 부족전압 장애 + 시스템 열 장애를 포함하며, 이는 상기 장애들이 동시에 발생할 수 없으므로 함께 보고될 수 있다. 이러한 장애들은 표 1에서 보인 바와 같은 장애 7-비트 워드 중의 처음 3개의 비트에 의해 제공된다.
그룹 B는 전류 감지 핀 Isns에 대한 LS 전류 제한(XL 핀) 개방 또는 그의 단락 회로의 장애들을 포함할 수 있는 로우-사이드(LS) 드라이버 장애를 나타낸다. 이는 또한 트림 비트(trim-bit) 손상 보고도 다루고 있다. 그룹 B는 비트0, 비트1 및 비트2의 논리 하이(1)로 인코딩된다. 하이-사이드(HS) FET 과전류 장애는 로우-사이드(LS) FET가 턴온되었을 때에만 보고될 수 있음을 알 수 있을 것이다. 따라서 HS FET 및 LS FET의 과전류 장애는 비록 이 장애가 동시에 발생하지 않지만 하나의 단일 장애 그룹으로서 함께 보고될 수 있다.
그룹 C는 LS FET 열 경고 및 열 셧다운 장애 + HS 대 LS 통신 손실, 하이-사이드 공급 과도 레일 전압 및 하이-사이드 전류 제한, XH 핀 개방/단락 장애를 포함한 하이-사이드 드라이버 장애를 포함한다. 이러한 장애들은 또한 상기 장애들이 동시에 발생할 수 없으므로 함께 보고될 수 있다. 장애 7-비트 워드의 비트3 및 비트4는 그룹 C 장애 인코딩에 사용된다.
그룹 D는 제각기 논리 하이(다시 말하면, 1)로 되는 장애 7-비트 워드의 비트5 및 비트6에 의해 제공되는 로우-사이드 및 하이-사이드 FET 과전류 장애 검출을 포함한다.
그룹 E 장애 레지스터 엔트리는 장애가 없는 일반 작동에 사용되며 (예컨대, 성공적인 전원 공급 후) 장치의 준비 상태를 보고하기 위해 시스템 제어기와 통신하는 제로(0)의 짧은 펄스("000 00 0 0")에서 장애 7-비트 워드의 모든 비트에 의해 인코딩된다.
도 3은 다중-비트 디지털 장애 워드가 펄스 폭 변조(pulse width modulated; PWM) 논리 레벨 펄스들을 포함하여 상기 다중-비트 디지털 장애 워드를 2진으로 인코딩하는 대표적인 비트 스트림 및 클록 펄스들을 보여주는 타이밍도이다. 도시된 예에서, 상기 다중-비트 디지털 장애 워드는 표 1에 따라 100%의 HV 버스 부족-전압 장애 상태를 나타낼 수 있는 7-비트 장애 워드 "010 00 0 0"을 보여주고 있다.
도 3의 상부 그래프는 수평축 상의 시간(310)에 대한 수직축(320) 상의 내부 시스템 클록 신호(325)를 보여준다. 일 예에서, 각각의 클록 사이클은 일 예에서 10㎲인 주기(TClock; 305)를 지니며, 100㎑의 주파수에 상응한다. 도 3의 하부 그래프는 장애 버스 상의 비트 스트림 통신을 보여준다. 수직축(330) 상의 "디지털 장애 워드"는 상기 표 1에서 정의된 바와 같이, 100%의 부족전압 오류에 대한 7-비트 디지털 장애 워드를 인코딩하는 타이밍 및 논리 레벨들의 예를 보여준다.
일 예에서, 7-비트 디지털 장애 워드 통신이 개시되기 전에, 상기 통신은 대응하는 장치 ID를 전송하면서 개시된다. 일 예에서, 각각의 하프-브리지 인버터 모듈의 장치 ID는, 위 도 1b에 도시된 예에서 설명한 바와 같이, 대응하는 ID-핀을 접지 기준(Gnd)으로 풀다운함으로써, 대응하는 ID-핀을 로우-사이드 공급 전압 VBPL로 풀업함으로써, 또는 대응하는 ID-핀을 부동 상태로 유지함으로써 사전에 정의되고 차별화될 수 있다. 장애 버스 전압 VFAULT 이 적어도 정상 상태 타이밍 기간 tSS (331)(예컨대, tSS = 80μs) 동안 장애의 높은 임계값 VFAH보다 높게(다시 말하면, VFAULT > VFAH) 유지되면, 장애 통신은 항상 정상 상태 조건(예컨대, 침묵(quiet) 또는 유휴(idle) 조건)(311) 후에 개시한다.
장애 통신은 시간 간격 tID(332) 에서 식별 기간(312)으로 개시되며, 이러한 식별 기간(312) 동안, 장치 ID가 시스템 제어기(예컨대, 마이크로제어기 또는 MCU)에 의해 검출되고, 그 후에 중재를 위한 신호-하이 기간(313)이 이어지게 된다. 예를 들어, 일 예에서, 상기 장치 ID는 대응하는 ID 단자가 위에서 설명한 바와 같이 연결된 사전에 정의된 상태(예컨대, 상기 하프-브리지 인버터 모듈의 ID 단자가 논리 "하이", 논리 "로우", 또는 "고임피던스" 연결로서의 부동/개방 회로로 구성됨)에 응답하여 결정될 수 있다. 장치가 장애 버스 상에서의 중재 기간 후에 식별되거나 결정될 경우 상기 장치는 상기 장애 버스를 제어하도록 구성된 다음에 상기 장애 버스 상에서의 7-비트 장애 워드의 전송을 개시한다. 우선, 장애(314)의 메인 비트 스트림이 시작하기 전에 상기 장애 버스가 기간 tLo(334) 동안 로우로 끌어당겨진다. 도시된 바와 같이, "1" 비트는 주기가 긴 하이-신호로 인코딩되고, "0" 비트는 주기가 짧은 하이-신호로 인코딩되며, 이들은 시간 간격이 짧은 로우(다시 말하면, 풀다운) 신호에 의해 서로 분리되고 차별됨을 알 수 있을 것이다.
7- 비트 디지털 장애 워드의 인코딩 및 디코딩의 일 예에서, 각각의 제로(0)는 t( BIT0 ) = 10μs인 간격이 짧은 하이-신호에 의해 제공되고 각각의 1은 t( BIT1 ) = 40μs인 간격이 긴 하이-신호에 의해 제공된다. 하이-신호 펄스들은 항상 tLO = 10μs인 풀다운 간격들로 서로 분리되거나 차별화된다. 다시 말해서, 짧은 논리 로우 펄스가 이어지게 되는 비교적 짧은 논리 하이 펄스는 논리 0을 나타내며, 짧은 논리 로우 펄스가 이어지게 되는 비교적 긴 논리 하이 펄스는 7-비트 디지털 장애 워드에서 논리 1을 나타낸다.
상기 7-비트 디지털 장애 워드의 종단에서 장애 워드의 "1" 비트의 총 개수가 항상 홀수로 유지될 수 있거나, 또는 다른 일 예에서 항상 짝수로 유지될 수 있도록 "1" 또는 "0"일 수 있는 패리티 비트가 생성된다. 예를 들어, 도시된 예에서, 장애 워드의 "1" 비트의 총 개수는 홀수로 유지된다. 다시 말하면, 장애 워드가 "1" 비트의 개수를 짝수로 지니는 경우, 패리티 비트는 "1"이어야 하고 장애 워드가 "1" 비트의 개수를 홀수로 지니는 경우 패리티 비트는 "0"이어야 한다. 따라서, 도 3의 7-비트 장애 워드 예에서, 패리티 비트는 "1" 비트의 총 개수를 홀수로 유지하기 위해 "0"으로 선택된다. 패리티 비트는 정상 상태(317)에서 일반 동작을 재개하기 전에 장애 버스 상의 통신의 "종결(End)"(316)을 나타내기 위해 (예컨대, tLO = 10㎲)인 풀다운의 짧은 간격/주기 tLO(336)가 이어지게 되며, 여기서 장애 버스 전압 VFault 은 하이 레벨에서(예컨대, Vup 공급 레벨에서) 계속 유지된다.
당 기술분야에 숙련된 자는 개시된 주제가 상이한 버전 및 다양성에 의해 구현될 수 있음을 이해할 것이다. 스위칭 장치는 임의의 개별 또는 집적 Si, SiC, GaN 또는 다른 유형의 고 전자 이동도 반도체 스위치로 이루어질 수 있다.
요약서에 기재된 것을 포함하여, 도시된 대표적인 실시 예들의 위 설명은 포괄적이거나 개시된 정확한 형태 또는 구조에 국한되는 것으로 의도된 것이 아니다. 여기에 기재된 주제의 특정 실시 예들 및 예들은 예시를 목적으로 한 것이지만, 본 발명의 더 넓은 사상 및 범위를 벗어나지 않고 여러 균등한 수정이 가능하다. 실제로, 특정한 대표적인 전류, 전압, 저항, 장치 크기 등은 설명을 목적으로 제공된 것이며, 다른 값들이 또한 본 발명의 교시에 따라 다른 실시 예들 및 예들에서도 채용될 수 있음을 알 수 있을 것이다.
Claims (38)
- 장애(fault) 통신 시스템으로서,
상기 장애 통신 시스템은,
시스템 제어기;
복수의 장치들 - 복수의 장치들 각각은 단일 장애 단자를 포함함 -; 및
상기 복수의 장치들 및 상기 시스템 제어기에 연결된 단일 와이어만으로 이루어진 장애 버스;
를 포함하며,
상기 장애 버스는 상기 복수의 장치들 및 상기 시스템 제어기 간의 다-방향 다중-장애 그룹 통신을 제공하도록 연결되고, 상기 복수의 장치들 각각의 단일 장애 단자는 상기 복수의 장치들 및 상기 시스템 제어기 간의 다-방향 다중-장애 그룹 통신을 제공하기 위해 상기 장애 버스에 연결되는, 장애 통신 시스템. - 제1항에 있어서,
상기 복수의 장치들 각각은 상기 복수의 장치들 각각의 대응하는 식별 단자의 미리 정의된 식별 상태를 통해 상기 복수의 장치들 각각을 개별적으로 고유하게 식별하도록 연결된 식별 단자를 포함하는, 장애 통신 시스템. - 제2항에 있어서,
상기 복수의 장치들 각각에 대한 상기 사전에 정의된 식별 상태는 상기 장애 버스 상에서 상기 복수의 장치들 각각을 식별하기 위해 각각의 장애 버스 통신 기간의 개시시에 전송되도록 결부되는, 장애 통신 시스템. - 제3항에 있어서,
각각의 장애 버스 통신 기간의 개시시에 식별되는 복수의 장치들 각각은 식별된 후에 상기 장애 버스를 제어하도록 연결되는, 장애 통신 시스템. - 제1항에 있어서,
상기 복수의 장치들 각각의 단일 장애 단자는 상기 장애 버스 상에서 상기 복수의 장치들 및 상기 시스템 제어기 간에 다중-비트 디지털 장애 워드로서 상기 복수의 장치들 각각 내 장치 레벨 및 시스템 레벨 상태 또는 장애 정보를 전달하도록 연결되는, 장애 통신 시스템. - 장애 통신 시스템에서 사용되는 하프-브리지 스위칭 모듈로서, 상기 하프-브리지 스위칭 모듈은 시스템 제어기에 응답하여 원하는 출력을 부하에 발생시키도록 입력 전압에 연결된 복수의 하프-브리지 스위칭 모듈들 중 하나이며, 상기 하프-브리지 스위칭 모듈은,
로우-사이드 스위치;
상기 로우-사이드 스위치를 제어하도록 연결된 로우-사이드 제어 회로 - 로우-사이드 제어 회로는 로우-사이드 기준 접지에 대해 기준이 됨 -;
상기 로우-사이드 스위치에 연결된 하이-사이드 스위치;
상기 하이-사이드 스위치를 제어하도록 연결된 하이-사이드 제어 회로 - 하이-사이드 제어 회로는 상기 하프-브리지 스위칭 모듈의 부동(floating) 노드에 대해 기준이 되도록 연결됨 -;
상기 복수의 하프-브리지 스위칭 모듈들 및 상기 시스템 제어기 간의 다-방향 다중-장애 그룹 통신을 제공하기 위해 상기 시스템 제어기에 연결된 단일-와이어만으로 이루어진 장애 버스에 연결된 단일 장애 단자;
를 포함하는, 하프-브리지 스위칭 모듈. - 제6항에 있어서,
상기 하프-브리지 스위칭 모듈은,
각각의 장애 버스 통신의 개시시에, 상기 장애 버스 상에서 상기 하프-브리지 스위칭 모듈을 고유하게 식별하기 위해 사전에 결정된 상태에 있도록 연결된 단일 식별 단자;
를 더 포함하는, 하프-브리지 스위칭 모듈. - 제7항에 있어서,
상기 하프-브리지 스위칭 모듈은 각각의 장애 버스 통신의 개시시에 식별된 후에 상기 장애 버스를 제어하도록 연결되는, 하프-브리지 스위칭 모듈. - 제6항에 있어서,
상기 시스템 제어기는 마이크로제어기, 마이크로프로세서 또는 디지털 신호 프로세서 제어기 중 하나인, 하프-브리지 스위칭 모듈. - 제6항에 있어서,
상기 하프-브리지 스위칭 모듈은,
상기 하이-사이드 스위치 및 상기 로우-사이드 스위치 간에 연결되고 교류 다중-위상 부하의 한 위상에 연결된 중간-지점 단자;
를 더 포함하는, 하프-브리지 스위칭 모듈. - 제10항에 있어서,
상기 교류 다중-위상 부하는 다중-위상 모터이고, 상기 중간-지점 단자는 상기 다중-위상 모터의 대응하는 위상 단자에 연결되는, 하프-브리지 스위칭 모듈. - 제11항에 있어서,
상기 다중-위상 모터는 브러시리스 DC 모터인, 하프-브리지 스위칭 모듈. - 복수의 하프-브리지 인버터 모듈들과 함께 사용하기 위한 장애 통신 시스템에 있어서,
상기 장애 통신 시스템은,
단일 와이어만으로 이루어진 장애 버스; 및
상기 장애 버스에 연결된 시스템 제어기;
를 포함하며,
상기 복수의 하프-브리지 인버터 모듈들은 상기 시스템 제어기에 응답하여 교류 부하에 연결되고, 상기 복수의 하프-브리지 인버터 모듈들 각각은,
상기 복수의 하프-브리지 인버터 모듈들 및 상기 시스템 제어기 간의 다-방향 다중-장애 그룹 통신을 제공하기 위해 상기 장애 버스에 연결된 단일 장애 단자;
로우-사이드 스위치에 연결된 하이-사이드 스위치를 포함하는 스위칭 블록 - 상기 하이-사이드 스위치 및 상기 로우-사이드 스위치 간의 중간-지점 단자는 상기 다중-위상 부하의 대응하는 위상 단자에 연결됨 -; 및
상기 장애 버스 상에서 상기 복수의 하프-브리지 인버터 모듈들 각각을 고유하게 식별하기 위해 상기 복수의 하프-브리지 인버터 모듈들 각각에 대해 사전에 정의된 상태에 있도록 구성된 단일 식별 단자;
를 포함하는, 장애 통신 시스템. - 제13항에 있어서,
상기 시스템 제어기는 마이크로제어기인, 장애 통신 시스템. - 제13항에 있어서,
상기 복수의 하프-브리지 인버터 모듈들은 다중-위상 모터를 구동하도록 연결되는, 장애 통신 시스템. - 제13항에 있어서,
상기 다중-위상 모터는 상기 복수의 하프-브리지 인버터 모듈들 및 상기 시스템 제어기에 응답하여 구동되도록 연결된 3-상 모터 드라이브를 포함하는, 장애 통신 시스템. - 제13항에 있어서,
상기 복수의 하프-브리지 인버터 모듈들 각각의 단일 장애 단자는, 상기 장애 버스 상에서 상기 복수의 하프-브리지 인버터 모듈들 및 상기 시스템 제어기 간에 다중-비트 디지털 장애 워드로서 장치 레벨 및 시스템 레벨 상태 또는 장애 정보를 전달하도록 연결되는, 장애 통신 시스템. - 제17항에 있어서,
상기 복수의 하프-브리지 인버터 모듈들 각각에 대한 사전에 정의된 상태는 상기 장애 버스 상에서 상기 복수의 하프-브리지 인버터 모듈들 각각을 식별하기 위해 각각의 장애 버스 통신의 개시시 전송되도록 결부되는, 장애 통신 시스템. - 제18항에 있어서,
각각의 장애 버스 통신의 개시시 식별되는 복수의 하프-브리지 인버터 모듈들 각각은 식별된 후에 상기 장애 버스를 제어하도록 연결되는, 장애 통신 시스템. - 제13항에 있어서,
상기 복수의 하프-브리지 인버터 모듈들 및 상기 시스템 제어기 간의 다중-장애 그룹 통신은, 과전압 장애 경고; 다중-레벨 부족전압 장애 경고; 장치 또는 시스템 레벨의 고온 장애 경고; 및/또는 하이-사이드 또는 로우-사이드 스위치의 셧다운 및 과전류 장애 경고; 중의 하나를 포함하는, 장애 통신 시스템. - 제20항에 있어서,
상기 다중-장애 그룹 통신은 상기 시스템 제어기에서 제어 매개변수 변경, 래칭, 또는 셧다운을 일으키기 위해 다중-비트 디지털 장애 워드를 인코딩하여 상기 장애 버스를 통해 보고되도록 결부되는, 장애 통신 시스템. - 제20항에 있어서,
상기 시스템 제어기는 상기 장애 버스를 통해 상태 요청 업데이트들을 상호 전달하거나, 또는 언래치 명령을 전송하도록 연결되는, 장애 통신 시스템. - 제20항에 있어서,
상기 복수의 하프-브리지 인버터 모듈들에 의해 검출된 장치 레벨 또는 시스템 레벨 장애들은 상기 장애 버스를 통해 보고되는 장애 그룹들로 카테고리화되고, 장애 그룹은 동시 발생하지 않는 장애들을 포함할 수 있는, 장애 통신 시스템. - 제21항에 있어서,
상기 다중-비트 디지털 장애 워드는 상기 다중-비트 디지털 장애 워드를 2진으로 인코딩하기 위한 펄스 폭 변조(PWM) 논리 레벨 펄스들을 포함하는, 장애 통신 시스템. - 제24항에 있어서,
논리 하이 펄스의 짧고 긴 지속 기간은 2진 다중-비트 디지털 장애 워드에서 논리 0 및 논리 1을 구별할 수 있는, 장애 통신 시스템. - 제21항에 있어서,
상기 다중-비트 디지털 장애 워드는 7-비트 디지털 장애 워드를 포함하는, 장애 통신 시스템. - 다중-위상 모터 드라이브 시스템에 있어서,
상기 다중-위상 모터 드라이브 시스템은,
복수의 위상 입력 단자들을 지니는 다중-위상 모터;
단일 와이어만으로 이루어진 장애 버스;
상기 장애 버스에 연결된 시스템 제어기;
고전압 버스; 및
상기 고전압 버스 및 상기 장애 버스에 연결된 복수의 하프-브리지 인버터 모듈들;
을 포함하며, 상기 복수의 하프-브리지 인버터 모듈들 각각은,
상기 복수의 하프-브리지 인버터 모듈들 및 상기 시스템 제어기 간의 다-방향 다중-장애 그룹 통신을 제공하기 위해 상기 장애 버스에 연결된 단일 장애 단자;
상기 고전압 버스에 연결되고, 로우-사이드 스위치에 연결된 하이-사이드 스위치를 포함하는, 스위칭 블록 - 로우-사이드 스위치 및 하이-사이드 스위치 간의 중간-지점 단자는 상기 다중-위상 모터의 복수의 위상 입력 단자들 각각에 연결됨 -;
상기 시스템 제어기로부터의 하이-사이드 게이트 신호들에 응답하여 상기 하이-사이드 스위치를 구동하도록 연결된 하이-사이드 제어 블록;
상기 시스템 마이크로제어기로부터의 로우-사이드 게이트 신호들에 응답하여 상기 로우-사이드 스위치를 구동하도록 연결된 로우-사이드 제어 및 통신 블록; 및
상기 장애 버스 상에서 상기 복수의 하프-브리지 인버터 모듈들 각각을 고유하게 식별하기 위해 상기 복수의 하프-브리지 인버터 모듈들 각각에 대해 사전에 정의된 상태에 있도록 구성된 단일 식별 단자;
를 포함하는, 다중-위상 모터 드라이브 시스템. - 제27항에 있어서,
상기 다중-위상 모터는 상기 복수의 하프-브리지 인버터 모듈들 및 상기 시스템 제어기에 응답하여 구동되도록 연결된 3-상 모터 드라이브를 포함하는, 다중-위상 모터 드라이브 시스템. - 제27항에 있어서,
상기 복수의 하프-브리지 인버터 모듈들 각각의 단일 장애 단자는 상기 장애 버스 상에서 상기 복수의 하프-브리지 인버터 모듈들 및 상기 시스템 제어기 간에 다중-비트 디지털 장애 워드로서 장치 레벨 및 시스템 레벨 장애 정보를 전달하도록 연결되는, 다중-위상 모터 드라이브 시스템. - 제29항에 있어서,
상기 복수의 하프-브리지 인버터 모듈들 각각에 대한 사전에 정의된 상태는 상기 장애 버스 상에서 상기 복수의 하프-브리지 인버터 모듈들 각각을 식별하도록 각각의 장애 버스 통신의 개시시 전송되도록 결부되는, 다중-위상 모터 드라이브 시스템. - 제30항에 있어서,
각각의 장애 버스 통신의 개시시 식별되는 복수의 하프-브리지 인버터 모듈들 각각은 식별된 후에 상기 장애 버스를 제어하도록 연결되는, 다중-위상 모터 드라이브 시스템. - 제27항에 있어서,
상기 복수의 하프-브리지 인버터 모듈들 및 상기 시스템 제어기 간의 다중-장애 그룹 통신은, 과전압 장애 경고; 다중-레벨 부족전압 장애 경고; 장치 또는 시스템 레벨의 고온 장애 경고; 및/또는 하이-사이드 또는 로우-사이드 스위치의 셧다운 및 과전류 장애 경고; 중의 하나를 포함하는, 다중-위상 모터 드라이브 시스템. - 제32항에 있어서,
상기 다중-장애 그룹 통신은 상기 시스템 제어기에서 제어 매개변수 변경, 래칭, 또는 셧다운을 일으키기 위해 다중-비트 디지털 장애 워드를 인코딩하여 상기 장애 버스를 통해 보고되도록 결부되는, 다중-위상 모터 드라이브 시스템. - 제32항에 있어서,
상기 시스템 제어기는 상기 고장 버스를 통해 상태 요청 업데이트들을 상호 전달하거나 언래치 명령을 전송하도록 연결되는, 다중-위상 모터 드라이브 시스템. - 제32항에 있어서,
상기 복수의 하프-브리지 인버터 모듈들에 의해 검출된 장치 레벨 또는 시스템 레벨 장애들은 상기 장애 버스를 통해 보고되는 장애 그룹들로 카테고리화되고, 장애 그룹은 동시에 발생하지 않는 장애들을 포함할 수 있는, 다중-위상 모터 드라이브 시스템. - 제33항에 있어서,
상기 다중-비트 디지털 장애 워드는 상기 다중-비트 디지털 장애 워드를 2진으로 인코딩하기 위한 펄스 폭 변조(PWM) 논리 레벨 펄스들을 포함하는, 다중-위상 모터 드라이브 시스템. - 제36항에 있어서,
짧은 논리 로우 펄스가 이어지게 되는 상대적으로 짧은 논리 펄스는 논리 0을 나타내고, 짧은 논리 로우 펄스가 이어지게 되는 상대적으로 긴 논리 하이 펄스는 상기 다중-비트 디지털 장애 워드에서 논리 1을 나타내는, 다중-위상 모터 드라이브 시스템. - 제29항에 있어서,
상기 다중-비트 디지털 장애 워드는 7-비트 디지털 장애 워드를 포함하는, 다중-위상 모터 드라이브 시스템.
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