KR20190051656A - 식각 조성물, 실리콘 질화막의 식각 방법, 및 반도체 소자의 제조 방법 - Google Patents

식각 조성물, 실리콘 질화막의 식각 방법, 및 반도체 소자의 제조 방법 Download PDF

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박재완
이진욱
임정훈
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Abstract

본 발명에 따르면, 식각 조성물, 실리콘 질화막의 식각 방법, 및 반도체 소자의 제조 방법이 제공된다. 식각 조성물은 인산; 암모늄계 화합물; 염산 및 폴리인산염계 화합물 중에서 적어도 하나; 및 실리콘 함유 화합물을 포함할 수 있다.

Description

식각 조성물, 실리콘 질화막의 식각 방법, 및 반도체 소자의 제조 방법{COMPOSITION FOR ETCHING, METHOD OF ETCHING SILICON NITRIDE LAYER, AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 식각 조성물 및 이를 이용한 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로 실리콘 질화막의 식각에 사용되는 식각 조성물 및 이를 이용한 반도체 소자의 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도의 증가 및 신뢰성의 향상이 요구되고 있다. 반도체 소자의 집적도가 증가할수록, 반도체 소자의 제조 과정에서 반도체 소자의 구성 요소들의 손상이 반도체 기억 소자의 신뢰성 및 전기적 특성에 더 많은 영향을 미치게 된다.
특히, 반도체 소자의 제조 과정에서, 식각 대상 막질과 다른 막질간의 높은 식각 선택비를 유지하면서 식각 공정에 의해 형성되는 부산물들을 최소화하는 것이 요구되고 있다. 부산물들은 막질들에 불량을 야기시킬 수 있기 때문이다. 따라서, 최근 높은 식각 선택성을 갖고, 부산물들의 발생을 감소시키는 식각 조성물에 대한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 일 과제는 질화막에 대해서 높은 식각 선택성을 갖는 식각 조성물 및 이를 사용한 실리콘 질화막의 식각 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성이 향상된 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명은 식각 조성물 및 이를 이용한 반도체 소자의 제조 방법에 관한 것이다. 본 발명의 개념에 따른 식각 조성물은 인산; 암모늄계 화합물; 염산 및 폴리인산염계 화합물 중에서 적어도 하나; 및 아래의 화학식 2로 표시되는 실리콘 함유 화합물을 포함할 수 있다.
[화학식 2]
Figure pat00001
화학식 2에서, R2는 수소, 탄소수 1 내지 10의 알킬기, 탄소수 1 내지 10의 아미노 알킬기, 탄소수 1 내지 10의 아미노 알콕시기, 및 탄소수 1 내지 10의 알콕시 아미노기 중에서 선택된 어느 하나이고,
R3, R4, 및 R5는 각각 독립적으로 수소, 탄소수 1 내지 10의 알킬기, 탄소수 1 내지 10의 아미노 알킬기, 탄소수 1 내지 10의 아미노 알콕시기, 탄소수 1 내지 10의 알콕시 아미노기, 및 탄소수 1 내지 10의 알킬 치환 또는 비치환된 아미노기이고, R3, R4, 및 R5 중에서 적어도 하나는 탄소수 1 내지 10의 알콕시 아미노기, 및 탄소수 1 내지 10의 알킬 치환 또는 비치환된 아미노기이고, n은 2 또는 3이다.
본 발명에 따르면, 실리콘 질화막의 식각 방법은 실리콘 질화막이 형성된 기판을 준비하는 것; 및 상기 실리콘 질화막 상에 식각 조성물을 사용한 식각 공정을 수행하여, 상기 실리콘 질화막을 제거하는 것을 포함하되. 상기 식각 조성물은 인산; 암모늄계 화합물; 염산 및 폴리인산염계 화합물 중에서 적어도 하나; 및 아래의 화학식 2로 표시되는 실리콘 함유 화합물을 포함하는 식각 조성물을 포함할 수 있다.
[화학식 2]
Figure pat00002
R3, R4, 및 R5는 각각 독립적으로 수소, 탄소수 1 내지 10의 알킬기, 탄소수 1 내지 10의 아미노 알킬기, 탄소수 1 내지 10의 아미노 알콕시기, 탄소수 1 내지 10의 알콕시 아미노기, 및 탄소수 1 내지 10의 알킬 치환 또는 비치환된 아미노기이고, R3, R4, 및 R5 중에서 적어도 하나는 탄소수 1 내지 10의 알콕시 아미노기, 및 탄소수 1 내지 10의 알킬 치환 또는 비치환된 아미노기이고, n은 2 또는 3이다.
본 발명에 따르면, 반도체 소자 제조 방법은 기판 상에 절연막들 및 희생막들을 교대로 그리고 반복적으로 형성하여 적층 구조체를 형성하는 것; 상기 적층 구조체를 관통하는 트렌치를 형성하는 것; 및 식각 조성물을 사용한 식각 공정을 수행하여, 희생막들을 제거하는 것을 포함할 수 있다.
[화학식 2]
Figure pat00003
R3, R4, 및 R5는 각각 독립적으로 수소, 탄소수 1 내지 10의 알킬기, 탄소수 1 내지 10의 아미노 알킬기, 탄소수 1 내지 10의 아미노 알콕시기, 탄소수 1 내지 10의 알콕시 아미노기, 및 탄소수 1 내지 10의 알킬 치환 또는 비치환된 아미노기이고, R3, R4, 및 R5 중에서 적어도 하나는 탄소수 1 내지 10의 알콕시 아미노기, 및 탄소수 1 내지 10의 알킬 치환 또는 비치환된 아미노기이고, n은 2 또는 3이다.
본 발명에 따르면, 식각 조성물을 사용한 식각 공정에서, 실리콘 산화막 대비 실리콘 질화막의 식각 선택비가 높을 수 있다. 또한, 식각 공정이 장시간 진행되어도, 식각 속도가 일정하게 유지될 수 있다.
도 1은 실시예들에 따른 반도체 소자의 평면도이다.
도 2 내지 도 8은 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 9는 도 8의 A영역을 확대 도시하였다.
본 명세서에서, “치환 또는 비치환된”은 수소원자, 중수소 원자, 할로겐 원자, 시아노기, 니트로기, 아미노기, 실릴기, 붕소기, 포스핀 옥사이드기, 포스핀 설파이드기, 알킬기, 알케닐기, 아릴기, 및 헤테로 고리기로 이루어진 군에서 선택되는 1개 이상의 치환기로 치환 또는 비치환된 것을 의미할 수 있다. 상세하게, “치환 또는 비치환된”은 수소원자, 중수소 원자, 알킬기, 아미노기, 실릴기, 및 알콕시기로 이루어진 군에서 선택되는 1개 이상의 치환기로 치환 또는 비치환된 것을 의미할 수 있다. 또한, 상기 예시된 치환기 각각은 치환 또는 비치환된 것일 수 있다. 예를 들어, 메틸 아미노기는 아미노기로 해석될 수 있다.
본 명세서에서, 할로겐 원자의 예로는 불소 원자, 염소 원자, 브롬 원자 또는 요오드 원자가 있다.
본 명세서에서, 알킬기는 선형 알킬기, 가지 달린 알킬기, 또는 고리형 알킬기일 수 있다. 알킬기의 탄소수는 특별히 한정되지 않으나, 탄소수 1 내지 10의 알킬기일 수 있다.
본 명세서에서, 알킬기는 선형 알킬기, 가지 달린 알킬기, 또는 고리형 알킬기일 수 있다. 알킬기의 예로는 메틸기, 에틸기, n-프로필기, 이소프로필기, n-부틸기, t-부틸기, i-부틸기, 2- 에틸부틸기, 3, 3-디메틸부틸기, n-펜틸기, i-펜틸기, 네오펜틸기, t-펜틸기, 시클로펜틸기, 1-메틸펜틸기, 3-메틸펜틸기, 2-에틸펜틸기, 4-메틸-2-펜틸기, n-헥실기, 1-메틸헥실기, 2-에틸헥실기, 2-부틸헥실기, 시클로헥실기, 4-메틸시클로헥실기, 4-t-부틸시클로헥실기, n-헵틸기, 1-메틸헵틸기, 2,2-디메틸헵틸기, 2-에틸헵틸기, 2-부틸헵틸기, n-옥틸기, t-옥틸기, 2-에틸옥틸기, 2-부틸옥틸기, 2-헥실옥틸기, 3,7-디메틸옥틸기, 시클로옥틸기, n-노닐기, 및 n-데실기 등을 들 수 있으나, 이들에 한정되지 않는다.
본 명세서에서, 실릴기는 알킬 실릴기 및 아릴 실릴기를 포함한다. 실릴기의 예로는 트리메틸실릴기, 트리에틸실릴기, t-부틸디메틸실릴기, 비닐디메틸실릴기, 프로필디메틸실릴기, 트리페닐실릴기, 디페닐실릴기, 및 페닐실릴기 등이 있으나, 이들에 한정되지 않는다.
본 명세서에서, 아미노기의 탄소수는 특별히 한정되지 않으나, 1 이상 10이하일 수 있다. 아미노기는 알킬 아미노기 및 아릴 아미노기를 포함할 수 있다. 아미노기의 예로는 메틸아미노기, 에틸아미노기, 디메틸아미노기, 디에틸아미노기 및/또는 에틸메틸 아미노기 등이 있으나, 이들에 한정되지 않는다.
본 명세서에서, 아미노 알킬기의 탄소수는 1 내지 10일 수 있다.
본 명세서에서, 알콕시기의 탄소수는 특별히 한정되지 않으나, 1 이상 10 이하일 수 있다. 알콕시기는 알킬 알콕시기 및 아릴 알콕시기를 포함할 수 있다. 알콕시기의 예로는 메틸 알콕기, 에틸 알콕기, 프로필 알콕기, 부틸 알콕기, 펜틸 알콕시기, 헥실 알콕시기, 헵틸 알콕시기, 옥틸 알콕시기, 노닐 알콕시기, 및 데실 알콕시기 등이 있으나, 이들에 한정되지 않는다.
이하, 본 발명의 개념에 따른 식각 조성물을 설명한다.
본 발명에 따르면, 식각 조성물은 인산, 암모늄계 화합물, 실리콘 함유 화합물, 염산, 및 폴리인산염 함유 화합물을 포함할 수 있다. 식각 조성물은 실리콘 함유 물질의 식각에 사용될 수 있다. 예를 들어, 식각 조성물은 실리콘 질화막 또는 실리콘 산화막의 식각에 사용될 수 있다. 식각 조성물을 사용한 실리콘 산화막의 식각은 아래의 반응식 1과 같이 진행될 수 있다. 실리콘 조성물을 사용한 실리콘 산화막의 식각은 아래의 반응식 2와 같이 진행될 수 있다. 다만, 상기 식각 조성물을 사용한 식각 공정에서, 실리콘 질화막의 식각률은 실리콘 산화막의 식각률보다 더 클 수 있다. 본 명세서에서, 실리콘 질화막이 식각된다는 것은 실리콘 질화물이 제거된다는 것으로, 실리콘 산화막이 식각된다는 것은 실리콘 산화물이 제거된다는 것을 의미할 수 있다. 실리콘 질화물은 SixNy로 표시될 수 있다. 실리콘 산화물은 SixOy를 포함할 수 있다. (여기에서, x 및 y는 각각 독립적으로 양의 정수이다)
[반응식 1]
3Si3N4 + 4H3PO4 + 27H2O → 4(NH4)3PO4 + 9SiO2H2O
[반응식 2]
SiO2 +4H+ + 4e- → Si + 2H2O
반응식 1을 참조하면, 인산은 실리콘 질화물과 반응하여, 실리콘 질화물을 제거할 수 있다. 인산은 조성비는 65wt% 내지 97wt%일 수 있다. 본 명세서에서 조성비는 조성물에 대한 조성비를 의미한다. 인산이 식각 조성물의 65wt%보다 적으면, 실리콘 질화물이 용이하게 제거되기 어려울 수 있다. 또는 식각 공정에서, 식각 부산물들이 형성될 수 있다. 본 명세서에서 인산의 조성비는 85% 인산 수용액의 조성비를 의미할 수 있다. 즉, 인산의 조성비가 65%라는 것은 85% 인산 수용액이 식각 조성물의 65%인 것을 의미할 수 있다.
반응식 2를 참조하면, 인산은 수소 이온을 제공하여, 실리콘 산화물과 반응할 수 있다. 인산이 식각 조성물의 97wt%보다 많으면, 인산과 실리콘 산화물의 반응속도가 증가할 수 있다. 이에 따라, 상기 식각 공정에서, 실리콘 질화막은 실리콘 산화막에 대해 충분히 높은 식각 선택비를 갖기 어려울 수 있다.
실리콘 함유 화합물은 아래의 화학식 1 및 화학식 2로 표시되는 물질 중에서 적어도 하나를 포함할 수 있다. 일 예로, 상기 화학식 1로 표시되는 실리콘 화합물은 아미노 프로필 실란트리올일 수 있다.
[화학식 1]
Figure pat00004
화학식 1에서, R1은 탄소수 1 내지 10의 아미노 알킬기, 탄소수 1 내지 10의 아미노 알콕시기, 및 탄소수 1 내지 10의 알콕시 아미노기 중에서 선택된 어느 하나일 수 있다.
[화학식 2]
Figure pat00005
화학식 2에서, R2는 수소, 탄소수 1 내지 10의 알킬기, 탄소수 1 내지 10의 아미노 알킬기, 탄소수 1 내지 10의 아미노 알콕시기, 및 탄소수 1 내지 10의 알콕시 아미노기 중에서 선택된 어느 하나일 수 있고, R3, R4, 및 R5는 각각 독립적으로 수소, 탄소수 1 내지 10의 알킬기, 탄소수 1 내지 10의 아미노 알킬기, 탄소수 1 내지 10의 아미노 알콕시기, 탄소수 1 내지 10의 알콕시 아미노기, 및 치환 또는 비치환된 아미노기이고, 상기 치환된 아미노기는 알킬 치환된 아미노기이고, 알킬은 탄소수 1 내지 10의 선형 또는 가지달린 알킬기일 수 있다. n은 2 또는 3일 수 있다. 화학식 2에서, R3, R4, 및 R5 중에서 적어도 하나는 탄소수 1 내지 10의 알콕시 아미노기, 및 치환 또는 비치환된 아미노기일 수 있다.
실시예에 따르면, 화학식 1 및 화학식 2에서 알콕시 아미노기는 화학식 3a로, 아미노 알콕시기는 화학식 3b로 표시될 수 있다.
[화학식 3a]
Figure pat00006
[화학식 3b]
Figure pat00007
(화학식 3a 및 화학식 3b에서, R6는 탄소수 1 내지 10의 알킬기이고, R7 및 R8은 각각 독립적으로 수소 및 탄소수 1 내지 10의 알킬기 중에서 선택된 어느 하나이고, R6, R7, 및 R8의 탄소수의 총합은 1 이상 10이하일 수 있다. 알킬기는 선형 알킬기, 가지달린 알킬기, 또는 환형 알킬기일 수 있다. *는 Si에 결합된 부분을 의미한다)
일 예로, 상기 화학식 2로 표시되는 실리콘 함유 화합물은 아래의 화학식 4 또는 화학식 5로 표시될 수 있으나, 이에 한정되는 것은 아니다.
[화학식 4]
Figure pat00008
[화학식 5]
Figure pat00009
상기 화학식 2로 표시되는 실리콘 함유 화합물은 아래의 반응식 1과 같이 및 실라놀(silanol)(a) 및 클로로실란계 화합물(b)의 실릴화(silylation) 반응에 의해 진행될 수 있다.
[반응식 1]
Figure pat00010
반응식 1에서, R2, R3, R4, R5, 및 n는 앞서 화학식 2에서 정의한 바와 같다. 화학식 4로 표시되는 실리콘 함유 화합물은 아래의 반응식 2와 같이 합성될 수 있다.
[반응식 2]
Figure pat00011
화학식 5로 표시되는 실리콘 함유 화합물은 아래의 반응식 3과 같이 합성될 수 있다.
[반응식 3]
Figure pat00012
실리콘 함유 화합물은 실리콘 산화막에 대한 실리콘 질화막의 식각 선택성을 증가시키는 역할을 할 수 있다. 실시예들에 따르면, 실리콘 함유 화합물의 산소 원자는 실리콘 산화막의 표면과 상호 작용(예를 들어, 수소 결합)할 수 있다. 이 때, 상기 실리콘 함유 화합물의 산소 원자는 실리콘 원자와 직접 결합된 산소 원자일 수 있다. 수소 결합에 의해 실리콘 산화막의 식각이 방지/감소될 수 있다. 상기 실리콘 함유 화합물의 산소 원자는 실리콘 질화막의 표면과 상호 작용(예를 들어, 수소 결합)하지 않을 수 있다. 이에 따라, 실리콘 산화막에 대한 실리콘 질화막의 식각 선택성이 증가될 수 있다.
실리콘 함유 화합물이 식각 조성물의 0.01wt% 미만이면, 실리콘 산화막의 식각률이 증가될 수 있다. 이 경우, 실리콘 산화막에 대한 실리콘 질화막의 식각 선택성이 감소될 수 있다. 실리콘 함유 화합물이 식각 조성물의 15wt%를 초과하면, 실리콘 질화막의 식각 속도가 감소될 수 있다. 실시예들에 따르면, 실리콘 함유 화합물은 조성비는 0.01wt% 내지 15wt%일 수 있다.
실리콘 및 산소 사이의 결합은 비교적 불안정하여 쉽게 깨질 수 있다. 실시예들에 따르면, 화학식 1 또는 화학식 2로 표시되는 실리콘 함유 화합물은 질소를 포함하여, 실리콘 원자와 산소 원자의 결합이 안정화될 수 있다. 예를 들어, 화학식 2의 실리콘 함유 화합물에서 실리콘 원자 및 질소 원자의 결합에 의해 실리콘 원자 및 산소 원자의 결합이 안정화될 수 있다. 이에 따라, 실리콘 산화막에 대한 실리콘 질화막의 식각 선택성이 더욱 증가될 수 있다. 또한, 실리콘 원자 및 산소 원자의 결합이 깨어져 생성되는 부산물들이 방지/감소될 수 있다.
암모늄계 화합물은 수용액 조건에서, 암모늄(NH4 +)을 형성하는 화합물을 의미할 수 있다. 암모늄계 화합물은 예를 들어, 암모니아, 암모늄 클로라이드, 암모늄 포스페이트, 암모늄 아세테이트, 암모늄 설페이트, 암모늄 포메이트, 및 금속 아민 착염 중에서 적어도 하나를 포함할 수 있다. 금속 아민 착염은 적어도 하나의 암모니아(NH3) 리간드를 포함하는 금속 착염일 수 있다. 실리콘 질화막의 식각 공정이 장시간 수행되면, 실리콘 이온의 농도가 증가될 수 있다. 일 예로, 상기 실리콘 이온은 상기 반응식 1의 생성물인 SiO2H2O에 의해 형성될 수 있다. 실리콘 이온에 의해 실리콘 산화막의 이상 성장이 발생할 수 있다. 실시예들에 따르면, 식각 공정에서, 암모늄계 화합물이 해리되어 암모늄(NH4 +)을 형성할 수 있다. 암모늄은 실리콘 이온의 전구체(예를 들어, SiO2) 반응하여, 실리콘 이온의 전구체를 제거할 수 있다. 이에 따라, 실리콘 산화막의 이상 성장이 방지될 수 있다. 암모늄계 화합물은 식각 시간에 따른 식각 속도를 일정하게 유지시킬 수 있다.
암모늄계 화합물이 식각 조성물의 0.01wt% 미만이면, 실리콘 산화막이 이상 성장되거나, 실리콘 산화막에 대한 실리콘 질화막의 식각 선택비가 시간에 따라 변화될 수 있다. 암모늄계 화합물이 식각 조성물의 10wt%를 초과하면, 실리콘 질화막 및 실리콘 산화막의 식각 속도가 시간에 따라 변화될 수 있다. 실시예에 따르면, 암모늄계 화합물의 조성비는 0.01wt% 내지 10wt%일 수 있다.
식각 공정에서, 염산은 상기 반응식 1의 생성물인 SiO2H2O를 제거할 수 있다. 예를 들어, 상기 반응식 1의 생성물인 SiO2H2O는 SiO2를 형성할 수 있고, 염산은 아래의 반응식 4와 같이 SiO2와 반응하여, SiO2를 제거할 수 있다. 이에 따라, 실리콘 산화막의 이상 성장이 더욱 방지될 수 있다.
[반응식 4]
4HCl +SiO2 → SiCl2(↑) + 2H2O
폴리인산염계 화합물은 아래의 화학식 6으로 표시될 수 있다.
[화학식 6]
Figure pat00013
화학식 6에서 m은 1 내지 5 사이의 정수이다.
폴리인산염계 화합물은 예를 들어, 피로인산, 피로인산염, 트리폴리인산 및 트리폴리인산염 중에서 적어도 하나를 포함할 수 있다. 식각 공정이 장시간 진행되면, 인산이 소모될 수 있다. 이 때, 폴리인산염계 화합물은 인산을 형성할 수 있다. 예를 들어, 폴리인산염계 화합물이 피로인산을 포함하는 경우, 아래의 반응식 5와 같이 피로인산이 물과 반응하여 인산을 형성할 수 있다.
[반응식 5]
Figure pat00014
식각 공정에서 폴리인산염계 화합물에 의해 인산의 농도가 시간에 따라 일정하게 유지될 수 있다. 이에 따라, 실리콘 질화물 및 실리콘 산화막의 식각 속도가 일정하게 유지될 수 있다.
실시예들에 따르면, 염산 및 폴리인산염계 화합물의 총합의 조성비는 1wt% 내지 10wt%일 수 있다. 염산 및 폴리인산염계 화합물의 총합의 조성비가 1wt%미만이면, 식각 속도가 시간에 따라 일정하게 유지되기 어려울 수 있다. 염산 및 폴리인산염계 화합물의 총합의 조성비가 10wt% 초과하면, 인산, 암모늄계 화합물 또는 실리콘 함유 화합물의 함량비가 감소될 수 있다. 이 경우, 실리콘 산화막에 대한 실리콘 질화막의 식각 선택비가 감소될 수 있다. 염산이 과다하게 함유되면(예를 들어, 식각 조성물의 10wt% 초과), 식각 공정에 사용되는 장비가 손상되거나 실리콘 질화막의 식각 속도가 감소될 수 있다. 폴리인산염계 화합물이 과다하게 함유되면(예를 들어, 식각 조성물의 10wt% 초과), 식각 조성물의 ?는 점이 증가될 수 있다. 이 경우, 식각 공정에서, 실리콘 질화막의 식각 속도가 감소될 수 있다.
이하, 본 발명의 개념에 따른 반도체 소자의 제조 방법을 설명한다.
도 1은 실시예들에 따른 반도체 소자의 평면도이다. 도 2 내지 도 8은 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 1의 I-I' 선을 따라 자른 단면들에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1 및 도 2를 참조하면, 적층 구조체(200)가 기판(100) 상에 형성될 수 있다. 기판(100)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다. 제1 방향(D1) 및 제2 방향(D2)은 기판(100)의 상부면(100a)에 평행할 수 있다. 제2 방향(D2)은 제1 방향(D1)과 교차할 수 있다. 제3 방향(D3)은 기판(100)의 상부면(100a)과 수직할 수 있다.
적층 구조체(200)는 희생막들(SC) 및 절연막들(IL)을 포함할 수 있다. 적층 구조체(200)의 형성은 기판(100) 상에 희생막들(SC) 및 절연막들(IL)을 교대로 반복하여 형성하는 것을 포함할 수 있다. 희생막들(SC)은 절연막들(IL) 사이에 형성될 수 있다. 희생막들(SC)은 절연막들(IL)에 대해 식각 선택성을 가질 수 있다. 희생막들(SC)은 예를 들어, 실리콘 질화물(예를 들어, SixNy)을 포함할 수 있다. 절연막들(IL)은 실리콘 산화물(예를 들어, SixOy)을 포함할 수 있다. 절연막들(IL)은 tetraethoxysilane(TEOS)를 사용하여 형성될 수 있고, tetraethoxysilane는 (C2H5O)4Si로 표시될 수 있다.
실시예들에서, 희생막들(SC)은 서로 실질적으로 동일한 두께들를 가질 수 있다. 이와 달리, 희생막들(SC) 중 최하층의 희생막(SC) 및 최상층의 희생막(SC)은 그들 사이에 위치한 희생막들(SC)에 비해 두껍게 형성될 수 있다. 또한, 절연막들(IL)은 서로 동일한 두께들을 가지거나, 절연막들(IL) 중 적어도 2개의 두께들은 서로 다를 수 있다. 절연막들(IL) 중 최하층의 것은 그 상부 상에 형성된 희생막들(SC) 및 절연막들(IL)보다 얇은 두께를 가질 수 있다. 상기 절연막들(IL) 중 최하층의 것은 열산화 공정을 통해 형성되는 실리콘 산화막일 수도 있다. 본 명세서에서, 어떤 구성 요소의 두께는 상기 구성 요소의 제3 방향(D3)에서의 거리를 의미할 수 있다.
도 1 및 도 3을 참조하면, 개구부들(210) 및 수직 구조체들(300)이 적층 구조체(200) 내에 형성될 수 있다. 개구부들(210)을 형성하는 것은 적층 구조체(200) 상에 개구부들(210)의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하는 것 및 상기 마스크 패턴을 식각 마스크로 사용하여 적층 구조체(200)를 식각하는 것를 포함할 수 있다. 적층 구조체(200)의 식각은 이방성 식각 공정에 의해 수행될 수 있다.
개구부들(210)은 적층 구조체(200)를 관통할 수 있다. 개구부들(210)의 측벽들은 희생막들(SC) 및 절연막들(IL)을 노출시킬 수 있다. 개구부들(210)은 기판(100)을 노출시킬 수 있다. 개구부들(210)을 형성하는 동안 기판(100)의 상부면(100a)이 오버 식각(over etch)될 수 있다. 이 경우, 개구부들(210)에 노출된 기판(100)의 상부면(100a)은 소정 깊이로 리세스될 수도 있다.
개구부들(210) 각각은 원통형 또는 직육면체의 홀 형태로 형성될 수 있다. 개구부들(210)의 하부들은 그들의 상부들보다 더 작은 폭들을 가질 수 있다. 도 1과 같이, 개구부들(210)은 평면적 관점에서 제2 방향(D2)과 나란한 열들을 이룰 수 있다. 인접한 두 열들 사이의 개구부들(210)은 제2 방향(D2)으로 지그재그(zigzag) 형태로 배열될 수 있다. 도 1과 달리, 개구부들(210)은 제1 방향(D1) 및 제2 방향(D2)을 따라 정렬된 어레이를 이룰 수 있다. 예를 들어, 인접한 두 열들의 개구부들(210)은 제1 방향(D1)으로 정렬되어, 어레이를 이룰 수 있다.
제1 유전 패턴들(310)이 개구부들(210) 내에 형성될 수 있다. 제1 유전 패턴들(310)은 개구부들(210)의 측벽들을 덮을 수 있다. 제1 유전 패턴들(310)은 기판(100)의 상부면(100a)을 노출시킬 수 있다. 제1 유전 패턴(310)은 단층의 절연층 또는 다층의 절연층들을 포함할 수 있다. 제1 유전 패턴(310)은 전하 트랩형 플래시 메모리 트랜지스터의 데이터 저장막의 일부로 기능할 수 있다. 제1 유전 패턴(310)의 예시적인 실시예들은 도 9에 관한 설명에서 후술한다.
반도체 패턴들(320)이 개구부들(210) 내에 형성될 수 있다. 반도체 패턴들(320)은 예를 들어, 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있다. 반도체 패턴들(320)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 적어도 하나를 포함하는 결정 구조를 가질 수 있다. 반도체 패턴들(320)은 도핑된 불순물을 더 포함할 수 있다. 다른 예로, 반도체 패턴들(320)은 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수 있다. 반도체 패턴들(320)은 열적 화학기상증착(Thermal CVD), 플라즈마 인핸스드(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 기술을 이용하여 형성될 수 있다.
반도체 패턴들(320)은 개구부들(210)의 측벽들 상에 형성되어, 제1 유전 패턴들(310)을 덮을 수 있다. 반도체 패턴들(320)은 기판(100) 상으로 연장되어, 개구부들(210)에 의해 노출된 기판(100)의 상부면(100a)의 일부와 접촉할 수 있다. 반도체 패턴들(320) 각각은 대응되는 각 개구부들(210) 내에 파이프 형태(pipe-shaped), 중공의 실린더 형태(hollow cylindrical shape), 또는 컵(cup) 모양으로 형성될 수 있다. 반도체 패턴들(320)은 개구부들(210)의 중심 부분들에 빈영역들(321)을 정의할 수 있다.
매립 절연 패턴들(330)이 상기 빈 영역들(321) 내에 각각 채워질 수 있다. 매립 절연 패턴들(330)은 갭필 특성이 우수한 절연 물질로 형성될 수 있다. 매립 절연 패턴들(330)은 예를 들어, 고밀도 플라즈마 산화막, SOG막(Spin On Glass layer), 및/또는 CVD 산화막 등으로 형성될 수 있다.
패드들(340)이 수직 구조체들(300) 상에 형성될 수 있다. 패드들(340)은 불순물이 도핑된 반도체 물질 또는 금속과 같은 도전 물질로 이루어질 수 있다. 패드들(340)의 하면은 최상층의 희생막(SC)의 상면보다 높은 레벨에 배치될 수 있다. 하부 캐핑막(510)이 수직 구조체들(300) 및 적층 구조체(200)의 상면 상에 형성될 수 있다. 하부 캐핑막(510)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물과 같은 절연 물질을 포함할 수 있다.
도 4를 참조하면, 트렌치들(600)이 형성되어, 적층 구조체(200) 및 하부 캐핑막(510)을 관통할 수 있다. 트렌치들(600)을 형성하는 것은, 하부 캐핑막(510) 상에 트렌치들(600)의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하는 것 및 마스크 패턴을 식각 마스크로 사용하여 적층 구조체(200)를 식각하는 것를 포함할 수 있다. 적층 구조체(200)를 식각하는 것은 이방성 식각 공정에 의해 수행될 수 있다.
트렌치들(600)은 인접하는 수직 구조체들(300) 사이에 형성될 수 있다. 트렌치들(600)은 수직 구조체들(300)로부터 이격되어, 희생막들(SC)의 측벽들 및 절연막들(IL)의 측벽들을 노출시킬 수 있다. 트렌치들(600)의 상부들은 그들의 하부들보다 더 큰 폭들을 가질 수 있다. 트렌치들(600)는 기판(100)의 상부면(100a)을 노출시킬 수 있다. 트렌치들(600)을 형성하는 동안 오버 식각에 의해 트렌치들(600)에 노출된 기판(100)의 상부면(100a)이 소정 깊이로 리세스될 수 있다. 도 1과 같이, 트렌치들(600)은 평면적 관점에서 제2 방향(D2)과 나란한 장축들을 가질 수 있다. 트렌치들(600)은 서로 제1 방향(D1)으로 이격될 수 있다.
도 5를 참조하면, 희생막들(SC)이 식각되어, 게이트 영역들(250)을 형성할 수 있다. 게이트 영역들(250)은 공극들일 수 있으며, 도 7에서 게이트 전극 패턴들(450)이 형성되는 영역들일 수 있다. 게이트 영역들(250)은 절연막들(IL) 사이에 형성되며, 트렌치들(600)과 연결될 수 있다. 게이트 영역들(250)은 수직 구조체들(300)의 측벽들(300c)의 일부분들을 노출시킬 수 있다. 게이트 영역들(250)의 두께들은 제거된 희생막들(SC)의 두께들과 실질적으로 동일할 수 있다. 희생막들(SC)의 식각은 식각 조성물을 이용한 식각 공정에 의해 수행될 수 있다. 상기 식각 공정은 습식 식각 공정일 수 있다.
식각 조성물은 인산, 암모늄계 화합물, 염산, 및 실리콘 함유 화합물을 포함할 수 있다. 희생막들(SC)은 실리콘 질화물을 포함하므로, 반응식 1과 같이 인산에 의해 식각될 수 있다. 식각 공정이 장시간 수행되어 인산이 소모되더라도, 폴리인산염계 화합물에 의해 인산의 농도가 시간에 따라 일정하게 유지될 수 있다. 이에 따라, 희생막들(SC) 및 절연막들(IL)의 식각 속도가 공정 시간에 따라 일정하게 유지될 수 있다.
일 예로, 150℃ 내지 200℃, 상세하게는 155℃ 내지 170℃의 식각 조성물이 기판(100) 상에 공급될 수 있다. 상기 온도 조건에서, 인산은 희생막들(SC) 뿐만 아니라, 실리콘 산화물을 더 식각할 수 있다. 절연막들(IL)은 실리콘 산화물을 포함할 수 있다. 실시예들에 따르면, 식각 조성물은 실리콘 함유 화합물을 포함하여, 인산에 의한 절연막들(IL)의 식각이 방지/감소될 수 있다. 예를 들어, 상기 식각 공정에서, 상기 실리콘 함유 화합물의 산소는 절연막들(IL)의 표면에 결합되어 절연막들(IL)을 보호할 수 있다. 이에 따라, 상기 식각 공정 동안, 절연막들(IL)은 낮은 식각률을 나타낼 수 있다. 실리콘 함유 화합물의 산소 원자는 희생막들(SC)의 표면과 상호 작용(예를 들어, 수소 결합)하지 않을 수 있다. 이에 따라, 절연막들(IL)에 대한 희생막들(SC)의 식각 선택성이 증가될 수 있다. 실리콘 함유 화합물이 불안정하면, 부산물들이 형성되고, 상기 부산물들은 파티클을 형성할 수 있다. 부산물들 및/또는 파티클은 반도체 소자의 제조 과정에서 불량을 야기시킬 수 있다. 예를 들어, 부산물들 및/또는 파티클은 절연막들(IL)에 흡착될 수 있다. 실리콘 함유 화합물의 실리콘 원자 및 산소 원자의 결합은 안정하므로, 식각 공정에서 부산물들의 형성이 방지될 수 있다. 희생막들(SC)은 식각되어, 실리콘 이온(예를 들어, SiO2H2O)을 형성할 수 있다. 암모늄계 화합물 및 염산은 희생막들(SC)을 식각하는 동안, 발생되는 실리콘 이온을 제거할 수 있다. 이에 따라, 상기 실리콘 이온에 의한 절연막들(IL)의 이상 성장이 방지/감소될 수 있다.
상기 식각 공정에서, 식각 조성물은 도포, 침적(dipping), 분무, 또는 분사의 방법으로 기판(100) 상에 가해질 수 있다. 식각 조성물이 침적법에 의해 가해지는 경우, 상기 식각 공정에서, 배치식 장치가 사용될 수 있다. 식각 조성물이 기판(100) 상에 분무되는 경우, 상기 식각 공정에서, 매엽식(single wafer type) 장치가 사용될 수 있다. 상기 식각 공정 후, 초순수 등을 사용한 세정 공정 및 건조 공정이 기판(100) 상에 수행될 수 있다. 초순수란 불순물이 100ppb이하인 물을 의미할 수 있다.
도 6을 참조하면, 제2 유전 패턴(410) 및 게이트 도전막(451)이 적층 구조체(200) 상에 및 트렌치들(600) 내에 형성될 수 있다. 제2 유전 패턴(410)은 적층 구조체(200) 상에 및 트렌치들(600) 내에 실질적으로 콘포말하게 형성될 수 있다. 제2 유전 패턴(410)은 트렌치들(600) 및 게이트 영역들(250) 내로 연장될 수 있다. 제2 유전 패턴(410)은 절연막들(IL) 중 최상층의 절연막(IL)의 상면, 트렌치들(600)에 의해 노출된 절연막들(IL)의 측벽들, 게이트 영역들(250)에 의해 노출된 절연막들(IL)의 상면들 및 하면들, 게이트 영역들(250)에 의해 노출된 수직 구조체들(300)의 측벽들(300c), 및 기판(100)의 상부면(100a)을 실질적으로 콘포말하게 덮을 수 있다. 제2 유전 패턴(410)은 증착 공정에 의해 형성될 수 있다. 상기 증착 방법 및 증착 조건이 조절되어, 상기 제2 유전 패턴(410)이 양호한 스텝 커버리지(step coverage)를 갖도록 형성될 수 있다. 예를 들어, 제2 유전 패턴(410)의 증착 공정은 화학 기상 증착 또는 원자층 증착법에 의해 수행될 수 있다, 제2 유전 패턴(410)은 단수의 층 또는 복수의 층들을 포함할 수 있다. 제2 유전 패턴(410)은 전하 트랩형 플래시 메모리 트랜지스터의 데이터 저장막(DS)의 일부일 수 있다. 제2 유전 패턴(410)의 예시적인 실시예들은 도 9에 관한 설명에서 후술한다.
게이트 도전막(451)이 제2 유전 패턴(410) 상에 형성될 수 있다. 게이트 도전막(451)은 트렌치들(600) 각각의 적어도 일부 및 게이트 영역들(250)을 채울 수 있다. 도시된 바와 달리, 게이트 도전막(451)은 트렌치들(600) 각각을 완전히 채울 수 있다. 도시되지는 않았으나, 배리어 금속막 및 금속막이 차례로 증착되어, 게이트 도전막(451)을 형성할 수 있다. 배리어 금속막은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 텅스텐 질화물(WN)와 같은 금속 질화물을 포함할 수 있다. 금속막은 예를 들어, 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 또는 구리(Cu)를 포함할 수 있다.
도 1 및 도 7을 참조하면, 게이트 도전막(451)이 패터닝되어, 게이트 전극 패턴들(450)이 게이트 영역들(250) 내에 각각 형성될 수 있다. 게이트 도전막(451)의 패터닝은 식각 공정에 의해 진행될 수 있다. 이 때, 제2 유전 패턴(410)이 더 식각될 수 있다. 게이트 도전막(451)의 식각 공정에서, 기판(100) 상의 게이트 도전막(451)이 제거될 수 있다. 게이트 도전막(451)의 식각은 절연막들(IL)의 측벽들 상의 절연막들(IL)이 제거되고, 절연막들(IL)의 측벽들이 노출될 때까지 진행될 수 있다. 이에 따라, 게이트 전극 패턴들(450) 및 제2 유전 패턴(410)이 게이트 영역들(250)에 국소화되고, 게이트 구조체들(400)이 형성될 수 있다. 게이트 구조체들(400) 각각은 서로 인접한 2개의 트렌치들(600) 사이에 형성될 수 있다. 게이트 구조체들(400)의 측벽들은 트렌치들(600)에 노출될 수 있다. 게이트 구조체들(400)은 트렌치들(600) 내의 기판(100)의 상부면(100a)을 노출시킬 수 있다. 상기 노출된 기판(100)의 상부면(100a)이 더 식각될 수 있다. 도 1과 같이 게이트 구조체들(400)은 평면적 관점에서 제2 방향(D2)과 나란한 장축들을 가질 수 있다. 게이트 구조체들(400)은 서로 제1 방향(D1)으로 이격될 수 있다.
게이트 구조체들(400) 각각은 적층된 게이트 전극 패턴들(450), 제2 유전 패턴(410), 및 절연막들(IL)을 포함할 수 있다. 게이트 구조체들(400) 각각에서, 게이트 전극 패턴들(450)은 절연막들(IL) 사이에 개재될 수 있다. 게이트 전극 패턴들(450)은 스트링 선택 라인, 접지 선택 라인 및 워드 라인들로 사용될 수 있다. 예를 들면, 적층된 게이트 전극 패턴들(450)의 최상부의 것 및 최하부의 것은 각각 스트링 선택 라인 및 접지 선택 라인으로 사용될 수 있다. 상기 최상부 및 최하부의 게이트 전극 패턴들(450) 사이의 게이트 전극 패턴들(450)은 워드 라인들로 사용될 수 있다.
게이트 구조체들(400)에서, 제2 유전 패턴(410)은 게이트 전극 패턴들(450)과 절연막들(IL) 사이 및 수직 구조체(300)와 절연막들(IL) 사이에 개재될 수 있다.
공통 소스 영역들(CSR)이 트렌치들(600)에 노출된 기판(100) 내에 형성될 수 있다. 공통 소스 영역들(CSR)은 서로 제 2 방향(D2)으로 이격될 수 있다. 공통 소스 영역들(CSR)은 게이트 구조체들(400)를 이온 마스크로 사용한 이온 주입 공정을 통해 형성될 수 있다. 공통 소스 영역들(CSR)은 불순물의 확산에 의해 게이트 구조체들(400)의 하부의 일부분과 평면적 관점에서 중첩될 수 있다. 공통 소스 영역들(CSR)은 기판(100)의 도전형과 다른 도전형을 가질 수 있다. 다른 예로, 공통 소스 영역들(CSR)은 도 4의 트렌치들(600)의 형성 이후에 수행될 수 있다.
도 1 및 도 8를 참조하면, 스페이서들(550) 및 공통 소스 플러그들(CSP)이 트렌치들(600) 내에 각각 형성될 수 있다. 스페이서들(550)은 게이트 구조체들(400)의 측벽들을 덮을 수 있다. 스페이서들(550)은 절연 물질을 포함할 수 있다. 스페이서들(550)을 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 low-k 물질로 형성될 수 있다. 스페이서들(550)을 형성하는 것은 기판(100) 상에 스페이서막(미도시)을 균일한 두께로 증착하여, 게이트 구조체들(400)을 덮는 것 및 스페이서막에 대한 에치백 공정을 수행하여 공통 소스 영역들(CSR)을 노출시키는 것을 포함할 수 있다.
공통 소스 플러그들(CSP)이 스페이서들(550) 상에 형성되어, 트렌치들(600)을 채울 수 있다. 공통 소스 플러그들(CSP)은 공통 소스 영역들(CSR)과 각각 접속할 수 있다. 공통 소스 플러그(CSP)를 형성하는 것은 스페이서들(550)의 측벽들을 덮는 배리어 금속막(미도시)을 증착하는 것 및 배리어 금속막 상에 금속막(미도시)을 증착하는 것을 포함할 수 있다. 배리어 금속막은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐(W), 텅스텐 질화물(WN), 및 이들의 조합 중에서 적어도 하나를 포함할 수 있다. 금속막은 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 또는 구리(Cu)를 포함할 수 있다. 도 1과 같이 평면적 관점에서, 공통 소스 플러그들(CSP)의 장축들은 제2 방향(D2)과 나란히 연장될 수 있다.
상부 캐핑막(520)이 하부 캐핑막(510) 상에 형성되어, 공통 소스 플러그(CSP)의 상면들을 덮을 수 있다. 상부 캐핑막(520)은 절연성 물질을 포함할 수 있다.
비트 라인 콘택 플러그들(530)이 상부 캐핑막(520) 내에 형성될 수 있다. 비트 라인 콘택 플러그들(530)은 상부 캐핑막(520) 및 하부 캐핑막(510)을 관통하며 패드들(340)과 각각 접속할 수 있다. 비트 라인 콘택 플러그들(530)은 패드들(340)을 통해 수직 구조체들(300)(예를 들어, 반도체 패턴들(320))과 각각 전기적으로 연결될 수 있다. 비트 라인들(BL)이 상부 캐핑막(520) 상에 형성되어, 비트 라인 콘택 플러그들(530)과 접속할 수 있다. 도 1과 같이 비트 라인들(BL)은 평면적 관점에서 제1 방향(D1)으로 연장될 수 있다. 비트 라인 콘택 플러그들(530) 및 비트 라인들(BL)은 금속과 같은 도전 물질을 포함할 수 있다. 이에 따라, 반도체 소자(1)의 제조가 완성될 수 있다. 반도체 소자(1)는 3차원 메모리 소자일 수 있다.
도 9는 실시예들에 따른 반도체 소자의 절연 패턴들을 설명하기 위한 도면으로, 도 8의 A영역을 확대 도시하였다. 이하, 도 9의 설명에서, 설명의 간소화를 위해 단수의 절연막, 단수의 게이트 전극 패턴, 및 단수의 수직 구조체에 대하여 기술한다.
도 8 및 도 9를 참조하면, 제1 유전 패턴(310)은 터널 절연막(311), 전하 저장막(312), 및 제1 블록킹 절연막(313)을 포함할 수 있다. 터널 절연막(311)은 수직 구조체를 따라 연장될 수 있다. 전하 저장막(312) 및 제1 블록킹 절연막(313)은 터널 절연막(311) 상에 적층될 수 있다. 터널 절연막(311)은 제1 블록킹 절연막(313)보다 낮은 유전 상수를 갖는 물질로 형성될 수 있다. 터널 절연막(311)은 예를 들어, 산화물, 질화물 또는 산화질화물 등에서 선택된 적어도 하나를 포함할 수 있다. 이와 달리, 터널 절연막(311)은 고유전 물질을 포함할 수 있다. 고유전 물질은 실리콘 산화물보다 높은 유전 상수를 갖는 절연성 물질을 의미하며, 지르코늄 산화물, 알루미늄 산화물, 및/또는 하프늄 산화물 등을 포함할 수 있다. 전하 저장막(312)은 터널 절연막(311) 및 제1 블록킹 절연막(313) 사이에 개재될 수 있다. 전하 저장막(312)은 전하트랩 절연막, 플로팅 게이트 전극 또는 도전성 나노 도트들(conductive nano dots) 중 적어도 하나를 포함할 수 있다. 제1 블록킹 절연막(313)은 고유전 물질을 포함할 수 있다.
제2 유전 패턴(410)은 제2 블록킹 절연막을 포함할 수 있다. 제2 블록킹 절연막은 게이트 전극 패턴(450)과 제1 유전 패턴(310) 사이 및 게이트 전극 패턴(450)과 절연막(IL) 사이에 개재될 수 있다. 제2 블록킹 절연막은 고유전 물질을 포함할 수 있다. 일 예로, 제1 블록킹 절연막(313)은 고유전 물질을 포함하고, 제2 블록킹 절연막은 제1 블록킹 절연막(313)보다 작은 유전 상수를 갖는 물질일 수 있다. 다른 예로, 제2 블록킹 절연막은 고유전 물질들 중의 하나이고, 제1 블록킹 절연막(313)은 제2 블록킹 절연막보다 작은 유전 상수를 갖는 물질일 수 있다.
제1 유전 패턴(310) 및 제2 유전 패턴(410)은 데이터 저장막으로 기능할 수 있다. 데이터 저장막에 저장되는 데이터는 파울러-노던하임 터널링을 이용하여 변경될 수 있고, 상기 파울러-노던하임 터널링은 수직 구조체(300) 및 게이트 전극 패턴(450) 사이의 전압 차이에 의해 유발될 수 있다.
도시된 바와 달리, 제2 유전 패턴(410)은 형성되지 않을 수 있다. 다른 예로, 제1 블록킹 절연막(313)은 형성되지 않을 수 있다.
이하, 본 발명의 실험예들 및 비교예들을 참조하여, 식각 조성물 및 이를 사용한 식각 방법을 설명한다.
식각 조성물의 제조
1. 화학식 4의 화합물 제조
3-Aminopropylsilanetriol (CAS No. 58160-99-9) 및 tris(ethymethylamino)chlorosilane(CAS No. 1378825-94-5) 을 혼합 및 교반시켜, 화학식 4의 화합물(Tri(tri-(ethymethylaminosilane))aminopropylsiloxane)을 합성한다.
화학식 4의 화합물의 제조 확인( FT - IR )
적외선 분광 스텍트럼 측정기를 사용하여, 푸리에 변환 적외선 분광법(Fourier Transform Infrared spectroscopy)으로 반응물 및 생성물을 분석하였다.
반응물의 분석 결과, 835~955 cm-1 및 3200~3700 cm-1 에서 3-Aminopropylsilanetriol의 SI-OH 피크(peak)가 나타났고, 470-550 cm-1 에서 tris(ethymethylamino)chlorosilane의 Si-Cl 피크가 나타났다. 생성물의 분석 결과, SI-OH 피크 및 Si-Cl 피크가 사라지고, 1100 cm-1 에서 피크가 검출되었다. 1100 cm- 1는 Si-O-Si의 피크에 해당한다. 이로부터, 반응물인 3-Aminopropylsilanetriol의 Si-OH결합 및 tris(ethymethylamino)chlorosilane 의 Si-Cl 결합이 깨어지고, Si-O-Si의 결합을 갖는 화학식 4의 화합물이 형성된 것을 확인할 수 있다.
2. 화학식 5의 화합물 제조 및 그 확인
3-Aminopropylsilanetriol 및 Tris(diethylamino)chlorosilane을 혼합 및 교반시켜, 화학식 5의 화합물을 합성한다. Tris(diethylamino)chlorosilane는 Gelest사로부터 입수 가능하다.(제품 코드 SIT8710.6)
화학식 5의 화합물의 제조 확인( FT - IR )
변환 적외선 분광법으로 반응물 및 생성물을 분석하였다. 반응물의 분석 결과, 835~955 cm-1 및 3200~3700 cm-1에서 3-Aminopropylsilanetriol의 SI-OH 피크(peak)가 나타났고, 470-550 cm-1에서 Tris(diethylamino)chlorosilane의 Si-Cl 피크가 나타났다. 생성물의 분석 결과, SI-OH 피크 및 Si-Cl 피크가 사라지고, 1100 cm-1에서 피크가 검출되었다. 이로부터, 반응물인 3-Aminopropylsilanetriol의 Si-OH결합 및 Tris(diethylamino)chlorosilane의 Si-Cl 결합이 깨어지고, Si-O-Si의 결합을 갖는 화학식 5의 화합물이 형성된 것을 확인할 수 있다.
3. 식각 조성물의 제조
[ 실험예들 ]
하기 표 1에 나타낸 바와 같이 인산, 실리콘 함유 화합물, 암모늄계 화합물, 염산, 및 폴리인산염계 화합물을 혼합하여, 식각 조성물을 제조하였다. 이 때, 인산은 85% 인산 수용액을 사용하였다. 암모늄계 화합물로 염화암모늄을 사용하였고, 폴리인산염계 화합물로 피로인산을 사용하였다.
조성(wt%)
인산 실리콘 함유 화합물 염화암모늄 염산 피로인산
실험예 1 96 화학식 4의 화합물 2.5 0.5 1 -
실험예 2 92 화학식 4의 화합물 2.5 0.5 5 -
실험예 3 87 화학식 4의 화합물 2.5 0.5 10 -
실험예 4 95 화학식 5의 화합물 3.0 1 1 -
실험예 5 91 화학식 5의 화합물 3.0 1 5 -
실험예 6 86 화학식 5의 화합물 3.0 1 10 -
실험예 7 96 화학식 4의 화합물 2.5 0.5 - 1
실험예 8 92 화학식 4의 화합물 2.5 0.5 - 5
실험예 9 87 화학식 4의 화합물 2.5 0.5 - 10
실험예 10 95 화학식 5의 화합물 3.0 1 - 1
실험예 11 91 화학식 5의 화합물 3.0 1 - 5
실험예 12 86 화학식 5의 화합물 3.0 1 - 10
실험예 13 91 화학식 4의 화합물 2.5 0.5 1 5
실험예 14 90.5 화학식 5의 화합물 3 0.5 1 5
[ 비교예들 ]
하기 표 2에 나타낸 바와 같이 인산, 실리콘 함유 화합물, 염산, 및 폴리인산염계 화합물을 혼합하여, 식각 조성물을 제조하였다. 이 때, 인산은 인산은 85% 수용액을 사용하였다.
조성(wt%)
인산 실리콘 함유 화합물 염화암모늄 염산 피로인산
비교예 1 100 - - - - -
비교예 2 94.5 화학식 4의 화합물 2.5 3 - -
비교예 3 94 화학식 5의 화합물 3.0 3 - -
비교예 4 84.5 화학식 5의 화합물 3 0.5 0 12
비교예 5 85 화학식 4의 화합물 2.5 0.5 12
비교예 6 84 화학식 5의 화합물 3.0 1 6 6
4. 식각 조성물을 사용한 식각
(1) 실리콘 질화막의 식각
SixNy를 포함하는 실리콘 산화막을 형성한다.(x, y는 각각 독립적인 양의 정수) 식각 조성물을 비커에 넣고, 식각 조성물의 온도가 165℃가 될 때까지 비커를 가열한다. 상기 165 ℃의 식각 조성물을 실리콘 산화막에 60분간 가한다. 식각 조성물을 실리콘 산화막에 가했을 때, 식각 속도를 측정한다.(이하, 초기 식각 속도라 한다) 실리콘 산화막으로부터 나온 용액을 모은다. 상기 용액 내의 실리콘 이온의 농도가 100ppm이 되었을 때, 식각 속도를 측정한다. (이하, 더미(dummy) 식각 속도라 한다) 상기 식각 속도의 측정은 박막 두께 측정 장비를 사용하여 수행하였으며, 박막 두께 측정 장비로 엘립소미터(NANO VIEW, SE MG-1000)를 사용하였다.
실험예들 1 내지 14 및 비교예들 1 내지 4의 식각 조성물들 각각을 사용하여 실리콘 질화막의 식각을 수행하였다.
(2) 실리콘 산화막의 식각
tetraethoxysilane(이하, TEOS)를 사용하여 SixOy으로 표시되는 실리콘 산화막을 형성한다. (여기에서, x 및 y는 각각 독립적으로 양의 정수이다) 실리콘 질화막의 식각과 동일한 방법으로 실험예들 1 내지 14 및 비교예들 1 내지 4의 식각 조성물들 각각을 사용하여 실리콘 산화막의 식각을 수행하였다. 실리콘 산화막의 초기 식각 속도 및 더미 식각 속도를 측정하였다.
표 3은 본 발명의 실험예들 및 비교예들을 사용한 실리콘 산화막 및 실리콘 질화막의 식각 속도 측정 결과를 나타낸다.
실리콘 질화막 실리콘 산화막
초기 식각 속도
(Å/min)		 더미 식각 속도
(Å/min)		 초기 식각 속도에 대한 더미 식각 속도(%) 초기 식각 속도
(Å/min)		 더미 식각 속도
(Å/min)		 초기 식각 속도에 대한 더미 식각 속도(%)
실험예 1 70.33 69.01 98.12 0.30 0.15 50.00
실험예 2 70.87 68.13 96.13 0.30 0.14 46.67
실험예 3 70.38 68.29 97.03 0.30 0.15 50.00
실험예 4 73.01 70.63 96.74 0.30 0.12 40.00
실험예 5 70.12 69.90 99.69 0.30 0.12 40.00
실험예 6 71.26 69.63 97.71 0.30 0.12 40.00
실험예 7 70.68 68.14 96.41 0.30 0.17 56.67
실험예 8 72.57 69.73 96.09 0.30 0.12 40.00
실험예 9 71.69 70.40 98.20 0.30 0.17 56.67
실험예 10 71.76 70.83 98.70 0.30 0.15 50.00
실험예 11 71.68 69.87 97.47 0.30 0.14 46.67
실험예 12 70.59 69.38 98.29 0.30 0.18 60.00
실험예 13 71.58 68.26 95.36 0.30 0.15 50.00
실험예 14 70.26 69.48 98.89 0.30 0.15 50.00
비교예 1 72.89 72.63 99.64 3.21 0.44 13.71
비교예 2 70.34 69.82 99.26 0.30 0.03 10.00
비교예 3 70.38 69.14 98.24 0.30 0.01 3.33
비교예 4 70.29 69.51 98.89 0.32 0.14 43.75
비교예 5 62.57 59.24 94.67 0.30 0.15 50.00
비교예 6 63.46 59.63 93.96 0.30 0.17 56.67
표 3을 참조하면, 실험예들 및 비교예들에서, 실리콘 질화막의 식각 속도는 시간에 따라 일정하게 유지되었다. 실험예들의 실리콘 산화막의 식각 속도는 시간에 따라 비교적 일정하게 유지되었으나, 비교예들 1 내지 3의 실리콘 산화막의 식각 속도는 시간이 경과함에 따라 큰 폭으로 감소하였다. 비교예 1 및 비교예 4의 경우, 실리콘 산화막의 초기 식각 속도가 비교적 높았다. 즉, 비교예 1 및 비교예 4는 초기 식각 공정에서 실리콘 산화막에 대한 실리콘 질화막의 식각 선택성이 실험예들보다 낮다. 비교예 5 및 비교예 6의 경우, 실리콘 실화막의 식각 속도가 실험예들에 비해 낮다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 인산;
    암모늄계 화합물;
    염산 및 폴리인산염계 화합물 중에서 적어도 하나; 및
    아래의 화학식 2로 표시되는 실리콘 함유 화합물을 포함하는 식각 조성물.
    [화학식 2]
    Figure pat00015

    화학식 2에서, R2는 수소, 탄소수 1 내지 10의 알킬기, 탄소수 1 내지 10의 아미노 알킬기, 탄소수 1 내지 10의 아미노 알콕시기, 및 탄소수 1 내지 10의 알콕시 아미노기 중에서 선택된 어느 하나이고,
    R3, R4, 및 R5는 각각 독립적으로 수소, 탄소수 1 내지 10의 알킬기, 탄소수 1 내지 10의 아미노 알킬기, 탄소수 1 내지 10의 아미노 알콕시기, 탄소수 1 내지 10의 알콕시 아미노기, 및 탄소수 1 내지 10의 알킬 치환 또는 비치환된 아미노기이고,
    R3, R4, 및 R5 중에서 적어도 하나는 탄소수 1 내지 10의 알콕시 아미노기, 및 탄소수 1 내지 10의 알킬 치환 또는 비치환된 아미노기이고,
    n은 2 또는 3이다.
  2. 제 1항에 있어서,
    상기 인산의 조성비는 65wt% 내지 97wt%이고,
    상기 암모늄계 화합물의 조성비는 0.01 wt% 내지 10wt%이고,
    상기 염산 및 폴리인산염계 화합물의 조성비는 1wt% 내지 10wt%이고,
    상기 실리콘 함유 화합물의 조성비는 0.01wt% 내지 15wt%인 식각 조성물.
  3. 제 1항에 있어서,
    상기 실리콘 함유 화합물은 아래의 화학식 4로 표시되는 식각 조성물.
    [화학식 4]
    Figure pat00016

  4. 제 1항에 있어서,
    상기 실리콘 함유 화합물은 아래의 화학식 5로 표시되는 식각 조성물.
    [화학식 5]
    Figure pat00017

  5. 제 1항에 있어서,
    상기 암모늄계 화합물은 암모늄 클로라이드, 암모늄 포스페이트, 암모늄 아세테이트, 암모늄 설페이트, 암모늄 포메이트, 및 금속 아민 착염 중에서 적어도 하나를 포함하는 식각 조성물.
  6. 제 1항에 있어서,
    상기 폴리인산염계 화합물은 피로인산, 피로인산염, 트리폴리인산 및 트리폴리인산염 중에서 적어도 하나를 포함하는 식각 조성물.
  7. 실리콘 질화막이 형성된 기판을 준비하는 것; 및
    상기 실리콘 질화막 상에 식각 조성물을 사용한 식각 공정을 수행하여, 상기 실리콘 질화막을 제거하는 것을 포함하되,
    상기 식각 조성물은:
    인산;
    암모늄계 화합물;
    염산 및 폴리인산염계 화합물 중에서 적어도 하나; 및
    아래의 화학식 2로 표시되는 실리콘 함유 화합물을 포함하는 식각 조성물을 포함하는 실리콘 질화막의 식각 방법.
    [화학식 2]
    Figure pat00018

    화학식 2에서, R2는 수소, 탄소수 1 내지 10의 알킬기, 탄소수 1 내지 10의 아미노 알킬기, 탄소수 1 내지 10의 아미노 알콕시기, 및 탄소수 1 내지 10의 알콕시 아미노기 중에서 선택된 어느 하나이고,
    R3, R4, 및 R5 는 각각 독립적으로 수소, 탄소수 1 내지 10의 알킬기, 탄소수 1 내지 10의 아미노 알킬기, 탄소수 1 내지 10의 아미노 알콕시기, 탄소수 1 내지 10의 알콕시 아미노기, 및 탄소수 1 내지 10의 알킬 치환 또는 비치환된 아미노기이고,
    R3, R4, 및 R5 중에서 적어도 하나는 탄소수 1 내지 10의 알콕시 아미노기, 및 탄소수 1 내지 10의 알킬 치환 또는 비치환된 아미노기이고,
    n은 2 또는 3이다.
  8. 제 7항에 있어서,
    상기 식각 공정 이전에, 상기 기판 상에 실리콘 산화막을 형성하는 것을 더 포함하고,
    상기 식각 공정을 수행하는 것은 상기 실리콘 산화막 및 상기 실리콘 질화막 상에 상기 식각 조성물을 가하는 것을 포함하는 실리콘 질화막의 식각 방법.
  9. 제 8항에 있어서,
    상기 식각 공정을 수행하는 동안, 상기 실리콘 질화막의 식각률이 상기 실리콘 산화물의 식각률보다 높은 실리콘 질화막의 식각 방법.
  10. 제 7항에 있어서,
    상기 인산의 조성비는 65wt% 내지 97wt%이고,
    상기 암모늄계 화합물의 조성비는 0.01 wt% 내지 10wt%이고,
    상기 염산 및 폴리인산염계 화합물의 조성비는 1wt% 내지 10wt%이고,
    상기 실리콘 함유 화합물의 조성비는 0.01wt% 내지 15wt%인 실리콘 질화막의 식각 방법.
  11. 제 7항에 있어서,
    상기 실리콘 함유 화합물은 아래의 화학식 4 또는 화학식 5로 표시되는 실리콘 질화막의 식각 방법.
    [화학식 4]
    Figure pat00019

    [화학식 5]
    Figure pat00020

  12. 제 7항에 있어서,
    상기 암모늄계 화합물은 암모늄 클로라이드, 암모늄 포스페이트, 암모늄 아세테이트, 암모늄 설페이트, 암모늄 포메이트, 및 금속 아민 착염 중에서 적어도 하나를 포함하는 실리콘 질화막의 식각 방법.
  13. 제 7항에 있어서,
    상기 폴리인산염계 화합물은 피로인산, 피로인산염, 트리폴리인산 및 트리폴리인산염 중에서 적어도 하나를 포함하는 실리콘 질화막의 식각 방법.
  14. 기판 상에 절연막들 및 희생막들을 교대로 그리고 반복적으로 형성하여 적층 구조체를 형성하는 것;
    상기 적층 구조체를 관통하는 트렌치를 형성하는 것; 및
    식각 조성물을 사용한 식각 공정을 수행하여, 희생막들을 제거하는 것을 포함하되,
    상기 식각 조성물은:
    인산;
    암모늄계 화합물;
    염산 및 폴리인산염계 화합물 중에서 적어도 하나; 및
    아래의 화학식 2로 표시되는 실리콘 함유 화합물을 포함하는 식각 조성물을 포함하는 반도체 소자 제조 방법.
    [화학식 2]
    Figure pat00021

    화학식 2에서, R2는 수소, 탄소수 1 내지 10의 알킬기, 탄소수 1 내지 10의 아미노 알킬기, 탄소수 1 내지 10의 아미노 알콕시기, 및 탄소수 1 내지 10의 알콕시 아미노기 중에서 선택된 어느 하나이고,
    R3, R4, 및 R5 는 각각 독립적으로 수소, 탄소수 1 내지 10의 알킬기, 탄소수 1 내지 10의 아미노 알킬기, 탄소수 1 내지 10의 아미노 알콕시기, 탄소수 1 내지 10의 알콕시 아미노기, 및 탄소수 1 내지 10의 알킬 치환 또는 비치환된 아미노기이고,
    R3, R4, 및 R5 중에서 적어도 하나는 탄소수 1 내지 10의 알콕시 아미노기, 및 탄소수 1 내지 10의 알킬 치환 또는 비치환된 아미노기이고,
    n은 2 또는 3이다.
  15. 제 14항에 있어서,
    상기 인산의 조성비는 65wt% 내지 97wt%이고,
    상기 암모늄계 화합물의 조성비는 0.01 wt% 내지 10wt% 이고,
    상기 염산 및 폴리인산염계 화합물의 조성비는 1wt% 내지 10wt%이고,
    상기 실리콘 함유 화합물의 조성비는 0.01wt% 내지 15wt%인 반도체 소자 제조 방법.
  16. 제 14항에 있어서,
    상기 희생막들은 실리콘 질화물을 포함하고,
    상기 절연막들은 실리콘 산화물를 포함하는 반도체 소자 제조 방법.
  17. 제 16항에 있어서,
    상기 식각 공정에서. 상기 희생막들은 상기 절연막들보다 높은 식각률을 갖는 반도체 소자 제조 방법.
  18. 제 14항에 있어서,
    상기 실리콘 함유 화합물은 아래의 화학식 4 또는 화학식 5로 표시되는 반도체 소자 제조 방법.
    [화학식 4]
    Figure pat00022

    [화학식 5]
    Figure pat00023

  19. 제 14항에 있어서,
    상기 식각 공정 후, 상기 절연막들 사이에 게이트 영역들을 형성하는 것을 더 포함하고, 상기 게이트 영역들은 상기 트렌치와 연결되는 반도체 소자 제조 방법.
  20. 제 14항에 있어서,
    상기 적층 구조체를 관통하는 오프닝들을 형성하는 것;
    상기 오프닝들 내에 상기 트렌치와 이격된 반도체 패턴을 형성하는 것을 더 포함하고,
    상기 반도체 패턴을 형성하는 것은 상기 트렌치를 형성하기 이전에 수행되는 반도체 소자 제조 방법.
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