KR20190044885A - 가변 저항 메모리 소자 및 이의 제조 방법 - Google Patents
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Abstract
제 1 도전층 상에 스위치부를 적층하는 것, 상기 스위치부 상에 제 1 방향으로 연장되는 발열부를 형성하는 것, 상기 제 1 도전층, 상기 스위치부, 및 상기 발열부에 제 1 패터닝 공정을 수행하여 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 제 1 트렌치를 형성하는 것, 상기 발열부 상에 가변 저항 패턴들을 형성하는 것, 상기 가변 저항 패턴들 상에 제 2 도전층을 형성하는 것, 및 상기 스위치부, 상기 발열부, 및 상기 제 2 도전층에 제 2 패터닝 공정을 수행하여 상기 제 1 방향으로 연장되고, 상기 가변 저항 패턴들 사이에 배치되는 제 2 트렌치를 형성하는 것을 포함하는 가변 저항 메모리 소자의 제조 방법을 제공할 수 있다.
Description
본 발명은 가변 저장 메모리 소자 및 이의 제조 방법에 관한 것이다.
반도체 소자들은 메모리 소자 및 논리 소자로 구분될 수 있다. 메모리 소자는 데이터를 저장하는 소자이다. 일반적으로, 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와, 비휘발성(nonvolatile) 메모리 장치로 구분될 수 있다. 휘발성 메모리 장치는 전원의 공급이 중단되면 저장된 데이터가 소멸하는 메모리 장치이고, 비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 장치이다.
최근에는 반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory) 및 PRAM(Phase-Change Random Access Memory)과 같은 차세대 반도체 메모리 장치들이 개발되고 있다. 이러한 차세대 반도체 메모리 장치들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항 값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항 값을 그대로 유지하는 특성을 갖는다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 개선된 가변 저항 메모리 소자 및 이의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 공정이 간소화된 가변 저항 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법은 제 1 도전층 상에 스위치부를 적층하는 것, 상기 스위치부 상에 제 1 방향으로 연장되는 발열부를 형성하는 것, 상기 제 1 도전층, 상기 스위치부, 및 상기 발열부에 제 1 패터닝 공정을 수행하여 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 제 1 트렌치를 형성하는 것, 상기 발열부 상에 가변 저항 패턴들을 형성하는 것, 상기 가변 저항 패턴들 상에 제 2 도전층을 형성하는 것, 및 상기 스위치부, 상기 발열부, 및 상기 제 2 도전층에 제 2 패터닝 공정을 수행하여 상기 제 1 방향으로 연장되고, 상기 가변 저항 패턴들 사이에 배치되는 제 2 트렌치를 형성하는 것을 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 가변 저항 메모리 소자는 제 1 방향으로 연장되는 제 1 도전 라인들, 상기 제 1 도전 라인들과 교차하는 제 2 방향으로 연장되는 제 2 도전 라인들, 및 상기 제 1 도전 라인들 및 상기 제 2 도전 라인들의 교차점들에 배치되는 제 1 메모리 셀들을 포함할 수 있다. 상기 제 1 메모리 셀들 각각은 상기 제 1 도전 라인과 상기 제 2 도전 라인 사이에서 직렬로 연결되는 스위칭 소자, 중간 전극, 발열 패턴 및 가변 저항 패턴을 포함할 수 있다. 상기 발열 패턴은 상기 중간 전극과 전기적으로 연결되고, 상기 제 1 방향으로 연장되는 바닥부, 및 상기 바닥부의 일단으로부터 상기 가변 저항 패턴을 향하여 연장되는 측벽부를 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법은 제 1 도전층, 제 1 스위치부 및 제 1 발열부를 적층하는 것, 상기 제 1 발열부는 제 1 방향으로 연장되는 형상을 갖고, 상기 제 1 도전층, 상기 제 1 스위치부, 및 상기 제 1 발열부를 패터닝하여 상기 제 1 방향과 교차하고 제 2 방향으로 연장되는 제 1 트렌치를 형성하는 것, 상기 제 1 발열부 상에 제 1 가변 저항 패턴들을 형성하는 것, 상기 제 1 가변 저항 패턴들 상에 제 2 도전층, 제 2 스위치부 및 제 2 발열부를 적층하는 것, 상기 제 2 발열부는 제 2 방향으로 연장되는 형상을 갖고, 상기 제 1 스위치부, 상기 제 1 발열부, 상기 제 2 도전층, 상기 제 2 스위치부, 및 상기 제 2 발열부를 패터닝하여 상기 제 1 방향으로 연장되고, 상기 제 1 가변 저항 패턴들 사이에 배치되는 제 2 트렌치를 형성하는 것, 상기 제 2 발열부 상에 제 2 가변 저항 패턴들을 형성하는 것, 상기 제 2 가변 저항 패턴들 상에 제 3 도전층을 형성하는 것, 및 상기 제 2 스위치부, 상기 제 2 발열부, 및 상기 제 3 도전층을 패터닝하여 상기 제 2 방향으로 연장되고, 상기 제 2 가변 저항 패턴들 사이에 배치되는 제 3 트렌치를 형성하는 것을 포함할 수 있다.
본 발명의 실시예들에 따르면, 제 1 방향 및 제 2 방향으로 배열되는 메모리 셀들을 형성하기 위하여 필요한 패터닝 공정의 수가 적을 수 있으며, 공정이 간소화될 수 있다.
또한, 제 1 가변 저항 패턴들은 패터닝 공정 시 식각액에 노출되지 않을 수 있다. 이에 따라, 제 1 가변 저항 패턴들이 패터닝 공정 시 식각액에 손상되지 않을 수 있다.
본 발명의 실시예들에 따르면, 복수의 메모리 셀 스택들을 갖는 가변 저항 메모리 소자의 형성 시, 제 1 메모리 셀들을 형성하는 공정 중 일부는 제 2 메모리 셀들을 형성하는 공정 중 일부와 동시에 수행될 수 있다. 이에 따라, 복수의 메모리 셀 스택들을 갖는 가변 저항 메모리 소자를 형성하기 위하여 필요한 패터닝 공정의 수가 적을 수 있으며, 공정이 간소화될 수 있다.
도 1 내지 도 10은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 11은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 개념도이다.
도 12 내지 도 17은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 11은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 개념도이다.
도 12 내지 도 17은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 사시도들이다.
도면들 참조하여 본 발명의 개념에 따른 가변 저항 메모리 소자의 제조 방법을 설명한다. 명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다.
도 1 내지 도 10은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 1을 참조하여, 기판 상에 제 1 도전층(110), 제 1 예비 전극층(210), 제 1 스위치층(310) 및 제 2 예비 전극층(220)이 순차적으로 적층될 수 있다. 제 1 도전층(110)은 Cu, Al과 같은 금속 물질, 또는 TiN나 WN과 같은 도전성 금속 질화물로 형성될 수 있다. 제 1 및 제 2 예비 전극층들(210, 220)은 W, Ti, Al, Cu, C, 및/또는 CN와 같은 도전 물질로 형성될 수 있다. 제 1 스위치층(310)은 비선형적(예를 들어, S자형) I-V 커브를 갖는 문턱(threshold) 스위칭 현상에 기초한 소자일 수 있다. 일 예로, 제 1 스위치층(310)은 양방향(bi-directional) 특성을 갖는 OTS(Ovonic Threshold Switch) 소자일 수 있다. 제 1 스위치층(310)은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다. 제 1 스위치층(310)은 열적 안정화 원소를 더 포함할 수 있다. 열적 안정화 원소는 C, N, 및 O 중 적어도 하나일 수 있다. 일 예로, 제 1 스위치층(310)은 AsTe, AsSe, GeTe, SnTe, GeSe, SnTe, SnSe, ZnTe, AsTeSe, AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsSeGeC, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, AsTeGeSiSeNS, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, 또는 GeAsBiSe을 포함할 수 있다.
제 2 예비 전극층(220) 상에 제 1 절연층(410)이 형성될 수 있다. 일 예로, 제 1 절연층(410)은 제 2 예비 전극층(220) 상에 절연 물질을 도포한 후, 상기 절연 물질을 식각하여 형성될 수 있다. 제 1 절연층(410)은 제 1 트렌치(T1)를 가질 수 있다. 제 1 트렌치(T1)는 제 1 방향(D1)으로 연장될 수 있다. 제 1 트렌치(T1)는 제 2 예비 전극층(220)의 상면의 일부를 노출시킬 수 있다. 제 1 절연층(410)은 실리콘 질화물을 포함할 수 있다.
도 2를 참조하여, 제 2 예비 전극층(220) 상에 제 1 도전막(420) 및 제 1 스페이서막(430)이 도포될 수 있다. 구체적으로, 제 1 도전막(420)이 제 1 트렌치(T1)에 의해 노출된 제 1 절연층(410)의 측벽들, 제 1 절연층(410)의 상면, 및 제 1 트렌치(T1)에 의해 노출된 제 2 예비 전극층(220)의 일부 상면을 컨포말(conformal)하게 덮도록 형성될 수 있다. 이후, 제 1 스페이서막(430)이 제 1 도전막(420)의 상면을 컨포말하게 덮도록 형성될 수 있다.
제 1 도전막(420)은 도전 물질을 포함할 수 있다. 예를 들어, 도전 물질은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO를 포함할 수 있다.
제 1 스페이서막(430)은 절연 물질을 포함할 수 있다. 예를 들어, 제 1 스페이서막(430)은 실리콘 산화물을 포함할 수 있다. 또는, 제 1 스페이서막(430)은 도전 물질을 포함할 수 있다. 예를 들어, 제 1 스페이서막(430)은 폴리 실리콘을 포함할 수 있다. 이때, 제 1 스페이서막(430)은 제 1 절연층(410) 및 제 2 예비 전극층(220)과 식각 선택성을 가질 수 있다.
도 3을 참조하여, 제 1 트렌치(T1) 내에 제 2 절연층(460)이 형성될 수 있다. 구체적으로, 절연물질이 제 1 트렌치(T1)의 잔부를 채우도록 제 1 스페이서막(430) 상에 도포될 수 있다. 이후, 제 1 절연층(410)의 상면이 노출되도록 제 1 도전막(420), 제 1 스페이서막(430), 및 상기 절연 물질에 평탄화 공정을 수행하여, 제 1 트렌치(T1) 내에 제 1 발열부(440), 제 2 스페이서막(450), 및 제 2 절연층(460)이 차례로 형성될 수 있다. 제 1 절연층(410), 제 1 발열부(440), 제 2 스페이서막(450), 및 제 2 절연층(460)은 제 1 방향(D1)으로 연장될 수 있다. 제 1 발열부(440)는 U자 형상의 단면을 가질 수 있다. 예를 들어, 제 1 발열부(440)는 제 2 예비 전극층(220)과 접하는 바닥부(440a) 및 바닥부(440a)의 양단에서 제 3 방향(D3)으로 연장되는 측벽부들(440b)을 가질 수 있다. 바닥부(440a)를 중심으로 측벽부들(440b)은 상호 제 2 방향(D2)으로 이격될 수 있다. 제 2 스페이서막(450)은 제 1 발열부(440)를 컨포말하게 덮을 수 있으며, 제 1 발열부(440)와 실질적으로 동일한 단면(예를 들어, U자 형상의 단면)을 가질 수 있다.
제 2 절연층(460)은 제 2 스페이서막(450)과 식각 선택성을 갖는 절연 물질을 포함할 수 있다. 예를 들어, 제 2 절연층(460)은 실리콘 질화물을 포함할 수 있다.
도 4를 참조하여, 제 1 마스크 패턴들(M1)이 제 1 절연층(410), 제 1 발열부(440), 제 2 스페이서막(450), 및 제 2 절연층(460) 상에 형성될 수 있다. 제 1 마스크 패턴들(M1)은 제 2 방향(D2)으로 연장하되, 서로 평행할 수 있다. 제 1 마스크 패턴들(M1)은 제 1 절연층(410), 제 1 발열부(440), 제 2 스페이서막(450), 및 제 2 절연층(460)의 상면 일부분을 노출할 수 있다. 제 1 마스크 패턴들(M1)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 폴리 실리콘을 포함할 수 있다.
제 2 절연층(460) 상에 제 1 패터닝 공정이 수행될 수 있다. 예를 들어, 제 1 마스크 패턴들(M1)을 식각 마스크로 식각 공정이 수행될 수 있다. 이때, 제 1 도전층(110), 제 1 예비 전극층(210), 제 1 스위치층(310), 제 2 예비 전극층(220), 제 1 절연층(410), 제 1 발열부(440), 제 2 스페이서막(450), 및 제 2 절연층(460)을 제 3 방향(D3)으로 관통하는 제 2 트렌치(T2)가 형성될 수 있다. 제 1 도전층(110)이 패터닝되어 제 1 도전 라인들(CL1)이 형성될 수 있다. 제 1 예비 전극층(210), 제 1 스위치층(310), 제 2 예비 전극층(220), 제 1 절연층(410), 제 1 발열부(440), 제 2 스페이서막(450), 및 제 2 절연층(460)은 제 1 패터닝 공정에 의해, 제 1 방향(D1)으로 분리된 복수 개의 패턴들로 분리될 수 있다.
도 5를 참조하여, 제 1 패터닝 공정 후 제 1 마스크 패턴들(M1)이 제거될 수 있다. 이후, 제 3 절연층(510)이 제 2 트렌치(T2) 내에 형성될 수 있다. 제 3 절연층(510)은 제 1 및 제 2 절연층들(410, 460)과 동일한 절연 물질로 형성될 수 있다. 예를 들어, 제 3 절연층(510)은 실리콘 질화물을 포함할 수 있다. 이와는 다르게, 제 1 마스크 패턴들(M1)은 제 3 절연층(510)이 형성된 후에 제거될 수 있다.
도 6을 참조하여, 제 1 발열부(440) 및 제 2 스페이서막(450)의 상부들이 차례로 식각될 수 있다. 예를 들어, 제 1 발열부(440)의 측벽부들(440b)이 일부 식각될 수 있다. 이에 따라, 제 1 발열부(440) 및 2 스페이서막(450)의 상면들이 제 1 내지 제 3 절연층(410, 460, 510)의 상면들로부터 리세스되어, 제 1 발열부(440) 및 2 스페이서막(450) 상에 제 1 내지 제 3 절연층(410, 460, 510)에 의해 둘러싸인 리세스 영역들(RS)이 형성될 수 있다. 이후, 상기 내부 공간들의 폭들을 넓히기 위한 식각 공정이 수행될 수도 있다. 일 예로, 제 1 및 제 2 절연층(410, 460)을 선택적으로 식각하여 리세스 영역들(RS)의 폭이 증가할 수 있다.
도 7을 참조하여, 제 1 가변 저항 패턴들(VR1)이 리세스 영역들(RS) 내에 형성될 수 있다. 즉, 제 1 가변 저항 패턴들(VR1)은 제 2 방향(D2)으로 이격된 제 1 발열부(440)의 측벽부들(440b) 상에 형성될 수 있다. 제 1 가변 저항 패턴들(VR1)은 제 1 발열부(440)의 측벽부들(440b)의 상면들 및 2 스페이서막(450)의 상면들과 접할 수 있다.
제 1 가변 저항 패턴들(VR1)은 정보 저장을 가능케 하는 물질로 형성될 수 있다. 몇몇 실시예들에 따르면, 제 1 가변 저항 패턴들(VR1)은 온도에 따라 결정질과 비정질 사이의 가역적 상변화가 가능한 물질을 포함할 수 있다. 일 예로, 제 1 가변 저항 패턴들(VR1)의 결정질-비정질 간의 상전이 온도는 약 250℃ 내지 약 350℃일 수 있다. 이러한 실시예들에서, 제 1 가변 저항 패턴들(VR1)은 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O 및 C 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 일 예로, 제 1 가변 저항 패턴들(VR1)은 GeSbTe, GeTeAs, SbTeSe, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 및 InSbTe 중에서 적어도 하나를 포함할 수 있다. 다른 예로, 제 1 가변 저항 패턴들(VR1)은 Ge를 포함하는 층과 Ge를 포함하지 않는 층이 반복 적층된 초격자 구조(예를 들어, GeTe층과 SbTe층이 반복 적층된 구조)를 가질 수 있다.
다른 실시예들에 따르면, 제 1 가변 저항 패턴들(VR1)은 페로브스카이트(perovskite) 화합물들 또는 도전성 금속 산화물들 중에서 적어도 하나를 포함할 수 있다. 일 예로, 제 1 가변 저항 패턴들(VR1)은 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 및 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 중에서 적어도 하나를 포함할 수 있다. 다른 예로, 제 1 가변 저항 패턴들(VR1)은 도전성 금속 산화막과 터널 절연층의 이중 구조이거나, 제 1 도전성 금속 산화막, 터널 절연층, 및 제 2 도전성 금속 산화막의 삼중 구조일 수 있다. 이 경우, 터널 절연층은 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 또는 실리콘 산화물(silicon oxide)을 포함할 수 있다.
도 8을 참조하여, 제 1 내지 제 3 절연층(410, 460, 510) 및 제 1 가변 저항 패턴들(VR1) 상에 제 1 베리어막(125) 및 제 2 도전층(120)이 순차적으로 형성될 수 있다. 제 1 베리어막(125) 및 제 2 도전층(120)은 제 1 내지 제 3 절연층(410, 460, 510) 및 제 1 가변 저항 패턴들(VR1)의 상면들을 덮을 수 있다. 제 1 베리어막(125)은 TiN, Ti/TiN, TiSiN, TaN 또는 WN로 형성될 수 있다. 제 2 도전층(120)은 Cu, Al과 같은 금속 물질, 또는 TiN나 WN과 같은 도전성 금속 질화물로 형성될 수 있다.
도 9를 참조하여, 제 2 도전층(120) 상에 제 2 패터닝 공정이 수행될 수 있다. 예를 들어, 제 2 도전층(120) 상에 제 1 방향(D1)으로 연장되는 마스크 패턴들을 형성한 후, 상기 마스크 패턴들을 식각 마스크로 식각 공정이 수행될 수 있다. 이때, 제 1 예비 전극층(210), 제 1 스위치층(310), 제 2 예비 전극층(220), 제 1 절연층(410), 제 1 발열부(440), 제 2 스페이서막(450), 제 2 절연층(460), 제 3 절연층(510), 제 1 베리어막(125) 및 제 2 도전층(120)을 제 3 방향(D3)으로 관통하는 제 3 트렌치(T3)가 형성될 수 있다. 제 1 가변 저항 패턴들(VR1)은 식각되지 않을 수 있다. 일 예로, 제 3 트렌치(T3)는 제 1 가변 저항 패턴들(VR1) 사이에 형성될 수 있다. 제 1 가변 저항 패턴들(VR1)은 제 3 트렌치(T3)로부터 이격될 수 있다. 제 2 패터닝 공정에 따라, 제 1 전극들(215), 제 1 스위칭 패턴들(SW1), 제 2 전극들(225), 제 1 발열 패턴들(HT1) 및 제 1 스페이서 패턴들(SL1)을 포함하는 제 1 메모리 셀(MC1), 및 제 2 도전 라인들(CL2)이 형성될 수 있다. 제 2 전극들(225) 각각은 제 1 메모리 셀(MC1)에서 제 1 스위칭 패턴(SW1)과 제 1 발열 패턴(HT1)을 전기적으로 연결하는 중간 전극일 수 있다. 예를 들어, 제 1 및 제 2 예비 전극층들(210, 220) 이 식각되어 각각 제 1 및 제 2 전극들(215, 225)이 형성되고, 제 1 스위치층(310)이 식각되어 제 1 스위칭 패턴들(SW1)이 형성되고, 제 1 발열부(440)가 식각되어 제 1 발열 패턴들(HT1)이 형성되고, 제 2 스페이서막(450)이 식각되어 제 1 스페이서 패턴들(SL1)이 형성될 수 있다. 이때, 제 1 발열 패턴들(HT1) 및 제 1 스페이서 패턴들(SL1)은 L자 형상의 단면을 가질 수 있다. 일 예로, 제 2 패터닝 공정으로 제 1 발열부(440)의 바닥부(440a)가 식각되어, 제 1 발열 패턴들(HT1)의 바닥부들(HT1a)로 분리될 수 있다.
도 10을 참조하여, 제 2 패터닝 공정 후 제 4 절연층(520)이 제 3 트렌치(T3) 내에 형성될 수 있다. 제 4 절연층(520)은 제 1 내지 제 3 절연층들(410, 460, 510)과 동일한 절연 물질로 형성될 수 있다. 예를 들어, 제 4 절연층(520)은 실리콘 질화물을 포함할 수 있다. 이렇게 하여, 본 발명의 실시예들에 따른 가변 저항 메모리 소자가 완성될 수 있다.
본 발명의 실시예들에 따르면, 제 1 발열부(440)를 제 1 방향(D1)으로 분리시키는 제 1 패터닝 공정 및 제 1 발열부(440)를 제 2 방향(D2)으로 분리시키는 제 2 패터닝 공정 시, 도전층들(110, 120), 예비 전극층들(210, 220), 제 1 스위치층(310), 절연층들(410, 460, 510), 및 제 2 스페이서막(450)이 함께 패터닝될 수 있다. 즉, 도전층들(110, 120), 예비 전극층들(210, 220), 제 1 스위치층(310), 절연층들(410, 460, 510), 및 제 2 스페이서막(450)을 제 1 및 제 2 방향(D1, D2)으로 분리하기 위한 패터닝 공정이 별개로 수행되지 않을 수 있다. 이에 따라, 제 1 및 제 2 방향(D1, D2)으로 배열되는 제 1 메모리 셀들(MC1)을 형성하기 위하여 필요한 패터닝 공정의 수를 줄일 수 있으며, 공정이 간소화될 수 있다.
더하여, 제 1 가변 저항 패턴들(VR1)은 절연층들(410, 460, 510)에 매립되어 있으며, 패터닝 공정 시 식각액에 노출되지 않을 수 있다. 이에 따라, 제 1 가변 저항 패턴들(VR1)이 패터닝 공정 시 식각액에 손상되지 않을 수 있다.
도 11은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 개념도이다.
도 11을 참조하면, 가변 저항 메모리 소자는 기판(100) 상에 차례로 적층된 복수의 메모리 셀 스택들(MCA)을 포함할 수 있다. 메모리 셀 스택들(MCA)의 각각은 2차원적으로 배열된 복수의 메모리 셀들을 포함할 수 있다. 상기 가변 저항 메모리 소자는 메모리 셀 스택들(MCA) 사이에 배치되고 상기 메모리 셀들의 쓰기, 읽기, 및/또는 소거 동작을 위한 복수의 도전 라인들을 포함할 수 있다. 도 11에는 5개의 메모리 셀 스택들(MCA)이 도시되었으나, 본 발명의 실시예들은 이에 한정되지 않는다.
도 10의 가변 저항 메모리 소자는 하나의 메모리 셀 스텍(MCA)에 해당할 수 있다. 이하, 하나의 메모리 셀 스택(MCA)을 기준으로 본 발명의 가변 저항 메모리 소자를 자세히 설명한다.
도 10을 참조하여, 기판 상에 제 1 도전 라인들(CL1) 및 제 2 도전 라인들(CL2)이 제공될 수 있다. 제 1 도전 라인들(CL1)은 제 2 방향(D2)으로 연장될 수 있고 제 1 방향(D1)으로 서로 이격될 수 있다. 제 1 도전 라인들(CL1)은 워드 라인(word line)일 수 있다. 제 2 도전 라인들(CL2)은 제 3 방향(D3)을 따라 제 1 도전 라인들(CL1)로부터 이격될 수 있다. 제 2 도전 라인들(CL2)은 제 1 방향(D1)으로 연장될 수 있고 제 2 방향(D2)으로 서로 이격될 수 있다. 제 2 도전 라인들(CL2)은 비트 라인(bit line)일 수 있다. 제 2 도전 라인들(CL2)은 그들의 하면들 상에 배치되는 제 1 베리어막(125)을 가질 수 있다. 제 1 도전 라인들(CL1) 및 제 2 도전 라인들(CL2)은 금속(예를 들어, 구리, 텅스텐, 또는 알루미늄) 및/또는 금속 질화물(예를 들어, 탄탈륨 질화물, 티타늄 질화물, 또는 텅스텐 질화물)을 포함할 수 있다. 제 1 베리어막(125)은 TiN, Ti/TiN, TiSiN, TaN 또는 WN를 포함할 수 있다.
제 1 도전 라인들(CL1)과 제 2 도전 라인들(CL2) 사이의 교차점들에 각각 제공되는 제 1 메모리 셀들(MC1)이 제공될 수 있다. 제 1 메모리 셀들(MC1)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 이차원적으로 배열될 수 있다. 도 11과 같이 하나의 메모리 셀 스택이 제공되는 것으로 도시되었으나, 복수의 메모리 셀 스택들이 기판 상에 상기 제 3 방향(D3)을 따라 적층될 수 있다. 이 경우, 제 1 메모리 셀(MC1), 및 제 1 및 제 2 도전 라인들(CL1, CL2)에 상응하는 구조들이 기판 상에 교대로 반복하여 제공될 수 있다.
제 1 메모리 셀들(MC1)의 각각은 제 1 전극(215), 제 1 스위칭 패턴(SW1), 제 2 전극(225), 제 1 발열 패턴(HT1), 제 1 스페이서 패턴(SL1) 및 제 1 가변 저항 패턴(VR1)을 포함할 수 있다. 제 1 메모리 셀들(MC1)의 각각에 포함된 제 1 전극(215), 제 1 스위칭 패턴(SW1), 제 2 전극(225), 제 1 발열 패턴(HT1), 제 1 스페이서 패턴(SL1) 및 제 1 가변 저항 패턴(VR1)은 그에 연결되는 한 쌍의 제 1 도전 라인(CL1)과 제 2 도전 라인(CL2) 사이에서 직렬로 연결될 수 있다. 이하, 하나의 제 1 메모리 셀들(MC1)의 구성요소를 기준으로 설명한다.
제 1 전극(215)은 제 1 도전 라인들(CL1)과 제 1 스위칭 패턴(SW1)을 전기적으로 연결할 수 있다. 제 2 전극(225)은 제 1 스위칭 패턴(SW1)과 제 1 발열 패턴(HT1)을 전기적으로 연결하는 중간 전극일 수 있다. 제 1 전극들(215) 및 제 2 전극들(225)은 W, Ti, Al, Cu, C, 및/또는 CN 중에서 적어도 하나를 포함할 수 있다.
제 1 스위칭 패턴(SW1)은 비선형적(예를 들어, S자형) I-V 커브를 갖는 문턱(threshold) 스위칭 현상에 기초한 소자일 수 있다. 일 예로, 제 1 스위칭 패턴(SW1)은 양방향(bi-directional) 특성을 갖는 OTS(Ovonic Threshold Switch) 소자일 수 있다. 몇몇 실시예들에 따르면, 제 1 스위칭 패턴(SW1)은 온도에 따라 결정질과 비정질 사이의 가역적 상변화가 가능한 물질을 포함할 수 있다. 일 예로, 제 1 스위칭 패턴(SW1)의 결정질-비정질 간의 상전이 온도는 약 350℃ 내지 약 450℃일 수 있다. 제 1 스위칭 패턴(SW1)은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다. 제 1 스위칭 패턴(SW1)은 열적 안정화 원소를 더 포함할 수 있다.
제 1 가변 저항 패턴(VR1)은 정보 저장을 가능케 하는 물질로 형성될 수 있다. 제 1 가변 저항 패턴(VR1)은 제 1 스위칭 패턴(SW1)보다 낮은 결정질-비정질 간의 상전이 온도를 가질 수 있다. 일 예로, 제 1 가변 저항 패턴(VR1)의 상전이 온도는 약 250℃ 내지 약 350℃일 수 있다. 따라서, 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 동작 시, 제 1 가변 저항 패턴(VR1)은 결정질과 비정질 사이에서 가역적으로 상변화가 이루어지나, 제 1 스위칭 패턴(SW1)은 상변화 없이 실질적으로 비정질 상태를 유지할 수 있다. 본 명세서에서, 실질적으로 비정질 상태란 대상의 일부에 국소적으로(locally) 결정 입계가 존재하거나 국소적으로 결정화된 부분이 존재하는 것을 배제하지 않는다. 이러한 실시예들에서, 제 1 가변 저항 패턴(VR1)은 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O 및 C 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 다른 예로, 제 1 가변 저항 패턴(VR1)은 Ge를 포함하는 층과 Ge를 포함하지 않는 층이 반복 적층된 초격자 구조(예를 들어, GeTe층과 SbTe층이 반복 적층된 구조)를 가질 수 있다.
다른 실시예들에 따르면, 제 1 가변 저항 패턴(VR1)은 페로브스카이트(perovskite) 화합물들 또는 도전성 금속 산화물들 중에서 적어도 하나를 포함할 수 있다. 다른 예로, 제 1 가변 저항 패턴(VR1)는 도전성 금속 산화막과 터널 절연막의 이중 구조이거나, 제 1 도전성 금속 산화막, 터널 절연막, 및 제 2 도전성 금속 산화막의 삼중 구조일 수 있다. 이 경우, 터널 절연막은 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 또는 실리콘 산화물(silicon oxide)을 포함할 수 있다.
제 1 발열 패턴(HT1)은 제 2 전극(225)와 제 1 가변 저항 패턴(VR1) 사이에 배치될 수 있다. 제 1 발열 패턴(HT1)은 바닥부(HT1a) 및 측벽부(HT1b)를 가질 수 있다. 바닥부(HT1a)는 제 2 전극(225)과 접할 수 있다. 바닥부(HT1a)는 제 2 전극(225) 상에서 제 2 방향(D2)으로 연장될 수 있다. 측벽부(HT1b)는 바닥부(HT1a)의 일단으로부터 제 3 방향(D3)을 향하여 연장되어 제 1 가변 저항 패턴(VR1)과 접할 수 있다. 즉, 제 1 발열 패턴(HT1)은 L자 형상의 단면을 가질 수 있다. 제 1 발열 패턴(HT1)은 도전 물질을 포함할 수 있다. 예를 들어, 도전 물질은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO를 포함할 수 있다.
제 1 스페이서 패턴(SL1)은 제 1 발열 패턴(HT1) 상에 배치될 수 있다. 예를 들어, 제 1 스페이서 패턴(SL1)은 제 1 발열 패턴(HT1)의 바닥부(HT1a)의 상면 및 측벽부(HT1b)의 측면을 덮을 수 있다. 이에 따라, 제 1 스페이서 패턴(SL1)도 L자 형상의 단면을 가질 수 있다. 제 1 스페이서 패턴(SL1)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 또는, 제 1 스페이서 패턴(SL1)은 도전 물질을 포함할 수 있다.
제 1 발열 패턴(HT1), 제 1 스페이서 패턴(SL1) 및 제 1 가변 저항 패턴(VR1)은 제 1 및 제 2 절연층들(410, 460)에 의해 둘러싸일 수 있다. 예를 들어, 제 1 절연층(410)은 제 2 방향(D2)으로 제 1 발열 패턴(HT1), 제 1 스페이서 패턴(SL1) 및 제 1 가변 저항 패턴(VR1)의 일측에 배치되고, 제 2 절연층(460)은 제 1 발열 패턴(HT1), 제 1 스페이서 패턴(SL1) 및 제 1 가변 저항 패턴(VR1)의 다른 일측에 배치될 수 있다. 이때, 제 2 절연층(460)은 제 1 발열 패턴(HT1)의 일측을 노출시킬 수 있다. 예를 들어, 제 1 발열 패턴(HT1)의 바닥부(HT1a)는 측벽부(HT1b)로부터 제 2 절연층(460)과 제 2 전극(225) 사이로 연장될 수 있다. 제 2 절연층(460), 바닥부(HT1a), 제 2 절연층(460) 및 제 2 전극(225)의 측면들은 공면(coplanar)을 이룰 수 있다. 제 1 가변 저항 패턴(VR1)의 제 2 방향(D2)의 폭은 제 2 전극(225)의 제 2 방향(D2)의 폭보다 작을 수 있으며, 제 2 방향(D2)으로 제 1 및 제 2 절연층들(410, 460)에 덮혀 노출되지 않을 수 있다.
제 1 및 제 2 절연층들(410, 460)은 제 1 방향(D1)으로 제 1 발열 패턴(HT1), 제 1 스페이서 패턴(SL1) 및 제 1 가변 저항 패턴(VR1)의 측면들을 노출시킬 수 있다. 제 2 전극(225), 제 1 및 제 2 절연층들(410, 460)의 측면들은 제 1 발열 패턴(HT1), 제 1 스페이서 패턴(SL1) 및 제 1 가변 저항 패턴(VR1)의 측면들과 공면을 이룰 수 있다.
제 1 메모리 셀들(MC1) 사이의 공간을 채우는 제 3 및 제 4 절연층(510, 520)이 제공될 수 있다. 제 3 및 제 4 절연층(510, 520)들은 제 1 메모리 셀들(MC1)을 전기적으로 절연시킬 수 있다.
실시예들에 따르면, 인접하는 한 쌍의 제 1 메모리 셀들(MC1)은 제 4 절연층(520)을 사이에 두고 경면 대칭(mirror symmetry)를 이룰 수 있다. 예를 들어, 하나의 제 1 메모리 셀(MC1)의 제 1 발열 패턴(HT1)의 바닥부(HT1a)는 측벽부(HT1b)로부터 제 2 방향(D2)으로 연장되고, 이와 인접한 다른 제 1 메모리 셀(MC1)의 제 1 발열 패턴(HT1)의 바닥부(HT1a)는 측벽부(HT1b)로부터 제 2 방향(D2)의 반대 방향으로 연장될 수 있다.
도 12 내지 도 17은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 12를 참조하여, 도 9의 결과물 상에, 제 3 예비 전극층(230), 제 2 스위치층(320) 및 제 4 예비 전극층(240)이 순차적으로 적층될 수 있다. 제 3 및 제 4 예비 전극층들(230, 240)은 W, Ti, Al, Cu, C, 및/또는 CN와 같은 도전 물질로 형성될 수 있다. 제 2 스위치층(320)은 비선형적(예를 들어, S자형) I-V 커브를 갖는 문턱(threshold) 스위칭 현상에 기초한 소자일 수 있다. 일 예로, 제 2 스위치층(320)은 양방향(bi-directional) 특성을 갖는 OTS(Ovonic Threshold Switch) 소자일 수 있다.
제 4 예비 전극층(240) 상에 제 2 방향(D2)으로 연장되는 트렌치를 갖는 제 5 절연층(610)이 형성될 수 있다. 제 5 절연층(610)은 실리콘 질화물을 포함할 수 있다.
이후, 상기 트렌치에 의해 노출된 제 5 절연층(610)의 측벽들, 제 5 절연층(610)의 상면, 및 상기 트렌치에 의해 노출된 제 4 예비 전극층(240)의 일부 상면을 컨포말하게 덮는 제 2 도전막(620)이 도하게 덮도록 형성될 수 있다. 제 2 도전막(620)은 도전 물질을 포함할 수 있다. 제 3 스페이서막(630)은 실리콘 산화물과 같은 절연 물질 또는 폴리 실리콘과 같은 도전 물질을 포함할 수 있다. 이때, 제 3 스페이서막(630)은 제 5 절연층(610) 및 제 4 예비 전극층(240)과 식각 선택성을 가질 수 있다.
도 13을 참조하여, 제 3 스페이서막(630) 상에 제 6 절연층(660)이 형성될 수 있다. 구체적으로, 절연물질이 상기 트렌치의 잔부를 채우도록 제 3 스페이서막(630) 상에 도포된 후, 제 5 절연층(610)의 상면이 노출되도록 제 2 도전막(620), 제 3 스페이서막(630), 및 상기 절연 물질에 평탄화 공정을 수행하여, 상기 트렌치 내에 제 2 발열부(640), 제 4 스페이서막(650), 및 제 6 절연층(660)이 차례로 형성될 수 있다. 제 5 절연층(610), 제 2 발열부(640), 제 4 스페이서막(650), 및 제 6 절연층(660)은 제 2 방향(D2)으로 연장될 수 있다. 제 2 발열부(640) 및 제 4 스페이서막(650)은 U자 형상의 단면을 가질 수 있다. 제 6 절연층(660)은 제 4 스페이서막(650)과 식각 선택성을 갖는 절연 물질(예를 들어, 실리콘 질화물)을 포함할 수 있다.
도 14을 참조하여, 제 6 절연층(660)에 제 3 패터닝 공정이 수행될 수 있다. 예를 들어, 제 6 절연층(660) 상에 제 1 방향(D1)으로 연장되는 마스크 패턴들을 형성한 후, 상기 마스크 패턴들을 식각 마스크로 식각 공정이 수행될 수 있다. 이때, 제 1 예비 전극층(210), 제 1 스위치층(310), 제 2 예비 전극층(220), 제 1 절연층(410), 제 1 발열부(440), 제 2 스페이서막(450), 제 2 절연층(460), 제 3 절연층(510), 제 1 베리어막(125), 제 2 도전층(120), 제 3 예비 전극층(230), 제 2 스위치층(320), 제 4 예비 전극층(240), 제 5 절연층(610), 제 2 발열부(640), 제 4 스페이서막(650), 및 제 6 절연층(660)을 제 3 방향(D3)으로 관통하는 제 4 트렌치(T4)가 형성될 수 있다. 이때, 제 1 가변 저항 패턴들(VR1)은 식각되지 않을 수 있다. 일 예로, 제 4 트렌치(T4)는 제 1 가변 저항 패턴들(VR1) 사이에 형성될 수 있다. 제 1 가변 저항 패턴들(VR1)은 제 4 트렌치(T4)로부터 이격될 수 있다. 제 3 패터닝 공정에 따라, 제 1 전극들(215), 스위칭 패턴들(SW1), 제 2 전극들(225), 제 1 발열 패턴들(HT1) 및 제 1 스페이서 패턴들(SL1)을 포함하는 제 1 메모리 셀들(MC1) 및 제 2 도전 라인들(CL2)이 형성될 수 있다. 이때, 제 1 발열 패턴들(HT1) 및 제 1 스페이서 패턴들(SL1)은 L자 형상의 단면을 가질 수 있다.
제 2 패터닝 공정 후, 제 7 절연층(530)이 제 4 트렌치(T4) 내에 형성될 수 있다. 제 7 절연층(530)은 실리콘 질화물을 포함할 수 있다.
도 15를 참조하여, 제 2 발열부(640) 및 제 4 스페이서막(650)의 상부들이 차례로 식각될 수 있다. 이에 따라, 제 2 발열부(640) 및 4 스페이서막(650)의 상면들이 제 5 내지 제 7 절연층(610, 660, 530)의 상면들로부터 리세스될 수 있다. 이후, 제 5 내지 제 7 절연층(610, 660, 530)의 상면들로부터 리세스된 공간들의 폭들을 넓히기 위한 식각 공정이 수행될 수도 있다.
제 2 가변 저항 패턴들(VR2)이 제 2 발열부(640) 및 제 4 스페이서막(650) 상에 형성될 수 있다. 제 2 가변 저항 패턴들(VR2)은 제 1 방향(D1)으로 이격된 제 2 발열부(640)의 양단 상에 형성될 수 있다. 제 2 가변 저항 패턴들(VR2)은 제 2 발열부(640) 및 제 4 스페이서막(650)의 상면들과 접할 수 있다.
제 2 가변 저항 패턴들(VR2)은 정보 저장을 가능케 하는 물질로 형성될 수 있다. 몇몇 실시예들에 따르면, 제 2 가변 저항 패턴들(VR2)은 온도에 따라 결정질과 비정질 사이의 가역적 상변화가 가능한 물질을 포함할 수 있다.
도 16을 참조하여, 제 5 내지 7 절연층(610, 660, 530) 및 제 2 가변 저항 패턴들(VR2) 상에 제 2 베리어막(135) 및 제 3 도전층(130)이 순차적으로 형성될 수 있다. 제 2 베리어막(135) 및 제 3 도전층(130)은 제 5 내지 제 7 절연층(610, 660, 530) 및 제 2 가변 저항 패턴들(VR2)의 상면들을 덮을 수 있다. 제 2 베리어막(135)은 TiN, Ti/TiN, TiSiN, TaN 또는 WN로 형성될 수 있다. 제 3 도전층(130)은 Cu, Al과 같은 금속 물질, 또는 TiN나 WN과 같은 도전성 금속 질화물로 형성될 수 있다.
도 17을 참조하여, 제 3 도전층(130)에 제 4 패터닝 공정이 수행될 수 있다. 예를 들어, 제 3 도전층(130) 상에 제 2 방향(D2)으로 연장되는 마스크 패턴들을 형성한 후, 상기 마스크 패턴들을 식각 마스크로 식각 공정이 수행될 수 있다. 이때, 제 3 예비 전극층(230), 제 2 스위치층(320), 제 4 예비 전극층(240), 제 5 절연층(610), 제 2 발열부(640), 제 4 스페이서막(650), 제 6 절연층(660), 제 7 절연층(530), 제 2 베리어막(135) 및 제 3 도전층(130)을 제 3 방향(D3)으로 관통하는 제 5 트렌치(T5)가 형성될 수 있다. 제 2 가변 저항 패턴들(VR2)은 식각되지 않을 수 있다. 일 예로, 제 5 트렌치(T5)는 제 2 가변 저항 패턴들(VR2) 사이에 형성될 수 있다. 제 2 가변 저항 패턴들(VR2)은 제 5 트렌치(T5)로부터 이격될 수 있다. 제 4 패터닝 공정에 따라, 제 3 전극들(235), 제 2 스위칭 패턴들(SW2), 제 4 전극들(245), 제 2 발열 패턴들(HT2) 및 제 2 스페이서 패턴들(SL2)을 포함하는 제 2 메모리 셀들(MC2) 및 제 3 도전 라인들(CL3)이 형성될 수 있다. 제 4 전극들(245) 각각은 제 2 메모리 셀(MC2)에서 제 2 스위칭 패턴(SW2)과 제 2 발열 패턴(HT2)을 전기적으로 연결하는 중간 전극일 수 있다. 이때, 제 2 발열 패턴들(HT2) 및 제 2 스페이서 패턴들(SL2)은 L자 형상의 단면을 가질 수 있다.
제 4 패터닝 공정 후 제 8 절연층(540)이 제 5 트렌치(T5) 내에 형성될 수 있다. 제 8 절연층(540)은 제 5 내지 제 7 절연층들(610, 660, 530)과 동일한 절연 물질로 형성될 수 있다. 예를 들어, 제 8 절연층(540)은 실리콘 질화물을 포함할 수 있다. 이렇게 하여, 본 발명의 실시예들에 따른 가변 저항 메모리 소자가 완성될 수 있다.
본 발명의 실시예들에 따르면, 복수의 메모리 셀 스택들을 갖는 가변 저항 메모리 소자의 형성 시, 제 1 메모리 셀들(MC1)을 형성하는 공정 중 일부는 제 2 메모리 셀들(MC2)을 형성하는 공정 중 일부와 동시에 수행될 수 있다. 이에 따라, 복수의 메모리 셀 스택들을 갖는 가변 저항 메모리 소자를 형성하기 위하여 필요한 패터닝 공정의 수가 적을 수 있으며, 공정이 간소화될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
110, 120, 130: 도전층 210, 220, 230, 240: 예비 전극층
215, 225, 235, 245: 전극 310, 320: 스위치층
410, 460, 510, 520, 530, 540, 610, 660: 절연층
MCA: 메모리 셀 스텍 MC1, MC2: 메모리 셀
CL1, CL2, CL3: 도전 라인 HT1, HT2: 발열 패턴
SL1, SL2: 스페이서 패턴 SW1, SW2: 스위칭 패턴
VR1, VR2: 가변 저항 패턴
110, 120, 130: 도전층 210, 220, 230, 240: 예비 전극층
215, 225, 235, 245: 전극 310, 320: 스위치층
410, 460, 510, 520, 530, 540, 610, 660: 절연층
MCA: 메모리 셀 스텍 MC1, MC2: 메모리 셀
CL1, CL2, CL3: 도전 라인 HT1, HT2: 발열 패턴
SL1, SL2: 스페이서 패턴 SW1, SW2: 스위칭 패턴
VR1, VR2: 가변 저항 패턴
Claims (10)
- 제 1 도전층 상에 스위치부를 적층하는 것;
상기 스위치부 상에 제 1 방향으로 연장되는 발열부를 형성하는 것;
상기 제 1 도전층, 상기 스위치부, 및 상기 발열부에 제 1 패터닝 공정을 수행하여 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 제 1 트렌치를 형성하는 것;
상기 발열부 상에 가변 저항 패턴들을 형성하는 것;
상기 가변 저항 패턴들 상에 제 2 도전층을 형성하는 것; 및
상기 스위치부, 상기 발열부, 및 상기 제 2 도전층에 제 2 패터닝 공정을 수행하여 상기 제 1 방향으로 연장되고, 상기 가변 저항 패턴들 사이에 배치되는 제 2 트렌치를 형성하는 것을 포함하는 가변 저항 메모리 소자의 제조 방법. - 제 1 항에 있어서,
상기 발열부를 형성하는 것은:
상기 스위치부 상에 상기 제 1 방향으로 연장되는 제 3 트렌치를 포함하는 제 1 절연층을 형성하는 것;
상기 제 3 트렌치 내에 상기 제 3 트렌치의 내측면 및 바닥면을 덮는 도전막을 형성하는 것; 및
상기 제 3 트렌치를 채우는 제 2 절연층을 형성하는 것을 포함하는 가변 저항 메모리 소자의 제조 방법. - 제 2 항에 있어서,
상기 제 2 패터닝 공정을 통해,
제 3 트렌치의 바닥면 상에 배치되어 제 2 전극과 접하고, 평면적으로 가변 저항 패턴들 사이에 배치되는 상기 발열부의 일부가 제거되는 가변 저항 메모리 소자의 제조 방법. - 제 2 항에 있어서,
상기 가변 저항 패턴들을 형성하는 것은:
상기 제 3 트렌치 상부의 상기 도전막의 상부를 식각하여 리세스 영역을 형성하는 것;
상기 제 1 절연층의 일부를 식각하여 상기 리세스 영역의 폭을 확장하는 것; 및
상기 리세스 영역 내에 가변 저항 물질을 채우는 것을 포함하는 가변 저항 메모리 소자의 제조 방법. - 제 1 항에 있어서,
평면적 관점에서, 상기 가변 저항 패턴들은 상기 제 2 트렌치로부터 이격되는 가변 저항 메모리 소자의 제조 방법.
- 제 1 방향으로 연장되는 제 1 도전 라인들;
상기 제 1 도전 라인들과 교차하는 제 2 방향으로 연장되는 제 2 도전 라인들; 및
상기 제 1 도전 라인들 및 상기 제 2 도전 라인들의 교차점들에 배치되는 제 1 메모리 셀들을 포함하되,
상기 제 1 메모리 셀들 각각은:
상기 제 1 도전 라인과 상기 제 2 도전 라인 사이에서 직렬로 연결되는 스위칭 소자, 중간 전극, 발열 패턴 및 가변 저항 패턴을 포함하되,
상기 발열 패턴은:
상기 중간 전극과 전기적으로 연결되고, 상기 제 1 방향으로 연장되는 바닥부; 및
상기 바닥부의 일단으로부터 상기 가변 저항 패턴을 향하여 연장되는 측벽부를 포함하는 가변 저항 메모리 소자. - 제 6 항에 있어서,
상기 가변 저항 패턴을 둘러싸는 절연층을 더 포함하되,
상기 제 2 방향의 상기 절연층의 측벽은 상기 가변 저항 패턴 및 상기 발열 패턴을 노출시키고,
상기 제 2 방향의 상기 절연층의 측벽은 상기 가변 저항 패턴의 측벽, 상기 발열 패턴의 측벽 및 상기 중간 전극의 측벽과 공면(coplanar)을 이루는 가변 저항 메모리 소자. - 제 7 항에 있어서,
상기 제 1 방향의 상기 절연층의 측벽은 상기 발열 패턴의 바닥부의 일단을 노출시키고,
상기 제 1 방향의 상기 절연층의 측벽은 상기 중간 전극의 측벽과 공면(coplanar)을 이루는 가변 저항 메모리 소자. - 제 8 항에 있어서,
상기 제 1 방향으로, 상기 가변 저항 패턴의 폭은 상기 중간 전극의 폭보다 작은 가변 저항 메모리 소자. - 제 6 항에 있어서,
인접하는 한 쌍의 상기 메모리 셀들은 제 1 방향으로 경면 대칭(mirror symmetry)을 이루는 가변 저항 메모리 소자.
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