KR20190031928A - Multilayer ceramic capacitor using graphene and method of manufacturing the same - Google Patents

Multilayer ceramic capacitor using graphene and method of manufacturing the same Download PDF

Info

Publication number
KR20190031928A
KR20190031928A KR1020170120204A KR20170120204A KR20190031928A KR 20190031928 A KR20190031928 A KR 20190031928A KR 1020170120204 A KR1020170120204 A KR 1020170120204A KR 20170120204 A KR20170120204 A KR 20170120204A KR 20190031928 A KR20190031928 A KR 20190031928A
Authority
KR
South Korea
Prior art keywords
graphene
layer
green sheet
multilayer ceramic
ceramic green
Prior art date
Application number
KR1020170120204A
Other languages
Korean (ko)
Other versions
KR102001138B1 (en
Inventor
김명기
진성민
Original Assignee
유덕첨단소재(주)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 유덕첨단소재(주) filed Critical 유덕첨단소재(주)
Priority to KR1020170120204A priority Critical patent/KR102001138B1/en
Publication of KR20190031928A publication Critical patent/KR20190031928A/en
Application granted granted Critical
Publication of KR102001138B1 publication Critical patent/KR102001138B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/14—Organic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Abstract

The present invention relates to a multi-layered ceramic capacitor using graphene which can increase a capacity while being miniaturized. To this end, according to an embodiment of the present invention, the multi-layered ceramic capacitor using graphene comprises: a body including an active region and a cover region positioned on at least one surface of the active region; and first and second external electrodes arranged outside the body. The active region includes: a first dielectric layer including first graphene; and first and second internal electrodes respectively connected to the first and second external electrodes and arranged by having the first dielectric layer therebetween, wherein the first graphene is arranged to face the first internal electrode or the second internal electrode.

Description

그래핀을 이용한 적층 세라믹 커패시터 및 이의 제조 방법{MULTILAYER CERAMIC CAPACITOR USING GRAPHENE AND METHOD OF MANUFACTURING THE SAME}TECHNICAL FIELD [0001] The present invention relates to a multilayer ceramic capacitor using graphene, and a method of manufacturing the same. [0002]

본 발명은 적층 세라믹 커패시터에 관한 것이며, 특히 그래핀을 유전층에 포함시켜 유전 특성을 향상시키는 기술에 관한 것이다. The present invention relates to multilayer ceramic capacitors, and more particularly to techniques for enhancing dielectric properties by including graphene in a dielectric layer.

적층 칩 전자 부품의 하나인 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 한다.Capacitors, which are one of the multilayer chip electronic components, can be used as a display device such as a liquid crystal display (LCD) and a plasma display panel (PDP), a computer, a personal digital assistant (PDA) And the like, to charge or discharge electricity.

이러한 커패시터는 소형이면서 용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있으며, 최근 휴대용 전자기기의 소형화, 박막화 및 경량화 경향으로 인해 칩의 크기 증가 없이 용량 및 신뢰성을 동시에 향상시키려는 방향으로 연구가 진행되고 있다.These capacitors can be used as components of various electronic devices due to their compactness, capacity, and ease of mounting. Recently, due to the tendency of miniaturization, thinning, and lightening of portable electronic devices, capacity and reliability can be improved Research is underway.

커패시터의 용량 증가에 대한 연구는 다음과 같이 유전층 및 내부전극의 박막화와 고유전율 재료의 조성 개발로 두가지 방향으로 나누어 볼 수 있다. A study on the capacity increase of capacitors can be divided into two directions as follows: thinning of dielectric and internal electrodes and development of composition of high dielectric constant material as follows.

하지만, 유전층 및 내부전극의 박막화는 현재 1㎛ 이하의 두께, 나아가는 0.5 ~ 0.3㎛ 이하까지 시도되고 있으나 단락(short), 크랙(crack), 박리(delamination) 등의 문제로 인한 신뢰성 저하가 문제된다. 한편, 고유전율 재료의 조성을 개발하는 것도 이미 많은 연구가 진행되어 단순히 유전체 조성물의 조성 최적화를 통해서 용량을 향상시키는 것도 어려운 실정이다. However, thinning of the dielectric layer and the internal electrode is currently attempted to a thickness of 1 탆 or less and further to 0.5 to 0.3 탆 or less, but reliability is lowered due to problems such as short, crack, and delamination . On the other hand, development of a composition of a high-permittivity material has already been studied, and it is difficult to improve the capacity by simply optimizing the composition of the dielectric composition.

따라서, 새로운 재료를 도입하여 적층 세라믹 커패시터의 용량 및 신뢰성을 동시에 향상시키려는 시도가 점차 증가하고 있다. Therefore, attempts to simultaneously improve the capacity and reliability of multilayer ceramic capacitors by introducing new materials are increasing.

본 발명의 일 목적 중 하나는 적층 세라믹 커패시터를 소형화하면서도 동시에 용량을 형상시킬 수 있는 방안을 제안하는 것에 있다.One of the objects of the present invention is to propose a method of forming a capacitor while reducing the size of the multilayer ceramic capacitor.

또한, 본 발명의 다른 목적 중 하나는 적층 세라믹 커패시터의 용량 향상과 더불어 바디의 기계적 강도를 향상시켜 적층 세라믹 커패시터의 신뢰성을 향상시키는 방안을 제공하는 것에 있다.It is another object of the present invention to provide a method for improving the reliability of a multilayer ceramic capacitor by improving the capacity of the multilayer ceramic capacitor and improving the mechanical strength of the body.

한편, 본 발명의 명시되지 않은 또 다른 목적들은 하기의 상세한 설명 및 그 효과로부터 용이하게 추론할 수 있는 범위 내에서 추가적으로 고려될 것이다.On the other hand, other unspecified purposes of the present invention will be further considered within the scope of the following detailed description and easily deduced from the effects thereof.

상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 적층 세라믹 커패시터는 액티브 영역 및 상기 액티브 영역의 적어도 일면에 위치하는 커버 영역을 포함하는 바디; 및 상기 바디의 외측에 배치되는 제1 및 제2외부전극;을 포함하고, 상기 액티브 영역은, 제1그래핀을 포함하는 제1유전층; 및 상기 제1 및 제2외부전극과 각각 연결되고, 상기 제1유전층을 사이에 두고 배치되는 제1 및 제2내부전극;을 포함하고, 상기 제1그래핀은 상기 제1내부전극 또는 제2내부전극과 마주보도록 배열되는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a multilayer ceramic capacitor including: a body including an active region and a cover region located on at least one side of the active region; And first and second external electrodes disposed outside the body, the active region comprising: a first dielectric layer including a first graphene; And first and second internal electrodes respectively connected to the first and second external electrodes and disposed between the first dielectric layer and the first internal electrode and the first internal electrode, And is arranged to face the internal electrode.

일 실시예에 있어서, 상기 제1그래핀은 상기 제1내부전극 또는 제2내부전극에 대해 -26 도 내지 26 도의 각도로 배치되는 것을 특징으로 할 수 있다.In one embodiment, the first graphene may be disposed at an angle of -26 to 26 degrees with respect to the first internal electrode or the second internal electrode.

일 실시예에 있어서, 상기 제1그래핀은 작용성 그래핀, 환원 산화 그래핀, 산화 그래핀, 그래핀 플레이크로 이루어진 군에서 선택되는 어느 하나 또는 이들의 조합인 것을 특징으로 할 수 있다.In one embodiment, the first graphene may be any one selected from the group consisting of functional grains, reduced graphene grains, graphene grains, and graphene flakes, or a combination thereof.

일 실시예에 있어서, 상기 제1유전층은 상기 제1그래핀이 상기 제1유전층의 적층 방향에 수직한 방향으로 불연속적으로 배치되어 형성되는 그래핀층을 포함하는 것을 특징으로 할 수 있다. In one embodiment, the first dielectric layer includes a graphene layer formed by disposing the first graphenes discontinuously in a direction perpendicular to the stacking direction of the first dielectric layers.

일 실시예에 있어서, 상기 그래핀층은 하나의 제1유전층 내에 1 내지 10층으로 포함되는 것을 특징으로 할 수 있다.In one embodiment, the graphene layer is included in one to ten layers in one first dielectric layer.

일 실시예에 있어서, 상기 그래핀층은 적층 방향에 있어서 일측으로 인접하는 그래핀층과의 간격을 d1 이라 하고, 타측으로 인접하는 그래핀층과의 간격을 d2 이라 할 때, d1/d2는 0.9 내지 1.1인 것을 특징으로 할 수 있다.In one embodiment, the yes when the pinned layer is also referred to as the distance between the So pinned layer adjacent to the distance between the So pinned layer adjacent to one side of the side, and the other referred to as d 1 d 2 in the stacking direction, d 1 / d 2 May be 0.9 to 1.1.

일 실시예에 있어서, 상기 그래핀층은 적층 방향에 있어서 일측으로 인접하는 그래핀층과의 간격을 d1이라 할 때, 상기 d1는 0.2 내지 5 ㎛를 만족하는 것을 특징으로 할 수 있다.In one embodiment, the gap between the graphene layer and the adjoining graphene layer on one side in the stacking direction is d 1 , and d 1 is in the range of 0.2 to 5 탆.

일 실시예에 있어서, 상기 제1그래핀은 2 nm 이하 두께를 가지는 단층 내지 수층의 그래핀인 것을 특징으로 할 수 있다.In one embodiment, the first graphene may be a single layer or an aqueous graphene having a thickness of 2 nm or less.

일 실시예에 있어서, 상기 제1그래핀의 길이는 0.1 내지 1 ㎛ 인 것을 특징으로 할 수 있다.In one embodiment, the length of the first graphene may be 0.1 to 1 탆.

일 실시예에 있어서, 상기 커버 영역은 제2유전층을 포함하고, 상기 제2유전층은 제2그래핀이 불규칙적으로 분산된 것을 특징으로 할 수 있다.In one embodiment, the cover region includes a second dielectric layer, and the second dielectric layer is characterized in that the second graphene is irregularly dispersed.

일 실시예에 있어서, 상기 커버 영역에 포함되는 상기 제2그래핀의 함량은 0.1 내지 5 wt% 포함되는 것을 특징으로 할 수 있다.In one embodiment, the content of the second graphene contained in the cover region may be 0.1 to 5 wt%.

일 실시예에 있어서, 상기 제2그래핀의 두께는 50 nm이하인 것을 특징으로 할 수 있다.In one embodiment, the thickness of the second graphene may be 50 nm or less.

일 실시예에 있어서, 상기 바디는 적층 방향으로 투영시에 상기 제1 및 제2내부전극이 배치되지 않는 마진 영역을 포함하고, 상기 마진 영역에는 제3그래핀이 불규칙적으로 분산된 측면 커버층이 배치되는 것을 특징으로 할 수 있다.In one embodiment, the body includes a margin region in which the first and second internal electrodes are not disposed when projected in the stacking direction, and a side cover layer having irregularly dispersed third graphenes is formed in the margin region And the like.

본 발명의 다른 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터는 액티브 영역 및 상기 액티브 영역의 적어도 일면에 위치하는 커버 영역을 포함하는 바디; 및 상기 바디의 외측에 배치되는 제1 및 제2외부전극;을 포함하고, 상기 액티브 영역은, 제1그래핀을 포함하는 그래핀층을 구비하는 제1유전층; 및 상기 제1 및 제2외부전극과 각각 연결되고, 상기 제1유전층을 사이에 두고 배치되는 제1 및 제2내부전극;을 포함하는 것을 특징으로 한다.A multilayer ceramic capacitor using graphene according to another embodiment of the present invention includes a body including an active region and a cover region located on at least one side of the active region; And first and second external electrodes disposed outside the body, the active region comprising: a first dielectric layer having a graphene layer comprising a first graphene; And first and second internal electrodes connected to the first and second external electrodes, respectively, the first and second internal electrodes being disposed with the first dielectric layer interposed therebetween.

상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 적층 세라믹 커패시터를 효율적으로 제조하기 위한 본 발명의 또 다른 실시예에 따른 적층 세라믹 커패시터의 제조 방법은, 세라믹 그린시트를 마련하는 단계; 상기 세라믹 그린시트의 일면에 내부전극을 형성하는 단계; 상기 내부전극이 형성된 상기 세라믹 그린시트를 적층 및 압착하여 형성된 액티브 영역을 포함하는 바디를 형성하는 단계; 및 상기 바디의 외측에 상기 내부전극과 연결되는 외부전극을 형성하는 단계;를 포함하고, 상기 세라믹 그린시트를 마련하는 단계는, 유전체 조성물을 이용하여 제1 및 제2세라믹 그린시트를 마련하는 단계; 제1그래핀을 포함하는 그래핀 콜로이드를 용매에 희석하고, 상기 제1세라믹 그린시트에 상기 그래핀 콜로이드가 희석된 용매를 분사함으로써 상기 제1세라믹 그린시트의 일면에 그래핀층을 형성하는 단계; 및 상기 그래핀층이 형성된 상기 제1세라믹 그린시트의 일면에 제2세라믹 그린시트를 적층하는 단계;를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a multilayer ceramic capacitor, including: providing a ceramic green sheet; Forming an internal electrode on one surface of the ceramic green sheet; Forming a body including an active region formed by laminating and pressing the ceramic green sheet having the internal electrode formed thereon; And forming external electrodes connected to the internal electrodes on the outside of the body, wherein the step of providing the ceramic green sheet comprises the steps of: providing first and second ceramic green sheets using a dielectric composition; ; Diluting a graphene colloid containing a first graphene in a solvent and spraying a solvent diluted with the graphene colloid on the first ceramic green sheet to form a graphene layer on one surface of the first ceramic green sheet; And laminating a second ceramic green sheet on one surface of the first ceramic green sheet having the graphene layer formed thereon.

다른 실시예에 있어서, 상기 용매는 에탄올 용매 또는 에탄올-톨루엔 용매인 것을 특징으로 할 수 있다.In another embodiment, the solvent may be an ethanol solvent or an ethanol-toluene solvent.

다른 실시예에 있어서, 상기 그래핀 콜로이드는 0.001 내지 0.05 wt%의 농도로 상기 용매에 희석된 것을 특징으로 할 수 있다.In another embodiment, the graphene colloid is characterized by being diluted in the solvent at a concentration of 0.001 to 0.05 wt%.

다른 실시예에 있어서, 상기 그래핀 콜로이드는 작용성 그래핀, 환원 산화 그래핀, 산화 그래핀, 그래핀 플레이크로 이루어진 군에서 선택되는 어느 하나 또는 이들의 조합을 포함하는 것을 특징으로 할 수 있다.In another embodiment, the graphene colloid may be any one selected from the group consisting of functional graphene, reduced oxidized graphene, oxidized graphene and graphene flake, or a combination thereof.

다른 실시예에 있어서, 상기 그래핀층을 형성하는 단계를 수행한 후, 상기 그래핀층이 형성된 상기 제1세라믹 그린시트를 1 내지 10층으로 적층하는 단계를 더 수행하는 것을 특징으로 할 수 있다.In another embodiment, the step of forming the graphene layer may further include the step of laminating the first ceramic green sheet having the graphene layer formed thereon to 1 to 10 layers.

다른 실시예에 있어서, 상기 세라믹 그린시트를 마련하는 단계에 있어서, 유전체 조성물에 그래핀을 첨가하여 제2그래핀이 불규칙적으로 분산된 커버용 세라믹 그린시트를 마련하는 단계를 추가로 수행하고, 상기 바디를 형성하는 단계에 있어서, 상기 커버용 세라믹 그린시트는 상기 액티브 영역의 적층 방향의 적어도 일면에 적층 및 압착되어 커버 영역을 형성하는 것을 특징으로 할 수 있다.In another embodiment, the step of providing the ceramic green sheet further comprises the step of adding graphene to the dielectric composition to prepare a ceramic green sheet for cover in which the second graphenes are irregularly dispersed, In the step of forming the body, the ceramic green sheet for cover may be laminated and pressed on at least one side in the stacking direction of the active regions to form a cover region.

다른 실시예에 있어서, 상기 커버 영역에 포함되는 상기 제2그래핀의 함량은 0.1 내지 5 wt% 포함되는 것을 특징으로 할 수 있다.In another embodiment, the content of the second graphene contained in the cover region may be 0.1 to 5 wt%.

다른 실시예에 있어서, 상기 바디를 형성하는 단계는, 적층 및 압착된 세라믹 그린시트를 상기 내부전극의 길이 방향의 양 측면이 노출되도록 절단하는 단계; 및 상기 내부전극이 노출된 면에 제3그래핀이 불규칙적으로 분산된 마진용 유전체 조성물을 이용하여 측면 커버층을 형성하는 단계;를 포함하는 것을 특징으로 할 수 있다.In another embodiment, the step of forming the body may include cutting the laminated and compressed ceramic green sheet such that both longitudinal sides of the internal electrode are exposed; And forming a side cover layer using a dielectric composition for a margin in which third graphenes are irregularly dispersed on the exposed surface of the internal electrode.

본 발명의 일 실시예에 따른 적층 세라믹 커패시터는 액티브 영역에 위치하는 제1유전층이 제1그래핀을 포함하며, 제1그래핀이 내부전극과 마주보도록 배열됨으로써 내부전극과 제1그래핀의 사이에서 마이크로 캐패시터 네트워크를 형성함으로써 적층 세라믹 커패시터의 용량을 현저히 향상시킬 수 있다.In the multilayer ceramic capacitor according to an embodiment of the present invention, the first dielectric layer located in the active region includes first graphenes, and the first graphenes are arranged to face the internal electrodes, The capacity of the multilayer ceramic capacitor can be remarkably improved by forming the micro-capacitor network in FIG.

또한, 본 발명의 제1유전층에 포함되는 제1그래핀은 절연층인 제1유전층과 도체인 제1그래핀 사이에서 발생하는 Maxwell-Wagner-Sillars 효과에 의한 자유전하의 증가를 야기하고, 이로 인해 적층 세라믹 커패시터의 용량을 더욱 향상시키게 된다.Also, the first graphene included in the first dielectric layer of the present invention causes an increase in free charge due to the Maxwell-Wagner-Sillars effect generated between the first dielectric layer, which is an insulating layer, and the first graphene, which is a conductor, Thereby further improving the capacity of the multilayer ceramic capacitor.

한편, 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터는 커버 영역에 위치하는 제2유전층이 제2그래핀을 포함하며, 제2그래핀은 제1유전층에 포함되는 제1그래핀과 달리 불규칙적으로 배열됨으로써 커버 영역의 제2유전층을 치밀하게 하여 커버층의 기계적 강도를 향상시키고, 이에 따라 적층 세라믹 커패시터의 신뢰성을 향상시킬 수 있다. Meanwhile, in the multilayer ceramic capacitor according to another embodiment of the present invention, the second dielectric layer located in the cover region includes the second graphene, and the second graphene is irregularly different from the first graphene included in the first dielectric layer The second dielectric layer of the cover region can be densified to improve the mechanical strength of the cover layer, thereby improving the reliability of the multilayer ceramic capacitor.

한편, 여기에서 명시적으로 언급되지 않은 효과라 하더라도, 본 발명의 기술적 특징에 의해 기대되는 이하의 명세서에서 기 재된 효과 및 그 잠정적인 효과는 본 발명의 명세서에 기재된 것과 같이 취급됨을 첨언한다.In the meantime, even if the effects are not explicitly mentioned here, it is suggested that the effects described in the following specification, which are expected by the technical features of the present invention, and their provisional effects are treated as described in the specification of the present invention.

도 1은 본 발명의 일 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I'를 따른 단면도를 개략적으로 도시한 것이다.
도 3은 도 1의 II-II'에 따른 단면도를 개략적으로 도시한 것이다.
도 4은 도 2의 P1 부분의 확대 단면도를 개략적으로 도시한 것이다.
도 5는 그래핀을 유전체 조성물에 단순 혼합하는 경우, 소결 후 유전층의 유전체의 입경에 그래핀이 배치되는 모식도를 개략적으로 도시한 것이다.
도 6은 도 2의 P2 부분의 확대 단면도를 개략적으로 도시한 것이다.
도 7은 도 3의 P3 부분의 확대 단면도를 개략적으로 도시한 것이다.
도 8은 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터의 제조 방법의 순서도를 개략적으로 도시한 것이다.
도 9는 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터의 제조 방법의 세라믹 그린시트 및 그래핀층을 형성하는데 이용되는 장치를 개략적으로 도시한 것이다.
※ 첨부된 도면은 본 발명의 기술사상에 대한 이해를 위하여 참조로서 예시된 것임을 밝히며, 그것에 의해 본 발명의 권리범위가 제한되지는 아니한다.FIG. 1 is a perspective view of a multilayer ceramic capacitor using graphene according to an embodiment of the present invention. Referring to FIG.
Figure 2 schematically shows a cross-sectional view taken along line I-I 'of Figure 1;
Fig. 3 schematically shows a cross-sectional view taken along the line II-II 'in Fig.
4 schematically shows an enlarged cross-sectional view of a portion P 1 in FIG.
Fig. 5 schematically shows a schematic diagram in which graphenes are arranged in a grain size of a dielectric of a dielectric layer after sintering when graphene is simply mixed with a dielectric composition.
Fig. 6 schematically shows an enlarged cross-sectional view of a portion P 2 in Fig. 2;
Figure 7 schematically shows an enlarged cross-sectional view of a portion P 3 in Fig.
8 schematically shows a flowchart of a method of manufacturing a multilayer ceramic capacitor according to another embodiment of the present invention.
9 schematically shows a device used to form a ceramic green sheet and a graphene layer in a method of manufacturing a multilayer ceramic capacitor according to another embodiment of the present invention.
* The accompanying drawings illustrate examples of the present invention in order to facilitate understanding of the technical idea of the present invention, and thus the scope of the present invention is not limited thereto.

본 발명을 설명함에 있어서 관련된 공지기능에 대하여 이 분야의 기술자에게 자명한 사항으로서 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. In the following description of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may obscure the subject matter of the present invention.

본 발명의 실시 예들을 명확하게 설명하기 위해 바디의 방향을 정의하면 도면 상에 표시된 X, Y 및 Z는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 길이방향은 제1 방향, 폭 방향은 제2 방향, 두께 방향은 제3 방향으로 정의될 수 있다. 여기서, 두께 방향은 유전층 및 내부전극의 적층 방향과 동일한 개념으로 사용될 수 있다.In order to clearly illustrate the embodiments of the present invention, when the direction of the body is defined, X, Y and Z denoted on the drawing indicate the longitudinal direction, the width direction and the thickness direction, respectively. The longitudinal direction may be defined as a first direction, the width direction as a second direction, and the thickness direction as a third direction. Here, the thickness direction can be used in the same concept as the lamination direction of the dielectric layer and the internal electrode.

적층 세라믹 커패시터Multilayer Ceramic Capacitors

도 1은 본 발명의 일 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터(100)의 사시도를 개략적으로 도시한 것이며, 도 2는 도 1의 I-I'에 따른 단면도를 개략적으로 도시한 것이고, 도 3은 도 1의 II-II`에 따른 단면도를 개략적으로 도시한 것이다.FIG. 1 is a schematic perspective view of a multilayer ceramic capacitor 100 using graphene according to an embodiment of the present invention. FIG. 2 is a schematic cross-sectional view taken along line I-I 'of FIG. 1, Fig. 3 schematically shows a cross-sectional view taken along line II-II in Fig.

도 1을 참조하면, 본 발명의 일 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터(100)는 바디(101)와 외부전극(181, 182)을 포함한다.Referring to FIG. 1, a multilayer ceramic capacitor 100 using graphene according to an embodiment of the present invention includes a body 101 and external electrodes 181 and 182.

바디(101)는 복수의 유전층(111, 112)을 적층하여 형성될 수 있다. 바디(110)의 형상에 특별히 제한은 없지만, 일반적으로 육면체 형상일 수 있다. 또한, 그 치수도 특별히 제한은 없고, 용도에 따라 적절한 치수로 할 수 있고, 예를 들면 (0.6 ∼ 5.6 mm) × (0.3 ∼ 5.0 mm) × (0.3 ∼ 1.9 mm)일 수 있다. 이때, 바디(101)의 형상, 치수 및 유전층(111, 112)의 적층 수가 도면 상에 도시된 것으로 한정되는 것은 아니다.The body 101 may be formed by laminating a plurality of dielectric layers 111 and 112. The shape of the body 110 is not particularly limited, but may be generally a hexahedron shape. The dimension is not particularly limited and may be an appropriate dimension depending on the application. For example, it may be (0.6 to 5.6 mm) x (0.3 to 5.0 mm) x (0.3 to 1.9 mm). At this time, the shape and dimensions of the body 101 and the number of laminated layers of the dielectric layers 111 and 112 are not limited to those shown in the drawings.

또한, 유전층(111, 112)은 소결된 상태로서, 인접하는 유전층(111, 112) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.In addition, the dielectric layers 111 and 112 are in a sintered state, and the boundaries between the adjacent dielectric layers 111 and 112 can be integrated so as to be difficult to confirm without using a scanning electron microscope (SEM).

이러한 바디(101)는 커패시터의 용량 형성에 주된 역할로 기여하는 부분으로서 제1 및 제2내부전극(121, 122)을 포함하는 액티브 영역(A)을 포함한다. 또한, 액티브 영역(A)을 보호하는 역할로 액티브 영역(A)의 적층 방향(Z)의 상부 또는 하부에 배치되는 커버 영역(C)과, 용량 형성에 기여하지 않으며 액티브 영역(A)의 길이 방향(X)의 양 측면에 배치되는 마진 영역(M)을 더 포함한다. 마진 영역(M)은 적층 방향(Z)으로 투영시에 제1 및 제2내부전극(121, 122)이 배치되지 않는 영역을 의미한다.The body 101 includes an active area A including first and second internal electrodes 121 and 122 as a part contributing to the capacity formation of the capacitor. The cover region C disposed above or below the stacking direction Z of the active region A serves to protect the active region A and the length of the active region A And a margin region M disposed on both sides of the direction X. [ The margin region M means an area in which the first and second internal electrodes 121 and 122 are not disposed in the stacking direction Z during projection.

액티브 영역(A)은 제1유전층(111)을 사이에 두고 복수의 제1 및 제2내부전극(121, 122)을 반복적으로 적층하여 형성될 수 있다. 이때, 제1유전층(111)의 두께는 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있다. 예를 들어, 제1유전층(111)의 두께는 5 ㎛ 이하, 바람직하게는 1 ㎛ 이하, 더욱 바람직하게는 0.5 ㎛ 이하 일 수 있다. 이와 같이, 제1유전층(111)의 두께를 얇게하면 고용량을 구현하는데 유리하나, 제1유전층(111)의 두께가 얇아질수록 단락(short) 등의 문제가 발생할 가능성이 높아진다는 문제가 있다.The active region A may be formed by repeatedly laminating a plurality of first and second inner electrodes 121 and 122 with a first dielectric layer 111 interposed therebetween. At this time, the thickness of the first dielectric layer 111 can be arbitrarily changed in accordance with the capacity design of the capacitor 100. For example, the thickness of the first dielectric layer 111 may be 5 占 퐉 or less, preferably 1 占 퐉 or less, and more preferably 0.5 占 퐉 or less. As described above, if the thickness of the first dielectric layer 111 is reduced, it is advantageous to realize a high capacity. However, there is a problem that the possibility of a short circuit or the like is increased as the thickness of the first dielectric layer 111 becomes thinner.

또한, 제1 및 제2유전층(111, 112)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 또한, 제1 및 제2유전층(111, 112)에는 상기 세라믹 분말과 함께 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 적어도 하나 이상 더 첨가될 수 있다.The first and second dielectric layers 111 and 112 may include a ceramic powder having a high dielectric constant, for example, a barium titanate (BaTiO 3 ) -based or a strontium titanate (SrTiO 3 ) -based powder, But is not limited thereto. In addition, at least one ceramic additive, an organic solvent, a plasticizer, a binder and a dispersant may be added to the first and second dielectric layers 111 and 112 together with the ceramic powder.

본 발명의 일 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터(100)는 제1유전층(111)이나, 제1 및 제2유전층(111, 112)이 그래핀을 포함할 수 있다. 이에 대해서는 후술하도록 한다.The graphene-based multilayer ceramic capacitor 100 according to an embodiment of the present invention may include the first dielectric layer 111 and the first and second dielectric layers 111 and 112 may include graphene. This will be described later.

커버 영역(C)은 제2유전층(112)이 제1 및 제2내부전극(121, 122) 없이 적층되어 형성될 수 있다. The cover region C may be formed by stacking the second dielectric layer 112 without the first and second internal electrodes 121 and 122.

커버 영역(C)과 마진 영역(M)의 주된 역할은 물리적 또는 화학 적 스트레스에 의한 제1 및 제2내부전극(121, 122)의 손상을 방지하는 것이다.The main role of the cover region C and the margin region M is to prevent damage to the first and second internal electrodes 121 and 122 due to physical or chemical stress.

제1 및 제2내부전극(121, 122)은 서로 다른 극성을 갖는 전극이다.The first and second internal electrodes 121 and 122 are electrodes having different polarities.

제1 및 제2내부전극(121, 122)은 바디(110) 내에서 제1유전층(111)을 사이에 두고 적층 방향(Z)을 따라 번갈아 배치되며, 제1유전층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있으며, 중간에 배치된 제1 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.The first and second internal electrodes 121 and 122 are alternately arranged in the body 110 along the stacking direction Z with the first dielectric layer 111 interposed therebetween. And may be electrically insulated from each other by the first dielectric layer 111 disposed in the middle.

상기 도전성 페이스트에 포함되는 도전성 금속은 예컨대 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The conductive metal included in the conductive paste may be, for example, nickel (Ni), copper (Cu), palladium (Pd) or an alloy thereof, but the present invention is not limited thereto. The conductive paste may be printed by a screen printing method or a gravure printing method, but the present invention is not limited thereto.

제1 및 제2내부전극(121, 122)의 두께는 용도 등에 따라 적절히 결정할 수 있으며 특별히 제한되는 것은 아니나, 예를 들면 0.1 내지 5 ㎛ 또는 0.1 ∼ 2.5 ㎛일 수 있다.The thickness of the first and second internal electrodes 121 and 122 can be appropriately determined according to the use and the like, and is not particularly limited, but may be, for example, 0.1 to 5 占 퐉 or 0.1 to 2.5 占 퐉.

제1 및 제2내부전극(121, 122)이 적층 방향(Z)으로 서로 오버랩되는 면적은 커패시터의 용량 형성과 주된 연관이 있다.The area where the first and second internal electrodes 121 and 122 overlap with each other in the stacking direction Z is mainly related to the capacity formation of the capacitor.

제1 및 제2내부전극(121, 122)은 바디(101)의 외측으로 적어도 일부가 노출된다. 이처럼 제1 및 제2내부전극(121, 122)은 노출된 부분을 통해, 바디(101)의 외측에 배치된 제1 및 제2외부전극(181, 182)과 각각 전기적으로 연결된다. The first and second internal electrodes 121 and 122 are exposed at least partially outside the body 101. [ The first and second inner electrodes 121 and 122 are electrically connected to the first and second outer electrodes 181 and 182 disposed on the outer side of the body 101 through the exposed portions.

제1 및 제2외부전극(181, 182)는 바디(101)를 도전성 페이스트에 딥핑(dipping)하여, 바디(101)의 외측에 형성될 수 있다. 딥핑에 이용된 도전성 페이스트에 포함된 도전성 재료는 특별히 한정되지 않지만, 니켈(Ni), 구리(Cu), 또는 이들 합금을 이용할 수 있다. 제1 및 제2외부전극(181, 182)의 두께는 용도 등에 따라 적절히 결정할 수 있으며 특별히 제한되는 것은 아니나, 예를 들면 10 내지 50㎛ 일 수 있다.The first and second external electrodes 181 and 182 may be formed on the outside of the body 101 by dipping the body 101 into a conductive paste. The conductive material contained in the conductive paste used for dipping is not particularly limited, but nickel (Ni), copper (Cu), or an alloy thereof can be used. The thickness of the first and second external electrodes 181 and 182 can be appropriately determined according to the use and the like, and is not particularly limited, but may be, for example, 10 to 50 탆.

한편, 제1 및 제2외부전극(181, 182)은 바디(101)에 도전성 금속을 스퍼터링하여 박막으로 형성하는 것도 가능하다. Meanwhile, the first and second external electrodes 181 and 182 may be formed as a thin film by sputtering a conductive metal on the body 101.

제1 및 제2외부전극(181, 182)은 바디(101)의 길이 방향(X)의 양 단면에 형성될 수 있다. 다만, 이에 제한되는 것은 아니며, 바디(101)의 폭 방향(Y)의 양 단면이나, 적층 방향(Z)의 일 면에 형성되는 것도 가능하다.The first and second external electrodes 181 and 182 may be formed on both end faces in the longitudinal direction X of the body 101. However, the present invention is not limited thereto and may be formed on both sides of the width direction Y of the body 101 or on one side of the lamination direction Z. [

도 4는 도 2의 P1 부분의 확대 단면도, 즉 제1유전층(111)의 확대 단면도를 개략적으로 도시한 것이다. FIG. 4 is an enlarged cross-sectional view of the P 1 portion of FIG. 2, that is, an enlarged cross-sectional view of the first dielectric layer 111.

적층 세라믹 커패시터의 용량은 다음과 같은 식 1에 의해 정해진다.The capacitance of the multilayer ceramic capacitor is determined by Equation 1 below.

[식 1][Formula 1]

Figure pat00001
Figure pat00001

여기서 C는 정전용량을, ε0는 진공에서의 유전율을, εr는 유전층에 이용돤 재료의 유전율을, n은 내부전극의 적층수를, Ae는 내부전극의 적층 방향에서 투영시 오버랩되는 면적인 유효전극의 면적을, d는 내부전극 사이의 거리를 의미한다.Where C is the capacitance, ε 0 is the dielectric constant in vacuum, ε r is the permittivity of the material used in the dielectric layer, n is the number of internal electrode stacks and A e is the overlap The area of the effective electrode which is the area, and d the distance between the internal electrodes.

위 식 1에서 알 수 있듯이, 적층 세라믹 커패시터의 유전 용량을 향상시키기 위해서는 유효 전극의 면적(Ae)을 증가시키거나, 내부전극 사이의 거리(d)를 감소시켜야 한다. 하지만, 전자기기의 소형화 및 박층화 경향에 따라 적층 세라믹 커패시터의 크기는 제한될 수 밖에 없어 유효전극의 면적(Ae)을 증가시키는 것이 쉽지 않고, 내부전극 사이의 거리(d)도 단락(short), 크랙(crack), 박리(delamination), 전극의 마이그레이션(migration) 등의 문제로 인해 일정 두께 이하로 줄이라는 것에 한계가 있다.As can be seen from the above equation (1), in order to improve the dielectric capacity of the multilayer ceramic capacitor, it is necessary to increase the effective electrode area (A e ) or reduce the distance (d) between the internal electrodes. However, it is difficult to increase the area A e of the effective electrode because the size of the multilayer ceramic capacitor is limited according to the tendency of the electronic device to be made smaller and thinner. Also, the distance d between the internal electrodes is short ), Cracks, delamination, migration of the electrodes, and the like.

이에 따라, 본 발명의 일 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터(100)는 도 3과 같이 액티브 영역(A)의 제1유전층(111)에 제1그래핀(141)을 포함시켜 적층 세라믹 커패시터(100)의 유전 용량 향상을 도모하였다.3, the first graphene 141 is formed on the first dielectric layer 111 of the active region A, and the first graphene 141 is formed on the first dielectric layer 111 of the active region A. Thus, The dielectric capacity of the ceramic capacitor 100 is improved.

특히, 본 발명의 일 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터(100)는 제1그래핀(141)을 제1유전층(111)에 단순히 혼합하는 것이 아니라, 도 4와 같이 제1그래핀(141)이 제1내부전극(121) 또는 제2내부전극(122)과 마주보도록 배열된다. 여기서 마주보도록 배열된다는 것은 그래핀과 내부전극의 면과 면이 이루는 각도가 일정한 범위 내에 있는 것의미한다. 바람직하게는, 양자가 서로 수평한 것이 좋지만, 예컨대 -45 도 ~ 45 도의 각도를 이룰 수 있다. Particularly, the graphene-based multilayer ceramic capacitor 100 according to an embodiment of the present invention is not simply mixed with the first graphene 141 to the first dielectric layer 111, (141) are arranged to face the first internal electrode (121) or the second internal electrode (122). In this case, it is meant that the angle between the plane of the graphene and the internal electrode is within a certain range. Preferably, both are preferably horizontal to each other, but an angle of -45 degrees to 45 degrees can be obtained, for example.

본 발명의 일 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터(100)는 제1그래핀(141)이 내부전극(121, 122)과 마주보도록 배열됨으로써 내부전극(121, 122)과 제1그래핀(141)의 사이에서 마이크로 캐패시터 네트워크를 형성하게 된다. 이에 따라, 적층 세라믹 커패시터의 용량을 현저히 향상시킬 수 있다. The first graphene 141 is arranged to face the inner electrodes 121 and 122 so that the inner electrodes 121 and 122 and the first graphene 141 are arranged to face the inner electrodes 121 and 122, Pin 141 to form a micro-capacitor network. Thus, the capacity of the multilayer ceramic capacitor can be remarkably improved.

한편, 본 발명의 일 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터(100)는 제1유전층(111)에 포함되는 제1그래핀(141)은 절연층인 제1유전층(111)과 도체인 제1그래핀(141) 사이에서 발생하는 Maxwell-Wagner-Sillars 효과에 의한 자유전하의 증가를 야기하고, 이로 인해 적층 세라믹 커패시터(100)의 용량을 더욱 향상시키게 된다.The first graphene 141 included in the first dielectric layer 111 includes a first dielectric layer 111 as an insulating layer and a second dielectric layer as a conductor, The free charge is increased due to the Maxwell-Wagner-Sillars effect generated between the first graphenes 141, thereby further improving the capacity of the multilayer ceramic capacitor 100.

제1그래핀(141)이 제1내부전극(121) 또는 제2내부전극(122)과 마주보도록 배열되게 하기 위하여, 후술하는 바와 같이 용매에 그래핀을 포함하는 그래핀 콜로이드를 희석하여 세라믹 그린시트에 분사하여 적층 세라믹 커패시터를 제조하였다. In order to arrange the first graphene 141 so as to face the first internal electrode 121 or the second internal electrode 122, graphene colloid containing the graphene is diluted in the solvent as described below, And sprayed onto a sheet to prepare a multilayer ceramic capacitor.

도 5에서 알 수 있듯이, 유전층(111')의 제조시에 유전체 조성물과 그래핀을 단순히 혼합하여 제조하면, 유전체(1)의 입경(grain boundary)에 그래핀(2)이 배치되는데, 그래핀(2)이 내부전극(3)과 마주보도록 배치되는 양이 현저히 감소하게 된다. 이처럼, 그래핀(2)이 내부전극(3)과 마주보도록 배치되는 양이 현저히 감소하게 되면, 마이크로 캐패시터 네트워크 형성이 줄어들어 적층 세라믹 커패시터의 용량 향상이 그래핀의 첨가량 대비 미미하다. 5, the graphene 2 is disposed at the grain boundary of the dielectric 1 when the dielectric composition and the graphene are simply mixed at the time of manufacturing the dielectric layer 111 ' The amount of the electrode 2 arranged to face the internal electrode 3 is significantly reduced. As described above, when the amount of graphenes 2 arranged to face the internal electrodes 3 is significantly reduced, formation of a micro-capacitor network is reduced, and the capacity of the multilayer ceramic capacitor is improved to a lesser extent than the added amount of graphene.

하지만, 도 5의 경우와 달리 본 발명의 일 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터(100)의 제1그래핀(141)을 포함하는 그래핀 콜로이드를 용매에 희석하고, 세라믹 그린시트에 그래핀 콜로이드가 희석된 용매를 분사하여 그래핀층을 형성하기 때문에, 제1그래핀(141)이 제1내부전극(121) 또는 제2내부전극(122)과 마주보도록 배열된다.However, unlike the case of FIG. 5, the graphene colloid including the first graphene 141 of the multilayer ceramic capacitor 100 using the graphene according to an embodiment of the present invention is diluted in a solvent, The first graphene 141 is arranged to face the first internal electrode 121 or the second internal electrode 122 since the graphene colloid is sprayed with the diluted solvent to form the graphene layer.

제1그래핀(141)은 작용성 그래핀, 환원 산화 그래핀, 산화 그래핀, 그래핀 플레이크로 이루어진 군에서 선택되는 어느 하나 또는 이들의 조합일 수 있다. 어떠한 처리도 되지 않은 그래핀의 경우, 물성은 매우 뛰어나지만 응집으로 인해 이용하기 매우 어렵다는 문제가 있었다. 이와 같은 응집 문제를 해결하기 위해, 제1그래핀(141)은 작용성 그래핀, 환원 산화 그래핀, 산화 그래핀, 그래핀 플레이크로 이루어진 군에서 선택되는 어느 하나 또는 이들의 조합일 수 있다. The first graphene 141 may be any one selected from the group consisting of functional graphene, reduced oxidized graphene, oxidized graphene and graphene flake, or a combination thereof. In the case of graphene which has not undergone any treatment, there is a problem that the physical properties are very excellent but it is very difficult to use due to agglomeration. In order to solve such a coagulation problem, the first graphene 141 may be any one selected from the group consisting of functional graphene, reduced oxidized graphene, oxidized graphene and graphene flake, or a combination thereof.

특히, 적층 세라믹 커패시터의 제조 과정 중에서 세라믹 그린시트의 적층, 압착 및 절단 후 약 1000 ℃에서 소성하는 공정을 수행하는데, 이 소성 공정 중에 그래핀의 분산성을 향상시키기 위해 처리된 작용기 등이 제거되어 그래핀의 특성이 향상된다. Particularly, in the process of manufacturing a multilayer ceramic capacitor, a ceramic green sheet is laminated, squeezed and cut, followed by baking at about 1000 ° C. In this baking process, the processed functional groups and the like are removed to improve the dispersibility of the graphene The characteristics of graphene are improved.

따라서, 본 발명의 일 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터(100)는 그래핀의 특성 저하를 최소화하면서, 동시에 그래핀의 응집 문제를 해소할 수 있다. Accordingly, the multilayer ceramic capacitor 100 using graphene according to an embodiment of the present invention can solve graphene cohesion at the same time while minimizing deterioration of graphene characteristics.

제1그래핀(141)은 두께가 0.2 내지 2 nm인 단층(monolayer)에서 수층(few layer)의 그래핀일 수 있다. 제1그래핀(141)으로 수층 이하의 그래핀을 사용함으로써 제1유전층(111)의 두께의 최소화 및 제1그래핀(141)의 함량의 최대화를 도모하였다. The first graphene 141 may be a monolayer to a few layers of graphene having a thickness of 0.2 to 2 nm. The thickness of the first dielectric layer 111 is minimized and the content of the first graphene 141 is maximized by using graphene below the water layer as the first graphene 141. [

전술한 식 1에서 살펴본 바와 같이, 본 발명의 일 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터(100)는 액티브 영역(A)에 위치하는 제1유전층(111)은 제1그래핀(141)이 수층 이하의 그래핀이므로 제1유전층(111)의 두께, 즉 제1 및 제2내부전극(121, 122) 사이의 거리(d)의 증가를 최소화하여 적층 세라믹 커패시터의 용량을 향상시킬 수 있다.The graphene-based multilayer ceramic capacitor 100 according to an embodiment of the present invention has the first dielectric layer 111 located in the active region A and the first graphene 141, The capacity of the multilayer ceramic capacitor can be improved by minimizing the increase of the thickness of the first dielectric layer 111, that is, the distance d between the first and second internal electrodes 121 and 122 .

한편, 제1그래핀(141)의 길이는 0.1 내지 1 ㎛일 수 있다. 제1그래핀(141)의 길이가 0.1 ㎛ 미만인 경우에는 유전 용량의 향상이 미미하고, 1 ㎛를 초과하는 경우에는 그래핀의 분산성이 감소하여 유전 용량에 대한 기여도가 오히려 감소하는 문제가 있다. 더욱이, 제1그래핀(141)의 길이가 0.1 ㎛ 초과시에는 제1그래핀(141)이 연속적으로 연결되어 단락(short)가 발생하는 문제가 있다. On the other hand, the length of the first graphene 141 may be 0.1 to 1 탆. When the length of the first graphene 141 is less than 0.1 탆, the improvement of the dielectric capacity is insignificant. When the length of the first graphene 141 is more than 1 탆, the dispersibility of graphene is decreased and the contribution to the dielectric capacity is rather reduced . Moreover, when the length of the first graphene 141 exceeds 0.1 탆, the first graphene 141 is continuously connected to cause a short circuit.

제1그래핀(141)은 제1내부전극(121) 또는 제2내부전극(122)에 대해 -26 내지 26 도의 각도(θ)로 배치될 수 있다. The first graphene 141 may be disposed at an angle of -26 to 26 degrees with respect to the first internal electrode 121 or the second internal electrode 122. [

이와 같은 제1그래핀(141)은 제1내부전극(121) 또는 제2내부전극(122)에 대한 각도(θ)는 제1그래핀(141)의 분사시 대기 시간에 따라 조절의 수 있다. 대기시간이 길어질수록 제1그래핀(141)은 제1내부전극(121) 또는 제2내부전극(122)에 대한 각도(θ)가 0에 가까워짐을 확인할 수 있엇다.The angle of the first graphene 141 with respect to the first internal electrode 121 or the second internal electrode 122 can be adjusted according to the waiting time of the first graphene 141 . As the waiting time becomes longer, it can be confirmed that the angle? Of the first graphene 141 with respect to the first internal electrode 121 or the second internal electrode 122 approaches zero.

하기의 표 1은 제1그래핀(141)의 제1내부전극(121) 또는 제2내부전극(122)에 대한 각도(θ)에 따른 제1그래핀(141)의 실질적인 용량기여면적을 나타낸 것이다.Table 1 below shows the actual capacity contribution area of the first graphene 141 according to the angle? With respect to the first internal electrode 121 or the second internal electrode 122 of the first graphene 141 will be.

Figure pat00002
Figure pat00002

용량기여면적은 제1그래핀(141)의 제1내부전극(121) 또는 제2내부전극(122)에 대한 각도(θ)가 0 도 일 경우를 1로 가정하고, 각도가 증가함에 따라 제1그래핀(141)의 용량에 기여하는 면적을 백분율로 나타낸 것이다.The capacitance contribution area is assumed to be 1 when the angle? With respect to the first internal electrode 121 or the second internal electrode 122 of the first graphene 141 is 0 degree, The area contributing to the capacity of one graphene 141 is expressed as a percentage.

표 1을 참조하면, 제1그래핀(141)의 제1내부전극(121) 또는 제2내부전극(122)에 대한 각도(θ)가 26 도를 초과하는 경우에는 제1그래핀(141)의 용량기여면적이 90% 미만으로 감소하는 문제가 있었다. 이는 -26 도 미만인 경우에도 동일할 것이 자명하다.Referring to Table 1, when the angle? Of the first graphene 141 with respect to the first internal electrode 121 or the second internal electrode 122 exceeds 26 degrees, the first graphene 141, There is a problem that the capacity-attributed area of the battery is reduced to less than 90%. It is obvious that this is the same even if it is less than -26 degrees.

따라서, 제1그래핀(141)의 용량기여면적을 90% 이상으로 향상시키기 위하여, 본 발명의 일 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터(100)는 제1그래핀(141)의 제1내부전극(121) 또는 제2내부전극(122)에 대한 각도(θ)를 -26도 내지 26도로 배치할 수 있다.Therefore, in order to improve the capacity-contributing area of the first graphene 141 to 90% or more, the graphene-based multilayer ceramic capacitor 100 according to the embodiment of the present invention may be used as the first graphene 141 1 to the internal electrode 121 or the second internal electrode 122 can be set to -26 to 26 degrees.

하기의 표 2는 제1유전층(111)의 두께와 제1그래핀(141)의 제1내부전극(121) 또는 제2내부전극(122)에 대한 각도(θ)에 따른 단락 발생여부를 나타낸 것이다.Table 2 below shows the thickness of the first dielectric layer 111 and the occurrence of a short circuit according to the angle of the first graphene 141 with respect to the first internal electrode 121 or the second internal electrode 122 will be.

Figure pat00003
Figure pat00003

표 2의 샘플 1은 제1유전층(111)의 평균 두께가 1 ㎛인 적층 세라믹 커패시터이고, 샘플 2는 제1유전층(111)의 평균 두께가 0.5 ㎛인 적층 세라믹 커패시터이다.Sample 1 in Table 2 is a multilayer ceramic capacitor in which the first dielectric layer 111 has an average thickness of 1 占 퐉 and Sample 2 is a multilayer ceramic capacitor in which the first dielectric layer 111 has an average thickness of 0.5 占 퐉.

단락발생여부는 제1그래핀(141)의 각도에 따라 2개의 제1그래핀(141)이 서로 연결되었을 때, 서로 인접하는 내부전극(121, 122)의 단락 발생 가부로 확인하였으며, 단락이 발생하지 않는 경우에는 ×로, 단락이 발생하는 경우에는 ○로 표시하였다.The occurrence of a short circuit was confirmed by the occurrence of short-circuiting of the adjacent internal electrodes 121 and 122 when the two first graphenes 141 were connected to each other according to the angle of the first graphene 141, When it did not occur, it was indicated by x, and when a short circuit occurred, it was indicated by o.

표 2를 참조하면, 제1유전층(111)의 평균 두께가 1 ㎛인 샘플 1의 경우에는 제1그래핀(141)의 제1내부전극(121) 또는 제2내부전극(122)에 대한 각도(θ)가 26 도를 초과하는 경우에 단락이 발생함을 확인할 수 있었다. 즉, 이는 표 1의 용량기여면적과 동일한 결과로 제1유전층(111)의 평균 두께가 1 ㎛인 경우에는 제1그래핀(141)의 제1내부전극(121) 또는 제2내부전극(122)에 대한 각도(θ)가 -26 내지 26 도를 만족하는 경우에 용량과 신뢰성을 동시에 확보할 수 있음을 알 수 있다.Referring to Table 2, in the case of the sample 1 having an average thickness of 1 탆 of the first dielectric layer 111, the angle of the first graphene 141 with respect to the first internal electrode 121 or the second internal electrode 122 (&thetas;) exceeded 26 DEG, it was confirmed that a short circuit occurred. That is, it is the same as the capacity contribution area of Table 1, and when the average thickness of the first dielectric layer 111 is 1 μm, the first internal electrode 121 or the second internal electrode 122 of the first graphene 141 ) Can satisfy both the capacity and the reliability when the angle &thetas; satisfies -26 to 26 degrees.

한편, 제1유전층(111)의 평균 두께가 0.5 ㎛인 샘플 2의 경우에는 제1그래핀(141)의 제1내부전극(121) 또는 제2내부전극(122)에 대한 각도(θ)가 13 도를 초과하는 경우에 단락이 발생함을 확인할 수 있었다. 따라서, 제1유전층(111)의 평균 두께가 0.5 ㎛인 경우에는 용량과 신뢰성을 동시에 확보하기 위하여, 제1그래핀(141)의 제1내부전극(121) 또는 제2내부전극(122)에 대한 각도(θ)가 -13 내지 13 도를 만족하도록 할 수 있다.On the other hand, in the case of the sample 2 having an average thickness of 0.5 탆 of the first dielectric layer 111, the angle? Of the first graphene 141 with respect to the first internal electrode 121 or the second internal electrode 122 is It was confirmed that a short circuit occurs when the temperature exceeds 13 degrees. Therefore, when the average thickness of the first dielectric layer 111 is 0.5 탆, the first and second internal electrodes 121 and 122 of the first graphene 141 are formed to have the same thickness, The angle? Can be made to satisfy -13 to 13 degrees.

다시 도 4로 돌아가면, 제1그래핀(141)은 제1유전층(111) 상에 불연속적으로 배치되어 그래핀층(L1, L2, L3)을 형성할 수 있음을 알 수 있다. 도 4에는 3개의 그래핀층(L1, L2, L3)을 도시하였으나, 이에 제한되는 것은 아니다. 즉, 제1그래핀(141)이 세라믹 시트에 분사되어 형성되고, 이러한 세라믹 시트를 1 내지 10층 적층함으로써, 제1유전층(111)내에 1 내지 10층의 그래핀층이 포함될 수 있다. 제1유전층(111) 내에 그래핀층이 10층 이상 포함되는 경우, 유전체로 인해 제1유전층(111)의 두께가 너무 두꺼워져서 적층 수 감소에 의해 적층 세라믹 커패시터의 정전 용량이 오히려 감소하는 문제가 있다.Referring again to FIG. 4, it can be seen that the first graphene 141 is disposed discontinuously on the first dielectric layer 111 to form the graphene layers L 1 , L 2 , and L 3 . Although FIG. 4 shows three graphene layers (L 1 , L 2 , L 3 ), it is not limited thereto. That is, the first graphene 141 is formed by spraying on the ceramic sheet, and 1 to 10 layers of the graphene layer may be included in the first dielectric layer 111 by stacking 1 to 10 layers of the ceramic sheets. When the first dielectric layer 111 includes more than ten graphene layers, the thickness of the first dielectric layer 111 becomes too thick due to the dielectric, and the capacitance of the multilayer ceramic capacitor is rather reduced due to the decrease in the number of layers .

이처럼, 제1그래핀(141)이 각각의 그래핀층(L1, L2, L3)을 구성함으로써, 제1그래핀(141)에 의한 적층 세라믹 커패시터의 용량 향상은 극대화하면서, 동시에 단락이 발생하는 것은 최소화 할 수 있다. 즉, 각 그래핀층(L1, L2, L3)의 사이의 유전체가 적층방향으로 인접하는 제1그래핀(141) 사이가 연결되는 것을 방지하는 역할을 수행하여 적층 세라믹 커패시터의 신뢰성을 향상시킬 수 있다.As described above, since the first graphene 141 constitutes each of the graphene layers L 1 , L 2 and L 3 , the capacity increase of the multilayer ceramic capacitor by the first graphene 141 is maximized, Occurrences can be minimized. That is, the dielectric between the graphene layers L 1 , L 2 , and L 3 prevents the first graphenes 141 adjacent to each other in the stacking direction from being connected to each other, thereby improving the reliability of the multilayer ceramic capacitor .

그래핀층(L1, L2, L3)은 적층 방향에 있어서 일측으로 인접하는 그래핀층(L1, L2, L3)과의 간격을 d1이라 할 때, d1는 0.2 내지 5 ㎛를 만족할 수 있다. d1 이 5 ㎛ 를 초과하는 경우, 제1유전층(111)의 두께가 너무 두꺼워져서 적층 수 감소에 의해 적층 세라믹 커패시터의 정전용량이 오히려 감소하는 문제가 있다.Yes pinned layer (L 1, L 2, L 3) when the distance between the So pinned layer adjacent to one side in the stacking direction (L 1, L 2, L 3) to be referred to as d 1, d 1 is 0.2 to 5 ㎛ Can be satisfied. If d 1 exceeds 5 탆, the thickness of the first dielectric layer 111 becomes too thick, and there is a problem that the capacitance of the multilayer ceramic capacitor is rather reduced due to the decrease in the number of layers.

또한, d1는 0.2 ㎛ 미만인 경우에는 각 그래핀층(L1, L2, L3)의 사이의 유전체가 적층방향으로 인접하는 제1그래핀(141) 사이가 연결되는 것을 방지하는 역할을 제대로 수행하지 못한다. 즉, 층간 절연 감소에 의한 신뢰성 성능 저하 및 단락(short) 발생 증가 등의 전기적 특성 저하가 발생할 수 있다.When d 1 is less than 0.2 μm, the dielectric between the graphene layers L 1 , L 2 and L 3 prevents the first graphenes 141 adjacent to each other in the stacking direction from being connected to each other I can not do it. That is, electrical property degradation such as decrease in reliability performance due to decrease in interlayer insulation and increase in short-circuit occurrence may occur.

한편, 그래핀층은 적층 방향에 있어서 일측으로 인접하는 그래핀층과의 간격을 d1 이라 하고, 타측으로 인접하는 그래핀층과의 간격을 d2 이라 할 때, d1/d2는 0.9 내지 1.1일 수 있다. On the other hand, when the distance between the graphene layer and the adjoining graphene layer on one side is d 1 and the distance between the adjacent graphene layer on the other side is d 2 , d 1 / d 2 is 0.9 to 1.1 .

즉, 각 그래핀층(L1, L2, L3)의 사이의 유전체의 두께를 일정하게 하여, 적층방향으로 인접하는 제1그래핀(141) 사이가 연결되는 것을 방지하는 성능을 향상시킬 수 있다.That is, the thickness of the dielectric between the graphene layers L 1 , L 2 and L 3 is made constant, and the performance of preventing the first graphenes 141 adjacent to each other in the stacking direction from being connected can be improved have.

도 6은 도 2의 P2 부분의 확대 단면도를 개략적으로 도시한 것이다. Fig. 6 schematically shows an enlarged cross-sectional view of a portion P 2 in Fig. 2;

도 6를 참조하며, 본 발명의 다른 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터에 대해 설명하도록 한다. 전술한 일 실시예에 따른 적층 세라믹 커패시터와 동일한 구성에 대해서는 설명을 생략하도록 하다.Referring to FIG. 6, a multilayer ceramic capacitor using graphene according to another embodiment of the present invention will be described. Description of the same configuration as the multilayer ceramic capacitor according to the above-described embodiment will be omitted.

도 6을 참조하면, 커버 영역(C)은 제2유전층(112)이 내부전극 없이 적층 및 압착, 소결되어 형성될 수 있다. Referring to FIG. 6, the cover region C may be formed by stacking and pressing and sintering the second dielectric layer 112 without internal electrodes.

다만, 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터는 제1그래핀(141)과 달리 제2유전층(112)에는 제2그래핀(142)이 불규칙적으로 분산된다. 여기서 불규칙적으로 분산된다는 것은 내부전극과 제2그래핀(142)의 면이 서로 이루는 각도가 일정하지 않다는 것을 의미한다. However, in the multilayer ceramic capacitor according to another embodiment of the present invention, unlike the first graphene 141, the second graphene 142 is irregularly dispersed in the second dielectric layer 112. Here, the irregularly dispersed means that the angle between the inner electrode and the surface of the second graphene 142 is not constant.

종래에는 커버 영역(C)은 적층 세라믹 커패시터의 커패시터 용량에 영향을 거의 미치지 않는 것으로 예측 및 확인되었으나, 커버 영역(C)에 위치하는 유전층에 그래핀을 분산시킨 결과 적층 세라믹 커패시터의 용량이 약간 향상되는 것을 확인할 수 있었다. Conventionally, the cover region C is predicted and confirmed to have little influence on the capacitor capacity of the multilayer ceramic capacitor. However, when the graphene is dispersed in the dielectric layer located in the cover region C, the capacity of the multilayer ceramic capacitor is slightly improved .

나아가, 커버 영역(C)에 위치하는 제2유전층(112)에 제2그래핀(142)을 포함시킴으로써, 커버 영역의 물리적 강도가 현저히 향상되었으며 제2그래핀(142)이 크랙(Crack)의 전파를 방지하는 역할을 수행함으로써 전도성 이물질이 액티브 영역(A)으로 유입되는 것을 방지하여, 본 발명의 다른 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터의 신뢰성이 현저히 향상되었다. Further, by including the second graphene 142 in the second dielectric layer 112 located in the cover region C, the physical strength of the cover region is significantly improved and the second graphene 142 is cracked The conductive foreign matter is prevented from flowing into the active region A by performing the role of preventing the propagation of electric waves, and the reliability of the multilayer ceramic capacitor using graphene according to another embodiment of the present invention is remarkably improved.

제2그래핀(142)은 전술한 제1그래핀(141)과 마찬가지로, 작용성 그래핀, 환원 산화 그래핀, 산화 그래핀, 그래핀 플레이크로 이루어진 군에서 선택되는 어느 하나 또는 이들의 조합일 수 있다. 제2그래핀(142)은 제1그래핀(141)과 달리 세라믹 그린시트를 마련하는 단계에서 유전체 조성물과 함께 혼합되는데, 제2그래핀(142)을 작용성 그래핀, 환원 산화 그래핀, 산화 그래핀, 그래핀 플레이크로 이루어진 군에서 선택되는 어느 하나 또는 이들의 조합으로 함으로써 분산성을 향상시킬 수 있다. The second graphene 142 may be any one selected from the group consisting of functional graphenes, reduced oxidized graphenes, oxidized graphene, and graphene flakes, or a combination thereof, similar to the first graphenes 141 described above . Unlike the first graphene 141, the second graphene 142 is mixed with the dielectric composition in the step of providing the ceramic green sheet, and the second graphene 142 is mixed with the functional graphene, An oxide graphene, and a graphene flake, or a combination thereof, the dispersibility can be improved.

이때, 제2그래핀(142)은 제2유전층(112)을 기준으로 0.1 내지 5 wt%의 함량으로 포함될 수 있다. 제2그래핀(142)의 함량이 0.1 wt% 미만인 경우, 적층 세라믹 커패시터의 용량 향상 효과 및 신뢰성 향상이 거의 나타나지 않았으며, 5 wt%를 초과할 경우에는 제2그래핀(142)끼리 서로 연결되어 단락이 발생하는 문제가 있다.At this time, the second graphene 142 may be included in an amount of 0.1 to 5 wt% based on the second dielectric layer 112. When the content of the second graphene 142 is less than 0.1 wt%, the capacity improving effect and the reliability of the multilayer ceramic capacitor are hardly improved and when the content is more than 5 wt%, the second graphene 142 is connected to each other There is a problem that a short circuit occurs.

제2그래핀(142)의 길이는 0.1 내지 1 ㎛ 일 수 있다. 한편, 제2그래핀(142)의 두께는 50 nm 이하 일 수 있다. 제1그래핀(142)으로 단층(monolayer) 그래핀을 이용하는 것과 달리, 제2그래핀(142)은 충분한 두께를 가지는 그래핀을 이용함으로써 본 발명의 다른 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터의 신뢰성을 향상시킬 수 있다.The length of the second graphene 142 may be 0.1 to 1 占 퐉. On the other hand, the thickness of the second graphene 142 may be 50 nm or less. In contrast to using monolayer graphene as the first graphene 142, the second graphene 142 is formed by using a graphene having a sufficient thickness to form a multilayer ceramic using graphene according to another embodiment of the present invention The reliability of the capacitor can be improved.

도 7은 도 3의 P3 부분의 확대 단면도를 개랴적으로 도시한 것이다.FIG. 7 is an enlarged cross-sectional view of the P 3 portion of FIG. 3.

도 7을 참조하며, 본 발명의 또 다른 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터에 대해 설명하도록 한다. 전술한 일 실시예 또는 다른 실시예에 따른 적층 세라믹 커패시터와 동일한 구성에 대해서는 설명을 생략하도록 하다.Referring to FIG. 7, a multilayer ceramic capacitor using graphene according to another embodiment of the present invention will be described. Description of the same configuration as the multilayer ceramic capacitor according to the above-described embodiment or another embodiment will be omitted.

도 7을 참조하면, 마진 영역(M)에는 측면 커버층(113, 114)이 배치될 수 있다. 일반적인 경우, 마진 영역(M)은 적층된 세라믹 그리시트를 절단시에 내부전극이 길이 방향(X)의 양 측면으로 노출되지 않도록 여유 있게 절단하여 형성된다. 즉, 여유 부분이 마진 영역(M)이 되는 것이다. 하지만, 본 발명의 또 다른 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터는 세라믹 그린시트 절단 시에 길이 방향(X)의 양 측면이 노출되도록 절단(도 3의 일점쇄선 참조)하고, 절단면에 측면 커버층(113, 114)를 형성한 것이다.Referring to FIG. 7, the side cover layers 113 and 114 may be disposed in the margin region M. FIG. In general, the margin region M is formed by cutting the stacked ceramic green sheets so that the internal electrodes are not exposed on both sides in the longitudinal direction X at the time of cutting. That is, the margin portion becomes the margin region M. However, the multilayer ceramic capacitor using graphene according to another embodiment of the present invention is cut so that both sides of the longitudinal direction X are exposed (see the one-dot chain line in FIG. 3) at the time of cutting the ceramic green sheet, And cover layers 113 and 114 are formed.

이처럼, 별도의 측면 커버층(113, 114)을 이용하는 경우에는 마진 영역(M)을 두께를 최소화 할 수 있고, 이에 따라 내부전극의 오버랩 면적, 즉 유효 면적을 증가시켜 적층 세라믹 커패시터의 용량을 향상시킬 수 있다.When the separate side cover layers 113 and 114 are used, the thickness of the margin region M can be minimized, thereby increasing the overlap area of the internal electrodes, that is, the effective area, thereby improving the capacity of the multilayer ceramic capacitor .

또한, 본 발명의 또 다른 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터는 측면 커버층(113, 114)이 제3그래핀(143)이 불규칙적으로 분산된다. 이에 따라, 측면 커버층(113, 114)의 물리적 강도가 현저히 향상되었으며 제2그래핀(142)이 크랙(Crack)의 전파를 방지하는 역할을 수행함으로써 전도성 이물질이 액티브 영역(A)으로 유입되는 것을 방지하여, 본 발명의 다른 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터의 신뢰성이 현저히 향상되었다. Also, in the multilayer ceramic capacitor using graphene according to another embodiment of the present invention, the third graphenes 143 are dispersed irregularly in the side cover layers 113 and 114. Accordingly, the physical strength of the side cover layers 113 and 114 is significantly improved, and the second graphene 142 plays a role of preventing the propagation of cracks, so that conductive foreign matter flows into the active region A The reliability of the multilayer ceramic capacitor using graphene according to another embodiment of the present invention is remarkably improved.

특히, 측면 커버층(113, 114)의 액티브 영역(A)에 대한 보호 성능이 향상됨에 따라, 측면 커버층(113, 114)을 더욱 얇게 형성할 수 있으므로, 유효 면적을 증가시켜 적층 세라믹 커패시터의 용량을 향상시킬 수 있다.Particularly, since the side cover layers 113 and 114 can be made thinner as the protection performance against the active area A of the side cover layers 113 and 114 is improved, the effective cover area can be increased to increase the effective area of the multilayer ceramic capacitor The capacity can be improved.

여기서, 제3그래핀(143)은 제2그래핀(142)과 동일한 그래핀을 이용하는 것도 가능하다.Here, the third graphene 143 may use the same graphene as the second graphene 142.

[실시예][Example]

제1 및 제2그래핀의 함량이 적층 세라믹 커패시터의 용량에 미치는 영향을 알아보기 위해, 하기 제1 및 제2그래핀의 함량을 변화시키면서 각각 적층 세라믹 커패시터의 용량 변화를 측정하였다.In order to examine the effect of the content of the first and second graphenes on the capacity of the multilayer ceramic capacitor, the capacitance change of the multilayer ceramic capacitor was measured while varying the contents of the first and second graphenes.

비교예는 제1 및 제2그래핀을 제1 및 제2유전층에 전혀 첨가하지 않은 1005 크기의 적층 세라믹 커패시터이다. The comparative example is a 1005-size multilayer ceramic capacitor in which first and second graphenes are not added to the first and second dielectric layers at all.

실시예 1은 0.005 wt%의 농도의 그래핀 졸(sol)을 세라믹 그린시트에 분사하여 그래핀 층을 포함하는 제1유전층을 형성한 것이며, 제2유전층은 1 wt% 의 제2그래핀을 포함하는 1005 크기의 적층 세라믹 커패시터이다. In Example 1, a graphene sol having a concentration of 0.005 wt% was sprayed onto a ceramic green sheet to form a first dielectric layer including a graphene layer, and the second dielectric layer had a second graphene layer containing 1 wt% Lt; RTI ID = 0.0 > 1005 < / RTI >

실시예 2는 0.01 wt%의 농도의 그래핀 졸(sol)을 세라믹 그린시트에 분사하여 그래핀 층을 포함하는 제1유전층을 형성한 것이며, 제2유전층은 1.5 wt% 의 제2그래핀을 포함하는 1005 크기의 적층 세라믹 커패시터이다.In Example 2, a graphene sol having a concentration of 0.01 wt% was sprayed onto a ceramic green sheet to form a first dielectric layer including a graphene layer. The second dielectric layer contained 1.5 wt% of a second graphene Lt; RTI ID = 0.0 > 1005 < / RTI >

Figure pat00004
Figure pat00004

보다 정확한 측정을 위해, 비교예, 실시예 1 및 실시예 2의 적층 세라믹 커패시터를 15개를 제작하여, 용량을 측정하였다. For more accurate measurement, 15 multilayer ceramic capacitors of Comparative Example, Example 1 and Example 2 were prepared and their capacities were measured.

표 3을 참조하면, 제1 및 제2그래핀의 함량이 증가할수록 적층 세라믹 커패시터의 용량이 증가되는 것을 확인할 수 있었다. 즉, 제1 및 제2그래핀에 의해 유전율이 증가되고, 이에 따라 적층 세라믹 커패시터의 정전 용량이 상승되는 것을 알 수 있다. 이처럼 적층 세라믹 커패시터의 정전 용량이 향상되면, 고정 수율 및 설계 자유도가 크게 향상되는 장점이 있다.Referring to Table 3, it was confirmed that the capacity of the multilayer ceramic capacitor was increased as the content of the first and second graphenes was increased. That is, it can be seen that the dielectric constant is increased by the first and second graphene, and thus the capacitance of the multilayer ceramic capacitor is increased. When the capacitance of the multilayer ceramic capacitor is improved, the fixed yield and the degree of freedom of design are greatly improved.

이외에도, 표 3에 기재하지 않았으나, 적층 세라믹 커패시터의 강도가 1.5 배 이상 향상되었으며, 직류 중첩특성은 20 내지 30% 향상되었고, 고온 신뢰성도 향상되었다.In addition, although not shown in Table 3, the strength of the multilayer ceramic capacitor was improved by 1.5 times or more, the direct current superposition characteristic was improved by 20 to 30%, and the high temperature reliability was also improved.

적층 세라믹 커패시터의 제조 방법Manufacturing Method of Multilayer Ceramic Capacitor

도 8은 본 발명의 일 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터의 제조 방법의 플로우 차트를 개략적으로 도시한 것이다.8 schematically shows a flowchart of a method of manufacturing a multilayer ceramic capacitor using graphene according to an embodiment of the present invention.

도 8을 참조하면, 본 발명의 일 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터의 제조 방법은 세라믹 그린시트를 마련하는 단계(S110), 세라믹 그린시트의 일면에 내부전극을 형성하는 단계(S120), 내부전극이 형성된 세라믹 그린시트를 적층 및 압착하여 형성된 액티브 영역을 포함하는 바디를 형성하는 단계(S130) 및 바디의 외측에 내부전극과 연결되는 외부전극을 형성하는 단계(S140)를 포함한다.Referring to FIG. 8, a method of fabricating a multilayer ceramic capacitor using graphene according to an embodiment of the present invention includes the steps of preparing a ceramic green sheet (S110), forming internal electrodes on one surface of a ceramic green sheet (S120 (S130) forming a body including an active region formed by laminating and pressing a ceramic green sheet having internal electrodes formed therein, and forming an external electrode connected to the internal electrode on the outside of the body (S140) .

이하, 각 단계를 구체적으로 살펴보도록 한다.Hereinafter, each step will be described in detail.

먼저, 세라믹 그린시트를 마련하는 단계(S110)를 수행한다.First, a step of providing a ceramic green sheet (S110) is performed.

편의상 액티브 영역, 즉 내부전극이 형성될 세라믹 그린시트를 제1 및 제2세라믹 그린시트라 하고, 커버 영역을 구성하게될 세라믹 그린시트를 커버용 세라믹 그린시트라고 한다.For convenience, the active area, that is, the ceramic green sheet on which the internal electrode is to be formed will be referred to as first and second ceramic green sheets, and the ceramic green sheet to constitute the cover area will be referred to as ceramic green sheet for covering.

제1 및 제2세라믹 그린시트의 제조하는 단계(S111)부터 먼저 살펴보도록 한다. 제1 및 제2세라믹 그린시트의 제조 순서는 선후(先後)와 무관하다.First, the manufacturing of the first and second ceramic green sheets (S111) will be described first. The manufacturing procedure of the first and second ceramic green sheets is irrelevant.

제1 및 제2세라믹 그린시트는 유전체 조성물로 슬러리를 제조한 후에 이를 시트 형태로 성형하여 제조할 수 있다. The first and second ceramic green sheets can be produced by preparing a slurry with a dielectric composition and then molding the slurry into a sheet form.

여기서 유전체 조성물은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 세라믹 분말과 함께 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 적어도 하나 이상 더 첨가하될 수 있다.The dielectric composition may include a ceramic powder having a high dielectric constant, for example, a barium titanate (BaTiO 3 ) -based or a strontium titanate (SrTiO 3 ) -based powder, and may be mixed with a ceramic powder together with a ceramic additive, an organic solvent, A binder, a dispersant, and the like may be further added.

제1 및 제2세라믹 그린시트를 형성하는 단계(S111)를 수행한 후, 상기 제1세라믹 그린시트의 일면에 그래핀층을 형성하는 단계(S112)를 수행한다.After forming the first and second ceramic green sheets (S111), a step (S112) of forming a graphene layer on one surface of the first ceramic green sheet is performed.

여기서 제1그래핀은 작용성 그래핀, 환원 산화 그래핀, 산화 그래핀, 그래핀 플레이크로 이루어진 군에서 선택되는 어느 하나 또는 이들의 조합으로 함으로써, 그래핀의 응집(agglomeration) 현상이 발생하는 것을 방지할 수 있다. 다만, 이와 같이 전처리된 그래핀은 순수한 그래핀에 비해 특성이 다소 감소할 수 있으나, 본 발명에 있어서는 후술하는 소성 과정에서 특성을 회복할 수 있다는 장점이 있다.Here, the first graphene may be any one selected from the group consisting of functional graphenes, reduced oxidized graphenes, oxidized graphenes, and graphene flakes, or a combination thereof, thereby causing agglomeration of graphene . However, the graphenes thus pretreated may have a somewhat reduced property compared with pure graphenes, but the present invention has an advantage that the characteristics can be recovered in the firing process described below.

그래핀층을 형성하는 단계(S112)는 제1그래핀을 포함하는 그래핀 콜로이드를 마련하는 단계부터 시작될 수 있다.The step of forming a graphene layer (S112) may be started from the step of providing a graphene colloid including the first graphene.

그래핀 콜로이드를 마련하는 단계는 그라파이트 플레이크를 이용하는 방법을 예를 들어 설명하도록 한다. 다만, 본 발명이 여기서 설명하는 작용성 그래핀을 이용하는 방식에 한정되는 것은 아니며, 이 외에도, 고형분 그래핀 플레이크, 산화 그래핀, 환원 그래핀을 적적한 방법으로 그리팬 콜로이드를 제작하여 이용할 수 있다. The step of providing the graphene colloid will be described by way of example with reference to a method using graphite flakes. However, the present invention is not limited to the method using the functional graphenes described herein. In addition, the granule of the solid granule, the graphene oxide, and the reduced graphene may be appropriately prepared and used.

평균 직경이 100 내지 500 ㎛인 그라파이트 플레이크(graphite flake)를 산화제에 30분 동안 침적 처리 후 마이크로웨이브를 500 ~ 1000 W의 출력 조건 하에 1 ~ 10분 동안 처리하여 마이크로웨이브로 처리된 확장 그래파이트 산화물(microwaved expanded graphite oxide: MEGO)를 얻는다. 여기서 산화제는 과망간산칼륨, 황산, 과산화수소수 및 인산 으로 이루어진 군에서 선택되는 어느 하나 또는 이들의 혼합물 일 수 있다.A graphite flake having an average diameter of 100 to 500 占 퐉 was immersed in an oxidizing agent for 30 minutes, and the microwave was then treated for 1 to 10 minutes under an output condition of 500 to 1000 W to remove microwave-treated expanded graphite oxide ( microwaved expanded graphite oxide: MEGO). Here, the oxidizing agent may be any one selected from the group consisting of potassium permanganate, sulfuric acid, hydrogen peroxide water, and phosphoric acid, or a mixture thereof.

그 다음, 종래 널리 알려진 화학적 박리법 중 하나(예를 들어, Marcano's improved method)를 이용하여 그래핀 산화물을 제조한다. 제조된 그래핀 산화물은 건조 후에 그래핀 산화물 파우더로 만들지 않고, 바로 탈이온수(deionized water)에 분산시켜 그래핀 산화물 0.05 내지 1 wt%와 잔량의 탈이온수로 이루어진 그래핀 현택액을 마련하였다.Next, graphene oxide is prepared using one of the well known chemical stripping methods (e.g., Marcano's improved method). The graphene oxide thus prepared was not made into graphene oxide powder after drying but was immediately dispersed in deionized water to prepare a graphene suspension containing 0.05 to 1 wt% of graphene oxide and the remaining amount of deionized water.

한편, 그래핀의 분산성 및 품질을 높이기 위하여 화학 개질 반응을 진행하였다.On the other hand, a chemical reforming reaction was carried out to improve the dispersibility and quality of graphene.

화학 개질 반응은 그래핀 현탁액 100 중량부에 50 내지 150 중량부의 첨가제를 넣고, 90 ~ 120 °C에서 12 ~ 36 시간 동안 교반 반응을 진행하여 그래핀 산화물의 표면 개질 반응을 진행하였다. In the chemical modification reaction, 50 to 150 parts by weight of additives were added to 100 parts by weight of the graphene suspension, and stirring was carried out at 90 to 120 ° C for 12 to 36 hours to proceed the surface modification reaction of the graphene oxide.

여기서 첨가제는 에틸렌디아민(ethylenediamine), 트리에틸아민(triethylamine) 및 파라페닐렌디아 민(paraphenylenediamine)로 이루어진 군에서 선택되는 어느 하나 또는 이들의 조합일 수 있다.Here, the additive may be any one selected from the group consisting of ethylenediamine, triethylamine, and paraphenylenediamine, or a combination thereof.

표면 개질 반응 종료 후, 대용량 순환식 초음파 분산 시스템을 통해 시간당 1 톤(ton)의 고품질 그래핀 콜로이드(charged chemically modified graphene)를 제조하였고, 그래핀 콜로이드 내에 포함된 그래핀은 길이가 0.1 내지 1 ㎛이고, 평균 두께가 2 nm 이하인 단층 그래핀을 포함하도록 하였다.After completion of the surface modification reaction, a high-quality charged chemically modified graphene was produced at a rate of 1 ton per hour through a large-volume circulating ultrasonic dispersion system. The graphene contained in the graphene colloid was 0.1 to 1 μm , And a single layer graphene having an average thickness of 2 nm or less.

이와 같이 마련된 그래핀 콜로이드를 용매에 희석하였다. 이때, 용매는 에탄올 용매 또는 에탄올-톨루엔 용매일 수 있다. 한편, 그래핀 콜로이드는 용매에 0.001 내지 0.05 wt%의 농도로 용매에 희석되는데, 0.001 wt% 미만인 경우에는 완성된 적층 세라믹 커패시터의 용량 향상에 기여가 적으며, 0.05 wt% 이상인 경우에는 그래핀의 분산성이 저하된다. The graphene colloid thus prepared was diluted in a solvent. At this time, the solvent may be used for an ethanol solvent or ethanol-toluene solution. On the other hand, the graphene colloid is diluted in the solvent at a concentration of 0.001 to 0.05 wt% in the solvent. When it is less than 0.001 wt%, the contribution to the capacity improvement of the completed multilayer ceramic capacitor is small. The dispersibility deteriorates.

이처럼, 그래핀 콜로이드를 용매에 희석하는 이유는 도 9의 장치를 이용하여 제1세라믹 그린시트 상에 용매에 희석된 그래핀 콜로이드를 분사함으로써 제1그래핀이 내부전극과 마주보도록 배열되는 것을 의도하기 위함이다. The reason why the graphene colloid is diluted in the solvent is that the first graphene is arranged to face the internal electrode by spraying the graphene colloid diluted with the solvent on the first ceramic green sheet by using the apparatus of Fig. .

도 9와 같이, 제1세라믹 그린시트에 그래핀 콜로이드가 희석된 용매를 분사하여 제1세라믹 그린시트의 일면에 그래핀층을 형성한 후, 그래핀층이 형성된 제1세라믹 그린시트를 1 내지 10층으로 적층하는 단계를 수행할 수 있다. 이때, 이처럼 그래핀층이 형성된 제1세라믹 그린시트를 적층하여 하나의 유전층을 형성하기 때문에, 그래핀층은 적층 방향에 있어서 일측으로 인접하는 그래핀층과의 간격을 d1 이라 하고, 타측으로 인접하는 그래핀층과의 간격을 d2 이라 할 때, d1/d2는 0.9 내지 1.1인 것을 만족할 수 있다. 9, a solvent in which a graphene colloid is diluted is sprayed on a first ceramic green sheet to form a graphene layer on one surface of the first ceramic green sheet, and then a first ceramic green sheet on which a graphene layer is formed is coated on one to ten layers As shown in FIG. In this case, since the first ceramic green sheet having the graphene layer formed thereon is laminated to form one dielectric layer, the gap between the graphene layer and the adjacent graphene layer on one side in the stacking direction is d 1 , And the interval between the pinned layer and the pinned layer is d 2 , d 1 / d 2 can be satisfied from 0.9 to 1.1.

도 9 와 같이, 그래핀 콜로이드(GC)가 희석된 용매를 분사하는 과정은 제1 세라믹 그리시트(10)의 성형시 시트 건조 구간에 분사하여 형성될 수 있다. 즉, 세라믹 그린시트 형성 장치(200)에서 유전체 조성물로 제조된 슬러리(S)를 제1세라믹 그린시트(10)를 형성 및 건조하는 과정에서, 분사장치(220)를 이용하여 그래핀 콜로이드(GC)가 희석된 용매를 건조중인 제1세라믹 그린시트(100로 분사하여 그래핀층(20)을 형성할 수 있다. 다만, 이에 제한되는 것은 아니며, 완성된 제1세라믹 그린시트에 분사장치를 이용하여 그래핀 콜로이드(GC)가 희석된 용매를 분사하여 그래핀층을 형성할 수 있다. As shown in FIG. 9, the process of spraying the diluted solvent with the graphene colloid (GC) may be formed by spraying onto the sheet drying section during the molding of the first ceramic grease sheet 10. That is, in the process of forming and drying the first ceramic green sheet 10 using the slurry S made of the dielectric composition in the ceramic green sheet forming apparatus 200, the graphene colloid GC May be sprayed with a first ceramic green sheet 100 in which the diluted solvent is dried to form the graphene layer 20. However, the present invention is not limited to this, and the completed first ceramic green sheet may be sprayed A graphene layer can be formed by spraying a solvent in which graphene colloid (GC) is diluted.

그 다음, 그래핀층이 형성된 제1 세라믹 시트에 제2세라믹 그린시트를 적층하는 단계(S112)를 수행한다. 제2세라믹 그린시트는 그래핀층과 후술하는 내부전극을 절연시키는 역할을 수행할 수 있다. 즉, 제1세라믹 그린시트가 복수의 층이더라도 제2세라믹 그린시트는 최후에 한번만 적층하여, 그래핀층과 내부전극을 절연시키는 역할을 수행할 수 있다. Then, a step (S112) of laminating a second ceramic green sheet on the first ceramic sheet having the graphene layer is carried out. The second ceramic green sheet may serve to insulate the graphene layer from the internal electrode described later. That is, even if the first ceramic green sheet is a plurality of layers, the second ceramic green sheet can be laminated only once at the end to insulate the graphene layer from the internal electrode.

한편, 세라믹 그린시트를 마련하는 단계(S110)를 수행함에 있어서, 전술한 유전체 조성물에 그래핀을 첨가하여 제2그래핀이 불규칙적으로 분산된 커버용 세라믹 그린시트를 마련하는 단계를 추가로 수행한다. On the other hand, a step of providing a ceramic green sheet (S110) is further carried out by adding graphene to the above-mentioned dielectric composition to prepare a ceramic green sheet for cover in which second graphenes are irregularly dispersed .

여기에서 마련된 커버용 세라믹 그린시트는 후술하는 바디를 형성 하는 단계에서, 액티브 영역의 적층 방향의 일면에 적층 및 압착되어 커버 영역을 형성할 수 있다. The ceramic green sheet for cover provided here can be laminated and pressed on one surface in the lamination direction of the active regions to form a cover region in the step of forming the body to be described later.

일반적으로 유전체 조성물을 이용하여 슬러리를 제작하는 과정은 세라믹 분말, 첨가제, 분산제, 용매를 혼합하는 1차 분산과 여기에 추가로 고분자 바인더를 분산하는 2차 분산을 수행한 후에 고압 분산 및 필터링 과정을 수행하여 진행된다. Generally, the process of preparing a slurry using a dielectric composition includes a first dispersion in which a ceramic powder, an additive, a dispersant, and a solvent are mixed, a second dispersion in which a polymer binder is dispersed, followed by a high pressure dispersion and filtration process .

이때, 제2그래핀은 1차 분산 중에 유전체 조성물에 투입될 수 있다.At this time, the second graphene can be introduced into the dielectric composition during the primary dispersion.

예를 들어, 제2그래핀은 작용성 그래핀, 환원 산화 그래핀, 산화 그래핀, 그래핀 플레이크로 이루어진 군에서 선택되는 어느 하나 또는 이들의 조합을 선분산 졸 형태로 제조하고, 이를 1차 분산 과정에서 유전체 조성물에 투입하여 커버용 세라믹 그린시트를 마련할 수 있다.For example, the second graphene may be any one selected from the group consisting of functional graphene, reduced oxidation graphene, oxidized graphene and graphene flake, or a combination thereof, in a linear dispersion sol form, The ceramic green sheet for cover can be prepared by charging it into the dielectric composition in the dispersion process.

세라믹 그린시트를 마련하는 단계(S110)를 수행한 후, 세라믹 그린시트의 일면에 내부전극을 형성하는 단계(S120)를 수행한다.After the ceramic green sheet is prepared (S110), a step (S120) of forming internal electrodes on one surface of the ceramic green sheet is performed.

내부전극은 필요에 따라 적적히 그 형상을 변경할 수 있다.The shape of the internal electrode can be appropriately changed as needed.

예를 들어, 내부전극은 도전성 금속을 포함하는 도전성 페이스트를 세라믹 그린시트에 인쇄하여 수행될 수 있다.For example, the internal electrode can be performed by printing a conductive paste containing a conductive metal on a ceramic green sheet.

도전성 페이스트에 포함되는 도전성 금속은 예컨대 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The conductive metal contained in the conductive paste may be, for example, nickel (Ni), copper (Cu), palladium (Pd) or an alloy thereof, but the present invention is not limited thereto. The conductive paste may be printed by a screen printing method or a gravure printing method, but the present invention is not limited thereto.

그 다음, 내부전극이 형성된 세라믹 그린시트를 적층 및 압착하여 형성된 액티브 영역을 포함하는 바디를 형성하는 단계(S130)를 수행한다.Next, a step (S130) of forming a body including an active region formed by laminating and pressing a ceramic green sheet on which internal electrodes are formed is performed.

이때, 액티브 영역의 상하부에 전술한 커버용 세라믹 그린시트를 적층 및 압착하여 커버 영역을 형성하는 것도 가능하다.At this time, it is also possible to form the cover region by laminating and pressing the aforementioned ceramic green sheet for cover on the upper and lower portions of the active region.

한편 바디를 형성하는 단계(S130)는 적층 및 압착된 세라믹 그린시트를 절단하는 단계를 포함한다. While forming the body (S130) includes cutting the laminated and pressed ceramic green sheets.

일반적인 경우, 적층 및 압착된 세라믹 그리시트를 절단시, 내부전극이 길이 방향(X)의 양 측면으로 노출되지 않도록 여유 있게 절단한다. 즉, 여유 부분이 마진 영역이 되는 것이다. 하지만, 본 발명의 일 실시예에 따른 그래핀을 이용한 적층 세라믹 커패시터의 제조방법에 있어서, 세라믹 그린시트 절단시에 길이 방향(X)의 양 측면이 노출되도록 절단(도 3의 일점쇄선 참조)하고, 절단면에 측면 커버층을 형성할 수 있다. In general, when cutting the laminated and pressed ceramic green sheets, the internal electrodes are cut with margin so as not to be exposed on both sides in the longitudinal direction (X). That is, the margin portion becomes the margin region. However, in the method of manufacturing a multilayer ceramic capacitor using graphene according to an embodiment of the present invention, the ceramic green sheet is cut so that both side surfaces in the longitudinal direction X are exposed (see the one-dot chain line in FIG. 3) , And a side cover layer can be formed on the cut surface.

측면 커버층은 제3그래핀이 불규칙적으로 분산된 마진용 유전체 조성물을 이용하여 형성할 수 있다.The side cover layer can be formed using a dielectric composition for margin in which third graphene is irregularly dispersed.

이처럼, 바디를 형성한 후에 소성 과정을 수행하게 된다. 소성 과정은 고온(1000 ℃ 이상)에서 수행될 수 있으며, 이와 같은 고온 공정에 의해 분산성 향상을 위한 전처리 과정에서 저하된 그래핀의 특성이 회복될 수 있다. Thus, the firing process is performed after forming the body. The firing process can be performed at a high temperature (over 1000 ° C.), and the properties of the graphene degraded during the pretreatment for improving the dispersibility can be restored by the high temperature process.

마지막으로, 바디의 외측에 내부전극과 연결되는 외부전극을 형성하는 단계(S140)가 수행된다. Finally, step S140 of forming an external electrode connected to the internal electrode on the outside of the body is performed.

외부전극는 바디를 도전성 페이스트에 딥핑(dipping)하여, 바디의 외측에 형성될 수 있다. 딥핑에 이용된 도전성 페이스트에 포함된 도전성 재료는 특별히 한정되지 않지만, 니켈(Ni), 구리(Cu), 또는 이들 합금을 이용할 수 있다. 외부전극의 두께는 용도 등에 따라 적절히 결정할 수 있으며 특별히 제한되는 것은 아니나, 예를 들면 10 내지 50㎛ 일 수 있다.The external electrode may be formed on the outside of the body by dipping the body into a conductive paste. The conductive material contained in the conductive paste used for dipping is not particularly limited, but nickel (Ni), copper (Cu), or an alloy thereof can be used. The thickness of the external electrode can be suitably determined according to the use and the like, and is not particularly limited, but may be, for example, 10 to 50 탆.

한편, 외부전극는 바디에 도전성 금속을 스퍼터링하여 박막으로 형성하는 것도 가능하다. On the other hand, the external electrode may be formed as a thin film by sputtering a conductive metal on the body.

본 발명의 보호범위가 이상에서 명시적으로 설명한 실시예의 기재와 표현에 제한되는 것은 아니다. 또한, 본 발명이 속하는 기술분야에서 자명한 변경이나 치환으로 말미암아 본 발명이 보호범위가 제한될 수도 없음을 다시 한 번 첨언한다.The scope of protection of the present invention is not limited to the description and the expression of the embodiments explicitly described in the foregoing. It is again to be understood that the present invention is not limited by the modifications or substitutions that are obvious to those skilled in the art.

100: 적층 세라믹 커패시터
101: 바디
111, 112: 제1 및 제2유전층
113, 114: 측면 커버층
121, 122: 제1 및 제2 내부전극
141, 142, 143: 제1 내지 제3그래핀
181, 182: 제1 및 제2 외부전극100: Multilayer Ceramic Capacitor
101: Body
111, 112: first and second dielectric layers
113, 114: side cover layer
121 and 122: first and second inner electrodes
141, 142, 143: first to third graphenes
181, 182: first and second external electrodes

Claims (22)

액티브 영역 및 상기 액티브 영역의 적어도 일면에 위치하는 커버 영역을 포함하는 바디; 및
상기 바디의 외측에 배치되는 제1 및 제2외부전극;을 포함하고,
상기 액티브 영역은,
제1그래핀을 포함하는 제1유전층; 및
상기 제1 및 제2외부전극과 각각 연결되고, 상기 제1유전층을 사이에 두고 배치되는 제1 및 제2내부전극;을 포함하고,
상기 제1그래핀은 상기 제1내부전극 또는 제2내부전극과 마주보도록 배열되는 것을 특징으로 하는,
그래핀을 이용한 적층 세라믹 커패시터.
A body including an active region and a cover region located on at least one side of the active region; And
And first and second external electrodes disposed on the outside of the body,
The active region may include:
A first dielectric layer comprising a first graphene; And
And first and second internal electrodes connected to the first and second external electrodes, respectively, and disposed between the first and second dielectric layers,
And the first graphene is arranged to face the first internal electrode or the second internal electrode.
Multilayer ceramic capacitors using graphene.
제1항에 있어서,
상기 제1그래핀은 상기 제1내부전극 또는 제2내부전극에 대해 -26 도 내지 26 도의 각도로 배치되는 것을 특징으로 하는,
그래핀을 이용한 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the first graphene is disposed at an angle of -26 to 26 degrees with respect to the first internal electrode or the second internal electrode.
Multilayer ceramic capacitors using graphene.
제1항에 있어서,
상기 제1그래핀은 작용성 그래핀, 환원 산화 그래핀, 산화 그래핀, 그래핀 플레이크로 이루어진 군에서 선택되는 어느 하나 또는 이들의 조합인 것을 특징으로 하는,
그래핀을 이용한 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the first graphene is any one selected from the group consisting of functional graphene, reduced oxidized graphene, oxidized graphene, and graphene flake, or a combination thereof.
Multilayer ceramic capacitors using graphene.
제1항에 있어서,
상기 제1유전층은 상기 제1유전층의 적층 방향에 수직하게 배치되며 상기 제1그래핀을 포함하는 그래핀층을 구비하는 것을 특징으로 하는,
그래핀을 이용한 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the first dielectric layer comprises a graphene layer disposed perpendicularly to the stacking direction of the first dielectric layer and including the first graphene.
Multilayer ceramic capacitors using graphene.
제4항에 있어서,
상기 그래핀층은 하나의 제1유전층 내에 1 내지 10층으로 포함되는 것을 특징으로 하는,
그래핀을 이용한 적층 세라믹 커패시터.
5. The method of claim 4,
Characterized in that the graphene layer is comprised in 1 to 10 layers in one first dielectric layer.
Multilayer ceramic capacitors using graphene.
제4항에 있어서,
상기 그래핀층은 적층 방향에 있어서 일측으로 인접하는 그래핀층과의 간격을 d1 이라 하고, 타측으로 인접하는 그래핀층과의 간격을 d2 이라 할 때, d1/d2는 0.9 내지 1.1인 것을 특징으로 하는,
그래핀을 이용한 적층 세라믹 커패시터.
5. The method of claim 4,
Wherein the graphene layer has d 1 / d 2 of from 0.9 to 1.1, where d 1 is the distance between the grafting layer adjacent to the grafting layer on one side in the stacking direction and d 2 is the distance between the adjacent grafting layer on the other side Features,
Multilayer ceramic capacitors using graphene.
제4항에 있어서,
상기 그래핀층은 적층 방향에 있어서 일측으로 인접하는 그래핀층과의 간격을 d1이라 할 때, 상기 d1는 0.2 내지 5 ㎛를 만족하는 것을 특징으로 하는,
그래핀을 이용한 적층 세라믹 커패시터.
5. The method of claim 4,
So when the pinning layer is the distance between the So pinned layer adjacent to one side in the stacking direction to as d 1, wherein d 1 is characterized by satisfying 0.2 to 5 ㎛,
Multilayer ceramic capacitors using graphene.
제1항에 있어서,
상기 제1그래핀은 2nm 이하 두께를 가지는 단층 내지 수층의 그래핀인 것을 특징으로 하는,
그래핀을 이용한 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the first graphene is a single layer or an aqueous layer graphene having a thickness of 2 nm or less.
Multilayer ceramic capacitors using graphene.
제1항에 있어서,
상기 제1그래핀의 길이는 0.1 내지 1 ㎛ 인 것을 특징으로 하는,
그래핀을 이용한 적층 세라믹 커패시터.
The method according to claim 1,
And the length of the first graphene is 0.1 to 1 占 퐉.
Multilayer ceramic capacitors using graphene.
제1항에 있어서,
상기 커버 영역은 제2유전층을 포함하고,
상기 제2유전층은 제2그래핀이 불규칙적으로 분산된 것을 특징으로 하는,
그래핀을 이용한 적층 세라믹 커패시터.
The method according to claim 1,
The cover region comprising a second dielectric layer,
Wherein the second dielectric layer is irregularly dispersed in the second graphene.
Multilayer ceramic capacitors using graphene.
제10항에 있어서,
상기 커버 영역에 포함되는 상기 제2그래핀의 함량은 0.1 내지 5 wt% 포함되는 것을 특징으로 하는,
그래핀을 이용한 적층 세라믹 커패시터.
11. The method of claim 10,
And the content of the second graphene contained in the cover region is 0.1 to 5 wt%.
Multilayer ceramic capacitors using graphene.
제10항에 있어서,
상기 제2그래핀의 두께는 50 nm이하인 것을 특징으로 하는,
그래핀을 이용한 적층 세라믹 커패시터.
11. The method of claim 10,
And the thickness of the second graphene is 50 nm or less.
Multilayer ceramic capacitors using graphene.
제1항에 있어서,
상기 바디는 적층 방향으로 투영시에 상기 제1 및 제2내부전극이 배치되지 않는 마진 영역을 포함하고,
상기 마진 영역에는 제3그래핀이 불규칙적으로 분산된 측면 커버층이 배치되는 것을 특징으로 하는,
그래핀을 이용한 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the body includes a margin region in which the first and second internal electrodes are not disposed when projected in the stacking direction,
And a side cover layer having an irregularly dispersed third graphene is disposed in the margin region.
Multilayer ceramic capacitors using graphene.
액티브 영역 및 상기 액티브 영역의 적어도 일면에 위치하는 커버 영역을 포함하는 바디; 및
상기 바디의 외측에 배치되는 제1 및 제2외부전극;을 포함하고,
상기 액티브 영역은,
제1그래핀을 포함하는 그래핀층을 구비하는 제1유전층; 및
상기 제1 및 제2외부전극과 각각 연결되고, 상기 제1유전층을 사이에 두고 배치되는 제1 및 제2내부전극;을 포함하는 것을 특징으로 하는,
그래핀을 이용한 적층 세라믹 커패시터.
A body including an active region and a cover region located on at least one side of the active region; And
And first and second external electrodes disposed on the outside of the body,
The active region may include:
A first dielectric layer having a graphene layer comprising a first graphene; And
And first and second internal electrodes respectively connected to the first and second external electrodes and disposed between the first and second external electrodes.
Multilayer ceramic capacitors using graphene.
세라믹 그린시트를 마련하는 단계;
상기 세라믹 그린시트의 일면에 내부전극을 형성하는 단계;
상기 내부전극이 형성된 상기 세라믹 그린시트를 적층 및 압착하여 형성된 액티브 영역을 포함하는 바디를 형성하는 단계; 및
상기 바디의 외측에 상기 내부전극과 연결되는 외부전극을 형성하는 단계;를 포함하고,
상기 세라믹 그린시트를 마련하는 단계는,
유전체 조성물을 이용하여 제1 및 제2세라믹 그린시트를 마련하는 단계;
제1그래핀을 포함하는 그래핀 콜로이드를 용매에 희석하고, 상기 제1세라믹 그린시트에 상기 그래핀 콜로이드가 희석된 용매를 분사함으로써 상기 제1세라믹 그린시트의 일면에 그래핀층을 형성하는 단계; 및
상기 그래핀층이 형성된 상기 제1세라믹 그린시트의 일면에 제2세라믹 그린시트를 적층하는 단계;를 포함하는 것을 특징으로 하는,
그래핀을 이용한 적층 세라믹 커패시터의 제조 방법.
Providing a ceramic green sheet;
Forming an internal electrode on one surface of the ceramic green sheet;
Forming a body including an active region formed by laminating and pressing the ceramic green sheet having the internal electrode formed thereon; And
And forming an outer electrode connected to the inner electrode on the outer side of the body,
The step of providing the ceramic green sheet may include:
Providing a first and a second ceramic green sheet using a dielectric composition;
Diluting a graphene colloid containing a first graphene in a solvent and spraying a solvent diluted with the graphene colloid on the first ceramic green sheet to form a graphene layer on one surface of the first ceramic green sheet; And
And laminating a second ceramic green sheet on one surface of the first ceramic green sheet having the graphene layer formed thereon.
(JP) METHOD FOR MANUFACTURING LAMINATED CERAMIC CAPACITOR USING Graphene.
제15항에 있어서,
상기 용매는 에탄올 용매 또는 에탄올-톨루엔 용매인 것을 특징으로 하는,
그래핀을 이용한 적층 세라믹 커패시터의 제조 방법.
16. The method of claim 15,
Wherein the solvent is an ethanol solvent or an ethanol-toluene solvent.
(JP) METHOD FOR MANUFACTURING LAMINATED CERAMIC CAPACITOR USING Graphene.
제15항에 있어서,
상기 그래핀 콜로이드는 0.001 내지 0.05 wt%의 농도로 상기 용매에 희석된 것을 특징으로 하는,
그래핀을 이용한 적층 세라믹 커패시터의 제조 방법.
16. The method of claim 15,
Characterized in that the graphene colloid is diluted in the solvent in a concentration of 0.001 to 0.05 wt%
(JP) METHOD FOR MANUFACTURING LAMINATED CERAMIC CAPACITOR USING Graphene.
제15항에 있어서,
상기 그래핀 콜로이드는 작용성 그래핀, 환원 산화 그래핀, 산화 그래핀, 그래핀 플레이크로 이루어진 군에서 선택되는 어느 하나 또는 이들의 조합을 포함하는 것을 특징으로 하는,
그래핀을 이용한 적층 세라믹 커패시터의 제조 방법.
16. The method of claim 15,
Wherein the graphene colloid comprises any one selected from the group consisting of functional graphene, reduced oxidized graphene, oxidized graphene and graphene flake, or a combination thereof.
(JP) METHOD FOR MANUFACTURING LAMINATED CERAMIC CAPACITOR USING Graphene.
제15항에 있어서,
상기 그래핀층을 형성하는 단계를 수행한 후,
상기 그래핀층이 형성된 상기 제1세라믹 그린시트를 1 내지 10층으로 적층하는 단계를 더 수행하는 것을 특징으로 하는,
그래핀을 이용한 적층 세라믹 커패시터의 제조 방법.
16. The method of claim 15,
After performing the step of forming the graphene layer,
And laminating the first ceramic green sheet having the graphene layer formed thereon to 1 to 10 layers.
(JP) METHOD FOR MANUFACTURING LAMINATED CERAMIC CAPACITOR USING Graphene.
제15항에 있어서,
상기 세라믹 그린시트를 마련하는 단계에 있어서,
유전체 조성물에 그래핀을 첨가하여 제2그래핀이 불규칙적으로 분산된 커버용 세라믹 그린시트를 마련하는 단계를 추가로 수행하고,
상기 바디를 형성하는 단계에 있어서, 상기 커버용 세라믹 그린시트는 상기 액티브 영역의 적층 방향의 적어도 일면에 적층 및 압착되어 커버 영역을 형성하는 것을 특징으로 하는,
그래핀을 이용한 적층 세라믹 커패시터의 제조 방법.
16. The method of claim 15,
In the step of preparing the ceramic green sheet,
Further comprising the step of adding graphene to the dielectric composition to provide a ceramic green sheet for cover in which the second graphene is irregularly dispersed,
Characterized in that in the step of forming the body, the ceramic green sheet for cover is laminated and pressed on at least one side in the stacking direction of the active regions to form a cover region.
(JP) METHOD FOR MANUFACTURING LAMINATED CERAMIC CAPACITOR USING Graphene.
제20항에 있어서,
상기 커버 영역에 포함되는 상기 제2그래핀의 함량은 0.1 내지 5 wt% 포함되는 것을 특징으로 하는,
그래핀을 이용한 적층 세라믹 커패시터의 제조 방법.
21. The method of claim 20,
And the content of the second graphene contained in the cover region is 0.1 to 5 wt%.
(JP) METHOD FOR MANUFACTURING LAMINATED CERAMIC CAPACITOR USING Graphene.
제15항에 있어서,
상기 바디를 형성하는 단계는,
적층 및 압착된 세라믹 그린시트를 상기 내부전극의 길이 방향의 양 측면이 노출되도록 절단하는 단계; 및
상기 내부전극이 노출된 면에 제3그래핀이 불규칙적으로 분산된 마진용 유전체 조성물을 이용하여 측면 커버층을 형성하는 단계;를 포함하는 것을 특징으로 하는,
그래핀을 이용한 적층 세라믹 커패시터의 제조 방법.
16. The method of claim 15,
Wherein forming the body comprises:
Cutting the laminated and compressed ceramic green sheet so that both longitudinal sides of the internal electrode are exposed; And
And forming a side cover layer by using a dielectric composition for a margin in which third graphenes are irregularly dispersed on the exposed surface of the internal electrode.
(JP) METHOD FOR MANUFACTURING LAMINATED CERAMIC CAPACITOR USING Graphene.
KR1020170120204A 2017-09-19 2017-09-19 Multilayer ceramic capacitor using graphene and method of manufacturing the same KR102001138B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020170120204A KR102001138B1 (en) 2017-09-19 2017-09-19 Multilayer ceramic capacitor using graphene and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170120204A KR102001138B1 (en) 2017-09-19 2017-09-19 Multilayer ceramic capacitor using graphene and method of manufacturing the same

Publications (2)

Publication Number Publication Date
KR20190031928A true KR20190031928A (en) 2019-03-27
KR102001138B1 KR102001138B1 (en) 2019-07-18

Family

ID=65906461

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170120204A KR102001138B1 (en) 2017-09-19 2017-09-19 Multilayer ceramic capacitor using graphene and method of manufacturing the same

Country Status (1)

Country Link
KR (1) KR102001138B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11610740B2 (en) 2020-08-14 2023-03-21 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic electronic component

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150093022A (en) * 2014-02-06 2015-08-17 삼성전기주식회사 Multi-layered ceramic electronic part, manufacturing method thereof and board having the same mounted thereon
KR20150128743A (en) * 2013-03-14 2015-11-18 사우디 베이식 인더스트리즈 코포레이션 Fractional order capacitor based on dielectric polymer doped with conductive nano-fillers
KR101744122B1 (en) * 2016-12-12 2017-06-07 한국지질자원연구원 Manufacturing method of crumpled graphene-carbon nanotube composite, crumpled graphene-carbon nanotube composite manufactured thereby and supercapacitor containing the composite

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150128743A (en) * 2013-03-14 2015-11-18 사우디 베이식 인더스트리즈 코포레이션 Fractional order capacitor based on dielectric polymer doped with conductive nano-fillers
KR20150093022A (en) * 2014-02-06 2015-08-17 삼성전기주식회사 Multi-layered ceramic electronic part, manufacturing method thereof and board having the same mounted thereon
KR101744122B1 (en) * 2016-12-12 2017-06-07 한국지질자원연구원 Manufacturing method of crumpled graphene-carbon nanotube composite, crumpled graphene-carbon nanotube composite manufactured thereby and supercapacitor containing the composite

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11610740B2 (en) 2020-08-14 2023-03-21 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic electronic component

Also Published As

Publication number Publication date
KR102001138B1 (en) 2019-07-18

Similar Documents

Publication Publication Date Title
EP2806439B1 (en) Multilayered ceramic capacitor and board for mounting the same
US20130258546A1 (en) Multilayer ceramic electronic component and fabrication method thereof
KR102041629B1 (en) Multilayer ceramic electronic component and method for manufacturing the same
KR101397835B1 (en) Multi-layered ceramic electronic parts and method of manufacturing the same
US8879238B2 (en) Multilayer ceramic capacitor and method of manufacturing the same
JP6429935B2 (en) Multilayer ceramic electronic component and manufacturing method thereof
JP2015128130A (en) Multilayer ceramic electronic component, method of manufacturing the same, and board having multilayer ceramic electronic component mounted thereon
JP2012253337A (en) Multilayer ceramic electronic component
CN102969155A (en) Multilayered ceramic electronic component
KR101018240B1 (en) Multi-layered ceramic capacitor and manufacturing method of the same
KR101197787B1 (en) A Multi-Layered Ceramic Capacitor and a manufacturing method thereof
US20130258551A1 (en) Conductive paste composition for internal electrode and multilayer ceramic electronic component including the same
KR20120073636A (en) Paste compound for termination electrode and multilayer ceramic capacitor comprising the same and manufacturing method thereof
JP2017120875A (en) Multilayer ceramic electronic component and manufacturing method of the same
KR20120043501A (en) A laminated ceramic electronic parts and a manufacturing method thereof
US20150047886A1 (en) Multilayer ceramic capacitor and board for mounting the same
KR20190116168A (en) Mutilayered electronic component
US20200243263A1 (en) Capacitor component and method for manufacturing the same
JP2012182355A (en) Multilayer ceramic capacitor and manufacturing method of multilayer ceramic capacitor
US20140048750A1 (en) Conductive paste composition for internal electrode and multilayered ceramic electronic component containing the same
KR101792275B1 (en) Conductive paste for internal electrode, multilayer ceramic components using the same and manufacturing method of the same
US9208946B2 (en) Multilayer ceramic electronic component and method of manufacturing the same
KR102001138B1 (en) Multilayer ceramic capacitor using graphene and method of manufacturing the same
KR101141441B1 (en) A method of manufacturing ceramic paste for multilayer ceramic electronic component and a method of manufacturing multilayer ceramic electronic component
JP4826881B2 (en) Conductive paste, multilayer ceramic electronic component manufacturing method, and multilayer ceramic electronic component

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right