KR20190027141A - 인쇄 회로 기판 어셈블리 - Google Patents

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KR20190027141A
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Abstract

인쇄 회로 기판 어셈블리는, 메인 인쇄 회로 기판과, 메인 인쇄 회로 기판 상에 실장되는 서브 인쇄 회로 기판을 포함할 수 있다. 메인 인쇄 회로 기판은, 제1 메인 신호 라인과 제2 메인 신호 라인을 포함하는 제1 메인 전도체 층; 제1 메인 신호 라인과 제2 메인 신호 라인 사이에 배치된 제3 메인 신호 라인을 포함하는 제2 메인 전도체 층; 및 제1 메인 전도체 층과 제2 메인 전도체 층을 절연하는 메인 유전체 층을 포함할 수 있다. 서브 인쇄 회로 기판은, 제1 메인 신호 라인과 제2 메인 신호 라인과 연결된 제1 서브 신호 라인을 포함하는 제1 서브 전도체 층; 및 제1 서브 전도체 층과 제1 메인 전도체 층을 절연하는 서브 유전체 층을 포함할 수 있다.

Description

인쇄 회로 기판 어셈블리{PRINTED CIRCUIT BOARD ASSEMBLY}
개시된 발명은 인쇄 회로 기판 어셈블리에 관한 것으로, 더욱 상세하게는 메인 회로가 형성된 메인 인쇄 회로 기판과 서브 회로가 형성된 서브 인쇄 회로 기판을 포함하는 인쇄 회로 기판 어셈블리에 관한 발명이다.
일반적으로 인쇄 회로 기판은 전자 부품들을 기계적으로 지지하고, 전도성의 라인들, 패드들 및 플레이트들을 이용하여 전자 부품들(예를 들어, 집적 회로 소자, 저항, 캐패시터, 인덕터, 스위치 등)을 전기적으로 서로 연결한다. 전도성의 라인들, 패드들 및 플레이트들은 비전도성의 기판 위에 금속 시트(예를 들어, 구리 시트)로부터 식각되어 형성된다. 또한, 전자 부품들은 인쇄 회로 기판 상에 납땜된다.
인쇄 회로 기판은 전도성 라인, 전도성 패드 및 전도성 플레이트을 포함하는 전도성 층의 개수에 따라 단면 인쇄 회로 기판, 양면 인쇄 회로 기판 또는 다층 인쇄 회로 기판으로 구별된다. 다층 인쇄 회로 기판은 4층 인쇄 회로 기판, 6층 인쇄 회로 기판, 8층 인쇄 회로 기판 등 다양하게 구별된다.
인쇄 회로 기판에 형성된 전도성 라인, 전도성 패드 및 전도성 플레이트은 기능에 따라 신호가 전송되는 신호 전송 부재, 전력이 공급되는 전력 공급 부재, 및 그라운드와 연결되는 그라운드 부재로 구별될 수 있다.
신호는 신호 전송 부재에 의하여 신호 송신 부품으로 신호 수신 부품으로 전송될 수 있다. 신호의 전송은 전류의 흐름을 생성한다. 다시 말해, 신호 송신 부품으로부터 신호 수신 부품으로 신호 전송 부재를 통하여 신호가 전송되면, 신호 송신 부품으로부터 신호 수신 부품으로 신호 전송 부재를 통하여 전류가 흐른다. 이러한 전류의 흐름에 의한 전하의 불균형을 해소하기 위하여 신호 수신 부품으로부터 신호 송신 부품으로 리턴 전류(return current)가 흐른다. 이때, 리턴 전류는 전력 공급 부재 또는 그라운드 부재를 통하여 신호 수신 부품으로 회귀할 수 있다.
이처럼, 신호에 의한 전류는 신호 전송 부재를 통하여 전송되며, 전력 공급 부재 또는 그라운드 부재에 리턴 전류가 회귀하는 리턴 패스가 형성된다.
이러한 리턴 패스가 단절되거나 리턴 패스의 길이가 길어지면 인쇄 회로 기판으로부터 전자기 간섭(electro-magnetic interference, EMI)이 발생할 수 있으며 신호의 파형에 변형이 생겨 올바른 동작이 불가능할 수 있다. 특히, 인쇄 회로 기판 상에 아날로그 회로 또는 고속 디지털 회로가 실장된 경우, 전자파 간섭 alc 신호 파형의 변형이 더욱 증가할 수 있다.
개시된 발명의 일 측면은 신호 전송선에 대응되는 리턴 패스를 보장하는 인쇄 회로 기판을 제공하고자 한다.
개시된 발명의 일 측면은 서브 인쇄 회로 기판을 이용하여 메인 인쇄 회로 기판의 리턴 패스를 제공할 수 있는 인쇄 회로 기판 어셈블리를 제공하고자 한다.
개시된 발명의 일 측면은 메인 인쇄 회로 기판의 신호 전송선들이 교차되는 부분에 리턴 패스를 제공하기 위한 서브 인쇄 회로 기판이 마련되는 인쇄 회로 기판 어셈블리를 제공하고자 한다.
개시된 발명의 일 측면에 따른 인쇄 회로 기판 어셈블리는, 메인 인쇄 회로 기판과, 상기 메인 인쇄 회로 기판 상에 실장되는 서브 인쇄 회로 기판을 포함할 수 있다. 상기 메인 인쇄 회로 기판은, 제1 메인 신호 라인과 제2 메인 신호 라인을 포함하는 제1 메인 전도체 층; 상기 제1 메인 신호 라인과 상기 제2 메인 신호 라인 사이에 배치된 제3 메인 신호 라인을 포함하는 제2 메인 전도체 층; 및 상기 제1 메인 전도체 층과 상기 제2 메인 전도체 층을 절연하는 메인 유전체 층을 포함할 수 있다. 상기 서브 인쇄 회로 기판은, 상기 제1 메인 신호 라인과 상기 제2 메인 신호 라인과 연결된 제1 서브 신호 라인을 포함하는 제1 서브 전도체 층; 및 상기 제1 서브 전도체 층과 상기 제1 메인 전도체 층을 절연하는 서브 유전체 층을 포함할 수 있다.
상기 제2 메인 전도체 층은 상기 제3 메인 신호 라인과 분리되어 마련된 메인 그라운드 플레이트를 더 포함할 수 있다. 상기 제1 메인 전도체 층은 상기 메인 그라운드 플레이트와 연결되며 상기 제3 메인 신호 라인과 적어도 일부가 중첩되는 메인 그라운드 라인을 더 포함할 수 있다.
상기 제1 메인 신호 라인과 상기 제1 서브 신호 라인과 제2 메인 신호 라인은 신호 전송 패스를 형성할 수 있다. 상기 메인 그라운드 플레이트 및 상기 메인 그라운드 라인은 상기 신호 전송 패스에 대한 리턴 패스를 형성할 수 있다.
상기 서브 인쇄 회로 기판은, 상기 메인 그라운드 플레이트와 연결되는 서브 그라운드 플레이트를 포함하는 제2 서브 전도체 층을 더 포함할 수 있다. 상기 서브 유전체 층은 상기 제1 서브 전도체 층과 상기 제2 서브 전도체 층을 절연할 수 있다.
상기 제1 메인 신호 라인과 상기 제1 서브 신호 라인과 제2 메인 신호 라인은 신호 전송 패스를 형성할 수 있다. 상기 메인 그라운드 플레이트 및 상기 서브 그라운드 플레이트는 상기 신호 전송 패스에 대한 리턴 패스를 형성할 수 있다.
상기 서브 인쇄 회로 기판은, 상기 제1 메인 신호 라인 및 상기 제1 서브 신호 라인과 연결되는 제2 서브 신호 라인과, 상기 제2 메인 신호 라인 및 상기 제1 서브 신호 라인과 연결되는 제3 서브 신호 라인을 포함하는 제2 서브 전도체 층을 더 포함할 수 있다. 상기 서브 유전체 층은 상기 제1 서브 전도체 층과 상기 제2 서브 전도체 층을 절연할 수 있다.
상기 제1 메인 신호 라인의 일단에는 상기 제2 서브 신호 라인과 접촉되는 제1 메인 납땜 패드가 형성되고, 상기 제2 메인 신호 라인의 일단에는 상기 제3 서브 신호 라인과 접촉되는 제2 메인 납땜 패드가 형성될 수 있다.
상기 제2 서브 신호 라인의 일단에는 상기 제1 메인 신호 라인과 접촉되는 제1 서브 납땜 패드가 형성되고, 상기 제3 서브 신호 라인의 일단에는 상기 제2 메인 신호 라인과 접촉되는 제2 서브 납땜 패드가 형성될 수 있다.
상기 메인 인쇄 회로 기판 상에 실장되는 제1 전자 소자 및 제2 전자 소자를 더 포함할 수 있다. 상기 제1 전자 소자는 상기 제1 메인 신호 라인과 연결되고, 상기 제2 전자 소자는 상기 제2 메인 신호 라인과 연결될 수 있다.
상기 서브 인쇄 회로 기판은 표면 실장 기술에 의하여 상기 메인 인쇄 회로 기판의 표면에 실장될 수 있다.
개시된 발명의 일 측면에 따른 인쇄 회로 기판 어셈블리는, 메인 인쇄 회로 기판과, 상기 메인 인쇄 회로 기판 상에 실장되는 서브 인쇄 회로 기판을 포함할 수 있다. 상기 메인 인쇄 회로 기판은, 제1 위치에서 서로 분리된 제1 메인 신호 라인 및 제2 메인 신호 라인을 포함하는 제1 메인 전도체 층; 상기 제1 위치에 대응되는 제2 위치에서 서로 분리된 제1 메인 그라운드 플레이트 및 제2 메인 그라운드 플레이트를 포함하는 제2 메인 전도체 층; 및 상기 제1 메인 전도체 층과 상기 메인 제2 전도체 층을 절연하는 메인 유전체 층을 포함할 수 있다. 상기 서브 인쇄 회로 기판은, 상기 제1 메인 신호 라인과 상기 제2 메인 신호 라인과 연결된 제1 서브 신호 라인을 포함하는 제1 서브 전도체 층; 및 상기 제1 서브 전도체 층과 상기 제1 메인 전도체 층을 절연하는 서브 유전체 층을 포함할 수 있다.
개시된 발명의 일 측면에 따르면, 신호 전송선에 대응되는 리턴 패스를 보장하는 인쇄 회로 기판을 제공할 수 있다.
개시된 발명의 일 측면에 따르면, 서브 인쇄 회로 기판을 이용하여 메인 인쇄 회로 기판의 리턴 패스를 제공할 수 있는 인쇄 회로 기판 어셈블리를 제공할 수 있다.
개시된 발명의 일 측면에 따르면, 메인 인쇄 회로 기판의 신호 전송선들이 교차되는 부분에 리턴 패스를 제공하기 위한 서브 인쇄 회로 기판이 마련되는 인쇄 회로 기판 어셈블리를 제공할 수 있다.
도 1은 일 실시예에 의한 인쇄 회로 기판 어셈블리의 일 예를 도시한다.
도 2는 도 1에 도시된 A-A' 단면을 도시한다.
도 3은 일 실시예에 의한 인쇄 회로 기판 어셈블리의 다른 일 예를 도시한다.
도 4는 도 3에 도시된 B-B' 단면을 도시한다.
도 5는 도 3에 도시된 인쇄 회로 기판 어셈블리에 의하여 발생하는 전자기파의 세기를 도시한다.
도 6은 일 실시예에 의한 인쇄 회로 기판 어셈블리의 다른 일 예를 도시한다.
도 7은 도 6에 도시된 인쇄 회로 기판 어셈블리에 포함된 메인 인쇄 회로 기판의 일 예를 도시한다.
도 8은 도 6에 도시된 인쇄 회로 기판 어셈블리에 포함된 서브 인쇄 회로 기판의 일 예를 도시한다.
도 9는 도 6에 도시된 C-C' 단면을 도시한다.
도 10은 도 6에 도시된 인쇄 회로 기판 어셈블리에 의하여 발생하는 전자기파의 세기를 도시한다.
도 11은 일 실시예에 의한 인쇄 회로 기판 어셈블리에 포함된 서브 인쇄 회로 기판의 다른 일 예를 도시한다.
도 12는 일 실시예에 의한 인쇄 회로 기판 어셈블리에 포함된 메인 인쇄 회로 기판의 다른 일 예를 도시한다.
도 13, 도 14 및 도 15는 일 실시예에 의한 서브 인쇄 회로 기판 라이브러리들을 도시한다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다. 본 명세서가 실시예들의 모든 요소들을 설명하는 것은 아니며, 본 발명이 속하는 기술분야에서 일반적인 내용 또는 실시예들 간에 중복되는 내용은 생략한다. 명세서에서 사용되는 '부, 모듈, 부재, 블록'이라는 용어는 소프트웨어 또는 하드웨어로 구현될 수 있으며, 실시예들에 따라 복수의 '부, 모듈, 부재, 블록'이 하나의 구성요소로 구현되거나, 하나의 '부, 모듈, 부재, 블록'이 복수의 구성요소들을 포함하는 것도 가능하다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라, 간접적으로 연결되어 있는 경우를 포함하고, 간접적인 연결은 무선 통신망을 통해 연결되는 것을 포함한다.
또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
명세서 전체에서, 어떤 부재가 다른 부재 "상에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.
제 1, 제 2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 전술된 용어들에 의해 제한되는 것은 아니다.
단수의 표현은 문맥상 명백하게 예외가 있지 않는 한, 복수의 표현을 포함한다.
각 단계들에 있어 식별부호는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 실시될 수 있다.
이하 첨부된 도면들을 참고하여 본 발명의 작용 원리 및 실시예들에 대해 설명한다.
도 1은 일 실시예에 의한 인쇄 회로 기판 어셈블리의 일 예를 도시한다. 도 2는 도 1에 도시된 A-A' 단면을 도시한다.
도 1 및 도 2를 참조하면, 인쇄 회로 기판 어셈블리(1)는 적어도 2개의 전도체 층(10, 30)과 적어도 하나의 유전체 층(20)을 포함할 수 있다.
도 1에 도시된 바와 같이 인쇄 회로 기판 어셈블리(1)는 서로 평행하게 마련되는 제1 전도체 층(10)과 제2 전도체 층(30), 제1 전도체 층(10)과 제2 전도체 층(30) 사이에 마련되는 유전체 층(20)을 포함할 수 있다. 도 1는 제1 및 제2 전도체 층(30)과 유전체 층(20)을 포함하는 양면 인쇄 회로 기판을 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 인쇄 회로 기판 어셈블리(1)는 4개의 전도체 층과 2개의 유전체 층을 포함하는 4층 인쇄 회로 기판 어셈블리이거나, 6개의 전도체 층과 4개의 유전체 층을 포함하는 6층 인쇄 회로 기판 어셈블리일 수 있다. 나아가, 인쇄 회로 기판 어셈블리는 8층 이상을 가지는 인쇄 회로 기판 일 수 있다.
제1 전도체 층(10)은 전도성 물질(예를 들어, 금속, 탄소 나노 튜브 등)로 이루어진 라인, 패드, 플레이트 등 다양한 전도성 패턴들을 포함할 수 있다. 이러한 전도성 패턴들은 그 기능에 따라 신호 전송 패턴(예를 들어, 라인, 패드, 플레이트), 전력 공급 패턴 및 그라운드 패턴을 포함할 수 있다.
신호 전송 패턴은 소자들 사이에서 전기적 신호를 전송하는 라인, 패드, 플레이트 등을 의미할 수 있다.
전력 공급 패턴은 전원(예를 들어, 배터리 등)으로부터 소자들에 전력을 공급하기 위한 라인, 패드, 플레이트 등을 의미하며, 전력 공급 패턴에는 미리 정해진 전압이 인가될 수 있다.
그라운드 패턴은 전력 공급 패턴에 의하여 인가되는 전압에 대하여 기준이 되는 전위를 출력하는 라인, 패드, 플레이트 등을 의미할 수 있다.
또한, 제1 전도체 층(10)에는 저항, 캐패시터, 인덕터, 스위치, 집적 회로 소자 등 다양한 전자 부품들이 실장될 수 있다. 전자 부품들 사이에는 앞서 설명된 신호 전송 패턴, 전력 공급 패턴, 그라운드 패턴이 마련되며, 전력 공급 패턴과 그라운드 패턴을 통하여 전자 부품들에 전력이 공급되고, 신호 전송 패턴을 통하여 전자 부품들은 서로 신호를 주고 받을 수 있다.
이와 같이 다양한 전도성 패턴들과 다양한 전자 부품들은 다른 회로로부터 신호, 정보, 데이터 등을 수신하고, 수신된 신호, 정보, 데이터 등을 처리하고, 처리된 신호, 정보, 데이터를 출력하는 전기 회로를 형성할 수 있다.
제1 전도체 층(10)에는 제1 전자 소자(41)와 제2 전자 소자(42)가 실장될 수 있다. 제1 전자 소자(41)와 제2 전자 소자(42)는 각각 스위치, 저항, 캐패시터, 직접 회로 소자 등 다양한 소자일 수 있으며, 입력된 신호를 처리하고 처리된 신호를 출력할 수 있다.
제1 전도체 층(10)은 제1 전자 소자(41)에 전력을 공급하는 제1 전력 라인(11) 및 제1 전자 소자(41)에 접지를 제공하는 제1 그라운드 라인(13)을 포함한다. 또한, 제1 전도체 층(10)은 제2 전자 소자(42)에 전력을 공급하는 제2 전력 라인(12) 및 제2 전자 소자(42)에 접지를 제공하는 제2 그라운드 라인(14)을 포함한다.
제1 전도체 층(10)은 제1 전자 소자(41)와 제2 전자 소자(42) 사이에 마련되어 제1 전자 소자(41)와 제2 전자 소자(42)와 연결되는 상면 신호 라인(15)을 더 포함한다. 상면 신호 라인(15)은 제1 전자 소자(41)와 제2 전자 소자(42) 사이에서 신호를 전송할 수 있다. 또한, 제1 전자 소자(41)와 제2 전자 소자(42) 사이에는 다른 상면 신호 라인들(15a, 15b)이 더 마련될 수 있으며, 다른 상면 신호 라인들(15a, 15b) 역시 제1 전자 소자(41)와 제2 전자 소자(42) 사이에서 신호를 전송할 수 있다.
제1 전력 라인(11), 제1 그라운드 라인(13), 상면 신호 라인(15) 및 다른 신호 상면 라인들(15a, 15b)은 각각 전기를 통과시킬 수 있는 전도성 물질(예를 들어, 금속, 탄소 나노 튜브 등)로 구성될 수 있다.
제1 전자 소자(41)와 제2 전자 소자(42)는 표면 실장 기술(surface mount technology, SMT)에 의하여 실장될 수 있다. 예를 들어, 증착 공정(deposition) 및 식각 공정(etching)에 의하여 유전체 층(20)의 표면에 제1 및 제2 전력 라인(11, 12)과 제1 및 제2 그라운드 라인(13, 14)과 상면 신호 라인(15)을 포함하는 전도성 패턴들(11, 12, 13, 14, 15)이 형성될 수 있다. 제1 전자 소자(41)와 제2 전자 소자(42)는 제1 전도체 층(10)의 전도성 패턴들(11, 12, 13, 14, 15) 상에 직접 실장될 수 있다. 다시 말해, 제1 전자 소자(41)와 제2 전자 소자(42)는 제1 전도체 층(10)의 전도성 패턴들(11, 12, 13, 14, 15) 상에 직접 납땜될 수 있다.
구체적으로, 전도성 패턴들(11, 12, 13, 14, 15)의 납땜 패드에는 융제와 땜납 파우더가 혼합된 땜납풀이 도포되며, 제1 전자 소자(41)와 제2 전자 소자(42)는 전도성 패턴들(11, 12, 13, 14, 15)의 납땜 패드 상에 놓여질 수 있다. 이후, 가열에 의하여 제1 전자 소자(41)와 제2 전자 소자(42)는 전도성 패턴들(11, 12, 13, 14, 15)의 납땜 패드에 납땜될 수 있으며, 제1 및 제2 전자 소자(41, 42)는 각각 전도성 패턴들(11, 12, 13, 14, 15)과 전기적으로 연결될 수 있다.
제2 전도체 층(30) 역시 제1 전도체 층(10)과 마찬가지로 전도성의 라인, 패드, 플레이트 등 다양한 패턴을 포함할 수 있다. 또한, 전도성 패턴들은 그 기능에 따라 신호 전송 패턴, 전력 공급 패턴 및 그라운드 패턴을 포함할 수 있다.
뿐만 아니라, 제2 전도체 층(30)에는 저항, 캐패시터, 인덕터, 스위치, 집적 회로 소자 등 다양한 전자 부품들이 실장될 수 있다.
제2 전도체 층(30)은 그라운드 플레이트(31)를 포함할 수 있다.
그라운드 플레이트(31)는 인쇄 회로 기판 어셈블리(1) 전체에 접지를 제공할 수 있다. 다시 말해, 그라운드 플레이트(31)는 인쇄 회로 기판 어셈블리(1)에 포함된 제1 전자 소자(41) 및 제2 전자 소자(42)에 의하여 수행되는 신호 처리의 기준 전위를 제공하며, 제1 전자 소자(41)와 제2 전자 소자(42) 사이에서 전송되는 신호의 기준 전위를 제공할 수 있다. 그라운드 플레이트(31)는 전기를 통과시킬 수 있는 전도성 물질로 구성될 수 있다.
유전체 층(20)은 제1 전도체 층(10)과 제2 전도체 층(30) 사이에 마련되며, 전기가 통하지 아니하는 유전 물질로 구성될 수 있다. 예를 들어, 유전체 층(20)은 페놀 수지(phenol resin), 에폭시 수지(epoxy resin), 폴리이미드 수지(ployimide resin) 등으로 구성될 수 있다.
유전체 층(20)은 제1 전도체 층(10)과 제2 전도체 층(30)을 절연할 수 있다. 따라서, 제1 전도체 층(10)에 형성된 상면 신호 라인(15)을 통하여 전송되는 신호는 제2 전도체 층(30)으로 직접 전달되지 아니할 수 있다.
유전체 층(20)에는 유전체 층(20)을 관통하는 비아 홀이 형성될 수 있다. 비아 홀은 제1 전도체 층(10), 유전체 층(20) 및 제2 전도체 층(30)을 관통하는 홀의 형태를 가질 수 있다. 또한, 비아 홀의 내부가 전도성 물질로 채워지거나, 비아 홀의 내면에는 전도성 물질이 도포(코팅)될 수 있다. 따라서, 신호는 비아 홀을 통하여 제1 전도체 층(10)으로부터 제2 전도체 층(30)로 전달되거나, 제2 전도체 층(30)으로부터 제1 전도체 층(10)으로 전달될 수 있다.
예를 들어, 유전체 층(20)을 관통하는 제1 비아 홀(21)과 제2 비아 홀(22)이 형성될 수 있다.
제1 및 제2 비아 홀(21, 22)은 그 내부가 전도성 물질로 채워지거나 그 내면에는 전도성 물질이 도포(코팅)되어 있으므로 전기를 통과시킬 수 있다.
따라서, 제1 비아 홀(21)은 제1 전도체 층(10)의 제1 그라운드 라인(13)과 제2 전도체 층(30)의 그라운드 플레이트(31)를 전기적으로 연결할 수 있다. 구체적으로, 제1 비아 홀(21)의 일단은 제1 그라운드 라인(13)과 연결되며, 제1 비아 홀(21)의 타단은 그라운드 플레이트(31)와 연결된다.
또한, 제2 비아 홀(22)은 제1 전도체 층(10)의 제2 그라운드 라인(14)과 제2 전도체 층(30)의 그라운드 플레이트(31)를 전기적으로 연결할 수 있다. 구체적으로, 제2 비아 홀(22)의 일단은 제2 그라운드 라인(14)과 연결되며, 제2 비아 홀(22)의 타단은 그라운드 플레이트(31)와 연결된다.
제1 및 제2 비아 홀(21, 22)에 의하여 제1 및 제2 그라운드 라인(13, 14)과 그라운드 플레이트(31)는 동일한 전위를 가질 수 있다. 다시 말해, 제1 비아 홀(21)에 의하여 제1 그라운드 라인(13)는 제1 전자 소자(41)에 그라운드 플레이트(31)와 동일한 접지를 제공할 수 있으며, 제2 비아 홀(22)에 의하여 제2 그라운드 라인(14)은 제2 전자 소자(42)에 그라운드 플레이트(31)와 동일한 접지를 제공할 수 있다. 따라서, 제1 전자 소자(41)와 제2 전자 소자(42)에는 그라운드 플레이트(31)와 동일한 접지가 제공될 수 있다.
제1 신호는 상면 신호 라인(15)을 통하여 제1 전자 소자(41)로부터 제2 전자 소자(42)로 전송될 수 있다.
예를 들어, 도 2에 도시된 바와 같이 제1 신호에 의한 제1 신호 전류(SC1)는 제1 전자 소자(41)로부터 상면 신호 라인(15)을 거쳐 제2 전자 소자(42)로 흐를 수 있다.
널리 알려진 바와 같이, 전류는 전하의 흐름을 나타낸다. 제1 전자 소자(41)로부터 제2 전자 소자(42)로의 제1 신호 전류(SC1)에 의하여 제2 전자 소자(42)에는 양의 전하가 축적되고 제1 전자 소자(41)에는 음의 전하가 축적될 수 있다. 따라서, 제1 전자 소자(41)와 제2 전자 소자(42) 사이에 전하의 불균형이 발생하며, 이는 제1 전자 소자(41)와 제2 전자 소자(42)의 전위의 차이로 나타날 수 있다.
이러한 전하의 불균형으로 인하여 제2 전자 소자(42)로부터 제1 전자 소자(41)로의 제1 리턴 전류(RC1)가 발생할 수 있다. 다시 말해, 제1 신호 전류(SC1)에 의하여 제1 리턴 전류(RC1)가 발생할 수 있다.
이러한 제1 리턴 전류(RC1)는 전력 공급 패턴들 및/또는 그라운드 패턴들을 통하여 제2 전자 소자(42)로부터 제1 전자 소자(41)로 제공될 수 있다. 예를 들어, 제1 리턴 전류(RC1)는 제2 전자 소자(42)로부터 제2 그라운드 라인(14), 제2 비아 홀(22), 그라운드 플레이트(31), 제1 비아 홀(21) 및 제1 그라운드 라인(13)을 거쳐 제1 전자 소자(41)로 제공될 수 있다.
제1 리턴 전류(RC1)에 의하여 제1 전자 소자(41)와 제2 전자 소자(42) 사이의 전하의 불균형이 해소되며, 제1 전자 소자(41)와 제2 전자 소자(42)가 오동작 없이 동작할 수 있게 된다.
이처럼, 리턴 전류는 신호 전류에 의하여 생성되며, 인쇄 회로 기판 어셈블리(1)의 그라운드 패턴들 및/또는 전력 공급 패턴들을 통하여 신호 수신 소자로부터 신호 송신 소자로 전송될 수 있다.
만일, 이러한 리턴 전류가 흐르는 리턴 패스(return path)가 단절되거나, 리터 패스의 길이가 길어지면 전자기 간섭(EMI)이 발생할 수 있다.
도 3은 일 실시예에 의한 인쇄 회로 기판 어셈블리의 다른 일 예를 도시한다. 도 4는 도 3에 도시된 B-B' 단면을 도시한다. 도 5는 도 3에 도시된 인쇄 회로 기판 어셈블리에 의하여 발생하는 전자기파의 세기를 도시한다.
도 3 및 도 4에 도시된 구성들 중에 도 1 및 도 2에 도시된 구성과 동일한 구성은 도 1 및 도 2과 동일한 참조 번호를 이용한다.
도 3, 도 4 및 도 5를 참조하면, 인쇄 회로 기판 어셈블리(2)는 적어도 2개의 전도체 층(10, 30)과 적어도 하나의 유전체 층(20)을 포함할 수 있다.
도 3에 도시된 바와 같이 인쇄 회로 기판 어셈블리(2)는 제1 전도체 층(10), 제2 전도체 층(30) 및 유전체 층(20)을 포함할 수 있다.
제1 전도체 층(10)은 제1 전력 라인(11), 제2 전력 라인(12), 제1 그라운드 라인(13), 제2 그라운드 라인(14), 상면 신호 라인(15)을 포함하며, 제1 전도체 층(10)에는 제1 전자 소자(41), 제2 전자 소자(42)가 실장된다. 여기서, 제1 및 제2 전자 소자(41, 42), 제1 및 제2 전력 라인(11, 12), 제1 및 제2 그라운드 라인(13, 14), 상면 신호 라인(15)은 각각 도 1 및 도 2에 도시된 제1 및 제2 전자 소자(41, 42), 제1 및 제2 전력 라인(11, 12), 제1 및 제2 그라운드 라인(13, 14), 상면 신호 라인(15)와 동일할 수 있다.
제2 전도체 층(30)은 하면 신호 라인(32)와 제1 그라운드 플레이트(33)와 제2 그라운드 플레이트(34)를 포함할 수 있다.
하면 신호 라인(32)은 도면에 도시된 않은 전자 소자들 사이의 신호를 전송할 수 있다. 하면 신호 라인(32)은 전기를 통과시킬 수 있는 전도성 물질로 구성될 수 있다.
하면 신호 라인(32)에 의하여 제2 전도체 층(30)의 그라운드 플레이트는 제1 그라운드 플레이트(33)와 제2 그라운드 플레이트(34)로 구획될 수 있다. 제1 및 제2 그라운드 플레이트(33, 34)는 각각 인쇄 회로 기판 어셈블리(2)의 전자 소자들(41, 42)에 접지를 제공할 수 있다.
유전체 층(20)은 제1 전도체 층(10)과 제2 전도체 층(30) 사이에 마련되며, 제1 전도체 층(10)과 제2 전도체 층(30)을 절연할 수 있다.
유전체 층(20)에는 유전체 층(20)을 관통하는 제1 및 제2 비아 홀(21, 22)이 형성될 수 있다. 제1 비아 홀(21)은 제1 전도체 층(10)의 제1 그라운드 라인(13)과 제2 전도체 층(30)의 제1 그라운드 플레이트(33)를 전기적으로 연결하며, 제2 비아 홀(22)은 제1 전도체 층(10)의 제2 그라운드 라인(14)과 제2 전도체 층(30)의 제2 그라운드 플레이트(34)를 전기적으로 연결할 수 있다.
제2 신호는 상면 신호 라인(15)을 통하여 제1 전자 소자(41)로부터 제2 전자 소자(42)로 전송될 수 있다.
예를 들어, 도 4에 도시된 바와 같이 제2 신호에 의한 제2 신호 전류(SC2)가 상면 신호 라인(15)을 통하여 제1 전자 소자(41)로부터 제2 전자 소자(42)로 흐를 수 있다.
그러나, 하면 신호 라인(32)에 의하여 제1 그라운드 플레이트(33)와 제2 그라운드 플레이트(34)가 분리되므로, 제2 전도체 층(30)에서 제2 신호 전류(SC2)에 의한 리턴 전류가 흐르는 리턴 패스가 단절될 수 있다.
따라서, 제2 신호 전류(SC2)에 의한 제2 리턴 전류는 우회 패스를 통하여 제2 전자 소자(42)로부터 제1 전자 소자(41)로 흐를 수 있다. 예를 들어, 제2 리턴 전류는 제1 및 제2 전자 소자(41, 42)에 전력을 공급하는 전력 공급 패스를 통하여 흐르거나, 하면 신호 라인(32)을 우회하여 제1 및 제2 그라운드 플레이트(33, 34)를 통하여 전송될 수 있다.
이처럼, 제2 리턴 전류가 하면 신호 라인(32)을 우회하여 전송됨으로 인하여 제2 리턴 전류의 리턴 패스의 길이가 증가하게 되며, 리턴 패스의 길이가 증가함으로 인하여 인쇄 회로 기판 어셈블리(2)로부터 방출되는 전자기 간섭(EMI)이 증가할 수 있다.
또한, 전자기 간섭(EMI)은 인체 및 다른 전자기기들에 많은 영향을 미치므로, 전자기 간섭(EMI)은 국제적으로 엄격하게 규제되고 있다. 전자기 간섭(EMI)에 대한 규제는 국가마다 다소의 차이가 있다.
도 5에는 제2 전도체 층(30)의 리턴 패스가 단절된 인쇄 회로 기판 어셈블리(2)에 의한 전자기 간섭(EMI)의 세기와 전자기 간섭(EMI)에 대한 국제 규격(ST)의 일 예가 도시된다.
국제 규격에 의하면, 230MHz 미만에서 전자기 간섭(EMI)은 40dB로 제한되며, 230MHz 이상에서 전자기 간섭(EMI)은 47dB로 제한될 수 있다.
인쇄 회로 기판 어셈블리(2)에 의한 전자기 간섭(EMI)의 세기는 인쇄 회로 기판 어셈블리(2)에 실장된 회로의 동작 주파수에 따라 달라질 수 있다. 예를 들어, 도 5에 도시된 바와 같이 인쇄 회로 기판 어셈블리(2)에 실장된 회로가 100MHz (megahertz)로 동작하는 경우 전자기 간섭(EMI)의 세기는 대략 22dB(decibel)이며, 회로가 200MHz로 동작하는 경우 전자기 간섭(EMI)의 세기는 대략 30dB일 수 있다.
특히, 회로가 대략 150MHz로 동작하는 경우 인쇄 회로 기판 어셈블리(2)에 의한 전자기 간섭(EMI)의 세기는 국제 규격(ST)인 40dB를 초과할 수 있다. 회로가 대략 360MHz 또는 370MHz로 동작하는 경우 전자기 간섭(EMI)의 세기는 국제 규격(ST)인 47dB를 초과할 수 있다. 또한, 회로가 대략 550MHz 또는 600MHz로 동작하는 경우 전자기 간섭(EMI)의 세기는 국제 규격(ST)인 47dB를 초과할 수 있다.
이처럼, 회로가 고주파수에서 동작하는 경우, 인쇄 회로 기판 어셈블리(2)의 전자기 간섭(EMI)가 국제 규격(ST)을 초과할 수 있다. 다시 말해, 회로가 고속으로 동작하는 경우, 인쇄 회로 기판 어셈블리(2)의 전자기 간섭(EMI)가 국제 규격(ST)을 초과할 수 있다.
따라서, 전자기 간섭(EMI)에 관한 국제 규격(ST)을 준수하기 위하여 제2 전자 소자(42)로부터 제1 전자 소자(41)로의 리턴 패스의 확보가 요구되며, 리턴 패스의 확보를 위하여 인쇄 회로 기판 어셈블리(2)에 추가적인 전도체 층의 부가가 요구될 수 있다. 그러나, 전도체 층의 부가는 인쇄 회로 기판 어셈블리(2)의 가격 상승의 원인이 될 수 있다.
도 6은 일 실시예에 의한 인쇄 회로 기판 어셈블리의 다른 일 예를 도시한다. 도 7은 도 6에 도시된 인쇄 회로 기판 어셈블리에 포함된 메인 인쇄 회로 기판의 일 예를 도시한다. 도 8은 도 6에 도시된 인쇄 회로 기판 어셈블리에 포함된 서브 인쇄 회로 기판의 일 예를 도시한다. 도 9는 도 6에 도시된 C-C' 단면을 도시한다. 도 10은 도 6에 도시된 인쇄 회로 기판 어셈블리에 의하여 발생하는 전자기파의 세기를 도시한다.
도 6, 도 7, 도 8, 도 9 및 도 10을 참조하면, 인쇄 회로 기판 어셈블리(3)는 전자 부품들이 실장된 메인 인쇄 회로 기판(100)과, 메인 인쇄 회로 기판(100)의 리턴 패스의 단절을 보완하는 서브 인쇄 회로 기판(200)을 포함할 수 있다.
메인 인쇄 회로 기판(100)은 적어도 2개의 메인 전도체 층(110, 130)과 적어도 하나의 메인 유전체 층(120)을 포함할 수 있다.
도 7에 도시된 바와 같이 메인 인쇄 회로 기판(100)은 서로 평행하게 마련되는 제1 메인 전도체 층(110)과 제2 메인 전도체 층(130), 제1 메인 전도체 층(110)과 제2 메인 전도체 층(130) 사이에 마련되는 메인 유전체 층(120)을 포함할 수 있다. 도 7은 제1 및 제2 메인 전도체 층(110, 130)과 메인 유전체 층(120)을 포함하는 양면 인쇄 회로 기판을 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 메인 인쇄 회로 기판(100)은 4층 이상을 가지는 인쇄 회로 기판일 수 있다.
제1 메인 전도체 층(110)은 제1 메인 전력 라인(111), 제2 메인 전력 라인(112), 제1 메인 그라운드 라인(113), 제2 메인 그라운드 라인(114), 제1 상면 메인 신호 라인(116), 제2 상면 메인 신호 라인(117), 제3 메인 그라운드 라인(118)을 포함할 수 있으며, 제1 메인 전도체 층(110) 상에는 제1 전자 소자(141), 제2 전자 소자(142) 및 서브 인쇄 회로 기판(200)이 실장될 수 있다. 여기서, 제1 및 제2 전자 소자(141, 142), 제1 및 제2 메인 전력 라인(111, 112), 제1 및 제2 메인 그라운드 라인(113, 114)은 각각 도 3에 도시된 제1 및 제2 전자 소자(141, 142), 제1 및 제2 메인 전력 라인(111, 112), 제1 및 제2 메인 그라운드 라인(113, 114)과 동일할 수 있다.
제2 메인 전도체 층(130)은 하면 메인 신호 라인(132)과 제1 메인 그라운드 플레이트(133)와 제2 메인 그라운드 플레이트(134)를 포함할 수 있다. 하면 메인 신호 라인(132)와 제1 및 제2 메인 그라운드 플레이트(133, 134)는 각각 도 3에 도시된 하면 신호 라인(32)와 제1 및 제2 그라운드 플레이트(33, 34)와 동일할 수 있다.
제1 메인 전도체 층(110)의 제3 메인 그라운드 라인(118)은 제2 메인 전도체 층(130)의 하면 메인 신호 라인(132)의 위치에 대응되는 위치에 마련될 수 있다.
예를 들어, 제3 메인 그라운드 라인(118)의 적어도 일부는 하면 메인 신호 라인(132)과 중첩될 수 있다. 다시 말해, 하면 메인 신호 라인(132)이 제1 메인 전도체 층(110)으로 투영되면, 제1 메인 전도체 층(110)에 투영된 하면 메인 신호 라인(132)은 제3 메인 그라운드 라인(118)의 적어도 일부와 중첩될 수 있다.
다른 예로, 제3 메인 그라운드 라인(118)은 하면 메인 신호 라인(132)의 적어도 일부와 중첩될 수 있다. 다시 말해, 제3 메인 그라운드 라인(118)이 제2 메인 전도체 층(130)으로 투영되면, 제2 메인 전도체 층(130)에 투영된 제3 메인 그라운드 라인(118)은 하면 메인 신호 라인(132)의 적어도 일부와 중첩될 수 있다.
또 다른 예로, 제3 메인 그라운드 라인(118)의 적어도 일부는 하면 메인 신호 라인(132)의 적어도 일부와 중첩될 수 있다.
메인 유전체 층(120)은 전기가 통하지 아니하는 유전 물질로 구성될 수 있으며, 제1 메인 전도체 층(110)과 제2 메인 전도체 층(130)을 절연할 수 있다.
메인 유전체 층(120)에는 메인 유전체 층(120)을 관통하는 제1 메인 비아 홀(121)과 제2 메인 비아 홀(122)이 형성될 수 있다.
제1 및 제2 메인 비아 홀(121, 122)은 그 내부가 전도성 물질로 채워지거나 그 내면에는 전도성 물질이 도포(코팅)되어 있으므로 전기를 통과시킬 수 있다. 따라서, 제1 메인 비아 홀(121)은 제1 메인 전도체 층(110)의 제1 메인 그라운드 라인(113)과 제2 메인 전도체 층(130)의 제1 메인 그라운드 플레이트(133)를 전기적으로 연결하고, 제2 메인 비아 홀(122)은 제1 메인 전도체 층(110)의 제2 메인 그라운드 라인(114)과 제2 메인 전도체 층(130)의 제2 메인 그라운드 플레이트(134)를 전기적으로 연결할 수 있다.
또한, 메인 유전체 층(120)에는 메인 유전체 층(120)을 관통하는 제3 메인 비아 홀(123)과 제4 메인 비아 홀(124)이 더 형성될 수 있다.
제3 및 제4 메인 비아 홀(123, 124)은 그 내부가 전도성 물질로 채워지거나 그 내면에는 전도성 물질이 도포(코팅)되어 있으므로 전기를 통과시킬 수 있다.
따라서, 제3 및 제4 메인 비아 홀(123, 124)은 각각 제1 메인 전도체 층(110)의 제3 메인 그라운드 라인(118)과 제2 메인 전도체 층(130)의 제1 및 제2 메인 그라운드 플레이트(133, 134)를 각각 전기적으로 연결할 수 있다.
구체적으로, 제3 메인 비아 홀(123)은 제3 메인 그라운드 라인(118)과 제1 메인 그라운드 플레이트(133)와 전기적으로 연결한다. 제3 메인 비아 홀(123)의 일단은 제3 메인 그라운드 라인(118)과 연결되며, 제3 메인 비아 홀(123)의 타단은 제1 메인 그라운드 플레이트(133)와 연결된다.
또한, 제4 메인 비아 홀(124)은 제3 메인 그라운드 라인(118)과 제2 메인 그라운드 플레이트(134)와 전기적으로 연결한다. 제4 메인 비아 홀(124)의 일단은 제3 메인 그라운드 라인(118)과 연결되며, 제4 메인 비아 홀(124)의 타단은 제2 메인 그라운드 플레이트(134)와 연결된다.
제1, 제2, 제3 및 제4 메인 비아 홀(121, 122, 123, 124)에 의하여 제1, 제2 및 제3 메인 그라운드 라인(118)과 제1 및 제2 메인 그라운드 플레이트(133, 134)는 동일한 접지를 제공할 수 있다.
제1 상면 메인 신호 라인(116) 및 제2 상면 메인 신호 라인(117)은 제1 전자 소자(141)와 제2 전자 소자(142) 사이에 마련될 수 있다. 구체적으로, 제1 상면 메인 신호 라인(116)은 제1 전자 소자(141)와 전기적으로 연결되며, 제2 상면 메인 신호 라인(117)은 제2 전자 소자(142)와 전기적으로 연결될 수 있다.
제1 상면 메인 신호 라인(116)과 제2 상면 메인 신호 라인(117)은 도 7에 도시된 바와 같이 물리적으로 분리되어 마련될 수 있으며, 제1 상면 메인 신호 라인(116)과 제2 상면 메인 신호 라인(117) 사이에는 제3 메인 그라운드 라인(118)이 마련될 수 있다. 또한, 제3 메인 그라운드 라인(118)은 제1 및 제2 상면 메인 신호 라인(116, 117)과 물리적으로/전기적으로 분리될 수 있다. 특히, 도 3과 비교할 때, 도 3에 도시된 상면 신호 라인(15)은 도 7에서 제1 상면 메인 신호 라인(116)과 제2 상면 메인 신호 라인(117)으로 분리될 수 있다.
제1 전자 소자(141)로부터 출력된 신호는 제1 상면 메인 신호 라인(116)과 제2 상면 메인 신호 라인(117)과 서브 인쇄 회로 기판(200)을 거쳐 제2 전자 소자(142)로 전송될 수 있다.
제1 상면 메인 신호 라인(116)과 제2 상면 메인 신호 라인(117) 각각의 말단에는 서브 인쇄 회로 기판(200)과 접촉하기 위한 제1 메인 접촉 패드(116a)와 제2 메인 접촉 패드(117a)가 마련될 수 있다. 구체적으로, 제1 상면 메인 신호 라인(116)의 일단은 제1 전자 소자(141)와 연결되며, 제1 상면 메인 신호 라인(116)의 타단에는 제1 메인 접촉 패드(116a)가 마련될 수 있다. 또한, 제2 상면 메인 신호 라인(117)의 일단은 제2 전자 소자(142)와 연결되며, 제2 상면 메인 신호 라인(117)의 타단에는 제2 메인 접촉 패드(116a)가 마련될 수 있다.
또한, 제1 전자 소자(141)와 제2 전자 소자(142) 사이에는 다른 상면 메인 신호 라인들이 더 마련될 수 있으며, 다른 상면 메인 신호 라인들 역시 각각 제1 전자 소자(141) 또는 제2 전자 소자(142)와 전기적으로 각각 연결될 수 있다.
제1 및 제2 메인 접촉 패드(116a, 117a)는 각각 서브 인쇄 회로 기판(200)과 제1 및 제2 상면 메인 신호 라인(116, 117)을 전기적으로 연결하기 위한 납땜 패드일 수 있다. 서브 인쇄 회로 기판(200)는 표면 실장 기술에 의하여 메인 인쇄 회로 기판(100) 상에 직접 실장될 수 있다. 다시 말해, 서브 인쇄 회로 기판(200)는 메인 인쇄 회로 기판(100) 상에 직접 납땜될 수 있다.
구체적으로, 제1 및 제2 메인 접촉 패드(116a, 117a) 각각에는 융제와 땜납 파우더가 혼합된 땜납풀이 도포되며, 서브 인쇄 회로 기판(200)은 제1 및 제2 메인 접촉 패드(116a, 117a) 상에 놓여질 수 있다. 이후, 가열에 의하여 서브 인쇄 회로 기판(200)은 제1 및 제2 메인 접촉 패드(116a, 117a)에 납땜될 수 있으며, 서브 인쇄 회로 기판(200)은 제1 및 제2 상면 메인 신호 라인(116, 117)과 전기적으로 연결될 수 있다.
서브 인쇄 회로 기판(200)은 적어도 2개의 서브 전도체 층(210, 230)과 적어도 하나의 서브 유전체 층(220)을 포함할 수 있다.
도 8의 (a) 및 (b)에 도시된 바와 같이 서브 인쇄 회로 기판(200)은 서로 평행하게 마련되는 제1 서브 전도체 층(210)과 제2 서브 전도체 층(230), 제1 서브 전도체 층(210)과 제2 서브 전도체 층(230) 사이에 마련된 서브 유전체 층(220)을 포함할 수 있다. 도 8의 (a) 및 (b)는 제1 및 제2 서브 전도체 층(230)과 서브 유전체 층(220)을 포함하는 양면 인쇄 회로 기판을 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 서브 인쇄 회로 기판(200)은 4층 이상을 가지는 인쇄 회로 기판일 수 있다.
제1 서브 전도체 층(210)은 전기를 통과시킬 수 있는 전도성 물질로 구성된 상면 서브 신호 라인(211)을 포함할 수 있다. 또한, 제1 서브 전도체 층(210)은 다른 상면 서브 신호 라인들(211a, 211b)을 더 포함할 수 있다.
제1 서브 전도체 층(210)의 양단에는 서브 유전체 층(220)을 관통하는 제1 서브 비아 홀(221)과 제2 서브 비아 홀(222)이 형성될 수 있다.
서브 유전체 층(220)은 제1 서브 전도체 층(210)과 제2 서브 전도체 층(230) 사이에 마련되며, 제1 서브 전도체 층(210)과 제2 서브 전도체 층(230)을 절연할 수 있다. 앞서 설명된 바와 같이, 제1 서브 비아 홀(221)과 제2 서브 비아 홀(222)은 서브 유전체 층(220)을 관통하여 마련될 수 있다.
제1 및 제2 서브 비아 홀(221, 222)은 그 내부가 전도성 물질로 채워지거나 그 내면에는 전도성 물질이 도포(코팅)되어 있으므로 전기를 통과시킬 수 있다.
제2 서브 전도체 층(230)은 전기를 통과시킬 수 있는 전도성 물질로 구성된 제1 하면 서브 신호 라인(231), 제2 하면 서브 신호 라인(232) 및 서브 그라운드 플레이트(233)를 포함할 수 있다. 제1 하면 서브 신호 라인(231)과 제2 하면 서브 신호 라인(232)은 분리되어 마련되며, 제1 하면 서브 신호 라인(231)과 제2 하면 서브 신호 라인(232)의 사이에는 서브 그라운드 플레이트(233)가 마련될 수 있다.
제1 하면 서브 신호 라인(231)의 일단은 제1 서브 비아 홀(221)과 연결되며, 제1 하면 서브 신호 라인(231)의 타단에는 제1 서브 접촉 패드(231a)가 마련될 수 있다. 또한, 제2 하면 서브 신호 라인(232)의 일단은 제2 서브 비아 홀(222)과 연결되며, 제2 하면 서브 신호 라인(232)의 타단에는 제2 서브 접촉 패드(232a)가 마련될 수 있다.
상면 서브 신호 라인(211)은 제1 및 제2 서브 비아 홀(221, 222)과 연결되고 제1 및 제2 하면 서브 신호 라인(231, 232) 각각은 제1 및 제2 서브 비아 홀(221, 222)과 연결되므로, 상면 서브 신호 라인(211)은 제1 및 제2 하면 서브 신호 라인(231, 232)과 전기적으로 연결될 수 있다. 다시 말해, 상면 서브 신호 라인(211)과 제1 및 제2 하면 서브 신호 라인(231, 232)은 일체로 전기가 통과할 수 있는 신호 패스를 형성할 수 있다.
또한, 제1 하면 서브 신호 라인(231) 타단의 제1 서브 접촉 패드(231a)와 제2 하면 서브 신호 라인(232) 타단의 제2 서브 접촉 패드(232a)는 각각 서브 인쇄 회로 기판(200)의 양 가장자리 부분에 위치할 수 있다. 구체적으로, 제1 서브 접촉 패드(231a)는 서브 인쇄 회로 기판(200)의 일측의 가장자리 부분에 위치하며, 제2 서브 접촉 패드(232a)는 제1 서브 접촉 패드(231a)의 반대측 가장자리 부분에 마련될 수 있다.
특히, 제1 서브 접촉 패드(231a) 및 제2 서브 접촉 패드(232a) 각각은 서브 인쇄 회로 기판(200)이 메인 인쇄 회로 기판(100) 상에 실장될 때 메인 인쇄 회로 기판(100)의 제1 메인 접촉 패드(116a) 및 제2 메인 접촉 패드(117a)에 대응되는 위치에 마련될 수 있다. 따라서, 서브 인쇄 회로 기판(200)이 메인 인쇄 회로 기판(100) 상에 실장되면 제1 서브 접촉 패드(231a) 및 제2 서브 접촉 패드(232a) 각각은 제1 메인 접촉 패드(116a) 및 제2 메인 접촉 패드(117a)와 접촉될 수 있다.
또한, 서브 인쇄 회로 기판(200)이 메인 인쇄 회로 기판(100) 상에 실장되면 제1 서브 접촉 패드(231a) 및 제2 서브 접촉 패드(232a) 각각은 제1 메인 접촉 패드(116a) 및 제2 메인 접촉 패드(117a)와 전기적으로 연결될 수 있다. 구체적으로, 제1 서브 접촉 패드(231a)는 메인 인쇄 회로 기판(100)의 제1 메인 접촉 패드(116a)와 전기적으로 연결되며, 제2 서브 접촉 패드(232a)는 메인 인쇄 회로 기판(100)의 제2 메인 접촉 패드(117a)와 전기적으로 연결될 수 있다.
따라서, 서브 인쇄 회로 기판(200)이 메인 인쇄 회로 기판(100) 상에 실장되면 메인 인쇄 회로 기판(100)의 제1 및 제2 상면 메인 신호 라인(116, 117)과, 서브 인쇄 회로 기판(200)의 상면 서브 신호 라인(211), 제1 및 제2 하면 서브 신호 라인(231, 232)은 일체로 전기가 통과할 수 있는 신호 패스를 형성할 수 있다.
서브 그라운드 플레이트(233)는 제1 하면 서브 신호 라인(231)과 제2 하면 서브 신호 라인(232)의 사이에 제1 및 제2 하면 서브 신호 라인(231, 232)과 물리적으로/전기적으로 분리되어 마련될 수 있다.
제2 서브 전도체 층(230)의 서브 그라운드 플레이트(233)는 제1 서브 전도체 층(210)의 상면 서브 신호 라인(211)의 위치에 대응되는 위치에 마련될 수 있다. 예를 들어, 서브 그라운드 플레이트(233)의 적어도 일부는 상면 서브 신호 라인(211)과 중첩될 수 있다. 다른 예로, 서브 그라운드 플레이트(233)는 상면 서브 신호 라인(211)의 적어도 일부와 중첩될 수 있다. 또 다른 예로, 서브 그라운드 플레이트(233)의 적어도 일부는 상면 서브 신호 라인(211)의 적어도 일부와 중첩될 수 있다.
서브 그라운드 플레이트(233)는 서브 인쇄 회로 기판(200)이 메인 인쇄 회로 기판(100) 상에 실장될 때 메인 인쇄 회로 기판(100)의 제3 메인 그라운드 라인(118)에 대응되는 위치에 마련될 수 있다. 따라서, 서브 인쇄 회로 기판(200)이 메인 인쇄 회로 기판(100) 상에 실장되면 서브 그라운드 플레이트(233)는 제3 메인 그라운드 라인(118)과 접촉될 수 있다.
또한, 서브 인쇄 회로 기판(200)이 메인 인쇄 회로 기판(100) 상에 실장되면 서브 그라운드 플레이트(233)는 제3 메인 그라운드 라인(118)과 전기적으로 연결될 수 있다.
따라서, 서브 인쇄 회로 기판(200)이 메인 인쇄 회로 기판(100) 상에 실장되면 메인 인쇄 회로 기판(100)의 제1, 제2 및 제3 메인 그라운드 라인(116, 117, 118), 제1 및 제2 메인 그라운드 플레이트(133, 134)와, 서브 인쇄 회로 기판(200)의 서브 그라운드 플레이트(233)는 동일한 접지를 제공할 수 있다.
서브 인쇄 회로 기판(200)는 표면 실장 기술에 의하여 메인 인쇄 회로 기판(100) 상에 직접 실장될 수 있다.
메인 인쇄 회로 기판(100)의 제1 메인 접촉 패드(116a), 제2 메인 접촉 패드(117a) 및 제3 메인 그라운드 라인(118) 각각이 서브 인쇄 회로 기판(200)의 제1 서브 접촉 패드(231a), 제2 서브 접촉 패드(232a) 및 서브 그라운드 플레이트(233)와 접촉되도록 서브 인쇄 회로 기판(200)는 메인 인쇄 회로 기판(100) 상에 실장될 수 있다.
그 결과, 제1 메인 접촉 패드(116a)가 제1 서브 접촉 패드(231a)와 전기적으로 연결되고, 제2 메인 접촉 패드(117a)가 제2 서브 접촉 패드(232a)와 전기적으로 연결되고, 제3 메인 그라운드 라인(118)이 서브 그라운드 플레이트(233)와 전기적으로 연결될 수 있다. 또한, 메인 인쇄 회로 기판(100)의 제1 및 제2 상면 메인 신호 라인(116, 117)과, 서브 인쇄 회로 기판(200)의 상면 서브 신호 라인(211), 제1 및 제2 하면 서브 신호 라인(231, 232)은 일체로 전기가 통과할 수 있는 신호 패스를 형성할 수 있다. 또한, 서브 인쇄 회로 기판(200)이 메인 인쇄 회로 기판(100) 상에 실장되면 메인 인쇄 회로 기판(100)의 제1, 제2 및 제3 메인 그라운드 라인(116, 117, 118), 제1 및 제2 메인 그라운드 플레이트(133, 134)와, 서브 인쇄 회로 기판(200)의 서브 그라운드 플레이트(233)는 동일한 접지를 제공할 수 있다.
제3 신호는 메인 인쇄 회로 기판(100)의 제1 및 제2 상면 메인 신호 라인(116, 117)과 서브 인쇄 회로 기판(200)을 통과하여 제1 전자 소자(141)로부터 제2 전자 소자(142)로 전송될 수 있다.
예를 들어, 도 9에 도시된 바와 같이 제3 신호에 의한 제3 신호 전류(SC3)는 제1 전자 소자(141)로부터 제1 상면 메인 신호 라인(116), 제1 하면 서브 신호 라인(231), 제1 서브 비아 홀(221), 상면 서브 신호 라인(211), 제2 서브 비아 홀(222), 제2 하면 서브 신호 라인(232) 및 제2 상면 메인 신호 라인(117)을 거쳐 제2 전자 소자(142)로 흐를 수 있다.
또한, 제3 신호 전류(SC3)에 의하여 제3 리턴 전류(RC3)가 발생할 수 있다. 제3 리턴 전류(RC3)는 전력 공급 패턴들 및/또는 그라운드 패턴들을 통하여 제2 전자 소자(142)로부터 제1 전자 소자(141)로 제공될 수 있다.
예를 들어, 제3 리턴 전류(RC3)는 제2 전자 소자(142)로부터 제2 메인 그라운드 라인(114), 제2 메인 비아 홀(122), 제2 메인 그라운드 플레이트(134), 제4 메인 비아 홀(124), 제3 메인 그라운드 라인(118)/서브 그라운드 플레이트(233), 제3 메인 비아 홀(123), 제1 메인 그라운드 플레이트(133), 제1 메인 비아 홀(121) 및 제1 메인 그라운드 라인(113)을 거쳐 제1 전자 소자(141)로 흐를 수 있다.
이처럼, 메인 그라운드 플레이트가 제1 메인 그라운드 플레이트(133)와 제2 메인 그라운드 플레이트(134)로 분리되더라도, 서브 인쇄 회로 기판(200)으로 인하여 제1 전자 소자(141)와 제2 전자 소자(142) 사이의 리턴 패스가 단절되지 아니할 수 있다.
도 10에는 서브 인쇄 회로 기판(200)으로 인하여 메인 인쇄 회로 기판(100)의 리턴 패스가 형성된 인쇄 회로 기판 어셈블리(3)에 의한 전자기 간섭(EMI)의 세기와 전자기 간섭(EMI)에 대한 국제 규격(ST)의 일 예가 도시된다.
앞서 설명된 바와 같이, 국제 규격에 의하면, 230MHz 미만에서 전자기 간섭(EMI)은 40dB로 제한되며, 230MHz 이상에서 전자기 간섭(EMI)은 47dB로 제한될 수 있다.
인쇄 회로 기판 어셈블리(3)에 의한 전자기 간섭(EMI)의 세기는 인쇄 회로 기판 어셈블리(3)에 실장된 회로의 동작 주파수에 따라 달라질 수 있다. 예를 들어, 도 10에 도시된 바와 같이 인쇄 회로 기판 어셈블리(3)에 실장된 회로가 100MHz로 동작하는 경우 인쇄 회로 기판 어셈블리(3)에 의한 전자기 간섭(EMI)의 세기는 대략 34dB이며, 회로가 200MHz로 동작하는 경우 전자기 간섭(EMI)의 세기는 대략 25dB 내지 30dB일 수 있다.
도 10에 도시된 바에 의하면, 회로의 동작 주파수가 변화하더라도 인쇄 회로 기판 어셈블리(3)에 의한 전자기 간섭(EMI)의 세기는 국제 규격(ST)인 40dB 또는 47dB를 초과하지 아니할 수 있다. 특히, 회로가 230MHz 이상의 고속으로 동작하더라도 전자기 간섭(EMI)의 세기는 국제 규격(ST)인 47dB를 초과하지 아니할 수 있다.
이와 같이 서브 인쇄 회로 기판(200)에 의하여 메인 인쇄 회로 기판(100)의 리턴 패스가 확보된 인쇄 회로 기판 어셈블리(3)는 추가 전도체 층의 부가 없이 국제 규격(ST)을 준수할 수 있다. 따라서, 추가 전도체 층의 부가에 의한 가격 상승의 원인이 제거될 수 있다.
이상에서 설명된 바와 같이, 메인 인쇄 회로 기판(100)의 상면 메인 신호 라인과 하면 메인 신호 라인(132)이 서로 교차되는 경우 상면 메인 신호 라인은 제1 상면 메인 신호 라인(116)과 제2 상면 메인 신호 라인(117)으로 분리될 수 있으며, 서브 인쇄 회로 기판(200)의 상면 서브 신호 라인(211)에 의하여 제1 상면 메인 신호 라인(116)과 제2 상면 메인 신호 라인(117)이 연결된다. 또한, 서브 인쇄 회로 기판(200)의 서브 그라운드 플레이트(233)와 메인 인쇄 회로 기판(100)의 제3 메인 그라운드 라인(118)이 신호 라인의 리턴 패스를 제공할 수 있다.
리턴 패스를 확보하기 위한 메인 인쇄 회로 기판(100) 및 서브 인쇄 회로 기판(200)은 도 6, 도 7 및 도 8에 한정되는 것은 아니다.
이하에서는 메인 인쇄 회로 기판(100)과 서브 인쇄 회로 기판(200)의 다른 일 예가 설명된다.
도 11은 일 실시예에 의한 인쇄 회로 기판 어셈블리에 포함된 서브 인쇄 회로 기판의 다른 일 예를 도시한다.
도 11에 도시된 구성들 중에 도 8에 도시된 구성과 동일한 구성은 도 8과 동일한 참조 번호를 이용한다.
제1 서브 인쇄 회로 기판(201)은 적어도 2개의 서브 전도체 층(210, 230)과 적어도 하나의 서브 유전체 층(220)을 포함할 수 있다.
도 11의 (a) 및 (b)에 도시된 바와 같이 제1 서브 인쇄 회로 기판(201)은 제1 서브 전도체 층(210)과 제2 서브 전도체 층(230)과 서브 유전체 층(220)을 포함할 수 있다. 도 11의 (a) 및 (b)는 양면 인쇄 회로 기판을 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 서브 인쇄 회로 기판(201)은 4층 이상을 가지는 인쇄 회로 기판일 수 있다.
제1 서브 전도체 층(210)은 상면 서브 신호 라인(211)과 다른 서브 신호 라인들(211a, 211b)을 포함할 수 있다. 서브 유전체 층(220)에는 제1 서브 전도체 층(210)의 양단과 각각 연결된 제1 서브 비아 홀(221)과 제2 서브 비아 홀(222)이 형성될 수 있다. 제2 서브 전도체 층(230)은 제1 서브 비아 홀(221) 및 제1 서브 접촉 패드(231a)와 연결된 제1 하면 서브 신호 라인(231)과, 제2 서브 비아 홀(222) 및 제2 서브 접촉 패드(232a)와 연결된 제2 하면 서브 신호 라인(232)를 포함할 수 있다. 이상의 구성들은 도 8에 도시된 서브 인쇄 회로 기판(200)에 포함된 구성들과 동일할 수 있다.
도 8에 도시된 서브 인쇄 회로 기판(200)와 달리 제1 서브 인쇄 회로 기판(201)는 서브 그라운드 플레이트를 포함하지 아니할 수 있다.
도 7 및 도 9을 참조하면, 제3 신호에 의한 리턴 전류(RC3)는 메인 인쇄 회로 기판(100)의 제3 메인 그라운드 라인(118)과 서브 인쇄 회로 기판(200)의 서브 그라운드 플레이트(233)를 거쳐 제2 전자 소자(142)로부터 제2 전자 소자(142)로 흐를 수 있다.
도 8에 도시된 서브 그라운드 플레이트(233)가 생략되더라도, 리턴 전류(RC3)는 메인 인쇄 회로 기판(100)의 제3 메인 그라운드 라인(118)를 거쳐 제1 전자 소자(141)로부터 제2 전자 소자(142)로 흐를 수 있다.
따라서, 서브 그라운드 플레이트가 생략되더라도 제1 서브 인쇄 회로 기판(201)는 리턴 전류(RC3)를 위한 리턴 패스를 제공할 수 있다.
도 12는 일 실시예에 의한 인쇄 회로 기판 어셈블리에 포함된 메인 인쇄 회로 기판의 다른 일 예를 도시한다.
제1 메인 인쇄 회로 기판(101)은 적어도 2개의 메인 전도체 층(110, 130)과 적어도 하나의 메인 유전체 층(120)을 포함할 수 있다.
도 12에 도시된 바와 같이 제1 메인 인쇄 회로 기판(101)은 제1 메인 전도체 층(110)과 제2 메인 전도체 층(130)과 메인 유전체 층(120)을 포함할 수 있다. 도 12은 양면 인쇄 회로 기판을 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 메인 인쇄 회로 기판(101)은 4층 이상을 가지는 인쇄 회로 기판일 수 있다.
제1 메인 전도체 층(110)은 제1 메인 전력 라인(111), 제2 메인 전력 라인(112), 제1 메인 그라운드 라인(113), 제2 메인 그라운드 라인(114), 제1 상면 메인 신호 라인(116) 및 제2 상면 메인 신호 라인(117)을 포함하며, 제1 메인 전도체 층(110)에는 제1 전자 소자(141), 제2 전자 소자(142)가 실장된다. 메인 유전체 층(120)은 제1 메인 비아 홀(121), 제2 메인 비아 홀(122), 제3 메인 비아 홀(123) 및 제4 메인 비아 홀(124)을 포함할 수 있다. 제2 메인 전도체 층(130)은 하면 메인 신호 라인(132), 제1 메인 그라운드 플레이트(133), 제2 메인 그라운드 플레이트(134)를 포함할 수 있다. 이상의 구성들은 도 7에 도시된 메인 인쇄 회로 기판(100)에 포함된 구성들과 동일할 수 있다.
도 7에 도시된 메인 인쇄 회로 기판(100)와 달리 제1 메인 인쇄 회로 기판(101)는 제3 메인 그라운드 라인(118)을 포함하지 아니하고, 제4 메인 그라운드 라인(118a)과 제5 메인 그라운드 라인(118b)을 더 포함할 수 있다. 특히, 도 7과 비교할 때, 도 7에 도시된 제3 메인 그라운드 라인(118)은 도 12에서 제4 메인 그라운드 라인(118a)과 제5 메인 그라운드 라인(118b)으로 분리될 수 있다.
또한, 제4 메인 그라운드 라인(118a)은 제3 메인 비아 홀(123)을 통하여 제1 메인 그라운드 플레이트(133)와 연결되고, 제4 메인 비아 홀(124)을 통하여 제2 메인 그라운드 플레이트(134)와 연결된다. 또한, 제5 메인 그라운드 라인(118b)은 제5 메인 비아 홀(125)을 통하여 제1 메인 그라운드 플레이트(133)와 연결되고, 제6 메인 비아 홀(126)을 통하여 제2 메인 그라운드 플레이트(134)와 연결된다. 따라서, 제4 메인 그라운드 라인(118a), 제5 메인 그라운드 라인(118b), 제1 메인 그라운드 플레이트(133) 및 제2 메인 그라운드 플레이트(134)는 동일한 접지를 제공할 수 있다.
도 7 및 도 9을 참조하면, 제3 신호에 의한 리턴 전류(RC3)는 메인 인쇄 회로 기판(100)의 제3 메인 그라운드 라인(118)과 서브 인쇄 회로 기판(200)의 서브 그라운드 플레이트(233)를 거쳐 제2 전자 소자(142)로부터 제2 전자 소자(142)로 흐를 수 있다.
도 7에 도시된 제3 메인 그라운드 라인(118) 중에 서브 그라운드 플레이트(233)와 중첩되는 부분이 생략되더라도, 리턴 전류(RC3)는 서브 인쇄 회로 기판(200)의 서브 그라운드 플레이트(233)를 거쳐 제2 전자 소자(142)로부터 제1 전자 소자(141)로 흐를 수 있다.
따라서, 제3 메인 그라운드 라인(118) 중 일부가 생략되더라도 제1 서브 인쇄 회로 기판(201)는 리턴 전류(RC3)를 위한 리턴 패스를 제공할 수 있다.
이상에서 설명된 바와 같이, 메인 인쇄 회로 기판의 상면 메인 신호 라인과 하면 메인 신호 라인이 서로 교차되는 경우 상면 메인 신호 라인은 분리될 수 있다. 또한, 서브 인쇄 회로 기판은 분리된 상면 메인 신호 라인을 연결하고, 상명 메인 신호 라인의 리턴 패스를 제공할 수 있다.
이와 같은 서브 인쇄 회로 기판은 메인 인쇄 회로 기판의 설계 사양, 메인 인쇄 회로 기판에 실장된 회로의 특성, 메인 인쇄 회로 기판 상의 신호의 종류, 교차된 라인의 종류 등에 따라 다양하게 제공될 수 있다.
다양한 서브 인쇄 회로 기판을 제공하기 위하여 서브 인쇄 회로 기판은 라이브러리화될 수 있다. 다시 말해, 미리 정해진 규격에 따라 제작된 다양한 서브 인쇄 회로 기판이 제공될 수 있다.
이하에서는 라이브러리화된 서브 인쇄 회로 기판의 예들이 설명된다.
도 13, 도 14 및 도 15는 일 실시예에 의한 서브 인쇄 회로 기판의 라이브러리들을 도시한다.
도 13의 (a) 및 (b)는 각각 제1 라이브러리에 의한 서브 인쇄 회로 기판(300)의 상면과 하면을 도시한다.
도 13의 (a) 및 (b)에 도시된 바와 같이, 제1 라이브러리에 의한 서브 인쇄 회로 기판(300)에 의하여 싱글 엔드(single end) 신호가 전송될 수 있다.
제1 라이브러리에 의한 서브 인쇄 회로 기판(300)은 상면 전도체 층(310)과 하면 전도체 층(330)을 포함할 수 있다. 또한, 서브 인쇄 회로 기판(300)은 도면에는 도시되지 않은 유전체 층을 더 포함할 수 있다.
상면 전도체 층(310)은 전기를 통과시킬 수 있는 전도성 물질로 구성된 제1 상면 신호 라인(311) 및 다른 상면 신호 라인들을 포함할 수 있다. 제1 상면 신호 라인(311)의 양단에는 유전체 층을 관통하는 제1 비아 홀(321)과 제2 비아 홀(322)이 형성될 수 있다. 또한, 제1 상면 신호 라인(311)의 인근에는 제1 상면 신호 라인(311)과 분리되어 제3 비아 홀(323)과 제4 비아 홀(324)이 형성될 수 있다.
하면 전도체 층(330)은 전기를 통과시킬 수 있는 전도성 물질로 구성된 제1 하면 신호 라인(331), 제2 하면 신호 라인(332), 하면 그라운드 플레이트(333) 및 다른 하면 신호 라인들을 포함할 수 있다. 제1 및 제2 하면 신호 라인(331, 332)의 일 단은 각각 제1 및 제2 비아 홀(321, 322)과 연결되고, 제1 및 제2 하면 신호 라인(331, 332)의 타단에는 각각 제1 및 제2 접촉 패드(331a, 332a)가 형성될 수 있다. 또한, 하면 그라운드 플레이트(333)의 일측은 제3 및 제4 비아 홀(323, 324)과 연결될 수 있다.
제1 하면 신호 라인(331), 제1 비아 홀(321), 제1 상면 신호 라인(311), 제2 비아 홀(322) 및 제2 하면 신호 라인(332)가 일체로 하나의 싱글 엔드 신호 패스(331, 321, 311, 322, 332)를 형성할 수 있으며, 싱글 엔드 신호는 제1 접촉 패드(331a)로부터 싱글 엔드 신호 패스(331, 321, 311, 322, 332)를 거쳐 제2 접촉 패드(332a)까지 전송될 수 있다. 또한, 하면 그라운드 플레이트(333), 제3 비아 홀(323) 및 제4 비아 홀(324)은 접지를 제공할 수 있다.
신호 라인들(311, 331, 332)의 폭(W1)은 회로의 임피던스 스펙에 따라 변경될 수 있으며, 상면 신호 라인(311)과 다른 상면 신호 라인들 사이의 거리(D1)는 신호의 크로스톡(crosstalk) 스펙에 따라 변경될 수 있다. 제1 및 제2 접촉 패드(331a, 332a)를 포함하는 접촉 패드들 사이의 거리(D2) 역시 신호의 크로스톡 스펙에 따라 변경될 수 있다. 또한, 하면 신호 라인들(331, 332)과 하면 그라운드 플레이트(333) 사이의 거리(D3)는 인쇄 회로 기판의 절연 스펙에 따라 변경될 수 있다.
도 14의 (a) 및 (b)는 각각 제2 라이브러리에 의한 서브 인쇄 회로 기판(400)의 상면과 하면을 도시한다.
도 14의 (a) 및 (b)에 도시된 바와 같이, 제2 라이브러리에 의한 서브 인쇄 회로 기판(400)에 의하여 디퍼렌션(differential) 신호가 전송될 수 있다.
제2 라이브러리에 의한 서브 인쇄 회로 기판(400)은 상면 전도체 층(410)과 하면 전도체 층(430)과 도면에는 도시되지 않은 유전체 층을 포함할 수 있다.
상면 전도체 층(410)은 제1 상면 신호 라인(411), 제2 상면 신호 라인(412) 및 다른 상면 신호 라인들을 포함할 수 있다. 제1 상면 신호 라인(411)의 양단에는 제1 비아 홀(421)과 제2 비아 홀(422)이 형성되며, 제2 상면 신호 라인(412)의 양단에는 제3 비아 홀(423)과 제4 비아 홀(424)이 형성될 수 있다. 또한, 제1 및 제2 상면 신호 라인(411, 412)의 인근에는 제1 및 제2 상면 신호 라인(411, 412)과 분리되어 제5 비아 홀(425)과 제6 비아 홀(426)이 형성될 수 있다.
하면 전도체 층(430)은 제1 하면 신호 라인(431), 제2 하면 신호 라인(432), 제3 하면 신호 라인(433), 제4 하면 신호 라인(434), 하면 그라운드 플레이트(435) 및 다른 하면 신호 라인들을 포함할 수 있다. 제1, 제2, 제3 및 제4 하면 신호 라인(431, 432, 433, 434)의 일 단은 각각 제1, 제2, 제3 및 제4 비아 홀(421, 422, 423, 424)과 연결되고, 제1, 제2, 제3 및 제4 하면 신호 라인(431, 432, 433, 434)의 타단에는 각각 제1, 제2, 제3 및 제4 접촉 패드(431a, 432a, 433a, 434a)가 형성될 수 있다. 또한, 하면 그라운드 플레이트(435)의 일측은 제5 및 제6 비아 홀(425, 426)과 연결될 수 있다.
제1 및 제3 하면 신호 라인(431, 433), 제1 및 제3 비아 홀(421, 423), 제1 및 제2 상면 신호 라인(411, 412), 제2 및 제4 비아 홀(422, 424), 제2 및 제4 하면 신호 라인(432, 434)가 일체로 하나의 디퍼렌셜 신호 패스를 형성할 수 있으며, 디퍼렌셜 신호는 제1 및 제3 접촉 패드(431a, 433a)로부터 디퍼렌셜 신호 패스를 거쳐 제2 및 제4 접촉 패드(432a, 434a)까지 전송될 수 있다. 또한, 하면 그라운드 플레이트(435)와 제5 및 제6 비아 홀(425, 426)은 접지를 제공할 수 있다.
신호 라인들(411, 412, 431, 432, 433, 434)의 폭(W2)은 회로의 임피던스 스펙에 따라 변경될 수 있으며, 제1 상면 신호 라인(411)과 제2 상면 신호 라인(412) 사이의 거리(D4) 역시 회로의 임피던스 스펙에 따라 변경될 수 있다. 제1 및 제2 상면 신호 라인(411, 412)과 다른 상면 신호 라인들 사이의 거리(D5)는 신호의 크로스톡(crosstalk) 스펙에 따라 변경될 수 있다. 제1, 제2, 제3 및 제4 접촉 패드(431a, 432a, 433a, 434a)를 포함하는 접촉 패드들 사이의 거리(D6) 역시 신호의 크로스톡 스펙에 따라 변경될 수 있다. 또한, 하면 신호 라인들(431, 432, 433, 434)과 하면 그라운드 플레이트(435) 사이의 거리(D7)는 인쇄 회로 기판의 절연 스펙에 따라 변경될 수 있다.
도 15의 (a) 및 (b)는 각각 제3 라이브러리에 의한 서브 인쇄 회로 기판(500)의 상면과 하면을 도시한다.
도 15의 (a) 및 (b)에 도시된 바와 같이, 제3 라이브러리에 의한 서브 인쇄 회로 기판(500)에 의하여 전력이 공급될 수 있다.
제3 라이브러리에 의한 서브 인쇄 회로 기판(500)은 상면 전도체 층(510)과 하면 전도체 층(530)과 도면에는 도시되지 않은 유전체 층을 포함할 수 있다.
상면 전도체 층(510)은 상면 전력 플레이트(511)를 포함할 수 있다. 상면 전력 플레이트(511)의 양단에는 제1 비아 홀(521)과 제2 비아 홀(522)이 형성될 수 있다.
하면 전도체 층(530)은 제1 하면 전력 플레이트(531), 제2 하면 전력 플레이트(532) 및 하면 그라운드 플레이트(533)를 포함할 수 있다. 제1 및 제2 하면 전력 플레이트(531, 532)는 각각 제1 및 제2 비하 홀(521, 522)과 연결될 수 있다.
전력은 제1 하면 전력 플레이트(531), 제1 비아 홀(521), 상면 전력 플레이트(511), 제2 비아 홀(522) 및 제2 하면 전력 플레이트(532)를 통하여 전달될 수 있으며, 하면 그라운드 플레이트(533)는 접지를 제공할 수 있다.
하면 전력 플레이트들(531, 532)과 하면 그라운드 플레이트(533) 사이의 거리(D8)는 인쇄 회로 기판의 절연 스펙에 따라 변경될 수 있다.
이상에서 설명된 바와 같이, 서브 인쇄 회로 기판은 라이브러리화될 수 있으며, 사용자는 필요에 따라 라이브러리화된 서브 인쇄 회로 기판을 메인 인쇄 회로 기판에 실장할 수 있다.
서브 인쇄 회로 기판이 부가됨으로 인하여, 메인 인쇄 회로 기판에 층이 추가된 것과 같이 리턴 패스가 제공될 수 있다. 또한, 서브 인쇄 회로 기판을 포함하는 인쇄 회로 기판 어셈블리로부터 발생되는 전자기 간섭(EMI)의 세기가 감소될 수 있다.
한편, 개시된 실시예들은 컴퓨터에 의해 실행 가능한 명령어를 저장하는 기록매체의 형태로 구현될 수 있다. 명령어는 프로그램 코드의 형태로 저장될 수 있으며, 프로세서에 의해 실행되었을 때, 프로그램 모듈을 생성하여 개시된 실시예들의 동작을 수행할 수 있다. 기록매체는 컴퓨터로 읽을 수 있는 기록매체로 구현될 수 있다.
컴퓨터가 읽을 수 있는 기록매체로는 컴퓨터에 의하여 해독될 수 있는 명령어가 저장된 모든 종류의 기록 매체를 포함한다. 예를 들어, ROM(Read Only Memory), RAM(Random Access Memory), 자기 테이프, 자기 디스크, 플래쉬 메모리, 광 데이터 저장장치 등이 있을 수 있다.
이상에서와 같이 첨부된 도면을 참조하여 개시된 실시예들을 설명하였다. 게시된 실시예가 속하는 기술분야에서 통상의 지식을 가진 자는 게시된 실시예의 기술적 사상이나 필수적인 특징을 변경하지 않고도, 개시된 실시예들과 다른 형태로 실시될 수 있음을 이해할 것이다. 개시된 실시예들은 예시적인 것이며, 한정적으로 해석되어서는 안 된다.
1: 인쇄 회로 기판 어셈블리 2: 인쇄 회로 기판 어셈블리
3: 인쇄 회로 기판 어셈블리 10: 제1 전도체 층
11: 제1 전력 라인 12: 제2 전력 라인
13: 제1 그라운드 라인 14: 제2 그라운드 라인
15: 상면 신호 라인 20: 유전체 층
21: 제1 비아 홀 22: 제2 비아 홀
30: 제2 전도체 층 31: 그라운드 플레이트
32: 하면 신호 라인 33: 제1 그라운드 플레이트
34: 제2 그라운드 플레이트 41: 제1 전자 소자
42: 제2 전자 소자 100: 메인 인쇄 회로 기판
110: 제1 메인 전도체 층 111: 제1 메인 전력 라인
112: 제2 메인 전력 라인 113: 제1 메인 그라운드 라인
114: 제2 메인 그라운드 라인 116: 제1 상면 메인 신호 라인
116a: 제1 메인 접촉 패드 117: 제2 상면 메인 신호 라인
117a: 제2 메인 접촉 패드 118: 제3 메인 그라운드 라인
118a: 제4 메인 그라운드 라인 118b: 제5 메인 그라운드 라인
120: 메인 유전체 층 121: 제1 메인 비아 홀
122: 제2 메인 비아 홀 123: 제3 메인 비아 홀
124: 제4 메인 비아 홀 125: 제5 메인 비아 홀
126: 제6 메인 비아 홀 130: 제2 메인 전도체 층
132: 하면 메인 신호 라인 133: 제1 메인 그라운드 플레이트
134: 제2 메인 그라운드 플레이트 141: 제1 전자 소자
142: 제2 전자 소자 200: 서브 인쇄 회로 기판
210: 제1 서브 전도체 층 211: 상면 서브 신호 라인
220: 서브 유전체 층 221: 제1 서브 비아 홀
222: 제2 서브 비아 홀 230: 제2 서브 전도체 층
231: 제1 하면 서브 신호 라인 231a: 제1 서브 접촉 패드
232: 제2 하면 서브 신호 라인 232a: 제2 서브 접촉 패드
233: 서브 그라운드 플레이트 300: 서브 인쇄 회로 기판
310: 상면 전도체 층 311: 제1 상면 신호 라인
321: 제1 비아 홀 322: 제2 비아 홀
323: 제3 비아 홀 324: 제4 비아 홀
330: 하면 전도체 층 331: 제1 하면 신호 라인
331a: 제1 접촉 패드 332: 제2 하면 신호 라인
332a: 제2 접촉 패드 333: 하면 그라운드 플레이트
400: 서브 인쇄 회로 기판 410: 상면 전도체 층
411: 제1 상면 신호 라인 412: 제2 상면 신호 라인
421: 제1 비아 홀 422: 제2 비아 홀
423: 제3 비아 홀 424: 제4 비아 홀
425: 제5 비아 홀 426: 제6 비아 홀
430: 하면 전도체 층 431: 제1 하면 신호 라인
431a: 제1 접촉 패드 432: 제2 하면 신호 라인
432a: 제2 접촉 패드 433: 제3 하면 신호 라인
433a: 제3 접촉 패드 434: 제4 하면 신호 라인
434a: 제4 접촉 패드 435: 하면 그라운드 플레이트
500: 인쇄 회로 기판 510: 상면 전도체 층
511: 상면 전력 플레이트 521: 제1 비아 홀
522: 제2 비아 홀 530: 하면 전도체 층
531: 제1 하면 전력 플레이트 532: 제2 하면 전력 플레이트
533: 하면 그라운드 플레이트

Claims (20)

  1. 메인 인쇄 회로 기판과,
    상기 메인 인쇄 회로 기판 상에 실장되는 서브 인쇄 회로 기판을 포함하고,
    상기 메인 인쇄 회로 기판은,
    제1 메인 신호 라인과 제2 메인 신호 라인을 포함하는 제1 메인 전도체 층;
    상기 제1 메인 신호 라인과 상기 제2 메인 신호 라인 사이에 배치된 제3 메인 신호 라인을 포함하는 제2 메인 전도체 층; 및
    상기 제1 메인 전도체 층과 상기 제2 메인 전도체 층을 절연하는 메인 유전체 층을 포함하고,
    상기 서브 인쇄 회로 기판은,
    상기 제1 메인 신호 라인과 상기 제2 메인 신호 라인과 연결된 제1 서브 신호 라인을 포함하는 제1 서브 전도체 층; 및
    상기 제1 서브 전도체 층과 상기 제1 메인 전도체 층을 절연하는 서브 유전체 층을 포함하는 인쇄 회로 기판 어셈블리.
  2. 제1항에 있어서,
    상기 제2 메인 전도체 층은 상기 제3 메인 신호 라인과 분리되어 마련된 메인 그라운드 플레이트를 더 포함하고,
    상기 제1 메인 전도체 층은 상기 메인 그라운드 플레이트와 연결되며 상기 제3 메인 신호 라인과 적어도 일부가 중첩되는 메인 그라운드 라인을 더 포함하는 인쇄 회로 기판 어셈블리.
  3. 제2항에 있어서,
    상기 제1 메인 신호 라인과 상기 제1 서브 신호 라인과 제2 메인 신호 라인은 신호 전송 패스를 형성하고,
    상기 메인 그라운드 플레이트 및 상기 메인 그라운드 라인은 상기 신호 전송 패스에 대한 리턴 패스를 형성하는 인쇄 회로 기판 어셈블리.
  4. 제1항에 있어서,
    상기 서브 인쇄 회로 기판은, 상기 메인 그라운드 플레이트와 연결되는 서브 그라운드 플레이트를 포함하는 제2 서브 전도체 층을 더 포함하고,
    상기 서브 유전체 층은 상기 제1 서브 전도체 층과 상기 제2 서브 전도체 층을 절연하는 인쇄 회로 기판 어셈블리.
  5. 제4항에 있어서,
    상기 제1 메인 신호 라인과 상기 제1 서브 신호 라인과 제2 메인 신호 라인은 신호 전송 패스를 형성하고,
    상기 메인 그라운드 플레이트 및 상기 서브 그라운드 플레이트는 상기 신호 전송 패스에 대한 리턴 패스를 형성하는 인쇄 회로 기판 어셈블리.
  6. 제1항에 있어서,
    상기 서브 인쇄 회로 기판은, 상기 제1 메인 신호 라인 및 상기 제1 서브 신호 라인과 연결되는 제2 서브 신호 라인과, 상기 제2 메인 신호 라인 및 상기 제1 서브 신호 라인과 연결되는 제3 서브 신호 라인을 포함하는 제2 서브 전도체 층을 더 포함하고,
    상기 서브 유전체 층은 상기 제1 서브 전도체 층과 상기 제2 서브 전도체 층을 절연하는 인쇄 회로 기판 어셈블리.
  7. 제6항에 있어서,
    상기 제1 메인 신호 라인의 일단에는 상기 제2 서브 신호 라인과 접촉되는 제1 메인 납땜 패드가 형성되고,
    상기 제2 메인 신호 라인의 일단에는 상기 제3 서브 신호 라인과 접촉되는 제2 메인 납땜 패드가 형성되는 인쇄 회로 기판 어셈블리.
  8. 제7항에 있어서,
    상기 제2 서브 신호 라인의 일단에는 상기 제1 메인 신호 라인과 접촉되는 제1 서브 납땜 패드가 형성되고,
    상기 제3 서브 신호 라인의 일단에는 상기 제2 메인 신호 라인과 접촉되는 제2 서브 납땜 패드가 형성되는 인쇄 회로 기판 어셈블리.
  9. 제1항에 있어서,
    상기 메인 인쇄 회로 기판 상에 실장되는 제1 전자 소자 및 제2 전자 소자를 더 포함하고,
    상기 제1 전자 소자는 상기 제1 메인 신호 라인과 연결되고, 상기 제2 전자 소자는 상기 제2 메인 신호 라인과 연결되는 인쇄 회로 기판 어셈블리.
  10. 제1항에 있어서,
    상기 서브 인쇄 회로 기판은 표면 실장 기술에 의하여 상기 메인 인쇄 회로 기판의 표면에 실장되는 인쇄 회로 기판 어셈블리.
  11. 메인 인쇄 회로 기판과,
    상기 메인 인쇄 회로 기판 상에 실장되는 서브 인쇄 회로 기판을 포함하고,
    상기 메인 인쇄 회로 기판은,
    제1 위치에서 서로 분리된 제1 메인 신호 라인 및 제2 메인 신호 라인을 포함하는 제1 메인 전도체 층;
    상기 제1 위치에 대응되는 제2 위치에서 서로 분리된 제1 메인 그라운드 플레이트 및 제2 메인 그라운드 플레이트를 포함하는 제2 메인 전도체 층; 및
    상기 제1 메인 전도체 층과 상기 메인 제2 전도체 층을 절연하는 메인 유전체 층을 포함하고,
    상기 서브 인쇄 회로 기판은,
    상기 제1 메인 신호 라인과 상기 제2 메인 신호 라인과 연결된 제1 서브 신호 라인을 포함하는 제1 서브 전도체 층; 및
    상기 제1 서브 전도체 층과 상기 제1 메인 전도체 층을 절연하는 서브 유전체 층을 포함하는 인쇄 회로 기판 어셈블리.
  12. 제11항에 있어서,
    상기 제2 메인 전도체 층은 상기 제2 위치에 마련되는 제3 메인 신호 라인을 더 포함하고,
    상기 제1 메인 전도체 층은 상기 제1 및 제2 메인 그라운드 플레이트와 연결되며 상기 제3 메인 신호 라인과 적어도 일부가 중첩되는 메인 그라운드 라인을 더 포함하는 인쇄 회로 기판 어셈블리.
  13. 제12항에 있어서,
    상기 제1 메인 신호 라인과 상기 제1 서브 신호 라인과 제2 메인 신호 라인은 신호 전송 패스를 형성하고,
    상기 메인 그라운드 플레이트 및 상기 메인 그라운드 라인은 상기 신호 전송 패스에 대한 리턴 패스를 형성하는 인쇄 회로 기판 어셈블리.
  14. 제11항에 있어서,
    상기 서브 인쇄 회로 기판은, 상기 메인 그라운드 플레이트와 연결되는 서브 그라운드 플레이트를 포함하는 제2 서브 전도체 층을 더 포함하고,
    상기 서브 유전체 층은 상기 제1 서브 전도체 층과 상기 제2 서브 전도체 층을 절연하는 인쇄 회로 기판 어셈블리.
  15. 제14항에 있어서,
    상기 제1 메인 신호 라인과 상기 제1 서브 신호 라인과 제2 메인 신호 라인은 신호 전송 패스를 형성하고,
    상기 메인 그라운드 플레이트 및 상기 서브 그라운드 플레이트는 상기 신호 전송 패스에 대한 리턴 패스를 형성하는 인쇄 회로 기판 어셈블리.
  16. 제11항에 있어서,
    상기 서브 인쇄 회로 기판은, 상기 제1 메인 신호 라인 및 상기 제1 서브 신호 라인과 연결되는 제2 서브 신호 라인과, 상기 제2 메인 신호 라인 및 상기 제1 서브 신호 라인과 연결되는 제3 서브 신호 라인을 포함하는 제2 서브 전도체 층을 더 포함하고,
    상기 서브 유전체 층은 상기 제1 서브 전도체 층과 상기 제2 서브 전도체 층을 절연하는 인쇄 회로 기판 어셈블리.
  17. 제16항에 있어서,
    상기 제1 메인 신호 라인의 일단에는 상기 제2 서브 신호 라인과 접촉되는 제1 메인 납땜 패드가 형성되고,
    상기 제2 메인 신호 라인의 일단에는 상기 제3 서브 신호 라인과 접촉되는 제2 메인 납땜 패드가 형성되는 인쇄 회로 기판 어셈블리.
  18. 제17항에 있어서,
    상기 제2 서브 신호 라인의 일단에는 상기 제1 메인 신호 라인과 접촉되는 제1 서브 납땜 패드가 형성되고,
    상기 제3 서브 신호 라인의 일단에는 상기 제2 메인 신호 라인과 접촉되는 제2 서브 납땜 패드가 형성되는 인쇄 회로 기판 어셈블리.
  19. 제11항에 있어서,
    상기 메인 인쇄 회로 기판 상에 실장되는 제1 전자 소자 및 제2 전자 소자를 더 포함하고,
    상기 제1 전자 소자는 상기 제1 메인 신호 라인과 연결되고, 상기 제2 전자 소자는 상기 제2 메인 신호 라인과 연결되는 인쇄 회로 기판 어셈블리.
  20. 제11항에 있어서,
    상기 서브 인쇄 회로 기판은 표면 실장 기술에 의하여 상기 메인 인쇄 회로 기판의 표면에 실장되는 인쇄 회로 기판 어셈블리.
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