KR20190008065A - 저메늄 기반 수직형 게이트리스 및 커패시터리스 디램 셀 및 그 제조 방법 - Google Patents
저메늄 기반 수직형 게이트리스 및 커패시터리스 디램 셀 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20190008065A KR20190008065A KR1020180001459A KR20180001459A KR20190008065A KR 20190008065 A KR20190008065 A KR 20190008065A KR 1020180001459 A KR1020180001459 A KR 1020180001459A KR 20180001459 A KR20180001459 A KR 20180001459A KR 20190008065 A KR20190008065 A KR 20190008065A
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor layer
- type
- region
- terminal
- semiconductor
- Prior art date
Links
- 229910052732 germanium Inorganic materials 0.000 title claims abstract description 36
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 title claims abstract description 35
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 238000000034 method Methods 0.000 title claims description 59
- 239000004065 semiconductor Substances 0.000 claims abstract description 235
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 229910003481 amorphous carbon Inorganic materials 0.000 claims abstract description 8
- 238000000151 deposition Methods 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims description 229
- 239000000463 material Substances 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 9
- 239000012212 insulator Substances 0.000 claims description 9
- 239000011229 interlayer Substances 0.000 claims description 7
- 238000005468 ion implantation Methods 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 5
- 238000000137 annealing Methods 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 230000003213 activating effect Effects 0.000 claims 1
- 239000003990 capacitor Substances 0.000 abstract description 6
- 230000006866 deterioration Effects 0.000 abstract description 4
- 238000001039 wet etching Methods 0.000 abstract description 4
- 238000009413 insulation Methods 0.000 abstract 1
- 229910052710 silicon Inorganic materials 0.000 description 8
- 235000012431 wafers Nutrition 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000673 Indium arsenide Inorganic materials 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 239000007853 buffer solution Substances 0.000 description 2
- 238000005266 casting Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 150000001875 compounds Chemical group 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000000609 electron-beam lithography Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 230000003993 interaction Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- -1 Si 3 N 4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000001015 X-ray lithography Methods 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000000872 buffer Substances 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000003574 free electron Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
- H01L27/10844—
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H01L27/10841—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Semiconductor Memories (AREA)
Abstract
저메늄을 기반으로 하여 메모리의 성능을 향상시킬 수 있는 수직형 2-단자 바이리스터 소자 및 제조 방법을 제공한다. 3-단자 소자와 비교할 때 게이트 및 커패시터가 없어서 고 집적이 가능하고 절연막 열화 현상을 해결할 수 있고, 저메늄 기판을 사용하여 저전압에서 작동할 수 있으며, 도핑 농도가 다른 반도체 층을 포함하고 있으므로 누설 전류가 흐르는 문제를 해결할 수 있다. 또한, 반도체 층에 비정질 탄소막을 증착함으로써 습식 식각 시에 반도체 층을 보호할 수 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 상세하게는 수직형 2-단자 게이트리스(Gateless) 및 커패시터리스(Capacitorless) DRAM 셀 및 그 제조 방법에 관한 것이다.
종래 DRAM 메모리의 단위 셀은 하나의 트랜지스터(transistor, T)와 하나의 커패시터(capacitor, C)를 포함하는 구조(1T/1C)이다. 메모리 소자의 경우 단위 면적 당 셀의 개수를 늘릴수록 상업적, 경제적으로 뛰어난 효과를 가져오기 때문에 셀을 소형화하는 문제는 메모리 산업에서 해결해야 할 가장 큰 과제이다. 셀을 소형화하기 위해서, 종래의 DRAM 셀 구조에서는 트랜지스터 또는 커패시터의 크기를 줄이는 것이 메모리 산업의 핵심 기술이었다. 기술이 발전함에 따라 트랜지스터의 크기를 소형화하는 것은 해결 가능했지만, 정전 용량의 크기는 유지한 채 커패시터의 크기를 소형화하는 것은 기술적 한계에 직면했다. 이러한 문제점을 해결하기 위하여 커패시터 없는 DRAM(capacitorless DRAM)이 제안되었다. 커패시터 없는 DRAM에서 단위 셀은 커패시터없이 하나의 트랜지스터만으로 구성되기 때문에 셀의 소형화에 유리하다. 즉, 소형화됨에 따라서 높은 집적도를 가질 수 있으며, 제작 공정 또한 간단하여 상용화에 유리하다는 장점이 있다. 하지만 커패시터 없는 DRAM의 경우 메모리 상태를 쓰고 읽는 과정에서 높은 구동 전압이 요구되기 때문에 게이트 절연막 열화가 발생하고, 이로 인해 메모리 동작 특성 중 신뢰성과 내구성에 대한 치명적인 문제점을 안고 있다.
일 실시예는 게이트와 게이트 절연막을 형성하는 공정 단계를 생략하여, 3-단자 이상을 가지는 커패시터 없는 DRAM에서 발생하는 게이트 절연막 열화에 따른 문제를 원천적으로 해결하고 제작 단가를 획기적으로 낮출 수 있는 수직형 비대칭 2-단자 바이리스터 소자 및 2-단자 바이리스터 소자 제조 방법을 제공할 수 있다.
일 실시예는 실리콘 대신 밴드갭이 작은 저메늄을 기반으로 제작함으로써 더 낮은 전압에서 동작하여 전력 소모를 줄일 수 있는 수직형 비대칭 2-단자 바이리스터 소자 및 2-단자 바이리스터 소자 제조 방법을 제공할 수 있다.
일 실시예는 층간 절연막(Inter-Layer Dielectric; ILD)의 습식 식각을 진행할 때 비정질 탄소막 (amorphous carbon layer; ACL)을 증착함으로써 습식 식각 용액(etchant)에 영향을 받는 저메늄을 보호할 수 있는 수직형 비대칭 2-단자 바이리스터 소자 및 2-단자 바이리스터 소자 제조 방법을 제공할 수 있다.
일 실시예는 비대칭적인 도핑 영역을 가지고 있는 반도체 층을 이용함으로써 인접 셀을 통한 역방향 누설전류 문제를 해결할 수 있는 수직형 비대칭 2-단자 바이리스터 소자 및 2-단자 바이리스터 소자 제조 방법을 제공할 수 있다.
본 발명의 일 실시예에 따른 수직형 비대칭 2-단자 바이리스터 제조 방법은 저메늄을 포함하는 기판 상에 제1 반도체 층을 형성하는 단계; 상기 제1 반도체 층 상부에 도핑 농도가 서로 다른 제1 영역 및 제2 영역을 포함하는 저메늄 기반의 제2 반도체 층을 형성하는 단계; 상기 제2 반도체 층 상부에 저메늄 기반의 제3 반도체 층을 형성하는 단계를 포함하며, 상기 제1 및 제3 반도체 층과 제2 반도체 층은 서로 다른 타입의 반도체 층인 것을 특징으로 할 수 있다.
상기 저메늄을 포함하는 기판은 순수 저메늄(Ge), 절연층 매몰 저메늄 (GeOI: Ge on Insulator) 또는 절연층 매몰 스트레인드 저메늄 (strained germanium on insulator, SGOI) 중 하나를 포함할 수 있다.
상기 제1 및 제3 반도체 층이 N 타입, 상기 제2 반도체 층이 P 타입으로 형성된 경우, 상기 제1 및 제3 반도체 층의 밸런스 밴드 에너지가 상기 제2 반도체 층의 밸런스 밴드 에너지보다 낮고, 상기 제2 반도체 층의 컨덕션 밴드 에너지가 상기 제1 및 제3 반도체 층의 컨덕션 밴드 에너지보다 높을 수 있다.
상기 제1 및 3 반도체 층은 P 타입, 상기 제2 반도체 층은 N 타입으로 형성된 경우, 상기 제1 및 3 반도체 층의 밸런스 밴드 에너지가 상기 제2 반도체 층의 밸런스 밴드 에너지보다 높고, 상기 제2 반도체 층의 컨덕션 밴드 에너지가 상기 제1 및 제3 반도체 층의 컨덕션 밴드 에너지보다 낮을 수 있다.
상기 제2 반도체 층을 형성하는 단계는, 상기 제1 및 제3 반도체 층이 P 타입으로 형성되면, 상기 제1 영역을 N+, 상기 제2 영역을 N0로 형성하거나 상기 제1 영역을 N0, 상기 제2 영역을 N+로 형성하는 단계를 포함할 수 있다.
상기 제2 반도체 층을 형성하는 단계는, 상기 제1 및 제3 반도체 층이 N 타입으로 형성되면, 상기 제1 영역을 P+, 상기 제2 영역을 P0로 형성하거나 상기 제1 영역을 P0, 상기 제2 영역을 P+로 형성하는 단계를 포함할 수 있다.
상기 제1 내지 제3 반도체 층을 형성하는 단계는, 이온 주입을 통해서 형성하는 단계를 포함할 수 있다.
나아가, 상기 제1 내지 제3 반도체 층에 대해 어닐링하는 단계를 더 포함할 수 있다.
상기 제1 내지 제3 반도체 층을 형성하는 단계는, 에피택셜 성장 또는 선택적 에피택셜 성장을 통해서 형성하는 단계를 포함할 수 있다.
상기 제1 내지 제3 반도체 층을 형성하는 단계는 상기 제1 및 제3 반도체 층의 에너지 밴드갭이 제2 반도체 층의 에너지 밴드갭보다 크게 되도록 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 수직형 비대칭 2-단자 바이리스터 제조 방법은 상기 반도체 층에 대하여 활성화 반도체 층으로 패터닝 및 식각하는 단계; 층간 절연막(Inter-Layer Dielectric; ILD) 및 금속배선을 증착하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 수직형 비대칭 2-단자 바이리스터 제조 방법은 층간 절연막(Inter-Layer Dielectric; ILD)을 식각할 때 상기 제3 반도체층을 보호하기 위하여 상기 제3 반도체층 상에 비정질 탄소막(amorphous carbon layer; ACL)을 증착하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 수직형 비대칭 2-단자 바이리스터 제조 방법은 상기 식각하는 단계에 의해 수직 형성되는 상기 제1 반도체 층 내지 상기 제3 반도체 층을 포함하는 기둥(pillar) 표면에 희생 산화막을 형성하는 단계를 더 포함할 수 있다.
상기 제2 반도체 층을 형성하는 단계는, 에너지 우물(energy well)을 형성하기 위하여, 밴드갭에너지가 서로 다른 복수의 물질을 적층하여 상기 제2 반도체 층을 형성하거나 저메늄의 비율을 일정 비율로 조절하여 상기 상기 제2 반도체 층을 형성할 수 있다.
본 발명의 일 실시예에 따른 수직형 비대칭 2-단자 바이리스터는 상기 방법 중 어느 하나에 의하여 제조될 수 있다.
본 발명의 일 실시예에 따른 수직형 비대칭 2-단자 바이리스터는 저메늄 기반의 기판; 상기 기판 위에 형성된 제1 타입의 제1 반도체 층; 상기 제1 반도체 층 위에 형성되며 도핑 농도가 서로 다른 제1 영역 및 제2 영역을 포함하는 제2 타입의 제2 반도체 층; 및 상기 제2 반도체 층 위에 형성된 제1 타입의 제3 반도체 층;을 포함할 수 있다.
상기 저메늄 기반의 기판은 순수 저메늄(Ge), 절연층 매몰 저메늄 (GeOI: Ge on Insulator) 또는 절연층 매몰 스트레인드 저메늄 (strained germanium on insulator, SGOI) 중 하나를 기반으로 할 수 있다.
상기 제1 타입이 P 타입이고, 제2 타입이 N 타입인 경우, 상기 제1 영역이 N+, 상기 제2 영역이 N0로 도핑되거나, 상기 제1 영역이 N0, 상기 제2 영역이 N+로 도핑될 수 있다.
상기 제1 타입이 N 타입이고, 제2 타입이 P 타입인 경우, 상기 제1 영역이 P+, 상기 제2 영역이 P0로 도핑되거나, 상기 제1 영역이 P0, 상기 제2 영역이 P+로 도핑될 수 있다.
상기 제1 타입이 P 타입이고, 제2 타입이 N 타입인 경우, 상기 제1 및 3 반도체 층의 밸런스 밴드 에너지가 상기 제2 반도체 층의 밸런스 밴드 에너지보다 높고, 상기 제2 반도체 층의 컨덕션 밴드 에너지가 상기 제1 및 제3 반도체 층의 컨덕션 밴드 에너지보다 낮을 수 있다.
상기 제1 타입이 N 타입이고, 제2 타입이 P 타입인 경우, 상기 제1 및 3 반도체 층의 밸런스 밴드 에너지가 상기 제2 반도체 층의 밸런스 밴드 에너지보다 낮고, 상기 제2 반도체 층의 컨덕션 밴드 에너지가 상기 제1 및 제3 반도체 층의 컨덕션 밴드 에너지보다 높을 수 있다.
상기 제2 반도체 층은 상기 제1 반도체 층 및 상기 제3 반도체 층보다 작은 에너지 밴드갭을 가질 수 있다.
게이트와 게이트 절연막을 형성하는 공정 단계를 생략하여, 3-단자 이상을 가지는 커패시터 없는 DRAM에서 발생하는 게이트 절연막 열화에 따른 문제를 원천적으로 해결하고 제작 단가를 획기적으로 낮출 수 있다.
층간 절연막(Inter-Layer Dielectric; ILD)의 습식 식각을 진행할 때 미리 제 3반도체층 상부에 비정질 탄소막(amorphous carbon layer; ACL)을 증착하여 제 3반도체층의 습식 식각 용액(etchant)에 의한 영향을 없앨 수 있다.
실리콘 대신 밴드갭이 작은 저메늄을 기반으로 제작함으로써 더 낮은 전압에서 동작하여 전력 소모를 줄일 수 있다.
비대칭적인 도핑 영역을 가지고 있는 반도체 층을 이용함으로써 인접 셀을 통한 역방향 누설전류 문제를 해결할 수 있다.
도 1은 종래 디램에서 인접한 셀 간의 누설 전류를 설명하기 위한 도면이다.
도 2는 종래 커패시터리스 디램의 구조를 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 수직형 비대칭 2-단자 바이리스터의 구조를 설명하기 위한 도면이다.
도 4(a) 및 4(b)는 본 발명의 일 실시예에 따른 수직형 비대칭 2-단자 바이리스터의 제조 방법을 설명하기 위한 도면이다.
도 5(a) 및 5(b)는 본 발명에 따른 수직형 비대칭 2-단자 바이리스터의 전류-전압 곡선이다.
도 6은 본 발명에 따른 수직형 비대칭 2-단자 바이리스터의 밴드 다이어그램을 설명하기 위한 도면이다.
도 7은 본 발명에 따른 수직형 비대칭 2-단자 바이리스터의 양의 피드백 시스템을 설명하기 위한 도면이다.
도 2는 종래 커패시터리스 디램의 구조를 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 수직형 비대칭 2-단자 바이리스터의 구조를 설명하기 위한 도면이다.
도 4(a) 및 4(b)는 본 발명의 일 실시예에 따른 수직형 비대칭 2-단자 바이리스터의 제조 방법을 설명하기 위한 도면이다.
도 5(a) 및 5(b)는 본 발명에 따른 수직형 비대칭 2-단자 바이리스터의 전류-전압 곡선이다.
도 6은 본 발명에 따른 수직형 비대칭 2-단자 바이리스터의 밴드 다이어그램을 설명하기 위한 도면이다.
도 7은 본 발명에 따른 수직형 비대칭 2-단자 바이리스터의 양의 피드백 시스템을 설명하기 위한 도면이다.
이하, 본 발명의 여러가지 실시예 중 특정 실시예를 첨부된 도면에 도시하여 상세하게 설명한다. 그러나 이러한 특정 실시예가 본 발명을 제한하거나 한정하는 것은 아니다. 도면의 부호에 관계없이 동일한 참조 번호는 동일한 구성요소를 나타내며, 중복되는 설명은 생략한다.
도 1은 종래 커패시터리스 디램의 구조를 설명하기 위한 도면이다.
도 1을 참조하면, 종래 커패시터리스 디램은 기판(206) 상에 산화물(205)이 형성되고, 산화물(205)상에 소스(101), 플로팅 바디(104), 드레인(103)이 형성되며, 프로팅 바디(104) 상에 산화물과 게이트(102)가 형성된 구조이다. 소스(101), 드레인(103), 게이트(102)는 외부와 전기적으로 연결되어 있으나, 플로팅 바디(104)는 아래, 위로는 산화물이 있고, 양 옆으로 소스, 드레인이 있기 때문에 전기적으로 부유(floating)되어 있다. 소스(101), 플로팅 바디(104), 드레인(103)은 n, p, n 또는 p, n, p 타입의 반도체일 수 있으나, n, p, n 타입인 경우를 예로 들어 설명한다.
종래 커패시터리스 디램은 쓰기 방법으로 충돌 이온화 효과(impact ionization effect)를 이용할 수 있다. 즉, 드레인(103)에 양의 전압을 인가하고, 게이트(102)에도 양의 전압을 인가하면, 소스(101)를 통해 전자가 주입되고, 주입된 전자는 드레인(103) 부근의 강한 전계에 의해 충돌 이온화 효과를 일으키게 된다. 충돌 이온화 효과에 의해 전자와 정공(hole)이 생성된다.
플로팅 바디(104)와 드레인(103) 사이에서 발생한 전자와 정공은 낮은 에너지 상태로 가려고 하기 때문에, 전자는 드레인(103) 쪽으로 빠져 나가고, 정공은 플로팅 바디(104) 쪽으로 간다. 이 때, 소스(101) 및 드레인(103)에 비하여 플로팅 바디(104)의 에너지 밴드 갭이 작게 되도록 설계를 하는 경우, 플로팅 바디(104)와 드레인(103) 사이의 접촉 전위에서 중 전자에 대한 접촉 전위(contact potential)는 정공에 대한 접촉 전위보다 크다. 따라서, 드레인(103)에서 플로팅 바디(104) 쪽으로 온 정공은 축적되며, 소스 쪽으로 넘어가는 정공은 매우 적다.
종래 커패시터리스 디램에 대한 더 자세한 내용은 한국 특허 KR 10-1042521를 통해 설명될 수 있다.
도 2는 종래 디램에서 인접한 셀 간의 누설 전류를 설명하기 위한 도면이다.
도 2는 메모리 어레이의 일부를 나타낸 것으로서 4개의 셀(231, 232, 233, 234), 워드 라인(211, 212), 비트 라인(221, 222), 데이터 전류(241), 누설 전류(242)를 도시하고 있다.
워드라인(211)에 전압을 인가한 경우에 발생하는 데이터 전류(241)는 제1 셀(231)에 대한 정보를 갖는다. 4개의 셀(231, 232, 233, 234) 간의 간격이 좁고 제2, 3, 4셀이 전류가 흐르기 쉬운 상태(Low Resistance State)라면, 제2, 3, 4 셀(232, 233, 234)를 거친 누설 전류(242)가 비트 라인(221)에 흐르게 된다. 이 경우 제1 셀(231)에 대한 정보를 나타내는 데이터 전류(241)와 누설 전류(242)가 합쳐져서 비트 라인(221)에 흐르기 때문에, 합쳐진 전류를 측정해도 제1 셀(231)에 대한 정보를 정확히 알 수 없는 문제점이 있다.
종래에는 다이오드를 추가하여 어레이를 만들어서 누설 전류를 방지하였으나, 본 발명에 따른 바이리스터 소자는 비대칭적인 도핑을 통해 역방향 전류가 흐르지 않도록 하여 인접 셀에 의한 누설 전류 문제를 해결할 수 있다.
도 3은 본 발명의 일 실시예에 따른 수직형 비대칭 2-단자 바이리스터의 구조를 설명하기 위한 도면이다.
도 3을 참조하면, 수직형 비대칭 2-단자 바이리스터는 기판(300), 제1 반도체 층(310), 제2 반도체층(320), 제3 반도체 층(330) 및 금속 전극(340)을 포함하는 수직형 구조이다.
기존 수평형 DRAM은 수평형의 특성 상 단위 셀의 면적은 8F2 또는 6F2로 한계가 있으나, 본 발명에 따른 비대칭 2-단자 바이리스터는 수직형 구조를 취하고 있기 때문에 단위 셀의 면적이 4F2가 될 수 있다.
기판(300)은 실리콘(밴드갭 에너지 약 1.12 eV)보다 밴드갭 에너지가 작은 저메늄 기반의 물질, 예를 들어 저메늄(germanium) 웨이퍼, 실리콘-게르마늄(SiGe) 합금 기반 웨이퍼, 절연층 매몰 저메늄 (germanium on insulator, GOI) 웨이퍼, 절연층 매몰 스트레인드 저메늄 (strained germanium on insulator, SGOI) 웨이퍼일 수 있다.
웨이퍼는 쵸크랄스키법(Czochralski method), 플로팅 존법(Floating zone method), 브리지먼법(Bridgman method), 캐스팅법(Casting method), EMC법(Electro-magnetic cating method) 중 적어도 하나를 이용하여 제작될 수 있다.
밴드갭 에너지는 가전자 대역(valence band)에 존재하는 전자가 전도 대역(conduction band)로 여기(excite)되기 위한 최소 에너지이다. 핵에 의해 고정되어 있던 가전자 대역의 전자가 밴드갭 에너지를 받아서 전도 대역으로 여기되면 자유롭게 움직일 수 있기 때문에 자유 전자가 되며, 전류 흐름에 영향을 미친다. 즉, 실리콘보다 밴드갭 에너지가 작은 저메늄을 기반으로 바이리스터를 만들면, 전극(340)에 작은 전압을 인가하여도 바이리스터에는 큰 전류가 흐를 수 있기 때문에 저전력 장치를 만드는데 유리하다.
반도체 층(310, 320, 330)은 에피택셜 성장(epitaxial growth), 선택적 에피택셜 성장(selective epitaxial growth) 또는 이온 주입을 통해 형성될 수 있다.
에피택셜 성장(epitaxial growth)은 반도체 기판과 동일한 결정 구조를 갖는 층을 반도체 기판 상에 성장시키는 공정으로, 예를 들어 PVD(Physical Vapor Deposition), CVD(chemical vapor deposition), MOCVD(metal-organic chemical vapor deposition), ALD(atomic layer deposition)가 될 수 있다.
선택적 에피택셜 성장(selective epitaxial growht)은 반도체 기판의 일정 영역만을 노출시키고, 노출된 영역에 동일한 결정 구조를 갖는 층을 성장시키는 공정이다. 선택적 에피택셜 성장은 3차원 구조를 갖는 반도체 소자를 제작하는데 용이하다.
제1 반도체 층(310) 및 제3 반도체 층(330)은 제2 반도체 층(320)과 서로 다른 타입의 반도체이다. 일 예로, 제1 반도체 층(310) 및 제3 반도체 층(330)이 P 타입의 반도체이면 제2 반도체 층(320)은 N 타입의 반도체이고, 제1 반도체 층(310) 및 제3 반도체 층(330)이 N 타입의 반도체이면 제2 반도체 층(320)은 P 타입의 반도체일 수 있다.
반도체에 전류가 흐르게 하기 위하여 제1 반도체 층(310) 및 제3 반도체 층(330) 각각에는 외부 전압이 인가될 수 있고, 제2 반도체 층(320)은 외부 전압이 직접 인가될 수 없는 부유(floating) 상태이다.
제2 반도체 층(320)은 도핑 농도가 서로 다른 제1 영역(321) 및 제2 영역(322)을 포함할 수 있다. 제2 반도체 층(320)에 도핑 농도가 서로 다른 제1 영역(321) 및 제2 영역(322)을 포함시킴으로써, 인접 셀을 통한 누설 전류 문제를 차단할 수 있다. 일 예로, 제1 반도체 층(310), 제3 반도체 층(330)이 N 타입으로 형성되고, 제2 반도체 층(320)이 P타입으로 형성되며, 제1, 2 영역(321, 322)이 각각 P+, P0로 형성되었을 때, 제1 반도체 층이 접지되고, 제3 반도체 층에 전압이 인가되면 데이터 '0'과 '1'을 나타내는 전류가 흐를 수 있다. 이와 반대로, 제3 반도체 층이 접지되고, 제1 반도체 층에 전압이 인가되면 전압에 상관없이 전류가 흐르지 않는다. 두 가지의 바이어스 조건에 따라서 충돌 이온화 현상(impact ionization)의 증배율 M 및 전류 이득 β의 값이 달라지기 때문에, 바이어스 조건에 따라 소자에 흐르는 전류가 달라진다. 즉, 역방향 바이어스가 걸린 경우 전류가 흐르지 않기 때문에 데이터 전류(241) 외에 누설 전류(242)가 흐르는 것을 방지할 수 있다.
나아가, 제2 반도체 층(320)은 밴드갭에너지가 서로 다른 물질을 반복적으로 형성하거나 SiGe의 화합물 구조에서 Ge의 비율을 조절함으로써, 밴드갭을 변화시켜 전하가 쌓일 수 있는 에너지 우물(energy well)을 형성할 수도 있다.
여기서, 제2 반도체 층(320)은 III-IV 화합물 및 Si과 Ge 중 적어도 하나의 물질에 의해 형성될 수 있다.
에너지 우물 (quantum well)을 형성하는 구조의 예로는, GaN/InGaN 적층구조, InAs/In1 - xGaxAs (예를 들어, InAs/In0 .8Ga0 .2As), AlxGa1 - xAs/GaAs (예를 들어, Al0 .2Ga0 .8As/GaAs), Si/Si1 - xGex (예를 들어, Si/Si0 .8Ge0 .2)를 포함할 수 있으며, 여기서 x값은 content농도를 조절할 수 있는 값을 의미할 수 있다.
일 실시예는 기존의 게이트, 소스, 드레인의 3단자 구조의 소자에서 게이트와 절연막을 제거한 2단자 구조이다. “1”상태를 나타내기 위해 충돌 이온화 (impact ionization)에 의해 전자-정공 쌍(electron-hole pair)을 형성할 수 있다. 추가 정공 또는 전자(excess hole or electron)가 제2 반도체 층에 축적되면 낮은 저항 상태(low resistance state)가 되므로 높은 전류가 흘러 "1"상태를 나타낼 수 있다. “0”상태를 나타내기 위해 제1, 3 반도체 층 사이에 특정 바이어스의 전압을 걸 수 있다. 특정 바이어스 전압에 의해 제2 반도체 층에 있는 추가 정공 또는 전자가 사라짐으로써 높은 저항 상태(high resistance state)가 되므로 낮은 전류가 흘러 "0"상태를 나타낼 수 있다. 바이어스에 따라 두 가지 저항상태를 유지할 수 있으므로 본 발명에 따른 소자를 바이리스터(bistable resistor: Biristor)라고 정의할 수 있으며, 이 때 두 상태의 전류 차이로 데이터의 저장 유무를 판단할 수 있는 DRAM을 구현할 수 있다.
도 4(a) 및 4(b)는 본 발명의 일 실시예에 따른 수직형 비대칭 2-단자 바이리스터의 제조 방법을 설명하기 위한 도면이다.
일 실시예는 P 타입의 저메늄 기반 웨이퍼인 기판을 형성하는 단계를 포함할 수 있다(S410). 기판(300)은 실리콘(밴드갭 약 1.12 eV)보다 밴드갭이 작은 저메늄 기반의 물질, 예를 들어 저메늄(germanium) 웨이퍼, 절연층 매몰 저메늄 (germanium on insulator, GOI) 웨이퍼, 절연층 매몰 스트레인드 저메늄 (strained germanium on insulator, SGOI) 웨이퍼일 수 있다.
웨이퍼는 쵸크랄스키법(Czochralski method), 플로팅 존법(Floating zone method), 브리지먼법(Bridgman method), 캐스팅법(Casting method), EMC법(Electro-magnetic cating method) 중 적어도 하나를 이용하여 제작될 수 있다.
S410 단계 이후, 저메늄 기반의 기판에 반도체 층을 형성하는 단계를 포함할 수 있다(S420). 반도체 층을 형성하는 방법으로 에피택셜 성장, 선택적 에피택셜 성장, 이온 주입 방법 중 적어도 하나를 사용할 수 있다. 이 때, 이온 주입(ion implantation) 방법을 통해서 반도체 층을 형성하는 경우, 이온주입의 가속 에너지 및 불순물의 dose양을 조절하여 서로 다른 타입의 반도체 층을 형성할 수 있다. 또한, 어닐링하는 단계를 포함함으로써, 주입된 이온을 활성화하고 주입된 이온의 분포를 원하는 형태로 조절할 수 있다. 어닐링(annealing)은 반도체를 고온에서 특정 시간 동안 가열시킨 후에 비교적 느리게 냉각시키는 방법이다.
제2 반도체 층을 형성할 때, 아래 부분의 도핑 농도는 윗 부분의 도핑 농도보다 낮게 할 수 있다. 도핑 농도를 다르게 함으로써, 원하는 방향으로만 전류가 흐르게 할 수 있다. 즉, 인접 셀의 영향을 받아 원하지 않는 전류가 발생하는 것을 방지할 수 있다.
S420 단계 이후, 활성 반도체 층을 형성하기 위하여 하드 마스크를 증착하는 단계를 포함할 수 있다(S430). 하드마스크는 원하는 회로 패턴이 식각되는 것을 막는 역할을 수행한다. 일 예에서, 하드 마스크는 armorphous carbon, Si3N4, SiO2와 같은 물질이 될 수 있다. 예를 들어, 비정질 탄소막(armorphous carbon layer; ACL)을 제3 반도체 층 상에 증착함으로써 후에 식각하는 공정에서 제3 반도체 층이 적어도 부분적으로 식각되는 것을 방지할 수 있다.
S430 단계 이후, 일 실시예는 패터닝 및 건식 식각하는 단계를 포함할 수 있다(S440). 하드 마스크에 감광막(photoresist, PR)을 증착한 후 전자 빔 리소그래피(Electron Beam Lithography) 방법으로 패터닝을 하고, 건식 식각을 통해 활성 반도체 층을 형성할 수 있다. 이 때, 제1 반도체 층의 아래 부분은 셀을 배열(array)했을 때 공통 전극으로 사용될 수 있으므로, 식각 시에 제1 반도체 층의 아래 부분을 남겨 둘 수 있다. 패터닝하는 과정은 전자 빔 리소그래피 방법 외에도 X선 리소그래피 방법(X-ray lithography) 등 나노 스케일의 회로 패턴을 기록하는 방법이 될 수 있다.
나아가, 본 발명은 건식식각 진행 후 희생산화막을 형성하고 제거하는 공정(Sacrificial Oxidation)을 추가적으로 진행함으로써, 수직 형성된 제1 반도체 층 내지 제3 반도체 층인 저메늄 기둥(Ge pillar) 표면의 결함을 제거하여 바이리스터의 특성을 향상시킬 수 있다. 2단자 바이리스터의 경우 충돌 이온화 현상(Impact Ionization)에 의해 추가적으로 생성된 전하들이 베이스 영역인 제2 반도체 층에서 재결합하지 않고 유지되는 특성이 매우 중요하다. 하지만, 저메늄 기둥을 형성하기 위해 진행되는 건식식각의 경우 저메늄 기둥 주변에 물리적 데미지를 줄 수 있다. 따라서, 본 발명은 건식식각 진행 후 희생산화막을 형성하고 제거하는 공정(Sacrificial Oxidation)을 진행하여 저메늄 기둥 표면의 결함(defect state)을 제거하고, 동작전압 감소, 전하저장 유지시간(retention time) 및 반복동작의 신뢰성 증가(cyclic endurance) 등을 포함하는 바이리스터의 특성을 향상시킬 수 있다.
S440 단계 이후, 감광막 및 SiN를 제거한 후에 절연 물질을 증착하는 단계를 포함할 수 있다(S450). 일 실시예는 PE-TEOS를 증착함으로써 활성화된 반도체 층 간에 불필요한 전기적 상호 작용을 차단할 수 있다. 따라서, PE-TEOS 외에도 층간 절연막(Inter-Layer Dielectric) 역할을 할 수 있는 물질을 증착할 수 있다.
S450 단계 이후, 정밀한 반도체 소자를 만들기 위해 평탄화(planarization)하는 단계를 포함할 수 있다(S460). 평탄화하는 방법은 화학적 기계적 평탄화(Chemical Mechaical Planarization) 등이 사용될 수 있다.
S460 단계 이후, 남아 있는 하드 마스크 부분, 일 실시예에서는 ACL(Amorphous Carbon Layer)을 제거하기 위하여 식각하는 단계를 포함할 수 있다(S470). 절연 물질에 의해 반도체 층 간 전기적인 상호 작용은 차단되었으므로, 정밀한 식각을 하기 보다는 습식 식각(wet etching)을 통해서 대량의 기판을 빠르게 처리할 수 있다. 예를 들어, NH4F 용액과 HF 용액이 6:1 비율로 섞인 BOE(Buffered Oxide Etch)용액을 완충액으로 하여 Blanket Etch할 수 있다. Blanket Etch는 반도체 표면을 얇게 깎아내는 식각 기술이다. 제3 반도체 층 상에 증착된 하드 마스크, 예를 들어 비정질 탄소막은 완충액과 제3 반도체 층 사이에 존재하게 되므로, 제3 반도체 층이 완충액에 의해 영향을 받아 식각되는 것을 적어도 부분적으로 방지할 수 있다.
S470 단계 이후, 남아 있는 하드 마스크 부분을 제거하고 금속 전극을 형성하는 단계를 포함할 수 있다(S480). 일 실시예는 남아 있는 하드 마스크 부분을 제거하는 방법으로서, 플라즈마 산화를 통한 애싱 등 반도체 에싱 방법을 사용할 수 있다.
S410 내지 S480에 의한 방법을 통해서 저메늄 기반의 수직 구조 2-단자 바이리스터 소자 배열을 형성할 수 있다(S490). S490에서 볼 수 있듯이, 외부 전압을 통해 다양한 바이어스 조건을 부여하기 위하여, 같은 열에 나열되어 있는 셀들은 제1 반도체 층의 아래 부분이 연결되어 있고, 같은 행에 나열되어 있는 셀들은 금속 전극이 연결되어 있을 수 있다. 종래의 3-단자 반도체 소자와 비교할 때 게이트가 없어서 2-단자로 DRAM의 셀 역할을 수행할 수 있으며, 제2 반도체 층에 쌓인 과잉 캐리어(excess carrier)에 의하여 전하량을 유지할 수 있으므로 커패시터의 역할을 수행할 수 있다. 또한, 제2 반도체 층의 비대칭 도핑 영역으로 인하여 인접한 셀에 의한 누설 전류가 적기 때문에, 원하는 셀의 정보를 담고 있는 전류를 높은 정확도로 얻을 수 있다.
도 5(a) 및 5(b)는 본 발명에 따른 수직형 비대칭 2-단자 바이리스터의 전류-전압 곡선이다.
제1, 2, 3 반도체 층이 각각 N, P, N 타입인 경우, 3 반도체 층의 전압을 증가시키면 제2, 3 반도체 층 사이에 형성된 높은 전계(Electric Field)에 의해 충돌 이온화 현상(impact ionization)이 발생하고 전자-정공 쌍들(Electron Hole pairs; EHPs)이 발생한다. 초과 전자(excess electron)들은 제2 반도체 층을 지나 제3 반도체 층으로 넘어가고, 전압이 특정값에 도달하게 되면 베이스가 오픈된 바이폴라 트랜지스터(Bipolar Junction Transistor; BJT)가 항복영역에 있게 되는 것과 같이 큰 전류가 흐른다. 이때, 특정값 이상의 전압이 인가되는 한 큰 값의 전류가 유지된다. 다시 전압을 감소시키면 전자-정공 쌍들의 생성이 줄어들게 되고 다시 항복영역에서 벗어나게 되어 작은 값의 전류가 흐른다. 항복영역에서 벗어나게 되는 전압(이하, 래치 다운 전압 VLD)은 항복영역이 일어나게 되는 전압(이하, 래치 업 전압 VLU)보다 작게 되므로, 래치 업 전압과 래치 다운 전압 사이에서 쌍안정(bistable) 전류-전압 특성을 갖는다. 제2 반도체 층에 초과 정공(excess hole)들이 쌓여있는 상태 또는 쌓여있지 않은 상태를 래치 업 전압과 래치 다운 전압 사이에서 감지할 수 있다. 초과 캐리어의 쌓인 상태에 따라 전류가 많이 흐르거나 적게 흐르게 되므로, 저장된 데이터가 "1"상태인지 "0"상태인지 구분할 수 있게 된다.
즉, 제3 반도체 층에 양의 전압이 인가되되고 제1 반도체 층이 접지된 경우, 도 5(a)에서 도시된 바와 같이, 래치 업 전압이 되기 전 까지는 드레인 전류가 거의 흐르지 않다가 래치 업 전압에 다다르면 충돌 이온화 현상에 의하여 드레인 전류가 급격히 상승한다. 여기서, 전류의 급격한 증가는 (M-1)*β ≒ 1 의 조건을 만족할 때 발생한다. M은 증배율(multiplication factor)로서, 충돌 이온화 현상에 의해 전자-정공 쌍이 발생하여 전류가 증가하는 경우에, 충돌 하기 전의 전류와 충돌에 의한 전류 간의 비율을 나타낸 것이다. β는 전류 이득(current gain)으로서 일반적으로 바이폴라 트랜지스터(Bipolar Junction Transistor)에서 베이스 전류와 컬렉터 전류 간의 비율을 나타낸다. 증배율 M은 제3 반도체 층에 걸리는 전압에 비례하여 커진다. 전류 이득에 관하여 KR 10-1042521에서 자세히 설명하고 있다.
충돌 이온화 현상에 의한 정공은 제2 반도체 층에 축적되어 낮은 저항 상태가 되므로, 전압이 어느 정도 낮아진다고 하더라도 높은 전류를 유지할 수 있다.
도 5(b)는 제3 반도체 층에 음의 전압이 인가되고 제1 반도체 층이 접지된 경우의 전압-전류 곡선을 도시하고 있다. 같은 절대값의 전압이라면 양의 전압을 인가할 때보다 음의 전압을 인가할 때, 증배율(multiplication factor) 및 전류 이득(current gain)이 작다. 따라서, 양의 전압을 인가할 때 보다 더 큰 절대값을 인가해야만 (M-1)*β ≒ 1 를 만족하게 되므로, 도 5(b)와 같은 전압 구간에서는 전류가 흐르지 않는 것으로 관찰된다.
도 6은 본 발명에 따른 수직형 비대칭 2-단자 바이리스터의 밴드 다이어그램을 설명하기 위한 도면이다.
도 6을 참조하면, 저메늄(Ge)을 기반으로 한 2-단자 바이리스터의 밴드갭 에너지는 실리콘(Si)을 기반으로 한 2-단자 바이리스터의 밴드갭 에너지에 비해 작다. 밴드갭이 작은 저메늄 기반 2-단자 바이리스터는 실리콘 기반의 바이리스터와 비교할 때, 작은 전압에 의해서도 큰 전류를 흐르게 할 수 있다는 장점이 있다. 따라서, 본 발명에 따른 수직형 비대칭 2-단자 바이리스터는 저전력 장치를 제조하는데 유용하게 사용될 수 있다.
또한, 도 6을 참조하면, 일 실시예에서 제1, 3 반도체 층은 P 타입, 제2 반도체 층은 N 타입으로 형성될 수 있다. 제1 반도체 층을 단락시킨 상태에서 제3 반도체 층에 걸리는 음의 전압의 크기를 키우면, 제1 반도체 층에서 정공(610)이 주입되고, 이 정공(610)은 제1 반도체 층과 제2 반도체 층 사이의 접촉 전위(Contact Potential)을 넘는다. 이후, 제2 반도체 층 및 제3 반도체 층 사이의 높은 전압에 의해 충돌 이온화가 발생하여 전자-정공 쌍들(620, 630)이 생성된다. 초과 정공(excess hole)(620)은 제3 반도체 층으로 가서 드레인 전류의 일부가 되며, 초과 전자(excess electron)(630)는 제1 반도체 층 및 제2 반도체 층 간의 접촉 전위에 의해 제1 반도체 층으로 가지 못하고, 제2 반도체 층에 쌓이면서 에너지 밴드를 높인다. 전자가 제2 반도체 층에 축적될수록 제1 반도체 층에서 제2 반도체 층을 바라본 정공의 접촉 전위는 낮아지므로, 더 많은 정공이 주입된다. 정공이 더 많이 주입될수록 충돌 이온화 현상에 의해 생성되는 전자-정공 쌍이 많아지기 때문에 드레인 전류가 커진다. 따라서, 본 발명에 따른 수직형 비대칭 2-단자 바이리스터 소자는 양 귀환(positive feedback)을 가진 소자이다.
제1 및 제2 반도체 층과 제2 반도체 층의 에너지 밴드갭은 각 층이 어떠한 물질로 형성되는지에 따라 달라질 수 있다.
도 6을 참조하면, 제1 및 제3 반도체 층과 제2 반도체 층의 에너지 밴드갭을 비교할 때, 제1 및 제3 반도체 층의 에너지 밴드갭이 제2 반도체 층의 에너지 밴드갭보다 큰 것을 볼 수 있다. 제2 반도체 층의 에너지 밴드갭을 제1 반도체 층 및 제3 반도체 층의 에너지 밴드갭보다 작게 하면, 제1 반도체 층과 제2 반도체 층 사이의 정공에 대한 접촉 전위가 낮아져서 정공이 쉽게 제3 반도체 층으로 갈 수 있다. 반대로 제1 반도체 층과 제2 반도체 층 사이의 전자에 대한 접촉 전위는 높아지므로, 충돌 이온화 현상에 의해 제3 반도체 층에서 제2 반도체 층으로 내려온 전자가 접촉 전위에 막혀 제1 반도체 층으로 이동하지 못하게 되어 축적될 가능성이 높아진다.
도 7은 본 발명에 따른 수직형 비대칭 2-단자 바이리스터의 양의 피드백 시스템을 설명하기 위한 도면이다.
충돌 이온화 현상에 의해 생성된 전자-정공 쌍은, 다시 충돌 이온화하여 또 다른 전자-정공 쌍을 만들고, 제2 반도체 층에 축적된 전자는 접촉 전위를 낮추기 때문에 더 큰 전류를 흐르게 한다.
피드백 시스템이 없는 경우, 드레인 전류(IC)는 제2 반도체 층에 흐르는 전류(IB)에 증배율 M과 전류 이득 β를 곱한 값이다. 본 발명에 따른 수직형 비대칭 2-단자 바이리스터는 양의 피드백이 있으므로, 개방된 시스템에서의 드레인 전류에 (M-1)/M가 곱해진 값이 다시 입력된다.
이상과 같이 한정된 실시예를 들어 본 발명을 구체적으로 설명하였으나, 본 발명은 상술한 실시예에 한정되지 않는다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 청구 범위 및 발명의 설명을 보고 용이하게 변경, 수정하여 실시할 수 있으며 그러한 실시까지 본 발명의 청구범위의 기재 범위에 속하게 된다.
Claims (22)
- 저메늄을 포함하는 기판 상에 제1 반도체 층을 형성하는 단계;
상기 제1 반도체 층 상부에 도핑 농도가 서로 다른 제1 영역 및 제2 영역을 포함하는 저메늄 기반의 제2 반도체 층을 형성하는 단계;
상기 제2 반도체 층 상부에 저메늄 기반의 제3 반도체 층을 형성하는 단계
를 포함하며,
상기 제1 및 제3 반도체 층과 제2 반도체 층은 서로 다른 타입의 반도체 층인 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터 제조 방법. - 제1항에 있어서,
상기 저메늄을 포함하는 기판은 순수 저메늄(Ge), 절연층 매몰 저메늄 (GeOI: Ge on Insulator) 또는 절연층 매몰 스트레인드 저메늄 (strained germanium on insulator, SGOI) 중 하나를 포함하는 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터 제조 방법. - 제1항에 있어서,
상기 제1 및 제3 반도체 층이 N 타입, 상기 제2 반도체 층이 P 타입으로 형성된 경우,
상기 제1 및 제3 반도체 층의 밸런스 밴드 에너지가 상기 제2 반도체 층의 밸런스 밴드 에너지보다 낮고, 상기 제2 반도체 층의 컨덕션 밴드 에너지가 상기 제1 및 제3 반도체 층의 컨덕션 밴드 에너지보다 높은 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터 제조 방법. - 제1항에 있어서,
상기 제1 및 3 반도체 층은 P 타입, 상기 제2 반도체 층은 N 타입으로 형성된 경우,
상기 제1 및 3 반도체 층의 밸런스 밴드 에너지가 상기 제2 반도체 층의 밸런스 밴드 에너지보다 높고, 상기 제2 반도체 층의 컨덕션 밴드 에너지가 상기 제1 및 제3 반도체 층의 컨덕션 밴드 에너지보다 낮은 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터 제조 방법. - 제1항에 있어서,
상기 제2 반도체 층을 형성하는 단계는,
상기 제1 및 제3 반도체 층이 P 타입으로 형성되면,
상기 제1 영역을 N+, 상기 제2 영역을 N0로 형성하거나 상기 제1 영역을 N0, 상기 제2 영역을 N+로 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터 제조 방법. - 제1항에 있어서,
상기 제2 반도체 층을 형성하는 단계는,
상기 제1 및 제3 반도체 층이 N 타입으로 형성되면,
상기 제1 영역을 P+, 상기 제2 영역을 P0로 형성하거나 상기 제1 영역을 P0, 상기 제2 영역을 P+로 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터 제조 방법. - 제1항에 있어서,
상기 제1 내지 제3 반도체 층을 형성하는 단계는,
이온 주입을 통해서 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터 제조 방법. - 제7항에 있어서,
상기 제1 내지 제3 반도체 층에 대해 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터 제조 방법. - 제1항에 있어서,
상기 제1 내지 제3 반도체 층을 형성하는 단계는,
에피택셜 성장 또는 선택적 에피택셜 성장을 통해서 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터 제조 방법. - 제1항에 있어서,
상기 제1 내지 제3 반도체 층을 형성하는 단계는
상기 제1 및 제3 반도체 층의 에너지 밴드갭이 제2 반도체 층의 에너지 밴드갭보다 크게 되도록 형성하는 단계
를 포함하는 수직형 비대칭 2-단자 바이리스터 제조 방법. - 제1항 내지 10항 중 어느 한 항에 있어서,
상기 반도체 층에 대하여 활성화 반도체 층으로 패터닝 및 식각하는 단계;
층간 절연막(Inter-Layer Dielectric; ILD) 및 금속배선을 증착하는 단계
를 더 포함하는 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터 제조 방법. - 제11항에 있어서,
층간 절연막(Inter-Layer Dielectric; ILD)을 식각할 때 상기 제3 반도체층을 보호하기 위하여 상기 제3 반도체층 상에 비정질 탄소막(amorphous carbon layer; ACL)을 증착하는 단계;
를 더 포함하는 수직형 비대칭 2-단자 바이리스터 제조 방법. - 제11항에 있어서,
상기 식각하는 단계에 의해 수직 형성되는 상기 제1 반도체 층 내지 상기 제3 반도체 층을 포함하는 기둥(pillar) 표면에 희생 산화막을 형성하는 단계
를 더 포함하는 수직형 비대칭 2-단자 바이리스터 제조 방법. - 제1항에 있어서,
상기 제2 반도체 층을 형성하는 단계는,
에너지 우물(energy well)을 형성하기 위하여, 밴드갭에너지가 서로 다른 복수의 물질을 적층하여 상기 제2 반도체 층을 형성하거나 저메늄의 비율을 일정 비율로 조절하여 상기 상기 제2 반도체 층을 형성하는 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터 제조 방법. - 제1항 내지 제10항 및 제14항 중 어느 한 항에 의한 방법으로 제조된 수직형 비대칭 2-단자 바이리스터.
- 저메늄 기반의 기판;
상기 기판 위에 형성된 제1 타입의 제1 반도체 층;
상기 제1 반도체 층 위에 형성되며 도핑 농도가 서로 다른 제1 영역 및 제2 영역을 포함하는 제2 타입의 제2 반도체 층; 및
상기 제2 반도체 층 위에 형성된 제1 타입의 제3 반도체 층;
을 포함하는 수직형 비대칭 2-단자 바이리스터. - 제16항에 있어서,
상기 저메늄 기반의 기판은 순수 저메늄(Ge), 절연층 매몰 저메늄 (GeOI: Ge on Insulator) 또는 절연층 매몰 스트레인드 저메늄 (strained germanium on insulator, SGOI) 중 하나를 기반으로 하는 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터. - 제16항에 있어서,
상기 제1 타입이 P 타입이고, 제2 타입이 N 타입인 경우,
상기 제1 영역이 N+, 상기 제2 영역이 N0로 도핑되거나, 상기 제1 영역이 N0, 상기 제2 영역이 N+로 도핑되는 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터. - 제16항에 있어서,
상기 제1 타입이 N 타입이고, 제2 타입이 P 타입인 경우,
상기 제1 영역이 P+, 상기 제2 영역이 P0로 도핑되거나, 상기 제1 영역이 P0, 상기 제2 영역이 P+로 도핑되는 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터. - 제16항에 있어서,
상기 제1 타입이 P 타입이고, 제2 타입이 N 타입인 경우,
상기 제1 및 3 반도체 층의 밸런스 밴드 에너지가 상기 제2 반도체 층의 밸런스 밴드 에너지보다 높고, 상기 제2 반도체 층의 컨덕션 밴드 에너지가 상기 제1 및 제3 반도체 층의 컨덕션 밴드 에너지보다 낮은 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터. - 제16항에 있어서,
상기 제1 타입이 N 타입이고, 제2 타입이 P 타입인 경우,
상기 제1 및 3 반도체 층의 밸런스 밴드 에너지가 상기 제2 반도체 층의 밸런스 밴드 에너지보다 낮고, 상기 제2 반도체 층의 컨덕션 밴드 에너지가 상기 제1 및 제3 반도체 층의 컨덕션 밴드 에너지보다 높은 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터. - 제16항에 있어서,
상기 제2 반도체 층은
상기 제1 반도체 층 및 상기 제3 반도체 층보다 작은 에너지 밴드갭을 가지고 있는 것을 특징으로 하는 수직형 비대칭 2-단자 바이리스터.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP18183260.1A EP3428972B1 (en) | 2017-07-13 | 2018-07-12 | Vertical asymmetric germanium-based two-terminal biristor for vertical-type gateless and capacitorless dram cell and method for manufacturing thereof |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170089041 | 2017-07-13 | ||
| KR20170089041 | 2017-07-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20190008065A true KR20190008065A (ko) | 2019-01-23 |
| KR102103630B1 KR102103630B1 (ko) | 2020-04-23 |
Family
ID=65323951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020180001459A KR102103630B1 (ko) | 2017-07-13 | 2018-01-05 | 저메늄 기반 수직형 게이트리스 및 커패시터리스 디램 셀 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102103630B1 (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200141391A (ko) * | 2019-06-10 | 2020-12-18 | 한국과학기술원 | 뉴로모픽 시스템에서 뉴런 동작을 수행하는 수직형 트랜지스터의 구조와 동작 방법 및 이를 이용한 뉴로모픽 시스템 |
| US11289488B2 (en) | 2019-06-27 | 2022-03-29 | Samsung Electronics Co., Ltd. | Semiconductor memory device |
| US11322613B2 (en) | 2019-06-10 | 2022-05-03 | Korea Advanced Institute Of Science And Technology | Structure and operation method of transistor acting as a neuron in neuromorphic system, and a neuromorphic system using it |
| KR20220150561A (ko) * | 2021-05-04 | 2022-11-11 | 한국과학기술원 | 전기적 부유 상태를 이용한 벌크 실리콘 기판 상의 난수 발생기 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100079978A (ko) * | 2008-12-31 | 2010-07-08 | 주식회사 하이닉스반도체 | 수직채널형 비휘발성 메모리 장치의 제조방법 |
| KR20140080741A (ko) * | 2012-12-14 | 2014-07-01 | 한국과학기술원 | 비대칭 2-단자 바이리스터 소자와 그 제작 방법 |
-
2018
- 2018-01-05 KR KR1020180001459A patent/KR102103630B1/ko active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100079978A (ko) * | 2008-12-31 | 2010-07-08 | 주식회사 하이닉스반도체 | 수직채널형 비휘발성 메모리 장치의 제조방법 |
| KR20140080741A (ko) * | 2012-12-14 | 2014-07-01 | 한국과학기술원 | 비대칭 2-단자 바이리스터 소자와 그 제작 방법 |
Non-Patent Citations (1)
| Title |
|---|
| Highly endurable floating body cell memory: Vertical biristor(2012.12.10.)* * |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200141391A (ko) * | 2019-06-10 | 2020-12-18 | 한국과학기술원 | 뉴로모픽 시스템에서 뉴런 동작을 수행하는 수직형 트랜지스터의 구조와 동작 방법 및 이를 이용한 뉴로모픽 시스템 |
| US11322613B2 (en) | 2019-06-10 | 2022-05-03 | Korea Advanced Institute Of Science And Technology | Structure and operation method of transistor acting as a neuron in neuromorphic system, and a neuromorphic system using it |
| US11289488B2 (en) | 2019-06-27 | 2022-03-29 | Samsung Electronics Co., Ltd. | Semiconductor memory device |
| KR20220150561A (ko) * | 2021-05-04 | 2022-11-11 | 한국과학기술원 | 전기적 부유 상태를 이용한 벌크 실리콘 기판 상의 난수 발생기 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR102103630B1 (ko) | 2020-04-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9691465B2 (en) | Thyristors, methods of programming thyristors, and methods of forming thyristors | |
| KR101840157B1 (ko) | 전계 효과 트랜지스터 구조물 및 형성방법 | |
| US9837155B1 (en) | Dual gate semiconductor memory device with vertical semiconductor column | |
| KR102103630B1 (ko) | 저메늄 기반 수직형 게이트리스 및 커패시터리스 디램 셀 및 그 제조 방법 | |
| US11910597B2 (en) | Integrated assemblies having transistor body regions coupled to carrier-sink-structures; and methods of forming integrated assemblies | |
| TW200308082A (en) | Thin film memory, array, and operation method and manufacture method therefor | |
| US8541770B2 (en) | Select devices including an open volume, memory devices and systems including same, and methods for forming same | |
| JP7462614B2 (ja) | 三次元メモリデバイスおよびその製作方法 | |
| US10269823B2 (en) | Flash memory semiconductor device | |
| JP2021535623A (ja) | 三次元メモリデバイスおよびその製作方法 | |
| KR20100049570A (ko) | 평면 이중 게이트 트랜지스터 스토리지 셀 | |
| US11133312B2 (en) | Semiconductor device, and method for manufacturing the same | |
| EP3428972B1 (en) | Vertical asymmetric germanium-based two-terminal biristor for vertical-type gateless and capacitorless dram cell and method for manufacturing thereof | |
| KR20140080741A (ko) | 비대칭 2-단자 바이리스터 소자와 그 제작 방법 | |
| KR100861301B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| CN111083935B (zh) | ***多晶硅发射极层的二端双稳态电阻器及其制造方法 | |
| KR101952510B1 (ko) | 사이리스터 기반의 크로스 포인트 메모리 및 이의 제조방법 | |
| KR100713904B1 (ko) | 반도체소자의 제조방법 | |
| KR101415542B1 (ko) | 메모리 소자 및 그 제작방법 | |
| KR100546182B1 (ko) | Ｄｒａｍ 셀 및 그의 제조 방법 | |
| WO2011036779A1 (ja) | 揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right |